JPS6329593A - 超伝導トランジスタおよびその製造方法 - Google Patents
超伝導トランジスタおよびその製造方法Info
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- JPS6329593A JPS6329593A JP61171534A JP17153486A JPS6329593A JP S6329593 A JPS6329593 A JP S6329593A JP 61171534 A JP61171534 A JP 61171534A JP 17153486 A JP17153486 A JP 17153486A JP S6329593 A JPS6329593 A JP S6329593A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/10—Junction-based devices
- H10N60/128—Junction-based devices having three or more electrodes, e.g. transistor-like structures
Landscapes
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、超伝導トランジスタおよびその製造方法に係
り、特に加工精度を高め、デバイス特性の均一性と再現
性を向上させ、回路利得を高めるのに好適な超伝導トラ
ンジスタおよびその製造方法に関する。
り、特に加工精度を高め、デバイス特性の均一性と再現
性を向上させ、回路利得を高めるのに好適な超伝導トラ
ンジスタおよびその製造方法に関する。
極低温において２つの超伝導体が半導体を介した超伝導
弱結合を形成するためには、２つの超伝導体間の距離を
超伝導体の１子対コヒーレント長の１０倍程度、すなわ
ち約０．２μｍ以下に近接させる必要がある。平坦化構
造の超伝導トランジスタにおいては、チャネルとなる巾
０．２μｍ以下の半導体を介して２つの超伝導電極を接
近させなくてはならない。従来の製造方法は、図２に示
すように、半導体基板ｌ上にレジスト３をマスクとして
アルカリ性エツチング液で加工して幅０層２μｍ以下の
突起のチャネル層５を形成した後、超電導１ＩＣｆｆ１
６を形成してリフトオフを行った。続いてゲート酸化膜
、及びゲート電うと超電導！他の層間絶縁膜となる絶縁
膜層７を形成してその上にゲート電極８を形成していた
。このような方法ではレジストマスク３として、アルカ
リ性水溶液に侵さ九ないポジ型レジストＰＭＭＡを用い
なけｎばならない。このため櫂０，２μｍ以下の露光さ
九ていない領域を残すことになるが、これは技術的に困
難であシ、再現性均一性は低下した。
弱結合を形成するためには、２つの超伝導体間の距離を
超伝導体の１子対コヒーレント長の１０倍程度、すなわ
ち約０．２μｍ以下に近接させる必要がある。平坦化構
造の超伝導トランジスタにおいては、チャネルとなる巾
０．２μｍ以下の半導体を介して２つの超伝導電極を接
近させなくてはならない。従来の製造方法は、図２に示
すように、半導体基板ｌ上にレジスト３をマスクとして
アルカリ性エツチング液で加工して幅０層２μｍ以下の
突起のチャネル層５を形成した後、超電導１ＩＣｆｆ１
６を形成してリフトオフを行った。続いてゲート酸化膜
、及びゲート電うと超電導！他の層間絶縁膜となる絶縁
膜層７を形成してその上にゲート電極８を形成していた
。このような方法ではレジストマスク３として、アルカ
リ性水溶液に侵さ九ないポジ型レジストＰＭＭＡを用い
なけｎばならない。このため櫂０，２μｍ以下の露光さ
九ていない領域を残すことになるが、これは技術的に困
難であシ、再現性均一性は低下した。
一方、このように−、贅のレジストマスクのみを用いる
と、幅０．２μｍ以下のチャネル上にゲート電極を設置
することになる。この加工が困難な上に他のソース・ド
レイン＠唖との絶縁性を保つのが難しく、ゲート酸化膜
となる絶縁膜層７の膜厚を大きくしなければならない。
と、幅０．２μｍ以下のチャネル上にゲート電極を設置
することになる。この加工が困難な上に他のソース・ド
レイン＠唖との絶縁性を保つのが難しく、ゲート酸化膜
となる絶縁膜層７の膜厚を大きくしなければならない。
このため回路利得向上の妨げとなった。なお、以上に関
連する文献としては、特開昭６１−４２１７９号公報が
挙げらｎる。
連する文献としては、特開昭６１−４２１７９号公報が
挙げらｎる。
上記従来技術は、半導体基板の加工において１層のレジ
ストマスクとして用いていた。このため幅０．２μｍ以
下のチャネル層を得るのは困難であった。また従来の構
造ではチャネル層形成後、ゲート酸化膜となる絶縁層を
形成するのが難しく、薄く形成することができず回路利
得の向上が図れないという問題があった。
ストマスクとして用いていた。このため幅０．２μｍ以
下のチャネル層を得るのは困難であった。また従来の構
造ではチャネル層形成後、ゲート酸化膜となる絶縁層を
形成するのが難しく、薄く形成することができず回路利
得の向上が図れないという問題があった。
本発明の目的は半導体よりなるチャネル層の加工精度を
高め、こｎによってデバイス特性の均一性、再現性、及
び回路利得を向上できる超伝導トランジスタの構造とそ
の製造方法を提供することにある。
高め、こｎによってデバイス特性の均一性、再現性、及
び回路利得を向上できる超伝導トランジスタの構造とそ
の製造方法を提供することにある。
上記目的は、３層構造のマスクを用いてチャネルとなる
半導体基板をｎｔ度よく加工することにより達成さｎる
。
半導体基板をｎｔ度よく加工することにより達成さｎる
。
３層構造のマスクを用いｎげ、ゲート酸化膜とチャネル
、層を同時に加工できる。また、屯０．２μｍ以下のチ
ャネル層の加工が容易となり、この上にソース・ドレイ
ン電標と絶縁性を保ってゲート電極を形成することがで
きる。
、層を同時に加工できる。また、屯０．２μｍ以下のチ
ャネル層の加工が容易となり、この上にソース・ドレイ
ン電標と絶縁性を保ってゲート電極を形成することがで
きる。
そｎによって、チャネル層の加工精度を向上させること
、ゲート酸化膜厚を小さくすることが可能となり、回路
利得、信頼性を向上させることができる。
、ゲート酸化膜厚を小さくすることが可能となり、回路
利得、信頼性を向上させることができる。
以下実施例を用いて本発明の詳細な説明する。
第１図に本発明の実施例による超伝導トランジスタの構
造（第１図（ｈ））と製造方法を示す。図１（ａ）のよ
うに不純物を高濃度に導入した面方位（１１０）のＳｉ
単結晶よりなる半導体基板１の表面を熱酸化して５ＩＯ
２よりなる厚さ２０ ｎｍの第１層マスクとなる絶縁層
２を形成した後、第２層のマスクとなるＰＭＭＡなどの
ポジ型あるいけ、ＭＲ，Ｓなどのネガ型の電子線レジス
トよりなるレジストマスク３を２００ｎｍ塗布した。つ
づいて図１（ｂ）に示すように電子線描画によりレジス
トマスク３を幅０．２μｍ以下に分離した。なおレジス
トのパターンは、８ｉウエハオリフラ方向に対し約５４
７ 回転し形成すると、後述するＳｉのエツチング面は
平坦で垂直になる。次に図１（Ｃ）に示すように、第３
層の金属マスク４となるＡｕを抵抗加熱蒸着法によって
約３００ｎｍ堆積した後、アセトンでリフトオフを行っ
て図１（ｄ）の構造を作製した。次に形成した幅０．２
μｍ以下のＡｕをマスクとして、フッ化系工、チング液
により絶縁膜２をエツチングした後、アルカリ性の水溶
液例えばＫＯＨ、エチレンジアミン−ピロカテコールの
混合水溶液で８１単結晶の半導体基板１を２００ｎｍエ
ツチングし、図１（ｅ）に示すようにチャネル部５とな
る半導体の突起部を形成し、電子ビーム蒸着法によって
Ｎｂよりなる超伝導体層６を約３００ ｎｍ堆積した。
造（第１図（ｈ））と製造方法を示す。図１（ａ）のよ
うに不純物を高濃度に導入した面方位（１１０）のＳｉ
単結晶よりなる半導体基板１の表面を熱酸化して５ＩＯ
２よりなる厚さ２０ ｎｍの第１層マスクとなる絶縁層
２を形成した後、第２層のマスクとなるＰＭＭＡなどの
ポジ型あるいけ、ＭＲ，Ｓなどのネガ型の電子線レジス
トよりなるレジストマスク３を２００ｎｍ塗布した。つ
づいて図１（ｂ）に示すように電子線描画によりレジス
トマスク３を幅０．２μｍ以下に分離した。なおレジス
トのパターンは、８ｉウエハオリフラ方向に対し約５４
７ 回転し形成すると、後述するＳｉのエツチング面は
平坦で垂直になる。次に図１（Ｃ）に示すように、第３
層の金属マスク４となるＡｕを抵抗加熱蒸着法によって
約３００ｎｍ堆積した後、アセトンでリフトオフを行っ
て図１（ｄ）の構造を作製した。次に形成した幅０．２
μｍ以下のＡｕをマスクとして、フッ化系工、チング液
により絶縁膜２をエツチングした後、アルカリ性の水溶
液例えばＫＯＨ、エチレンジアミン−ピロカテコールの
混合水溶液で８１単結晶の半導体基板１を２００ｎｍエ
ツチングし、図１（ｅ）に示すようにチャネル部５とな
る半導体の突起部を形成し、電子ビーム蒸着法によって
Ｎｂよりなる超伝導体層６を約３００ ｎｍ堆積した。
（図１ （ｆ） ） 続いてＣＶＤ法により厚さ２０
０ｎｍのＳｉＯ２よりなる絶縁膜層７を形成した後（図
１ （ｇ） ）、ヨード系のエツチング液でＡｕ４から
上層を除去した。最後に抵抗加熱法により厚さ３００ｎ
ｍでＡ７からなるゲート電極８を形成し、図１（ｈ）に
示す超伝導トランジスタを得ることができた。
０ｎｍのＳｉＯ２よりなる絶縁膜層７を形成した後（図
１ （ｇ） ）、ヨード系のエツチング液でＡｕ４から
上層を除去した。最後に抵抗加熱法により厚さ３００ｎ
ｍでＡ７からなるゲート電極８を形成し、図１（ｈ）に
示す超伝導トランジスタを得ることができた。
以上述べた方法で作製した超伝導トランジスタは、半導
体からなるチャネル層の巾を加工精度よく形成できるた
めデバイスの特性は向上し、再現性、均一性も高まった
。さらにゲート酸化膜厚を小さくできたため、回路利得
を高めることができた。またゲート電極を、ソース・ド
レイン電極と電気的に分離できるため信頼性も向上した
。
体からなるチャネル層の巾を加工精度よく形成できるた
めデバイスの特性は向上し、再現性、均一性も高まった
。さらにゲート酸化膜厚を小さくできたため、回路利得
を高めることができた。またゲート電極を、ソース・ド
レイン電極と電気的に分離できるため信頼性も向上した
。
本実施例においては超伝導電標材料にＮｂを用いたが、
ＮｂＮ、Ｎｂ３Ｓｉ、Ｎｂ３Ｇｅ、Ｐｂ、Ｐｂ−Ｂ１゜
などのＰｂ合金を用いた場合でも同様の結果を得ること
ができる。またチャネル層５にはＳｉ半導体の他にＧｅ
、 ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、ＩｎＳｂなどを用い
てもよい。金属マスクとしてＡｕを用いたが、タングス
テンシリサイド、モリブデンシリサイド等のシリサイド
を用いても同様の効果が得られる。
ＮｂＮ、Ｎｂ３Ｓｉ、Ｎｂ３Ｇｅ、Ｐｂ、Ｐｂ−Ｂ１゜
などのＰｂ合金を用いた場合でも同様の結果を得ること
ができる。またチャネル層５にはＳｉ半導体の他にＧｅ
、 ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、ＩｎＳｂなどを用い
てもよい。金属マスクとしてＡｕを用いたが、タングス
テンシリサイド、モリブデンシリサイド等のシリサイド
を用いても同様の効果が得られる。
一方、Ｓｉ単結晶の加工には、ウェットエツチング法を
用いたが、ＯＦ４．ＣＣｚ、ガスによるプラズマエツチ
ング法でも同様の効果が得られる。
用いたが、ＯＦ４．ＣＣｚ、ガスによるプラズマエツチ
ング法でも同様の効果が得られる。
本発明によ九ば、平坦化構造の超伝導トランジスタを再
現性、均一性良く製造することができ、ゲートは化膜の
厚さもうすくできる。特にチャネル層の微小な寸法の制
御が容易となり、製造上の歩留まりを高くでき、回路利
得が向上する。従って高速の超伝導論理回路を容易に提
供できる効果がある。
現性、均一性良く製造することができ、ゲートは化膜の
厚さもうすくできる。特にチャネル層の微小な寸法の制
御が容易となり、製造上の歩留まりを高くでき、回路利
得が向上する。従って高速の超伝導論理回路を容易に提
供できる効果がある。
第１図は本発明の第１の実施例を示す断面図、第２図は
従来の技術による超伝導トランジスタの製造方法を示す
断面図である。 １ 半導体基板、 ２ 絶縁膜層、 ３ レジスト
マスク４ 金属マスク、５ チャネル、６−超伝導体層
７ 絶縁膜層、８ ゲートを啄 ＜ｂ） （Ｃ） （に） 第１凶 （チつ Ｃ′Ａ）
従来の技術による超伝導トランジスタの製造方法を示す
断面図である。 １ 半導体基板、 ２ 絶縁膜層、 ３ レジスト
マスク４ 金属マスク、５ チャネル、６−超伝導体層
７ 絶縁膜層、８ ゲートを啄 ＜ｂ） （Ｃ） （に） 第１凶 （チつ Ｃ′Ａ）
Claims (1)
- 【特許請求の範囲】 １、少なくとも半導体基板に形成された一対の超伝導電
極と、前記半導体基板のチャネルを流れる超伝導電流を
制御する制御電極を有し、該制御電極と該チャネルとを
隔てる絶縁膜は、該制御電極と該超伝導電極とを隔てる
絶縁膜とは別体となっていることを特徴とする超伝導ト
ランジスタ。 ２、少なくとも半導体基板上に第１のマスクを形成する
工程、該第１のマスク上に第２層マスクを形成する工程
、該第２層マスクをパタン化する工程、該第１層マスク
および第２層マスク上に、金属、金属化合物のうち少な
くとも１者を含む膜を形成する工程、該第２層マスクお
よび該第２層マスク上の該膜を除去し、残存する該膜か
らなる第３層マスクを形成する工程、該第３層マスクを
マスクとして該第１層マスクおよび該半導体基板をエッ
チングする工程、超伝導伝導電極および絶縁膜層を形成
する工程、該第３層マスクを除去する工程とを有するこ
とを特徴とする超伝導トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61171534A JPS6329593A (ja) | 1986-07-23 | 1986-07-23 | 超伝導トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61171534A JPS6329593A (ja) | 1986-07-23 | 1986-07-23 | 超伝導トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6329593A true JPS6329593A (ja) | 1988-02-08 |
Family
ID=15924904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61171534A Pending JPS6329593A (ja) | 1986-07-23 | 1986-07-23 | 超伝導トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6329593A (ja) |
-
1986
- 1986-07-23 JP JP61171534A patent/JPS6329593A/ja active Pending
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