JPS6068662A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS6068662A JPS6068662A JP17739983A JP17739983A JPS6068662A JP S6068662 A JPS6068662 A JP S6068662A JP 17739983 A JP17739983 A JP 17739983A JP 17739983 A JP17739983 A JP 17739983A JP S6068662 A JPS6068662 A JP S6068662A
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Classifications
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、特にＧａＡｓ ＦＥＴの様なサブミクロンデ
バイス等の半導体装置およびその製造方法に関する。
バイス等の半導体装置およびその製造方法に関する。
従来よシ微細な構造の要求されるＧａＡｓ ＦＥＴは次
のようにして製造されていた。
のようにして製造されていた。
第１図に示すようにＧａＡｓ基板１ノ上に図示しないレ
ジストをマスクとしてソース、ドレインとなる１層１２
を形成し、次いでレジスト除去後、ダート金属としてア
ルミニウム１３を蒸着し、マスク合わせを行りた後、上
記アルミニウム１３をレジスト１４′（ｉ″マスクとし
てパターニングする。その後、このアルミニウム１３を
上記レジスト１４をマスクとして破線までサイドエツチ
ング（オーバエツチング）シ、微細なダート電極１３′
を形成する。
ジストをマスクとしてソース、ドレインとなる１層１２
を形成し、次いでレジスト除去後、ダート金属としてア
ルミニウム１３を蒸着し、マスク合わせを行りた後、上
記アルミニウム１３をレジスト１４′（ｉ″マスクとし
てパターニングする。その後、このアルミニウム１３を
上記レジスト１４をマスクとして破線までサイドエツチ
ング（オーバエツチング）シ、微細なダート電極１３′
を形成する。
この方法によシ製造する場合、ダート金属として低融点
のアルミニウムを用いるため、まず例えば選択イオン注
入を行ってソース、ドレイン予定部に不純物（シリコン
）を導入し、次にその活性化のための比較的高温の熱処
理を行って１層１２を形成しなければならない。従って
次に形成すべきダート電極形成工程において、一層１２
とのマスク合わせを行う必要があシ、工程が煩雑で、ま
たマスクのずれによシ、安定な特性の素子を得ることが
困難であった。
のアルミニウムを用いるため、まず例えば選択イオン注
入を行ってソース、ドレイン予定部に不純物（シリコン
）を導入し、次にその活性化のための比較的高温の熱処
理を行って１層１２を形成しなければならない。従って
次に形成すべきダート電極形成工程において、一層１２
とのマスク合わせを行う必要があシ、工程が煩雑で、ま
たマスクのずれによシ、安定な特性の素子を得ることが
困難であった。
このような方法の他に、次のような方法もある。第２図
において基板１ノ上に図示しないレジストのノやターン
を形成シ％ 例Ｌ ハＷ −Ｔｔ −ｓｉの高融点金属
をさらに被着し、不要な部位の高融点金属１６をレジス
ト１５と共に除去（１ｉｆｔ ｏｆｆ ） Ｌ、てダー
ト電極１６を形成する。
において基板１ノ上に図示しないレジストのノやターン
を形成シ％ 例Ｌ ハＷ −Ｔｔ −ｓｉの高融点金属
をさらに被着し、不要な部位の高融点金属１６をレジス
ト１５と共に除去（１ｉｆｔ ｏｆｆ ） Ｌ、てダー
ト電極１６を形成する。
次にこのダート電極１６をマスクとして不純物の選択イ
オン注入およびその活性化熱処理を行い耐層１２を形成
する。この場合にはいわゆるセルファライン技術により
耐層１２を形成するため、厳密なマスク合わせを行う必
要もなく、マスクのずれによる特性のばらつきの恐れも
ない。
オン注入およびその活性化熱処理を行い耐層１２を形成
する。この場合にはいわゆるセルファライン技術により
耐層１２を形成するため、厳密なマスク合わせを行う必
要もなく、マスクのずれによる特性のばらつきの恐れも
ない。
しかしながら、ＧａＡｓＦＥＴでは、第１図および第２
図に示すダート長ｔ２が素子の特性として重要であると
共に、第１図に示すチャネル長ｔ２とダート長１１との
差すなわちダート電極と耐層１２との間隔（以下ゲート
・ソース間隔と称す）ｔ３もダート耐圧の・母うメータ
として重要である。第２図の装置ではこのダート・ソー
ス間隔ｔ３が存在しないため、ダート耐圧が低い。
図に示すダート長ｔ２が素子の特性として重要であると
共に、第１図に示すチャネル長ｔ２とダート長１１との
差すなわちダート電極と耐層１２との間隔（以下ゲート
・ソース間隔と称す）ｔ３もダート耐圧の・母うメータ
として重要である。第２図の装置ではこのダート・ソー
ス間隔ｔ３が存在しないため、ダート耐圧が低い。
加えて、一般にＷ−Ｔｉ −Ｓｉ （Ｗ、 Ｔｉおよび
Ｓｔの合金）等の高融点金属は抵抗が高いため、ダート
電極１６の抵抗が高いという欠点もある。
Ｓｔの合金）等の高融点金属は抵抗が高いため、ダート
電極１６の抵抗が高いという欠点もある。
これらの方法によるＧａＡｓ ＦＥＴの他に次に述べる
ようなＧａＡｓ ＦＥＴもある。
ようなＧａＡｓ ＦＥＴもある。
すなわち、第３図において、基板１１上に下層から順に
プラズマシリコン窒化膜１７、第１フオトレ・シスト（
通称ＦＰＭ）１８、スパッタシリコン酸化膜１９、第２
フオトレジスト２０を積層形成し、まず第２フオトレジ
スト２０をマスクとして、図に示すようにスパッタシリ
コン酸化膜Ｊ９、第１７オトレジストｌ ８ｆ ／４タ
ーニングする。この後、スフ４ツタシリコン酸化膜１９
をマスクとして第１フォトレジスト１８ｆ：破線１８′
までサイドエツチングし、さらにこれらの積層構造をマ
スクとして不純物のイオン注入を行い、その後活性化熱
処理によＨｓ領域１２を形成する。続いて破線で示すよ
うに、例えばＣＶＤ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｕ
ｒ Ｄｅｐｏｓｉｔｉｏｎ ）酸化膜２１を被着した後
、第１フォトレジスト１８と共にその上部の積層構造部
分を除去し、さらに、このＣＶＤ酸化膜２１をマスクと
してプラズマシリコン仝化膜１７の破線Ａ部分を開口す
る。
プラズマシリコン窒化膜１７、第１フオトレ・シスト（
通称ＦＰＭ）１８、スパッタシリコン酸化膜１９、第２
フオトレジスト２０を積層形成し、まず第２フオトレジ
スト２０をマスクとして、図に示すようにスパッタシリ
コン酸化膜Ｊ９、第１７オトレジストｌ ８ｆ ／４タ
ーニングする。この後、スフ４ツタシリコン酸化膜１９
をマスクとして第１フォトレジスト１８ｆ：破線１８′
までサイドエツチングし、さらにこれらの積層構造をマ
スクとして不純物のイオン注入を行い、その後活性化熱
処理によＨｓ領域１２を形成する。続いて破線で示すよ
うに、例えばＣＶＤ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｕ
ｒ Ｄｅｐｏｓｉｔｉｏｎ ）酸化膜２１を被着した後
、第１フォトレジスト１８と共にその上部の積層構造部
分を除去し、さらに、このＣＶＤ酸化膜２１をマスクと
してプラズマシリコン仝化膜１７の破線Ａ部分を開口す
る。
この後、この開口部上に例えばアルミニウム等のダート
金属を被着し、パターニングして図示しないケ９−ト電
極を形成する。
金属を被着し、パターニングして図示しないケ９−ト電
極を形成する。
この第３の方法によればレジストのエツチング精度で、
ダート長１．およびチャネル長ｔ２を制御でき、１層１
２をセルファラインで形成できるが、工程が著しく煩雑
であるという欠点を有する。
ダート長１．およびチャネル長ｔ２を制御でき、１層１
２をセルファラインで形成できるが、工程が著しく煩雑
であるという欠点を有する。
本発明は上記のような点に鑑みなされたもので、ケ゛−
ト電極の抵抗が十分に低く、ダート長お１びチャネル長
のばらつきが小さくかつ精度良く設定された微細な構造
を有するＧａＡｓ ＦＥＴ叫の半導体装置を提供すると
共に、このような半導体装置をカＩＪ素な工程で製造す
ることのできる半導体装置の製造方法を提供しようとす
るものである。
ト電極の抵抗が十分に低く、ダート長お１びチャネル長
のばらつきが小さくかつ精度良く設定された微細な構造
を有するＧａＡｓ ＦＥＴ叫の半導体装置を提供すると
共に、このような半導体装置をカＩＪ素な工程で製造す
ることのできる半導体装置の製造方法を提供しようとす
るものである。
すなわち本発明による半導体装置およびその製造方法で
は、半導体基板のダート電極形成予定部上に順に例えば
ＷＮ（タングステンの窒化物）等の高融点金属膜と例え
ばＡｕ等の低抵抗金属膜との積層膜からなるダート電極
を形成し、次にこのダート電極の下層の高融点金属をＣ
ＤＥ （ケミカルドライエツチング）によりｓ択的にサ
イドエツチングする。続いてこのダート電極をマスクの
一部としたセルファライン技術によシ半導体基板の素子
領域に不純物を選択導入し、ソース、ドレイン領域を形
成するものである。
は、半導体基板のダート電極形成予定部上に順に例えば
ＷＮ（タングステンの窒化物）等の高融点金属膜と例え
ばＡｕ等の低抵抗金属膜との積層膜からなるダート電極
を形成し、次にこのダート電極の下層の高融点金属をＣ
ＤＥ （ケミカルドライエツチング）によりｓ択的にサ
イドエツチングする。続いてこのダート電極をマスクの
一部としたセルファライン技術によシ半導体基板の素子
領域に不純物を選択導入し、ソース、ドレイン領域を形
成するものである。
小さい優れた半導体装置が得られる。
以下図面を参照して本発明の一実施例につき説明する。
まず、第４図において、ＧａＡｓのアンドープ基板１１
に素子の特性の制御のために適宜不純物を選択的に導入
し、Ｎ一層４０を形成する。
に素子の特性の制御のために適宜不純物を選択的に導入
し、Ｎ一層４０を形成する。
次いで、第５図に示すように基板１１上に約１μｍのフ
ォトレジスト４１を被着し、ダート電極形成予定部の７
オトレジスト４１を除去するようにパターニングする。
ォトレジスト４１を被着し、ダート電極形成予定部の７
オトレジスト４１を除去するようにパターニングする。
この後、基板１１上に順に膜厚が例えばそれぞれ２００
０ｉおよび６０００ＸのＷ（タンプステンナイトライド
）膜４２およびＡｕ （金）膜４３をスフ４．．タ法に
よυ積層形成する。
０ｉおよび６０００ＸのＷ（タンプステンナイトライド
）膜４２およびＡｕ （金）膜４３をスフ４．．タ法に
よυ積層形成する。
次いで、レジスト４ノを除去する。この際に第６面に示
すようにレジスト４ノ上のＡｕ膜４３およびＷＮＮｉ２
Ｏ除去（いわゆるリフトオフ）され、ダート領域上にＷ
ＮＮｉ２ＯＡｕ膜４２との積層構造部が残る。
すようにレジスト４ノ上のＡｕ膜４３およびＷＮＮｉ２
Ｏ除去（いわゆるリフトオフ）され、ダート領域上にＷ
ＮＮｉ２ＯＡｕ膜４２との積層構造部が残る。
続いて第７図に示すように、例えばＣＦ４＋０２プラズ
マを用いたＣＤＥ（Ｃｈｅｍｌｃａｌ Ｄｒｙ Ｅｔｃ
ｈｉｎｇ ）によりてＷＮＮｉ２Ｏサイドエツチングを
行う。
マを用いたＣＤＥ（Ｃｈｅｍｌｃａｌ Ｄｒｙ Ｅｔｃ
ｈｉｎｇ ）によりてＷＮＮｉ２Ｏサイドエツチングを
行う。
このサイドエツチングによシ鼎膜４２の幅が例えば約０
．５μｍとなるようにする。
．５μｍとなるようにする。
その後、新たにレゾスト４４を基板１１上に形成し、ソ
ース、ドレインの形成される素子領域となる部分のレジ
スト４４を除去する。この後、ｗＮ膜４２上に形成され
たＡｕ膜４３およびレジスト４４をマスクとして例えば
シリコンをイオン注入し、さらに８００℃の活性化熱処
理を行って、ソース、ドレインとなる耐層１２ヲ形成す
る。
ース、ドレインの形成される素子領域となる部分のレジ
スト４４を除去する。この後、ｗＮ膜４２上に形成され
たＡｕ膜４３およびレジスト４４をマスクとして例えば
シリコンをイオン注入し、さらに８００℃の活性化熱処
理を行って、ソース、ドレインとなる耐層１２ヲ形成す
る。
次いで、図示しないがＡｕとＧｏの合金を蒸着し、この
蒸着膜をパターニングして、耐層１２とオーミック接続
するソース、ドレイン電極を形成する。
蒸着膜をパターニングして、耐層１２とオーミック接続
するソース、ドレイン電極を形成する。
以上のようにして製造された装置では、ダート電極とな
るＷＮ 験、 ４２およびＡｕ膜４３をマスクとしてセ
ルファラインによりｗ層１２が形成されるため、チャネ
ル長ｔ２の石１度が良好である。
るＷＮ 験、 ４２およびＡｕ膜４３をマスクとしてセ
ルファラインによりｗ層１２が形成されるため、チャネ
ル長ｔ２の石１度が良好である。
また、ダート電極が高融点の比較的抵抗の高い鼎膜４２
上にＡｕ膜４３が積層された構造となっているため、セ
ルファラインによシ耐層１２を形成でき、これによシ、
素子の特性のばらつきを抑えられるだけでなく、ダート
電極の形成工程とＮ＋層１２の形成工程における厳密な
マスク合わせを要さず、製造工程の簡素化を図ることが
できる。
上にＡｕ膜４３が積層された構造となっているため、セ
ルファラインによシ耐層１２を形成でき、これによシ、
素子の特性のばらつきを抑えられるだけでなく、ダート
電極の形成工程とＮ＋層１２の形成工程における厳密な
マスク合わせを要さず、製造工程の簡素化を図ることが
できる。
さらにＡｕ膜４３をマスクとした鼎膜４２のサイドエツ
チングｉ ＣＤＥ法によって選択的に行うため、基板１
１表面を傷つける恐れもなく、また、サイドエツチング
のためにレジスト等でマスクするＰＥＰ工程も必要ない
。加えてダート電極の抵抗を十分に小さくすることがで
きる。
チングｉ ＣＤＥ法によって選択的に行うため、基板１
１表面を傷つける恐れもなく、また、サイドエツチング
のためにレジスト等でマスクするＰＥＰ工程も必要ない
。加えてダート電極の抵抗を十分に小さくすることがで
きる。
また、基板１１に接するＷＮ膜４２がＣＤＥによシサイ
ドエッチングされているため、グー１− 。
ドエッチングされているため、グー１− 。
ソース間隔ｔｓ ７５” ’ｊ７Ｊ度良く設定され耐圧
の向上に寄与できる。
の向上に寄与できる。
また、以上のような半導体装置の製造方法では、ダート
電極金属として高融点の謝膜４２と低抵抗のＡｕ脱１２
との積層膜を用いるため、鼎１４４２と基板１１とのシ
ョットキー特性を悪化させることなくシリコンの活性化
熱処理をダート電極形成後に行うことができかつダート
抵抗も低く抑えることが可能である。
電極金属として高融点の謝膜４２と低抵抗のＡｕ脱１２
との積層膜を用いるため、鼎１４４２と基板１１とのシ
ョットキー特性を悪化させることなくシリコンの活性化
熱処理をダート電極形成後に行うことができかつダート
抵抗も低く抑えることが可能である。
以上のように本発明によれば、ダート電極の抵抗が十分
に小さく、ケ゛−ト長およびチャネル長が精度よく設定
された特性のばらつきの小さい微細な構造の半導体装置
を提供できると共に、このような優れた半導体装置全簡
素な工程で製造するととのできる半導体装置の製造方法
を提供することができる。
に小さく、ケ゛−ト長およびチャネル長が精度よく設定
された特性のばらつきの小さい微細な構造の半導体装置
を提供できると共に、このような優れた半導体装置全簡
素な工程で製造するととのできる半導体装置の製造方法
を提供することができる。
尚、ダート電極の部材はＷＮ欣４２とＡｕ ｈ４３とに
限定されるものではなく、ケゝ−１−電極の下層膜とし
ては活性化熱処理に４え得る高融点金属膜、上層膜とし
て高融点金属膜のＣＤＥによシ宜 及されない低抵抗金属膜をそｉＬそれ使用すれば良い。
限定されるものではなく、ケゝ−１−電極の下層膜とし
ては活性化熱処理に４え得る高融点金属膜、上層膜とし
て高融点金属膜のＣＤＥによシ宜 及されない低抵抗金属膜をそｉＬそれ使用すれば良い。
第１図乃至第３図はそれぞれ従来の半導体装置およびそ
の製造方法を説明するだめの断面図、第４図乃至第８図
は順に本発明の一実施例に係る半導体装ｔｆ’に製造過
程と共に示す断面図である。 １１・・・ＧａＡｓ基板、１２・・・１層、４１・・・
レジスト、４２・・４ホ膜、４３・・・Ａｕ膜。 出願人代理人 弁理士 鈴 江 武 彦第 ／ｒ！！Ｊ ＩＩ 第２ｙＪ 第３ｗＪ ２／ｌＩ 第４図 Ａ／） 第５図 １′Ｉ
の製造方法を説明するだめの断面図、第４図乃至第８図
は順に本発明の一実施例に係る半導体装ｔｆ’に製造過
程と共に示す断面図である。 １１・・・ＧａＡｓ基板、１２・・・１層、４１・・・
レジスト、４２・・４ホ膜、４３・・・Ａｕ膜。 出願人代理人 弁理士 鈴 江 武 彦第 ／ｒ！！Ｊ ＩＩ 第２ｙＪ 第３ｗＪ ２／ｌＩ 第４図 Ａ／） 第５図 １′Ｉ
Claims (7)
- （１） ＧａＡｓ基板と、この基板の表面領域に所定間
隔離間して形成されたソース、ドレインとなる１対の不
純物領域と、この１対の不純物領域に挾まれた領域の半
導体基板上に形成されたダート電極とを具備し、上記ゲ
ート電極が下層から順に高融点金属膜および低抵抗金属
膜の積層膜からなシ、下層の高融点金属膜は上層の低抵
抗金属膜よシも幅が狭く、上記１対の不純物領域間の間
隔が、上記低抵抗金属膜の幅と略等しいことを特徴とす
る半導体装置。 - （２）上記低抵抗金属膜が金を主成分とする膜であるこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
。 - （３）上記高融点金属膜がタングステンナイトライドを
主成分とする膜であることを特徴とする特許請求の範囲
第１項または第２項記載の半導体装置。 - （４） ＧａＡ＋＋基板のダート電極形成予定部上に下
層から順に高融点金属膜および低抵抗金属膜の積層され
たダート電極を形成する工程と、上記低抵抗金属膜をマ
スクとして上記基板と接する高融点金属膜をケミカルド
ライエツチングによシ選択的かつ制御性良くサイドエツ
チングしそ爆に の幅を株くする工程と、上記ダート電極をマスクの一部
とした不純物の選択導入によシソース、ドレインとなる
不純物領域を形成する工程とを具備したことを特徴とす
る半導体装置の製造方法。 - （５）上記ダート電極を形成する工程が、レジスト膜を
基板上に被着しダート電極形成予定部に開口部を設けこ
の基板上に順に高融点金属膜および低抵抗金属Ｍをスパ
ッタ法によｐ積層被着し、さらに上記レジスト膜をその
上部に形成された高融点金属膜および低抵抗金属膜と共
に除去（１ｉｆｔ ｏｆｆ ）するようにして行なわれ
ることを特徴とする特許請求の範囲第４項記載の半導体
装置の製造方法。 - （６）上記低抵抗金属膜として金を主成分とする部材を
用いることを特徴とする特許請求の範囲第４項または第
５項記載の半導体装置の製造方法。 - （７）上記高融点金属膜としてタングステンナイトライ
ドを主成分とする部材を用いることを特徴とする特許請
求の範囲第４項乃至第６項いずれか記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17739983A JPS6068662A (ja) | 1983-09-26 | 1983-09-26 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17739983A JPS6068662A (ja) | 1983-09-26 | 1983-09-26 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6068662A true JPS6068662A (ja) | 1985-04-19 |
Family
ID=16030243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17739983A Pending JPS6068662A (ja) | 1983-09-26 | 1983-09-26 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6068662A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647570A (en) * | 1987-01-12 | 1989-01-11 | Int Standard Electric Corp | Manufacture of self-aligning field effect transistor |
| JPH05211171A (ja) * | 1990-03-12 | 1993-08-20 | Electron & Telecommun Res Inst | ガリウム砒素半導体素子の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57128071A (en) * | 1981-01-30 | 1982-08-09 | Fujitsu Ltd | Field-effect type semiconductor device and manufacture thereof |
| JPS57152166A (en) * | 1981-03-13 | 1982-09-20 | Nec Corp | Manufacture of schottky barrier gate field effect transistor |
| JPS58135680A (ja) * | 1982-02-08 | 1983-08-12 | Fujitsu Ltd | 半導体装置 |
-
1983
- 1983-09-26 JP JP17739983A patent/JPS6068662A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57128071A (en) * | 1981-01-30 | 1982-08-09 | Fujitsu Ltd | Field-effect type semiconductor device and manufacture thereof |
| JPS57152166A (en) * | 1981-03-13 | 1982-09-20 | Nec Corp | Manufacture of schottky barrier gate field effect transistor |
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| JPH05211171A (ja) * | 1990-03-12 | 1993-08-20 | Electron & Telecommun Res Inst | ガリウム砒素半導体素子の製造方法 |
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