JPH0439772B2 - - Google Patents
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- JPH0439772B2 JPH0439772B2 JP10868383A JP10868383A JPH0439772B2 JP H0439772 B2 JPH0439772 B2 JP H0439772B2 JP 10868383 A JP10868383 A JP 10868383A JP 10868383 A JP10868383 A JP 10868383A JP H0439772 B2 JPH0439772 B2 JP H0439772B2
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- 238000000034 method Methods 0.000 claims description 27
- 239000010931 gold Substances 0.000 claims description 24
- 230000005669 field effect Effects 0.000 claims description 19
- 238000004519 manufacturing process Methods 0.000 claims description 17
- 238000007747 plating Methods 0.000 claims description 17
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 10
- 229910052737 gold Inorganic materials 0.000 claims description 10
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 9
- 229910052709 silver Inorganic materials 0.000 claims description 9
- 239000004332 silver Substances 0.000 claims description 9
- 150000002500 ions Chemical class 0.000 claims description 8
- 239000013078 crystal Substances 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- 238000010438 heat treatment Methods 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 2
- 238000000137 annealing Methods 0.000 description 9
- 239000002184 metal Substances 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 230000003071 parasitic effect Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 229910001080 W alloy Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は電界効果トランジスタの製造方法に関
し、特に寄生抵抗の小さな電界効果トランジスタ
の製造方法に関する。
し、特に寄生抵抗の小さな電界効果トランジスタ
の製造方法に関する。
近年、GaASシヨツトキゲート電界効果トラン
ジスタは、高速ICを指向してその集積化が進め
られている。ここで最近試みられている製造プロ
セスは、特にノーマリオフ型において重大なソー
ス抵抗を低減させるための自己整合プロセスであ
り、第１図ａ〜ｃに示すように、まず半絶縁性基
板１１上の能動層１２上に耐熱性のゲート電極１
３例えばＷ合金を用いたゲートを形成し（第１図
ａ）該ゲート電極１３をマスクにし、ソースおよ
びドレイン領域にドナーイオン注入を行い、さら
にアニールを行つてn+領域１４，１５を形成し
（第１図ｂ）、次いでソース電極１６およびドレイ
ン電極１７を形成する（第１図ｃ）プロセスであ
る。かかるプロセスによればソース抵抗はかなり
小さくなる。しかしながら、n+領域１４および
１５とゲート電極は接するのでゲート耐圧が低下
する欠点があると共にソースおよびドレイン電極
は通常目合せで形成され、ゲート端、つまりn+
領域端に近接させることはできないため、素子の
微細化に限限があるばかりでなく、ゲートが微細
化されるに従つてソース抵抗は無視できない大き
さとなる。さらにこの場合、耐熱性ゲート金属、
例えばTiWやＷシリサイドの抵抗率は比較的大
きいので、ゲート抵抗も大きく増大する。この点
を改善したプロセスが特開昭57−152168、特開昭
57−152166で公開されている。これらの明細書に
記載されている技術は、第２図ａ，ｂに示すよう
に、耐熱性ゲート２１上にAu層２２が被着され
た電極をマスクにイオン注入を行い、アニールを
行つてn+領域１４，１５を形成し（第２図ａ）、
Au層２２をマスクにしてソース１６およびドレ
イン電極１７を被着形成する（第２図ｂ）プロセ
スである。なお２３はAu層上に被着されたオー
ム性電極金属である。前記プロセスによれば確か
にソース抵抗およびゲート抵抗は極めて小さい値
に低減できる。しかしながら、前記プロセスで
は、耐熱性金属上にAuが被着された状態でアニ
ールを行うため、Auが拡散しGaAsと反応しない
ように耐熱性金属の厚さ、およびアニール条件を
最適化する必要がある。また前記プロセスにおい
てＴ型ゲートは下側の耐熱性金属のサイドエツチ
ングによつて形成するため、実際のゲート長がプ
ロセス中に観測できないという不都合さもある。
ジスタは、高速ICを指向してその集積化が進め
られている。ここで最近試みられている製造プロ
セスは、特にノーマリオフ型において重大なソー
ス抵抗を低減させるための自己整合プロセスであ
り、第１図ａ〜ｃに示すように、まず半絶縁性基
板１１上の能動層１２上に耐熱性のゲート電極１
３例えばＷ合金を用いたゲートを形成し（第１図
ａ）該ゲート電極１３をマスクにし、ソースおよ
びドレイン領域にドナーイオン注入を行い、さら
にアニールを行つてn+領域１４，１５を形成し
（第１図ｂ）、次いでソース電極１６およびドレイ
ン電極１７を形成する（第１図ｃ）プロセスであ
る。かかるプロセスによればソース抵抗はかなり
小さくなる。しかしながら、n+領域１４および
１５とゲート電極は接するのでゲート耐圧が低下
する欠点があると共にソースおよびドレイン電極
は通常目合せで形成され、ゲート端、つまりn+
領域端に近接させることはできないため、素子の
微細化に限限があるばかりでなく、ゲートが微細
化されるに従つてソース抵抗は無視できない大き
さとなる。さらにこの場合、耐熱性ゲート金属、
例えばTiWやＷシリサイドの抵抗率は比較的大
きいので、ゲート抵抗も大きく増大する。この点
を改善したプロセスが特開昭57−152168、特開昭
57−152166で公開されている。これらの明細書に
記載されている技術は、第２図ａ，ｂに示すよう
に、耐熱性ゲート２１上にAu層２２が被着され
た電極をマスクにイオン注入を行い、アニールを
行つてn+領域１４，１５を形成し（第２図ａ）、
Au層２２をマスクにしてソース１６およびドレ
イン電極１７を被着形成する（第２図ｂ）プロセ
スである。なお２３はAu層上に被着されたオー
ム性電極金属である。前記プロセスによれば確か
にソース抵抗およびゲート抵抗は極めて小さい値
に低減できる。しかしながら、前記プロセスで
は、耐熱性金属上にAuが被着された状態でアニ
ールを行うため、Auが拡散しGaAsと反応しない
ように耐熱性金属の厚さ、およびアニール条件を
最適化する必要がある。また前記プロセスにおい
てＴ型ゲートは下側の耐熱性金属のサイドエツチ
ングによつて形成するため、実際のゲート長がプ
ロセス中に観測できないという不都合さもある。
本発明は、プロセスにより他の特性に悪影響を
与えることなく、ソース抵抗およびゲート抵抗の
極めて小さい電界効果トランジスタの製造方法を
提供することにある。
与えることなく、ソース抵抗およびゲート抵抗の
極めて小さい電界効果トランジスタの製造方法を
提供することにある。
本発明の第１の発明の電界効果トランジスタの
製造方法は、半導体結晶上にゲート電極を形成す
る工程と、該ゲート電極を含む半導体結晶表面上
に第１の絶縁膜を形成する工程と、前記ゲート電
極並びに該ゲート電極側面に形成された第１の絶
縁膜をマスクとしてイオン注入したのち、熱処理
を行い高濃度不純物を含むソースおよびドレイン
領域のコンタクト領域を形成する工程と、表面が
平担になり易い材料を用いて第２の絶縁膜を形成
する工程と、エツチングにより選択的に第１およ
び第２の絶縁膜を除去しゲート電極表面を露出せ
しめる工程と、該露出されたゲート電極上面に金
あるいは銀めつき層を形成する工程と、該金又は
銀めつき層をマスクとしてソースおよびドレイン
領域に電極を形成する工程とを含んで構成され
る。
製造方法は、半導体結晶上にゲート電極を形成す
る工程と、該ゲート電極を含む半導体結晶表面上
に第１の絶縁膜を形成する工程と、前記ゲート電
極並びに該ゲート電極側面に形成された第１の絶
縁膜をマスクとしてイオン注入したのち、熱処理
を行い高濃度不純物を含むソースおよびドレイン
領域のコンタクト領域を形成する工程と、表面が
平担になり易い材料を用いて第２の絶縁膜を形成
する工程と、エツチングにより選択的に第１およ
び第２の絶縁膜を除去しゲート電極表面を露出せ
しめる工程と、該露出されたゲート電極上面に金
あるいは銀めつき層を形成する工程と、該金又は
銀めつき層をマスクとしてソースおよびドレイン
領域に電極を形成する工程とを含んで構成され
る。
本発明の第２の発明の電界効果トランジスタの
製造方法は、半導体結晶上にゲート絶縁膜となる
第１の絶縁膜を被着させる工程と、該第１の絶縁
膜上にゲート電極を形成する工程と、該ゲート電
極をマスクとしてイオンを注入する工程と、熱処
理を行い高濃度不純物を含むソースおよびドレイ
ン領域のコンタクト領域を形成する工程と、前記
表面に第２の絶縁膜を形成する工程と、該第２の
絶縁膜を選択的にエツチングしてゲート電極表面
を露出せしめる工程と、該露出されたゲート電極
上面に金又は銀めつき層を形成する工程と、該金
又は銀めつき層をマスクとしてソースおよびドレ
イン預域に電極を形成する工程とを含んで構成さ
れる。
製造方法は、半導体結晶上にゲート絶縁膜となる
第１の絶縁膜を被着させる工程と、該第１の絶縁
膜上にゲート電極を形成する工程と、該ゲート電
極をマスクとしてイオンを注入する工程と、熱処
理を行い高濃度不純物を含むソースおよびドレイ
ン領域のコンタクト領域を形成する工程と、前記
表面に第２の絶縁膜を形成する工程と、該第２の
絶縁膜を選択的にエツチングしてゲート電極表面
を露出せしめる工程と、該露出されたゲート電極
上面に金又は銀めつき層を形成する工程と、該金
又は銀めつき層をマスクとしてソースおよびドレ
イン預域に電極を形成する工程とを含んで構成さ
れる。
次に、本発明の実施例について、図面を参照し
て詳細に説明する。
て詳細に説明する。
第３図ａ〜ｇは本発明の第１の発明の一実施例
を説明するための工程順に示した断面図であり、
GaAsシヨツトキゲート電界効果トランジスタの
製造方法に関するものである。
を説明するための工程順に示した断面図であり、
GaAsシヨツトキゲート電界効果トランジスタの
製造方法に関するものである。
第３図ａに示すように、先ず半絶縁性GaAs基
板１１上に、Siイオンを例えば加速電圧50KeV、
ドース量２×1012cm-3注入し、800℃ 10分間ア
ニールを行つて、ｎ型能動層１２を形成する。
板１１上に、Siイオンを例えば加速電圧50KeV、
ドース量２×1012cm-3注入し、800℃ 10分間ア
ニールを行つて、ｎ型能動層１２を形成する。
次いで第３図ｂに示すようにｎ形能動層上に
TiW層を形成し、その後ゲート長1μｍ、厚さ
0.5μｍのTiW耐熱性ゲート１３をドライエツチン
グによつて形成し、さらに絶縁膜３１、例えばプ
ラズマCVD法による0.1μｍの厚さの第１の絶縁
膜のSi3N4膜を被着する。
TiW層を形成し、その後ゲート長1μｍ、厚さ
0.5μｍのTiW耐熱性ゲート１３をドライエツチン
グによつて形成し、さらに絶縁膜３１、例えばプ
ラズマCVD法による0.1μｍの厚さの第１の絶縁
膜のSi3N4膜を被着する。
次に第３図ｃに示すようにこのTiWゲートお
よびその側面の第１の絶縁膜のSi3N4膜をマスク
としてSiイオンを例えば加速電圧200KeV、ドー
ス量１×1014cm-3でもつてSi3N4膜を通してゲー
トの両側に注入し、850℃15分間アニールを行つ
てn+コンタクト領域１４，１５を形成する。
よびその側面の第１の絶縁膜のSi3N4膜をマスク
としてSiイオンを例えば加速電圧200KeV、ドー
ス量１×1014cm-3でもつてSi3N4膜を通してゲー
トの両側に注入し、850℃15分間アニールを行つ
てn+コンタクト領域１４，１５を形成する。
次に第３図ｄに示すように表面が平坦になりや
すい第２の絶縁膜の樹脂層例えばホトレジスト層
３２を形成する。
すい第２の絶縁膜の樹脂層例えばホトレジスト層
３２を形成する。
次いで、第３図ｅに示すようにCF4ガスを用い
た反応性イオンエツチングにより、上方より第２
の絶縁膜のレジスト層をエツチングし、次いでゲ
ート電極１３上の第１の絶縁膜のSi3N4膜３１を
エツチング除去する。ここでゲート電極上の第２
の絶縁膜のレジスト層は他と比べて薄いため、ゲ
ート電極上の第１の絶縁膜のSi3N4膜を選択的に
除去できる。
た反応性イオンエツチングにより、上方より第２
の絶縁膜のレジスト層をエツチングし、次いでゲ
ート電極１３上の第１の絶縁膜のSi3N4膜３１を
エツチング除去する。ここでゲート電極上の第２
の絶縁膜のレジスト層は他と比べて薄いため、ゲ
ート電極上の第１の絶縁膜のSi3N4膜を選択的に
除去できる。
次いで第３図ｆに示すようにゲート電極１３上
に0.5μｍの厚さにAuめつき層３３を形成する。
この時横方向へも厚さと同程度めつき層が成長す
る結果、Ｔ型電極が形成される。
に0.5μｍの厚さにAuめつき層３３を形成する。
この時横方向へも厚さと同程度めつき層が成長す
る結果、Ｔ型電極が形成される。
さらに第３図ｇに示すようにAuめつき層３３
をマスクにして、反応性イオンエツチングにより
第１の絶縁膜Si3N4膜３１を除去し、上方よりオ
ーミツク金属のAuGeNi２３を蒸着し、熱処理を
行つてソース電極１６およびドレイン電極１７を
形成すれば電界効果トランジスタが完成する。
をマスクにして、反応性イオンエツチングにより
第１の絶縁膜Si3N4膜３１を除去し、上方よりオ
ーミツク金属のAuGeNi２３を蒸着し、熱処理を
行つてソース電極１６およびドレイン電極１７を
形成すれば電界効果トランジスタが完成する。
以上より明らかなように、本発明の第１の発明
による製造方法では、リングラフイを用いた微細
加工はゲート電極形成の１回行うだけで、しかも
このときは精密な位置合わせは不要であり、他の
工程は極めて簡単な自己整合プロセスで寄生抵抗
の小さな微細構造の電界効果トランジスタを製造
できる。すなわち、上記例では、ゲート長1μｍ
に対して、実際のゲート電極の配線部分は、抵抗
率の小さいAuの2μｍ長の電極が使うことができ、
ゲート抵抗は極めて小さくなる。さらにソースー
ゲート間隔が0.5μｍと短く、ソース抵抗も極めて
小さい。なおソースーゲート間隔はAuめつきの
成長量によつて制御でき、さらに短くすることも
可能である。これは本発明の大きな効果の一つで
ある。さらに本発明の製法においては、Au層の
形成前にアニール工程を行うことができるので、
アニールの許容度範囲および時間範囲を広くとる
であり、他は第３図ｇと同様である。
による製造方法では、リングラフイを用いた微細
加工はゲート電極形成の１回行うだけで、しかも
このときは精密な位置合わせは不要であり、他の
工程は極めて簡単な自己整合プロセスで寄生抵抗
の小さな微細構造の電界効果トランジスタを製造
できる。すなわち、上記例では、ゲート長1μｍ
に対して、実際のゲート電極の配線部分は、抵抗
率の小さいAuの2μｍ長の電極が使うことができ、
ゲート抵抗は極めて小さくなる。さらにソースー
ゲート間隔が0.5μｍと短く、ソース抵抗も極めて
小さい。なおソースーゲート間隔はAuめつきの
成長量によつて制御でき、さらに短くすることも
可能である。これは本発明の大きな効果の一つで
ある。さらに本発明の製法においては、Au層の
形成前にアニール工程を行うことができるので、
アニールの許容度範囲および時間範囲を広くとる
であり、他は第３図ｇと同様である。
また以上において、オーミツク電極形成とし
て、Auめつき層をマスクにせず通常の位置合せ
による方法を用いても、ゲート抵抗の小さい、
n+コンタクト層をもつ電界効果トランジスタを
自己整合プロセスで容易に製作できる効果が得ら
れることはいうまでもない。
て、Auめつき層をマスクにせず通常の位置合せ
による方法を用いても、ゲート抵抗の小さい、
n+コンタクト層をもつ電界効果トランジスタを
自己整合プロセスで容易に製作できる効果が得ら
れることはいうまでもない。
第５図ａ〜ｇは本発明の第２の発明の一実施例
を説明するための工程順に示した断面図であり、
エンハンスメント型InP絶縁ゲート電界効果トラ
ンジスタの製造方法に関するものである。第５図
ａに示すように、まず、動作域を兼ねる半絶縁性
InP基板５１上に、ゲート絶縁膜としてCVDSiO2
膜５２を600Åの厚さに被着する。
を説明するための工程順に示した断面図であり、
エンハンスメント型InP絶縁ゲート電界効果トラ
ンジスタの製造方法に関するものである。第５図
ａに示すように、まず、動作域を兼ねる半絶縁性
InP基板５１上に、ゲート絶縁膜としてCVDSiO2
膜５２を600Åの厚さに被着する。
次いで第５図ｂに示すように、絶縁膜５２上に
Mo層を形成し、ゲート長1μｍ、厚さ0.5μｍのMo
のゲート電極１３をドライエツチングによつて形
成する。
Mo層を形成し、ゲート長1μｍ、厚さ0.5μｍのMo
のゲート電極１３をドライエツチングによつて形
成する。
次に第５図ｃに示すように、Moゲートをマス
クにしてSuイオンを例えば注入エネルギー１５
０KeV、ドース量１×1014cm-3でもつてSiO2膜５
２を通して注入し、750℃10分間アニールを行つ
てn+コンタクト領域１４，１５を形成する。
クにしてSuイオンを例えば注入エネルギー１５
０KeV、ドース量１×1014cm-3でもつてSiO2膜５
２を通して注入し、750℃10分間アニールを行つ
てn+コンタクト領域１４，１５を形成する。
次に第５図ｄに示すように、絶縁膜３１を例え
ばプラズマCVD法により0.1μｍの厚さにSi3N4膜
を被着する。
ばプラズマCVD法により0.1μｍの厚さにSi3N4膜
を被着する。
次いで、第５図ｅに示すように、反応性イオン
エツチングにより上方よりSI3N4膜をエツチング
し、ゲート電極１３の側面のSI3N4膜は残置させ
た状態でMoゲート上面のSi3N4膜を除去する。
エツチングにより上方よりSI3N4膜をエツチング
し、ゲート電極１３の側面のSI3N4膜は残置させ
た状態でMoゲート上面のSi3N4膜を除去する。
次いで、第５図ｆに示すように、第１の実施例
と同じく、ゲート電極１３上にAuめつき層３３
を形成する。
と同じく、ゲート電極１３上にAuめつき層３３
を形成する。
次に、第５図ｇに示すように、Auめつき層を
マスクにして反応性イオンエツチングにより
SiO2膜５２を除去し、オーミツク金属のAuGeNi
を蒸着し熱処理を行つてソース電極１６およびド
レイン電極１７を形成すれば、寄生抵抗の小さな
高性能絶縁ゲート電界効果トランジスタが完成す
る。
マスクにして反応性イオンエツチングにより
SiO2膜５２を除去し、オーミツク金属のAuGeNi
を蒸着し熱処理を行つてソース電極１６およびド
レイン電極１７を形成すれば、寄生抵抗の小さな
高性能絶縁ゲート電界効果トランジスタが完成す
る。
以上第１の発明および第２の発明の実施例によ
つて、本発明は寄生抵抗の小さな高性能電界効果
トランジスタを簡単なプロセスで形成できること
が明らかとなつた。さらに本発明の製造方法で
は、コンタクト領域のイオン注入のマスクとして
ゲート電極を、あるいはゲート電極とその側面に
被着された絶縁膜ととを選択できるので、コンタ
クト領域とゲート電極の間隔を制御できる自由度
が大きい。これは、ゲート耐圧を大きくすること
およびゲート寄生容量を小さくする上で有利であ
る。また、以上実施例で用いたAuめつき層の代
りに、同じく抵抗率の小さいAgめつき層を用い
ることができる。
つて、本発明は寄生抵抗の小さな高性能電界効果
トランジスタを簡単なプロセスで形成できること
が明らかとなつた。さらに本発明の製造方法で
は、コンタクト領域のイオン注入のマスクとして
ゲート電極を、あるいはゲート電極とその側面に
被着された絶縁膜ととを選択できるので、コンタ
クト領域とゲート電極の間隔を制御できる自由度
が大きい。これは、ゲート耐圧を大きくすること
およびゲート寄生容量を小さくする上で有利であ
る。また、以上実施例で用いたAuめつき層の代
りに、同じく抵抗率の小さいAgめつき層を用い
ることができる。
以上説明したとおり、本発明の電界効果トラン
ジスタの製造方法によれば、特性をプロセスによ
り変化させることがなく、ソース抵抗およびゲー
ト抵抗の極めて小さい電界効果をトランジスタを
均一性を保持して製造することができる。
ジスタの製造方法によれば、特性をプロセスによ
り変化させることがなく、ソース抵抗およびゲー
ト抵抗の極めて小さい電界効果をトランジスタを
均一性を保持して製造することができる。
第１図ａ〜ｃ並びに第２図ａ，ｂは従来の電界
効果トランジスタの製造方法を説明するための工
程順に示した断面図、第３図ａ〜ｇは本発明の第
１の発明の一実施例を説明するための工程順に示
した断面図、第４図は第１の発明を適用して製造
したヘテロ接合電界効果トランジスタの断面図、
第５図ａ〜ｇは本発明の第２の発明の一実施例を
説明するための工程順に示した断面図である。 １１……半絶縁性基板、１２……能動層、１３
……ゲート電極、１４，１５……n+コンタクト
領域、１６……ソース電極、１７……ドレイン電
極、２１……耐熱性ゲート、２２……金層、２３
……オーム性電極金属、３１……第１の絶縁膜、
３２……第２の絶縁膜、３３……Auめつき層、
４１……高純度GaAs層、４２……ｎ型GaAlAs
層、５１……動作域を兼ねる半絶縁性基板、５２
……ゲート絶縁膜。
効果トランジスタの製造方法を説明するための工
程順に示した断面図、第３図ａ〜ｇは本発明の第
１の発明の一実施例を説明するための工程順に示
した断面図、第４図は第１の発明を適用して製造
したヘテロ接合電界効果トランジスタの断面図、
第５図ａ〜ｇは本発明の第２の発明の一実施例を
説明するための工程順に示した断面図である。 １１……半絶縁性基板、１２……能動層、１３
……ゲート電極、１４，１５……n+コンタクト
領域、１６……ソース電極、１７……ドレイン電
極、２１……耐熱性ゲート、２２……金層、２３
……オーム性電極金属、３１……第１の絶縁膜、
３２……第２の絶縁膜、３３……Auめつき層、
４１……高純度GaAs層、４２……ｎ型GaAlAs
層、５１……動作域を兼ねる半絶縁性基板、５２
……ゲート絶縁膜。
Claims (1)
- 【特許請求の範囲】 １ 半導体結晶上にゲート電極を形成する工程
と、該ゲート電極を含む半導体結晶表面上に、第
１の絶縁膜を形成する工程と、前記ゲート電極並
びに該ゲート電極側面に形成された第１の絶縁膜
をマスクとしてイオン注入したのち熱処理を行い
高濃度不純物を含むソースおよびドレイン領域の
コンタクト領域を形成する工程と、表面が平坦に
なり易い材料を用いて第２の絶縁膜を形成する工
程と、エツチングにより選択的に第１および第２
の絶縁膜を除去したゲート電極表面を露出せしめ
る工程と、該露出されたゲート電極上面に金ある
いは銀めつき層を形成する工程と、該金又は銀め
つき層をマスクとしてソースおよびドレイン領域
に電極を形成する工程とを含むことを特徴とする
電界効果トランジスタの製造方法。 ２ 半導体結晶上にゲート絶縁膜となる第１の絶
縁膜を被着させる工程と、該第１の絶縁膜上にゲ
ート電極を形成する工程と、該ゲート電極をマス
クとしてイオンを注入したのち熱処理を行い高濃
度不純物を含むソースおよびドレイン領域のコン
タクト領域を形成する工程と、前記表面に第２の
絶縁膜を形成する工程と、該第２の絶縁膜を選択
的にエツチングしてゲート電極上面を露出せしめ
る工程と、該露出されたゲート電極上面に金また
は銀めつき層を形成する工程と、該金または銀め
つき層をマスクとしてソースおよびドレイン領域
に電極を形成する工程とを含むことを特徴とする
電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10868383A JPS60780A (ja) | 1983-06-17 | 1983-06-17 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10868383A JPS60780A (ja) | 1983-06-17 | 1983-06-17 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60780A JPS60780A (ja) | 1985-01-05 |
| JPH0439772B2 true JPH0439772B2 (ja) | 1992-06-30 |
Family
ID=14491016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10868383A Granted JPS60780A (ja) | 1983-06-17 | 1983-06-17 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60780A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0815158B2 (ja) * | 1985-09-04 | 1996-02-14 | 株式会社日立製作所 | ショットキーゲート電界効果トランジスタの製造方法 |
| JP2584986B2 (ja) * | 1987-03-10 | 1997-02-26 | 三菱電機株式会社 | 半導体装置の配線構造 |
-
1983
- 1983-06-17 JP JP10868383A patent/JPS60780A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60780A (ja) | 1985-01-05 |
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