JP2584986B2 - 半導体装置の配線構造 - Google Patents
半導体装置の配線構造Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置の配線構造に関し、特に半導体
上に絶縁膜を介して形成される配線の断面形状に関する
ものである。
上に絶縁膜を介して形成される配線の断面形状に関する
ものである。
［従来の技術］ 第４図は従来のダイナミックRAMの平面図であり、第
５図はそのＶ−Ｖ断面図、第６図は同じくVI−VI断面図
を示したものである。
５図はそのＶ−Ｖ断面図、第６図は同じくVI−VI断面図
を示したものである。
第４図ないし第６図を参照して、以下その構造につい
て説明する。
て説明する。
半導体基板１のフィールド領域にソース領域９および
ドレイン領域10が形成され、ドレイン領域10の一部上に
は絶縁膜２を介してキャパシタとなる電極層３が形成さ
れる。また、ソース領域９とドレイン領域10との間のチ
ャンネル領域となる部分の上には、スイッチングトラン
ジスタ７が絶縁膜を介して形成され、さらにソース領域
９にはコンタクト部８でビット線６が接続される。この
ビット線６は半導体基板１上の段差形状を緩和するため
に形成される層間絶縁膜４上に形成され、さらにその上
に装置の表面保護のために上層絶縁膜５が全面に形成さ
れる。
ドレイン領域10が形成され、ドレイン領域10の一部上に
は絶縁膜２を介してキャパシタとなる電極層３が形成さ
れる。また、ソース領域９とドレイン領域10との間のチ
ャンネル領域となる部分の上には、スイッチングトラン
ジスタ７が絶縁膜を介して形成され、さらにソース領域
９にはコンタクト部８でビット線６が接続される。この
ビット線６は半導体基板１上の段差形状を緩和するため
に形成される層間絶縁膜４上に形成され、さらにその上
に装置の表面保護のために上層絶縁膜５が全面に形成さ
れる。
動作機能としてはスイッチングトランジスタ７への電
圧印加の有無に応じて、ビット線６からソース領域９お
よびドレイン領域10を通ってメモリキャパシタとなる絶
縁膜２へ電荷が転送され、そこで保持または逆に放出さ
れることによって行なわれる。
圧印加の有無に応じて、ビット線６からソース領域９お
よびドレイン領域10を通ってメモリキャパシタとなる絶
縁膜２へ電荷が転送され、そこで保持または逆に放出さ
れることによって行なわれる。
［発明が解決しようとする問題点］ 上記のような半導体装置の配線構造では、ダイナミッ
クRAMの高速化を達成しようとする場合、ビット線６の
時定数（Ｒ×Ｃ＝抵抗×容量）を小さくすることが必要
である。すなわち、“1"あるいは“0"のメモリの情報
は、ビット線６によって伝えられたビット線６の電位差
としてセンスアンプで判断するためである。したがっ
て、ビット線６の抵抗を変えずに容量（Ｃ）をできるだ
け小さくすることが必要であるが、第５図を参照すると
その容量は種々の部位で発生していることが示されてい
る（破線参照）。たとえば、ビット線６とスイッチング
トランジスタ７、ビット線６とドレイン領域10およびビ
ット線６と電極層３との間等に発生している。
クRAMの高速化を達成しようとする場合、ビット線６の
時定数（Ｒ×Ｃ＝抵抗×容量）を小さくすることが必要
である。すなわち、“1"あるいは“0"のメモリの情報
は、ビット線６によって伝えられたビット線６の電位差
としてセンスアンプで判断するためである。したがっ
て、ビット線６の抵抗を変えずに容量（Ｃ）をできるだ
け小さくすることが必要であるが、第５図を参照すると
その容量は種々の部位で発生していることが示されてい
る（破線参照）。たとえば、ビット線６とスイッチング
トランジスタ７、ビット線６とドレイン領域10およびビ
ット線６と電極層３との間等に発生している。
一方、ダイナミックRAMの高集積化に伴ない、素子特
にメモリセルは益々微細化される傾向にあり、配線間に
形成される層間絶縁膜もさらに薄くなるためビット線の
容量がさらに増大されることになる。この対策としてビ
ット線の厚さを増大して下部面積を減少させようとする
と、その厚さが微細加工性を妨げることにより、微細加
工性を向上させようとその幅を拡げると第６図のごとく
電極３との間の容量やビット線６同志の容量が増大して
しまうのである。
にメモリセルは益々微細化される傾向にあり、配線間に
形成される層間絶縁膜もさらに薄くなるためビット線の
容量がさらに増大されることになる。この対策としてビ
ット線の厚さを増大して下部面積を減少させようとする
と、その厚さが微細加工性を妨げることにより、微細加
工性を向上させようとその幅を拡げると第６図のごとく
電極３との間の容量やビット線６同志の容量が増大して
しまうのである。
以上のように、ビット線等の容量はダイナミックRAM
の高速化ならびに高集積化にとって極めて重大な問題を
提起しているのである。
の高速化ならびに高集積化にとって極めて重大な問題を
提起しているのである。
この発明はかかる問題点を解決するためになされたも
ので、ビット線等の配線であってその配線抵抗は変えず
に容量を低減することができる半導体装置の配線構造を
提供することを目的とする。
ので、ビット線等の配線であってその配線抵抗は変えず
に容量を低減することができる半導体装置の配線構造を
提供することを目的とする。
［問題点を解決するための手段］ この発明に従った半導体装置の配線構造は、導電体上
に絶縁膜を介して配線を形成するものであって、導電層
と、下層絶縁膜と、配線層と、上層絶縁膜とを備える。
下層絶縁膜は、導電層の上に形成されている。配線層
は、下層絶縁膜の上に形成され、Ｔ型形状の断面を有す
る。上層絶縁膜は、配線層を覆うように形成されてい
る。下層絶縁膜は、Ｔ型断面形状の配線層の下層端部下
端で接している。上層絶縁膜は下層絶縁膜上に形成され
ている。
に絶縁膜を介して配線を形成するものであって、導電層
と、下層絶縁膜と、配線層と、上層絶縁膜とを備える。
下層絶縁膜は、導電層の上に形成されている。配線層
は、下層絶縁膜の上に形成され、Ｔ型形状の断面を有す
る。上層絶縁膜は、配線層を覆うように形成されてい
る。下層絶縁膜は、Ｔ型断面形状の配線層の下層端部下
端で接している。上層絶縁膜は下層絶縁膜上に形成され
ている。
［作用］ この発明においては、配線層の断面形状をＴ型とし、
そのＴ型断面形状の配線層の下層部下端で下層絶縁膜が
接している。上層絶縁膜は、配線層を覆うように形成さ
れ、下層絶縁膜上に形成されている。そのため、上層絶
縁膜と下層絶縁膜の誘電率や、下層絶縁膜の厚みとＴ型
形状の寸法を考慮することによって、配線抵抗を変えず
にＴ型断面形状の配線層の容量を低減することができ
る。
そのＴ型断面形状の配線層の下層部下端で下層絶縁膜が
接している。上層絶縁膜は、配線層を覆うように形成さ
れ、下層絶縁膜上に形成されている。そのため、上層絶
縁膜と下層絶縁膜の誘電率や、下層絶縁膜の厚みとＴ型
形状の寸法を考慮することによって、配線抵抗を変えず
にＴ型断面形状の配線層の容量を低減することができ
る。
［実施例］ 第１図はこの発明の一実施例を示す概略断面図であ
る。
る。
図は従来例の第６図に相当するが、半導体基板１上に
絶縁膜２、電極層３および層間絶縁膜４が積重なって形
成され、さらにその上にたとえばアルミニウムよりなる
ビット線６が形成された後、その周囲全体を上層絶縁膜
５で覆っている。ビット線６の断面形状がＴ型のため、
その上層部および下層部においての容量が別々に発生し
ているところが示されている（破線参照）。
絶縁膜２、電極層３および層間絶縁膜４が積重なって形
成され、さらにその上にたとえばアルミニウムよりなる
ビット線６が形成された後、その周囲全体を上層絶縁膜
５で覆っている。ビット線６の断面形状がＴ型のため、
その上層部および下層部においての容量が別々に発生し
ているところが示されている（破線参照）。
第２図はＴ型形状の容量低減効果を説明するための概
略断面図である。
略断面図である。
以下、図に基づいて容量低減効果を従来形式と比較し
て説明する。
て説明する。
説明の便宜上、図に示すごとくの寸法を仮定したモデ
ルに対して行なう。すなわち、従来の矩形形状のビット
線の寸法を4a×2bとし、配線抵抗、すなわちその断面積
を同じくしたＴ型断面形状（6a×ｂ＋2a×ｂ）を考え
る。また、このとき電極層３上に形成される層間絶縁膜
４の厚さをｄ、誘電率をε１とし、上層絶縁膜５の誘電
率をε２とすると、電極層３との従来のビット線の容量
C1は、 となる。この発明のＴ型断面のビット線の容量C2は、そ
の上層部における容量Cu2と下層部における容量をCl2と
の和からなる。
ルに対して行なう。すなわち、従来の矩形形状のビット
線の寸法を4a×2bとし、配線抵抗、すなわちその断面積
を同じくしたＴ型断面形状（6a×ｂ＋2a×ｂ）を考え
る。また、このとき電極層３上に形成される層間絶縁膜
４の厚さをｄ、誘電率をε１とし、上層絶縁膜５の誘電
率をε２とすると、電極層３との従来のビット線の容量
C1は、 となる。この発明のＴ型断面のビット線の容量C2は、そ
の上層部における容量Cu2と下層部における容量をCl2と
の和からなる。
ここでC1＞C2とすると したがって、上記式を満足すべく、ε２およびｂを設
定すればよいことになる。
定すればよいことになる。
ここで、たとえばｂ＝ｄであれば、 となるので、ε１＞ε２、すなわち上層絶縁膜５の誘電
率ε２が層間絶縁膜４の誘電率ε１より小さければ、従
来の容量よりこの発明における容量が低減していること
になる。
率ε２が層間絶縁膜４の誘電率ε１より小さければ、従
来の容量よりこの発明における容量が低減していること
になる。
また、たとえばε１＝ε２であれば、 1/d＞2/（ｂ＋ｄ） となるので、ｂ＞ｄ、すなわちＴ型形状上層部下の上層
絶縁膜５の厚さが層間絶縁膜４の厚さより厚くなるよう
なＴ型形状とすれば、その容量が従来の容量より低減し
ていることを意味する。
絶縁膜５の厚さが層間絶縁膜４の厚さより厚くなるよう
なＴ型形状とすれば、その容量が従来の容量より低減し
ていることを意味する。
以上の結果から、上層絶縁膜の誘電率およびＴ型形状
の具体的寸法を考慮することによって、Ｔ型断面形状の
配線容量を従来に比して低減させることができる。
の具体的寸法を考慮することによって、Ｔ型断面形状の
配線容量を従来に比して低減させることができる。
第３図はこの発明の一実施例においてビット線間の距
離が十分あるときの断面形状を示した図である。
離が十分あるときの断面形状を示した図である。
第１図にて示すように、ビット線の容量としては電極
層との間だけでなく、他のビット線との間にも存在する
のでビット線同志の距離が十分あるときは、Ｔ型形状の
上層部の幅をさらに大きくして上層絶縁膜５の誘電率と
の組合わせによって効率良く容量を低減させることがで
きる。
層との間だけでなく、他のビット線との間にも存在する
のでビット線同志の距離が十分あるときは、Ｔ型形状の
上層部の幅をさらに大きくして上層絶縁膜５の誘電率と
の組合わせによって効率良く容量を低減させることがで
きる。
なお、上記実施例では、ダイナミックRAMのビット線
を例にしているが、他の装置であってもまたワード線を
含む信号線であっても、さらに一般の配線であってもこ
の発明の思想は適用でき、かつ同様の効果を奏すること
は言うまでもない。
を例にしているが、他の装置であってもまたワード線を
含む信号線であっても、さらに一般の配線であってもこ
の発明の思想は適用でき、かつ同様の効果を奏すること
は言うまでもない。
また、上記実施例では、ビット線の材料をアルミニウ
ムとしているが材料を限定するものではなく、多結晶シ
リコン、高融点金属または高融点金属シリサイドであっ
ても、あるいは多結晶シリコンと高融点金属または高融
点金属シリサイドとの２層構造であってもよい。
ムとしているが材料を限定するものではなく、多結晶シ
リコン、高融点金属または高融点金属シリサイドであっ
ても、あるいは多結晶シリコンと高融点金属または高融
点金属シリサイドとの２層構造であってもよい。
［発明の効果］ 以上のように、この発明によれば、配線層の断面形状
をＴ型とし、Ｔ型断面形状の配線層の下層部下端で接す
るように下層絶縁膜を配置し、上層絶縁膜が下層絶縁膜
上でＴ型断面形状の配線層を覆うように形成されるの
で、従来の矩形断面形状の配線層の容量に比して効率よ
く配線層の容量を低減でき、素子の微細化に貢献すると
いう効果がある。
をＴ型とし、Ｔ型断面形状の配線層の下層部下端で接す
るように下層絶縁膜を配置し、上層絶縁膜が下層絶縁膜
上でＴ型断面形状の配線層を覆うように形成されるの
で、従来の矩形断面形状の配線層の容量に比して効率よ
く配線層の容量を低減でき、素子の微細化に貢献すると
いう効果がある。
第１図はこの発明の一実施例を示す概略断面図、第２図
はこの発明の容量低減効果を説明するための概略断面
図、第３図はこの発明の一実施例においてビット線間の
距離が十分あるときの断面図、第４図は従来のダイナミ
ックRAMの平面図、第５図は第４図のＶ−Ｖ断面図、第
６図は第４図のVI−VI断面図である。 図において、１は半導体基板、３は電極層、４は層間絶
縁膜、５は上層絶縁膜、６はビット線である。 なお、各図中同一符号は同一または相当部分を示す。
はこの発明の容量低減効果を説明するための概略断面
図、第３図はこの発明の一実施例においてビット線間の
距離が十分あるときの断面図、第４図は従来のダイナミ
ックRAMの平面図、第５図は第４図のＶ−Ｖ断面図、第
６図は第４図のVI−VI断面図である。 図において、１は半導体基板、３は電極層、４は層間絶
縁膜、５は上層絶縁膜、６はビット線である。 なお、各図中同一符号は同一または相当部分を示す。
フロントページの続き (72)発明者 小河 育夫 伊丹市瑞原４丁目１番地 三菱電機株式 会社エル・エス・アイ研究所内 (72)発明者 大野 吉和 伊丹市瑞原４丁目１番地 三菱電機株式 会社エル・エス・アイ研究所内 (72)発明者 藤永 正人 伊丹市瑞原４丁目１番地 三菱電機株式 会社エル・エス・アイ研究所内 (56)参考文献 特開 昭60−780（ＪＰ，Ａ) 特開 昭58−100434（ＪＰ，Ａ) 特開 昭63−160363（ＪＰ，Ａ) 特開 平１−158801（ＪＰ，Ａ)
Claims (7)
- 【請求項１】導電体上に絶縁膜を介して配線を形成する
半導体装置の配線構造であって、 導電層と、 前記導電層の上に形成された下層絶縁膜と、 前記下層絶縁膜の上に形成され、Ｔ型形状の断面を有す
る配線層と、 前記配線層を覆うように形成された上層絶縁膜とを備
え、 前記下層絶縁膜は、前記Ｔ型断面形状の配線層の下層部
下端で接し、前記上層絶縁膜は前記下層絶縁膜上に形成
される、半導体装置の配線構造。 - 【請求項２】前記配線層は、信号線を構成する、特許請
求の範囲第１項に記載の半導体装置の配線構造。 - 【請求項３】前記信号線は、ビット線である、特許請求
の範囲第２項に記載の半導体装置の配線構造。 - 【請求項４】前記信号線は、ワード線である、特許請求
の範囲第２項に記載の半導体装置の配線構造。 - 【請求項５】前記配線層は、少なくともアルミニウム
（Al）を含む、特許請求の範囲第１項から第４項までの
いずれかに記載の半導体装置の配線構造。 - 【請求項６】前記配線層は、多結晶シリコン、高融点金
属および高融点金属シリサイドよりなる群から選択され
る１種の材料を含む、特許請求の範囲第１項から第４項
までのいずれかに記載の半導体装置の配線構造。 - 【請求項７】前記配線層は、多結晶シリコンと高融点金
属または高融点金属シリサイドとの２層構造を有する、
特許請求の範囲第１項から第４項までのいずれかに記載
の半導体装置の配線構造。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055904A JP2584986B2 (ja) | 1987-03-10 | 1987-03-10 | 半導体装置の配線構造 |
| US07/143,400 US4905068A (en) | 1987-03-10 | 1988-01-13 | Semiconductor device having interconnection layers of T-shape cross section |
| DE3802066A DE3802066A1 (de) | 1987-03-10 | 1988-01-25 | Halbleitereinrichtung mit gegenseitigen verbindungsschichten von t-foermigem querschnitt |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055904A JP2584986B2 (ja) | 1987-03-10 | 1987-03-10 | 半導体装置の配線構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63221642A JPS63221642A (ja) | 1988-09-14 |
| JP2584986B2 true JP2584986B2 (ja) | 1997-02-26 |
Family
ID=13012102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62055904A Expired - Lifetime JP2584986B2 (ja) | 1987-03-10 | 1987-03-10 | 半導体装置の配線構造 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4905068A (ja) |
| JP (1) | JP2584986B2 (ja) |
| DE (1) | DE3802066A1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5196233A (en) * | 1989-01-18 | 1993-03-23 | Sgs-Thomson Microelectronics, Inc. | Method for fabricating semiconductor circuits |
| US5216280A (en) * | 1989-12-02 | 1993-06-01 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having pads at periphery of semiconductor chip |
| US5077595A (en) * | 1990-01-25 | 1991-12-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JPH05152293A (ja) * | 1991-04-30 | 1993-06-18 | Sgs Thomson Microelectron Inc | 段差付き壁相互接続体及びゲートの製造方法 |
| US5504375A (en) * | 1992-03-02 | 1996-04-02 | International Business Machines Corporation | Asymmetric studs and connecting lines to minimize stress |
| US5486493A (en) * | 1994-02-25 | 1996-01-23 | Jeng; Shin-Puu | Planarized multi-level interconnect scheme with embedded low-dielectric constant insulators |
| US5670815A (en) * | 1994-07-05 | 1997-09-23 | Motorola, Inc. | Layout for noise reduction on a reference voltage |
| US5691566A (en) * | 1996-03-25 | 1997-11-25 | Hughes Electronics | Tapered three-wire line vertical connections |
| US5854515A (en) * | 1996-07-23 | 1998-12-29 | Advanced Micro Devices, Inc. | Integrated circuit having conductors of enhanced cross-sectional area |
| US5847462A (en) * | 1996-11-14 | 1998-12-08 | Advanced Micro Devices, Inc. | Integrated circuit having conductors of enhanced cross-sectional area with etch stop barrier layer |
| JPH1174480A (ja) * | 1997-08-29 | 1999-03-16 | Oki Electric Ind Co Ltd | 半導体メモリ及びその製造方法 |
| EP0978875A1 (en) * | 1998-08-07 | 2000-02-09 | STMicroelectronics S.r.l. | Integrated circuit comprising conductive lines with "negative" profile and related method of fabrication |
| KR100338775B1 (ko) * | 2000-06-20 | 2002-05-31 | 윤종용 | Ｄｒａｍ을 포함하는 반도체 소자의 콘택 구조체 및 그형성방법 |
| US7227768B2 (en) * | 2005-07-01 | 2007-06-05 | Spansion Llc | Power interconnect structure for balanced bitline capacitance in a memory array |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4488166A (en) * | 1980-12-09 | 1984-12-11 | Fairchild Camera & Instrument Corp. | Multilayer metal silicide interconnections for integrated circuits |
| FR2507979B1 (fr) * | 1981-06-17 | 1986-07-11 | Manutis | Dispositif elevateur d'une plate-forme monte sur un vehicule automobile |
| JPS58100434A (ja) * | 1981-12-10 | 1983-06-15 | Matsushita Electronics Corp | リフトオフ用スペ−サ−の形成方法 |
| US4617193A (en) * | 1983-06-16 | 1986-10-14 | Digital Equipment Corporation | Planar interconnect for integrated circuits |
| JPS60780A (ja) * | 1983-06-17 | 1985-01-05 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPS60206164A (ja) * | 1984-03-30 | 1985-10-17 | Toshiba Corp | 半導体メモリ装置 |
| JPS60229374A (ja) * | 1984-04-27 | 1985-11-14 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH0628290B2 (ja) * | 1985-10-09 | 1994-04-13 | 三菱電機株式会社 | 回路用ヒューズを備えた半導体装置 |
| JPS6290950A (ja) * | 1985-10-16 | 1987-04-25 | Mitsubishi Electric Corp | 半導体装置 |
-
1987
- 1987-03-10 JP JP62055904A patent/JP2584986B2/ja not_active Expired - Lifetime
-
1988
- 1988-01-13 US US07/143,400 patent/US4905068A/en not_active Expired - Lifetime
- 1988-01-25 DE DE3802066A patent/DE3802066A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| US4905068A (en) | 1990-02-27 |
| DE3802066C2 (ja) | 1992-07-23 |
| DE3802066A1 (de) | 1988-09-22 |
| JPS63221642A (ja) | 1988-09-14 |
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