JPS60250665A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS60250665A JPS60250665A JP59106838A JP10683884A JPS60250665A JP S60250665 A JPS60250665 A JP S60250665A JP 59106838 A JP59106838 A JP 59106838A JP 10683884 A JP10683884 A JP 10683884A JP S60250665 A JPS60250665 A JP S60250665A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、半導体記憶装置に関するものであって、特
に、ダイナミック型動作のメモリ素子の容量増加をもた
らす基本回路の構造の改良に関するものである。
に、ダイナミック型動作のメモリ素子の容量増加をもた
らす基本回路の構造の改良に関するものである。
［従来技術］
第１Ａ図は従来のダイナミック型動作のメモリ素子の配
列パターン図である。
列パターン図である。
第１Ｂ図は第１Ａ図の１点鎖線Ｉ−Ｉ線において切断し
た断面図である。
た断面図である。
以下、第１Ａ図および第１Ｂ図を参照して構成について
説明する。図において、ｐ型シリコン基板２１に信＠線
となる高濃度にｎ型にドープされたｎ＋拡散１２４が形
成される。このｐ型基板２１の表面は、厚い酸化膜２３
で分離された薄い酸化膜２２で覆われている。その後、
キャパシタ電極となる第１ポリシリコン層２５およびト
ランジスタのゲートとなる第２ポリシリコン層２６が形
成される。この第２ポリシリコン層２６はアルミニウム
配線２８とコンタクトホール２９を通して電気的に接続
される。
説明する。図において、ｐ型シリコン基板２１に信＠線
となる高濃度にｎ型にドープされたｎ＋拡散１２４が形
成される。このｐ型基板２１の表面は、厚い酸化膜２３
で分離された薄い酸化膜２２で覆われている。その後、
キャパシタ電極となる第１ポリシリコン層２５およびト
ランジスタのゲートとなる第２ポリシリコン層２６が形
成される。この第２ポリシリコン層２６はアルミニウム
配線２８とコンタクトホール２９を通して電気的に接続
される。
第２図は、第１Ａ図および第１Ｂ図に示された構造を持
つメモリ素子の等価回路図である。第２図と第１Ａ図ま
たは第１Ｂ図との対応について以下に説明する。トラン
ジスタ３０のゲートは第２ポリシリコン２６で形成され
ており、ドレイン拡散領域は信号線２４と共有されてい
る。また、キャパシタ３５は、第１のポリシリコン２５
と、この第１のポリシリコン２５を適当な電位に保つこ
とによりｐ型シリコン基板２１中に形成される反転層と
を両電極とし、この反転層と第１ポリシリコン２５との
間に存在する薄い酸化１１２２を誘電体として形成され
る。このとき、前記反転層はトランジスタ３０のソース
の機能をも併せ持っている。
つメモリ素子の等価回路図である。第２図と第１Ａ図ま
たは第１Ｂ図との対応について以下に説明する。トラン
ジスタ３０のゲートは第２ポリシリコン２６で形成され
ており、ドレイン拡散領域は信号線２４と共有されてい
る。また、キャパシタ３５は、第１のポリシリコン２５
と、この第１のポリシリコン２５を適当な電位に保つこ
とによりｐ型シリコン基板２１中に形成される反転層と
を両電極とし、この反転層と第１ポリシリコン２５との
間に存在する薄い酸化１１２２を誘電体として形成され
る。このとき、前記反転層はトランジスタ３０のソース
の機能をも併せ持っている。
以下、第１Ａ図および第１Ｂ図ならびに第２図を参照し
て動作原理について説明する。トランジスタ３０のゲー
ト２６にこのトランジスタ３０のしきい値電圧以上の電
位が与えられると、このトランジスタ３０は導通状態と
なる。このと貴、信号１１ｍ１２４が成る電位に保持さ
れると、信号線２４はトランジスタ３０のドレインでも
あるから、信号線２４よりトランジスタ３０を通してキ
ャパシタ３５が充電される。このキャパシタ３５が充電
された状態でトランジスタ３０を遮断状態にするとキャ
パシタ３５は充電された状態のまま保持される。以上が
いわゆる書込みの動作である。
て動作原理について説明する。トランジスタ３０のゲー
ト２６にこのトランジスタ３０のしきい値電圧以上の電
位が与えられると、このトランジスタ３０は導通状態と
なる。このと貴、信号１１ｍ１２４が成る電位に保持さ
れると、信号線２４はトランジスタ３０のドレインでも
あるから、信号線２４よりトランジスタ３０を通してキ
ャパシタ３５が充電される。このキャパシタ３５が充電
された状態でトランジスタ３０を遮断状態にするとキャ
パシタ３５は充電された状態のまま保持される。以上が
いわゆる書込みの動作である。
次に、信号線２４の電位をＯにして、トランジスタ３０
を導通状態にすると、キャパシタ３５から信号線２４へ
放電され、信号線２４が充電され適当な電位となる。こ
の電位を検出することによりこの素子が成る状態、たと
えば１”の状態を記憶していたことを判別される。また
、キャパシタ３５が充電されていない場合に上述の検出
動作を行なうと、信号線２４は電位Ｏのままであるから
、“０″の状態をこの素子が記憶していたことが判別さ
れる。
を導通状態にすると、キャパシタ３５から信号線２４へ
放電され、信号線２４が充電され適当な電位となる。こ
の電位を検出することによりこの素子が成る状態、たと
えば１”の状態を記憶していたことを判別される。また
、キャパシタ３５が充電されていない場合に上述の検出
動作を行なうと、信号線２４は電位Ｏのままであるから
、“０″の状態をこの素子が記憶していたことが判別さ
れる。
従来の記憶装置は、第１Ａ図および第１Ｂ図に示される
ような構成を持っており、その単純な構造および構成ゆ
えにシリコン大規模集積回路（ＬＳＩ）の中心的存在で
あるダイナミック型メモリの基本素子として広く使用さ
れている。しかし、前記メモリ素子の微細化が進むにつ
れて、キャパシタにおける電荷蓄積容量が検出回路の限
界を下回るようになり、Ｌｌｌのチップサイズをそのま
まにして素子の微細化すなわち大規模集積化を進めるこ
とが困難になることは明らかである。
ような構成を持っており、その単純な構造および構成ゆ
えにシリコン大規模集積回路（ＬＳＩ）の中心的存在で
あるダイナミック型メモリの基本素子として広く使用さ
れている。しかし、前記メモリ素子の微細化が進むにつ
れて、キャパシタにおける電荷蓄積容量が検出回路の限
界を下回るようになり、Ｌｌｌのチップサイズをそのま
まにして素子の微細化すなわち大規模集積化を進めるこ
とが困難になることは明らかである。
［発明の概要］
この発明は、前述のような従来の装置の持つ欠点を除去
するためになされたものであって、キャパシタが装置の
高集積化に耐えられる容量を持った半導体記憶装置を提
供することを目的としている。
するためになされたものであって、キャパシタが装置の
高集積化に耐えられる容量を持った半導体記憶装置を提
供することを目的としている。
この発明は、要約すれば、キャパシタ部分のみを基板シ
リコン上に形成し、このキャパシタの上層に厚い絶縁物
層を介してトランジスタ、信号線を設け、さらに前記キ
ャパシタと前記トランジスタのドレイン部とを前記絶縁
物層の一部を貫通する導電体により電気的に接続させた
構造を持ち、キャパシタの電荷蓄積容量の増大化を図っ
たダイナミック型メモリ素子からなる半導体記憶装置で
ある。
リコン上に形成し、このキャパシタの上層に厚い絶縁物
層を介してトランジスタ、信号線を設け、さらに前記キ
ャパシタと前記トランジスタのドレイン部とを前記絶縁
物層の一部を貫通する導電体により電気的に接続させた
構造を持ち、キャパシタの電荷蓄積容量の増大化を図っ
たダイナミック型メモリ素子からなる半導体記憶装置で
ある。
この発明の目的および他の目的と特徴は、図面を参照し
て行なう以下の詳細な説明から一層明らかとなろう。
て行なう以下の詳細な説明から一層明らかとなろう。
［発明の実施例］
第３Ａ図はこの発明の一寅施、例である半導体記憶＠置
のパターン図である。
のパターン図である。
第３Ｂ図は第３Ａ図の■−■線における断面図であり、
前記記憶装置の構成を示す図である。
前記記憶装置の構成を示す図である。
以下、第３Ａ図および第３Ｂ図を参照して前記記憶装置
の構成および動作について説明する。シリコン基板１上
に厚い酸化膜３で電気的に分離された薄い絶縁酸化膜２
およびキャパシタ電極用導電層たとえばポリシリコン層
４がこの順に形成されている。この導電層４は、多結晶
半導体、高融点金属、高融点金属シリサイド、またはそ
れらの組合わせのいずれかにより形成されておればよく
、ポリシリコンに限定されない。この基板１と薄い酸化
Ｍ２とポリシリコン層４によりキャパシタが形成される
。このポリシリコン層４上には厚い絶縁物層５が形成さ
れ、この絶縁物１Ｉ１５上には、ポリシリコンを再結晶
化することにより得られた単結晶シリコンからなるＭＯ
Ｓトランジスタ７が設けられる。このトランジスタ７の
ドレイン領域と前記ポリシリコン層４とは、厚いＷＡ緑
物層５を貫通するコンタクトホールに充填された高融点
金属シリサイド６により電気的に接続されている。また
、トランジスタ７のソース領域へ信号を与えるピットＩ
ＩｊＡ８と、トランジスタ７のゲート電［ｉ９へ信号を
与えるＡＡワード轢１０とが形成される。
の構成および動作について説明する。シリコン基板１上
に厚い酸化膜３で電気的に分離された薄い絶縁酸化膜２
およびキャパシタ電極用導電層たとえばポリシリコン層
４がこの順に形成されている。この導電層４は、多結晶
半導体、高融点金属、高融点金属シリサイド、またはそ
れらの組合わせのいずれかにより形成されておればよく
、ポリシリコンに限定されない。この基板１と薄い酸化
Ｍ２とポリシリコン層４によりキャパシタが形成される
。このポリシリコン層４上には厚い絶縁物層５が形成さ
れ、この絶縁物１Ｉ１５上には、ポリシリコンを再結晶
化することにより得られた単結晶シリコンからなるＭＯ
Ｓトランジスタ７が設けられる。このトランジスタ７の
ドレイン領域と前記ポリシリコン層４とは、厚いＷＡ緑
物層５を貫通するコンタクトホールに充填された高融点
金属シリサイド６により電気的に接続されている。また
、トランジスタ７のソース領域へ信号を与えるピットＩ
ＩｊＡ８と、トランジスタ７のゲート電［ｉ９へ信号を
与えるＡＡワード轢１０とが形成される。
ゲート電極９とＡｆＬワード線１０とはスルーホールを
通して電気的に接続される。ピットｌ）８とＡＬワード
線１０とは絶縁物層３３．３４により電気的に絶縁され
ており、同様、ピット線８とゲート電１１９も絶縁物Ｉ
Ｉ！３３．３４により電気的に絶縁されている。以上の
構成を持つ記憶装置は、第３Ａ図に示されるごとく整然
と並べられ、集積化される。
通して電気的に接続される。ピットｌ）８とＡＬワード
線１０とは絶縁物層３３．３４により電気的に絶縁され
ており、同様、ピット線８とゲート電１１９も絶縁物Ｉ
Ｉ！３３．３４により電気的に絶縁されている。以上の
構成を持つ記憶装置は、第３Ａ図に示されるごとく整然
と並べられ、集積化される。
次に動作について説明する。今、ピット線８より信号た
とえば１″が与えられ、Ａｉワード線１０よりゲート電
極９に一定の電位が印加されるとトランジスタ７はオン
状態となり、ピット１８からトランジスタ７のソース領
域、ドレイン領域。
とえば１″が与えられ、Ａｉワード線１０よりゲート電
極９に一定の電位が印加されるとトランジスタ７はオン
状態となり、ピット１８からトランジスタ７のソース領
域、ドレイン領域。
高融点シリサイド６を順次経て、キャパシタに電荷が蓄
積される。このとき、この記憶＠蹟は、＋１１ ＩＩを
書込まれたことになり、従来のこの種の記憶装置と同じ
動作機能を持っている。また、読出しの場合も従来と全
く同じであり、ピット線８の電位を０にして、トランジ
スタ７をオンにすれば、キャパシタに蓄積された電荷が
上述の書込みの場合と逆の経路をたどってピット線８に
移動し、ピット４１ｉ８が成る電位になる。この電位を
検出することにより、この記憶装置は“１″の状態を記
憶していたことがわかる。今、“１″の状態について述
べたが、０”の状態の場合も従来と全く同じである。
積される。このとき、この記憶＠蹟は、＋１１ ＩＩを
書込まれたことになり、従来のこの種の記憶装置と同じ
動作機能を持っている。また、読出しの場合も従来と全
く同じであり、ピット線８の電位を０にして、トランジ
スタ７をオンにすれば、キャパシタに蓄積された電荷が
上述の書込みの場合と逆の経路をたどってピット線８に
移動し、ピット４１ｉ８が成る電位になる。この電位を
検出することにより、この記憶装置は“１″の状態を記
憶していたことがわかる。今、“１″の状態について述
べたが、０”の状態の場合も従来と全く同じである。
第４Ａ図は、この発明の他の実施例における記憶＠胃の
パターン図である。
パターン図である。
第４Ｂ図は、第４Ａ図の■−■線における断面図である
。第４Ｂ図において、前記発明の一実施例の構造におけ
る厚い絶縁物層５中に、ポリシリコン層４と接して薄い
絶縁物層３１が、さらにこの絶縁物層３１の上に導電層
３２が形成されている。基板１と導電層３２を適当な電
位に保つことにより、薄い絶縁物層３１を誘電体とする
キャパシタが新しく付は加えられることになる。
。第４Ｂ図において、前記発明の一実施例の構造におけ
る厚い絶縁物層５中に、ポリシリコン層４と接して薄い
絶縁物層３１が、さらにこの絶縁物層３１の上に導電層
３２が形成されている。基板１と導電層３２を適当な電
位に保つことにより、薄い絶縁物層３１を誘電体とする
キャパシタが新しく付は加えられることになる。
第５図は、前記他の実施例における記憶装置の等価回路
図である。第５図、に見られるごとく、前記他の実施例
における記憶装置の電荷蓄積容量は、前記発明の一実施
例における記憶装置のそれのほぼ２倍に増加している。
図である。第５図、に見られるごとく、前記他の実施例
における記憶装置の電荷蓄積容量は、前記発明の一実施
例における記憶装置のそれのほぼ２倍に増加している。
上記２＊施例に示される構成においては、厚い絶縁物層
３による分離領域を除いて、基板１上のほぼすべての領
域が記憶装置のキャパシタとして利用が可能である。ま
た、簡単な構造を形成した後、厚い絶縁物層５によって
全面が覆われるので高い歩留りが期待できる。
３による分離領域を除いて、基板１上のほぼすべての領
域が記憶装置のキャパシタとして利用が可能である。ま
た、簡単な構造を形成した後、厚い絶縁物層５によって
全面が覆われるので高い歩留りが期待できる。
なお、上記２実施例とも、トランジスタ７とキャパシタ
電極４との接続はトランジスタ７のドレイン領域下部よ
り直接行なっているが、コンタクトホールの位置をずら
せる等の別の接続方法をとっても基本的な構造に変化の
ない゛ことは言うまでもない。また、基板１やトランジ
スタ７にシリコンを用いているが、別にシリコンに限ら
ないことはいうまでもないし、トランジスタ７もＭＯＳ
型に限定されないことも同様である。
電極４との接続はトランジスタ７のドレイン領域下部よ
り直接行なっているが、コンタクトホールの位置をずら
せる等の別の接続方法をとっても基本的な構造に変化の
ない゛ことは言うまでもない。また、基板１やトランジ
スタ７にシリコンを用いているが、別にシリコンに限ら
ないことはいうまでもないし、トランジスタ７もＭＯＳ
型に限定されないことも同様である。
［発明の効果］
以上のように、この発明によれば、第１の半導体基板上
にメモリキャパシタを形成し、さらに、このキャパシタ
の上部に厚い絶縁物層を介して第２の半導体層を設けて
スイッチング用トランジスタとしたことにより、キャパ
シタ部分の面積を大きくとることができ、記憶装置の微
細化に伴う電荷蓄積容量の低下を防止し、精度の高い記
憶装置が得られる。
にメモリキャパシタを形成し、さらに、このキャパシタ
の上部に厚い絶縁物層を介して第２の半導体層を設けて
スイッチング用トランジスタとしたことにより、キャパ
シタ部分の面積を大きくとることができ、記憶装置の微
細化に伴う電荷蓄積容量の低下を防止し、精度の高い記
憶装置が得られる。
第１Ａ図は従来のダイナミック型メモリのパターン図で
ある。第１Ｂ図は第１Ａ図のＩ−Ｉ翰における断面図で
ある。第２図は第１Ｂ図に示されるメモリセル等価回路
図である。第３Ａ図は発明の一実施例によるメモリセル
のパターン図である。 第３Ｂ図は第３Ａ図のＩ［−ＩＩ線における断面図であ
る。第４Ａ図は発明の他の実施例におけるパターン図で
ある。第４Ｂ図は第４Ａ図の■−■線における断面図で
ある。第５図は第４Ｂ図に示されるメモリセルの等価回
路図である。 図において、１は半導体基板、２は薄い酸化膜、３は分
離用フィールド酸化膜、４は第１の導層Ｌ５は厚い絶縁
層、６はコンタクトホールを埋めた高融点金属シリサイ
ド、７は第２の半導体で形成されたトランジスタ、８は
ビット線、９はトランジスタ７のゲート電極、１０はワ
ード線、２２は薄い酸化膜、２４は信号線、２５は第１
のポリシリコン、２６は第２のポリシリコン、３１は薄
い絶縁層Ｌ３２は導電層。 なお、図中、同一の符号は同一または相当部を示す。 代 理 人 大 岩 増 雄 第１Ａ図 ン 〕 萬ＩＢ図 ′−２Ｉ 萬４Ａ図 第４８図 萬Ｓ図
ある。第１Ｂ図は第１Ａ図のＩ−Ｉ翰における断面図で
ある。第２図は第１Ｂ図に示されるメモリセル等価回路
図である。第３Ａ図は発明の一実施例によるメモリセル
のパターン図である。 第３Ｂ図は第３Ａ図のＩ［−ＩＩ線における断面図であ
る。第４Ａ図は発明の他の実施例におけるパターン図で
ある。第４Ｂ図は第４Ａ図の■−■線における断面図で
ある。第５図は第４Ｂ図に示されるメモリセルの等価回
路図である。 図において、１は半導体基板、２は薄い酸化膜、３は分
離用フィールド酸化膜、４は第１の導層Ｌ５は厚い絶縁
層、６はコンタクトホールを埋めた高融点金属シリサイ
ド、７は第２の半導体で形成されたトランジスタ、８は
ビット線、９はトランジスタ７のゲート電極、１０はワ
ード線、２２は薄い酸化膜、２４は信号線、２５は第１
のポリシリコン、２６は第２のポリシリコン、３１は薄
い絶縁層Ｌ３２は導電層。 なお、図中、同一の符号は同一または相当部を示す。 代 理 人 大 岩 増 雄 第１Ａ図 ン 〕 萬ＩＢ図 ′−２Ｉ 萬４Ａ図 第４８図 萬Ｓ図
Claims (7)
- （１） 複数個の半導体艷憶基本素子からなる半導体記
憶装置であって、 前記基本素子の各々は、 主面を有する半導体基板と、 前記半導体基板の前記主面上に形成される比較的薄い第
１の絶縁物層と、 前記第１の絶縁物層上に形成される比較的薄い第１の導
電層と、 前記第１の導電層上に形成される比較的厚い第２の絶縁
物層と、 前記第２の絶縁物層上に形成される第１および第２の導
通領域を有する半導体装置とから構成され、 前記ｊｌｉ２の導通領域は前記第１の導電層と電気的に
接続される構造を有する、半導体記憶装置。 - （２） 前記第１の導電層と前記第１の絶縁物層の間で
あって、前記第１の導電層上に形成される比較的薄い第
３の絶縁物層と、前記第３の絶縁物層上に形成される第
２の導電層とを備える、特許請求の範囲第１項記載の半
導体記憶＠胃。 - （３） 前記第１および第２の導通領域を有する半導体
装置の前記第２の導通領域と前記第１の導電層は前記第
２の絶縁層を貫通する導電材料によって接続される、特
許請求の範囲第１項記載の半導体記憶装置。 - （４） 前記第１および第２の導通領域を有する半導体
装置は、ゲート領域を有する電界効果型トランジスタで
あり、前記基本素子の各々は、前記第１の導通領域に接
続される第３の導電層と、前記電界効果型トランジスタ
の前記ゲート電極に接続される第４の導電層とを備える
、特許請求の範囲第１項記載の半導体記憶装置。 - （５） 前記第１の導電層は多結晶半導体層、高融点金
属層、高融点金属シリサイド層、またはそれらの組合わ
せのいずれかにより形成された、特許請求の範囲第１項
記載の半導体記憶装置。 - （６） 前記半導体基板は単結晶基板である、特許請求
の範囲第１項記載の半導体記憶装置。 - （７） 前記第３の導電層はピット轢であり、前記第４
の導電層はワード線である、特許請求の範囲第４項記載
の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59106838A JPS60250665A (ja) | 1984-05-25 | 1984-05-25 | 半導体記憶装置 |
| KR1019850002831A KR890004461B1 (ko) | 1984-05-25 | 1985-04-26 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59106838A JPS60250665A (ja) | 1984-05-25 | 1984-05-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60250665A true JPS60250665A (ja) | 1985-12-11 |
Family
ID=14443840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59106838A Pending JPS60250665A (ja) | 1984-05-25 | 1984-05-25 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS60250665A (ja) |
| KR (1) | KR890004461B1 (ja) |
Cited By (7)
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- 1984-05-25 JP JP59106838A patent/JPS60250665A/ja active Pending
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1985
- 1985-04-26 KR KR1019850002831A patent/KR890004461B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR890004461B1 (ko) | 1989-11-04 |
| KR850008055A (ko) | 1985-12-11 |
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