JPH01264256A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01264256A JPH01264256A JP63091702A JP9170288A JPH01264256A JP H01264256 A JPH01264256 A JP H01264256A JP 63091702 A JP63091702 A JP 63091702A JP 9170288 A JP9170288 A JP 9170288A JP H01264256 A JPH01264256 A JP H01264256A
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- JP
- Japan
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- electrode
- substrate
- buried
- switching transistor
- polycrystalline
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は−ＭＯ３（金属酸化膜半導体）トランジスタと
ＭＯＳキャパシタより成るメモリセルから形成されてい
るＤＲＡＭ （ダイナミック・ランダムアクセスメモリ
）の半導体装置に関するものである。
ＭＯＳキャパシタより成るメモリセルから形成されてい
るＤＲＡＭ （ダイナミック・ランダムアクセスメモリ
）の半導体装置に関するものである。
従来の技術
ＭＯ８型ＤＲＡＭは超高集積素子として現在各所で精力
的な研究開発が行われている。高集積化のための回路技
術、プロセス技術等の工夫がなされておシ、メモリセル
構造も高集積化に伴い改良されてきている（ Ｈ−Ｓｕ
ｎａｍｉ 、 アイイブ−エムテクニカル ダイジェ
スト（ＩＩＣＤＭ、Ｔｅｃｈ。
的な研究開発が行われている。高集積化のための回路技
術、プロセス技術等の工夫がなされておシ、メモリセル
構造も高集積化に伴い改良されてきている（ Ｈ−Ｓｕ
ｎａｍｉ 、 アイイブ−エムテクニカル ダイジェ
スト（ＩＩＣＤＭ、Ｔｅｃｈ。
Ｄｉｇ、）、Ｐ、Ｐ、 ６９４−６９７ 、１９ａｒｓ
等〕。特に、ごく最近では、従来の二次元的構造に改良
を加えるとともに、Ｓ ＯＩ （５ｉｌｉｃｏｎ Ｏｎ
Ｉｎ５Ｊａｔｏｒ）構造を一部にとり入れて高集積化
を図っている例もある。即ち、第３図に示すように、ｐ
−８ｉ （シリコン）層２１ムとｎ−８ｉ層２１０と
から成る８１基板２１に形成されている溝に５ｉ０２２
２を介して埋め込まれた多結晶Ｓ１の電極２３とｎ −
８ｉ２層２１Ｂにより蓄積キャパシタを形成し、スイッ
チングトランジスタが５ＯＩＳｉ層２５人、２５Ｂに形
成されることにより、高集積化を図る試みがなされてい
る。たとえば２６ムはｎ型、２５Ｂはｐ型チャンネル領
域、２６はゲート絶縁膜、２７はゲート電極である。
等〕。特に、ごく最近では、従来の二次元的構造に改良
を加えるとともに、Ｓ ＯＩ （５ｉｌｉｃｏｎ Ｏｎ
Ｉｎ５Ｊａｔｏｒ）構造を一部にとり入れて高集積化
を図っている例もある。即ち、第３図に示すように、ｐ
−８ｉ （シリコン）層２１ムとｎ−８ｉ層２１０と
から成る８１基板２１に形成されている溝に５ｉ０２２
２を介して埋め込まれた多結晶Ｓ１の電極２３とｎ −
８ｉ２層２１Ｂにより蓄積キャパシタを形成し、スイッ
チングトランジスタが５ＯＩＳｉ層２５人、２５Ｂに形
成されることにより、高集積化を図る試みがなされてい
る。たとえば２６ムはｎ型、２５Ｂはｐ型チャンネル領
域、２６はゲート絶縁膜、２７はゲート電極である。
発明が解決しようとする課題
しかしながら、第３図に示すメモリでは、スイッチング
トランジスタを形成する半導体層は、基板Ｓｉ１の開口
部２１Ｂをシードとし、堆積した多結晶Ｓ１をレーザビ
ーム等のエネルギービームで溶融再結晶化して横方向へ
のラテラルエピタキシーにより形成されるために、再結
晶化の際にシード部が溶融する必要があり、シード部の
大きさや形状に依存して良質の結晶を得る条件が難しく
、また、開口部２１Ｂのｎ領域からの不純物の拡散を小
さくする条件がきわめて困難になってくる。さらに溝に
形成した蓄積キャパシタの形成工程が複雑であることや
高集積化に対する蓄積キャパシタの構造等改善する必要
がある。
トランジスタを形成する半導体層は、基板Ｓｉ１の開口
部２１Ｂをシードとし、堆積した多結晶Ｓ１をレーザビ
ーム等のエネルギービームで溶融再結晶化して横方向へ
のラテラルエピタキシーにより形成されるために、再結
晶化の際にシード部が溶融する必要があり、シード部の
大きさや形状に依存して良質の結晶を得る条件が難しく
、また、開口部２１Ｂのｎ領域からの不純物の拡散を小
さくする条件がきわめて困難になってくる。さらに溝に
形成した蓄積キャパシタの形成工程が複雑であることや
高集積化に対する蓄積キャパシタの構造等改善する必要
がある。
本発明は、蓄積キャパシタとＳＯＩのスイッチングトラ
ンジスタの構造に改良を加えることにより、上記問題点
を解決しようとするものである。
ンジスタの構造に改良を加えることにより、上記問題点
を解決しようとするものである。
課題を解決するための手段
以上の問題に鑑み、本発明の半導体装置は、半導体基板
または導体基板の一生面の所望の位置に薄い絶縁膜によ
り分離されて埋め込まれた多結晶シリコンまたはシリサ
イドから成る電極を一方の電極とし、前記基板を他方の
電極とした蓄積キャパシタが形成され、前記埋め込まれ
た一方の電極と接続されてかつ前記基板と絶縁分離され
て形成されている半導体層につ〈シ込まれているスイッ
チングトランジスタを有し、前記スイッチングトランジ
スタのソースまたはドレインの電極が前記埋め込まれた
一方の電極と接続され、前記他方の電極がビット線に接
続され、前記スイッチングトランジスタのゲート電極が
ワード線に接続されて成るものである。
または導体基板の一生面の所望の位置に薄い絶縁膜によ
り分離されて埋め込まれた多結晶シリコンまたはシリサ
イドから成る電極を一方の電極とし、前記基板を他方の
電極とした蓄積キャパシタが形成され、前記埋め込まれ
た一方の電極と接続されてかつ前記基板と絶縁分離され
て形成されている半導体層につ〈シ込まれているスイッ
チングトランジスタを有し、前記スイッチングトランジ
スタのソースまたはドレインの電極が前記埋め込まれた
一方の電極と接続され、前記他方の電極がビット線に接
続され、前記スイッチングトランジスタのゲート電極が
ワード線に接続されて成るものである。
作用
本発明によれば、蓄積キャパシタ電極の上面の一部が多
結晶Ｓ１島の底面の一部に接触する構造を形成したのち
、レーザビーム等のエネルギービームを走査して照射し
てＳｉ島を再結晶化し、このＳ ＯＩ Ｓｉ島にスイッ
チングトランジスタを形成できる。したがって、レーザ
照射による再結晶化において埋め込み電極がヒートシン
クとなシ、埋め込み電極に接している多結晶Ｓｉ島の一
部を未溶融とする条件でレーザを照射し、この未溶融多
結晶ＳｉをシードとしてＳ１島を再結晶化できるために
、第３図にみられるシード構造の制約すなわちシード部
を少しだけ溶融させ、かつ多結晶Ｓ１を良好に溶融再結
晶化すること、及び下層からの不純物の混入等を防止で
きる。そして、本発明の構造により、蓄積キャパシタの
電極として埋め込み多結晶Ｓ１又はシリサイドを用いる
ことによりキャパシタ容量を十分大きく保ちつつ高集積
化が図られるとともに、スイッチングトランジスタは、
基板とは完全に絶縁分離された良質のＳＯＩ結晶層に形
成されているために浮遊容量も小さく、高性能化が図ら
れる。また基板をシードとする必要もないため基板には
、必ずしもトランジスタ等の能動素子をつくる必要もな
い。したがって基板は良質の単結晶８１基板でなくても
よく、さらに基板からの不純物の混入も皆無にでき、簡
単な製法及び構造で良質のＳＯＩ単結晶が得られること
になる。
結晶Ｓ１島の底面の一部に接触する構造を形成したのち
、レーザビーム等のエネルギービームを走査して照射し
てＳｉ島を再結晶化し、このＳ ＯＩ Ｓｉ島にスイッ
チングトランジスタを形成できる。したがって、レーザ
照射による再結晶化において埋め込み電極がヒートシン
クとなシ、埋め込み電極に接している多結晶Ｓｉ島の一
部を未溶融とする条件でレーザを照射し、この未溶融多
結晶ＳｉをシードとしてＳ１島を再結晶化できるために
、第３図にみられるシード構造の制約すなわちシード部
を少しだけ溶融させ、かつ多結晶Ｓ１を良好に溶融再結
晶化すること、及び下層からの不純物の混入等を防止で
きる。そして、本発明の構造により、蓄積キャパシタの
電極として埋め込み多結晶Ｓ１又はシリサイドを用いる
ことによりキャパシタ容量を十分大きく保ちつつ高集積
化が図られるとともに、スイッチングトランジスタは、
基板とは完全に絶縁分離された良質のＳＯＩ結晶層に形
成されているために浮遊容量も小さく、高性能化が図ら
れる。また基板をシードとする必要もないため基板には
、必ずしもトランジスタ等の能動素子をつくる必要もな
い。したがって基板は良質の単結晶８１基板でなくても
よく、さらに基板からの不純物の混入も皆無にでき、簡
単な製法及び構造で良質のＳＯＩ単結晶が得られること
になる。
実施例
本発明にかかわる半導体装置の一実施例を第１図に従っ
て説明する。第１図は一実施例の概念断面説明図である
。
て説明する。第１図は一実施例の概念断面説明図である
。
たとえば８１基板１に形成されている所望の深さの溝に
多結晶Ｓ１もしくは金属シリサイドよりなる埋め込み層
３が８１０２等の絶縁膜２，２人を介して形成されてい
る。溝１０は所望の大きさのメモリセルの蓄積キャパシ
タ電極となるように形成されている。１１は多結晶Ｓ１
又はシリサイド層で基板１と接続され、電極３と絶縁膜
２２介して分離され、基板１と層１１とで層３が埋め込
まれている。
多結晶Ｓ１もしくは金属シリサイドよりなる埋め込み層
３が８１０２等の絶縁膜２，２人を介して形成されてい
る。溝１０は所望の大きさのメモリセルの蓄積キャパシ
タ電極となるように形成されている。１１は多結晶Ｓ１
又はシリサイド層で基板１と接続され、電極３と絶縁膜
２２介して分離され、基板１と層１１とで層３が埋め込
まれている。
さらに、絶縁膜４により絶縁分離されて５ｏｘｓｉ島６
が形成されている。この５ＯＩＳｉ島６の底面の一部と
埋め込み層３の上面が埋め込みスルーホール電極１２に
より接触しておシ、電気的にも接続している構造となっ
ている。６ム、５Ｂはソース、ドレイン領域５Ｇはチャ
ンネル領域である。
が形成されている。この５ＯＩＳｉ島６の底面の一部と
埋め込み層３の上面が埋め込みスルーホール電極１２に
より接触しておシ、電気的にも接続している構造となっ
ている。６ム、５Ｂはソース、ドレイン領域５Ｇはチャ
ンネル領域である。
６は５ｉ０２ゲート絶縁膜、７はゲート電極、８はワー
ド線、９はビット線である。
ド線、９はビット線である。
第１図の構造から明らかなように、埋め込み電極３のほ
ぼ全周に５ｉ０２２ 、２人が形成され、電極３と基板
１ならびに層１１との間で蓄積容量が形成されるため、
容量の大きいものが得られる。
ぼ全周に５ｉ０２２ 、２人が形成され、電極３と基板
１ならびに層１１との間で蓄積容量が形成されるため、
容量の大きいものが得られる。
すなわち、電極３の下面、上面、側面のほぼ全域が蓄積
容量となるため、寸法の小さい電極３にて大きい容量を
得ることができ、さらに、ＭＯＳ）ランジスタを電極３
上に形成することができ、微細かつ高速なランダムアク
セスメモリ構造を得ることが可能となる。
容量となるため、寸法の小さい電極３にて大きい容量を
得ることができ、さらに、ＭＯＳ）ランジスタを電極３
上に形成することができ、微細かつ高速なランダムアク
セスメモリ構造を得ることが可能となる。
次に、５ＯＩＳｉ島６を形成する方法の一例を第２図に
従って簡単に説明する。
従って簡単に説明する。
製造方法を述べると、Ｓｉ基板１に溝１ｏを選択的に形
成し、溝１ｏの内面に５１０２膜２を形成する。溝１ｏ
内に埋め込み層３を形成し、層３の表面に３１０２膜２
人を形成し、５ｉ０２膜２人ならびに基板１上に多結晶
Ｓ１もしくはシリサイド層１１を形成する。このように
層１１と基板１の構造の中に層３が埋め込まれた状態を
形成することができる。そして層１１上に５ｉ０２４を
形成し、５ｉ０２４゜層１１ 、５ｉ０２２人を選択的
に除去してスルーホール１６を形成し、スルーホール１
６の内面の層１１の表面に５ｉ０２２Ｂを形成し、多結
晶８１等の電極１２を埋め込む。電極１２ならびに５１
ｏ２４上に多結晶Ｓ１をたとえば減圧ｃｖｎ法にて形成
し、多結晶Ｓｉ島１６とする。Ｓ１島１６は電極１２を
介してそ９底面が埋め込み層３の上面と接触し、基板１
および層１１とは絶縁分離されたＳｉ島１６が形成され
る。
成し、溝１ｏの内面に５１０２膜２を形成する。溝１ｏ
内に埋め込み層３を形成し、層３の表面に３１０２膜２
人を形成し、５ｉ０２膜２人ならびに基板１上に多結晶
Ｓ１もしくはシリサイド層１１を形成する。このように
層１１と基板１の構造の中に層３が埋め込まれた状態を
形成することができる。そして層１１上に５ｉ０２４を
形成し、５ｉ０２４゜層１１ 、５ｉ０２２人を選択的
に除去してスルーホール１６を形成し、スルーホール１
６の内面の層１１の表面に５ｉ０２２Ｂを形成し、多結
晶８１等の電極１２を埋め込む。電極１２ならびに５１
ｏ２４上に多結晶Ｓ１をたとえば減圧ｃｖｎ法にて形成
し、多結晶Ｓｉ島１６とする。Ｓ１島１６は電極１２を
介してそ９底面が埋め込み層３の上面と接触し、基板１
および層１１とは絶縁分離されたＳｉ島１６が形成され
る。
次ニ、レーザ又は電子ビーム等のエネルギービームＬを
適幽な条件で多結晶Ｓｉ島１６に照射しながら矢印の方
向に走査することにより多結晶Ｓｉ島１６を溶融固化せ
しめ、再結晶化して再結晶化Ｓｉ島６を形成する。こう
して形成される再結晶化Ｓｉ島６は、第２図の（ｂ）の
平面図に示すように、埋め込み層３上の５ｉ１ｓＢはエ
ネルギービーム照射によっても埋め込み層３を通して基
板１への熱放散が大きいために未溶融となっている。し
たがって、ビーム走査に従って、未溶融５ｉ１５Ｂが核
となって結晶成長が生じ、かつ５ｉ１ｓＢは未溶融のた
めここからの不純物の拡散が生じないため、再結晶化Ｓ
１島の６の溶融結晶化部分１５ムは品質のよい単結晶と
なる。１５Ｇは結晶粒界の多数入ってＡる部分である。
適幽な条件で多結晶Ｓｉ島１６に照射しながら矢印の方
向に走査することにより多結晶Ｓｉ島１６を溶融固化せ
しめ、再結晶化して再結晶化Ｓｉ島６を形成する。こう
して形成される再結晶化Ｓｉ島６は、第２図の（ｂ）の
平面図に示すように、埋め込み層３上の５ｉ１ｓＢはエ
ネルギービーム照射によっても埋め込み層３を通して基
板１への熱放散が大きいために未溶融となっている。し
たがって、ビーム走査に従って、未溶融５ｉ１５Ｂが核
となって結晶成長が生じ、かつ５ｉ１ｓＢは未溶融のた
めここからの不純物の拡散が生じないため、再結晶化Ｓ
１島の６の溶融結晶化部分１５ムは品質のよい単結晶と
なる。１５Ｇは結晶粒界の多数入ってＡる部分である。
さて、再び第１図に戻り、Ｓ ＯＩ Ｓｉ島６の単結晶
となって騎る部分１６人（第２図すに示す部分）にスイ
ッチングトランジスタのゲート領域とソースまたはドレ
イン５ム、５Ｂの接合境界を形成するように、ゲート酸
化膜６．ゲート電極Ｔを有する構造とする。このとき、
スイッチングトランジスタのソースまたはドレインの一
方の領域の一部と前記埋め込み電極３はスルーホール配
線１２を介して結合しておシ、この埋め込み電極３を一
方の電極とし、Ｓｉ基板１を他方の電極とする蓄積キャ
パシタを構成し、ワード線８とビット線９を有したダイ
ナミックメモリセルとする。基板１としては半導体に限
らず金属又は絶縁物上に金属膜で被覆したものを用いて
もよい。
となって騎る部分１６人（第２図すに示す部分）にスイ
ッチングトランジスタのゲート領域とソースまたはドレ
イン５ム、５Ｂの接合境界を形成するように、ゲート酸
化膜６．ゲート電極Ｔを有する構造とする。このとき、
スイッチングトランジスタのソースまたはドレインの一
方の領域の一部と前記埋め込み電極３はスルーホール配
線１２を介して結合しておシ、この埋め込み電極３を一
方の電極とし、Ｓｉ基板１を他方の電極とする蓄積キャ
パシタを構成し、ワード線８とビット線９を有したダイ
ナミックメモリセルとする。基板１としては半導体に限
らず金属又は絶縁物上に金属膜で被覆したものを用いて
もよい。
発明の効果
本発明によれば、基板の蓄積キャパシタ上に、不純物の
不要な混入等のない良好な溶融再結晶化半導体層を形成
することができる。そして、蓄積キャパシタの電極の周
囲の大部分で容量を形成することができ、高性能、高密
度のダイナミックランダムアクセスメモリを提供するこ
とができる。
不要な混入等のない良好な溶融再結晶化半導体層を形成
することができる。そして、蓄積キャパシタの電極の周
囲の大部分で容量を形成することができ、高性能、高密
度のダイナミックランダムアクセスメモリを提供するこ
とができる。
第１図は本発明の一実施例にかかわる半導体メモリ装置
の要部断面図、第２図（＆）、 Ｃｂ）は再結晶化Ｓ
ＯＩ Ｓｉ島形成法の断面および平面図、第３図は従来
の半導体メモリの一例の断面図である。 １・・・・・・８１基板、２．２ム、４・・・・・・５
ｉ０２ 、３・・・・・・埋め込み層、５・・・・・・
再結晶化５ＯＩＳｉ島、７・・・・・・ゲート電極、８
・・・・・・ワード線、９・・・・・・ビット線、１ｏ
・・・・・・溝、１５・・・・・・多結晶Ｓｉ島。 特許出願人 工業技術院長 飯 塚 幸 三ｔ−−Ｓｉ
＆板 ２．、？４．２８．４−５ｉ ０２ ３・−々ＭＩｅＳｉズ１よ金属 ツリサイド埋め込Ｈ層 ５− 再結晶比５ＯｒＳｊ収 シ、５ｇ−ソース・トレイン偕戚 父−チャソネル糟戚 ６−−− ケ − ト 酸 化 膜７ −−
七ト − ト 電 ４４１８−−− ワ −
ド 肩覆 ９−−− ピ ッ ト 廠第１図 Ｅ’Ａ ｌｌ １５Ａ−単結晶部分 １５ｓ−一一未ｊ各社非分 １５ｃｍ−一結晶ａ界のう鮫スっている部分ｗｃ２図 ＩＱ） ｌＯ溝 １５ｃ Ｉｂａ ７５Ａ
の要部断面図、第２図（＆）、 Ｃｂ）は再結晶化Ｓ
ＯＩ Ｓｉ島形成法の断面および平面図、第３図は従来
の半導体メモリの一例の断面図である。 １・・・・・・８１基板、２．２ム、４・・・・・・５
ｉ０２ 、３・・・・・・埋め込み層、５・・・・・・
再結晶化５ＯＩＳｉ島、７・・・・・・ゲート電極、８
・・・・・・ワード線、９・・・・・・ビット線、１ｏ
・・・・・・溝、１５・・・・・・多結晶Ｓｉ島。 特許出願人 工業技術院長 飯 塚 幸 三ｔ−−Ｓｉ
＆板 ２．、？４．２８．４−５ｉ ０２ ３・−々ＭＩｅＳｉズ１よ金属 ツリサイド埋め込Ｈ層 ５− 再結晶比５ＯｒＳｊ収 シ、５ｇ−ソース・トレイン偕戚 父−チャソネル糟戚 ６−−− ケ − ト 酸 化 膜７ −−
七ト − ト 電 ４４１８−−− ワ −
ド 肩覆 ９−−− ピ ッ ト 廠第１図 Ｅ’Ａ ｌｌ １５Ａ−単結晶部分 １５ｓ−一一未ｊ各社非分 １５ｃｍ−一結晶ａ界のう鮫スっている部分ｗｃ２図 ＩＱ） ｌＯ溝 １５ｃ Ｉｂａ ７５Ａ
Claims (1)
- 半導体基板または導体基板の一主面の所望の位置に薄い
絶縁膜により分離されて埋め込まれた多結晶シリコンま
たはシリサイドから成る電極を一方の電極とし、前記基
板を他方の電極とした蓄積キャパシタが形成され、前記
埋め込まれた一方の電極と接続されてかつ前記基板と絶
縁分離されて形成されている半導体層につくり込まれて
いるスイッチングトランジスタを有し、前記スイッチン
グトランジスタのソースまたはドレインの電極が前記埋
め込まれた一方の電極と接続され、前記他方の電極がビ
ット線に接続され、前記スイッチングトランジスタのゲ
ート電極がワード線に接続されて成ることを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63091702A JPH01264256A (ja) | 1988-04-15 | 1988-04-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63091702A JPH01264256A (ja) | 1988-04-15 | 1988-04-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01264256A true JPH01264256A (ja) | 1989-10-20 |
Family
ID=14033852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63091702A Pending JPH01264256A (ja) | 1988-04-15 | 1988-04-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01264256A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100271955B1 (ko) * | 1991-01-21 | 2000-11-15 | 이데이 노부유끼 | 반도체 집적회로장치 |
| US6441436B1 (en) * | 2000-11-29 | 2002-08-27 | United Microelectronics Corp. | SOI device and method of fabrication |
| KR100366468B1 (ko) * | 1993-11-05 | 2003-05-09 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체집적회로장치및그제조방법 |
| CN105895579A (zh) * | 2016-06-08 | 2016-08-24 | 无锡微奥科技有限公司 | 一种基于soi衬底的tsv圆片的加工方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60160646A (ja) * | 1984-02-01 | 1985-08-22 | Hitachi Ltd | Ｓｏｉ形半導体装置の製造方法 |
| JPS60236261A (ja) * | 1984-04-25 | 1985-11-25 | シーメンス、アクチエンゲゼルシヤフト | １トランジスタ・メモリセルとその製造方法 |
| JPS60250665A (ja) * | 1984-05-25 | 1985-12-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS62298156A (ja) * | 1986-06-18 | 1987-12-25 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
-
1988
- 1988-04-15 JP JP63091702A patent/JPH01264256A/ja active Pending
Patent Citations (4)
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