JP3229188B2 - トレンチを含む半導体構造 - Google Patents

トレンチを含む半導体構造

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は概してトレンチ構造
物の１部として形成された半導体集積回路に関し、より
詳細には、半導体トレンチ構造中に完全に収容されてい
る垂直方向に形成されたトランジスタとメモリ・セル、
及びそれらに対する製造方法に関する。
【０００２】
【発明が解決しようとする課題】集積回路産業におい
て、所定の半導体基板中により多くの回路を収容する技
術の探求が続いているが、基板の表面に沿って平面的な
方法で種々の素子を配列させるのみではなく、垂直方向
に素子を配列させることにも多くの考察がなされてい
る。一般的にこれは基板表面から積上げる方法でも、半
導体素材の表面部に形成したトレンチの中に素子を埋込
む方法でも行われている。
【０００３】集積回路「ＩＣ」チップ使用の急激な成長
に伴って、多くのタイプの半導体メモリ素子の開発が行
われてきた。半導体技術の進歩は、メモリ・チップが数
百万のデータ情報ビットを記憶する場所をもてるように
した。メモリ・チップの各世代毎に利用できる記憶場所
数を４倍にし続けているが、集積回路チップの大きさを
所定の範囲内に維持し、生産良品率を高めると共に従来
のパッケージ体系に適応させる必要がある。
【０００４】大きな集積回路メモリ素子で採用されてい
る１つの共通のメモリ・セルは、静的ランダム・アクセ
ス・メモリ（「ＳＲＡＭ」）セルであり、このセル中で
は、ビットは１組の交差結合した反転回路の状態によっ
て表される。大部分のＳＲＡＭは電界効果トランジスタ
（「ＦＥＴ」）技術を使って製造される。適切な電圧を
選ぶことによって、これらの回路をより小さな寸法へ縮
小し、単純に面積を減らすことができる。特に種々の工
程用のマスクのすべての寸法を均一に縮小することがで
き、その結果、回路をウェハー上により小さな面積で作
り込める。集積回路を縮小するに当っての１つの明らか
な限界は、種々のマスクの作成、及び正確な位置合わせ
に用いられるフォトリソグラフィックな技術にある。そ
こで個々のＳＲＡＭ「セル」の大きさを縮小し、ＩＣチ
ップ上でメモリ密度を増加させる他の方法が必要にな
る。
【０００５】当分野では多くの異なったタイプの半導体
トレンチ構造が今までに提案されており、すべてが回路
のパフォーマンスを犠牲にすることなく、ＳＲＡＭ及び
他の回路部品のセル・サイズを縮小させることを目指し
ていた。半導体ウェハー面積を節約するためにこの分野
で採用された１手法は、基板の表面に沿って横方向に形
成するのではなく、トレンチ中に垂直方向にＳＲＡＭセ
ルを構成するトランジスタを形成することである。しか
し現時点までにおいて、単一のトレンチを使って完全な
ＳＲＡＭセルを形成することはなかった。そこで更に別
のトレンチ構造、特に超高密度のＩＣチップの製造を可
能にする、新しい多数の素子内トレンチ構造の必要性が
存在する。
【０００６】
【課題を解決するための手段】簡潔に述べれば、第１の
面では、本発明は半導体トレンチ構造を含む。半導体ト
レンチ構造には基板、基板上に配置された第１の半導体
素子、及び第１の半導体素子に実質的に隣接して配置さ
れた第２の半導体素子が含まれる。更にトレンチは第１
の半導体素子及び第２の半導体素子と交差している。ト
レンチ内には電気的な接続手段が配置され、この接続手
段は第１の半導体素子、及び第２の半導体素子と電気的
に接続され、両者をトレンチ内で電気的に交差結合させ
ている。半導体素子は例えば、電界効果トランジスタ
（「ＦＥＴ」）を含む。
【０００７】１つの拡張として、半導体トレンチ構造が
第３の半導体素子、及び第４の半導体素子を含み、この
場合それぞれの素子はトレンチと交差している。電気的
な接続手段は同軸配線であり、この配線は第１及び第２
の半導体素子と同じように、第３の半導体及び第４の半
導体を電気的に交差結合させる。
【０００８】更に別の拡張では、第１及び第２の半導体
素子がトレンチの第１の側壁面に配置され、一方第３及
び第４の半導体素子はトレンチの第２の側壁面に配置さ
れる。その上、第２の半導体素子は第１の半導体素子の
上に配置され、第４の半導体素子は第３の半導体素子の
上に配置される。
【０００９】もう１つの面では、本発明は半導体トレン
チ構造を形成する方法を含む。この方法には基板を供給
し、基板上に第１の半導体素子を形成し、第１の半導体
素子に実質的に隣接して第２の半導体素子を形成する各
ステップを含む。その後に第１及び第２の半導体素子と
交差させてトレンチを形成する。更にこの方法は、トレ
ンチ内で第１及び第２の半導体素子を電気的に交差結合
させることも含む。
【００１０】１つの拡張として、この方法は第１の半導
体素子と同じ平面上に第３の半導体素子を形成し、第２
の半導体素子と同じ平面上に第４の半導体素子を形成す
ることを含む。この場合の電気的な交差結合は、第３及
び第４の半導体素子を、同じようにトレンチ内で電気的
に交差結合させることによって行われる。
【００１１】更なる拡張として、第１及び第３の半導体
素子の形成ステップが、基板上に第１の絶縁物上のシリ
コン（「ＳＯＩ」）層を形成し、そのシリコン層内に第
１及び第３の半導体素子を形成することを含む。同様に
第２及び第４の半導体素子の形成ステップが、第１のＳ
ＯＩ層上に第２のＳＯＩ層を形成し、第２のＳＯＩ層の
シリコン層中に第２及び第４の半導体素子を形成する。
【００１２】更にもう１つの実施例においては、本発明
は内部にトレンチが配置された半導体構造をもつＳＲＡ
Ｍセルを含み、その構造中でトレンチは半導体構造の上
面に実質的に直角な軸に沿って伸長されている。このＳ
ＲＡＭセルは又、トレンチに沿った第１の軸における半
導体構造中に形成された第１の反転回路、及びトレンチ
に沿った第２の軸における半導体構造中に形成された第
２の反転回路をもつ。更にトレンチ内に電気的な交差結
合の手段が設けられ、それによって第１及び第２の反転
回路が電気的に交差結合されている。こうして電気的に
交差結合された第１及び第２の反転回路がフリップ・フ
ロップを構成する。
【００１３】ＳＲＡＭセルは又、半導体構造中に形成さ
れた入出力トランジスタを含む。入出力トランジスタ
は、ＳＲＡＭセルに対する読み書きを容易にするため
に、電気的交差結合の手段に電気的に接続されている。
拡張として電気的交差結合の手段は、同軸配線をもつ。
更に２つの反転回路のそれぞれは、一組のＦＥＴであっ
てもよい。
【００１４】本発明の５トランジスタのＳＲＡＭセル
は、それに関して特別の利点及び特徴をもつ。例えば、
単一のアクティブなトレンチ構造を用いて、ＳＲＡＭセ
ルの完全な記憶用フリップ・フロップを形成することに
より、基板スペースが大きく節約できる。そして全体の
メモリ密度が増大する。
【００１５】更に本発明によるＳＲＡＭの形成プロセス
は、垂直方向のチャネル長の制御を非常に容易にする。
このような制御は、トレンチのエッチングに先立って、
基板中に不純物添加領域及びチャネルを形成することに
より行われる。このようにして、メモリ・セルのＦＥＴ
素子のチャネル長、及び不純物添加領域は、注入技術に
よって制御される。
【００１６】更に本発明の特徴には、メモリ・セルのＦ
ＥＴ及びＦＥＴから成る反転回路を、アクティブなトレ
ンチ中で電気的に交差結合する同軸配線の使用が含まれ
る。これによりアクティブなトレンチの外での素子の電
気的交差結合は不要となり、本発明に記述されているＳ
ＲＡＭ素子に必要とされる基板面積を更に減らす。
【００１７】したがって本文においては、垂直方向に形
成された高密度の５トランジスタ（例えばＦＥＴ）のＳ
ＲＡＭメモリ・セル、及びその製造方法について記述す
る。このようなメモリ・セルは、半導体メモリ技術分野
における高密度化、及び素子の集積化、相互接続の技術
に更に貢献する。
【００１８】
【発明の実施の形態】本発明に従ってＳＲＡＭセルを形
成する製造方法が、図１〜図２９を参照して以降に詳細
に記述されている。ここに記述されている個々のプロセ
ス・ステップは、半導体製造技術の当業者には明白であ
ると見なされる、標準的なチップ・レベル、又はウェハ
ー・レベルのプロセスによって行われている。
【００１９】図１において、基板１１はＳＲＡＭトレン
チ・セル用の基板となる支持構造を提供している。基板
は、例えばシリコンのような従来の基板材料であればよ
い。この上に第１の絶縁物上のシリコン（「ＳＯＩ」）
層１３が形成される。特にＳＯＩ層を形成する適切な手
法は、１９８５年１２月にＩＥＤＭ会議で発表された
Ｊ．Ｌａｓｋｙ氏、外による「Ｓｉｌｉｃｏｎ Ｏｎ
Ｉｎｓｕｌａｔｏｒ（ＳＯＩ）ｂｙ Ｂｏｎｄｉｎｇ
ａｎｄ Ｅｔｃｈ−Ｂａｃｋ」の主題の論文に記述され
ている。図示されているように、第１のＳＯＩ層１３
は、絶縁層１５（例えば二酸化ケイ素、ＳｉＯ2を含
む）上に配置されたシリコン層１７を含み、第１のＳＯ
Ｉ層１３の全体が基板１１上に配置される。
【００２０】次に第１のＳＯＩ層１３上にリフトオフ
（ｌｉｆｔｏｆｆ）マスク２５（図２参照）が置かれ、
第１のＳＯＩ層の１部２６″を覆い、他の部分２６′を
露出させる。露出部２６′のシリコン層１７には粒子の
注入が行われ、ｎチャネルＦＥＴ素子用として、ＳＯＩ
シリコン層１７中の必要な位置に不純物添加領域を形成
する。特にＮ＋ソースの不純物添加領域１９には、例え
ば低エネルギのヒ素粒子が注入される。この粒子注入の
一般的な深さは、第１のＳＯＩ層のシリコン層１７の表
面下およそ０．２５μｍである。この場合、Ｎ＋ドレイ
ンの不純物添加領域２１には例えば別のヒ素粒子が注入
される。この注入は、ソースの不純物添加領域１９より
深くなければならず、例えばシリコン層１７の表面下
０．９５μｍである。その後ホウ素粒子の注入を行い、
Ｐ型の不純物添加領域２３内にＦＥＴチャネル濃縮部を
設ける。最高の濃縮部は例えば、第１のＳＯＩ層１３の
シリコン部分１７の中央部になる。このようにしてｎチ
ャネルＦＥＴ素子用の不純物添加領域が形成される。
【００２１】引き続いて従来のリフトオフ・マスキング
技術を使い、第１のＳＯＩ層１３のシリコン層１７のう
ち、粒子注入された部分２６′を覆い、粒子注入されて
ない部分２６″を露出させるリフトオフ・マスク３３
（図３）を製作する。このとき特にアルミニウム（「Ａ
ｌ」）のようなリフトオフ・マスキング材料を、図２に
示したリフトオフ・マスク２５及び第１のＳＯＩ層１３
の上に付着させてもよい。その後リフトオフ・マスク２
５が取除かれ、以前に粒子注入した部分２６′を覆うＡ
ｌのリフトオフ・マスク３３が残される。
【００２２】次にシリコン層１７の露出させた部分２
６″にｐチャネルの素子を形成するために、もう１つの
不純物添加プロセスが行われる。特にホウ素粒子が例え
ば０．２５μｍの深さに注入され、Ｐ＋ソースの不純物
添加領域２７が形成される。ホウ素粒子は再度例えば
０．９５μｍの深さに注入され、Ｐ＋ドレインの不純物
添加領域２９を形成する。その後ソース領域２７及びド
レイン領域２９のほぼ中間にリン粒子が注入され、不純
物添加領域３１中にＦＥＴチャネル濃縮部を設ける。マ
スク材料はその後に除去され、隣接するｐチャネル・タ
イプＦＥＴ及びｎチャネル・タイプＦＥＴそれぞれの不
純物添加層をもつシリコン層１７が残される。
【００２３】プロセスは続いて、第１のＳＯＩ層１３の
シリコン層１７の中に複数のトレンチを形成する（図
４）。特に図示されているように３つのトレンチを形成
するには、２段階のマスキング及びエッチングのプロセ
スが行われる。Ｐ＋レール・トレンチ３５及びＮ＋レー
ル・トレンチ３７のエッチングをするために、第１のマ
スクの形が定めれれ、表面の不純物添加領域１９′及び
２７′の中に一定の深さでエッチングが行われる。この
深さは例えば０．３μｍである。次に（Ｐ＋レール・ト
レンチ及びＮ＋レール・トレンチに沿って）アクティブ
・トレンチ３９が第２のマスクを使って露出され、エッ
チングが続けられ、Ｐ＋レール・トレンチ３５及びＮ＋
レール・トレンチ３７が、第１のＳＯＩ層１３の絶縁層
１５に達するまでエッチングされる。アクティブ・トレ
ンチ３９は同時に図示されているように、ＳＯＩ絶縁層
１５の上の位置までエッチングされる。更に説明を続け
ると、レール・トレンチ３５及び３７のエッチングは
（第１のマスキング及びエッチングの段階で）先行して
いるので、レール・トレンチはアクティブ・トレンチ３
９よりも先に進んでエッチングされる。そこで、レール
・トレンチのエッチングが絶縁層１５に達したとき止め
られるので、アクティブ・トレンチ３９のエッチングは
絶縁層１５に達する前に止められる。こうしてアクティ
ブ・トレンチ及びレール・トレンチ（Ｐ＋及びＮ＋）が
第１のＳＯＩ層中に位置決めされる。
【００２４】このプロセスでは、引き続いて保護用酸化
物４１が３つのトレンチ中に付着され、トレンチを満た
し、そして平坦化される（図５）。そして選択的なエッ
チングが行われ、３つすべてのトレンチ内のチャネル領
域２３′及び３１′の中心部に達するまで、即ち例えば
ほぼ０．６μｍの深さまで酸化物４１が堀り込まれる
（図６）。これは図示されているように、Ｐ＋レール・
トレンチ３５及びＮ＋レール・トレンチ３７内の酸化物
への堀り込みの深さである。レール・トレンチ（３５及
び３７）はその後マスクがかけられ、アクティブ・トレ
ンチ３９中の酸化物が更に掘り込まれ、不純物添加領域
２１′と２９′との接合部の上にいく分かの酸化物４
１′が残る。その後にマスクが除かれ、トレンチ中の酸
化物スペーサの形成が完了する。
【００２５】次のプロセス・ステップには、アクティブ
・トレンチ３９中でのゲート絶縁体の形成がある。そこ
で３つのトレンチ内の側壁が酸化され、薄いゲート用絶
縁体層４３が形成される（図７）。その後アクティブ・
トレンチ３９にマスクがかけられ、レール・トレンチ３
５及び３７の側壁からは、例えばフッ化水素（「Ｈ
Ｆ」）酸の浸液を使って、ゲート用絶縁体層４３が除去
される。そしてマスクが除去され、アクティブ・トレン
チ３９の内部側壁上にゲート用絶縁体層４３が残る。
【００２６】引き続き多結晶シリコンの充填材料４５、
４７、及び４９（図８）が３つのトレンチ内に付着さ
れ、平坦化される。Ｐ＋レール・トレンチ４５中の多結
晶シリコンの不純物添加に当っては、他のトレンチ中に
付着される多結晶シリコンと違って別にマスキング及び
粒子注入のプロセスが求められると一般には指摘されて
いる。これはトレンチに隣接して配置されたＦＥＴの不
純物添加領域に対して、Ｐ＋レール・トレンチを介して
良好な電気的接触をもたらすためである。いずれにして
も、Ｎ＋レール・トレンチ３７及びアクティブ・トレン
チ３９中にＮ＋の不純物添加を行い、Ｐ＋レール・トレ
ンチ３５中にＰ＋の不純物添加を行うに当り、マスキン
グ及び粒子注入プロセスが採用され、伝導性を促進させ
ている。オプションとしては（多結晶シリコンの代り
に）充填材料としてタングステンを使うこともでき、伝
導性を改善できる。
【００２７】標準のマスキング及びエッチングのプロセ
スを使い、アクティブ・トレンチ３９内の多結晶シリコ
ン４７及びゲート用絶縁体層４３が、表面の不純物添加
領域１９′及び２７′のほぼ中央の位置まで掘り込まれ
る。その後に酸化物スペーサ５１が付着され、平坦化さ
れる（図９）。次に酸化物スペーサ５１上で更にマスキ
ング及びエッチングのプロセスが行われ、アクティブ・
トレンチ３９の側壁に結合された小さなスペーサ５２を
形成する（図１０）。引き続き多結晶シリコン層５３が
付着され、トレンチを充填し平坦化される。その後多結
晶シリコン５３中の伝導性を良くするために、マスクを
使った粒子注入プロセスを行い、Ｎ＋の不純物添加を行
う。オプションとして、既に不純物添加を行った多結晶
シリコンを付着することもできる。
【００２８】次に第１のＳＯＩ層１３の上に第２のＳＯ
Ｉ層５５が形成される（図１１）。第１のＳＯＩ層１３
に関してこれまで上で説明してきたように、領域が不純
物添加され、トレンチがエッチングされる。特にＮ＋ソ
ース領域５９（５９′及び５９″）、及びＮ＋ドレイン
領域６３（６３′及６３″）が、p型不純物添加領域６1
（６1′及び６1″）と一緒に粒子注入される。その上、
Ｐ＋ソース領域６５（６５′及び６５″）及びＰ＋ドレ
イン領域６９（６９′及び６９″）が、ｎ型不純物添加
領域６７（６７′及び６７″）と一緒に粒子注入され
る。ＳＯＩ絶縁層５７が、下側トランジスタの不純物添
加領域から、上部トランジスタの不純物添加領域を分離
させており、トレンチ３５、３７、及び３９が、既に下
に存在するトレンチに位置合わせされて決められ、エッ
チングされる。
【００２９】このプロセスは、次に３つのトレンチ内に
酸化物スペーサ材料７１、７３、及び７５の付着を行い
（図１２）、続いてその掘り込みを行う。そのような掘
り込みは例えば選択的エッチングを使って実行され、上
部ＳＯＩシリコン層５６のチャネル領域６１′及び６
７′の中央部まで行われる。
【００３０】そこで３つのトレンチの側壁上に酸化物ス
ペーサ７１′、７３′、及び７５′を形成する（図１
３）ために、従来の多レベル・レジスト（「ＭＬＲ」）
プロセスを使える。そのようなＭＬＲを採用したプロセ
スについては、１９９２年３月１７日発行の主題「Ｐｒ
ｏｃｅｓｓ Ｆｏｒ Ｐｏｓｉｔｉｏｎｉｎｇ Ａ Ｍ
ａｓｋ Ｗｉｔｈｉｎ Ａ Ｃｏｎｃａｖｅ Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ Ｓｔｒｕｃｔｕｒｅ」の米国特許
第５、０９６、８４９号に記述されている。第１のＳＯ
Ｉ層のシリコン層１７と第２のＳＯＩ層の酸化物層５７
との間のインターフェースにおいて、短いスペーサを提
供するためにアクティブ・トレンチのスペーサ７３′が
形成され、短絡に対する保護の役をする。
【００３１】このプロセスでは引き続いて、３つのトレ
ンチ内に多結晶シリコンの充填物７９、８１、及び８３
（図１４）が付着され、トレンチを満たす。その後この
構造物の表面は平坦化される。Ｎ＋及びＰ＋のレール・
トレンチをマスクしておいて、アクティブ・トレンチ３
９中の多結晶シリコン充填物８１が掘り込まれ（エッチ
ングされ）、ＳＯＩ層５５の不純物添加領域６３′及び
６９′の中央部のレベルまで達する（図１５のスペーサ
８４の底）。その後酸化物スペーサ８４が、例えば付着
又は酸化プロセスを用いて、アクティブ・トレンチ内に
形成される。次にマスクを除去し、ゲート酸化物８７を
成長させ、アクティブ・トレンチを正角に埋める。その
後多結晶シリコン充填物８５がアクティブ・トレンチ内
に付着され、トレンチを満たし、構造物全体が平坦化さ
れる。更にプロセスのこの段階において、アクティブ・
トレンチ３９内の多結晶シリコン充填物８５、及びＮ＋
レール・トレンチ３７中の多結晶シリコン充填物８３に
は、Ｎ型不純物が添加され、その中に伝導性を増加させ
るためのＮ＋不純物添加領域を形成する。
【００３２】次に第２のＳＯＩ層５５の上に、第３のＳ
ＯＩ層９１が形成される（図１６）。第３のＳＯＩ層９
１には、シリコン層９５及び絶縁層９３が含まれる。こ
の特定のケースでは、第３のＳＯＩ層９１のシリコン層
９５は、Ｐタイプの半導体として事前に不純物添加がさ
れている（代替方法としては、不純物添加が付着の後に
行われてもよい）。ここで分離用トレンチ９２がエッチ
ングされる（図１７）。分離用トレンチはレール・トレ
ンチ及びアクティブ・トレンチに対して直角であり、ア
クティブ・トレンチ及びレール・トレンチの側壁に沿っ
て形成されるそれぞれのメモリ・セル間の分離の役をす
る。
【００３３】更に明確に述べれは、メモリ・セル間の分
離が行われると同時に、隣接セル間で連続したＰ＋レー
ル及びＮ＋レールを維持するように、分離用トレンチの
エッチングが行われる。図１８の断面図（図１７に表
示）で示されているように、シリコン層９３はＰ＋レー
ル・トレンチの上部でエッチングされ、しかしトレンチ
内のＰ＋レールを形成する多結晶充填物は、隣接するセ
ル間に元のまま残される。これにより強固なレール、即
ちウェハー上の隣接するメモリ・セル間のバスを形成す
る。Ｎ＋レールも同様に元のまま残される。対象的にア
クティブ・トレンチ、及びこのトレンチに関連するＦＥ
Ｔの不純物添加領域に関しては、エッチングは一番下の
ＳＯＩ層の絶縁層１５の中央まで行われる（図１９、図
２０）。このようにして、ＩＣメモリ・チップの隣接す
るメモリ・セル間で分離が行われる一方で、それらの間
に連続するＰ＋及びＮ＋レールは維持される。
【００３４】一般的な記述事項であるが、エッチング後
に分離トレンチは充填され、平坦化される。分離トレン
チ用の充填材料は、例えば分離トレンチの側壁の熱的酸
化、及びそれに続くトレンチ内の多結晶シリコン充填が
ある。（この場合、分離トレンチにはトレンチをある電
位に固定するための接触点の必要性、及び分離トレンチ
を絶縁物で覆う必要性が生じる。）
【００３５】第３のＳＯＩ層９１の形成後、その上面に
ゲート用絶縁物層９７（図２１）を成長させる。これ
は、この後に入出力トランジスタのゲート酸化物の役を
する。その後に熱分解酸化物の覆い（示されてない）を
もつワード線多結晶シリコン層９９が、ゲート酸化物層
上に付着される。ワード線、及び同様に入出力トランジ
スタのゲートが、この多結晶シリコン層から形成され
る。
【００３６】更に引き続くプロセスの段階で、ワード線
多結晶シリコン層９９がエッチングされ、個々のワード
線が形作られる（図２２）。その後例えば従来の窒化物
付着法、及び反応性イオン・エッチング・プロセスを用
いて窒化物のスペーサ１０１が、多結晶シリコン・ワー
ド線の側壁に形成される。個別的に述べれば、ワード線
９９′はここで示されたメモリ・セル用のワード線の役
をする。このワード線は又、電気的には入出力トランジ
スタのゲートの役をする（この下のゲート酸化物層９７
を想起されたい）。伝導性を増加させるために、シリコ
ン層９９にはＮ＋の不純物（例えばリン）粒子が注入さ
れ、活性化される。
【００３７】本発明のプロセスの継続として、ワード線
をマスクとして使って反応性イオン・エッチング（ＲＩ
Ｅ）を行い、上部ＳＯＩ層９１を貫いてトレンチ３５、
３７、及び３９を形成する（図２３）。その後３つのト
レンチは多結晶シリコン１２１、１２３、及び１２５で
充填され、平坦化され、多結晶シリコン・ワード線９
９′の底まで掘り込まれる（図２４）。
【００３８】更に次のプロセス・ステップとして、図２
５でアクティブ・トレンチ３９及びＮ＋レール・トレン
チ３７にマスクがかけられる。次に例えばホウ素を用い
て、Ｐ＋レール・トレンチ３５の多結晶シリコン１２１
（図２４）上に濃度の薄い、深い位置までのＰ型粒子の
注入が行われる。次に濃くて浅い位置までのＮ型粒子注
入が、多結晶シリコン１２１上に行われ、１２１の上部
１２６にＮ＋不純物添加領域が作られる。Ｎ＋領域は入
出力トランジスタのソースの役割をし、又同様に後工程
で形成される金属ビット線用の接触点の役割もする。
【００３９】次にＩＣチップ上の隣接するメモリ・セル
のアクティブ・トレンチに関して、更に分離ステップが
実行される。
【００４０】入出力トランジスタのソース領域１２６
は、隣接するメモリ・セル間で分離される。しかしなが
ら、エッチングはＰ＋トレンチ３５中の上部の多結晶シ
リコン充填物１２１のＮ＋領域１２６を貫く位置までだ
け行われる。多結晶シリコン充填材料１２１の残留物
は、メモリ・セル間の共通「バス」接続のＰ＋レール７
９の一部（図２８のＰ＋レール・バス１２１′を参照）
となり、入出力素子の基板４０１へのバイアス電圧を供
給する。隣接するメモリ・セル間に連続する「バス」接
続８３を形成しているＮ＋レール・トレンチ３７中に分
離エッチングが必要である。しかし上部のＮ＋レール充
填材料１２５が隣接するチップのＮ＋レール間の「バ
ス」接続を提供するためには、Ｎ＋レール・トレンチ３
７中で分離エッチングは行われない（図２８のＮ＋レー
ル・バス１２５を参照）。このようにしてＩＣチップ中
の隣接するメモリ・セル間には、適切な分離とバス接続
が行われる。
【００４１】引き続くプロセス・ステップではマスクが
使われ、Ｎ＋トレンチ３７、Ｐ＋レール・トレンチ３
５、及びアクティブ・トレンチ３９の一部を保護し、露
出されたアクティブ・トレンチ上に穴３９′を残す（図
２６）。次にアクティブ・トレンチの多結晶シリコン充
填材料及びトレンチ内のすべての構造物を貫き、アクテ
ィブ・トレンチの底に至るまでＲＩＥが行われ、１つの
チャネルを形成する。その後、アクティブ・トレンチ３
９内のチャネルの側壁上に酸化物スペーサ１０５が形成
され、前記で説明したＭＬＲ技術を使って掘り込みがさ
れる（図２７）。アクティブ・トレンチ内のチャネルは
多結晶シリコン１０３で充填され、平坦化され、ワード
線のレベルの下まで掘り込まれる。その後アクティブ・
トレンチ内に、中心導体及び外側導体をもつ同軸配線が
形成される。特にスペーサ１０５が同軸配線の中心導体
と外側導体とを分離させている。
【００４２】続いてＮ＋レール・トレンチ及びＰ＋レー
ル・トレンチがマスクされ、アクティブ・トレンチの上
部に粒子注入がされ（例えばヒ素を使用）、Ｎ＋不純物
添加領域１２８が形成される。こうしてＮ＋不純物添加
をしたソース領域１２６、Ｎ＋不純物添加したドレイン
の中心導体領域１２８、Ｐ型の不純物添加領域９５′、
及びＮ＋不純物添加のワード線（ゲート）９９′が本発
明のＳＲＡＭセルの入出力トランジスタを形成する。当
分野で通常の技術をもつ当業者には明らかなように、そ
の後Ｎ＋ソース領域１２６に接触するビット線金属を形
成し、ＳＲＡＭセルの製作は完了する。
【００４３】図２８の透視図解は、本文に記述したＳＲ
ＡＭトレンチ構造の種々の構成部品間の、物理的及び電
気的な関係を図示している。特に、メモリ・セルの電気
的に交差結合された反転回路を構成する、４つの「記憶
用」トランジスタ２０９、２１１、２１３及び２１５が
示されている。トランジスタ２１１及び２１５が第１の
反転回路を構成し、一方トランジスタ２０９及び２１３
が第２の反転回路を構成する。図２７には、トランジス
タ２１５内の不純物添加領域が示されている。特にトラ
ンジスタ２１５はソース領域５９′、Ｐ型不純物添加領
域６１′、及びドレイン領域６３′をもっている。図２
７に示される他のトランジスタの不純物添加領域も又図
２８に示されている。
【００４４】Ｐ＋レール２０１は、トランジスタ２１３
及び２１５のソース領域及び本体領域に電気的に接続さ
れている。同様にＮ＋レールは、トランジスタ２０９及
び２１１のソース領域及び本体領域に電気的に接続され
ている。中心導体２０５及び外側導体２０７で構成され
る同軸配線は２つの反転回路を電気的に交差結合する。
特に中心導体２０５は、トランジスタ２０９及び２１３
のドレイン領域（即ち第２の反転回路の出力）に直接に
接続されている。更に中心導体２０５は、トランジスタ
２１１及び２１５の不純物添加領域から最低限の分離が
され、それらのトランジスタのゲート（即ち第１の反転
回路の入力）となっている。
【００４５】図２７に関し、更に特別なこととして、中
心導体２０５がアクティブ・トレンチ３９内の中心の多
結晶シリコン充填物を構成している。この中心導体は、
トランジスタ２１３及び２０９それぞれのドレイン領域
２１′及び２９′に接触している。薄いゲート酸化物８
７が中心導体をトランジスタ２１１及び２１５の不純物
添加領域から分離し、これらのトランジスタのゲートを
形成している。その結果、第２の反転回路からの出力
が、同軸配線の中心導体によって第１の反転回路の入力
に電気的に結合されている。
【００４６】同軸の外側導体２０７は、トランジスタ２
１５及び２１１のドレイン領域６３′及び６９′（即ち
第１の反転回路の出力）に直接に接している。図２７に
示すように、特に外側導体は多結晶シリコン充填物８
１、５３、及び４７から構成されている。更に外側導体
２０７はトランジスタ２０９、及び２１３の不純物添加
領域から最低限の分離がされ、これらのトランジスタの
ゲート（即ち第２の反転回路の入力）を形成している。
特に薄いゲート酸化物４３が、トランジスタ２０９及び
２１３の不純物添加領域から外側導体を分離しており、
それによってゲートを形成している。
【００４７】ＳＲＡＭセルを構成する反転回路の電気的
交差結合は、同様にＳＲＡＭセルのＦＥＴの交差結合と
なることに一般的注意が必要である。特に、ＦＥＴ２０
９の出力（ドレイン）はＦＥＴ２１１の入力（ゲート）
に電気的に結合され、一方でＦＥＴ２１１の出力（ドレ
イン）はＦＥＴ２０９の入力（ゲート）に電気的に結合
されている。このようにしてＦＥＴ（即ち半導体素子）
２０９及び２１１は電気的に交差結合されている。同様
にＦＥＴ２１３及び２１５が電気的に交差結合されてい
る。
【００４８】図２８に示されている入出力トランジスタ
２３１の構造は、図２７を参照して説明される。特にソ
ース領域１２６、本体部９５′、ドレイン領域１２８及
びゲート兼ワード線９９′が図２８に示されており、図
２７の関連した構成要素に対して対応する参照番号をも
っている。更にこの場合、ビット線（図２８）が電気的
にソース領域１２６に接し、ワード線９９′が入出力ト
ランジスタのゲートの役割をしている。図２８では分け
られて表示されているが、入出力トランジスタのドレイ
ン領域１２８は、実際には同軸配線の中心導体Ｎ＋不純
物添加領域１２８の上部から成っている。今まで前記で
説明したように、Ｐ＋レール・バスは多結晶シリコン１
２１′から成り、Ｎ＋レール・バスは多結晶シリコン１
２５から成る。
【００４９】図２９の電気的な図解は、本発明の実施例
としての５トランジスタから成るＳＲＡＭメモリ・セル
の、電気的相互接続を示している。特にこの場合、ＦＥ
Ｔ２１５及び２１１は第１の反転回路を構成し、ＦＥＴ
２０９及び２１３は第２の反転回路を構成している。第
１の反転回路の入力（即ちＦＥＴ２１１及び２１５のゲ
ート）は、入出力トランジスタ２３１のドレインに接続
されている。更に第１の反転回路の入力は、第２の反転
回路の出力（即ちＦＥＴ２０９及び２１３のドレイン）
に交差結合されている。第２の反転回路の入力（即ちＦ
ＥＴ２０９及び２１３のゲート）は、第１の反転回路の
出力（ＦＥＴ２１１及び２１５のドレイン）に交差結合
されている。
【００５０】動作としては、例えば第１の反転回路の入
力がローであれば、第１の反転回路の出力はハイであ
る。それ故第２の反転回路の入力はハイであり、第２の
反転回路の出力はローになる。第２の反転回路の出力
（ロー）が、第１の反転回路の入力（ロー）に供給され
るので、回路は安定している。第１の反転回路の入力に
おいてハイ信号となる逆の論理的関係は、同様に安定し
た結果を生ずる。このようにしてデータ記憶用フリップ
・フロップは、一対の交差結合された反転回路を用いて
構成される。
【００５１】入出力トランジスタ２３１は、２つの重要
な動作上の機能をもつ。第１に、ワード線がハイにされ
たとき、フリップ・フロップ（交差結合された複数の反
転回路から成る）の状態がビット線上に提供される。こ
うしてメモリ読み出しが可能となる。第２に、論理状態
をメモリ・セル（フリップ・フロップ）に書き込む必要
があるときは、ワード線がハイにされ、書き込まれるべ
き論理状態がビット線上に渡される。トランジスタ２３
１は、第２の反転回路の出力を「オーバードライブ」で
きる（即ちトランジスタ２０９及び２１３の出力をオー
バードライブする）ように、適切なサイズをもたせる。
こうして第１の反転回路は第２の反転回路の出力ではな
く、論理レベルがビット線上に渡されていると「仮定す
る」。今まで前記で説明したように、フリップ・フロッ
プは入力信号の状態を「固定」し、安定状態を保持し、
「ビット」を記憶する。
【００５２】図２７において同軸中心導体１０３からＮ
＋レール１２５へのＳＲＡＭセルの寄生的ＦＥＴ漏洩を
除去するために、無関係のワード線１３０を回路の最低
の電位、即ち接地電位に接続する必要がある。代替の方
法としては、無関係のワード線１３０及び関連する側面
のスペーサを、マスクを使いエッチングで除去する。
【００５３】要約すると、本発明の５トランジスタから
成るＳＲＡＭセルは、それに関連して特別な利点と特徴
をもつ。例えば、単一のアクティブ・トレンチ構造に関
連付けて、ＳＲＡＭセルの完全な記憶用フリップ・フロ
ップを形成することにより、基板空間が大きく節約でき
る。そして全体のメモリ密度が増加する。
【００５４】更に本発明によるＳＲＡＭの形成プロセス
は、垂直方向のチャネル長を非常によく管理できるよう
にする。この管理は、トレンチをエッチングする前に、
基板中に不純物添加領域及びチャネルを形成することに
より実現できる。こうしてメモリ・セルのＦＥＴ素子の
チャネル長、及び不純物添加領域の幅が、粒子注入によ
って管理される。
【００５５】本発明の更に別の特徴には、アクティブ・
トレンチ内で同軸配線を用い、メモリ・セルのＦＥＴ同
士、及びＦＥＴによって構成される反転回路同士を電気
的に交差結合することもある。こうしてアクティブ・ト
レンチの外側での素子の電気的交差結合を不要にし、本
文で記述しているＳＲＡＭ素子に必要な基板面積を更に
減少させる。
【００５６】それ故に、垂直に配列された、高密度な５
トランジスタ（例えばＦＥＴ）構成のＳＲＡＭメモリ・
セルについて、その製造方法と一緒に記述した。こうし
たメモリ・セルは、半導体メモリ技術分野で素子の集積
度、相互接続、及び密度の面で更なる貢献をする。
【００５７】本発明を若干の好ましい実施例によって本
文に詳細に説明してきたが、この分野の当業者にとって
は、その中に多くの修正及び変更が可能のはずである。
したがって、前記の特許請求の範囲において、本発明の
本来の思想とその範囲内に入る、そのようなすべての修
正や変更を網羅するように努めた。
【００５８】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００５９】（１） 半導体トレンチ構造であって、
（ａ） 基板と、（ｂ） 前記基板上に配置された第１
の半導体素子と、（ｃ） 前記第１の半導体素子に実質
的に隣接して配置された第２の半導体素子と、（ｄ）
前記第１の半導体素子、及び前記第２の半導体素子に交
差する１つのトレンチと、（ｅ） 前記トレンチ内に配
置され、前記第１の半導体素子及び前記第２の半導体素
子に電気的に接続されて、前記第１の半導体素子と前記
第２の半導体素子とを、前記トレンチ内で電気的に交差
結合する電気的接続のための手段と、を有するトレンチ
構造。 （２） 前記電気的接続のための手段が同軸配線を含
む、（１）に記載の半導体トレンチ構造。 （３） 前記第１の半導体素子及び前記第２の半導体素
子が、前記トレンチの第１の側壁に配置されている、
（２）に記載の半導体トレンチ構造。 （４） 前記トレンチの前記第１の側壁において、前記
第２の半導体素子が前記第１の半導体素子の上に配置さ
れている、（３）に記載の半導体トレンチ構造。 （５） トレンチが交差する第３の半導体素子、及びト
レンチが交差する第４の半導体素子を更に含み、前記第
３の半導体素子及び前記第４の半導体素子が、トレンチ
内で前記同軸配線によって電気的に交差結合されてい
る、（２）に記載の半導体トレンチ構造。 （６） 前記第１の半導体素子及び前記第２の半導体素
子が、前記トレンチの第１の側壁に配置され、更に前記
第３の半導体素子及び前記第４の半導体素子が前記トレ
ンチの第２の側壁に配置されている、（５）に記載の半
導体トレンチ構造。 （７） 前記トレンチの第１の側壁において、前記第２
の半導体素子が前記第１の半導体素子の上に配置され、
更に前記トレンチの第２の側壁において、前記第４の半
導体素子が前記第３の半導体素子の上に配置されてい
る、（６）に記載の半導体トレンチ構造。 （８） 前記第１の半導体素子及び前記第３の半導体素
子のそれぞれが、前記トレンチの底部に配置された出力
領域を有し、更に前記第１の半導体素子の前記出力領域
が、前記第３の半導体素子の前記出力領域に電気的に接
触している、（７）に記載の半導体トレンチ構造。 （９） 前記同軸配線が中心導体を有し、更に前記同軸
配線の前記中心導体が、前記第１の半導体素子の前記出
力領域、及び前記第３の半導体素子の前記出力領域に電
気的に接触している、（８）に記載の半導体トレンチ構
造。 （１０） 前記同軸配線の前記中心導体が、前記第２の
半導体素子の入力領域及び前記第４の半導体素子の入力
領域を更に有し、その結果、両半導体素子を前記トレン
チ内で電気的に交差結合させている、（９）に記載の半
導体トレンチ構造。 （１１） 前記同軸配線が外側導体を有し、前記同軸配
線の前記外側導体が、前記第２の半導体素子の出力、前
記第４の半導体素子の出力、前記第１の半導体素子の入
力、及び前記第３の半導体素子の入力に電気的に接触
し、その結果、トレンチ内で前記半導体素子間を電気的
に交差結合させている、（７）に記載の半導体トレンチ
構造。 （１２） 個々の前記半導体素子が個別の電界効果トラ
ンジスタ（ＦＥＴ）より成る、（１１）に記載の半導体
トレンチ構造。 （１３） 個々の前記ＦＥＴの入力が、個々のＦＥＴを
通じて流れる電流を制御するそれぞれのＦＥＴゲートよ
り成り、個々の前記ＦＥＴの出力が、個々のＦＥＴから
の電流を出力するそれぞれのＦＥＴのドレインより成
る、（１２）に記載の半導体トレンチ構造。 （１４） 前記第１の半導体素子及び前記第３の半導体
素子が第１の反転回路を構成し、前記第２の半導体素子
及び前記第４の半導体素子が第２の反転回路を構成し、
更に前記第１の反転回路及び前記第２の反転回路が、前
記同軸配線により電気的に交差結合されている、（１
３）に記載の半導体トレンチ構造。 （１５） 前記同軸配線が中心導体を有し、前記中心導
体が前記第２の反転回路の入力及び前記第１の反転回路
の出力に電気的に接続され、その結果、前記第１の反転
回路及び前記第２の反転回路を電気的に交差結合させて
いる、（１４）に記載の半導体トレンチ構造。 （１６） 更に入出力（Ｉ／Ｏ）トランジスタを有し、
前記Ｉ／Ｏトランジスタがドレイン領域を有し、前記Ｉ
／Ｏトランジスタの前記ドレイン領域が、前記同軸配線
の中心導体の上部に電気的に接触し、その結果、前記第
１の反転回路及び前記第２の反転回路への電気的アクセ
スを可能にしている、（１５）に記載の半導体トレンチ
構造。 （１７） 半導体トレンチ構造を形成する方法であっ
て、（ａ） 基板を提供する手段と、（ｂ） 前記基板
上に第１の半導体素子を形成する手段と、（ｃ） 前記
第１の半導体素子に実質的に隣接して第２の半導体素子
を形成する手段と、（ｄ） 前記第１の半導体素子及び
前記第２の半導体素子に交差するトレンチを形成する手
段と、（ｅ） 前記トレンチ内で、前記第１の半導体素
子と前記第２の半導体素子とを電気的に交差結合させる
手段と、を有する方法。 （１８） 前記第２の半導体素子を形成する前記手段
（ｃ）が、前記第１の半導体素子の上に前記第２の半導
体素子を形成し、その結果、前記手段（ｅ）の電気的交
差結合を容易にさせることより成る、（１７）に記載の
方法。 （１９） 前記（ｅ）の電気的交差結合の手段が、前記
トレンチ内での同軸配線の形成を含み、その形成の結
果、前記同軸配線が、前記第１の半導体素子と前記第２
の半導体素子とを電気的に交差結合させる、（１８）に
記載の方法。 （２０） 前記方法が、前記第１の半導体素子と共通の
平面内に第３の半導体素子を形成し、前記第２の半導体
素子と共通の平面内に第４の半導体素子を形成すること
を更に含み、前記トレンチを形成する前記手段（ｄ）
が、前記第３の半導体素子及び前記第４の半導体素子と
交差する前記トレンチを形成することを更に含み、更に
電気的に交差結合させる前記（ｅ）の手段が、前記トレ
ンチ内で、前記第３の半導体素子と前記第４の半導体素
子とを電気的に交差結合させることを含む、（１８）に
記載の方法。 （２１） 電気的に交差結合させる前記（ｅ）の手段
が、前記トレンチ内に同軸配線を形成することを含み、
その結果、前記同軸配線が、前記第１の半導体素子と前
記第２の半導体素子とを電気的に交差結合させ、前記第
３の半導体素子と前記第４の半導体素子とを電気的に交
差結合させる、（２０）に記載の方法。 （２２） 前記第１の半導体素子を形成する前記（ｂ）
の手段、及び前記第３の半導体素子を形成する前記手段
が、前記基板上に第１の絶縁物上のシリコン（ＳＯＩ）
層を形成すること、及び前記第１のＳＯＩ層のシリコン
層内に、前記第１の半導体素子及び前記第３の半導体素
子を形成することを含む、（２１）に記載の方法。 （２３） 前記第２の半導体素子を形成する前記（ｃ）
の手段、及び前記第４の半導体素子を形成する前記手段
が、前記第１のＳＯＩ層上に第２のＳＯＩ層を形成する
こと、及び前記第２のＳＯＩ層のシリコン層内に、前記
第２の半導体素子及び前記第４の半導体を形成すること
を含む、（２２）に記載の方法。 （２４） それぞれの前記半導体素子を形成する手段
が、それぞれ電界効果トランジスタである半導体素子を
形成することより成り、前記第１の半導体素子が第１の
ＦＥＴであり、前記第２の半導体素子が第２のＦＥＴで
あり、前記第３の半導体素子が第３のＦＥＴであり、そ
して前記第４の半導体素子が第４のＦＥＴである、（２
３）に記載の方法。 （２５） 電気的に交差結合させる前記（ｅ）の手段
が、前記トレンチ内に前記同軸配線を形成することを含
み、前記同軸配線が、（１）前記第１のＦＥＴのドレイ
ン領域と前記第２のＦＥＴのゲート領域、（２）前記第
２のＦＥＴのドレイン領域と前記第１のＦＥＴのゲート
領域、（３）前記第３のＦＥＴのドレイン領域と前記第
４のＦＥＴのゲート領域、及び（４）前記第４のＦＥＴ
ドレイン領域と前記第３のＦＥＴのゲート領域とを、そ
れぞれ電気的に交差結合させる、（２４）に記載の方
法。 （２６） 電気的に交差結合させる前記（ｅ）の手段
が、中心導体を有する前記同軸配線を形成することより
成り、前記中心導体が、前記第２の半導体素子及び前記
第４の半導体素子から間隔をおいて配置され、両半導体
素子の前記ゲート領域の役割をもなす、（２５）に記載
の方法。 （２７） 電気的に交差結合させる前記（ｅ）の手段
が、外側導体を有する前記同軸配線を形成することより
成り、前記外側導体が、前記第１の半導体素子及び前記
第３の半導体素子から間隔をおいて配置され、両半導体
素子の前記ゲート領域の役割をもなす、（２６）に記載
の方法。 （２８） ＳＲＡＭセルであって、（ａ） 中に配置さ
れたトレンチを有する半導体構造であり、前記トレンチ
が、前記半導体構造の上面に実質的に直角な軸に沿って
伸長されている半導体構造と、（ｂ） 前記半導体構造
中に、前記トレンチに沿って第１の軸位置に形成された
第１の反転回路と、（ｃ） 前記半導体構造中に、前記
トレンチに沿って第２の軸位置に形成された第２の反転
回路と、（ｄ） 前記トレンチ内に配置された電気的交
差結合のための手段であり、前記第１の反転回路と前記
第２の反転回路とが、前記電気的交差結合の手段によっ
て電気的に交差結合され、その結果、前記第１の反転回
路及び前記第２の反転回路がフリップ・フロップを構成
する、交差結合手段と、（ｅ） 前記半導体構造中に形
成されたＩ／Ｏトランジスタであり、前記Ｉ／Ｏトラン
ジスタが前記電気的交差結合のための手段と電気的に接
続され、その結果、前記ＳＲＡＭセルに対する読み書き
を容易にする、Ｉ／Ｏトランジスタと、を有するＳＲＡ
Ｍセル。 （２９） 前記電気的交差結合のための手段が同軸配線
を含む、（２８）に記載のＳＲＡＭセル。 （３０） 前記第１の反転回路及び前記第２の反転回路
のそれぞれが、一組のＦＥＴを含む、（２９）に記載の
ＳＲＡＭセル。
【図面の簡単な説明】
【図１】ＳＲＡＭセルの製造プロセスの１実施例におい
て、第１のステップ後のマイクロエレクトロニック・ア
センブリの断面図であり、本発明に従って基板上に第１
の絶縁物上のシリコン（「ＳＯＩ」）層が付着されてい
る図である。
【図２】本発明の１実施例に従い、第１のトランジスタ
領域に不純物添加をした後の、図１のアセンブリの断面
図である。
【図３】本発明の１実施例に従い、第２のトランジスタ
領域に不純物添加をした後の、図２のアセンブリの断面
図である。
【図４】本発明の１実施例に従い、レール及びアクティ
ブ・トレンチを形成した後の、図３のアセンブリの断面
図である。
【図５】本発明の１実施例に従い、それぞれのトレンチ
中に保護用酸化物の付着と平坦化を行った後の、図４の
アセンブリの断面図である。
【図６】本発明の１実施例に従い、それぞれのトレンチ
内に形成された保護用酸化物の掘り込みをした後の、図
５のアセンブリの断面図である。
【図７】本発明の１実施例に従い、アクティブ・トレン
チの側壁上にゲート用絶縁酸化物を形成した後の、図６
のアセンブリの断面図である。
【図８】本発明の１実施例に従い、それぞれのトレンチ
を多結晶シリコンで充填した後の、図７のアセンブリの
断面図である。
【図９】本発明に１実施例に従い、アクティブ・トレン
チの上部にスペーサを形成した後の、図８のアセンブリ
の断面図である。
【図１０】本発明の１実施例に従い、アクティブ・トレ
ンチ上部のスペーサをエッチングし、その後のアクティ
ブ・トレンチを多結晶シリコンで充填した後の、図９の
アセンブリの断面図である。
【図１１】本発明の１実施例に従い、第２のＳＯＩ層の
付着、粒子注入、及びエッチングをした後の、図１０の
アセンブリの断面図である。
【図１２】本発明の１実施例に従い、それぞれのトレン
チ内に掘り込まれたスペーサを形成した後の、図１１の
アセンブリの断面図である。
【図１３】本発明の１実施例に従い、それぞれのトレン
チ内に掘り込まれた側壁スペーサを形成した後の、図１
２のアセンブリの断面図である。
【図１４】本発明の１実施例に従い、それぞれのトレン
チを多結晶シリコンで充填した後の、図１３のアセンブ
リの断面図である。
【図１５】本発明の１実施例に従い、アクティブ・トレ
ンチ内に酸化物スペーサ、ゲート絶縁物、及び多結晶シ
リコンの充填物を形成した後の、図１４のアセンブリの
断面図である。
【図１６】本発明の１実施例に従い、第３のＳＯＩ層を
付着させた後の、図１５のアセンブリの断面図である。
【図１７】本発明の１実施例に従い、隣接するメモリ・
セル間に分離用トレンチを形成した後の、図１６のアセ
ンブリの透視図的な断面図である。
【図１８】図１７のアセンブリの図示した位置での断面
図である。
【図１９】図１７のアセンブリの図示した位置での断面
図である。
【図２０】図１７のアセンブリの図示した位置での断面
図である。
【図２１】本発明の１実施例に従い、ゲート酸化物層、
及びその上の多結晶シリコンのワード線層を形成した後
の、図１７のアセンブリの断面図である。
【図２２】本発明の１実施例に従い、多結晶シリコンの
ワード線の位置決定、及びワード線の側壁に窒化物スペ
ーサを形成した後の、図１６〜２１のアセンブリの断面
図である。
【図２３】本発明の１実施例に従い、上部ＳＯＩ層中に
それぞれのトレンチをエッチングした後の、図２２のア
センブリの断面図である。
【図２４】本発明の１実施例に従い、それぞれのトレン
チを多結晶シリコンで充填した後の、図２３のアセンブ
リの断面図である。
【図２５】本発明の１実施例に従い、Ｐ＋レール・トレ
ンチ中に不純物添加した多結晶シリコン領域を形成した
後の、図２４のアセンブリの断面図である。
【図２６】本発明の１実施例に従い、アクティブ・トレ
ンチ内にチャネルをエッチングし、チャネルの側壁に酸
化物層を付着させた後の、図２５のアセンブリの断面図
である。
【図２７】本発明の１実施例に従い、アクティブ・トレ
ンチ内の酸化物側壁充填物を掘り込み、アクティブ・ト
レンチ内の空いた部分を多結晶シリコンで充填し、ＳＲ
ＡＭセルの製造を完了した後の、図２６のアセンブリの
断面図である。
【図２８】本発明の１実施例に従った、図２７のＳＲＡ
Ｍセルの透視的図解である。
【図２９】本発明の１実施例に従った、図２８のＳＲＡ
Ｍセルの電気的図解である。
【符号の説明】
１３、５５、９１ ＳＯＩ層 １５、５７、９３ ＳＯＩ絶縁層 １７、９５ シリコン層 ２５、３３ リフトオフマスク ２７ ソース領域 ２９ ドレン領域 ３５ Ｐ＋レール・トレンチ ３７ Ｎ＋レール・トレンチ ３９ アクティブ・トレンチ ４１ 保護用酸化物 ４３ ゲート用絶縁体層 ４５、４７、４９、５３ 多結晶シリコン ５１、５２ スペーサ ５６ 上部ＳＯＩシリコン層 ５９ Ｎ＋ソース領域 ６３ Ｎ＋ドレイン領域 ６５ Ｐ＋ソース領域 ６９ Ｐ＋ドレイン領域 ７１、７３、７５ 酸化物スペーサ材料 ７９、８１、８３、８５、１０３ 多結晶シリコン ８４、１０５ 酸化物スペーサ ９７ ゲート用絶縁物層 ９９ ワード線多結晶シリコン層 １０１ 窒化物スペーサ １０３ 同軸中心導体 １２５ Ｎ＋レール １３０ ワード線 ２０１ Ｐ＋レール ２０５ 中心導体 ２０７ 外側導体 ２３１ 入出力トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クロード・ルイス・バーティン アメリカ合衆国05403、バーモント州サ ウス・バーリントン、フェズント・ウエ イ 33 (72)発明者 ジョン・エドワード・クローニン アメリカ合衆国05468、バーモント州ミ ルトン、アール・ディー・ナンバー３、 ボックス 3254 (72)発明者 フランシス・ロジャー・ホワイト アメリカ合衆国05452、バーモント州エ セックス・ジャンクション、グリーンフ ィールド・ロード 66 (56)参考文献 特開 平７−99311（ＪＰ，Ａ) 特開 平１−265558（ＪＰ，Ａ) 特開 平２−21654（ＪＰ，Ａ) 特開 平３−259568（ＪＰ，Ａ) 特開 平５−75066（ＪＰ，Ａ) 特開 平２−36564（ＪＰ，Ａ) 特開 昭61−34267（ＪＰ，Ａ) 特表 平２−501251（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8244 H01L 27/11

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】トレンチを含む半導体構造であって、 その上に複数の層を有する基板と、前記 複数の層中に形成され、第１入力と第１出力を有す
    る第１の半導体素子と、前記 第１の半導体素子に隣接して、前記複数の層中に形
    成され、第２入力と第２出力を有する第２の半導体素子
    と、前記 第１の半導体素子及び前記第２の半導体素子に交差
    して、前記複数の層中に形成されたトレンチとを含み、前記 第１の半導体素子及び前記第２の半導体素子は前記
    トレンチの第１の側壁に接して配置されており、さら
    に、前記 トレンチ内に設けられた同軸配線からなり、この同
    軸配線は、前記第１入力と前記第２出力を電気的に結合
    し、かつ前記第１出力と前記第２入力を電気的に結合し
    て、前記第１の半導体素子と前記第２の半導体素子を前
    記トレンチ内で電気的に交差結合させている、電気的接
    続手段、 を有するトレンチを含む半導体構造。
  2. 【請求項２】 前記トレンチの前記第１の側壁におい
    て、前記第２の半導体素子が前記第１の半導体素子の上
    に配置されている、請求項１に記載の半導体構造。
  3. 【請求項３】 トレンチを含む半導体構造であって、 その上に複数の層を有する基板と、前記 複数の層中に形成され、第１入力と第１出力を有す
    る第１の半導体素子と、前記 第１の半導体素子に隣接して、前記複数の層中に形
    成され、第２入力と第２出力を有する第２の半導体素子
    と、前記 第１の半導体素子及び前記第２の半導体素子に交差
    して、前記複数の層中に形成されたトレンチとを含み、前記 第１の半導体素子及び前記第２の半導体素子は前記
    トレンチの第１の側壁に接して配置されており、さら
    に、前記 トレンチ内に設けられた同軸配線からなり、この同
    軸配線は、前記第１入力と前記第２出力を電気的に結合
    し、かつ前記第１出力と前記第２入力が電気的に結合し
    て、前記第１の半導体素子と前記第２の半導体素子を前
    記トレンチ内で電気的に交差結合する、電気的接続手段
    と、前記トレンチに交差して設けられた 、第３入力と第３出
    力を有する第３の半導体素子と、前記トレンチに交差して設けられた 、第４入力と第４出
    力を有する第４の半導体素子とを含み、前記 電気的接続手段は、前記第３入力と前記第４出力を
    電気的に結合し、かつ前記第３出力と前記第４入力を電
    気的に結合して、前記第３の半導体素子と前記第４の半
    導体素子を前記トレンチ内で電気的に交差結合し、さら
    に、前記第１の半導体素子の前記第１出力と前記第３の
    半導体素子の前記第３出力を前記第２の半導体素子の前
    記第２入力と前記第４の半導体素子の前記第４入力に電
    気的に結合し、前記第２の半導体素子の前記第２出力と
    前記第４の半導体素子の前記第４出力を前記第１の半導
    体素子の前記第１入力と前記第３の半導体素子の前記第
    ３入力に電気的に結合する、 トレンチを含む半導体構造。
  4. 【請求項４】 前記トレンチはさらに第２の側壁を有
    し、前記第２の側壁は前記トレンチ内の前記第１の側壁
    の反対側にあり、前記第３の半導体素子と前記第４の半
    導体素子は前記第２の側壁に接して配置されている、請
    求項３に記載の半導体構造。
  5. 【請求項５】 前記トレンチの前記第１の側壁におい
    て、前記第２の半導体素子が前記第１の半導体素子の上
    に配置され、前記トレンチの前記第２の側壁において、
    前記第４の半導体素子が前記第３の半導体素子の上に配
    置されている、請求項４に記載の半導体構造。
  6. 【請求項６】 前記第１の半導体素子の前記第１出力と
    前記第３の半導体素子の前記第３出力は、前記トレンチ
    の底部において電気的に結合している、請求項５に記載
    の半導体構造。
  7. 【請求項７】 前記電気的接続手段の前記同軸配線は中
    心導体を有し、この中心導体は、前記第１の半導体素子
    の前記第１出力と前記第３の半導体素子の前記第３出力
    と前記第２の半導体素子の前記第２入力と前記第４の半
    導体素子の前記第４入力を電気的に結合する、請求項６
    に記載の半導体構造。
  8. 【請求項８】 前記電気的接続手段の前記同軸配線は外
    側導体を有し、この外側導体は、前記第２の半導体素子
    の前記第２出力と前記第４の半導体素子の前記第４出力
    と前記第１の半導体素子の前記第１入力と前記第３の半
    導体素子の前記第３入力を電気的に結合して、前記トレ
    ンチ内で前記４つの半導体素子間を電気的に交差結合す
    る、請求項７に記載の半導体構造。
  9. 【請求項９】 前記第１乃至第４の半導体素子はいずれ
    も電界効果トランジスタ（ＦＥＴ）からなる、請求項８
    に記載の半導体構造。
  10. 【請求項１０】 前記第１入力乃至前記第４入力は、い
    ずれも前記ＦＥＴのゲート入力を含み、さらに前記第１
    出力から前記第４出力は、いずれも前記ＦＥＴのドレイ
    ン出力を含む、請求項９に記載の半導体構造。
  11. 【請求項１１】 前記第１の半導体素子と前記第３の半
    導体素子は第１の反転回路を構成し、前記第２の半導体
    素子と前記第４の半導体素子は第２の反転回路を構成
    し、前記第１の反転回路と前記第２の反転回路は、前記
    同軸配線により電気的に交差結合されている、請求項４
    に記載の半導体構造。
  12. 【請求項１２】 前記同軸配線は中心導体を有し、この
    中心導体は前記第２の反転回路の入力と前記第１の反転
    回路の出力に電気的に結合して、前記第１の反転回路と
    前記第２の反転回路を電気的に交差結合させている、請
    求項１１に記載の半導体構造。
  13. 【請求項１３】 さらに、入出力（Ｉ／Ｏ）トランジス
    タを有し、このＩ／Ｏトランジスタはドレイン領域を有
    し、このドレイン領域は、前記同軸配線の前記中心導体
    の上部に電気的に結合して、前記第１の反転回路と前記
    第２の反転回路への電気的アクセスを可能にしている、
    請求項１２に記載の半導体構造。
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