KR101169499B1 - 비휘발성 나노튜브 블록을 사용한 메모리 소자 및 교차점 스위치와 이들 어레이 - Google Patents
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Abstract
일 양상에 따르면, 커버된 나노튜브 스위치는, (a) 정렬되지 않은 복수의 나노튜브를 포함하는 나노튜브 소자로서, 상부 표면, 하부 표면, 및 측부 표면을 갖는 나노튜브 소자; (b) 상기 나노튜브 소자와 접촉하는 제1 및 제2 단자로서, 제1 단자는 나노튜브 소자의 전체 상부 표면 상에 배치되며 이를 실질적으로 커버하고, 제2 단자는 나노튜브 소자의 하부 표면의 적어도 일부와 접촉하는 것인, 제1 및 제2 단자, 및 (c) 상기 제1 및 제2 단자에 전기적 자극을 인가할 수 있는 제어 회로를 포함한다. 나노튜브 소자는 제1 및 제2 단자에 제어 회로에 의해 인가된 복수의 전기적 자극에 응답하여 대응하는 복수의 전자적 상태들 사이를 전환할 수 있다. 각각의 상이한 전자적 상태에 대하여, 나노튜브 소자는 제1 단자와 제2 단자 사이에 상이한 저항의 전기적 경로를 제공한다.
Description
관련 출원에의 상호참조(Cross-Reference to Related Applications)
본 출원은 다음 출원들의 35 U.S.C.§ 119(e) 하에서의 이점을 주장하며, 이들의 전체 내용은 참조에 의해 여기에 포함된다:
2007년 3월 16일 제출된 발명의 명칭이 “비휘발성 나노튜브 블록을 사용한 메모리 소자 및 교차점 스위치와 이들 어레이(Memory Elements and Cross Point Switches and Arrays of Same Using Nonvolatile Nanotube Blocks)”인 미국 특허 가출원 번호 제60/918,388호;
2006년 10월 27일 제출된 발명의 명칭이 “비휘발성 나노튜브 블록(Nonvolatile Nanotube Blocks)”인 미국 특허 가출원 번호 제60/855,109호;
2006년 8월 28일 제출된 발명의 명칭이 “비휘발성 나노튜브 다이오드(Nonvolatile Nanotube Diode)”인 미국 특허 가출원 번호 제60/840,586호;
2006년 8월 8일 제출된 발명의 명칭이 “비휘발성 나노튜브 다이오드(Nonvolatile Nanotube Diode)”인 미국 특허 가출원 번호 제60/836,437호;
2006년 8월 8일 제출된 발명의 명칭이 “전자 퓨즈 대체 소자로서의 확장성 비휘발성 나노튜브 스위치(Scalable Nonvolatile Nanotube Switches as Electronic Fuse Replacement Elements)”인 미국 특허 가출원 번호 제60/836,343호.
본 출원은 다음 출원들의 부분 계속 출원(continuation-in-part)이고 다음 출원들에 대한 35 U.S.C.§ 120 하의 우선권을 주장하며, 이들의 전체 내용은 참조에 의해 포함된다:
2005년 11월 15일 제출된 발명의 명칭이 “2단자 나노튜브 디바이스 및 시스템과 이의 제조 방법(Two-Terminal Nanotube Devices And Systems And Methods Of Making Same)”인 미국 특허 출원 번호 제11/280,786호;
2005년 11월 15일 제출된 발명의 명칭이 “재프로그래밍가능 저항을 갖는 나노튜브 물품을 사용한 메모리 어레이(Memory Arrays Using Nanotube Articles With Reprogrammable Resistance)”인 미국 특허 출원 번호 제11/274,967호; 및
2005년 11월 15일 제출된 발명의 명칭이 “나노튜브 스위치를 사용한 비휘발성 섀도우 래치(Non-Volatile Shadow Latch Using A Nanotube Switch)”인 미국 특허 출원 번호 제11/280,599호.
본 출원은 이와 동시에 제출된 다음 출원들과 관련되며, 이들의 전체 내용은 참조에 의해 포함된다:
발명의 명칭이 “확장성 2단자 나노튜브 스위치를 갖는 비휘발성 저항성 메모리(Nonvolatile Resistive Memories Having Scalable Two-Terminal Nanotube Switches)”인 미국 특허 출원;
발명의 명칭이 “전자 퓨즈 대체 소자로서 확장성 비휘발성 나노튜브 스위치 를 갖는 래치 회로 및 연산 회로(Latch Circuits and Operation Circuits Having Scalable Nonvolatile Nanotube Switches as Electronic Fuse Replacement Elements)”인 미국 특허 출원;
발명의 명칭이 “비휘발성 나노튜브 다이오드 및 비휘발성 나노튜브 블록과 이를 사용한 시스템 및 이의 제조 방법(Nonvolatile Nanotube Diodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods of Making Same)”인 미국 특허 출원;
발명의 명칭이 “비휘발성 나노튜브 다이오드 및 비휘발성 나노튜브 블록과 이를 사용한 시스템 및 이의 제조 방법(Nonvolatile Nanotube Diodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods of Making Same)”인 미국 특허 출원;
발명의 명칭이 “비휘발성 나노튜브 다이오드 및 비휘발성 나노튜브 블록과 이를 사용한 시스템 및 이의 제조 방법(Nonvolatile Nanotube Diodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods Making Same)”인 미국 특허 출원;
발명의 명칭이 “비휘발성 나노튜브 다이오드 및 비휘발성 나노튜브 블록과 이를 사용한 시스템 및 이의 제조 방법(Nonvolatile Nanotube Diodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods Making Same)”인 미국 특허 출원;
발명의 명칭이 “비휘발성 나노튜브 다이오드 및 비휘발성 나노튜브 블록과 이를 사용한 시스템 및 이의 제조 방법(Nonvolatile Nanotube Diodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods Making Same)”인 미국 특허 출원;
발명의 명칭이 “비휘발성 나노튜브 다이오드 및 비휘발성 나노튜브 블록과 이를 사용한 시스템 및 이의 제조 방법(Nonvolatile Nanotube Diodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods Making Same)”인 미국 특허 출원.
기술 분야
본 발명은 일반적으로 나노튜브 소자를 포함하는 메모리 소자 및 스위칭 디바이스 분야에 관한 것이다.
디지털 로직(logic) 회로는 개인용 컴퓨터, 개인용 전자 수첩과 계산기와 같은 휴대용 전자 디바이스, 전자 오락 디바이스, 및 어플라이언스, 전화 교환 시스템, 자동차, 항공기 및 기타 제조 품목용 제어 회로에 사용된다. 디지털 로직 회로는 단독형(stand-alone)일 수 있거나 동일 칩 상에 조합(집적)될 수 있는 로직 및 메모리 기능을 포함한다. 계속해서 증가하는 양의 로직 및 메모리가 요구되고 있다.
로직 회로 설계에 대하여 중요한 특성으로는, 짧은 시장 출시 시간(time-to-market), 짤막한 무오류(error-free) 설계 주기, 및 응용제품 요건에 보다 양호하게 맞출 수 있도록 필드 환경에서의 로직 기능을 변경할 수 있는 능력이 있다. 교 차점 스위치(cross point switch) 매트릭스는 이러한 이들 요건들을 충족시키는데 유용하였다. 그러나, 교차점 스위치 매트릭스 밀도가 더 높아져야 하고 집적 용이성이 향상될 필요가 있다.
단독형 및 내장형 둘 다에 대하여 100 kbit로부터 1 Gbit 이상의 메모리까지 이르는 더 큰 메모리 기능을 가능하게 하는 점점 더 고밀도의 메모리에 대한 수요가 계속해서 증가하고 있다. 이러한 더 큰 메모리는 더 높은 속도로 동작하고 더 적은 전력을 소모하며 비트 당 더 낮은 비용으로 그리고 증가한 체적으로 시판되도록 점점 더 높아지는 밀도를 필요로 한다. 이들 요건들은 개선된 공정 특징들을 사용하여 기하학을 급속하게 감소시키도록 반도체 산업에 당면해있다. 증가된 메모리 밀도는 더 작은 선택 트랜지스터와 더 작은 저장 노드(storage node)를 포함하는 더 작은 셀을 필요로 한다. 비트 당 전력 소모는 더 작은 셀 사이즈를 사용함으로써 감소된다.
바이폴라 또는 FET 스위칭 소자로부터 구성된 집적 회로는 통상적으로 휘발성(volatile)이다. 그것들은 단지 전력이 디바이스에 인가되는 동안에만 그들 내부 논리적 상태를 유지한다. 전력이 제거되면, EEPROM(electrically erasable programmable read-only memory)과 같은 일부 유형의 비휘발성 메모리 회로가 논리적 상태를 유지하도록 디바이스 내부 또는 외부에 추가되지 않는 한, 내부 상태는 손실된다. 비휘발성 메모리가 논리적 상태를 유지하는데 이용된다 해도, 전력이 손실되기 전에 메모리에 디지털 논리 상태를 전송하고 전력이 디바이스에 복구될 때 개별 논리 회로의 상태를 복구할 추가 회로가 필요하다. 배터리 백업과 같이 휘발 성 디지털 회로에서 정보의 손실을 피하기 위한 다른 해결책들은 또한 디지털 설계에 비용과 복잡도를 추가한다.
단일 벽 탄소 나노튜브와 같은 나노스코픽(nanoscopic) 와이어를 사용하여 메모리 셀로서의 역할을 하는 크로스바(crossbar) 접합을 형성하는 디바이스가 제안되었다(국제 출원 공보 WO 01/03208호의 나노스코픽 와이어 기반 디바이스, 어레이, 및 이들의 제조 방법(Nanoscopic Wire-Based Devices, Arrays, and Methods of Their Manufacture), 및 2000년 7월 Science, vol. 289, pp. 94-97에서의 토마스 루엑스(Thomas Rueckes) 등의 “분자 컴퓨팅을 위한 탄소 나노튜브 기반의 비휘발성 랜덤 액세스 메모리(Carbon Nanotube-Based Nonvolatile Random Access Memory for Molecular Computing)” 참조). 이하 이들 디바이스는 나노튜브 와이어 크로스바 메모리(NTWCM; nanotube wire crossbar memory)로 부른다. 이들 제안에 따르면, 다른 와이어 위에 부유되는(suspended) 개별적인 단일 벽 나노튜브 와이어가 메모리 셀을 정의한다. 전기적 신호가 하나 또는 둘 다의 와이어에 기록되어 그것들을 서로에 대하여 물리적으로 끌어당기거나(attract) 밀어내도록(repel) 한다. 각각의 물리적 상태(즉, 끌어당겨지거나 밀어내지는 와이어)는 전기적 상태에 대응한다. 밀어내지는 와이어는 개방(open) 회로 접합이다. 끌어당겨지는 와이어는 정류 접합을 형성하는 폐쇄 상태이다. 전기 전력이 접합으로부터 제거되면, 와이어는 그들 물리적(그리고 그에 따른 전기적) 상태를 계속 유지함으로써 비휘발성 메모리 셀을 형성한다.
발명의 명칭이 “나노튜브 리본을 사용한 전자기계적 메모리 어레이 및 이들 의 제조 방법(Electromechanical Memory Array Using Nanotube Ribbons and Methods for Making Same)”인 미국 특허 번호 제6,919,592호는 무엇보다도 메모리 셀과 같은 전자기계적 회로에 대해 개시하며, 여기에서 회로는 기판 표면으로부터 연장하는 지지체 및 전기 전도성 트레이스(trace)를 갖는 구조를 포함한다. 전자기계적으로 변형될 수 있는 나노튜브 리본 또는 스위치는 전기 전도성 트레이스와 교차하는 지지체에 의해 부유된다. 각각의 리본은 하나 이상의 나노튜브를 포함한다. 리본은 통상적으로 나노튜브의 엉킨 직물(matted fabric) 또는 층으로부터 재료를 선택적으로 제거함으로써 형성된다.
예를 들어, 미국 특허 번호 제6,919,592호에 개시된 바와 같이, 나노패브릭(nanofabric)은 리본으로 패터닝될 수 있고, 리본은 비휘발성 전자기계적 메모리 셀을 생성하기 위한 컴포넌트로서 사용될 수 있다. 리본은 제어 트레이스 및/또는 리본의 전기적 자극에 응답하여전자기계적으로 편향 가능(electromechanically-deflectable)하다. 리본의 편향된 물리적 상태는 대응하는 정보 상태를 표현하도록 이루어질 수 있다. 편향된 물리적 상태는 비휘발성 특성을 가지며, 메모리 셀로의 전력이 제거된다 해도 리본이 자신의 물리적(그리고 그에 따른 정보적) 상태를 계속 유지한다는 것을 의미한다. 발명의 명칭이 “전자기계적 3트레이스 접합 디바이스(Electromechanical Three-Trace Junction Devices)”인 미국 특허 번호 제6,911,682호에 개시된 바와 같이, 3개의 트레이스 아키텍쳐가 전자기계적 메모리 셀에 사용될 수 있고, 여기에서 트레이스 중 2개는 리본의 편향을 제어하기 위한 전극이다.
디지털 정보 저장에 대하여 전자기계적 쌍안정(bi-stable) 디바이스의 사용도 또한 제안되었다(발명의 명칭이 “마이크로기계적 저장 소자를 포함하는 비휘발성 메모리 디바이스(Non-volatile Memory Device Including a Micro-Mechanical Storage Element)”인 미국 특허 번호 제4,979,149호 참조).
탄소 나노튜브(그로 구성된 단층들을 포함함)에 기초한 쌍안정 나노-전자기계적 스위치와 금속 전극의 생성 및 동작은, 본 출원과 공동 양수인을 갖는 앞선 특허 출원들에서, 예를 들어 아래에 열거되는 포함된 특허 참조문헌들에, 상세하게 기재되어 있다.
본 발명은 비휘발성 나노튜브 소자를 사용한 비휘발성 메모리 소자 및 교차점 스위치와 이들 어레이를 제공한다.
일 양상에 따르면, 커버된(covered) 나노튜브 스위치는, (a) 정렬되지 않은(unaligned) 복수의 나노튜브를 포함하는 나노튜브 소자로서, 상기 나노튜브 소자는 상부 표면, 하부 표면, 및 복수의 측부 표면을 갖는 것인, 나노튜브 소자; (b) 상기 나노튜브 소자와 접촉하는 제1 및 제2 전도성 단자로서, 상기 제1 전도성 단자는 상기 나노튜브 소자의 전체 상부 표면 상에 배치되며 이를 실질적으로 커버하고, 상기 제2 전도성 단자는 상기 나노튜브 소자의 하부 표면의 적어도 일부와 접촉하는 것인, 제1 및 제2 전도성 단자, 및 (c) 상기 제1 및 제2 전도성 단자와 전기적 통신하며 상기 제1 및 제2 전도성 단자에 전기적 자극을 인가할 수 있는 제어 회로를 포함하고, 상기 나노튜브 소자는 상기 제1 및 제2 전도성 단자에 상기 제어 회로에 의해 인가된 복수의 전기적 자극에 응답하여 대응하는 복수의 전자적 상태들 사이를 전환할 수 있고, 상기 복수의 전자적 상태들의 각각의 상이한 전자적 상태에 대하여, 상기 나노튜브 소자는 상기 제1 전도성 단자와 상기 제2 전도성 단자 사이의 대응하는 상이한 저항의 전기적 경로를 제공한다.
하나 이상의 실시예들은 다음 특징 중 하나 이상을 포함한다. 상기 제1 전도성 단자는 상기 복수의 측부 표면 중 적어도 하나의 측부 표면 상에도 배치되며 이를 실질적으로 커버한다. 상기 제1 전도성 단자는 상기 복수의 측부 표면 상에도 배치되며 이를 실질적으로 커버한다. 절연체층이 상기 나노튜브 소자의 하부 표면과 접촉하며, 상기 절연체층과 상기 제2 전도성 단자가 다같이 상기 나노튜브 소자의 전체 하부 표면을 실질적으로 커버한다. 절연체층이 상기 나노튜브 소자의 하부 표면 및 상기 나노튜브 소자의 측부 표면의 하나 중 적어도 하나와 접촉한다. 상기 절연체층은 SiO2, SiN 및 Al2O3 중 하나를 포함한다. 패시베이션(passivation)층이 적어도 상기 제1 전도성 단자를 덮으며, 상기 패시베이션층은 환경에 대하여 상기 제1 및 제2 전도성 단자 및 상기 나노튜브 소자를 실질적으로 밀봉(seal)한다. 상기 패시베이션층은 SiO2, SiN, Al2O3, 폴리이미드, 포스포실리케이트 글래스 옥사이드(phosphosilicate glass oxide), 폴리비닐리딘 플루오라이드(polyvinylidine fluoride), 폴리프로필렌 카르보네이트(polypropylene carbonate), 및 폴리에틸렌 카르보네이트(polyethylene carbonate) 중 하나를 포함한다. 상기 제2 전도성 단자는 상기 나노튜브 소자의 전체 하부 표면과 실질적으로 접촉한다. 상기 제1 및 제2 전도성 단자는 각각 Ru, Ti, Cr, Al, Al(Cu), Au, Pd, Pt, Ni, Ta, W, Cu, Mo, Ag, In, Ir, Pb, Sn, TiAu, TiCu, TiPd, PbIn, TiW, RuN, RuO, TiN, TaN, CoSix, 및 TiSix로 구성된 그룹으로부터 독립적으로 선택된 전도성 재료를 포함한다.
다른 양상에 따르면, 커버된 나노튜브 스위치는, (a) 정렬되지 않은 복수의 나노튜브를 포함하는 나노튜브 소자로서, 상기 나노튜브 소자는 상부 및 하부 표면을 갖는 것인, 나노튜브 소자; (b) 상기 나노튜브 소자와 접촉하며 서로에 대해 이격되어 있는 제1 및 제2 전도성 단자; (c) 상기 나노튜브 소자의 상부 표면과 접촉하는 제1 절연체층; (d) 상기 나노튜브 소자의 하부 표면과 접촉하는 제2 절연체층; 및 (e) 상기 제1 및 제2 전도성 단자와 전기적 통신하며 상기 제1 및 제2 전도성 단자에 전기적 자극을 인가할 수 있는 제어 회로를 포함하고, 상기 제1 및 제2 전도성 단자 및 상기 제1 및 제2 절연체층이 다같이 상기 나노튜브 소자를 실질적으로 둘러싸고, 상기 나노튜브 소자는 상기 제1 및 제2 전도성 단자에 상기 제어 회로에 의해 인가된 복수의 전기적 자극에 응답하여 대응하는 복수의 전자적 상태들 사이를 전환할 수 있고, 상기 복수의 전자적 상태들의 각각의 상이한 전자적 상태에 대하여, 상기 나노튜브 소자는 상기 제1 전도성 단자와 제2 전도성 단자 사이의 대응하는 상이한 저항의 전기적 경로를 제공한다.
하나 이상의 실시예들은 다음 특징 중 하나 이상을 포함한다. 상기 제1 절연체층의 적어도 일부는 상기 나노튜브 소자의 상부 표면으로부터 갭(gap)에 의해 떨어져 있다. 상기 제2 절연체층의 적어도 일부는 상기 나노튜브 소자의 하부 표면으로부터 갭에 의해 떨어져 있다. 상기 제1 및 제2 전도성 단자는 상기 나노튜브 소자의 하부 표면과 접촉하고, 상기 제1 절연체층은 상기 나노튜브 소자의 전체 상부 표면과 접촉한다. 상기 제1 및 제2 전도성 단자는 상기 나노튜브 소자의 상부 표면과 접촉한다. 상기 제1 전도성 단자는 상기 나노튜브 소자의 하부 표면과 접촉하고, 상기 제2 전도성 단자는 상기 나노튜브 소자의 상부 표면과 접촉한다. 상기 제1 및 제2 절연체층은 각각 SiO2, SiN, 및 Al2O3로 구성된 그룹으로부터 독립적으로 선택된 절연 재료를 포함한다. 상기 제1 및 제2 전도성 단자는 각각 Ru, Ti, Cr, Al, Al(Cu), Au, Pd, Pt, Ni, Ta, W, Cu, Mo, Ag, In, Ir, Pb, Sn, TiAu, TiCu, TiPd, PbIn, TiW, RuN, RuO, TiN, TaN, CoSix, 및 TiSix로 구성된 그룹으로부터 독립적으로 선택된 전도성 재료를 포함한다.
다른 양상에 따르면, 커버된 나노튜브 스위치는, (a) 정렬되지 않은 복수의 나노튜브를 포함하는 나노튜브 소자로서, 상기 나노튜브 소자는 상부 및 하부 표면을 갖는 것인, 나노튜브 소자; (b) 상기 나노튜브 소자와 접촉하며 서로에 대해 이격되어 있는 제1 및 제2 전도성 단자; (c) 상기 나노튜브 소자의 상부 표면 위에 배열되며 상기 나노튜브 소자의 상부 표면에 대해 이격되어 있는 제1 절연체층; (d) 상기 나노튜브 소자의 하부 표면 아래에 배열되며 상기 나노튜브 소자의 하부 표면에 대해 이격되어 있는 제2 절연체층; 및 (e) 상기 제1 및 제2 전도성 단자와 전기적 통신하며 상기 제1 및 제2 전도성 단자에 전기적 자극을 인가할 수 있는 제어 회로를 포함하고, 상기 제1 및 제2 전도성 단자 및 상기 제1 및 제2 절연체층이 다같이 상기 나노튜브 소자를 실질적으로 둘러싸고, 상기 나노튜브 소자는 상기 제1 및 제2 전도성 단자에 상기 제어 회로에 의해 인가된 복수의 전기적 자극에 응답하여 대응하는 복수의 전자적 상태들 사이를 전환할 수 있고, 상기 복수의 전자적 상태의 각각의 상이한 전자적 상태에 대하여, 상기 나노튜브 소자는 상기 제1 전도성 단자와 제2 전도성 단자 사이의 대응하는 상이한 저항의 전기적 경로를 제공한다.
하나 이상의 실시예들은 다음 특징 중 하나 이상을 포함한다. 상기 제1 및 제2 절연체층은 각각 SiO2, SiN, 및 Al2O3으로 구성된 그룹으로부터 독립적으로 선택된 절연 재료를 포함한다. 상기 제1 및 제2 전도성 단자는 각각 Ru, Ti, Cr, Al, Al(Cu), Au, Pd, Pt, Ni, Ta, W, Cu, Mo, Ag, In, Ir, Pb, Sn, TiAu, TiCu, TiPd, PbIn, TiW, RuN, RuO, TiN, TaN, CoSix, 및 TiSix로 구성된 그룹으로부터 독립적으로 선택된 전도성 재료를 포함한다.
도 1a 내지 도 1c는 각각의 단부 상에 하부 접촉(contact) 위치를 갖는 2단자 비휘발성 나노튜브 스위치(NV NT 스위치), 연합된(combined) 상부/측부 및 하부 접촉 위치를 갖는 2단자 비휘발성 나노튜브 블록 스위치(NV NT 블록 스위치), 및 상부 및 하부 접촉 위치를 갖는 또 다른 2단자 비휘발성 나노튜브 블록 스위치(NV NT 블록 스위치)의 실시예의 사시도이다.
도 2a는 각각이 패터닝된 나노튜브 채널 소자의 대향 단부 상에 있는 것인 2 개의 하부 접촉 단자를 갖는 본질적으로 수평 배향의 NV NT 스위치의 실시예를 도시한다.
도 2b는 도 2a에 도시된 비휘발성 나노튜브 스위치 실시예와 유사한 예시적인 비휘발성 나노튜브 스위치의 SEM 사진을 도시한다.
도 2c는 도 2b와 유사한 예시적인 비휘발성 나노튜브 스위치에 대한 순환 데이터의 결과를 도시한다.
도 3은 각각이 패터닝된 나노튜브 채널 소자의 대향 단부 상에 있는 것인 2개의 하부 접촉 단자를 갖는 본질적으로 수평 배향의 NV NT 스위치의 실시예를 도시하며, 여기에서 스위치 채널 길이는 접촉 단자들 사이의 간격보다 작다.
도 4a는 혼합된 수직 및 수평 배향의 2단자 NV NT 블록의 실시예를 도시하며, 비휘발성 나노튜브 블록(NV NT 블록)에 대한 하부 접촉 단자 및 제2 하부 접촉 단자에 본질적으로 수평 연장하는 NV NT 블록에 대한 연합된 상부 및 측부 접촉 단자를 갖는다.
도 4b는 도 4a와 유사한 예시적인 비휘발성 나노튜브 블록 스위치에 대한 순환 데이터의 결과를 도시한다.
도 5a는 비휘발성 나노튜브 블록(NV NT 블록)에 대한 하부 접촉 단자 및 상부 접촉 단자를 갖는 한 쌍의 수직 배향의 2단자 NV NT 블록 스위치를 갖는 실시예를 도시한다.
도 5b는 도 5a와 유사한 예시적인 비휘발성 나노튜브 블록 스위치에 대한 순환 데이터의 결과를 도시한다.
도 6a는 패시베이션층을 추가한 도 2a의 NV NT 스위치 실시예를 도시한다.
도 6b는 2개의 패시베이션층을 추가한 도 2a의 NV NT 스위치 실시예를 도시한다.
도 6c는 패터닝된 나노튜브 소자 상에 패시베이션층 및 갭 영역을 추가한 도 2a의 NV NT 스위치 실시예를 도시한다.
도 6d는 패터닝된 나노튜브 소자 위아래에 패시베이션층 및 갭 영역을 추가한 도 2a의 NV NT 스위치 실시예를 도시한다.
도 7a는 패시베이션층을 추가한 도 3의 NV NT 스위치 실시예를 도시한다.
도 7b는 패터닝된 나노튜브 소자의 채널 길이부 위에 패시베이션층 및 갭 영역을 추가한 도 3의 NV NT 스위치 실시예를 도시한다.
도 8a는 패시베이션층을 추가한 도 4a의 NV NT 블록 스위치 실시예를 도시한다.
도 8b는 비휘발성 나노튜브 블록 영역의 측부 표면에 인접하게 패시베이션층 및 갭 영역을 추가한 도 4a의 NV NT 블록 스위치 실시예를 도시한다.
도 8c는 비휘발성 나노튜브 블록(NV NT 블록)에 대한 하부 접촉 단자 및 상부 접촉 단자를 갖는 한 쌍의 수직 배향의 2단자 NV NT 블록 스위치를 갖는 실시예를 도시하며, 여기에서 상부 접촉 단자는 비휘발성 나노튜브 블록의 모든 측부에 대한 접촉을 포함하도록 연장된다.
도 8d는 메모리 어레이 셀에서 비휘발성 나노튜브 저장 노드로서 사용될 수 있는 도 2a 내지 도 8c에 나타낸 NV NT 스위치 및 NV NT 블록 스위치의 실시예들의 개요이다.
도 9a는 메모리 소자 셀에 대한 비휘발성 나노튜브 저장 노드로서 비휘발성 나노튜브 스위치 또는 비휘발성 나노튜브 블록 스위치를 사용할 수 있는 메모리 소자 개략도의 실시예를 도시한다.
도 9b는 NMOS FET 선택 트랜지스터 및 CMOS 버퍼와 제어 회로를 포함하는 16 비트 메모리 어레이의 실시예의 레이아웃을 도시한다.
도 10a는 도 9b의 레이아웃에 대응하는 예시적인 제조된 16 비트 메모리 어레이 영역의 상면 SEM 이미지를 도시하고, 비휘발성 나노튜브 블록 스위치를 사용하여 형성된 비휘발성 나노튜브 저장 노드를 도시한다.
도 10b는 도 10a에 도시된 예시적인 비휘발성 나노튜브 블록 스위치의 하나의 경사각 SEM 이미지를 도시한다.
도 11a는 도 9a 내지 도 10b에 도시된 예시적인 16 비트 메모리 어레이 상에서 수행되는 기록(write) 0 및 기록 1 메모리 동작의 테스트 결과를 도시한다.
도 11b는 도 9a 내지 도 10b에 도시된 예시적인 16 비트 메모리 어레이에서의 개별 비트(셀) 위치에 대한 기록 0 및 기록 1 동작 전압의 슈무 플롯(schmoo plot)을 도시한다
도 11c는 도 9a 내지 도 10b에 도시된 예시적인 16 비트 메모리 어레이에서의 개별 비트(셀) 위치에 대한 기록 0 및 기록 1 동작 전압의 다른 슈무 플롯을 도시한다.
도 12a는 셀 영역의 상부 표면 상에 형성되며 비휘발성 나노튜브 저장 노드 로서 사용되는 비휘발성 나노튜브 스위치를 갖는 4개의 메모리 어레이 셀의 실시예의 상부 평면도를 도시한다.
도 12b는 도 12a에 도시된 메모리 어레이 셀 실시예의 단면을 도시한다.
도 13a는 셀 영역의 상부 표면 상에 형성되며 비휘발성 나노튜브 저장 노드로서 사용되는 상부/측부 및 하부 접촉 단자형 비휘발성 나노튜브 블록 스위치를 갖는 4개의 메모리 어레이 셀의 실시예의 상부 평면도를 도시한다.
도 13b는 도 13a에 도시된 메모리 어레이 셀 실시예의 단면을 도시한다.
도 14a는 셀 영역의 상부 표면 상에 형성되며 비휘발성 나노튜브 저장 노드로서 사용되는 상부 및 하부 접촉 단자형 비휘발성 나노튜브 블록 스위치를 갖는 4개의 메모리 어레이 셀의 실시예의 상부 평면도를 도시한다.
도 14b는 도 14a에 도시된 메모리 어레이 셀 실시예의 단면을 도시한다.
도 15는 셀 영역의 상부 표면 상에 형성되며 비휘발성 나노튜브 저장 노드로서 사용되는 상부 및 하부 접촉 단자형 둘러싸인(enclosed) 비휘발성 나노튜브 블록 스위치를 갖는 메모리 어레이 셀의 실시예의 단면을 도시한다.
도 16a는 대응하는 선택 트랜지스터 근방에 비트 라인 아래의 셀 영역에 집적되며 비휘발성 나노튜브 저장 노드로서 사용되는 비휘발성 나노튜브 스위치를 갖는 4개의 메모리 어레이 셀의 실시예의 상부 평면도를 도시한다.
도 16b는 도 16a에 도시된 메모리 어레이 셀 실시예의 단면을 도시한다.
도 17a는 대응하는 선택 트랜지스터 근방에 비트 라인 아래의 셀 영역에 집적되며 비휘발성 나노튜브 저장 노드로서 사용되는 상부/측부 및 하부 접촉 단자형 비휘발성 나노튜브 블록 스위치를 갖는 4개의 메모리 어레이 셀의 실시예의 상부 평면도를 도시한다.
도 17b는 도 17a에 도시된 메모리 어레이 셀 실시예의 단면을 도시한다.
도 18a는 대응하는 선택 트랜지스터 근방에 비트 라인 아래의 셀 영역에 집적되며 비휘발성 나노튜브 저장 노드로서 사용되는 상부 및 하부 접촉 단자형 비휘발성 나노튜브 블록 스위치를 갖는 4개의 메모리 어레이 셀의 실시예의 상부 평면도를 도시한다.
도 18b는 도 18a에 도시된 메모리 어레이 셀 실시예의 단면을 도시한다.
도 19는 대응하는 선택 트랜지스터 근방에 비트 라인 아래의 셀 영역에 집적되며 비휘발성 나노튜브 저장 노드로서 사용되는 상부 및 하부 접촉 단자형 둘러싸인 비휘발성 나노튜브 블록 스위치를 갖는 메모리 어레이 셀의 실시예의 단면을 도시한다.
도 20a는 대응하는 선택 트랜지스터 근방에 비트 라인 접촉과 대응하는 선택 트랜지스터의 드레인 사이에 위치되는 셀 영역에 집적되며 비휘발성 나노튜브 저장 노드로서 사용되는 상부 및 하부 접촉 단자형 비휘발성 나노튜브 블록 스위치를 갖는 메모리 어레이 셀의 실시예의 단면을 도시한다.
도 20b는 일부 실시예에 따라, 선택된 비휘발성 나노튜브 저장 노드의 유형과 사용된 집적 수단의 함수로서 추정된 셀 면적의 비교를 도시한다.
도 21은 제1 중심 영역 접촉 단자 및 제1 접촉을 둘러싸는 제2 “픽쳐 프레임(picture frame)” 접촉 단자를 갖는 본질적으로 수평 배향의 비휘발성 나노튜브 스위치를 사용하여 형성된 교차점 스위치의 실시예의 단면을 도시한다.
도 22a 내지 도 22c는 제1 유형의 상부 및 하부 접촉 단자 비휘발성 나노튜브 블록 스위치를 사용하여 형성된 교차점 스위치의 실시예의 평면도와 2개의 대응하는 단면을 도시한다.
도 22d는 도 22a 내지 도 22c에 도시된 비휘발성 나노튜브 블록 스위치의 다양한 ON 및 OFF 조합에 대응하는 비휘발성 전자 프로그래밍된 와이어 라우팅 접속의 실시예를 도시한다.
도 23a 내지 도 23c는 제2 유형의 상부 및 하부 접촉 단자 비휘발성 나노튜브 블록 스위치를 사용하여 형성된 교차점 스위치의 실시예의 평면도와 2개의 대응하는 단면을 도시한다.
본 발명의 실시예는 비휘발성 나노튜브 블록을 사용한 메모리 소자 및 교차점 스위치와 이들 어레이를 제공한다. 메모리 셀 및 교차점 스위치는 2개의 단자와 전기적 통신하는 나노튜브 블록과 같은 나노튜브 소자를 포함하는 2단자 나노튜브 스위치를 포함한다. 스위치는 2개의 단자에서의 전기적 자극에 응답하여 제1 상태와 제2 상태 사이를 반복 토글링(toggling)할 수 있고, 그리하여 메모리 상태를 저장하거나 재프로그래밍가능한(reprogrammable) 전기적 접속을 제공할 수 있다. 상대적으로 얇은(예컨대, 0.5-10 nm) 나노튜브 막과 대조하여 보면, 나노튜브 “블록”의 사용은 상대적으로 높은 밀도의 메모리 및 교차점 스위치 어레이의 제조를 가능하게 한다.
일부 실시예는 2단자 비휘발성 나노튜브 저장 노드를 포함하는 고밀도(dense) 비휘발성 메모리 어레이를 가능하게 하는 2D 셀 구조 및 개선된 3D 셀 구조를 제공한다. 노드는 비휘발성 나노튜브 스위치(NV NT switch)라고 부르는 2D 나노튜브 스위치 및/또는 비휘발성 나노튜브 블록 스위치(NV NT block switch)라고 부르는 3D 나노튜브 스위치를 포함한다. 노드는 또한 다수 사이클에 대하여 로직 1 및 0 상태를 기록하고 저장된 논리 상태를 판독하고 메모리 노드에 전력이 인가되지 않아도 로직 상태를 보유할 수 있는, NMOS FET(NFET)과 같은 대응하는 선택 트랜지스터를 포함한다. 일부 실시예는 대형 메모리 어레이 구조에 대하여 확장 가능(scalable)하고 그리고/또는 CMOS 회로 제조와 양립할 수(compatible) 있다. 일부 실시예는 탄소 나노튜브와 NMOS FET을 조합하지만, 반도체 디바이스에서의 이중성(duality) 원리에 기초하여, 인가된 전압의 극성에 있어서의 대응하는 변경과 함께 PMOS FET이 NMOS FET을 대신할 수 있다는 것을 유의하여야 한다. 또한, 2단자 NV NT 스위치 및 NV NT 블록 스위치 동작은 나노튜브를 통하는 전류 흐름 방향에 독립적이며 나노튜브의 각 양단(단자)에 인가된 전압 극성에 독립적인 것을 유의하여야 한다. NFET 및 PFET 디바이스 둘 다로 구성된 CMOS 선택 디바이스가 또한 NMOS 또는 PFET FET 선택 트랜지스터를 대신하여 사용될 수도 있다는 것을 더 유의하여야 한다.
3D NV NT 블록 스위치는 메모리 셀에서는 비휘발성 나노튜브 저장 노드로서 그리고 교차점 스위치 매트릭스 애플리케이션에서는 비휘발성 교차점 스위치로서 사용될 수 있다. 일부 실시예에서, 본 출원과 동일자에 제출된 발명의 명칭이 “비 휘발성 나노튜브 다이오드 및 비휘발성 나노튜브 블록과 이를 사용한 시스템 및 이의 제조 방법(Nonvolatile Nanotube Diodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods of Making Same)”인 미국 특허 출원에 보다 상세하게 기재되어 있는 바와 같이, NV NT 블록 스위치는 양 측단에 대해 FxF 만큼 작을 수 있으며, 여기서 F는 최소 기술 노드 치수이다.
나노튜브 기반의 비휘발성 메모리 어레이는 또한 PLA, FPGA 및 PLD 구성에서의 NAND 및 NOR 어레이로서 구성될 수도 있고, 와이어 라우팅(wire routing) 또한 교차점 스위치 매트릭스에서의 나노튜브 기반의 비휘발성 교차점 스위치를 사용하여 구성될 수 있다는 것을 유의하여야 한다. 필드 프로그램가능 로직(Field programmable logic)은 단독형 및 내장형 로직 기능도 형성하도록 나노튜브 기반의 비휘발성 메모리 어레이 및 교차점 스위치 매트릭스의 조합을 사용하여 다수번 재구성될 수 있다.
2차원(2D) 수평 배향 NV MT 스위치 및 3차원(3D) NV NT 블록 스위치
2단자 2D 비휘발성 나노튜브 스위치(NV NT 스위치) 및 2단자 3D 비휘발성 나노튜브 블록 스위치(NV NT 블록 스위치)의 예가 대응하는 도면들에 도시되어 있고 도 8d에 개요되어 있으며, 이는 아래에 더 설명된다. NV NT 스위치 또는 NV NT 블록 스위치는 집적 용이성을 위해 메모리 어레이의 상부 표면에 또는 그 근방에 형성될 수 있거나, 아래에 더 설명되는 바와 같이 높은 밀도(작은 점유면적(footprint))를 위해 선택 트랜지스터에 가까운 셀에 형성될 수 있다.
집적 용이성을 위해, 메모리 셀은 실질적으로 미리 배선된(pre-wired) 메모 리 셀 위의 상부 표면에 또는 그 근방에 형성된(제조된) NV NT 스위치 또는 NV NT 블록 스위치를 갖는 비휘발성 나노튜브 저장 노드를 사용할 수 있으며, 여기에서 선택 트랜지스터(통상적으로 NFET)는 어레이 워드 라인(WL) 및 비트 라인(BL)에 접속된다. 스터드(stud)가 NFET 선택 트랜지스터의 소스를 NV NT 스위치 또는 NV NT 블록 스위치의 제1 단자에 상호접속시키며, 제2 단자는 이차 워드 라인(WWL)으로도 불리는 기준 어레이 라인에 접속된다.
메모리 어레이의 상부 표면 또는 그 근방의 NV NT 스위치 또는 NV NT 블록 스위치는 나노튜브 스위치 집적화를 용이하게 하는데, 반도체 구조가 필요로 하는 거의 모든 성장, 증착 및 에칭 단계가 나노튜브 증착 및 패터닝 전에 완료되기 때문이다. 통상적으로 메모리 어레이가 제조를 완료하는데 나노튜브 스위치 형성만 필요한 단계보다 먼저 형성될 수 있으므로, 제조 사이클의 끝에 가까운 나노튜브 스위치 구조의 집적은 빠른 샘플 준비를 가능하게 한다. 그러나, 일부 실시예에 있어서, 메모리 셀 영역은 소정의 기술 노드 F를 사용하여 제조할 수 있는 최소 사이즈보다 그 면적이 실질적으로 더 클 수 있으며(50 내지 100 % 이상), 예를 들어 NFET 선택 트랜지스터의 소스와, 집적 구조에서 비트 라인 어레이 위에 배치된 대응하는 스위치 단자와의 사이의 스터드 접속이 가능하도록, 비트 라인(BL)이 선택 디바이스 위에 있는 대신에 NFET 선택 디바이스에 인접하게 배치되어 있는 경우에 그러하다.
메모리 어레이의 상부 표면 또는 그 근방의 NV NT 스위치 또는 NV NT 블록 스위치는 패시베이션되지 않은 채(unpassivated) 유지될 수 있고, 패키지에 기 밀(hermetically) 밀봉되고 통상의 조건 하에 테스트되고 또한 고온 및 고방사선과 같은 엄격한 환경에 대한 내성에 대하여 평가될 수 있다. 패시베이션되지 않은 스위치의 예는 아래에 더 설명되는 도 2a, 도 3 및 도 4a에 도시되어 있다.
메모리 어레이의 상부 표면 또는 그 근방의 NV NT 스위치 또는 NV NT 블록 스위치는 패시베이션되고 종래의 패키징 수단을 사용하여 및 패키징될 수 있다. 이와 같이 패시베이션되어 패키징된 칩은 통상의 조건 하에 테스트되고 또한 고온 및 고방사선과 같은 엄격한 환경에 대한 내성에 대하여 평가될 수 있다. 패시베이션된 스위치의 예는 아래에 더 설명되는 바와 같이 도 5a, 도 6a 내지 도 6d, 도 7a와 도 7b, 도 8a 내지 도 8c에 도시되어 있다.
패시베이션된 NV NT 스위치 또는 NV NT 블록 스위치는 또한 고밀도 메모리 셀을 달성하도록 비트 라인 아래에 NFET 선택 트랜지스터 근방에 집적될 수 있다. 도 5a에 도시된 바와 같은 상부 및 하부 접촉을 갖는 NV NT 블록 스위치는, 예를 들어 그 밀도가 6-8F2이며 여기서 F가 최소 기술 노드인 메모리 셀에 집적될 수 있다. 아래에 보다 상세하게 설명되는 바와 같이, 도 8d에 개요된 나노튜브 스위치에 기초한 메모리 셀 사이즈(점유면적) 추정치는 도 20b에 나타나 있다.
2D NV NT 스위치 및 3D NV NT 블록 스위치 구조
도 1a 내지 도 1c는 다양한 접촉 위치들을 갖는, 얇은 비휘발성 나노튜브 소자(NV NT 소자) 및 비휘발성 나노튜브 블록(NV NT 블록)으로 불리는 더 두꺼운 비휘발성 나노튜브 소자의 사시도들을 도시한다. 도 1a 내지 도 1c에 도시된 바와 같 이, NV NT 소자 및 접촉의 조합은 2차원(2D) NV NT 스위치를 형성하고, NV NT 블록 및 접촉의 조합은 3차원(3D) NV NT 블록 스위치를 형성한다. 3D NV NT 블록 스위치는 아래에 더 설명되는 바와 같이, 제조상 이점과 보다 고밀도의 메모리 셀 및 교차점 스위치 어레이를 위해, 메모리 어레이 셀에서의 비휘발성 나노튜브 저장 노드(NV NT 저장 노드) 뿐만 아니라 교차점 스위치로서 NV NT 스위치를 대신하여 사용될 수 있다. 도 1a 내지 도 1c에 도시된 NV NT 스위치 및 NV NT 블록 스위치는 가능한 스위치 구성의 예시적인 부분예들이며, 이들 중 일부 실시예는 본 출원과 동일자에 제출된 발명의 명칭이 “비휘발성 나노튜브 다이오드 및 비휘발성 나노튜브 블록과 이를 사용한 시스템 및 이의 제조 방법(Nonvolatile Nanotube Diodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods of Making Same)”인 미국 특허 출원에 기재되어 있다.
도 1a의 사시도에 도시된 NV NT 스위치(1000A)는 비교적 얇은(예컨대, 약 0.5 nm 내지 약 10 nm 미만) 비휘발성 나노튜브 소자(1005) 및 하부 접촉 위치(1010 및 1015)를 갖는 NV NT 스위치를 도시한다. 접촉 위치는, 아래에 더 설명되는 바와 같이 그리고 미국 특허 출원 번호 제11/280,786호에서와 같이, 단자(도시되지 않음)가 나노튜브 소자(1005)의 표면에 접촉하는 곳을 나타낸다.
도 1b의 사시도에 도시된 NV NT 블록 스위치(1000B)는 하부 접촉 위치(1030) 및 상부 접촉 위치(1025-2)와 측부 접촉 위치(1025-1)를 포함한 상부/측부 접촉 위치(1025)를 가지며 NV NT 블록(1020)(예컨대, 통상적으로 임의의 소정 치수에서 10 nm 이상)을 갖는 NV NT 블록 스위치를 도시한다. 하부 접촉 위치(1030)와 측부 접 촉 위치(1025-1)의 에지들은 오버랩 간격 LOL 만큼 떨어져 있다. 접촉 위치는, 아래에 더 설명되는 바와 같이 그리고 본 출원과 동일자에 제출된 발명의 명칭이 “비휘발성 나노튜브 다이오드 및 비휘발성 나노튜브 블록과 이를 사용한 시스템 및 이의 제조 방법(Nonvolatile Nanotube Diodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods of Making Same)”인 미국 특허 출원에서와 같이, 단자(도시되지 않음)가 NV NT 블록(1020)의 표면에 접촉하는 곳을 나타낸다.
도 1c의 사시도에 도시된 NV NT 블록 스위치(1000C)는 하부 접촉 위치(1040) 및 상부 접촉 위치(1045)를 가지며 NV NT 블록(1035)(예컨대, 임의의 소정 치수에서 10 nm 이상)을 갖는 NV NT 블록 스위치를 도시한다. 접촉 위치는, 아래에 더 설명되는 바와 같이 그리고 본 출원과 동일자에 제출된 발명의 명칭이 “비휘발성 나노튜브 다이오드 및 비휘발성 나노튜브 블록과 이를 사용한 시스템 및 이의 제조 방법(Nonvolatile Nanotube Diodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods of Making Same)”인 미국 특허 출원에서와 같이, 단자(도시되지 않음)가 NV NT 블록(1035)의 표면에 접촉하는 곳을 나타낸다. 3D NV NT 블록 스위치(1000C)는 2D NV NT 스위치 및 3D NV NT 블록 스위치의 다른 실시예에 비하여 상대적으로 작은 면적을 점유한다(상대적으로 작은 점유면적을 갖는다).
NV NT 스위치(1000A)는 도 2a에서 아래에 더 설명되는 NV NT 스위치(2000)에 대응하며, 여기에서 나노튜브 소자(1005A)는 나노튜브 소자(2035)에 대응하고, 접촉 위치(1010)는 접촉 단자(2010)의 위치에 대응하고, 접촉 위치(1015)는 접촉 단 자(2015)의 위치에 대응한다.
미국 특허 출원 번호 제11/280,786호에 보다 상세하게 기재되어 있는 도 2a는, 기판(2025)에 의해 지지되는 연합된 절연체 및 배선층(2020)의 표면 상에 있는 절연체층(2030) 상에 패터닝된 나노튜브 소자(2035)를 포함하는 NV NT 스위치(2000)를 도시한다. 패터닝된 나노튜브 소자(2035)는 평면 표면 상의 나노패브릭이고, 단자(전도성 소자)(2010 및 2015)와 부분적으로 중첩하며 이와 접촉한다. 접촉 단자(2010 및 2015)는, 패터닝된 나노튜브 소자(2035)의 형성 전에, 기판(2025) 상에 있는 연합된 절연체 및 배선층(2020) 바로 위에 증착 및 패터닝된다. 비휘발성 나노튜브 스위치 채널 길이 LSW-CH는 접촉 단자(2010과 2015) 사이의 간격이다. 기판(2025)은 세라믹이나 유리와 같은 절연체, 반도체, 또는 유기 경성(rigid) 또는 유연성 기판일 수 있다. 기판(2025)은 또한 유기일 수도 있고, 유연성 또는 강성(stiff)일 수 있다. 절연체(2020 및 2030)는 SiO2, SiN, Al2O3, 또는 다른 절연체 재료일 수 있다. 단자(2010 및 2015)는 Ru, Ti, Cr, Al, Al(Cu), Au, Pd, Ni, W, Cu, Mo, Ag, In, Ir, Pb, Sn과 같은 다양한 접촉 및 상호접속 금속 원소 뿐만 아니라, TiAu, TiCu, TiPd, PbIn, 및 TiW와 같은 금속 합금, 기타 적합한 전도체, 또는 RuN, RuO, TiN, TaN, CoSix 및 TiSix와 같은 전도성 질화물, 산화물, 또는 실리사이드(silicides)를 사용하여 형성될 수 있다.
미국 특허 출원 번호 제11/280,786호에 보다 상세하게 기재되어 있는 도 2b는 패시베이션 전의 비휘발성 나노튜브 스위치(2000')의 SEM 이미지를 도시하고, 도 2a의 단면도에서의 비휘발성 나노튜브 스위치(2000)에 대응한다. 비휘발성 나노튜브 스위치(2000')는 나노패브릭 소자(2035'), 접촉 단자(2010 및 2015)에 각각 대응하는 접촉 단자(2010' 및 2015'), 및 절연체 및 배선층(2020)에 대응하는 절연체(2020')를 포함한다. 미국 특허 출원 번호 제11/280,786호에 보다 상세하게 기재되어 있는 바와 같이, 스위치(2000')와 같은 예시적인 비휘발성 나노튜브 스위치는 250 nm 내지 22 nm 범위의 채널 길이 LCHANNEL을 갖도록 제조됨으로써 비휘발성 나노튜브 스위치 사이즈를 감소시키고 프로그래밍 전압을 낮추었지만, 다른 적합한 채널 길이가 사용될 수 있다.
미국 특허 출원 번호 제11/280,786호에 보다 상세하게 기재되어 있는 개별 비휘발성 나노튜브 스위치의 실험 테스트에서는, 도 2a의 단면도에 도시되어 있으며 도 2b에 도시된 NV NT 스위치(2000')의 SEM 사진에 대응하는 스위치(2000)와 같은 비휘발성 나노튜브 스위치가 도 2c의 그래프(2050)에 의해 나타난 바와 같이 ON 저항과 OFF 저항 사이를 오천만번보다 많은 횟수 순환하였음을 보여준다. 각각 전도와 비전도, 즉 ON과 OFF 스위치 상태 사이의 5 자릿수보다 더 큰 크기 차이의 저항의 경우, 전도(ON) 상태 저항은 통상적으로 10 kOhm 내지 50 kOhm의 범위에 있으며, 비전도(OFF) 상태 저항은 통상적으로 1 GOhm을 초과한다. 더 짧은 채널 길이, 예를 들어 50 nm를 갖는 개별 비휘발성 나노튜브 스위치의 테스트의 결과, 미국 특허 출원 번호 제11/280,786호에서 설명된 바와 같이, 8 내지 10 볼트 대신 4-5 볼트와 같이 기록 0 및 기록 1 전압 레벨이 더 낮아졌다.
도 3은 도 2a에 도시된 NV NT 스위치(2000)의 변형예인 NV NT 스위치(3000)를 도시하며, 접촉 단자(3010 및 3015)에 의해 지지되며 이와 접촉하는 패터닝된 나노튜브 소자(3045), 단자(3010)와 물리적 및 전기적 접촉하는 접촉 단자 연장부(3040), 및 절연체(3035)를 포함한다. 절연체(3042)는 평탄화된 구조를 완성하지만, 통상적으로 패터닝된 나노튜브 소자(3045)와 접촉하지 않는다. 도 3에 도시된 바와 같이, NV NT 스위치(3000) 채널 길이를 더 짧은 LSW-CH로 감소시키도록 공지된 바람직한 제조 방법을 사용하여 절연체(3030 및 3035) 및 연장된 접촉 단자(3040)가 기본 NV NT 스위치(2000) 구조에 추가된 점을 제외하고는, NV NT 스위치(3000)는 NV NT 스위치(2000)와 대략 동일한 전체 치수를 갖는다. 미국 특허 출원 번호 제11/280,786호에 기재된 바와 같이, 더 짧은 LSW-CH 채널 길이는 NV NT 스위치(3000) 동작 전압을 감소시킬 수 있는데, 접촉 단자(3010 및 3015)가 예를 들어 150 내지 250 nm 만큼 떨어져 있을 수 있는 동안, LSW-CH 길이가 예를 들어 5 내지 50 nm 길이 범위에 있을 수 있기 때문이다. LSW-CH 길이는, 그의 전체 내용이 참조에 의해 여기에 포함되는 종래 기술의 미국 특허 제4,256,514호에 기재된 것들과 같이, 공지된 바람직한 측벽 스페이서 방법을 사용하여 접촉 단자(3010 및 3015)의 노출된 상위 영역 상에 증착될 때 절연체(3035)의 두께에 의해 부분적으로 결정된다. 절연체(3030)의 상부 표면(3030')과 접촉 단자(3010 및 3015)의 공면을 이루는(coplanar) 상부 표면 사이의, 접촉 단자(3010 및 3015)의 노출된 상위 영역은 예를 들어 10 내지 500 nm 범위에 있을 수 있다. 절연체(3030)의 상부 표면(3030') 은 공면을 이루는 접촉 단자(3010 및 3015)의 상부 표면 아래의 원하는 깊이까지 절연체(3030)의 선택적 방향성 에칭의 바람직한 산업 방법에 의해 형성될 수 있다. 절연체(3030) 및 접촉 단자(3010 및 3015)는 기판(3025) 상에 있는 절연체 및 배선층(3020)과 접촉한다.
절연체(3035)는 공지된 바람직한 산업 방법을 사용하여 예를 들어 5 내지 50 nm와 같은 원하는 스위치 채널 길이 LSW-CH에 대응하는 두께로 증착된 다음, 바람직한 방법을 사용하여 패터닝된다.
이어서, 그의 전체 내용이 참조에 의해 여기에 포함되는 종래 기술의 미국 특허 제4,944,836호에 기재된 바와 같이, 바람직한 방법으로 전도체층을 증착하고, 화학-기계적 연마(CMP)와 같은 바람직한 방법이 연합된 절연체 및 전도체층에 적용된다. 공정상 이 시점에서, LSW-CH가 도 3에 도시된 바와 같이 정의되고, 접촉 단자(3015) 및 접촉 단자 연장부(3040)와 접촉하는 접촉 단자(3010)도 또한 정의된다.
다음으로, 증착 및 평탄화의 바람직한 방법을 사용하여 절연체(3042)가 형성된다. 그 다음, 바람직한 방법은 포함된 특허 출원들에 기재된 바와 같이 나노튜브 소자(3045)를 패터닝한다.
기판(3025)은 세라믹 또는 유리와 같은 절연체, 반도체, 또는 유기 경성 또는 유연성 기판일 수 있다. 기판(3025)은 또한 유기일 수 있고, 유연성 또는 강성일 수 있다. 절연체(3020, 3030, 3035, 및 3042)는 SiO2, SiN, Al2O3, 또는 다른 절 연체 재료일 수 있다. 접촉 단자(3010 및 3015) 및 접촉 단자 연장부(3040)는 Ru, Ti, Cr, Al, Al(Cu), Au, Pd, Ni, W, Cu, Mo, Ag, In, Ir, Pb, Sn과 같은 다양한 접촉 및 상호접속 금속 원소 뿐만 아니라, TiAu, TiCu, TiPd, PbIn, 및 TiW와 같은 금속 합금, 기타 적합한 전도체, 또는 RuN, RuO, TiN, TaN, CoSix 및 TiSix와 같은 전도성 질화물, 산화물, 또는 실리사이드를 사용하여 형성될 수 있다.
NV NT 스위치(2000 및 3000)는 덮고 있는 절연체 보호층이 없는 것으로 도시되어 있다. 반도체 칩의 상층 상에 NV NT 스위치가 형성되는 경우, 칩 동작에 절연은 필요하지 않다. 그러나, 칩은 통상적으로 기계적 취급 및 환경 오염과 습기로부터의 보호를 보장하도록 기밀 밀봉되는 패키지 내에 실장된다. NV NT 스위치가 반도체 기판에 더 가까이 집적되어야 하거나, 아니면 기밀 밀봉되지 않는 경우, 도 5a, 도 6a 내지 도 6d, 도 7a, 도 7b, 및 도 8a 내지 도 8c에 관련하여 아래에 더 설명되는 바와 같이, NV NT 스위치는 절연층을 사용하여 보호될 수 있다.
본 출원과 동일자에 제출된 발명의 명칭이 “비휘발성 나노튜브 다이오드 및 비휘발성 나노튜브 블록과 이를 사용한 시스템 및 이의 제조 방법(Novolatile Nanotube Diodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods of Making Same)”인 미국 특허 출원에 보다 상세하게 기재되어 있는 도 4a는 도 1b에 도시된 3D NV NT 블록 스위치(1000B)에 대응하는 NV NT 블록 스위치(4000)를 도시한다. 스위치(4000)는 NV NT 스위치(2000 및 3000)와 대략 동일한 면적을 점유한다. NV NT 블록 스위치(4000)는 또한 하부 접촉 단자(4015)와 NV NT 블록(4035)의 에지 사이의 간격에 의해 결정되는 NV NT 블록 중첩 길이 LOL을 특징으로 한다. NV NT 블록 스위치(4000)는 측부 표면 접촉(4040A)과 상부 표면 접촉(4040B)에 의해 형성된 측부/상부 표면 접촉(4040) 및 접촉 단자(4015)에 의해 형성된 하부 표면 접촉(4042)의 조합을 포함한다. 하부 표면 접촉(4042)은 도 1b의 사시도에 도시된 NV NT 블록 스위치(1000B)에서의 하부 표면 접촉 위치(1030)에 대응하고, 측부/상부 표면 접촉(4040)은 상부/측부 표면 접촉 위치(1025)에 대응하고, 상부 표면 접촉(4040B)은 상부 표면 접촉 위치(1025-2)에 대응하고, 측부 표면 접촉(4040A)은 측부 표면 위치(1025-1)에 대응하고, NV NT 블록(4035)은 NV NT 블록(1020)에 대응한다. 유효한 중첩 길이 LOL은 하부 표면 접촉(4042)의 에지와 아래에 더 설명되는 측부/상부 표면 접촉(4040) 사이의 간격이다. 접촉 단자(4010)는 전도체(4045)에 의해 측부/상부 표면 접촉(4040)에 접속된다. 전도체(4045) 및 표면 접촉(4040)을 동시에 증착 및 패터닝하는데 바람직한 제조 방법이 사용됨으로써, 연합된 전도체/접촉(4045/4040) 상호접속 수단을 형성할 수 있다. NV NT 블록 측부 표면은 연합된 전도체/접촉(4045/4040)을 마스크로서 사용하여 나노튜브 블록 패브릭의 노출된 부분을 방향성 에칭하는 바람직한 방법에 의해 부분적으로 정의될 수 있다. NV NT 블록(4035) 측부 표면(4043)( 및 도 4a에서는 보이지 않는 다른 2개의 측부 표면)이 노출된다. 나토튜브 패브릭 층을 에칭하는 방법은 포함된 특허 참조문헌들에 기재되어 있다.
접촉 단자(4010 및 4015)는 패터닝된 나노튜브 블록(4035) 형성 전에 기 판(4025) 상에 있는 연합된 절연체 및 배선층(2020) 바로 위에 증착 및 패터닝된다. 기판(4025)은 세라믹 또는 유리와 같은 절연체, 반도체, 또는 유기 경성 또는 유연성 기판일 수 있다. 기판(4025)은 또한 유기일 수 있고, 유연성 또는 강성일 수 있다. 절연체(2020 및 4030)는 SiO2, SiN, Al2O3, 또는 다른 절연체 재료일 수 있다. 단자(4010 및 4015)는 Ru, Ti, Cr, Al, Al(Cu), Au, Pd, Ni, W, Cu, Mo, Ag, In, Ir, Pb, Sn과 같은 다양한 접촉 및 상호접속 금속 원소 뿐만 아니라, TiAu, TiCu, TiPd, PbIn, 및 TiW와 같은 금속 합금, 기타 적합한 전도체, 또는 RuN, RuO, TiN, TaN, CoSix 및 TiSix와 같은 전도성 질화물, 산화물, 또는 실리사이드를 사용하여 형성될 수 있다.
NV NT 블록 스위치(4000)에 대응하는 예시적인 비휘발성 나노튜브 블록 스위치의 실험 ON/OFF 스위칭 테스트 결과는 도 4b에 도시된 그래프(4500)에 관련하여 설명되며, 여기에서 기록 0은 삭제(erase)에 대응하며 그 결과 높은 저항의 OFF 상태가 되는 것이고, 기록 1은 프로그램에 대응하며 그 결과 낮은 저항의 ON 상태가 되는 것이다. 테스트 조건 및 결과는 포함된 특허 참조문헌들에 보다 상세하게 기재되어 있다. 그래프(4500)는 100 사이클 동안 6 볼트의 하나의 기록 0 전압 펄스, 6 볼트의 하나의 기록 1 전압 펄스를 인가하고, 각각의 ON/OFF 사이클에서 ON 저항을 측정하는 전기적 테스트의 결과를 나타낸다. ON 저항값(4555)은 통상적으로 120 kOhm 내지 1 MOhm 범위에 있고, OFF 저항값(4560)은 1 GOhm을 넘는 최고값을 가지며 통상적으로 100 MOhm 이상이다. 두 경우에, ON 저항값(4565)은 1 GOhm을 넘으며 ON 상태로의 전환 실패를 나타냈다.
도 5a는 본 출원과 동일자에 제출된 발명의 명칭이 “비휘발성 나노튜브 다이오드 및 비휘발성 나노튜브 블록과 이를 사용한 시스템 및 이의 제조 방법(Nonvolatile Nanotube Diodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods of Making Same)”인 미국 특허 출원에 더 기재되어 있는 3D 다이오드-스티어링(steering) 메모리 어레이의 2개의 동일한 메모리 셀, 즉 셀 1 및 셀 2를 도시한다. 셀 1(셀 2와 동일함)은 하부 표면 접촉 단자(5020)에서 NV NT 블록 스위치(5005)와 접촉하는 하나의 단자 및 어레이 배선 전도체(5015)와 접촉하는 또 다른 다이오드(5010) 단자를 갖는 스티어링 다이오드(5010)를 포함한다. NV NT 블록 스위치(5005) 상부 접촉(5040)은 어레이 배선 전도체(5050)와 접촉한다. NV NT 블록 스위치(5005)는 NV NT 블록(5030)과 접촉하는 상부 접촉(5040) 및 NV NT 블록(5030)과 접촉하는 하부 접촉(5020)을 포함한다. NV NT 블록 스위치(5005)는 유전체(5060)에 매립된다. NV NT 블록 스위치(5005)는 상대적으로 고밀도인데(상대적으로 작은 점유면적을 차지함), 상부 및 하부 접촉과 NV NT 블록(5030) 측부 표면이, 포함된 특허 참조문헌들에 더 기재되어 있는 자가 정렬된(self-aligned) 트렌치의 바람직한 제조 방법에 의해 정의될 수 있고, FxF의 최소 NV NT 저장 노드 치수를 형성하는데 사용될 수 있기 때문이다. NV NT 블록 스위치(5005)가 다이오드(5010) 선택(스티어링) 디바이스와 집적되는 것으로 도시되지만, NV NT 블록 스위치(5005)는 예를 들어 도 18a 내지 도 18c에 관련하여 아래에 더 설명되는 바와 같이 상대적으로 고밀도의 메모리 어레이를 형성하도록 NFET 선 택 디바이스와 조합될 수 있다.
도 1c의 사시도에서 상기에 더 설명한 NV NT 블록 스위치(1000C)는 도 5a에 도시된 NV NT 블록(5030)에 대응하는 NV NT 블록(1035)을 도시한다. 하부 접촉 위치(1040)는 하부 접촉(5020)에 대응하고, 상부 접촉 위치(1045)는 상부 접촉(5040)에 대응한다.
NV NT 블록 스위치(5010)의 측방 치수는 FxF의 최소 치수 만큼 작을 수 있다. NV NT 블록(5030) 측방 치수는 최소 치수 F보다 클 수 있고, NV NT 블록(5030) 측부 치수들이 동일해야 하는 것은 아니다. 또한 NV NT 블록 스위치(5010) 뿐만 아니라 여기에 설명된 다른 NV NT 블록 스위치들의 수직(두께) 치수가 전반적으로 기술 노드에 의해 제공되는 최소 치수 F에 의해 제한되지 않는다는 것을 유의하자. 대신에, 본 출원과 동일자에 제출된 발명의 명칭이 “비휘발성 나노튜브 다이오드 및 비휘발성 나노튜브 블록과 이를 사용한 시스템 및 이의 제조 방법(Nonvolatile Nanotube Diodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods of Making Same)”인 미국 특허 출원에 보다 상세하게 기재되어 있는 바와 같이, 수직(두께) 치수는 선택될 수 있는 나노튜브 패브릭의 두께와 관련되며, 예를 들어 접촉들(5020과 5040) 사이의 전기적 접촉을 실질적으로 억제하기에 충분히 두껍도록 선택될 수 있다. 접촉 및 전도체 재료의 예는 Al, Au, W, Ta, Cu, Mo, Pd, Ni, Ru, Ti, Cr, Ag, In, Ir, Pb, Sn과 같은 금속 원소 뿐만 아니라, TiAu, TiCu, TiPd, PbIn, 및 TiW와 같은 금속 합금, 기타 적합한 전도체, 또는 TiN과 같 은 전도성 질화물, 산화물, 또는 RuN, RuO, TiN, TaN, CoSix 및 TiSix와 같은 실리사이드를 포함한다. 절연체는 SiO2, SiN, Al2O3, 또는 다른 절연체 재료일 수 있다.
NV NT 블록 스위치(5000)에 대응하는 비휘발성 나노튜브 블록 스위치의 실험 ON/OFF 스위칭 테스트 결과가 도 5b에 도시된 그래프(5070)와 관련하여 설명되며, 여기에서 기록 0은 삭제에 대응하며 그 결과 높은 저항의 OFF 상태가 되는 것이고, 기록 1은 프로그램에 대응하며 그 결과 낮은 저항의 ON 상태가 되는 것이다. 테스트 조건 및 결과는 포함된 특허 참조문헌들에 보다 상세하게 기재되어 있다. 그래프(5070)는 100 사이클 동안 6 볼트의 하나의 기록 0 전압 펄스, 6 볼트의 하나의 기록 1 전압 펄스를 인가하고, 각각의 ON/OFF 사이클에서 ON 저항을 측정하는 전기적 테스트의 결과를 나타낸다. ON 저항값(5075)은 통상적으로 120 kOhm 내지 1 MOhm 범위에 있으며, OFF 저항값(5080)은 1 GOhm을 넘는 최고값을 가지며 통상적으로 100 MOhm 이상이다.
2V NV NT 스위치 및 3D NV NT 블록 스위치 구조에 적용된 절연체
NV NT 스위치 및 NV NT 블록 스위치의 일부 실시예는 칩의 상부 표면 상에 형성되고 절연체의 사용 없이 기밀 밀봉된 환경에서 패키징될 수 있다. 예를 들어, 도 2a 및 도 3에 관련하여 상기에 더 설명한 비절연(non-insulated) NV NT 스위치는, 나노튜브 소자가 공면을 이루는 접촉 단자 및 절연체의 상부 표면 상에 증착 및 패터닝되면 형성된다. 절연된 NV NT 스위치 및 NV NT 블록 스위치의 예는 아래에 더 설명된다.
비기밀(non-hermetically) 밀봉된 환경에서 패키징된 NV NT 스위치를 갖는 스위치의 경우, 하나 또는 여러 절연체층이 NV NT 스위치 구조에 추가될 수 있다. 또한, 예를 들어 보다 고밀도의 메모리 셀의 경우, NV NT 스위치는 실리콘 기판에 가깝고 예를 들어 비트 라인 어레이 아래의 NFET와 같은 셀 선택 트랜지스터 근방에 집적될 수 있다. 따라서, 다수의 절연층은 일부 메모리 어레이 구조에 집적된 NV NT 스위치 위에 사용될 수 있다. 절연체는 나노튜브 소자와 상호작용하여 스위칭에 필요한 전압 임계치 및 전류값과 같은 NV NT 스위치의 전기적 특성을 변경할 수 있다. 일부 절연체는 임계 전압 및 전류를 낮춤으로써 전기적 특성을 향상시킬 수 있다. NV NT 스위치 절연체 접근법의 에는 도 5a, 도 6a 내지 도 6d, 도 7a, 도 7b, 및 도 8a 내지 도 8c에 관련하여 아래에 더 설명되어 있다. 일부 경우에, 하나 이상의 절연층을 추가하는 것은 하나 이상의 추가의 마스크 층의 사용을 수반할 수 있다.
NV NT 블록 스위치의 일부 실시예는, 도 1b와 도 1c, 및 도 4a와 도 5a에 도시된 바와 같이 절연체가 NV NT 블록 구조의 상부 표면과 접촉하지 않도록, 전도체에 대한 상부 접촉을 갖도록 제조될 수 있다. 그러나, 도 4a와 도 5a에 도시된 NV NT 블록 스위치 구조의 경우 절연체가 일부 측벽 표면과 접촉할 수 있다. NV NT 블록 스위치는, 도 4a와 도 4b, 및 도 5a와 도 5b에 도시된 바와 같은 상부 및 하부 접촉과 상부/측부 및 하부 접촉 뿐만 아니라, 단부 전용, 단부 및 측부 접촉과 같은 기타 접촉 구성, 및 포함된 특허 참조문헌들에 더 설명되어 있는 기타 접촉 옵션과 같은 광범위하게 다양한 접촉 구성을 가지고 동작한다.
NV NT 블록 스위치의 일부 실시예는, 도 8c에 관련하여 아래에 더 설명되는 바와 같이, 6개 면 중 5개 상에 전도체(절연체는 아님)에만 대한 접촉을 가지며, 커버되거나 둘러싸인(감싸인(enrobed)) NV NT 블록 스위치를 형성함으로써 하부 NV NT 블록 영역의 작은 일부분만 하층의 절연체와 접촉하도록 남길 수 있다. 이러한 커버되거나 둘러싸인 NV NT 블록 스위치는, 집적 회로 공정 및 구조에 일반적으로 사용되는 다양한 절연체에 대하여 나노튜브 전기적 특성의 감소된 민감도(sensitivity)로 인해, NV NT 스위치 및 기타(둘러싸이지 않은) NV NT 블록 스위치보다 용이하게 다양한 조립 수준으로 집적할 수 있다. 즉, 커버되거나 둘러싸인 NV NT 블록 스위치는 집적 회로 제조에 사용되는 보다 넓은 범위의 절연체와 양립할 수 있다. 그러나, 일부 실시예에서, 커버되거나 둘러싸인 NV NT 블록 스위치는 도 5a에 도시된 바와 같이 상부 및 하부 접촉을 갖는 NV NT 블록 스위치(5000)보다 밀도가 적을 수(더 큰 점유면적을 가질 수) 있다.
도 6a는 도 2a에 도시된 NV NT 스위치(2000)에 절연체(6010)의 추가에 의해 형성된 절연된 NV NT 스위치(6000)를 도시한다. 패터닝된 나노튜브 소자(2035)는 하층의 절연체(2030) 및 덮고 있는 절연체(6010)와 접촉할 수 있다. 아래에 더 설명되는 바와 같이 그리고 포함된 특허 참조문헌들에서와 같이 바람직한 패시베이션층이 NV NT 스위치(6000)에서의 절연체(6010 및 2030)로서 사용될 수 있다.
패시베이션층은 다음 특성들 중 일부 또는 전부를 가질 수 있다. 첫 번째로, 패시베이션층은 효과적인 습기 배리어를 형성할 수 있으며, 나노튜브의 물에의 노출을 실질적으로 방지한다. 두 번째로, 패시베이션막은 메모리 디바이스의 스위칭 메커니즘을 방해하지 않을 수 있고, 바람직하게 메모리 디바이스의 스위칭 메커니즘을 개선할 수 있다. 세 번째로, 패시베이션 막은 집적 구조를 형성하는데 사용되는 바람직한 공정 흐름에 관련하여 다른 절연체, 전도체, 및 반도체와 양립할 수 있다.
패시베이션층은 SiO2, SiN, Al2O3, 폴리이미드, 및 PSG(포스포실리케이트 글래스) 산화물, LTO(planarizing low temperature oxide) 산화물, 스퍼터링된 산화물 또는 질화물, 플로우필(flowfill) 산화물, 산화물 및 질화물의 CVD(chemical vapor deposition), ALD(atomic layer deposition) 산화물과 같은 기타 절연 재료를 포함하지만 이에 한정되는 것은 아닌, CMOS 산업에서 공지된 임의의 적합한 재료로부터 형성될 수 있다. PVDF(폴리비닐리덴 플루오라이드) 절연 재료도 또한 사용될 수 있다. 이들 절연체의 조합, 또는 다른 적합한 절연체도 또한 사용될 수 있다.
절연체(6010 및 2030)는 또한 산업계에서 입수가능한 NMP 또는 시클로헥사논(cyclohexanone)과 같은 하나 이상의 유기 용매에 용해된 희생 중합체 폴리프로필렌 카르보네이트(PPC)를 증착 및 패터닝하도록 바람직한 방법을 사용하여 형성될 수 있다. 폴리프로필렌 카르보네이트의 특성의 설명은, 예를 들어 엠파워 매트리얼 인크(Empower Materials, Inc.) 회사로부터 입수가능한 인용 기술 데이터에서 찾아볼 수 있다. UnityTM 희생 중합체 및 폴리에틸렌 카르보네이트 희생 중합체와 같은 다른 희생 중합체도 또한 사용될 수 있다. UnityTM 중합체에 대한 정보는 제조업자 BF굿리치(BFGoodrich, 미국 오하이오주 클레브랜드 소재)로부터 입수가능하다. 희생 중합체 사용은 포함된 특허 참조문헌들에 더 설명되어 있다. 이들 재료는 또한 다른 재료와 함께 사용될 수 있고, 즉 포함된 특허 참조문헌들에 더 설명되어 있는 바와 같이 SiO2와 같은 절연체와 함께 PPC 또는 UnityTM 중합체가 사용될 수 있다.
도 6b는 도 2a에 도시된 NV NT 스위치(2000)에, 패터닝된 나노튜브 소자(2035)와 접촉하는 절연체(6025), 및 절연체(6025), 접촉 단자(2010 및 2015), 및 절연체(2030)의 일부분과 접촉하는 절연체(6030)를 추가함으로써 형성된 절연된 NV NT 스위치(6020)를 도시한다. 절연체(6025)는 상기에 더 설명한 PPC 및 Unity와 같은 희생 중합체를 적용하는 바람직한 방법에 의해 형성될 수 있다. 절연체(6030)는 예를 들어 SiO2와 같은 절연체를 적용하는 바람직한 방법에 의해 형성될 수 있다.
도 6c는 NV NT 스위치(6020)에 대응하는 절연된 NV NT 스위치(6040)를 도시한다. 그러나, NV NT 스위치(6040)를 형성할 때, NV NT 스위치(6020)에 사용된 절연체(6025)는 절연층을 통하여 증발될 수 있는 상기에 더 설명한 PPC 또는 Unity와 같은 희생 중합체를 사용하여 형성될 수 있다. 도 6c는 포함된 특허 참조문헌들에 더 상세하게 기재되어 있는 바와 같이 패터닝된 나노튜브 소자(2035) 위에 갭 영역(6045)을 형성하도록 절연층(6050)(예를 들어, SiO2)을 통하여 희생 중합체 절연체(6025)의 증발 후의 NV NT 스위치(6040)를 도시한다.
도 6d는 NV NT 스위치(6040)에 대응하는 절연된 NV NT 스위치(6060)를 도시 한다. 그러나, 희생 절연체(도시되지 않음)가 절연체(6050)를 통하여 증발됨으로써, 패터닝된 나노튜브 소자(2035) 위에 갭 영역(6065)을 생성하고, 패터닝된 나노튜브 소자(2035) 아래의 절연체(6070)에 매립되는 나노튜브 소자(2035) 아래의 갭 영역(6065')을 생성하였다. 갭 영역을 가지며 패터닝된 나노튜브 소자를 갖는 NV NT 스위치의 개선된 성능 특성은 포함된 특허 참조문헌들에 더 설명되어 있다.
도 7a는 도 3에 도시된 NV NT 스위치(3000)에 절연체(7010)를 추가함으로써 형성된 자가 정렬된 채널 길이 LSW-CH를 갖는 절연된 NV NT 스위치(7000)를 도시한다. 패터닝된 나노튜브 소자(3045)는 하층의 접촉 단자(3010 및 3015), 접촉 단자 연장부(3040), 및 절연체(3035)와 접촉한다. 패터닝된 나노튜브 소자(3045)는 또한 덮고 있는 절연체(7010)와도 접촉한다. 패시베이션층은 상기에 더 설명되어 있으며, 아래에 그리고 포함된 특허 참조문헌들에 더 설명되어 있다.
도 7b는 NV NT 스위치(7000)에 대응하는 절연된 NV NT 스위치(7050)를 도시한다. 그러나, 희생 절연체가 절연체(7065), 예를 들어 SiO2를 통하여 증발됨으로써, LSW-CH 영역 위에 위치된 패터닝된 나노튜브(3045)의 일부분 위에 그리고 LSW-CH 채널 영역의 양측 상의 패터닝된 나노튜브 소자(3045) 위로 연장하는 갭(7060)을 형성하였다. 갭 영역의 예는 도 6a 내지 도 6d에 관련하여 상기에 더 설명되어 있고, 포함된 특허 참조문헌들에 보다 상세하게 설명되어 있다.
도 8a는 도 4a에서 상기에 더 설명한 비절연 NV NT 블록 스위치(4000)와 유사한 절연된 NV NT 블록 스위치(8000)를 도시한다. 절연된 NV NT 블록 스위 치(8000)는 메모리 셀에서 도 6a 내지 도 6d, 및 도 7a와 도 7b에 도시된 NV NT 스위치 대신에 사용될 수 있다. 도 8a에 도시된 NV NT 블록 스위치(8000)는, 절연체(8010)가 접촉(4040) 영역을 포함하는 전도체(4045), NV NT 블록(4035)의 측부 표면(4043)과 같은 노출된 측부 표면, 및 절연체(4030)와 접촉하도록 NV NT 블록 스위치(4000)의 표면 상에 절연체(8010)를 증착함으로써 형성된다. 절연체(8010)는 접촉(4040B)이 전도체(4045)에 의해 커버되기 때문에 NV NT 블록(4035)의 상부 표면과 접촉하지 않고, 또한 접촉(4040A)이 전도체(4045)에 의해 커버되기 때문에 NV NT 블록(4035)의 하나의 측부 표면과 접촉하지 않는다. 절연체(8010) 재료는 도 6a에 관련하여 상기에 더 설명한 절연체(6010) 재료와 유사할 수 있다.
도 8b에 도시된 NV NT 블록 스위치(8020)는 절연체(8030)를 형성하기 전에 도 6a 내지 도 6d 및 도 7a와 도 7b에 관련하여 상기에 더 설명한 희생 영역과 유사한 희생 중합체 영역(도시되지 않음)을 포함시킴으로써 형성된다. 이러한 희생 중합체 영역은 도 6b에서 상기에 더 설명한 바와 같이 절연체 구조에 남을 수 있거나, 또는 도 6c 및 도 6d에 도시된 바와 같은 갭 영역을 형성하도록 절연체(8030)와 같은 절연체를 통하여 증발될 수 있다. 갭 영역(8040)은 절연체(8030)와 NV NT 블록(4035)의 노출된 측부 표면(4043) 사이의 접촉을 방지한다. 다른 NV NT 블록(4035) 측부 표면(도 8b에서는 보이지 않음)이 NV NT 블록(4035)과 절연체(8030) 사이의 측부 표면 접촉을 방지하는 갭 영역을 포함할 수 있다. 갭 영역 및 바람직한 제조 방법은 도 6c, 도 6d, 및 도 7b에 관련하여 상기에 더 설명되어 있으며, 포함된 특허 참조문헌들에 더 설명되어 있다.
NV NT 블록 스위치는 도 4a와 도 5a에 도시된 바와 같은 상부 및 하부 접촉과 상부/측부 및 하부 접촉 뿐만 아니라 단부 전용, 단부 및 측부 접촉과 같은 기타 접촉 구성, 및 본 출원과 동일자에 제출된 발명의 명칭이 “비휘발성 나노튜브 다이오드 및 비휘발성 나노튜브 블록과 이를 사용한 시스템 및 이의 제조 방법(Nonvolatile Nanotube Diodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods of Making Same)”인 미국 특허 출원에서 설명된 것들과 같은 기타 접촉 옵션과 같은 광범위하게 다양한 기하학 및 접촉 구성으로 전기적으로 동작(ON 상태와 OFF 상태 사이를 전환)한다는 것이 증명되었다. 다양한 재료 및 공정에의 노출을 구비한 거의 어느 레벨의 반도체(또는 다른 유형의) 공정 흐름에서라도 NV NT 블록 스위치형 구성의 집적 용이성 및 유연성을 위해, 전도체 접촉을 개선하고 NV NT 블록 영역의 측부/상부/하부 표면(면)에의 비전도체(절연체) 접촉을 감소시키는 것과 같은 방식으로 NV NT 블록 스위치를 집적하는 것이 바람직할 수 있다. 커버되거나 둘러싸인(예컨대, 전도체 접촉에 의해 둘러싸임) NV NT 블록 구성은 6개의 NV NT 블록 표면(면) 중 5개 상에 전도체(절연체는 아님)에만 대한 접촉을 갖는 커버되거나 둘러싸인 NV NT 블록 스위치를 가능하게 하며, 도 8c에 관련하여 아래에 더 설명되는 바와 같이 중첩 길이 LOL로 불리는 하층의 절연체와 접촉하는 하부 NV NT 블록 표면의 작은 일부분만 남길 수 있다.
도 8c는 둘러싸인(감싸인) NV NT 블록 스위치(8050) 단면을 도시하며, 이는 기판(8060)과 접촉하게 되는 절연체 및 배선층(8055)과 접촉하는 하부 접촉 단 자(8065)를 포함한다. 하부 접촉 단자(8065) 및 절연체(8070)의 상부 표면은 공면을 이룬다. 하부 접촉 단자(8065)는 하부 접촉(8067)에서 NV NT 블록(8075)과 접촉한다. NV NT 블록(8075)은 모든 측부 표면에 대해 중첩 간격 LOL 만큼 하부 접촉(8067)의 표면을 넘어 연장하고, 절연체(8070)의 상부 표면과 접촉한다. LOL은 예를 들어 5 내지 100 nm 정도일 수 있다. LOL은 도 3에 관련하여 상기에 더 설명한 바와 같이, 종래 기술의 미국 특허 제4,944,836호에 기재된 바와 같은 화학 기계적 연마(CMP) 기술과 같은 바람직한 방법과 조합되어 종래 기술의 미국 특허 제4,256,514호에 기재된 바와 같은 공지된 바람직한 측벽 스페이서 방법을 사용한 자가 정렬 기술에 의해 또는 마스크 정렬에 의해 결정될 수 있다.
전도체는 상부 표면에 대해 그리고 모든 측부 표면에 대해 NV NT 블록(8075)을 둘러쌈으로써 상부/측부 접촉 단자(8080)를 형성한다. 상부/측부 접촉 단자(8080)의 상부 부분(8080A)은 NV NT 블록(8075)의 상부 표면과 상부 접촉(8083)을 형성한다. 바람직한 제조 방법은 NV NT 블록(8075)의 측벽 표면을 형성할 때 마스크층으로서 상부/측부 접촉 단자(8080)의 상부 부분(8080A)을 사용할 수 있다. 상부/측부 접촉 단자(8080)의 측벽 전도체 영역(8080B-1, 8080B-2), 및 도 8c에서는 보이지 않는 다른 측벽 영역은, 측벽 전도체 영역(8080B-1 및 8080B-2)을 형성하도록 종래 기술의 미국 특허 제4,256,514호에 도시된 바와 같이 등각의(conformal) 전도체 층을 증착한 다음 방향성 에칭하는 바람직한 방법에 의해 형성될 수 있다. 바람직한 방향성 에칭 방법은 절연체(8070)의 표면 상의 전도체 재 료의 남아있는 부분을 제거한다. 측벽 전도체 영역(8080B-1 및 8080B-2)은 NV NT 블록(8075)의 측부 표면에 대한 측벽 접촉(8082-1)을 형성한다.
바람직한 방법은 절연체(8085)를 증착한다. 다음으로, 바람직한 방법은 상부/측부 접촉 단자(8080)의 상부 부분(8080A)에 비아 홀(8087)을 에칭한다. 이어서, 바람직한 방법은 비아 홀(8087)을 충전하는 전도체층을 증착한다. 그 다음, 포함된 특허 참조문헌들에 기재된 CMP와 같은 바람직한 방법으로 표면을 평탄화하며 상부/측부 접촉 단자(8080)의 상부 표면(8080A)과 접촉하는 전도체(8090)를 형성한다.
일부 실시예에서, 둘러싸인 NV NT 블록 스위치(8050) 치수는 중첩 길이 LOL의 양의 2배(2 LOL) 만큼 그리고 측벽 전도체 영역(8080B-1 및 8080B-2) 두께의 2배 만큼 최소 치수 F보다 더 클 수 있다. 예로써, 예를 들어 LOL이 5 내지 50 nm이고 측벽 전도체 영역(8080B-1 및 8080B-2)이 5 내지 50 nm인 경우, 일부 실시예에서 둘러싸인 NV NT 블록 스위치(8050) 치수의 최소 치수는 단면상 F+20 nm 내지 단면상 F+200 nm 이다.
접촉 및 전도체 재료의 예는 Al, Au, W, Ta, Cu, Mo, Pd, Ni, Ru, Ti, Cr, Ag, In, Ir, Pb, Sn과 같은 금속 원소 뿐만 아니라, TiAu, TiCu, TiPd, PbIn, 및 TiW와 같은 금속 합금, 기타 적합한 전도체, 또는 TiN과 같은 전도성 질화물, 산화물, 또는 RuN, RuO, TiN, TaN, CoSix 및 TiSix와 같은 실리사이드를 포함한다. 절연체는 SiO2, SiN, Al2O3, 또는 다른 절연체 재료일 수 있다.
둘러싸인 NV NT 블록 스위치(8050)는 예를 들어 도 19에 관련하여 아래에 더 설명되는 바와 같이 메모리 셀을 생성하도록 NFET와 같은 선택 트랜지스터와 조합될 수 있다.
도 8d는 아래에 더 설명되는 바와 같이 메모리 어레이에서 비휘발성 나노튜브 저장 노드로서 사용될 수 있는, 도 2a 내지 도 8c에 관련하여 상기에 더 설명한 2D NV NT 스위치 및 3D NV NT 블록 스위치의 일부 실시예들을 개요한다. 도 8d에서 1-13으로 넘버링한 비휘발성 나노튜브 저장 노드는 2D 및/또는 3D 스위치 구조에 대응하고, 간략한 설명, 스위치 번호 및 대응하는 도면 번호, 및 만약 있다면 집적 레벨 제약을 포함한다. 비절연 스위치의 일부 실시예들은 상부 배치에만 제한될 수 있지만, 절연된 스위치의 일부 실시예들은 임의의 집적 레벨에 배치될 수 있는데, 절연이 후속 공정 단계에서 스위치를 보호하기 때문이다.
저장 소자로서 3D 비휘발성 나노튜브 블록 스위치를 사용한 메모리 셀 및 이의 어레이
NV NT 스위치 및 NV NT 블록 스위치의 일부 실시예는 비휘발성 메모리 셀 및 이의 어레이를 형성하도록 NFET 선택 트랜지스터와 집적될 수 있다. 이러한 나노튜브 스위치는 집적 용이성을 위해 워드 라인(WL) 및 비트 라인(BL)에 접속된 NFET 선택 디바이스를 포함하는 이미 부분적으로 형성된 셀 위의 상부 표면 영역에 또는 그 근방에 배치될 수 있다.
도 9a, 도 9b, 도 10a, 도 10b, 및 도 11a 내지 도 11c에 관련하여 아래에 더 설명되는 바와 같이 예시적인 16 비트 메모리 어레이가 설계, 제조 및 테스트되 었다. 아래에 더 설명되는 바와 같이, 대응하는 NFET 선택 트랜지스터의 소스에 전기 접속된 하나의 단자를 가지며 CMOS 칩의 상부층 상에 도 4a에 도시된 절연되지 않은 NV NT 블록 스위치(4000)를 제조하여 CMOS 버퍼 회로를 갖는 비휘발성 16 비트 메모리 어레이를 완성하였다.
상기에 더 설명되고 도 8d에 개요되어 있는 NV NT 스위치 및 NV NT 블록 스위치를 사용한 다양한 메모리 어레이 셀이 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 및 도 15에 관련하여 아래에 더 설명된다. 이들 메모리 셀은 미리 배선된 워드 및 비트 라인 층 위에 메모리 셀의 표면에 또는 그 근방에 배치된 NV NT 스위치 및 NV NT 블록 스위치로 형성된 NV NT 저장 노드를 사용한다.
상기에 더 설명되고 도 8d에 개요되어 있는 NV NT 스위치 및 NV NT 블록 스위치를 사용한 다양한 메모리 어레이 셀이 도 16a, 도 16b, 도 17a, 도 17b, 도 18a, 도 18b, 및 도 19에 관련하여 아래에 더 설명된다. 이들 메모리 셀은 NFET 트랜지스터의 소스에 접속된 하나의 단자를 가지며 셀 밀도를 향상시키도록 비트 라인 층 아래에 NFET 선택 디바이스에 매우 근접한 셀 내에 집적된 NV NT 스위치 및 NV NT 블록 스위치로 형성된 NV NT 저장 노드를 사용한다.
도 20a는 비트 라인 BL과 NFET 트랜지스터 드레인 사이에 접속된 NV NT 블록 스위치 저장 노드를 도시한다. 이러한 집적 방식은 NV NT 블록 스위치의 밀도 및 NV NT 블록 스위치의 전류 흐름의 양방향성 속성에 의해 가능해진다.
도 20b는 NV NT 스위치 또는 NV NT 블록 스위치를 이용하여 형성된 다양한 NV NT 저장 노드의 셀 면적(점유면적)을 도시한다. 셀 면적은 치수의 최소 제곱수 FxF에 대하여 표시된다. 미리 배선된 셀 영역 위의 표면에 또는 그 근방에 위치된 NV NT 저장 노드의 경우, 셀 면적은 NV NT 스위치 또는 NV NT 블록 스위치의 하나의 단자로 NFET 선택 트랜지스터의 소스와 접촉하는데 자가 정렬된 스터드가 사용되었는지 아니면 자가 정렬되지 않은(non-self aligned) 스터드가 사용되었는지에 따라 좌우된다. 일부 실시예에서, 상부 및 하부 접촉을 가지며(노드 #10으로 칭함) 비트 라인 아래의 셀 영역 내에 집적된 NV NT 블록 스위치는 6-8 F2 범위의 추정된 셀 면적을 갖는다.
비휘발성 나노튜브 저장 노드로서 NV NT 블록 스위치를 사용한 16 비트 메모리 어레이
비휘발성 메모리 어레이 개략도(9000)는 도 9a에 도시된 바와 같이 16개의 비휘발성 저장 셀 C00, C10, ......, C33의 매트릭스를 포함한다. 메모리 어레이는 16개 셀에 한정되지 않고, 예를 들어 수백만 또는 수억만개의 셀을 가질 수 있다. 대표 셀 C00과 같이 메모리 어레이 개략도(9000)에 도시된 각각의 메모리 셀은, 도시된 바와 같은 NFET일 수 있거나, 또는 PFET(도시되지 않음) 또는 NFET와 PFET 디바이스를 둘 다 포함하는 CMOS 전송 디바이스(도시되지 않음), 또는 다른 유형의 스위칭 디바이스(도시되지 않음)일 수도 있는 선택 트랜지스터 T00을 포함한다. 셀 C00과 같은 각각의 셀은 또한 비휘발성 나노튜브 저장 노드 NT00을 포함한다. 비휘발성 나노튜브 저장 노드 NT00(NV NT 저장 노드)은 상기에 더 설명되고 도 8d에 개요된 것들과 같은 NV NT 스위치형 및 NV NT 블록 스위치형을 사용하여 형성될 수 있다.
C00와 같은 비휘발성 저장 셀은 NFET T00과 같은 트랜지스터의 소스 SC00을 도 9a에 도시된 NV NT 저장 노드 NT00과 같은 NV NT 저장 노드의 제1 단자에 접속시킴으로써 형성된다. NV NT 저장 노드의 예는 도 8d에 열거되어 있다.
메모리 어레이 개략도(9000)는, 도 9a와 도 9b에 도시된 바와 같이, 워드 라인 WL0, WL1, WL2, 및 WL3을 대응하는 저장 셀에서의 NFET 선택 트랜지스터의 대응하는 게이트에 접속시키고, 이차 워드 라인 WWL0, WWL1, WWL2, 및 WWL3을 대응하는 저장 셀에서의 NV NT 저장 노드의 대응하는 제2 단자에 접속시키고, 비트 라인 BL0, BL1, BL2, 및 BL3을 대응하는 비휘발성 저장 셀에서의 대응하는 NFET 선택 트랜지스터의 대응하는 드레인 확산부에 접속시킴으로써, 형성된다. 예를 들어, 워드 라인 WL0은 접촉 GC00에 의해 NFET T00의 게이트에 접속되고, 이차 워드 라인 WWL0은 접촉 NC00에 의해 비휘발성 나노튜브 저장 노드 NT00의 제2 단자에 접속되고, 비트 라인 BL0은 접촉 DC00에 의해 T00의 드레인에 접속된다.
도 9b의 평면도에 도시된 메모리 어레이 레이아웃(9002)은 250 nm CMOS 설계 룰을 사용한 메모리 어레이 개략도(9000)에 대응하는 예시적인 16 비트 메모리 어레이의 레이아웃(설계)이다. 선택된 설계 워크스테이션 레이아웃 레벨이 강조되어 있다.
도 9b에 도시된 메모리 어레이 레이아웃(9002)의 셀 C00 및 C10은 동일한 FET 영역(9005) 내에 형성되고 공통 드레인 확산부를 공유한다. 워드 라인 WL0은 접촉(9007)에서 셀 C00 선택 NFET 트랜지스터의 게이트와 접촉하며, 접촉(9007)은 도 9a에 도시된 메모리 어레이 개략도(9000)에서의 NFET T00의 게이트와 워드 라인 WL0 사이의 접촉 GC00에 대응한다. 드레인 접촉(9010)은 도 9b에 도시된 미러 이미지(mirror-image) 셀 C00 및 C10에 의해 공유되고, 전도체 세그먼트(9015)와 접촉하며, 이는 이어서 접촉(9020)을 통하여 비트 라인 BL0과 접촉한다. 도 9b에 도시된 접촉(9010)은 도 9a에 도시된 NFET T00의 드레인 접촉 DC00 및 NFET T01의 DC10에 대응한다. 도 9a에 도시된 비휘발성 나노튜브 저장 노드 NT00에 대한 제1 접촉은 접촉 SC00에 의해 NFET T00의 소스에 접속된다. 도 4a에 도시된 NV NT 블록 스위치(4000)(도 8d에서는 NV NT 저장 노드 번호 9)는 도 13b에 관련하여 아래에 더 설명되는 바와 같이 셀 C00 NFET 소스 확산부와 접촉하도록 연장된 NV NT 블록(4035) 하부 접촉(4015)을 가지며 셀 C00 선택 NFET의 소스 위에 배치된다. NV NT 블록(4035)에 대한 연합된 상부/측부 접촉(4040)은 도 4a에 도시된 전도체(4045)(의 일부)에 접속되고, 도 9b에서의 전도체 세그먼트(9030)에 대응한다. 전도체 세그먼트(9030)는 또한 도 9a에서의 접촉 NC00에 대응하는 접촉(9035)에 의해 제2 워드 라인 WWL0에 접속된다. 모든 C10 NFET 선택 디바이스 및 NV NT 블록 스위치는 셀 C00에 관련하여 설명한 바에 대응하는 방식으로 상호접속된다. 모든 다른 셀들은 상기에 더 설명한 바와 같이 셀 C00 또는 셀 C00의 미러 이미지에 대응한다.
도 10a에 도시된 SEM 이미지(10000)는, 메모리 어레이 레이아웃(9200)에 대응하는 하층의 셀 선택 트랜지스터 및 어레이 배선 위에 형성되는, 도 4a에 도시된 NV NT 블록 스위치(4000)에 대응하는 NV NT 블록 스위치의 형성 직전에 부분적으로 제조된 메모리 셀의 평면도를 도시한다. 바람직한 방법을 사용하여 증착된 대략 40 nm 두께의 블랭킷(blanket)(다공성) 나노튜브 패브릭 층이 표면 절연체 및 배선층(10200)을 커버하지만, 불충분한 명암대비로 인해 이 SEM 이미지에서는 보이지 않는다. 그러나, 대응하는 (다공성) 패터닝된 나노튜브 블록이 도 10b에서의 SEM 이미지에 의해 아래에 더 설명된다. 블랭킷 나노튜브 패브릭 층은 스프레이 코팅을 사용하여 증착되었다. 그러나, 블랭킷 나노튜브 패브릭 층은 또한 다수의 개별 나노튜브 패브릭 층을 스핀 코팅함으로써 형성될 수도 있다. 도 10a에 도시된 접촉 단자(10100)는 도 4a에 도시된 접촉 단자(4010)에 대응하고 접촉 단자(10150)는 접촉 단자(4015)에 대응한다. SEM 이미지(10000)에서 보이지 않는 블랭킷 나노튜브 패브릭 층은 접촉 단자(10100 및 10150)의 상부 공면을 이루는 표면 그리고 도 4a에서의 절연체 및 배선층(4030)에 대응하는 절연체 및 배선층(10200)의 상부 표면과 접촉한다. 블랭킷 나노튜브 패브릭 층 및 중첩하는 접촉 단자(10150)의 표면 상의 패터닝된 마스크(10250)는 공정 흐름에 있어서 추후의 산소 플라즈마 에칭 단계로부터 블랭킷 나노튜브 패브릭 층의 하층의 부분을 보호하는데 사용된다. 패터닝된 마스크 이미지(10250)는 Al2O3나 Ge, 또는 임의의 기타 호환가능한 하드 마스크 재료를 사용하여 형성될 수 있다.
다음으로, 포함된 특허 참조문헌들에 더 기재된 바와 같이, 바람직한 방법은 예를 들어 산소 플라즈마에서 블랭킷 나노튜브 패브릭 층의 노출된 부분을 에칭한다. 이어서, 바람직한 방법은 패터닝된 마스크(10250) 이미지를 제거한다. 그 다 음, 바람직한 방법은 도 9b에 도시된 전도체 세그먼트(9030) 및 도 4a에 도시된 전도체(4045)에 대응하는 도 10a에 도시된 SEM 이미지(10300)에서 보이는 전도체 세그먼트(10400)를 형성한다. 전도체 세그먼트(10400)는 또한 도 4a에 도시된 접촉(4040)에 대응하는 하층의 NV NT 블록(보이지 않음)에 대한 상부/측부 접촉을 형성한다. 이 예에서, 전도체 세그먼트(10400)는 2/100 nm 두께의 Ti/Pd로 형성되지만, 다른 금속이 사용될 수도 있다. 그 다음, 바람직한 방법은 마스크 층으로서 전도체 세그먼트(10400)를 사용하여 나노튜브 패브릭의 남아있는 노출된 영역을 에칭하여, 연합된 상부/측부 접촉(4040) 및 전도체(4045)에 대응하는 전도체 세그먼트(10400) 및 하부 접촉(4042)에 대응하는 하부 접촉(10150)을 각각 가지며 도 4a에 도시된 NV NT 블록 스위치(4000)에 대응하는 NV NT 블록 스위치(10450)를 형성한다.
공정상 이 시점에서, 16 비트 메모리 어레이 레이아웃(9002)에 대응하는 16 비트 메모리 어레이의 제조가 완료되고, 도 10a의 SEM 이미지(10300)는 상부층의 평면도를 도시한다. 도 4a에서의 NV NT 블록(4035)에 대응하는 NV NT 블록은 SEM 이미지(10300)에서는 보이지 않는다. 그러나, 아래의 부가적인 도 10b에서는 보인다. 절연체 및 배선층(10200')은 절연체 및 배선층(10200)에 대응하지만, 블랭킷 나노튜브 패브릭 층은 없는 것이다.
도 10b에 도시된 SEM 이미지(10500)는 SEM 경사각(tilt) 단면 이미지를 도시한다. 절연체 및 배선층(10600)의 표면 상의 접촉 단자(10550)는 SEM 이미지(10300)에서의 접촉 단자(10150)에 대응하고, NV NT 블록(10650)에 대한 하부 접 촉을 형성한다. 상부 접촉 단자(10700)는 NV NT 블록(10650)에 대한 상부 접촉을 형성하는, SEM 이미지(10300)에서의 전도체 세그먼트(10400)의 그 영역에 대응한다. NV NT 블록(10650)은 이 예에서 대략 25 x 80 nm이다.
도 9a에 개략적으로 도시된 16 비트 메모리 어레이(9000)의, 도 9b에 도시된 NV NT 블록 스위치 저장 디바이스를 갖는 레이아웃 형태의, 그리고 도 10a에 도시된 바와 같은 16 비트 메모리 어레이 구조의 상부층 상에 형성된 NV NT 블록 스위치 저장 영역의 SEM 이미지(10300)에서의, 테스트 및 특성화는, ON/OFF 상태 스위칭 및 저항 상태 판독에 기초하여 수행된다. NV NT 블록 스위치에 대한 ON/OFF 상태 스위칭 결과는 ON 상태와 OFF 상태 사이의 전이(transition)를 위해 대략 6 볼트의 단일 펄스를 사용한 스위칭에 대하여 도 4b에서 파형(4500)에 의해 도시된다. 기록 0 동작은 NV NT 블록 스위치를 ON에서 OFF 또는 높은 저항 상태로 전환하고, 기록 1 동작은 NV NT 블록 스위치를 OFF에서 ON 또는 낮은 저항 상태로 전환한다. 도 4b에 도시된 바와 같이, ON 저항값은 통상적으로 100 kOhm 범위에 있고, OFF 저항값은 통상적으로 기가 Ohm 범위에 있다. 기록 0 및 기록 1 동작에 대하여 다수의 펄스가 사용되는 경우, 스위칭 전압은 예를 들어 6 볼트보다 낮을 수 있다. 기록 0, 기록 1, 및 판독 전압 및 전류 파형은 미국 특허 출원 번호 제11/280,786호 및 본 출원과 동일자에 제출된 발명의 명칭이 “비휘발성 나노튜브 다이오드 및 비휘발성 나노튜브 블록과 이를 사용한 시스템 및 이의 제조 방법(Nonvolatile Nanotube Diodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods of Making Same)”인 미국 특허 출원에 기재된 바와 같을 수 있다.
도 9a에 개략적으로 도시되고 도 9b의 레이아웃의 16 비트 메모리 어레이(9000)는 제조될 때 패드와 워드 라인(WL) 사이의 CMOS 버퍼 회로(도시되지 않음), 및 패드와 비트 라인(BL) 사이의 버퍼 회로(도시되지 않음)를 갖는다. 제2 워드 라인(WWL)은 CMOS 버퍼 회로 없이 패드에 직접 접속된다.
동작에 있어서, 예를 들어 5 볼트와 같은 비교적 낮은 전압에서, 기록 0, 기록 1, 및 판독 동작은 접지(ground)와 같은 기준 전압에서 이차 워드 라인을 갖는 워드 및 비트 라인에 의해 수행될 수 있다. 예를 들어 5볼트보다 큰 더 높은 전압의 경우, 기록 0 및 기록 1 펄스는 대응하는 워드 라인에 의해 선택된 셀을 갖는 이차 워드 라인을 사용하여 적용됨으로써, 셀 선택 트랜지스터 및 CMOS 버퍼 회로에 걸친 전압을 감소시킬 수 있다. 인가 전압 극성 및 전류 방향을 변경할 수 있는 이러한 능력은 인가 전압 극성 및 전류 흐름 방향에 관계없이 전환하는 NV NT 블록 스위치(NV NT 스위치에도 적용됨)의 양방향성 특성에 의해 가능해진다. 16 비트 메모리 어레이(9000) 특성화의 일부로서, 개별 셀에 대한 기록 0 및 기록 1 전압은 광범위한(schoomed) 전압값에 걸쳐 다양하였고, 따라서 기록 0 및 기록 1 펄스는 이차 워드 라인을 사용하여 인가되었다. 판독 동작은 저전압 비트 라인 방전(통상적으로 예를 들어 4 볼트 미만)을 사용하며 워드 라인이 활성화되고 이차 워드 라인이 접지되었다.
도 11a에 도시된 디스플레이 판독(11000)은 상기에 더 설명한 바와 같이 NV NT 블록 스위치를 갖는 예시적인 16 비트 메모리 어레이(9000)에 대한 기록 0, 기록 1, 및 판독 동작의 결과를 도시한다. 기록 0 동작의 경우, 선택된 워드 라인을 따라 모든 4 비트가 동시에 삭제된다. 따라서, 비트 라인 BL0, BL1, BL2, 및 BL3은 전부 0 볼트로 유지되고, 워드 라인 WL0과 같은 선택된 워드 라인은 0 볼트에서 예를 들어 5 볼트와 같은 더 높은 전압으로 전환된다. 그 다음, 하나 또는 여러 전압 펄스/펄스들이 대응하는 이차 워드 라인 WWL0에 인가된다. WWL0 펄스 진폭은 예를 들어 4 볼트에서 8 볼트까지 다양할 수 있다. 대응하는 NV NT 블록 스위치 NT00은 ON에서 OFF로 전환하거나, OFF 상태로 남는다. 기록 0 동작은, 모든 비트가 OFF 상태에 있을 때까지, WL1과 WWL1, WL2와 WWL2, 및 WL3과 WWL3을 이용하여 반복된다. 도 11a에 도시된 비트 패턴(11100)은 각각의 비트가 OFF 또는 높은 저항 상태에 있도록 16 비트 메모리 어레이(9000)의 16 비트 각각에 대하여 기록 0(OFF 상태)을 나타낸다.
판독 동작의 경우, 비트 라인 BL0과 같은 비트 라인은 예를 들어 3 또는 4볼트보다 작은 전압으로 전환되고, 워드 라인 WL0과 같은 선택된 워드 라인은 T00와 같은 NFET 선택 트랜지스터를 ON 상태로 활성화하고, BLO를 NT00과 같은 대응하는 NV NT 블록을 통하여, 접지되는 WWL0과 같은 대응하는 이차 워드 라인에 접속시킨다. 대응하는 NV NT 블록 스위치 NT00이 OFF 상태에 있는 경우, BL0은 변경되지 않은 채 유지되고, “0” 또는 OFF 상태가 검출된다. 그러나, 대응하는 NV NT 블록 스위치 NT00이 “1” 또는 ON 상태에 있는 경우, 비트 라인 BL0 전압이 감소되고(약해지고) “1” 상태가 검출된다. 이 예에서, 판독 동작의 결과 모든 비트가 “0” 또는 OFF 상태에 있는 비트 패턴(11150)이 되며, 그리하여 출력 비트 패턴(11150)은 입력 비트 패턴(11100)에 대응한다.
기록 1 동작은 예를 들어 WL0와 같은 선택된 워드 라인 및 대응하는 이차 워드 라인 WWL0을 따라 한 번에 한 비트씩 수행된다. 비트 라인 BL0을 0 볼트에 유지함으로써 로직 “1” 또는 낮은 저항 상태가 셀 C00에 기록되며, 비트 라인 BL1, BL2, 및 BL3은 예를 들어 4 또는 5 볼트와 같은 더 높은 전압에 유지된다. 그 다음, 하나 또는 여러 전압 펄스/펄스들이 대응하는 이차 워드 라인 WWL0에 인가된다. WWL0 펄스 진폭은 예를 들어 4 볼트에서 8 볼트까지 다양할 수 있고, 셀 C00은 로직 “0”의 높은 저항 상태로부터 전환하며 NT00에 대해 비휘발성 로직 “1” 또는 낮은 저항 상태를 저장한다. C01은 이 예에서 0을 저장하는 것이고, 따라서 기록 0 동작에 관련하여 상기에 더 설명한 바와 같이 기록 0 동작 전에 전체 어레이가 삭제되기 때문에 어느 펄스도 인가되지 않는다.
기록 1 동작은 바둑판(checkerboard) 패턴(11200)이 메모리 어레이(9000)에 기록될 때까지 상기 기록 1 동작 설명에 관련하여 상기 설명한 바와 같이 한번에 한 비트씩 진행한다. 이 예에서, 바둑판 패턴(11200)은 미리 삭제된 16 비트 메모리 어레이(9000)에 적용된다. 그 다음, 판독 동작의 결과 대응하는 바둑판 비트 패턴(11250)이 되고, 메모리 어레이(9000)에서의 16 비트는 디스플레이 판독(11000)에 의해 도시된 바와 같이 비휘발성 로직 “0” 또는 “1” 상태로 저장된 채 유지된다.
도 10a에 도시된 개별 NV NT 블록 스위치(10450)는, 상기 더 설명한 바와 같이, 인가된 전압의 함수로서, ON과 OFF 사이, 그리고 낮은 저항 상태와 높은 저항 상태 사이에 각각 전환된다. 도 11b에 관련하여 아래에 더 설명되는 첫 번째 경우, 2 ns와 같은 빠른 상승 및 하강 시간이 사용된다. 도 11c에 관련하여 아래에 더 설명되는 두 번째 경우, 10 us와 같은 느린 상승 및 하강 시간이 사용된다. 둘 다의 경우, 기록 0 및 기록 1 스위칭 둘 다에 10 펄스가 사용되었다. 또한, 둘 다의 경우에, 기록 0의 경우 20 us 그리고 기록 1의 경우 1 ms의 유지 시간(hold time)이 사용된다. 일반적으로, 테스트 조건은 도 4b 및 도 5b에 관련하여 설명된 ON/OFF 스위칭 및 미국 특허 출원 번호 제11/280,786호 및 본 출원과 동일자에 제출된 발명의 명칭이 “비휘발성 나노튜브 다이오드 및 비휘발성 나노튜브 블록과 이를 사용한 시스템 및 이의 제조 방법(Nonvolatile Nanotube Diodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods of Making Same)”인 미국 특허 출원에 관련하여 기재된 것들과 유사하다.
도 11b에 도시된 슈무 플롯(11400)은 수평축을 따라 1 내지 7 볼트 범위에서의 기록 0 동작 그리고 수직 방향으로 1 내지 7 볼트 범위에서의 기록 1 동작에 대한 패스(pass) 및 실패(fail) 영역을 나타낸다. 패스 영역(11450)은 4 볼트 이상의 인가 전압에 따른 기록 0 및 기록 1 동작의 결과 NV NT 블록 스위치(10450)와 유사한 NV NT 블록 스위치의 성공적인 스위칭을 일으킨다는 것을 보인다. 패스 영역(11450) 외측의 기록 0 및 기록 1 전압은 실패한 것들이다.
도 11c에 도시된 슈무 플롯(11500)은 수평축을 따라 1 내지 12 볼트 범위에서의 기록 0 동작 및 수직 방향으로 1 내지 12 볼트 범위에서의 기록 1 동작에 대한 패스 및 실패 영역을 도시한다. 패스 영역(11550)은 4 볼트 이상의 인가 전압에 따른 기록 0 및 기록 1 동작의 결과 NV NT 블록 스위치(10450)와 유사한 NV NT 블 록 스위치의 성공적인 스위칭을 일으킨다는 것을 보인다. 패스 영역(11550) 외측의 기록 0 및 기록 1 전압은 실패한 것들이다. 하나의 예외로는, 일부 실시예에서 위치 11600으로 표시한 바와 같이 기록 1 동작의 경우 최소 5 볼트에서 스위칭하는 NV NT 블록 스위치가 있다.
NV 저장 노드 위치에 인접한 비트 라인을 갖는 비휘발성 나노튜브 저장 노드로서 NV NT 스위치 또는 NV NT 블록 스위치를 사용한 메모리 어레이
도 9a에 도시된 메모리 어레이 개략도(9000)에 도시된 바와 같이, 메모리 어레이는 NFET와 같은 선택 트랜지스터, NV NT 스위치 또는 NV NT 블록 스위치와 같은 비휘발성 나노튜브 저장 노드, 셀 내의 상호접속부 그리고 워드 라인, 비트 라인, 및 이차 워드 라인과 같은 어레이 라인과 셀 사이의 상호접속부를 포함하는 비휘발성 메모리 셀들을 상호접속시킴으로써 형성될 수 있다. 도 8d는 다양한 유형의 비휘발성 나노튜브 저장 노드(1-13)를 개요하고 있으며, 각각의 유형의 NV NT 저장 노드의 간략한 설명, 집적 구조 내의 집적 레벨, 및 대응하는 도면 번호를 포함한다.
집적 용이성을 위해, NV NT 스위치 또는 NV NT 블록 스위치와 같은 비휘발성 나노튜브 저장 노드의 일부 실시예는 메모리 어레이 구조의 상부에 또는 그 근방에 위치될 수 있고, 선택적으로, 대응하는 NFET 선택 트랜지스터의 하층의 소스와 제1 비휘발성 나노튜브 저장 노드 사이의 직접적 수직 접속을 용이하게 하기 위하여, 집적 구조에서 메모리 어레이 비트 라인에 대해 아래로 더 오프셋될 수 있다. 즉, NFET 선택 트랜지스터, 소스 및 드레인 확산부에 대한 스터드 접속, 및 워드 라인, 비트라인, 및 이차 비트 라인과 같은 어레이 라인은, 공정 흐름의 끝이나 그쯤에 형성될 수 있는 비휘발성 나노튜브 저장 노드의 형성 전에 형성될 수 있다. 집적 구조의 상부 또는 그 근방에 배치된 비휘발성 나노튜브 저장 노드는 접촉 단자 금속 및 절연체 옵션 뿐만 아니라 비절연체 옵션의 선택에 있어서 향상된 유연성을 제공하며, 이는 비휘발성 나노튜브 저장 노드의 전기적 성능을 향상시킬 수 있다. 그러나, 일부 실시예에서, 셀 면적은 다소 더 클 수 있으며, 예를 들어 50 % 내지 100 % 더 클 수 있고, 일부 구성에서는 200 %보다 더 클 수 있다.
메모리 셀의 상부 또는 그 근방에 NV NT 스위치 또는 NV NT 블록 스위치를 갖는 메모리 셀은 도 12a 내지 도 15에 관련하여 아래에 더 설명되며 셀 면적은 아래에 더 설명되는 도 20b에 개요되어 있다.
어레이 배선 위에 배치된 NV NT 스위치를 사용한 메모리 어레이
도 12a는 메모리 어레이(12000) 구조의 상부 또는 그 근방에 비휘발성 저장 디바이스로서 NV NT 스위치를 사용하는 4개 메모리 셀을 도시하는 메모리 어레이(12000)의 평면도를 도시한다. 도 12b는 구간 A1-A1'을 따라 취한 대응하는 메모리 어레이(12000') 단면을 도시한다. 메모리 셀(12050A 및 12050B)은 서로의 미러 이미지이다. 메모리 셀(12050A)은 메모리 어레이(12000)에서의 셀을 대표하는 셀 구조를 설명하는데 사용될 것이다. 메모리 셀(12050A)은 도 2a에서 상기에 더 설명되고 NV NT 저장 노드 #1로서 도 8d에 열거되어 있는 비절연 NV NT 스위치(2000)로서 NV NT 저장 노드(12150A)를 도시하고 있지만, 1-8로 넘버링되고 도 8d에 열거되어 있는 임의의 절연 또는 비절연 NV NT 저장 노드가 NV NT 저장 노드(12150A) 대 신에 사용될 수 있다.
셀 선택 트랜지스터(12100A)는 실리콘 기판(12300)에 형성된 소스(12200) 및 드레인(12250)을 포함한다. 측벽 스페이서(12400)와 함께 제조된 게이트(12350)는 게이트 영역 및 어레이 상호접속부를 형성하는 어레이 워드 라인(12350)의 일부이며, 주지된 FET 디바이스 동작 방법을 사용하여 채널 영역(12450) ON 및 OFF 상태를 제어한다. 대안으로서, 별도의 워드 라인 전도체(도시되지 않음)가 도 12a 및 도 12b에 도시된 셀 선택 트랜지스터(12100A)와 같은 선택 디바이스의 게이트 영역을 상호접속하는데 사용될 수 있다. 유전체(12625)에 매립된 스터드(12500)는 소스(12200)와 스터드(12550) 사이의 전도성 경로를 제공하며, 이는 이어서 NV NT 스위치(12150A)의 제1 접촉 단자를 형성한다. NV NT 스위치(12150A)의 제2 접촉 단자(12600)는 이차 워드 라인(12600)의 세그먼트이다. NV NT 소자(12650)는 접촉 단자(12550) 및 이차 워드 라인(12600)의 세그먼트의 상부의 공면을 이루는 표면와 접촉하고, 또한 공면을 이루는 절연체(12625)의 상부 표면과도 접촉한다. NV NT 스위치(12150B)는 NV NT 스위치(12150A)의 미러 이미지이다.
셀 선택 트랜지스터(12100A)의 드레인(12250)은 스터드(12700)와 접촉하고, 이는 이어서 접촉(12800)에서 전도체 세그먼트(12750)와 접촉한다. 전도체 세그먼트(12750)는 또한 접촉(12850)에서 메모리 어레이 비트 라인(12900)과 접촉함으로써 드레이 확산부(12250)를 비트 라인(12900)과 접속시킨다. 드레인(12250)은 인접한 셀(도 12a 또는 도 12b에서는 보이지 않음)과 공유된다.
상기에 더 설명한 바와 같이, NV NT 저장 노드(12150A 및 12150B)는 여러 비 절연 NV NT 스위치 중 하나일 수 있다. 예를 들어, 칩이 기밀 패키지 내에 실장되는 응용제품의 경우 보호 유전체층 없이 도 2a에 도시된 NV NT 스위치(2000) 및 도 3에 도시된 NV NT 스위치(3000)가 사용될 수 있다.
대안으로써, NV NT 저장 노드(12150A 및 12150B)는 여러 절연된 NV NT 스위치 중 하나일 수 있다. 예를 들어, 도 6a에 도시된 NV 스위치(6000), 도 6b에 도시된 6020, 도 6c에 도시된 6040, 도 6d에 도시된 6060, 도 7a에 도시된 7000, 및 도 7b에 도시된 7050이 사용될 수 있다. 다른 실시예도 또한 사용될 수 있다. 상기에 더 설명한 각각의 도면에 도시된 바와 같이, 이들 NV NT 스위치는 단일 절연체층, 절연체층의 조합, 및 절연체층 및 갭 영역의 조합을 이용하여 절연될 수 있다. 여기에서 보다 상세하게 설명되는 바와 같이, 다른 실시예에서는 전도체로 NV NT 스위치를 커버한다.
일부 실시예에서, 메모리 어레이(12000)를 형성하는 메모리 셀(12050A 및 12050B)과 같은 메모리 셀은 그 면적이 대략 20F2인 것으로 추정되며, 여기서 F는 최소 기술 노드 치수이다. 셀 구조를 형성할 때 자가정렬된 수직 스터드가 사용된다고 더 가정한다. 이러한 적층된 접촉 및 충전된 비아 홀(수직 스터드)은 종래 기술의 참조문헌 Journal of Research and Development, Vol. 39, No. 4, July 1995, pp. 371-381에서의 리안 제이 지(Ryan, J. G.)등의 “IBM에서 상호접속 기술의 진화(The evolution of interconnection technology at IBM)”에 설명되어 있으며, 이의 전체 내용은 참조에 의해 여기에 포함된다. 수직 스터드가 자가 정렬되지 않 은 경우, 아래에 보다 상세하게 설명되는 바와 같이, 도 20b에 도시된 바와 같이 셀 면적은 그 사이즈(점유면적)가 2x보다 더 많이, 40F2보다 더 커지도록, 늘어날 것으로 추정된다.
어레이 배선 위에 배치된 상부/측부 및 하부 접촉을 갖는 NV NT 블록 스위치를 사용한 메모리 어레이
도 13a는 메모리 어레이(13000) 구조의 상부 또는 그 근방에 비휘발성 저장 디바이스로서 NV NT 블록 스위치를 사용하는 4개 메모리 셀을 도시하는 메모리 어레이(13000)의 평면도를 도시한다. 도 13b는 구간 A2-A2'를 따라 취한 대응하는 메모리 어레이 단면(13000')을 도시한다. 메모리 셀(13050A 및 13050B)은 서로의 미러 이미지이다. 메모리 셀(13050A)은 메모리 어레이(13000)에서의 셀을 대표하는 셀 구조를 설명하는데 사용될 것이다. 메모리 셀(13050A)은 도 4a에서 상기에 더 설명되고 NV NT 저장 노드 #9로서 도 8d에 열거되어 있는 비절연 NV NT 블록 스위치(4000)로서 NV NT 저장 노드(13150A)를 도시하고 있지만, 9, 11 또는 12로 넘버링되고 도 8d에 열거되어 있는 임의의 절연 또는 비절연 NV NT 저장 노드가 NV NT 저장 노드(13150A) 대신에 사용될 수 있다. 메모리 어레이(13000)를 설명하는데 사용된 NV NT 블록 스위치(4000)는 도 10a에 도시된 SEM 이미지(10300)에서 상기에 더 나타낸 NV NT 블록 스위치(10450)에 대응한다.
셀 선택 트랜지스터(13100A)는 실리콘 기판(13300)에 형성된 소스(13200) 및 드레인(13250)을 포함한다. 측벽 스페이서(13400)와 함께 제조된 게이트(13350)는 게이트 영역 및 어레이 상호접속부를 형성하는 어레이 워드 라인(13350)의 일부이며, 주지된 FET 디바이스 동작 방법을 사용하여 채널 영역(13450) ON 및 OFF 상태를 제어한다. 대안으로서, 별도의 워드 라인 전도체(도시되지 않음)가 도 13a 및 도 13b에 도시된 셀 선택 트랜지스터(13100A)와 같은 선택 디바이스의 게이트 영역을 상호접속하는데 사용될 수 있다. 유전체(13625)에 매립된 스터드(13500)는 소스(13200)와 스터드(13550) 사이의 전도성 경로를 제공하며, 이는 이어서 NV NT 블록 스위치(13150A)의 NV NT 블록(13650)에 대한 제1 접촉 단자를 형성한다. NV NT 블록(13650)은 하부 접촉 단자로서 작용하는 스터드(13500) 및 상기에서 중첩 길이 LOL로도 부른 절연체(13625)의 표면의 일부 둘 다와 중첩한다. NV NT 블록(13650)의 상부 표면 및 하나의 측부 표면에 대한 제2 접촉 단자는 이차 워드 라인(13600)의 세그먼트인, NV NT 스위치(13150A)의 단자(13600)와도 접촉하는 전도체 세그먼트(13675)에 의해 형성된다. NV NT 블록 스위치(13150B)는 NV NT 블록 스위치(13150A)의 미러 이미지이다.
셀 선택 트랜지스터(13100A)의 드레인(13250)은 스터드(13700)와 접촉하고, 이는 이어서 접촉(13800)에서 전도체 세그먼트(13750)와 접촉한다. 전도체 세그먼트(13750)는 또한 접촉(13850)에서 메모리 어레이 비트 라인(13900)과 접촉함으로써 드레인 확산부(13250)를 비트 라인(13900)과 접속시킨다. 드레인(13250)은 인접한 셀(도 13에서는 보이지 않음)과 공유된다.
상기에 더 설명한 바와 같이, NV NT 저장 노드(13150A 및 13150B)는 비절연 NV NT 블록 스위치일 수 있다. 예를 들어, 칩이 기밀 패키지 내에 실장되는 응용제품의 경우 보호 유전체층 없이 도 4a에 도시된 NV NT 블록 스위치(4000)가 사용될 수 있다. 도 9a에서 개략적으로 상기에 더 설명되고, 도 9b의 레이아웃(9002)의, 그리고 도 10a에서의 SEM 이미지(10300)의 16 비트 메모리 어레이(9000)가, 제조된 메모리 어레이(13000)의 예이다.
대안으로서, NV NT 저장 노드(13150A 및 13150B)는 여러 절연된 NV NT 블록 스위치 중 하나일 수 있다. 예를 들어, 도 8a에 도시된 NV 블록 스위치(8000) 및 도 8b에 도시된 8020이 사용될 수 있다. 상기에 더 설명한 각각의 도면에 도시된 바와 같이, 이들 NV NT 스위치는 단일 절연체층, 절연체층의 조합, 및 절연체층과 갭 영역의 조합을 이용하여 절연될 수 있다.
일부 실시예에서, 메모리 어레이(13000)를 형성하는 메모리 셀(13050A 및 13050B)과 같은 메모리 셀은 그 면적이 대략 20 F2인 것으로 추정되며, 여기서 F는 최소 기술 노드 치수이다. 셀 구조를 형성할 때 자가 정렬된 수직 스터드가 사용된다고 더 가정한다. 이러한 적층된 접촉 및 충전된 비아 홀(수직 스터드)은 포함된 참조문헌들에 더 설명되어 있다. 수직 스터드가 자가 정렬되지 않는 경우, 도 20b에서 아래에 더 설명되는 바와 같이, 셀 면적은 그 사이즈(점유면적)가 2x보다 더 많이, 40F2보다 더 커지도록, 늘어날 것으로 추정된다.
어레이 배선 위에 배치된 상부 및 하부 접촉을 갖는 NV NT 블록 스위치를 사용한 메모리 어레이
도 14a는 메모리 어레이(14000) 구조의 상부 또는 그 근방에 비휘발성 저장 디바이스로서 NV NT 블록 스위치를 사용하는 4개 메모리 셀을 도시하는 메모리 어레이(14000)의 평면도를 도시한다. 도 14b는 구간 A3-A3'를 따라 취한 대응하는 메모리 어레이 단면(14000')을 도시한다. 메모리 셀(14050A 및 14050B)은 서로의 미러 이미지이다. 메모리 셀(14050A)은 NRAM 메모리 어레이(14000)에서의 셀을 대표하는 셀 구조를 설명하는데 사용될 것이다. 메모리 셀(14050A)은 도 5a에서 상기에 더 설명되고 NV NT 저장 노드 #10으로서 도 8d에 열거되어 있는 절연 NV NT 블록 스위치(5000)를 사용한다.
셀 선택 트랜지스터(14100A)는 실리콘 기판(14300)에 형성된 소스(14200) 및 드레인(14250)을 포함한다. 측벽 스페이서(14400)와 함께 제조된 게이트(14350)는 게이트 영역 및 어레이 상호접속부를 형성하는 어레이 워드 라인(14350)의 일부이며, 주지된 FET 디바이스 동작 방법을 사용하여 채널 영역(14450) ON 및 OFF 상태를 제어한다. 대안으로서, 별도의 워드 라인 전도체(도시되지 않음)가 도 14a 및 도 14b에 도시된 셀 선택 트랜지스터(14100A)와 같은 선택 디바이스의 게이트 영역을 상호접속하는데 사용될 수 있다. 유전체(14625)에 매립된 스터드(14500)는 소스(14200)와 스터드(14550) 사이의 전도성 경로를 제공하며, 이는 이어서 NV NT 블록 스위치(14150A)의 NV NT 블록(14600)에 대한 제1 하부 접촉 단자를 형성한다. NV NT 블록(14600)에 대한 제2 상부 접촉 단자(14650)는 상부 접촉 단자로서 사용되며, 이는 포함된 특허 참조문헌들에 더 기재되어 있는 바와 같이 자가 정렬된 NV NT 블록(14650) 측부 표면을 정의할 때 마스크로서 사용될 수 있다. 상부 접촉 단 자(14650)는 이차 워드 라인(14675)과 접촉한다. NV NT 블록 스위치(14150B)는 NV NT 블록 스위치(14150A)의 미러 이미지이다.
셀 선택 트랜지스터(14100A)의 드레인(14250)은 스터드(14700)와 접촉하며, 이는 이어서 접촉(14800)에서 전도체 세그먼트(14750)와 접촉한다. 전도체 세그먼트(14750)는 또한 접촉(14850)에서 메모리 어레이 비트 라인(14900)과 접촉함으로써 드레인 확산부(14250)를 비트 라인(14900)과 접속시킨다. 드레인(14250)은 인접한 셀(도 14a 또는 도 14b에서는 보이지 않음)과 공유된다.
NV NT 저장 노드로서 NV NT 블록 스위치(14150A 및 14150B)를 갖는 메모리 어레이(14000)를 형성하는 메모리 셀(14050A 및 14050B)과 같은 메모리 셀은 콤팩트한 3차원 상부 및 하부 접촉 NV NT 블록 스위치 기하학(구조)으로 인해 고밀도의 셀을 형성한다. 일부 실시예에서, 메모리 셀 면적(점유면적)은 대략 그 면적이 12-15F2인 것으로 추정되며, 여기서 F는 최소 기술 노드 치수이다. 셀 구조를 형성할 때 자가 정렬된 수직 스터드가 사용된다고 더 가정한다. 이러한 적층된 접촉 및 충전된 비아 홀(수직 스터드)은 포함된 참조문헌들에 더 설명되어 있다. 수직 스터드가 자가정렬되지 않는 경우, 아래에 보다 상세하게 설명되는 도 20b에 도시된 바와 같이, 셀 면적은 일부 실시예에서 그 사이즈(점유면적)가 2x보다 더 많이, 30F2보다 더 커지도록 늘어날 것으로 추정된다.
어레이 배선 위에 배치된 상부/모든 측부 및 하부 접촉을 갖는 둘러싸인
NV NT 블록 스위치를 사용한 메모리 어레이
도 15는 메모리 어레이(15000) 구조의 상부 또는 그 근방에 비휘발성 저장 디바이스로서 둘러싸인 NV NT 블록 스위치를 사용하는 2개 메모리 셀을 도시하는 메모리 어레이(15000)의 단면을 도시한다. 메모리 셀(15050A 및 15050B)은 서로의 미러 이미지이다. 메모리 셀(15050A)은 메모리 어레이(15000)에서의 셀을 대표하는 셀 구조를 설명하는데 사용될 것이다. 메모리 셀(15050A)은, 메모리 셀(14050A)에 사용되며 NV NT 저장 노드 #10으로서 도 8d에 열거되어 있는 절연 NV NT 블록 스위치(5000)를, 도 8c에서 상기에 더 설명되고 NV NT 저장 노드 #13으로서 도 8d에 열거되어 있는 절연된 둘러싸인 NV NT 블록 스위치(8050)로 교체한다.
NV NT 블록 표면과 접촉하는 절연체는 전기적 특성이 변하지 않은 채 남을 수 있거나, 전기적 특성을 향상시킬 수 있거나, 또는 NV NT 블록 스위치의 전기적 동작을 제한하기까지 할 수 있다. 메모리 어레이에서의 NV NT 블록 스위치 집적화를 용이하게 하기 위하여, 절연체와의 대응하는 NV NT 블록의 상부 및 모든 측부 표면 접촉을 막은 상부/모든 측부 접촉 단자를 포함하는 둘러싸인 NV NT 블록 스위치를 사용함으로써, 절연체 재료의 선택에 대한 민감도가 감소되거나 제거될 수 있다. 메모리 셀(15050A)은 도 14a 및 도 14b에서 평면도(레이아웃) 및 단면으로 각각 도시된 셀(14050A)과 유사하다. 따라서, 메모리 어레이(15000)의 단면만 도 15에 도시된다. 둘러싸인 NV NT 블록 스위치(15150A)는 NV NT 블록 스위치(14150A)의 변형예이며, NV NT 블록(15600)의 상부 표면과 접촉하는 전도체도 또한 NV NT 블록(15600)을 둘러싸며(감싸며) 도 8c에 도시된 둘러싸인 NV NT 블록 스위치(8050)에 관련하여 상기에 더 설명된 바와 같이 상부/모든 측부 접촉을 생성한다. 둘러싸 는(감싸는) 전도체는 비교적 얇을 수 있고, 예를 들어 5 내지 50 nm일 수 있으며, 둘러싸인 NV NT 측부 표면 접촉을 형성하고 절연체 재료와의 측부 표면 접촉을 막는데 사용된다.
셀 선택 트랜지스터(15100A)는 실리콘 기판(15300)에 형성된 소스(15200) 및 드레인(15250)을 포함한다. 측벽 스페이서(15400)와 함께 제조된 게이트(15350)는 게이트 영역 및 어레이 상호접속부를 형성하는 어레이 워드 라인(15350)의 일부이며, 주지된 FET 디바이스 동작 방법을 사용하여 채널 영역(15450) ON 및 OFF 상태를 제어한다. 대안으로서, 별도의 워드 라인 전도체(도시되지 않음)가 도 15에 도시된 셀 선택 트랜지스터(15100A)와 같은 선택 디바이스의 게이트 영역을 상호접속하는데 사용될 수 있다. 유전체(15625)에 매립된 스터드(15500)는 소스(15200)와 스터드(15550) 사이의 전도성 경로를 제공하며, 이는 이어서 둘러싸인 NV NT 블록 스위치(15150A)의 NV NT 블록(15600)에 대한 제1 하부 접촉 단자를 형성한다. NV NT 블록(15600)의 상부 표면 및 모든 측부 표면과 접촉하는 상부/모든 측부 접촉 단자(15650)는 제2 접촉을 형성하고, 또한 도 15의 단면도에 도시된 바와 같이 이차 워드 라인(15675)과 접촉한다. NV NT 블록 스위치(15150B)는 NV NT 블록 스위치(15150A)의 미러 이미지이다.
셀 선택 트랜지스터(15100A)의 드레인(15250)은 스터드(15700)와 접촉하고, 이는 이어서 접촉(15800)에서 전도체 세그먼트(15750)와 접촉한다. 전도체 세그먼트(15750)는 또한 도 14a에서의 접촉(14850)에 대응하는 접촉(도시되지 않음)에서 도 14a에서의 메모리 어레이 비트 라인(14900)에 대응하는 메모리 어레이 비트 라 인(도 15에는 도시되지 않음)과 접촉함으로써 드레인 확산부(15250)를 도 14a에서의 비트 라인(14900)에 대응하는 비트 라인(도시되지 않음)과 접속시킨다. 드레인(15250)은 인접한 셀(도 15에서는 보이지 않음)과 공유된다.
NV NT 저장 노드로서 둘러싸인 NV NT 블록 스위치(15150A 및 15150B)를 갖는 메모리 어레이(15000)를 형성하는 메모리 셀(15050A 및 15050B)과 같은 메모리 셀은, 상부/모든 측부 접촉 단자(15650) 측방 두께 및 하부 접촉 단자(15550)의 에지와 상부/모든 측부 접촉 단자(15650) 사이의 간격(상기에서는 LOL로 더 부름)으로 인해, 셀(14150A 및 14150B)보다 더 낮은 밀도일 수 있는 셀을 형성하지만, 예를 들어 셀(13150A 및 13150B)보다는 고밀도일 수 있다. 일부 실시예에서, 메모리 셀 면적(점유면적)은 그 면적이 대략 15-20F2 범위인 것으로 추정되며, 여기서 F는 최소 기술 노드 치수이다. 셀 구조를 형성할 때 자기 정렬된 수직 스터드가 사용된다고 더 가정한다. 이러한 적층된 접촉 및 충전된 비아 홀(수직 스터드)은 포함된 참조문헌들에 더 설명되어 있다. 수직 스터드가 자가 정렬되지 않는 경우, 일부 실시예에서 셀 면적은 아래에 보다 상세하게 설명되는 도 20b에 도시된 바와 같이 그 사이즈(점유면적)가 2x보다 더 많이, 30-40F2보다 더 커지도록 늘어날 것으로 추정된다.
셀/어레이 밀도를 향상(셀/어레이 점유면적을 감소)시키도록 집적된 NV 저장 노드를 갖는 비휘발성 나노튜브 저장 노드로서 NV NT 스위치 또는 NV NT 블록 스위치를 사용한 메모리 어레이
일부 실시예에서, 도 9a에 도시된 메모리 어레이 개략도(9000)에 도시된 바와 같이, 메모리 어레이는 NFET와 같은 선택 트랜지스터, NV NT 스위치 또는 NV NT 블록 스위치와 같은 비휘발성 나노튜브 저장 노드, 및 셀 내의 상호접속 수단 그리고 워드 라인, 비트 라인, 및 이차 워드 라인과 같은 어레이 라인과 셀 사이의 상호접속 수단을 포함하는 비휘발성 메모리 셀들을 상호접속시킴으로써 형성된다. 도 8d는 다양한 유형의 비휘발성 나노튜브 저장 노드(1-13)를 개요하고 있으며, 각각의 유형의 NV NT 저장 노드의 간략한 설명, 집적 구조 내의 집적 레벨, 및 대응하는 도면 번호를 포함한다.
셀/어레이 밀도를 향상(셀/어레이 점유면적을 감소)시키기 위하여, 도 16a 내지 도 20a에 관련하여 아래에 더 설명되고 도 20b에서 아래에 더 개요되는 바와 같이, 셀 밀도를 향상시키기 위하여 어레이 비트 라인이 선택 NFET 트랜지스터 위에 위치될 수 있도록, NV NT 스위치 또는 NV NT 블록 스위치와 같은 비휘발성 나노튜브 저장 노드는 집적 구조에서 선택 NFET 트랜지스터의 소스 위와 어레이 비트 라인 아래의 메모리 셀에 매립될 수 있다.
어레이 비트 라인 아래의 선택 트랜지스터 근방에 배치되며 소스와 접촉하는 NV NT 스위치를 사용한 메모리 어레이
도 16a는 향상된 셀/어레이 밀도를 위해 메모리 어레이(16000) 구조에 매립된 비휘발성 저장 디바이스로서 NV NT 스위치를 사용하는 4개 메모리 셀을 도시하는 메모리 어레이(16000)의 평면도를 도시한다. 도 16b는 구간 A4-A4'를 따라 취한 대응하는 메모리 어레이(16000')를 도시한다. 메모리 셀(16050A 및 16050B)은 서로 의 미러 이미지이다. 대표적인 메모리 셀(16050A)은 메모리 어레이(16000)에서의 셀을 대표하는 셀 구조를 설명하는데 사용될 것이다. 메모리 셀(16050A)은 도 6a에서 상기에 더 설명되고 NV NT 저장 노드 #3으로서 도 8d에 열거되어 있는 절연 NV NT 스위치(6000)로서 NV NT 저장 노드(16150A)를 도시하고 있지만, 3-8로 넘버링되고 도 8d에 열거되어 있는 임의의 절연 NV NT 저장 노드가 NV NT 저장 노드(16150A)로서 대신에 사용될 수 있다. 다른 실시예도 또한 사용될 수 있다.
셀 선택 트랜지스터(16100A)는 실리콘 기판(16300)에 형성된 소스(16200) 및 드레인(16250)을 포함한다. 측벽 스페이서(16400)와 함께 제조된 게이트(16350)는 게이트 영역 및 어레이 상호접속부를 형성하는 어레이 워드 라인(16350)의 일부이며, 주지된 FET 디바이스 동작 방법을 사용하여 채널 영역(16450) ON 및 OFF 상태를 제어한다. 대안으로서, 별도의 워드 라인 전도체(도시되지 않음)가 도 16a 및 도 16b에 도시된 셀 선택 트랜지스터(16100A)와 같은 선택 디바이스의 게이트 영역을 상호접속하는데 사용될 수 있다. 유전체(16625)에 매립된 스터드(16500)는 유전체(16625)에 또한 매립되는 NV NT 스위치(16150A)의 제1 접촉 단자와 소스(16200) 사이의 전도성 경로를 제공하며, 스터드(16500)는 NV NT 스위치(16150A)의 제1 접촉 단자로서 사용될 수 있다. NV NT 스위치(16150A)의 제2 접촉 단자(16600)는 이차 워드 라인(16600)의 일부이다. NV NT 소자(16650)는 접촉 단자(16500)의 상부 공면을 이루는 표면과 접촉한다. NV NT 스위치(16150B)는 NV NT 스위치(16150A)의 미러 이미지이다.
셀 선택 트랜지스터(16100A)의 드레인(16250)은 스터드(16700)와 접촉하며, 이는 이어서 접촉(16800)에서 스터드(16900')와 접촉한다. 스터드(16900')는 비트 라인(16900)과 접촉함으로써 비트 라인(16900)과 드레인(16250)을 상호접속시킨다. 스터드(16900') 및 비트 라인(16900)은 미국 특허 제4,944,836호에 기재된 전도체 증착 및 화학 기계적 연마(CMP) 방법과 같은 바람직한 제조 방법을 사용하여 동시에 형성될 수 있다. 드레인(16250)은 인접한 셀(도 16a 또는 도 16b에서는 보이지 않음)과 공유된다.
상기에 더 설명한 바와 같이, NV NT 저장 노드(16150A 및 16150B)는 여러 절연된 NV NT 스위치 중 하나일 수 있다. 예를 들어, 도 6a에 도시된 NV 스위치(6000), 도 6b에 도시된 6020, 도 6c에 도시된 6040, 도 6d에 도시된 6060, 도 7a에 도시된 7000, 및 도 7b에 도시된 7050이 사용될 수 있다. 상기에 더 설명한 각각의 도면에 도시된 바와 같이, 이들 NV NT 스위치는 단일 절연체층, 절연체층의 조합, 또는 절연체층과 갭 영역의 조합을 이용하여 절연될 수 있다.
도 16a에 도시된 메모리 어레이(16000)의 평면도 및 도 16b에 도시된 대응하는 단면(16000')은 비트 라인(16900) 정의(definition) 레벨을 통하여 제조된 집적 구조를 도시한다. 추가의 절연(그리고 전도체)층이 최종 칩 패시베이션 및 칩 단자 금속층(도시되지 않음)을 포함하여 비트 라인(16900) 위에 형성될 수 있다(도시되지 않음).
일부 실시예에서, 메모리 어레이(16000)를 형성하는 메모리 셀(16050A) 및 16050B)과 같은 메모리 셀은 도 20b에서 아래에 더 설명되는 바와 같이 그 면적이 대략 12-15F2인 것으로 추정되며, 여기서 F는 최소 기술 노드 치수이다.
어레이 비트 라인 아래의 선택 트랜지스터 근방에 배치되며 소스와 접촉하는 상부/측부 및 하부 접촉을 갖는 NV NT 블록 스위치를 사용한 메모리 어레이
도 17a는 향상된 셀/어레이 밀도를 위해 메모리 어레이(17000) 구조에 매립된 비휘발성 저장 디바이스로서 상부/측부 및 하부 접촉 단자를 갖는 NV NT 블록 스위치를 사용하는 4개 메모리 셀을 도시하는 메모리 어레이(17000)의 평면도를 도시한다. 도 17b는 구간 A5-A5'를 따라 취한 대응하는 메모리 어레이(17000') 단면을 도시한다. 메모리 셀(17050A 및 17050B)은 서로의 미러 이미지이다. 대표적인 메모리 셀(17050A)은 메모리 어레이(17000)에서의 셀을 대표하는 셀 구조를 설명하는 데 사용될 것이다. 메모리 셀(17050A)은 도 8a에서 상기에 더 설명되고 NV NT 저장 노드 #11로서 도 8d에 열거되어 있는 상부/측부 및 하부 접촉 단자를 갖는 절연 NV NT 블록 스위치(8000)로서 NV NT 저장 노드(17150A)를 도시하지만, 도 8d에 열거되어 있는 절연 NV NT 저장 노드 12, 또는 다른 절연체 구성(도시되지 않음)이 NV NT 저장 노드(17150A)로서 대신에 사용될 수 있다.
셀 선택 트랜지스터(17100A)는 실리콘 기판(17300)에 형성된 소스(17200) 및 드레인(17250)을 포함한다. 측벽 스페이서(17400)와 함께 제조된 게이트(17350)는 게이트 영역 및 어레이 상호접속부를 형성하는 어레이 워드 라인(17350)의 일부이며, 주지된 FET 디바이스 동작 방법을 사용하여 채널 영역(17450) ON 및 OFF 상태를 제어한다. 대안으로서, 별도의 워드 라인 전도체(도시되지 않음)가 도 17a 및 도 17b에 도시된 셀 선택 트랜지스터(17100A)와 같은 선택 디바이스의 게이트 영역을 상호접속하는데 사용될 수 있다. 유전체(17625)에 매립된 스터드(17500)는 유전체(17625)에 또한 매립된 NV NT 블록 스위치(17150A)의 제1 접촉 단자와 소스(17200) 사이의 전도성 경로를 제공하며, 스터드(17500)는 NV NT 블록 스위치(17150A)의 NV NT 블록(17650)에 대한 제1 접촉 단자로서 사용될 수 있다. NV NT 스위치(17150A)의 제2 접촉 단자(17675)는 전도체 세그먼트(17675)에 의해 형성되고, NV NT 블록(17650)에 대한 상부/측부 접촉을 형성하며 이차 워드 라인(17600)과 접촉한다. NV NT 스위치(17150B)는 NV NT 스위치(17150A)의 미러 이미지이다.
셀 선택 트랜지스터(17100A)의 드레인(17250)은 스터드(17700)와 접촉하고, 이는 이어서 접촉(17800)에서 스터드(17900')와 접촉한다. 스터드(17900')는 비트 라인(17900)과 접촉함으로써 비트 라인(17900)과 드레인(17250)을 상호접속시킨다. 스터드(17900') 및 비트 라인(17900)은 도 16a 및 도 16b에 관련하여 상기에 더 설명한 바와 같이 그리고 포함된 특허 참조문헌들에서와 같이 동시에 형성될 수 있다. 드레인(17250)은 인접한 셀(도 17a 또는 도 17b에서는 보이지 않음)과 공유된다.
상기에 더 설명한 바와 같이, NV NT 저장 노드(17150A 및 17150B)는 예를 들어 도 8a에 도시된 NV NT 블록 스위치(8000)와 같은 여러 절연 NV NT 블록 스위치 및 도 8b에 도시된 NV NT 블록 스위치(8020) 중 하나일 수 있다. 상기에 더 설명한 각각의 도면에 도시된 바와 같이, 이들 NV NT 블록 스위치는 단일 절연체층, 절연체층의 조합, 및 절연체층과 갭 영역의 조합을 이용하여 절연될 수 있다.
도 17a에 도시된 메모리 어레이(17000)의 평면도 및 도 17b에 도시된 대응하는 단면(17000')은 비트 라인(17900) 정의 레벨을 통하여 제조된 집적 구조를 도시한다. 추가의 절연(그리고 전도체)층이 최종 칩 패시베이션 및 칩 단자 금속층(도시되지 않음)을 포함하여 비트 라인(17900) 위에 형성될 수 있다(도시되지 않음).
일부 실시예에서, NRAM 메모리 어레이(17000)를 형성하는 메모리 셀(17050A 및 17050B)과 같은 메모리 셀은 도 20b에서 아래에 더 설명되는 바와 같이 그 면적인 대략 12-15F2인 것으로 추정되며, 여기서 F는 최소 기술 노드 치수이다.
어레이 비트 라인 아래의 선택 트랜지스터 근방에 배치되며 소스와 접촉하는 상부 및 하부 접촉을 갖는 NV NT 블록 스위치를 사용한 메모리 어레이
도 18a는 향상된 셀/어레이 밀도를 위해 메모리 어레이(18000) 구조에 매립된 비휘발성 저장 디바이스로서 상부 및 하부 접촉 단자를 갖는 NV NT 블록 스위치를 사용하는 4개 메모리 셀을 도시하는 메모리 어레이(18000)의 평면도를 도시한다. 도 18b는 구간 A6-A6'를 따라 취한 대응하는 메모리 어레이(18000') 단면을 도시한다. 메모리 셀(18050A 및 18050B)은 서로의 미러 이미지이다. 대표적인 메모리 셀(18050A)은 메모리 어레이(18000)에서의 셀을 대표하는 셀 구조를 설명하는데 사용될 것이다. 메모리 셀(18050A)은 도 5a에서 상기에 더 설명되고 NV NT 저장 노드 #10으로서 도 8d에 열거된 상부 및 하부 접촉 단자를 갖는 절연 NV NT 블록 스위치(5000)로서 NV NT 저장 노드(18150A)를 도시한다.
셀 선택 트랜지스터(18100A)는 실리콘 기판(18300)에 형성된 소스(18200) 및 드레인(18250)을 포함한다. 측벽 스페이서(18400)와 함께 제조된 게이트(18350)는 게이트 영역 및 어레이 상호접속부를 형성하는 어레이 워드 라인(18350)의 일부이며, 주지된 FET 디바이스 동작 방법을 사용하여 채널 영역(18450) ON 및 OFF 상태를 제어한다. 대안으로서, 별도의 워드 라인 전도체(도시되지 않음)가 도 18a 및 도 18b에 도시된 셀 선택 트랜지스터(18100A)와 같은 선택 디바이스의 게이트 영역을 상호접속하는데 사용될 수 있다. 유전체(18625)에 매립된 스터드(18500)는 유전체(18625)에 또한 매립된 NV NT 블록 스위치(18150A)의 제1 접촉 단자와 소스(18200) 사이의 전도성 경로를 제공하며, 스터드(18500)는 NV NT 블록 스위치(18150A)의 NV NT 블록(18600)에 대한 하부 접촉 단자로서 사용될 수 있다. NV NT 블록(18600)의 상부 표면과 접촉하는 상부 접촉 단자(18650)는 제2 접촉을 형성하고, 또한 이차 워드 라인(18675)과 접촉한다. NV NT 블록 스위치(18150B)는 NV NT 스위치 블록(18150A)의 미러 이미지이다.
셀 선택 트랜지스터(18100A)의 드레인(18250)은 스터드(18700)와 접촉하고, 이는 이어서 접촉(18800)에서 스터드(18900')와 접촉한다. 스터드(18900')는 비트 라인(18900)과 접촉함으로써 비트 라인(18900)과 드레인(18250)을 상호접속시킨다. 스터드(18900') 및 비트 라인(18900)은 도 16a와 도 16b 및 도 17a와 도 17b에 관련하여 상기에 더 설명한 바와 같이 그리고 포함된 특허 참조문헌들에서와 같이 동시에 형성될 수 있다. 드레인(18250)은 인접한 셀(도 18a 또는 도 18b에서는 보이지 않음)과 공유된다.
상기에 더 기재한 바와 같이, NV NT 저장 노드(18150A 및 18150B)는 셀/어레 이 밀도를 향상(셀/어레이 점유면적을 감소)시키기 위해 도 5a에서 상기에 더 설명한 NV NT 블록 스위치(5000)를 사용한다. NV NT 저장 노드(18150A 및 18150B)는 단일 절연체층으로 절연된 NV NT 블록 스위치(5000)를 도시하지만, 상기에 더 설명한 각각의 도면에 도시된 바와 같이, 절연체층의 조합, 및 절연체층과 갭 영역의 조합이 또한 사용될 수 있다.
도 18a에 도시된 메모리 어레이(18000)의 평면도 및 도 18b에 도시된 대응하는 단면(18000')은 비트 라인(18900) 정의 레벨을 통하여 제조된 집적 구조를 도시한다. 추가의 절연(그리고 전도체)층이 최종 칩 패시베이션 및 칩 단자 금속층(도시되지 않음)을 포함하여 비트 라인(18900) 위에 형성될 수 있다(도시되지 않음).
일부 실시예에서, NRAM 메모리 어레이(18000)를 형성하는 메모리 셀(18050A 및 18050B)과 같은 메모리 셀은 도 20b에서 아래에 더 설명되는 바와 같이 그 면적인 대략 6-8F2인 것으로 추정되며, 여기서 F는 최소 기술 노드 치수이다.
어레이 비트 라인 아래의 선택 트랜지스터 근방에 배치되며 소스와 접촉하는 상부/모든 측부 및 하부 접촉을 갖는 둘러싸인(감싸인) NV NT 블록 스위치를 사용한 메모리 어레이
도 19는 비트 라인 아래에 메모리 어레이(19000) 구조의 선택 트랜지스터 근방에 배치된 비휘발성 저장 디바이스로서 둘러싸인(감싸인) NV NT 블록 스위치를 사용하는 2개 셀을 도시하는 메모리 어레이(19000)의 단면을 도시한다. 메모리 셀(19050A 및 19050B)은 서로의 미러 이미지이다. 메모리 셀(19050A)은 메모리 어 레이(19000)에서의 셀을 대표하는 셀 구조를 설명하는데 사용될 것이다. 메모리 셀(19050A)은, 셀(18050A)에 사용되고 NV NT 저장 노드 #10으로서 도 8d에 열거되어 있는 절연 NV NT 블록 스위치(5000)를, 도 8c에서 상기에 더 설명되고 NV NT 저장 노드 #13으로서 도 8d에 열거되어 있는 절연된 둘러싸인 NV NT 블록 스위치(8050)로 교체한다.
상기 언급한 바와 같이, NV NT 블록 표면과 접촉하는 절연체는 전기적 특성이 변하지 않은 채 남을 수 있거나, 전기적 특성을 향상시킬 수 있거나, 또는 NV NT 블록 스위치의 전기적 동작을 제한하기까지 할 수 있다. 메모리 어레이에서의 NV NT 블록 스위치 집적화를 용이하게 하기 위하여, 절연체와의, 대응하는 NV NT 블록의 상부 및 모든 측부 표면 접촉을 막은 상부/모든 측부 접촉 단자를 포함하는 둘러싸인 NV NT 블록 스위치를 사용함으로써, 절연체 재료의 선택에 대한 민감도가 감소되거나 제거될 수 있다. 메모리 셀(19050A)은 도 18a 및 도 18b에서 평면도(레이아웃) 및 단면으로 각각 도시된 셀(18050A)과 유사하다. 따라서, 메모리 어레이(19000)의 단면만 도 19에 도시된다. 둘러싸인 NV NT 블록 스위치(19150A)는 NV NT 블록 스위치(18150A)의 변형예이며, NV NT 블록(19600)의 상부 표면과 접촉하는 전도체도 또한 NV NT 블록(19600)을 둘러싸며(감싸며) 도 8c에 도시된 둘러싸인 NV NT 블록 스위치(8050)에 관련하여 상기에 더 설명된 바와 같이 상부/모든 측부 접촉을 생성한다. 둘러싸는(감싸는) 전도체는 비교적 얇을 수 있고, 예를 들어 5 내지 50 nm일 수 있으며, 둘러싸인 NV NT 측부 표면 접촉을 형성하고 절연체 재료와의 측부 표면 접촉을 실질적으로 막는데 사용된다.
셀 선택 트랜지스터(19100A)는 실리콘 기판(19300)에 형성된 소스(19200) 및 드레인(19250)을 포함한다. 측벽 스페이서(19400)와 함께 제조된 게이트(19350)는 게이트 영역 및 어레이 상호접속부를 형성하는 어레이 워드 라인(19350)의 일부이며, 주지된 FET 디바이스 동작 방법을 사용하여 채널 영역(19450) ON 및 OFF 상태를 제어한다. 대안으로서, 별도의 워드 라인 전도체(도시되지 않음)가 도 19에 도시된 셀 선택 트랜지스터(19100A)와 같은 선택 디바이스의 게이트 영역을 상호접속하는데 사용될 수 있다. 유전체(19625)에 매립된 스터드(19500)는 유전체(19625)에 또한 매립된 NV NT 블록 스위치(19150A)의 제1 접촉 단자와 소스(19200) 사이의 전도성 경로를 제공하며, 스터드(19500)는 NV NT 블록 스위치(19150A)의 NV NT 블록(19600)에 대한 하부 접촉으로서 사용될 수 있다. NV NT 블록(19600)의 상부 표면 및 모든 측부 표면과 접촉하는 상부/모든 측부 접촉 단자(19650)는 제2 접촉을 형성하고, 또한 이차 워드 라인(19675)과 접촉한다. NV NT 블록 스위치(19150B)는 NV NT 블록 스위치(19150A)의 미러 이미지이다.
셀 선택 트랜지스터(19100A)의 드레인(19250)은 스터드(19700)와 접촉하고, 이는 이어서 접촉(19800)에서 스터드(19900')와 접촉한다. 스터드(19900')는 비트 라인(19900)과 접촉함으로써 비트 라인(19900)과 드레인(19250)을 상호접속시킨다. 스터드(19900') 및 비트 라인(19900)은 도 16a와 도 16b, 도 17a와 도 17b, 및 도 18a와 도 18b에 관련하여 상기에 더 설명한 바와 같이 그리고 포함된 특허 참조문헌들에서와 같이 동시에 형성될 수 있다. 드레인(19250)은 인접한 셀(도 19에서는 보이지 않음)과 공유된다.
NV NT 저장 노드로서 둘러싸인 NV NT 블록 스위치(19150A 및 19150B)를 갖는 메모리 어레이(19000)를 형성하는 메모리 셀(19050A 및 19050B)과 같은 메모리 셀은, 일부 실시예에서 상부/모든 측부 접촉 단자(19650) 측방 두께 및 하부 접촉 단자(19500)의 에지와 상부/모든 측부 접촉 단자(19650) 사이의 간격(상기에서는 LOL로 더 부름)으로 인해, 셀(18150A 및 18150B)보다 더 낮은 밀도일 수 있는 셀을 형성하지만, 예를 들어 셀(16150A 및 16150B)보다는 고밀도일 수 있다. 일부 실시예에서, 메모리 셀 면적(점유면적)은 도 20b에서 아래에 더 설명되는 바와 같이 그 면적이 대략 12-15F2 범위 내에 있는 것으로 추정되며, 여기서 F는 최소 기술 노드 치수이다.
스위치의 상부 접촉에 대한 비트 라인 접촉 및 하부 접촉에 대한 드레인 접촉을 가지며 어레이 비트 라인 아래의 선택 트랜지스터 근방에 배치된 상부 및 하부 접촉을 갖는 NV NT 블록 스위치를 사용한 메모리 어레이
도 20a는 비트 라인 접촉과 대응하는 드레인 확산부 사이에 도 5a에 도시된 NV NT 블록 스위치(5000)의 대안의 배치를 사용하는 메모리 어레이(20000)의 단면을 도시한다. 대응하는 이차 워드 라인은 선택 NFET 디바이스의 대응하는 소스에 접속된다. 일부 실시예에서, 메모리 어레이(20000)의 메모리 어레이 밀도(점유면적)는 도 18a 및 도 18b에 관련하여 상기에 더 설명한 메모리 어레이(18000)의 메모리 어레이 밀도(점유면적)와 대략 동일하다.
도 20a는 향상된 셀/어레이 밀도를 위해 메모리 어레이(20000) 구조에 매립 된 비휘발성 저장 디바이스로서 상부 및 하부 접촉 단자를 갖는 NV NT 블록 스위치를 사용하는 메모리 셀을 도시하는 메모리 어레이(20000)의 단면을 도시한다. 메모리 셀(20050A 및 20050B)은 서로의 미러 이미지이다. 대표적인 메모리 셀(20050A)은 메모리 어레이(20000)에서의 모든 셀을 대표하는 셀 구조를 설명하는데 사용될 것이다. 메모리 셀(20050A)은 도 5a에서 상기에 더 설명되며 NV NT 저장 노드 #10로서 도 8d에 열거되어 있는 상부 및 하부 접촉 단자를 갖는 절연 NV NT 블록 스위치(5000)로서 NV NT 저장 노드(20150A)를 도시한다.
셀 선택 트랜지스터(20100A)는 실리콘 기판(20300)에 형성된 소스(20200) 및 드레인(20250)을 포함한다. 측벽 스페이서(20400)와 함께 제조된 게이트(20350)는 게이트 영역 및 어레이 상호접속부를 형성하는 어레이 워드 라인(20350)의 일부이며, 주지된 FET 디바이스 동작 방법을 사용하여 채널 영역(20450) ON 및 OFF 상태를 제어한다. 대안으로서, 별도의 워드 라인 전도체(도시되지 않음)가 도 20a에 도시된 셀 선택 트랜지스터(20100A)와 같은 선택 디바이스의 게이트 영역을 상호접속하는데 사용될 수 있다. 유전체(20625)에 매립된 스터드(20500)는 유전체(20625)에 또한 매립된 NV NT 블록 스위치(20150A)의 제1 접촉 단자와 드레인(20250) 사이의 전도성 경로를 제공하며, 스터드(20500)는 NV NT 블록 스위치(20150A)의 NV NT 블록(20600)에 대한 하부 접촉 단자로서 사용될 수 있다. NV NT 블록(20600)의 상부 표면과 접촉하는 상부 접촉 단자(20650)는 제2 접촉을 형성하고, 또한 스터드(20900')와 접촉한다. 스터드(20900')는 비트 라인(20900)과 접촉함으로써 비트 라인(20900)과 NV NT 블록 스위치(20150A)의 상부 접촉 단자(20650)를 상호접속시 킨다. 스터드(20900') 및 비트 라인(20900)은 도 16a와 도 16b, 도 17a와 도 17b, 도 18a와 도 18b, 및 도 19에 관련하여 상기에 더 설명한 바와 같이 그리고 포함된 특허 참조문헌들에서와 같이 동시에 형성될 수 있다. NV NT 스위치(20150B)는 NV NT 스위치(20150A)의 미러 이미지이다.
셀 선택 트랜지스터(20100A)의 소스(20200)는 스터드(20700)와 접촉하며, 이는 이어서 접촉(20800)에서 이차 워드 라인(20675)과 접촉한다. 소스(20200)는 인접한 셀(도 20a에서는 보이지 않음)과 공유된다.
상기에 더 기재한 바와 같이, NV NT 저장 노드(20150A 및 20150B)는 셀/어레이 밀도를 향상(셀/어레이 점유면적을 감소)시키도록 도 5a에서 상기에 더 설명한 NV NT 블록 스위치(5000)를 사용한다. NV NT 저장 노드(20150A 및 20150B)는 단일 절연체층으로 절연된 NV NT 블록 스위치(5000)를 도시하지만, 상기에 더 설명한 각각의 도면에 도시된 바와 같이, 절연체층의 조합, 및 절연체층과 갭 영역의 조합도 또한 사용될 수 있다.
도 20a에 도시된 메모리 어레이(20000)의 단면도는 비트 라인(20900) 정의 레벨을 통하여 제조된 집적 구조를 도시한다. 추가의 절연(그리고 전도체)층이 최종 칩 패시베이션 및 칩 단자 금속층(도시되지 않음)을 포함하여 비트 라인(20900) 위에 형성될 수 있다(도시되지 않음).
일부 실시예에서, 메모리 어레이(20000)를 형성하는 메모리 셀(20050A 및 20050B)과 같은 메모리 셀은 그 면적이 대략 6-8F2인 것으로 추정되며, 여기서 F는 최소 기술 노드 치수이다.
도 5a에 도시된 NV NT 블록 스위치(5000)는 NV NT 블록 스위치(20150A 및 20150B)로서 사용되지만, 절연체(20625)와의 감소된 접촉을 원하는 경우 대신에 도 8c에 도시된 둘러싸인 NV NT 블록 스위치(8050)가 사용될 수 있다는 것을 유의하자. 이러한 경우, 어레이 면적(점유면적)은 도 19에 도시된 메모리 어레이(19000)에 관련하여 상기에 더 설명한 바와 동일한 이유로 사이즈가 증가할 수 있다.
비휘발성 나노튜브 저장 노드로서 사용되는 NV NT 스위치, NV NT 블록 스위치, 및 둘러싸인 NV NT 블록 스위치의 다양한 실시예의 상대 메모리 어레이 밀도(점유면적)의 개요
도 20b는 NV NT 저장 노드의 유형 및 배치에 기초하여 상기에 더 설명한 메모리 어레이의 예시적인 실시예들 중 일부에 대한 셀 사이즈를 개요한다. 도 20b는 또한 다양한 메모리 어레이에서 NV NT 저장 노드로서 사용되는 NV NT 스위치, NV NT 블록 스위치, 또는 둘러싸인 NV NT 블록 스위치 유형과의 참조를 용이하게 하기 위해 대응하는 도 8d의 NV NT 저장 노드 번호를 포함한다.
NFET 선택 트랜지스터와 이미 접속되어 있는 워드 라인(WL) 및 비트 라인(BL) 위의 어레이의 상부 표면 또는 그 근방에 위치된 NV NT 저장 노드는 더 낮은 밀도의 구현이 된다. 그러나, 미리 배선된 메모리 어레이의 표면 또는 그 근방에 위치된 NV NT 저장 노드는 기밀 패키지에 실장하기 위한 비절연 칩은 물론 광범위하게 다양한 절연체 조합 및 갭 영역을 사용하여 절연된 NV NT 저장 노드를 비롯하여 집적 용이성(집적 유연성)을 제공한다. 이러한 배치의 결과, CMOS 회로 및 NFET 선택 트랜지스터와 집적된 NV NT 스위치 및 NV NT 블록 스위치에 대하여 개발 시간이 짧아진다. 셀 면적(점유면적)은 도 20b에 도시된 바와 같이 완전 집적된 구조의 경우보다 실질적으로 더 클 수 있지만, 도 9a와 도 9b, 도 10a와 10b, 및 도 11a 내지 11c에 관련하여 상기에 더 설명한 16 비트 메모리 어레이(9000)와 같은 메모리 어레이의 작업 결과 더 빠른 메모리 어레이 제조 및 가속화된 학습이 될 수 있다. 셀 밀도(점유면적)는 또한 NV NT 저장 노드를 선택 트랜지스터 소스 확산부에 접속시킬 때 자가 정렬된 스터드가 사용되는지 아니면 자가 정렬되지 않은 스터드가 사용되는지에 따라 좌우된다.
비트 라인 아래에 배치된 완전 집적된 NV NT 저장 노드의 결과, 향상된 셀 밀도(상대적으로 작은 점유면적)가 된다. 도 20b는 최소 치수 F에 대하여 다양한 상대 셀 면적을 나타낸다. 비교적 고밀도의 메모리 셀의 일부 실시예는 6-8F2 범위의 추정된 셀 면적을 가지며, 이는 도 20b에 도시된 바와 같이 상부 및 하부 접촉을 갖는 NV NT 블록 스위치를 완전 집적함으로써 달성될 수 있다. F = 45 nm 기술 노드의 경우, 셀 면적은 0.012-0.016 um2 범위 내에 있는 것으로 추정되고, F = 22 nm 기술 노드의 경우, 셀 면적은 0.003 - 004 um2 범위 내에 있는 것으로 추정되고, F = 10 nm 기술 노드의 경우, 셀 면적은 0.0006 내지 0.0008 um2 범위 내에 있는 것으로 추정된다. NV NT 블록 스위치는 확장 가능(scalable)하며, 22 내지 45 nm 범위 내의 치수가 제조되었다. F = 10 nm 기술 노드 또는 더 작게까지 가변하도록 공 지된 기본 배리어는 없다.
비교적 고밀도의 교차점 스위치
비휘발성 교차점 스위치 매트릭스는 제조가 완료된 후에 칩에서의 상호접속을 변경하는데 사용될 수 있다. NV NT 블록 스위치는 예를 들어 FPGA와 같은 재구성가능 로직에서 사용하기 위한 비교적 고밀도의 비휘발성 교차점 스위치를 형성하는데 사용될 수 있다. NV NT 블록 스위치를 사용하는 고밀도의 비휘발성 교차점 스위치는 도 20a 내지 도 23c에 관련하여 아래에 더 설명된다.
어레이 배선에 자가 정렬된 NV NT 블록 스위치를 갖는 제1 유형의 고밀도 교차점 스위치 구조
“픽쳐 프레임” 레이아웃에 기초하며 수평 배향된 얇은 나노튜브 소자를 사용하는 비휘발성 나노튜브 2단자 교차점 스위치가 도 21에 도시되어 있으며, 이는 미국 특허 출원 번호 제11/280,786호에 기재된 2단자 교차점 스위치에 대응한다. 도 21에 도시된 “픽쳐 프레임”실시예는 비교적 고밀도이지만(즉, 작은 면적에 많은 수가 제조될 수 있음; 작은 점유면적을 가짐), 훨씬 더 고밀도의 확장성(scalable) 비휘발성 나노튜브 2단자 스위치가 제조될 수 있다. 수평 배향된(2D) 얇은 나노튜브 소자를, 상기에 더 설명한 것들 그리고 본 출원과 동일자에 제출된 발명의 명칭이 “비휘발성 나노튜브 다이오드 및 비휘발성 나노튜브 블록과 이를 사용한 시스템 및 이의 제조 방법(Nonvolatile Nanotube Diodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods of Making Same)”인 미국 특허 출원에 설명된 것들과 같은 수직 배향된(3D) 2단자 비휘발성 나노튜브 블 록(NV NT 블록) 스위치로 교체하면, 예를 들어 전자 프로그래밍가능한 배선, 비휘발성 메모리, 어레이 로직을 포함한 로직, FPGA 및 기타 애플리케이션과 같은 수많은 애플리케이션에 유용한 훨씬 더 고밀도의 스위치가 될 수 있다.
도 21은 하층의 기판(도시되지 않음) 상의 지지 절연체(21100) 및 비아 홀(21110) 내의 전도성 요소(21105)를 포함하는 픽쳐 프레임 2단자 비휘발성 나노튜브 스위치(21000)를 도시한다. 비휘발성 나노튜브 스위치(21000)는 다수 회 ON 상태와 OFF 상태 사이에 전환될 수 있다. 나노튜브 소자(21125)는 2개의 나노튜브 스위치(21000) 단자 중 하나를 형성하는 전도성 요소(21050)와 접촉한다. 선택적인 전도성 요소(21107)가 나노튜브 소자(21125)와 전도성 요소(21105) 사이의 접촉을 향상시키는데 사용될 수 있다. 전도성 요소(21155)는 영역(21135) 내의 나노튜브 소자(21125)의 둘레와 접촉함으로써 제2의 2단자 나노튜브 스위치(21000) 단자를 형성한다. 전도성 요소(21155)는 절연체(21120)에 의해 선택적인 전도성 요소(21107) 및 나노튜브 소자(21125)의 일부분과 분리된다. 일부 실시예에서, 2단자 나노튜브 스위치(21000) 치수는 수평 X 방향으로 대략 3F이고, 대략 직교의 Y 방향(도시되지 않음)으로는 3F이며, 여기서 F는 특정 기술 노드에서 최소 리소그래픽적으로(lithographically) 정의된 치수이다. 인접한 스위치들 간의 최소 간격은 F이며, 그리하여 2단자 나노튜브 스위치(21000)가 X 및 Y 방향으로 4F의 주기(도시되지 않음)에 대해 배치될 수 있다. 일부 실시예에서, 개별 2단자 나노튜브 스위치(21000)는 9F2의 면적을 차지하고, 다른 스위치로부터 최소 간격 F 만큼 떨어져 있는 어레이 구성으로 배치될 때 16F2의 면적을 차지한다.
도 22a는 2x2 교차점 스위치 어레이 구성에서 4개의 수직 배향된(3D) 2단자 비휘발성 나노튜브 블록 스위치(22100-1, 22100-2, 22100-3, 22100-4)의 비휘발성 나노튜브 블록 스위치 매트릭스(22000)의 평면도를 도시한다. 도 22a에 도시된 바와 같은 NV NT 블록 스위치(22100-1)의 일부를 통한 대표적인 단면 X1-X1' 및 Y1-Y1'은 도 22b 및 도 22c에 도시된 바와 같은 수직 배향된(3D) 구조에서의 NV NT 블록 스위치의 소자들을 더 나타낸다. 2단자 비휘발성 나노튜브 스위치(22100-1, 22100-2, 22100-3, 및 22100-4)에 대응하는 제1 유형의 2단자 NV NT 블록 스위치 및 제조 방법의 상세 사항은 상기에 더 설명되고, 포함된 특허 참조문헌들에 더 설명되어 있다. 포함된 특허 참조문헌들, 예를 들어 본 출원과 동일자에 제출된 발명의 명칭이 “비휘발성 나노튜브 다이오드 및 비휘발성 나노튜브 블록과 이를 사용한 시스템 및 이의 제조 방법(Nonvolatile Nanotube Diodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods of Making Same)”인 미국 특허 출원에 기재된 바와 같이, NV NT 블록은 다수의 스핀온 층을 사용하여 또는 스프레이 온 기술에 의해 증착될 수 있다.
도 22a에 도시된 배선(22050-1)은, 치수 FxF를 갖고 간격 F 만큼 이격되어 있는 이들 2단자 NV NT 블록 스위치 각각과의 하부(하위 레벨) 접촉을 형성하며 2단자 NV NT 블록 스위치(22100-1 및 22100-2)를 상호접속시킨다. 배선(22050-2)은, 치수 FxF를 갖고 간격 F 만큼 이격되어 있는 이들 2단자 NV NT 블록 스위치 각각과 의 하부(하위 레벨) 접촉을 형성하며, 2단자 NV NT 블록 스위치(22100-3 및 22100-4)를 상호접속시킨다.
F는 최대 스위치 어레이 밀도를 달성하기 위한 최소 피쳐(feature) 사이즈를 나타내지만, 예를 들어 더 낮은 ON 저항값 또는 기타 바람직한 특징을 달성하기 위하여, 필요에 따라 F보다 큰 치수가 사용될 수 있고, 직사각형 및 원형과 같은 정사각형이 아닌 단면이 사용될 수 있다. 예를 들어, 전송 라인의 특성 임피던스(Z0)에 매칭시키도록 50 내지 100 ohm 범위 내의 ON 저항값을 달성하기 위해 큰 스위치가 제조될 수 있다. 또한, 예를 들어 100x100 또는 그 이상과 같은 2x2보다 큰 어레이가 형성될 수 있다.
도 22a에 도시된 배선(22600-1)은, 치수 F x F를 갖고 간격 F 만큼 이격되어 있는 2단자 NV NT 블록 스위치 각각과의 상부(상위 레벨) 접촉에 접촉함으로써 2단자 NV NT 블록 스위치(22100-1 및 22100-3)를 상호접속시킨다. 배선(22600-2)은, 치수 F x F를 갖고 간격 F 만큼 이격되어 있는 2단자 NV NT 블록 스위치 각각과의 상부(상위 레벨) 접촉에 접촉함으로써 2단자 NV NT 블록 스위치(22100-2 및 22100-4)를 상호접속시킨다. 배선(22600-1 및 22600-2)은 NV NT 블록 스위치들 사이의 영역을 충전하는 절연체(22500)의 표면 상에 패터닝된다. F는 최대 스위치 어레이 밀도를 달성하기 위한 최소 피쳐 사이즈를 나타내지만, F보다 큰 치수가 사용될 수 있다.
도 22b는 X 방향으로 배선(22600-1)을 통하여 이에 따른 단면 X1-X1'을 도시 한다. Z 방향은 2단자 NV NT 블록 스위치(22100-1)의 수직 배향을 나타내며, 또한 ON 상태에 있는 전류 흐름의 방향(수직으로)을 표시한다. 2단자 NV NT 블록 스위치(22100-1)는 배선(22050-1)의 단면인 하부(하위 레벨) 접촉(22050-1'), 배선(22600-1)과 접촉하는 상부(상위 레벨) 접촉 NV NT 블록(22400-1), 및 하부(하위 레벨) 접촉(22050-1') 및 상부(상위 레벨) 접촉(22400-1) 둘 다와 접촉하는 NV NT 블록(22200-1)을 포함한다. NV NT 블록(22200-1)은, 상기에 더 설명한 바와 같이 그리고 포함된 특허 참조문헌들, 예를 들어 미국 특허 출원 번호 제11/280,786호 및 본 출원과 동일자에 제출된 발명의 명칭이 “비휘발성 나노튜브 다이오드 및 비휘발성 나노튜브 블록과 이를 사용한 시스템 및 이의 제조 방법(Nonvolatile Nanotube Diodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods of Making Same)”인 미국 특허 출원에 설명되어 있는 바와 같이, 다수 회 ON 상태와 OFF 상태 사이에 전환될 수 있다.
도 22c는 Y 방향으로 배선(22050-1)을 통하여 이에 따른 단면 Y1-Y1'을 도시한다. Z 방향은 2단자 NV NT 블록 스위치(22100-1)의 수직 배향을 나타내며, 또한 ON 상태에 있는 전류 흐름의 방향(수직으로)을 표시한다. 2단자 NV NT 블록 스위치(22100-1)는 배선(22050-1)의 단면인 하부(하위 레벨) 접촉(22050-1'), 배선(22600-1)과 접촉하는 상부(상위 레벨) 접촉 NV NT 블록(22400-1), 및 하부(하위 레벨) 접촉(22050-1') 및 상부(상위 레벨) 접촉(22400-1) 둘 다와 접촉하는 NV NT 블록(22200-1)을 포함한다. NV NT 블록(22200-1)은 상기에 더 설명한 바와 같이 그리고 포함된 특허 참조문헌들에 설명되어 있는 바와 같이 다수 회 ON 상태와 OFF 상태 사이에 전환될 수 있다. NV NT 블록 스위치 및 어레이 상호접속부의 제조 방법은 포함된 특허 참조문헌들, 예를 들어 본 출원과 동일자에 제출된 발명의 명칭이 “비휘발성 나노튜브 다이오드 및 비휘발성 나노튜브 블록과 이를 사용한 시스템 및 이의 제조 방법(Nonvolatile Nanotube Diodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods of Making Same)”인 미국 특허 출원에 더 설명되어 있다.
2단자 NV NT 블록 스위치(22100-1, 22100-2, 22100-3, 및 22100-4) 치수는 수평 방향으로 대략 F이며, 대략 직교의 Y 방향으로는 F이고, 여기서 F는 특정 기술 노드에서 최소 리소그래픽적으로 정의된 치수이다. 인접한 스위치와의 최소 간격은 F이며, 그리하여 2단자 NV NT 블록 스위치(22100-1, 22100-2, 22100-3, 및 22100-4)는 도 22a에 도시된 바와 같이 X 및 Y 방향으로 2F의 주기에 대해 배치될 수 있다. 개별 2단자 NV NT 블록 스위치(22100-1, 22100-2, 22100-3, 및 22100-4)는 1F2의 면적을 차지하고, 다른 스위치로부터 최소 간격 F 만큼 떨어져 있는 어레이 구성으로 배치될 때 4F2의 면적을 차지한다. 따라서, 개별 2단자 NV NT 블록 스위치(22100-1, 22100-2, 22100-3, 및 22100-4)는 도 21에 도시된 2단자 스위치(21000)보다 9x 더 고밀도이다. 개별 스위치가 X 및 Y 방향으로 F 만큼 떨어져 있는 어레이 구성에 있어서, 2F의 주기를 가지며 2단자 NV NT 블록 스위치(22100-1, 22100-2, 22100-3, 및 22100-4)에 기초한 비휘발성 나노튜브 스위치의 어레이는 4F2의 면적을 차지하고, 일부 실시예에서 16F2의 면적을 필요로 하는 2단자 스위 치(21000)에 기초한 비휘발성 나노튜브 스위치의 어레이보다 4x 더 고밀도이다. F는 큰 치수 범위에 걸쳐 가변될 수 있다. F는 250 nm 이상일 수 있고, 100 nm 보다 더 작을 수 있으며, 예를 들어 45 nm와 22 nm일 수 있고, 10 nm보다 작을 수 있다. 포함된 특허 참조문헌들에 기재되어 있는 바와 같이, 하부(하위 레벨) 접촉에서 상부(상위 레벨) 접촉까지의 간격이 35 nm로 정의된 수직(Z) 방향의 NV NT 블록 채널 길이 LSW-CH을 갖는 NV NT 스위치가 제조되었다. LSW-CH는 < 10 nm 로부터 250nm 보다 더 큰 범위까지일 수 있다.
치수 F는 기술 노드에 의해 결정되며, 예를 들어 45 nm이다. 나노튜브 패브릭 밀도(단위 면적당 나노튜브 수)가 원하는 NV NT 블록 스위치 ON 저항값을 달성하기에 충분히 높은 경우, NV NT 블록 스위치 치수는 예를 들어 F = 45nm 일 수 있다. 그러나, NV NT 블록 스위치 저항값이 최소 FxF 스위치 치수를 사용할 때 너무 높은 경우에, NV NT 블록 스위치에서의 나노튜브의 수를 증가시키도록 F 보다 큰 치수가 사용될 수 있고, 그리하여 더 낮은 NV NT 블록 스위치 ON 저항값을 달성할 수 있다. CMOS 드라이버가 CMOS 회로 용량성 입력을 구동하고 있다고 가정하면, 다음 로직 단계로의 입력 레벨은, NV NT 블록 스위치 및 FET 채널의 조합된 직렬 ON 저항값에 관계없이, 레일 투 레일로(rail-to-rail)(온칩 전압 공급과 기준(접지) 전압 사이에) 스윙(swing)할 것이다. 그러나, 직렬 저항과 상호접속 커패시턴스값의 조합으로 인한 네트워크 RC 시간 상수 지연은 NV NT 블록 스위치의 ON 저항값에 대한 제한을 요구할 수 있다. 예를 들어, 배선 경로가 짧은 지연 시간을 필요로 하 는 경우, NV NT 블록 스위치의 ON 저항은 이 예에서 1 kOhm 내지 10 kOhm의 NMOS 및 PMOS ON 저항의 1/10th 이하일 수 있고, 그리하여 100 Ohm 내지 1 kOhm의 저항 범위까지 NV NT 블록 스위치의 ON 저항을 제한할 수 있다. 그러나, 짧은 지연 시간이 요구되지 않은 경우, 이 예에서 NV NT 블록 스위치의 ON 저항은, 이 경우에 1 kOhm 내지 10 kOhm 범위인 NMOS 및 PMOS ON 저항과 같을 수 (있거나 심지어는 더 클 수) 있다. NV NT 블록 스위치 OFF 저항은, 상기에 더 설명한 바와 같이 그리고 미국 특허 출원 번호 제11/280,786호 및 본 출원과 동일자에 제출된 발명의 명칭이 “비휘발성 나노튜브 다이오드 및 비휘발성 나노튜브 블록과 이를 사용한 시스템 및 이의 제조 방법(Nonvolatile Nanotube Diodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods of Making Same)”인 미국 특허 출원에 더 설명되어 있는 바와 같이, 100 MOhm 만큼 낮은 일부 디바이스를 이용하여, 통상적으로 1 GOhm 이상이다.
비휘발성 스위치 매트릭스(22000)에서의 NV NT 블록 스위치(22100-1, 22100-2, 22100-3, 및 22100-4)는 제조될 때 ON 상태에 있다. 동작시, 이들 NV NT 블록 스위치는 통상적으로 OFF 상태로 전환된다. 그 다음, 애플리케이션은 비휘발성 스위치 매트릭스(22000)에서의 어느 NV NT 블록 스위치가 상호접속된 배선을 형성하도록 ON 상태로 전환되는지 결정한다.
동작에 있어서, 제조된 ON 상태의 NV NT 블록 스위치는 모든 행을 활성화함으로써 동시에 전부 ON에서 OFF로 전환될 수 있거나, 한 번에 한 행씩 전환될 수 있거나, 또는 한번에 하나의 NV NT 블록 스위치가 전환될 수 있다. 이 예에서, 스위치는 한번에 한 행씩 ON에서 OFF로 전환된다. NV NT 블록 스위치(22100-1 및 22100-3)는 기록 0(삭제로도 부름) 동작에 의해 ON에서 OFF로 전환된다. 먼저, 수직 배선(22050-1 및 22050-2)은 0 볼트(접지)와 같은 기준 전압으로 설정되어 유지된다. 이어서, 수평 배선(22100-2)은 0으로 설정되어 0 볼트에 유지되고, 수평 배선(22100-1)은 0 볼트(접지)와 같은 기준 전압에서 예를 들어 4 내지 8 볼트 범위의 기록 0 전압으로 상승(ramp)된다. 상승 속도는 1 내지 10 ns 범위에 있거나, 훨씬 더 느릴 수 있고, 예를 들어 100 ns 또는 마이크로초 범위에 있을 수 있으며, 상기에 더 설명한 바와 같이 그리고 포함된 특허 참조문헌들에 더 기재되어 있는 바와 같이 1 uA 내지 100 uA 범위의 스위치당 기록 0 전류 흐름을 갖는다. 이 예에서 NV NT 블록 스위치의 2x2 어레이가 설명되지만, 더 큰 N X M 스위치 매트릭스가 사용될 수 있고, 여기서 N 및 M은 수백, 수천, 또는 그 이상의 NV NT 블록 스위치를 포함할 수 있다.
동작에 있어서, 기록 1(프로그래밍으로도 부름) 동작을 사용하여 임의의 조합의 NV NT 블록 스위치를 전기적으로 활성화(OFF 상태에서 ON 상태로 조정)함으로써 수평 배선과 수직 배선 사이에 임의의 조합의 비휘발성 전기 프로그램가능 및 재프로그램가능 접속이 실현될 수 있으며, 여기서 NV NT 블록 스위치(22100-1, 22100-2, 22100-3, 및 22100-4) ON 상태는 수직 배선(22050-1 및 22050-2)과 수평 배선(22600-1 및 22600-2) 사이의 전기적 배선 접속(라우팅)을 결정한다. 이 예에서, 기록 1 동작은 통상적으로 4 내지 8 볼트 범위의 전압을 기록한다. 상승 속도 는 서브(sub)- 10 ns 범위에 있거나, 훨씬 더 느릴 수 있고, 예를 들어 100 ns 또는 마이크로초 범위에 있을 수 있으며, 미국 특허 출원 제11/280,786호 및 미국 특허 가출원 번호 제60/855,109호에 더 기재되어 있는 바와 같이 1 uA 내지 100 uA 범위의 스위치당 기록 1 전류 흐름을 갖는다.
예로써, NV NT 블록 스위치(22100-1)는 배선(22600-1 및 22050-1)을 접속시키는 ON 상태에 있을 수 있고, NV NT 블록 스위치(22100-4)는 또한 배선(22600-2 및 22050-2)을 접속시키는 ON 상태에 있을 수 있다. NV NT 블록 스위치(22100-2 및 22100-3)는 예를 들어 OFF 상태에 있을 수 있다. 다수의 배선도 접속될 수 있다. 아래에 더 도시된 도 22d는 비휘발성 나노튜브 블록 스위치 매트릭스(22000)를 사용하여 형성될 수 있는 다양한 상호접속을 나타낸다.
도 22d는 4개의 NV NT 블록 스위치 중 하나는 ON 상태에 있고 나머지 3개 스위치는 OFF 상태에 있는 비휘발성 전기 프로그래밍된 배선(라우팅) 접속을 나타낸다. 또한, 한 쌍(4개 중 2개)의 NV NT 블록 스위치가 ON 상태에 있고 나머지 2개 스위치가 OFF 상태에 있는 비휘발성 전기 프로그래밍된 배선(라우팅) 접속도 나타나 있다. 도 22d에 나타낸 바와 같이, 수직 및 수평 배선 쌍마다 단일 접촉을 형성하거나, 또는 하나의 수직 배선과 2개의 수평 배선 사이에 또는 하나의 수평 배선과 2개의 수직 배선 사이에 다수의 접속을 형성하도록, 선택된 (ON) NV NT 블록 스위치 쌍이 사용될 수 있다. ON 상태에 있는 3개의 NV NT 블록 스위치와 OFF 상태에 있는 하나의 나머지 스위치 조합(도시되지 않음)을 사용한 다른 NV 전기 프로그래밍된 배선(라우팅) 접속이 형성될 수 있고, 모든 4개의 NV NT 블록 스위치가 ON 상 태에 있을 수도 있다(도시되지 않음). 이 예에서는 NV NT 블록 스위치의 2x2 어레이가 설명되지만, 더 큰 N X M 스위치 매트릭스가 사용될 수 있으며, 여기서 N 및 M은 수백, 수천, 그리고 그 이상의 NV NT 블록 스위치를 포함할 수 있다. 비휘발성 전기 프로그래밍된 배선(라우팅) 접속은 배선(라우팅) 구성을 변경하도록 수천회 또는 그 이상의 횟수로 재프로그래밍될 수 있다.
동작에 있어서, NV NT 블록 스위치가 ON 또는 OFF 상태로 기록된 후에, 전기 신호는 ON 상태에 있는 NV NT 블록 스위치를 통하여 배선(라우팅) 층들 사이에 흐를 것이다. 전압 레벨은 기록 0 및 기록 1 동작 임계치 아래로 유지된다. 이 예에서, 전기 신호는 대략 4볼트 아래로 유지된다.
어레이 배선에 자가 정렬된 NV NT 블록 스위치를 갖는 제2 유형의 고밀도 교차점 스위치 구조
비휘발성 나노튜브 블록 스위치 매트릭스(22000)는 도 22a의 평면도에서 상기에 더 설명되어 있고, NV NT 블록 스위치(22100-1, 22100-2, 22100-3, 및 22100-4)를 대표하는 비휘발성 나노튜브 블록 스위치(22100-1)가 도 22b 및 도 22c의 단면도에서 상기에 설명되어 있으며, 상부(상위 레벨) 접촉(22400-1)이 상위 레벨 접촉을 형성하며 또한 비휘발성 나노튜브 블록 스위치(22100-1)의 X 및 Y 치수 에칭된 NV NT 블록(22200-1)을 정의하는 마스크층을 형성하는 제1 유형의 NV NT 블록 스위치를 도시한다.
다른 실시예에서, 상부(상위 레벨) 접촉이 제거되고 대신에 연합된 상부(상위레벨) 접촉 및 어레이 배선으로 교체된 제2 유형의 NV NT 블록 스위치가 있다. 예를 들어, 도 22a 내지 도 22c에 도시된 상부(상위 레벨) 접촉(22400-1)은 도 23에서 아래에 더 설명되는 바와 같이 제거될 수 있고, 어레이 배선(23600-1)의 영역(부분)인 상부(상위 레벨) 접촉(23600-1')으로 교체될 수 있다.
도 23a는 2x2 교차점 스위치 어레이 구성의 4개의 수직 배향된(3D) 2단자 비휘발성 나노튜브 블록 스위치(23100-1, 23100-2, 23100-3, 및 23100-4)의 비휘발성 나노튜브 블록 스위치 매트릭스(23000)의 평면도를 도시한다. 도 23a에 도시된 바와 같은 NV NT 블록 스위치(23100-1)의 일부를 통한 대표적인 단면 X2-X2' 및 Y2-Y2'는 도 23b 및 도 23c에 도시된 수직 배향된(3D) 구조에서의 NV NT 블록 스위치의 요소들을 더 도시한다. 2단자 비휘발성 나노튜브 스위치(23100-1, 23100-2, 23100-3, 및 23100-4)에 대응하는 제2 유형의 2단자 NV NT 블록 스위치 및 제조 방법의 세부사항은, 포함된 특허 참조문헌들에 더 기재되어 있는 NV NT 블록 스위치 제조에 기초한다. 그러나, 디바이스 NV NT 블록 표면에 대한 에칭 마스크로서 또한 상부(상위 레벨) 접촉을 사용하는 대신에, 도 23a 내지 도 23c에 도시된 NV NT 블록(23200-1)과 같은 NV NT 블록 영역의 X 및 Y 영역을 정의하는데, 상부(상위 레벨) 접촉의 형상으로 그리고 공지된 산업 패터닝 기술에 기초한 별도의 희생(일회용) 에칭 마스크(도시되지 않음)가 사용된다. 그 다음, 도 23a 내지 도 23c에 도시된 바와 같은 NV NT 블록(23200-1)을 형성하도록, 포함된 특허 참조문헌들에서의 제조의 바람직한 에칭 방법을 사용하여 NV NT 블록(23200-1) 치수가 정의된다. NV NT 블록은 포함된 특허 참조문헌들, 예를 들어 본 출원과 동일자에 출원된 발명의 명칭이 “비휘발성 나노튜브 다이오드 및 비휘발성 나노튜브 블록과 이를 사용한 시스템 및 이의 제조 방법(Nonvolatile Nanotube Diodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods of Making Same)”인 미국 특허 출원에 기재되어 있는 바와 같이 다수의 스핀온 층을 사용하여 또는 스프레이 온 기술에 의해 증착될 수 있다.
도 23a에 도시된 배선(23050-1)은, 치수 FxF를 갖고 간격 F만큼 이격되어 있는 이들 2단자 NV NT 블록 스위치의 각각과의 하부(하위 레벨) 접촉을 형성하며 2단자 NV NT 블록 스위치(23100-1 및 23100-2)를 상호접속시킨다. 배선(23050-2)은, 치수 FxF을 갖고 간격 F 만큼 이격되어 있는 이들 2단자 NV NT 블록 스위치의 각각과의 하부(하위 레벨) 접촉을 형성하며 2단자 NV NT 블록 스위치(23100-3 및 23100-4)를 상호접속시킨다. F는 최대 스위치 어레이 밀도를 달성하기 위한 최소 피쳐 사이즈를 나타내지만, 상기에 더 설명한 바와 같이, 필요에 따라 F보다 큰 치수가 사용될 수 있고, 예를 들어 직사각형 및 원형과 같은 정사각형이 아닌 단면이 사용될 수 있다. 또한, 예를 들어 100x100 또는 그 이상과 같은 2x2보다 큰 어레이가 형성될 수 있다.
도 23a에 도시된 배선(23600-1)은, 치수 FxF를 갖고 간격 F만큼 이격되어 있는 2단자 NV NT 블록 스위치의 각각과의 상부(상위 레벨) 접촉(23600-1')과 같은 상부(상위 레벨) 접촉을 또한 형성하면서 2단자 NV NT 블록 스위치(23100-1 및 23100-3)를 상호접속시킨다. 배선(23600-2)은, 치수 FxF를 갖고 간격 F 만큼 이격되어 있는 2단자 NV NT 블록 스위치의 각각과의 상부(상위 레벨) 접촉(23600-1')과 같은 상부(상위 레벨) 접촉을 형성하며 2단자 NV NT 블록 스위치(23100-2 및 23100-4)를 상호접속시킨다. 배선(23600-1 및 23600-2)은 2단자 NV NT 블록 스위치들 사이의 영역을 충전하는 절연체(23500)의 표면 상에 패터닝된다. F는 최대 스위치 어레이 밀도를 달성하기 위한 최소 피쳐 사이즈를 나타내지만, 상기에 더 설명한 바와 같이, 필요에 따라 F보다 큰 치수가 사용될 수 있고, 예를 들어 직사각형 및 원형과 같은 정사각형이 아닌 단면이 사용될 수 있다. 또한, 예를 들어 100x100 또는 그 이상과 같은 2x2보다 큰 어레이가 형성될 수 있다.
도 23b는 X 방향으로 배선(23600-1)을 통하여 이에 따른 단면 X2-X2'을 도시한다. Z 방향은 2단자 NV NT 블록 스위치(23100-1)의 수직 배향을 나타내며, 또한 ON 상태에서의 전류 흐름의 방향(수직)을 표시한다. 전류는 상향 또는 하향 방향으로 흐를 수 있음을 유의하자. 2단자 NV NT 블록 스위치(23100-1)는 배선(23050-1)에 의해 형성된 영역인 하부(하위 레벨) 접촉(23050-1'), 배선(23600-1)의 영역(일부)에 의해 형성되는 상부(상위 레벨) 접촉 NV NT 블록(23600-1'), 및 하부(하위 레벨) 접촉(23050-1') 및 상부(상위 레벨) 접촉(23600-1') 둘 다와 접촉하는 NV NT 블록(23200-1)을 포함한다. NV NT 블록(23200-1)은, 포함된 특허 참조문헌들, 예를 들어 미국 특허 출원 번호 제11/280,786호 및 본 출원과 동일자에 제출된 발명의 명칭이 “비휘발성 나노튜브 다이오드 및 비휘발성 나노튜브 블록과 이를 사용한 시스템 및 이의 제조 방법(Nonvolatile Nanotube Diodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods of Making Same)”인 미국 특허 출원에 기재되어 있는 바와 같이 다수회 ON 상태와 OFF 상태 사이에 전환될 수 있다.
도 23c는 Y 방향으로 배선(23050-1)을 통하여 이에 따른 단면 Y2-Y2'을 도시 한다. Z 방향은 2단자 NV NT 블록 스위치(23100-1)의 수직 배향을 나타내며, 또한 ON 상태에서의 전류 흐름의 방향(수직)을 표시한다. 전류는 상향 또는 하향 방향으로 흐를 수 있음을 유의하자. 2단자 NV NT 블록 스위치(23100-1)는 배선(23050-1)의 영역(단면)인 하부(하위 레벨) 접촉(23050-1'), 배선(23600-1)의 영역(단면)에 의해 형성되는 상부(상위 레벨) 접촉(23600-1'), 및 하부(하위 레벨) 접촉(23050-1') 및 상부(상위 레벨) 접촉(23600-1') 둘 다와 접촉하는 NV NT 블록(23200-1)을 포함한다. NV NT 블록(23200-1)은, 상기에 더 설명한 바와 같이 그리고 포함된 특허 참조문헌들, 예를 들어 미국 특허 출원 번호 제11/280,786호 및 본 출원과 동일자에 제출된 발명의 명칭이 “비휘발성 나노튜브 다이오드 및 비휘발성 나노튜브 블록과 이를 사용한 시스템 및 이의 제조 방법(Nonvolatile Nanotube Diodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods of Making Same)”인 미국 특허 출원에 기재되어 있는 바와 같이 다수회 ON 상태와 OFF 상태 사이에 전환될 수 있다.
2단자 NV NT 블록 스위치(23100-1, 23100-2, 23100-3, 및 23100-4) 치수는 수평 방향으로 대략 F이고, 대략 직교의 Y 방향으로 F이며, 여기서 F는 특정 기술 노드에서 최소 리소그래픽적으로 정의된 치수이다. 인접한 스위치와의 최소 간격은 F이며, 그리하여 2단자 NV NT 블록 스위치(23100-1, 23100-2, 23100-3, 및 23100-4)는 도 23a에 도시된 바와 같이 X 및 Y 방향으로 2F의 주기에 대해 배치될 수 있다. 개별 2단자 NV NT 블록 스위치(23100-1, 23100-2, 23100-3, 및 23100-4)는 1F2 의 면적을 차지하고, 다른 스위치로부터 최소 간격 F 만큼 떨어져 있는 어레이 구성으로 배치될 때 4F2의 면적을 차지한다.
동작에 있어서, NV NT 블록 스위치(23100-1, 23100-2, 23100-3, 및 23100-4)의 전기적 스위칭 특성은 스위치(22100-1, 22100-2, 22100-3, 및 22100-4)에 관련하여 상기에 더 설명한 바와 대략 동일하다.
동작에 있어서, 도 22d와 상기에 더 설명한 대응하는 NV NT 블록 스위치 전기적 ON 및 OFF 상태는 ON 및 OFF 상태의 다양한 조합의 NV NT 블록 스위치 어레이(22000)에서의 NV NT 블록 스위치(22100-1, 22100-2, 22100-3, 및 22100-4)의 조합에 대하여 다양한 비휘발성 전기 프로그래밍된 배선(라우팅) 접속을 나타낸다. NV NT 블록 스위치 어레이(23000)에서의 NV NT 블록 스위치(23100-1, 23100-2, 23100-3, 및 23100-4)의 조합은, NV NT 블록 스위치(23100-1, 23100-2, 23100-3, 및 23100-4)가 NV NT 블록 스위치(22100-1, 22100-2, 22100-3, 및 22100-4)에 각각 대응하고 V 배선(23050-1 및 23050-2)이 V 배선(22050-1 및 22050-2)에 각각 대응하고 H 배선(23600-1 및 23600-2)이 H 배선(22600-1 및 22600-2)에 각각 대응한다는 점을 제외하고는, 상기에 더 설명한 바와 같이 도 22d에 나타낸 것들에 대응한다.
포함된 특허 참조문헌들
본 출원은 다음 출원들과 관련되며, 이들의 전체 내용은 참조에 의해 여기에 포함되고, 상기에서는 “포함된 특허 참조문헌들”로서 칭한 것들이다.
2002년 4월 23일 제출되고 발명의 명칭이 “나노튜브 막 및 물품(Nanotube Films and Articles)”인 미국 특허 출원번호 제10/128,118호이며 현재 미국 특허 제6,706,402호;
2004년 2월 11일 제출되고 발명의 명칭이 “수직 배치된 나노패브릭 물품을 갖는 디바이스 및 이의 제조 방법(Devices Having Vertically-Disposed Nanofabric Articles and Methods of Making the Same)”인 미국 특허 출원번호 제10/776,572호이며 현재 미국 특허 제6,924,538호;
2004년 6월 9일 제출되고 발명의 명칭이 “비휘발성 전자기계 전계 효과 디바이스 및 이를 사용한 회로 및 이의 형성 방법(Non-volatile Electromechanical Field Effect Devices and Circuits Using Same and Methods of Forming Same)”인 미국 특허 출원번호 제10/864,186호이며 현재 미국 특허 제7,115,901호;
2004년 8월 13일 제출되고 발명의 명칭이 “나노튜브 기반의 스위칭 소자(Nanotube-Based Switching Elements)”인 미국 특허 출원번호 제10/917,794호이며 현재 미국 특허 제7,115,960호;
2004년 8월 13일 제출되고 발명의 명칭이 “다수 제어를 갖는 나노튜브 기반의 스위칭 소자(Nanotube-Based Switching Elements with Multiple Controls)”인 미국 특허 출원번호 제10/918,085호이며 현재 미국 특허 제6,990,009호;
2001년 7월 25일 제출되고 발명의 명칭이 “나노튜브 리본을 사용한 전자기계 메모리 어레이 및 이의 제조 방법(Electromechanical Memory Array Using Nanotube Ribbons and Method for Making Same)”인 미국 특허 출원번호 제 09/915,093호이며 현재 미국 특허 제6,919,592호;
2001년 7월 25일 제출되고 발명의 명칭이 “나노튜브 기술로 구성된 셀 선택 회로를 갖는 전자기계 메모리(Electromechanical Memory Having Cell Selection Circuitry Constructed With Nanotube Technology)”인 미국 특허 출원번호 제09/915,173호이며 현재 미국 특허 제6,643,165호;
2001년 7월 25일 제출되고 발명의 명칭이 “나노튜브 전자기계 메모리를 갖는 하이브리드 회로(Hybrid Circuit Having Nanotube Electromechanical Memory)”인 미국 특허 출원번호 제09/915,095호이며 현재 미국 특허 제6,574,130호;
2001년 12월 28일 제출되고 발명의 명칭이 “전자기계 3트레이스 접합 디바이스(Electromechanical Three-Trace Junction Devices)”인 미국 특허 출원번호 제10/033,323호이며 현재 미국 특허 제6,911,682호;
2001년 12월 28일 제출되고 발명의 명칭이 “전자기계 3트레이스 접합 디바이스의 제조 방법(Methods of Making Electromechanical Three-Trace Junction Devices)”인 미국 특허 출원번호 제10/033,032호이며 현재 미국 특허 제6,784,028호;
2002년 4월 23일 제출되고 발명의 명칭이 “나노튜브 막 및 물품(Nanotube Films and Articles)”인 미국 특허 출원번호 제10/128,118호이며 현재 미국 특허 제6,706,402호;
2002년 4월 23일 제출되고 발명의 명칭이 “나노튜브 막 및 물품의 방법(Methods of Nanotube Films and Articles)”인 미국 특허 출원번호 제 10/128,117호이며 현재 미국 특허 제6,835,591호;
2003년 1월 13일 제출되고 발명의 명칭이 “탄소 나노튜브 막, 층, 패브릭, 리본, 소자 및 물품의 제조 방법(Methods of Making Carbon Nanotube Films, Layers, Fabrics, Ribbons, Elements and Articles)”인 미국 특허 출원번호 제10/341,005호;
2003년 1월 13일 제출되고 발명의 명칭이 “얇은 금속층을 사용하여 탄소 나노튜브 막, 층, 패브릭, 리본, 소자 및 물품을 제조하는 방법(Methods of Using Thin Metal Layers to Make Carbon Nanotube Films, Layers, Fabrics, Ribbons, Elements and Articles)”인 미국 특허 출원번호 제10/341,055호;
2003년 1월 13일 제출되고 발명의 명칭이 “미리 형성된 나노튜브를 사용하여 탄소 나노튜브 막, 층, 패브릭, 리본, 소자 및 물품을 제조하는 방법(Methods of Using Pre-formed Nanotubes to Make Carbon Nanotube Films, Layers, Fabrics, Ribbons, Elements and Articles)”인 미국 특허 출원번호 제10/341,054호;
2003년 1월 13일 제출되고 발명의 명칭이 “탄소 나노튜브 막, 층, 패브릭, 리본, 소자 및 물품(Carbon Nanotube Films, Layers, Fabrics, Ribbons, Elements and Articles)”인 미국 특허 출원번호 제10/341,130호;
2004년 2월 11일 제출되고 발명의 명칭이 “수평 배치된 나노패브릭 물품을 갖는 디바이스 및 이의 제조 방법(Devices Having Horizontally-Disposed Nanofabric Articles and Methods of Making the Same)”인 미국 특허 출원번호 제10/776,059호이며 현재 미국 특허 공보 제2004/0181630호;
2004년 9월 8일 제출되고 발명의 명칭이 “패터닝된 나노스코픽 물품 및 이의 제조 방법(Patterned Nanoscopic Articles and Methods of Making the Same)”인 미국 특허 출원번호 제10/936,119호이며 현재 미국 특허 공보 제2005/0128788호;
2006년 10월 27일 제출되고 발명의 명칭이 “비휘발성 나노튜브 블록(Nonvolatile Nanotube Blocks)”인 미국 특허 가출원번호 제60/855,109호;
2006년 8월 28일 제출되고 발명의 명칭이 “비휘발성 나노튜브 다이오드(Nonvolatile Nanotube Diode)”인 미국 특허 가출원번호 제60/840,586호;
2006년 8월 8일 제출되고 발명의 명칭이 “비휘발성 나노튜브 다이오드(Nonvolatile Nanotube Diode)”인 미국 특허 가출원번호 제60/836,437호;
2006년 8월 8일 제출되고 발명의 명칭이 “전자 퓨즈 교체 소자로서의 확장성 비휘발성 나노튜브 스위치(Scalable Nonvolatile Nanotube Switches as Electronic Fuse Replacement Elements)”인 미국 특허 가출원번호 제60/836,343호;
2005년 12월 15일 제출되고 발명의 명칭이 “2단자 나노튜브 디바이스 및 시스템 및 이의 제조 방법(Two-Terminal Nanotube Devices and Systems and Methods of Making Same)”인 미국 특허 출원번호 제11/280,786호;
2005년 12월 15일 제출되고 발명의 명칭이 “재프로그램가능한 저항을 갖는 나노튜브 물품을 사용한 메모리 어레이(Memory Arrays Using Nanotube Articles With Reprogrammable Resistance)”인 미국 특허 출원번호 제11/274,967호;
2005년 12월 15일 제출되고 발명의 명칭이 “나노튜브 스위치를 사용한 비휘발성 쉐도우 래치(Non-Volatile Shadow Latch Using a Nanotube Switch)”인 미국 특허 출원번호 제11/280,599호;
1990년 7월 31일 발행되고 발명의 명칭이 “기판 상의 공면 금속/절연체 막을 생성하기 위한 화학 기계 연마(Chem-Mech Polishing for Producing Coplanar Metal/Insulator Films on a Substrate)”인 미국 특허 제4,944,836호; 및
1981년 3월 17일 발행되고 발명의 명칭이 “바디 상에 좁은 치수 영역을 형성하는 방법(Method for Forming a Narrow Dimensioned Region on a Body)”인 미국 특허 제4,256,514호.
본 발명은 그의 정신 또는 필수 특성에서 벗어나지 않고서 다른 특정 형태로 구현될 수 있다. 따라서, 본 실시예들은 모든 점에서 한정적인 것이 아니라 예시적인 것으로서 간주되어야 한다.
Claims (21)
- 커버된 나노튜브 스위치(covered nanotube switch)로서,(a) 정렬되지 않은 복수의 나노튜브를 포함하는 나노튜브 소자로서, 상기 나노튜브 소자는 상부 표면, 하부 표면, 및 복수의 측부 표면을 갖는 것인, 나노튜브 소자;(b) 상기 나노튜브 소자와 접촉하는 제1 및 제2 전도성 단자로서, 상기 제1 전도성 단자는 상기 나노튜브 소자의 전체 상부 표면 상에 배치되며 상기 나노튜브 소자의 전체 상부 표면을 실질적으로 커버하고, 상기 제2 전도성 단자는 상기 나노튜브 소자의 하부 표면의 적어도 일부와 접촉하는 것인, 제1 및 제2 전도성 단자; 및(c) 상기 제1 및 제2 전도성 단자와 전기적 통신하며 상기 제1 및 제2 전도성 단자에 전기적 자극을 인가할 수 있는 제어 회로를 포함하고,상기 나노튜브 소자는 상기 제1 및 제2 전도성 단자에 상기 제어 회로에 의해 인가된 복수의 전기적 자극에 응답하여 대응하는 복수의 전자적 상태들 사이를 전환할 수 있고,상기 복수의 전자적 상태들의 각각의 상이한 전자적 상태에 대하여, 상기 나노튜브 소자는 상기 제1 전도성 단자와 상기 제2 전도성 단자 사이의 대응하는 상이한 저항의 전기적 경로를 제공하는 것인, 커버된 나노튜브 스위치.
- 청구항 1에 있어서,상기 제1 전도성 단자는 상기 복수의 측부 표면 중 적어도 하나의 측부 표면 상에도 배치되며 상기 적어도 하나의 측부 표면을 실질적으로 커버하는 것인, 커버된 나노튜브 스위치.
- 청구항 1에 있어서,상기 제1 전도성 단자는 상기 복수의 측부 표면 상에도 배치되며 상기 복수의 측부 표면을 실질적으로 커버하는 것인, 커버된 나노튜브 스위치.
- 청구항 3에 있어서,상기 나노튜브 소자의 하부 표면과 접촉하는 절연체층을 더 포함하고, 상기 절연체층과 상기 제2 전도성 단자가 다같이 상기 나노튜브 소자의 전체 하부 표면을 실질적으로 커버하는 것인, 커버된 나노튜브 스위치.
- 청구항 1에 있어서,상기 나노튜브 소자의 하부 표면 및 상기 나노튜브 소자의 측부 표면의 하나 중 적어도 하나와 접촉하는 절연체층을 더 포함하는, 커버된 나노튜브 스위치.
- 청구항 5에 있어서,상기 절연체층은 SiO2, SiN, 및 Al2O3 중 하나를 포함하는 것인, 커버된 나노튜브 스위치.
- 청구항 1에 있어서,적어도 상기 제1 전도성 단자를 덮는 패시베이션층을 더 포함하고, 상기 패시베이션층은 환경에 대하여 상기 제1 및 제2 전도성 단자 및 상기 나노튜브 소자를 실질적으로 밀봉(sealing)하는 것인, 커버된 나노튜브 스위치.
- 청구항 7에 있어서,상기 패시베이션층은 SiO2, SiN, Al2O3, 폴리이미드, 포스포실리케이트 글래스 옥사이드(phosphosilicate glass oxide), 폴리비닐리딘 플루오라이드, 폴리프로필렌 카르보네이트, 및 폴리에틸렌 카르보네이트 중 하나를 포함하는 것인, 커버된 나노튜브 스위치.
- 청구항 1에 있어서,상기 제2 전도성 단자는 상기 나노튜브 소자의 전체 하부 표면과 실질적으로 접촉하는 것인, 커버된 나노튜브 스위치.
- 청구항 1에 있어서,상기 제1 및 제2 전도성 단자는 각각 Ru, Ti, Cr, Al, Al(Cu), Au, Pd, Pt, Ni, Ta, W, Cu, Mo, Ag, In, Ir, Pb, Sn, TiAu, TiCu, TiPd, PbIn, TiW, RuN, RuO, TiN, TaN, CoSix 및 TiSix로 구성된 그룹으로부터 독립적으로 선택된 전도성 재료를 포함하는 것인, 커버된 나노튜브 스위치.
- 커버된 나노튜브 스위치로서,(a) 정렬되지 않은 복수의 나노튜브를 포함하는 나노튜브 소자로서, 상기 나노튜브 소자는 상부 및 하부 표면을 갖는 것인, 나노튜브 소자;(b) 상기 나노튜브 소자와 접촉하며 서로에 대해 이격되어 있는 제1 및 제2 전도성 단자;(c) 상기 나노튜브 소자의 상부 표면과 접촉하는 제1 절연체층;(d) 상기 나노튜브 소자의 하부 표면과 접촉하는 제2 절연체층; 및(e) 상기 제1 및 제2 전도성 단자와 전기적 통신하며 상기 제1 및 제2 전도성 단자에 전기적 자극을 인가할 수 있는 제어 회로를 포함하고,상기 제1 및 제2 전도성 단자와 상기 제1 및 제2 절연체층이 다같이 상기 나노튜브 소자를 실질적으로 둘러싸고,상기 나노튜브 소자는 상기 제1 및 제2 전도성 단자에 상기 제어 회로에 의해 인가된 복수의 전기적 자극에 응답하여 대응하는 복수의 전자적 상태들 사이를 전환할 수 있고,상기 복수의 전자적 상태들의 각각의 상이한 전자적 상태에 대하여, 상기 나노튜브 소자는 상기 제1 전도성 단자와 상기 제2 전도성 단자 사이의 대응하는 상이한 저항의 전기적 경로를 제공하는 것인, 커버된 나노튜브 스위치.
- 청구항 11에 있어서,상기 제1 절연체층의 적어도 일부는 상기 나노튜브 소자의 상부 표면으로부터 갭(gap)에 의해 떨어져 있는 것인, 커버된 나노튜브 스위치.
- 청구항 12에 있어서,상기 제2 절연체층의 적어도 일부는 상기 나노튜브 소자의 하부 표면으로부터 갭에 의해 떨어져 있는 것인, 커버된 나노튜브 스위치.
- 청구항 11에 있어서,상기 제1 및 제2 전도성 단자는 상기 나노튜브 소자의 하부 표면과 접촉하고, 상기 제1 절연체층은 상기 나노튜브 소자의 전체 상부 표면과 접촉하는 것인, 커버된 나노튜브 스위치.
- 청구항 11에 있어서,상기 제1 및 제2 전도성 단자는 상기 나노튜브 소자의 상부 표면과 접촉하는 것인, 커버된 나노튜브 스위치.
- 청구항 11에 있어서,상기 제1 전도성 단자는 상기 나노튜브 소자의 하부 표면과 접촉하고, 상기 제2 전도성 단자는 상기 나노튜브 소자의 상부 표면과 접촉하는 것인, 커버된 나노튜브 스위치.
- 청구항 11에 있어서,상기 제1 및 제2 절연체층은 각각 SiO2, SiN, 및 Al2O3으로 구성된 그룹으로부터 독립적으로 선택된 절연 재료를 포함하는 것인, 커버된 나노튜브 스위치.
- 청구항 11에 있어서,상기 제1 및 제2 전도성 단자는 각각 Ru, Ti, Cr, Al, Al(Cu), Au, Pd, Pt, Ni, Ta, W, Cu, Mo, Ag, In, Ir, Pb, Sn, TiAu, TiCu, TiPd, PbIn, TiW, RuN, RuO, TiN, TaN, CoSix 및 TiSix로 구성된 그룹으로부터 독립적으로 선택된 전도성 재료를 포함하는 것인, 커버된 나노튜브 스위치.
- 커버된 나노튜브 스위치로서,(a) 정렬되지 않은 복수의 나노튜브를 포함하는 나노튜브 소자로서, 상기 나노튜브 소자는 상부 및 하부 표면을 갖는 것인, 나노튜브 소자;(b) 상기 나노튜브 소자와 접촉하며 서로에 대해 이격되어 있는 제1 및 제2 전도성 단자;(c) 상기 나노튜브 소자의 상부 표면 위에 배열되며 상기 나노튜브 소자의 상부 표면에 대해 이격되어 있는 제1 절연체층;(d) 상기 나노튜브 소자의 하부 표면 아래에 배열되며 상기 나노튜브 소자의 하부 표면에 대해 이격되어 있는 제2 절연체층; 및(e) 상기 제1 및 제2 전도성 단자와 전기적 통신하며 상기 제1 및 제2 전도성 단자에 전기적 자극을 인가할 수 있는 제어 회로를 포함하고,상기 제1 및 제2 전도성 단자와 상기 제1 및 제2 절연체층이 다같이 상기 나노튜브 소자를 실질적으로 둘러싸고,상기 나노튜브 소자는 상기 제1 및 제2 전도성 단자에 상기 제어 회로에 의해 인가된 복수의 전기적 자극에 응답하여 대응하는 복수의 전자적 상태들 사이를 전환할 수 있고,상기 복수의 전자적 상태들의 각각의 상이한 전자적 상태에 대하여, 상기 나노튜브 소자는 상기 제1 전도성 단자와 상기 제2 전도성 단자 사이의 대응하는 상이한 저항의 전기적 경로를 제공하는 것인, 커버된 나노튜브 스위치.
- 청구항 19에 있어서,상기 제1 및 제2 절연체층은 각각 SiO2, SiN, 및 Al2O3으로 구성된 그룹으로 부터 독립적으로 선택된 절연 재료를 포함하는 것인, 커버된 나노튜브 스위치.
- 청구항 19에 있어서,상기 제1 및 제2 전도성 단자는 각각 Ru, Ti, Cr, Al, Al(Cu), Au, Pd, Pt, Ni, Ta, W, Cu, Mo, Ag, In, Ir, Pb, Sn, TiAu, TiCu, TiPd, PbIn, TiW, RuN, RuO, TiN, TaN, CoSix 및 TiSix로 구성된 그룹으로부터 독립적으로 선택된 전도성 재료를 포함하는 것인, 커버된 나노튜브 스위치.
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