JP2010515240A - 不揮発性ナノチューブダイオード及び不揮発性ナノチューブブロック、並びにそれらを用いるシステム及びその製造方法 - Google Patents

不揮発性ナノチューブダイオード及び不揮発性ナノチューブブロック、並びにそれらを用いるシステム及びその製造方法 Download PDF

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Abstract

【課題】
不揮発性ナノチューブダイオード及び不揮発性ナノチューブブロック、並びにそれらを用いるシステム及びその製造方法を提供する。
【解決手段】
一態様において、不揮発性ナノチューブダイオードデバイスは、第１及び第２端子と、陰極及び陽極を含み、前記第１導電端子に印加される電気刺激に応答して、前記陰極と前記陽極の間に導電経路を形成することができる半導体素子と、前記半導体性素子と電気的に導通するナノチューブファブリック部材を含むナノチューブスイッチング素子とを含み、前記ナノチューブファブリック部材は、前記半導体素子と前記第２端子の間に配置されて、その間で導電経路を形成することができ、前記第１及び第２端子に対する電気刺激は、複数のロジッグ状態をもたらす。
【選択図】 図１

Description

本発明は、ナノチューブ成分を有する不揮発性スイッチングデバイス及び当該デバイスの形成方法に関する。
１００ｋｂｉｔから１Ｇｂｉｔ超過のメモリまで、スタンドアロン型及びエンベデッド型の何れでも、より大きいメモリ機能を可能にしつつ、継続的に高密度となるメモリに対する需要が増え続けている。継続して密度が大きくなり、徐々に大量販売となり、ビット当たりの単価が下がるこれら所要の大型メモリによって、半導体産業界は、形状及びプロセス特性を迅速に改善しなければならない問題に直面している。例えば、そのような要求によって、より少ないライン及び間隔寸法を提供し、それに対応するより改善して整列された層及びより小さなトランジスタ及びストレージ素子のような改善した特性／構造物を提供しつつ、より大きいメモリ機能又は組み合わせたメモリ及びロジッグ機能を収容するのに必要な大きなチップ寸法を提供するように、フォトリソグラフィ技術が発展している。より小さな形状によって、小さな欠陥寸法に対する敏感度が更に高くなる一方、全体的な欠陥密度は、必ず大きく減少されなければならない。
新しいより高密度の技術ノードに切り替えられるとき、リソグラフィ及び対応プロセス変化は、通常、絶縁体及び導電体のＸ及びＹ方向への０．７倍の寸法減少や、又はロジッグ回路及びメモリ支持回路に対する２倍の面積減少を招く。メモリセルに独特のプロセス特性が通常加えられ、フォトリソグラフィ改善から得られる面積減少を超える追加の標準０．７倍の面積減少を招くことで、メモリセルが約２．８倍のセル面積減少を達成する。例えば、ＤＲＡＭｓにおいて、埋め込まれたトレンチ又は積層されたストレージキャパシタのようなプロセス特性変化が、１つのキャパシタプレートと半導体基板に形成されたセル選択ＦＥＴのソース間に対応する最適化されたセルコンタクト手段と共に導入される。ＤＲＡＭメモリと関連して上述したトレードオフは、ＥＰＲＯＭ、ＥＥＰＲＯＭ、及びフラッシュのような別の類型のメモリと類似する。
メモリ効率は、ビットストレージ面積及び対応する支持回路面積のオーバーヘッドを比べることで決定される。支持回路面積は、アレイストレージ面積と関連して最小化される。セル選択トランジスタが半導体基板内に形成される２Ｄメモリの場合、より高密度の新しい技術ノード（技術世代）への切り替えのために、ビット面積が２．８倍減少される一方、支持回路面積は２倍減少されるメモリの例と関連して上述したように、ビット面積が支持回路面積よりも多く減少され得る。メモリ効率を記憶するために、より大きいサブアレイ、即ちワードライン当たりのより多くのビット、及びビットライン当たりのより多くのビットを有するサブアレイが製造されるように、メモリアーキテクチャが変化され得る。メモリ性能を継続して改善しつつ消費電力を抑えるために、新しいメモリアーキテクチャは、グローバル及びローカル（セグメント化された）ワードラインと、グローバル及びローカル（セグメント化された）ビットラインアーキテクチャを用いることで、例えば、その内容を参照するために全体を本願に引用される米国特許第５，５４６，３４９号に開示されたように、ワード及びビットライン当たりのビットがより多い、より大きなサブアレイを収容する。
メモリサブアレイ寸法の増大に加え、チップ面積も増大できる。例えば、新しい技術ノードにおいてメモリ機能が４倍より多くのビットを有し、ビット面積減少が２．８倍であれば、チップ面積増大は、少なくとも１．４〜１．５倍となる。
上述したメモリの例を引き続き参照し、現在の技術ノードにおけるメモリのチップ面積が６０％ビット面積アレイ及び４０％支持回路面積からなり、チップアーキテクチャが変化しておらず、更に、新しい技術ノードに対するビット面積効率が２．８倍と改善される一方、支持回路レイアウトが２倍改善されれば、ビット面積及び支持回路面積の双方は、チップ面積の約５０％となる。米国特許第５，５４６，３４９号に開示されたグローバル及びローカルセグメント化されたワード及びビットラインのように、ワード及びビットライン当たりのビット数を増加させるためのアーキテクチャ変更と、回路デザイン及びレイアウト改善を用いて、新しい技術ノードにおける新しい４倍の大型メモリ機能チップデザインのための６０％ビット面積及び４０％支持回路を達成することができる。しかし、４倍のメモリ機能の場合、チップ面積は１．４倍〜１．５倍と更に大きくなる。これによって、例えば、現在のチップ面積が１００ｍｍ２であれば、４倍のより大きいメモリのための新しいチップ面積は、１４０〜１５０ｍｍ２となり、現在のチップ面積が７０ｍｍ２であれば、４倍のより大きいメモリのための新しいチップ面積は、少なくとも１００ｍｍ２となる。
生産（製造）の観点から、新しい技術ノードにおける新しい４倍のより大きいメモリ機能の大量生産への切り替えは、新しいメモリ機能のビット当たりのコストが現世代のビット当たりのコストに対抗できるまではなされない。通常、各々１０〜１５％のフォトリソグラフィ線形寸法の漸増的な減少（縮小）を用いて、少なくとも２つ、時には３つの新しいチップがデザインされ、それによって、現世代のメモリに対抗できるレベルまでウエハ当たりのチップ数を増加させ、メモリのビット当たりのコストを減少させるために、４倍のメモリ機能のチップ面積を１００ｍｍ２又はそれ未満に減少させる。
その内容を参照するためにその全体を本願に引用し、Ｃｒａｆｔｓらに許与された米国特許第５，５３６，９６８号には、不揮発性ＯＴＰ素子と直列であるダイオードによって形成されたセルを有するＯＴＰフィールドプログラマブルメモリが開示されており、このような特許において前記ＯＴＰ素子は、ポリシリコンヒューズ素子である。各セルは、通常１００ｓオーム（数百オーム）の形成されたままのポリシリコンヒューズ及び直列選択ダイオードを含む。メモリアレイは、ロングフォールデッドナローポリヒューズ素子（ｌｏｎｇ ｆｏｌｄｅｄ ｎａｒｒｏｗ ｐｏｌｙｆｕｓｅ ｅｌｅｍｅｎｔ）を備える２Ｄメモリアレイである。もし選択されれば、ミリアンペアの電流が選択されたポリシリコンヒューズを飛ばし、前記選択されたポリシリコンヒューズは、非導電性となる。ストレージセルは大型であるが、これは大きいポリシリコンヒューズ寸法のためであり、それによって、米国特許第５，５３６，９６８号に開示されたＯＴＰメモリは、上述したメモリスケーリング問題点は解決しない。
その内容を参照するためにその全体を本願に引用し、Ｒｏｅｓｎｅｒに許与された米国特許第４，４４２，５０７号には、各々の新しいメモリ世代のために、個別的な成分寸法（トランジスタ）及びインターコネクションを減少させつつも、チップ面積を増大する２次元（２Ｄ）メモリ接近方式の代わりに、３次元（３Ｄ）メモリセル及び対応プロセス、デザイン及びアーキテクチャを用いるワンタイムプログラマブル（ＯＴＰ）フィールドプログラマブルメモリが開示されている。米国特許第４，４４２，５０７号には、３Ｄ ＥＰＲＯＭアレイを有するＥＰＲＯＭ（ワンタイムプログラマブル）メモリが開示されており、ここでセル選択デバイス、ストレージデバイス、及びインターコネクト手段は、半導体基板内又は半導体基板上に製造されず、その代り、支持回路と３Ｄ ＥＰＲＯＭメモリアレイの間のインターコネクションと共に、半導体基板内及び半導体基板上に形成された支持回路の上側絶縁体層上に形成される。このような３Ｄメモリ接近方式は、より高密度かつより大きいメモリ機能と関連するリソグラフィ要件及びプロセス要件を相当軽減させる。
図１に示す従来技術の３Ｄ ＥＰＲＯＭアレイ１００は、米国特許第４，４４２，５０７号における従来の対応構造物を示す。メモリセルは、軽くドープされたポリシリコンを用いて、ショットキーダイオードの上側に形成されたアンチヒューズと直列である垂直配向ショットキーダイオードを含む。支持回路及びインターコネクション１１０は、支持半導体基板１０５、例えばシリコンの内部及びその上部に形成される。絶縁体１１５（図１には図示せず）を通じるインターコネクションを用いて支持回路を導電体１２０及び導電体１７０のようなアレイラインに連結する。メモリセルは、絶縁体１１５の表面上に製造され、ショットキーダイオード１４２及びアンチヒューズ１５５を含み、組み合わせた導電体１２０及びＮ＋ポリシリコン導電体１２２と、金属導電体１７０及び導電性バリア層１６０によって相互接続される。絶縁体１１５の表面が平面のように示されているが、実際には米国特許第４，４４２，５０７号に詳述されているように、非平面であり、これは、その発明時点でＶＬＳＩ平坦化技術を用いることができなかったためである。
Ｎ＋ポリシリコンパターン層半導体１２２が１つのショットキーダイオード１４２コンタクト及びアレイインターコネクトラインとして使われる。Ｎ＋ポリシリコン半導体１２２は、例えばシリコン又はゲルマニウムであってもよく、通常、抵抗０．０４Ｏｈｍｓ／ｓｑｕａｒｅである１０２０ドーパントａｔｏｍｓ／ｃｍ３にドープされる。半導体１２２がアレイラインとして用いられる場合、Ｎ＋ポリシリコン半導体１２２をＮ＋半導体層と絶縁体１１５の表面の間でモリブデンシリサイド導電体１２０上に堆積することで、低抵抗のアレイラインが形成できる。半導体１２２と接触する、第２のＮ多結晶シリコン又はゲルマニウム半導体パターン層（半導体）１２５は、通常、抵抗が１５Ｏｈｍｓ／ｓｑｕａｒｅである１０１４〜１０１７ドーパントａｔｏｍｓ／ｃｍ３にドープされ、セル選択デバイスとして用いられるショットキーダイオード１４２の陰極端子を形成する。ドーパントは、例えばヒ素、リン及びアンチモンであり得る。ポリシリコン導電体１２２及び１２５は、通常、厚さ４００ｎｍで幅２μｍである。
ショットキーダイオードデバイス１４２の陽極は、Ｎ多結晶シリコン導電体１２５上に堆積された２５ｎｍ厚の白金のような貴金属を用いるパターン導電体１４０によって形成され、６００℃まで加熱されて、下部の多結晶物質と共に化合物（例えば、白金シリサイド）を形成する。貴金属１４０のシリサイド及び下部のＮポリシリコン半導体１２５は、ショットキーダイオード１４２のジャンクション１４５を形成する。ショットキーダイオード１４２の測定結果、約０．４ボルトのターンオン電圧及び約１０ボルトの逆方向耐圧が測定された。
メモリセルの不揮発性の状態は、抵抗状態としてアンチヒューズ１５５に記憶される。製造プロセス完了後に、アンチヒューズ１５５の抵抗状態は、１回（ＯＴＰ）変更可能（プログラマブルする）である。好ましくは、アンチヒューズ１５５を形成するために用いられた物質１５０は、通常、１０１７ａｔｏｍｓ／ｃｍ３未満にドープされる、シリコン又はゲルマニウムのような単元素Ｎ半導体であり、ここで、米国特許第４，４４２，５０７号に詳述されているように、ヒ素及びリンが適したＮ型ドーパントとなる。アンチヒューズ１５５を形成するためのパターニング後に、ＴｉＷ１００ｎｍ厚の導電性バリア層１６０が、アンチヒューズ１５５及び絶縁体１３０に接触して堆積される。その後、８０ｎｍのアルミニウム層が堆積及びパターニングされて導電体１７０を形成する。導電体１７０及び導電性バリア層１６０の全てがパターニングされる。導電性バリア層１６０を用いて、アルミニウムのＮポリシリコン物質１５０内への移動を防止する。
アンチヒューズの抵抗は、形成されたままの状態で通常、１０７オームである。まず、全てのセル内の全てのアンチヒューズは、製造された状態で約１０７オームの抵抗値を有する。約１０ボルトのアンチヒューズ閾値電圧に達するように、セルが選択されてプログラムされれば、アンチヒューズ抵抗は１０２オームに変わり、プログラミング電流は約５０μＡに制限され、プログラミング時間は、マイクロ秒範囲となる。アンチヒューズが１回のみプログラムされてもよく、半導体基板１０５内及び半導体基板１０５上の下部支持回路１１０上側のアレイ領域を用いて不揮発性の新しい低抵抗状態が３Ｄ ＥＰＲＯＭメモリのメモリセル内に記憶される。
全てのセル成分及びインターコネクションが半導体基板及び前記支持回路から分離された３Ｄ ＥＰＲＯＭメモリアレイの概念が米国特許第４，４４２，５０７号に提示されているが、そのような接近方式はＯＴＰメモリに制限される。
従来技術に関する図２は、参照のためにその全体を本願に引用する、Ｒｙａｎ、Ｊ．Ｇ．らが「Ｔｈｅ ｅｖｏｌｕｔｉｏｎ ｏｆ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ ｔｅｃｈｎｏｌｏｇｙ ａｔ ＩＢＭ」、Ｊｏｕｒｎａｌ ｏｆ Ｒｅｓｅａｒｃｈ ａｎｄ Ｄｅｖｅｌｏｐｍｅｎｔ，Ｖｏｌ，３９，Ｎｏ．４，Ｊｕｌｙ １９９５，ｐｐ．３７１−３８１に記載した従来技術であって、平面ローカルインターコネクト金属層及び４つ（金属１〜金属４）の導電体の付加的なよりグローバルの平面積層レベルを有するデバイスと、積層コンタクト及び充填されたビアホール（コンタクトスタッド）を含む製造されたＣＭＯＳ構造２００及び２００’が示されている。金属５は、非平面であり、外部連結を提供するために用いられる。ローカルインターコネクト及び配線層金属１、金属２、金属３、金属４及び金属５は、例えばＡｌ（Ｃｕ）、Ｗ、Ｍｏ、Ｔｉ、Ｃｕを用いてもよい。厳格な金属ピッチは、金属及び酸化物に対する平坦化を要求し、図２に示すように、タングステン（Ｗ）を用いて通常形成されるほぼ垂直のゼロオーバーラップビアスタッドを要求する。化学機械研磨（ＣＭＰ）平坦化技術の広範な利用によって構造物２００及び２００’の形成が可能となった。ＣＭＰ技術もまた、参照のためにその全体を本願に引用する、１９９０年７月３１日出願の米国特許第４，９４４，８３６号に説明されている。ＣＭＰ技術も従来レベルの欠陥を除去し得る能力より選択された。
参照のためにその全体を本願に引用し、共同発明者Ｂｅｒｔｉｎに許与された米国特許第５，６７０，８０３号には、同時に規定される側壁寸法を有する３Ｄ ＳＲＡＭアレイ構造物が開示されている。このような構造物は、複数の整列段階を避けるために（最小化するために）、複数のドープされたシリコン及び絶縁領域を通過するトレンチによって同時に規定される垂直側壁を含む。これらのトレンチは、複数の半導体及び酸化物層を通過し、３Ｄ ＳＲＡＭアレイ構造物と下部半導体基板の間の支持絶縁体（ＳｉＯ２）層の上部表面上で終了する。米国特許第５，６７０，８０３号にも垂直配線３Ｄ ＳＲＡＭセルを形成するために、トレンチ領域内のイントレンチ垂直ローカルセルインターコネクト配線が開示されている。また、米国特許第５，６７０，８０３号には、さらに、トレンチ領域を通じてトレンチセル内で局部的に配線された３Ｄ ＳＲＡＭストレージセルの上部表面まで延長される貫通トレンチ垂直インターコネクト配線が開示されている。
［関連出願の相互参照］
本願は、米国特許法第１１９条（ｅ）項の下に以下の出願に対して優先権の権利請求をし、これら出願の全内容は参照により本明細書に引用したものとする。
米国仮特許出願第６０／８５５，１０９号、２００６年１０月２７日出願、名称「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ」、
米国仮特許出願第６０／８４０，５８６号、２００６年８月２８日出願、名称「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅ」、
米国仮特許出願第６０／８３６，４３７号、２００６年８月８日出願、名称「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅ」、
米国仮特許出願第６０／８３６，３４３号、２００６年８月８日出願、名称「Ｓｃａｌａｂｌｅ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｓｗｉｔｃｈｅｓ ａｓ Ｅｌｅｃｔｒｏｎｉｃ Ｆｕｓｅ Ｒｅｐｌａｃｅｍｅｎｔ Ｅｌｅｍｅｎｔｓ」、
米国仮特許出願第６０／９１８，３８８号、２００７年３月１６日出願、名称「Ｍｅｍｏｒｙ Ｅｌｅｍｅｎｔｓ ａｎｄ Ｃｒｏｓｓ Ｐｏｉｎｔ Ｓｗｉｔｃｈｅｓ ａｎｄ Ａｒｒａｙｓ ｏｆ Ｓａｍｅ Ｕｓｉｎｇ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ」。
本願は、米国特許法第１２０条の下に以下の出願に対して優先権の権利請求をし、一部継続出願し、これら出願の全内容は参照により本明細書に引用したものとする。
米国特許出願第１１／２８０，７８６号、２００５年１１月２７日出願、名称「Ｔｗｏ−Ｔｅｒｍｉｎａｌ Ｎａｎｏｔｕｂｅ Ｄｅｖｉｃｅｓ Ａｎｄ Ｓｙｓｔｅｍｓ Ａｎｄ Ｍｅｔｈｏｄｓ Ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」、
米国特許出願第１１／２７４，９６７号、２００５年１１月１５日出願、名称「Ｍｅｍｏｒｙ Ａｒｒａｙｓ Ｕｓｉｎｇ Ｎａｎｏｔｕｂｅ Ａｒｔｉｃｌｅｓ Ｗｉｔｈ Ｒｅｐｒｏｇｒａｍｍａｂｌｅ Ｒｅｓｉｓｔａｎｃｅ」、
米国特許出願第１１／２８０，５９９号、２００５年１１月１５日出願、名称「Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｓｈａｄｏｗ Ｌａｔｃｈ Ｕｓｉｎｇ Ａ Ｎａｎｏｔｕｂｅ Ｓｗｉｔｃｈ」。
本願は、本願と同時に出願された以下の出願と連関し、これら出願の全内容は参照により本明細書に引用したものとする。
米国特許出願第（番号未定）号、名称「Ｎｏｎｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｉｅｓ Ｈａｖｉｎｇ Ｓｃａｌａｂｌｅ Ｔｗｏ−Ｔｅｒｍｉｎａｌ Ｎａｎｏｔｕｂｅ Ｓｗｉｔｃｈｅｓ」、
米国特許出願第（番号未定）号、名称「Ｌａｔｃｈ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｏｐｅｒａｔｉｏｎ Ｃｉｒｃｕｉｔｓ Ｈａｖｉｎｇ Ｓｃａｌａｂｌｅ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｓｗｉｔｃｈｅｓ ａｓ Ｅｌｅｃｔｒｏｎｉｃ Ｆｕｓｅ Ｒｅｐｌａｃｅｍｅｎｔ Ｅｌｅｍｅｎｔｓ」、
米国特許出願第（番号未定）号、名称「Ｍｅｍｏｒｙ Ｅｌｅｍｅｎｔｓ ａｎｄ Ｃｒｏｓｓ Ｐｏｉｎｔ Ｓｗｉｔｃｈｅｓ ａｎｄ Ａｒｒａｙｓ ｏｆ Ｓａｍｅ Ｕｓｉｎｇ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ」、
米国特許出願第（番号未定）号、名称「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」、
米国特許出願第（番号未定）号、名称「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」、
米国特許出願第（番号未定）号、名称「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」、
米国特許出願第（番号未定）号、名称「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」、
米国特許出願第（番号未定）号、名称「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」。
本発明は、不揮発性ナノチューブダイオード及び不揮発性ナノチューブブロック、並びにそれらを用いるシステム及びその製造方法を提供する。
１つの態様において、不揮発性ナノチューブダイオードデバイスは、第１及び第２端子と、陰極及び両極を含み、前記第１導電端子に印加される電気刺激に応答して、前記陰極と陽極の間に導電経路を形成し得る半導体素子と、前記半導性素子と電気的に導通するナノチューブファブリック部材（ｎａｎｏｔｕｂｅ ｆａｂｒｉｃ ａｒｔｉｃｌｅ）を含むナノチューブスイッチング素子とを含み、前記ナノチューブファブリック部材は、前記半導体素子と前記第２端子の間に配置されて、その間で導電経路を形成することができ、前記第１及び第２端子に対する電気刺激は、複数のロジッグ状態を招く。
１つ以上の実施例は、以下の特徴のうち１つ以上を含む。複数のロジック状態のうち第１ロジッグ状態において、第１及び第２端子の間の導電経路は実質的に無効になり、前記複数のロジッグ状態のうち第２ロジッグ状態において、前記第１及び第２端子の間の導電経路は有効になる。第１ロジッグ状態において、ナノチューブ部材は相対的に高い抵抗を有し、第２ロジッグ状態においてナノチューブ部材は相対的に低い抵抗を有する。ナノチューブファブリック部材は、非整列ナノチューブの不織網を含む。第２ロジック状態において、非整列ナノチューブの不織網は、半導体素子と第２端子の間の１つ以上の導電経路を含む。ナノチューブファブリック部材は、多層ファブリックである。第１及び第２端子の間の閾値電圧以上で半導体素子は、陽極から陰極へ電流を流動させることができ、第１及び第２端子の間の閾値未満で半導体素子は、陽極から陰極へ電流を流動させることができない。第１ロジッグ状態において、陽極と第２端子の間の導電経路は、無効になり。第２ロジッグ状態において、陽極と第２端子の間の導電経路は、有効になる。導電性コンタクトがナノチューブファブリック部材と半導体素子の間に配置され、その間で電気導通経路を提供する。第１端子は陽極と電気的に導通され、陰極はナノチューブスイッチング素子の導電性コンタクトと電気的に導通される。第２ロジッグ状態においてデバイスは、第１端子から第２端子へ実質的に流れる電流を伝達することができる。第１端子は、陰極と電気的に導通され、陽極はナノチューブスイッチング素子の導電性コンタクトと電気的に導通される。第２ロジッグ状態にあるとき、デバイスは、第２端子から第１端子へ実質的に流れる電流を伝達することができる。陽極は導電性物質を含み、陰極はｎ型半導体物質を含む。陽極はｐ型半導体物質を含み、陰極はｎ型半導体物質を含む。
別の態様において、２端子不揮発性状態デバイスは、第１及び第２端子と、ソース、ドレイン、前記ソース及びドレインの何れかと電気的に導通するゲート、及び前記ソースとドレインの間に配置されたチャネルを備える半導体電界効果素子であって、前記ゲートが前記ソースと前記ドレインの間のチャネル内に導電経路を制御可能に形成し得る半導体電界効果素子と、ナノチューブファブリック部材及び導電性コンタクトを備えるナノチューブスイッチング素子であって、前記ナノチューブファブリック部材は、前記導電性コンタクトと前記第２端子の間に配置され、その間で導電経路を形成し得るナノチューブスイッチング素子とを含み、前記第１端子は、前記ソース及びドレインの一方と電気的に導通し、前記ソースとドレインの他方は、前記導電性コンタクトと電気的に導通し、前記第１及び第２導電端子に対する第１の電気刺激セットが前記第１ロジッグ状態を招き、前記第１及び第２導電端子に対する第２の電気刺激セットは第２ロジッグ状態を招く。
１つ以上の実施例は、以下の特徴のうち１つ以上を含む。第１ロジッグ状態は、第１及び第２端子の間の相対的な非導電経路に相当し、第２ロジッグ状態は、前記第１及び第２端子の間の導電経路に相当する。第１の電気刺激セットは、ナノチューブファブリック部材内の相対的に高い抵抗状態を招き、第２の電気刺激セットは、ナノチューブファブリック部材内の相対的に低い抵抗状態を招く。ナノチューブファブリック部材は、非整列ナノチューブの不織網を含む。ナノチューブファブリック部材は、多層ファブリックを含む。第２の電気刺激セットに応答して、非整列ナノチューブの不織網は、導電性コンタクトと半導体電界効果素子の間の少なくとも１つの導電経路を提供する。第２の電気刺激セットに応答して、ソースとドレインの間の導電経路が導電性チャネル内に形成される。半導体電界効果素子はＰＦＥＴを含む。半導体電界効果素子はＮＦＥＴを含む。半導体電界効果素子のソースは第１端子と電気的に導通し、ドレインはナノチューブスイッチング素子の導電性コンタクトと電気的に導通する。半導体電界効果素子のドレインは第１端子と電気的に導通し、ソースはナノチューブスイッチング素子の導電性コンタクトと電気的に導通する。
別の態様において、電圧選択回路は、入力電圧ソースと、出力電圧端子及び基準電圧端子と、抵抗素子と、不揮発性ナノチューブダイオードデバイスとを含み、前記ナノチューブダイオードデバイスは、第１及び第２端子と、前記第１端子と電気的に導通する半導体素子と、前記半導体素子と前記第２端子の間に配置され、その間で電気刺激を伝達し得るナノチューブスイッチング素子とを含み、前記不揮発性ナノチューブダイオードデバイスは、第１及び第２端子の間で電気刺激を伝達することができ、前記抵抗素子は、前記入力電圧ソースと前記出力電圧端子の間に配置され、前記不揮発性ナノチューブダイオードデバイスは、前記出力の電圧端子と基準電圧端子の間に配置されて、その間で電気的に導通され、前記電圧選択回路は、入力電圧ソース及び基準電圧端子における電気刺激に応答して、不揮発性ナノチューブダイオードが第１及び第２端子の間における電気刺激の伝達を実質的に防止するとき、第１出力電圧レベルを提供することができ、前記電圧選択回路は、入力電圧ソース及び基準電圧端子における電気刺激に応答して、不揮発性ナノチューブダイオードが第１及び第２端子の間における電気刺激を伝達するとき、第２出力電圧レベルを提供することができる。
１つ以上の実施例が以下の特徴のうち１つ以上を含む。半導体素子が陽極及び陰極を含み、前記陽極は第１端子と電気的に導通し、前記陰極はナノチューブスイッチング素子と導通する。半導体素子は、第１端子と導通するソース領域、ナノチューブスイッチング素子と電気的に導通するドレイン領域、前記ソース領域とドレイン領域の何れかと電気的に導通するゲート領域、及び前記ゲート領域に対する電気刺激に応答して、前記ソースと前記ドレインの間の導電経路を制御可能に形成、又は形成しないことができるチャネル領域を有する電界効果素子を含む。第１出力電圧レベルは、入力電圧ソースと実質的に等しい。第２出力電圧レベルは、基準電圧端子と実質的に等しい。ナノチューブスイッチング素子は、高抵抗状態及び低抵抗状態が可能なナノチューブファブリック部材を含む。ナノチューブファブリック部材の高抵抗状態は、抵抗素子の抵抗よりも実質的に高く、前記ナノチューブファブリック部材の低抵抗状態は、抵抗素子の抵抗よりも実質的に低い。第１出力電圧レベルは、部分的に、抵抗素子の相対的な抵抗及びナノチューブファブリック部材の高抵抗状態によって決定され、第２出力電圧レベルは、部分的に、抵抗素子の相対的な抵抗及びナノチューブファブリック部材の低抵抗状態によって決定される。
別の態様において、不揮発性ナノチューブダイオードは、基板と、前記基板にかけて配置された半導体素子であって、陽極と陰極を有し、前記陽極と前記陰極の間の導電経路を形成することができる半導体素子と、前記半導体素子にかけて配置されたナノチューブスイッチング素子であって、複数の抵抗状態を有することができるナノチューブファブリック素子及び導電性コンタクトを含むナノチューブスイッチング素子と、前記導電性コンタクトに対して相対的に離隔して配置された導電端子とを含み、前記ナノチューブファブリック素子は、前記導電性コンタクトとの間に配置されて、前記導電性コンタクトと電気的に導通し、前記導電性コンタクトは陰極と電気的に導通し、前記陽極及び導電端子に印加された電気刺激に応答して、前記不揮発性ナノチューブダイオードが前記陽極と導電性コンタクトの間の導電経路を形成することができる。
１つ以上の実施例が以下の特徴のうち１つ以上を含む。陽極は導電体物質を含み、陰極は半導体物質を含む。陽極物質は、Ａｌ、Ａｇ、Ａｕ、Ｃａ、Ｃｏ、Ｃｒ、Ｃｕ、Ｆｅ、Ｉｒ、Ｍｇ、Ｍｏ、Ｎａ、Ｎｉ、Ｏｓ、Ｐｂ、Ｐｄ、Ｐｔ、Ｒｂ、Ｒｕ、Ｔｉ、Ｗ、Ｚｎ、ＣｏＳｉ２、ＭｏＳｉ２、Ｐｄ２Ｓｉ、ＰｔＳｉ、ＲｂＳｉ２、ＴｉＳｉ２、ＷＳｉ２及びＺｒＳｉ２のうち少なくとも１つを含む。半導体素子は、ショットキーバリアダイオードを含む。第２導電端子が基板と陽極の間に配置され、陽極と電気的に導通し、前記第２導電端子と前記導電端子における電気刺激に応答して、前記不揮発性ナノチューブダイオードが前記第２導電端子と前記導電端子の間の導電経路を形成することができる。前記陽極は第１型の半導体物質を含み、前記陰極領域は第２型の半導体物質を含む。第１型の半導体物質は正にドープされ、第２型の半導体物質は負にドープされ、半導体素子がＰＮジャンクションを形成する。ナノチューブファブリック素子は、実質的に垂直配置される。ナノチューブファブリック素子は、実質的に水平配置される。ナノチューブファブリック素子は、不織多層ファブリックを含む。ナノチューブファブリック素子の厚さは、約２０ｎｍ〜約２００ｎｍである。導電性コンタクトは、ナノチューブファブリック素子の下部表面と実質的に同一平面内に配置され、導電端子は、ナノチューブファブリック素子の上部表面と実質的に同一平面内に配置される。半導体素子は、電界効果トランジスタである。
別の態様において、不揮発性ナノチューブダイオードは、基板と、前記基板にかけて配置された導電端子と、前記導電端子にかけて配置された半導体素子であって、陽極と陰極を有し、前記陽極と前記陰極の間の導電経路を形成し得る半導体素子と、前記半導体素子にかけて配置されたナノチューブスイッチング素子であって、複数の抵抗状態を有することができるナノチューブファブリック素子及び導電性コンタクトを含むナノチューブスイッチング素子とを含み、前記ナノチューブファブリック素子は、前記陽極と前記導電性コンタクトの間に配置され、その間で電気的に導通し、前記陰極は導電端子と電気的に導通し、前記陽極及び導電端子に印加された電気刺激に応答して、前記不揮発性ナノチューブダイオードが導電端子と導電性コンタクトの間の導電経路を形成することができる。
１つ以上の実施例が以下の特徴のうち１つ以上を含む。陽極は導電体物質を含み、陰極は半導体物質を含む。陽極物質は、Ａｌ、Ａｇ、Ａｕ、Ｃａ、Ｃｏ、Ｃｒ、Ｃｕ、Ｆｅ、Ｉｒ、Ｍｇ、Ｍｏ、Ｎａ、Ｎｉ、Ｏｓ、Ｐｂ、Ｐｄ、Ｐｔ、Ｒｂ、Ｒｕ、Ｔｉ、Ｗ、Ｚｎ、ＣｏＳｉ２、ＭｏＳｉ２、Ｐｄ２Ｓｉ、ＰｔＳｉ、ＲｂＳｉ２、ＴｉＳｉ２、ＷＳｉ２及びＺｒＳｉ２のうち少なくとも１つを含む。半導体素子は、ショットキーバリアダイオードを含む。第２導電端子が不織ナノチューブファブリックのパターニングされた領域と陽極の間に配置され、その間の導電経路を提供する。前記陽極は第１型の半導体物質を含み、前記陰極領域は第２型の半導体物質を含む。第１型の半導体物質は正にドープされ、第２型の半導体物質は負にドープされ、半導体素子がＰＮジャンクションを形成する。ナノチューブファブリック素子は、実質的に垂直配置される。ナノチューブファブリック素子は、実質的に水平配置される。ナノチューブファブリック素子は、厚さが約０．５〜約２０ナノメートルの不織ナノチューブ層を含む。ナノチューブファブリック素子は、不織多層ファブリックを含む。導電性コンタクトは、ナノチューブファブリック素子の下部表面と実質的に同一平面内に配置され、導電端子は、ナノチューブファブリック素子の上部表面と実質的に同一平面内に配置される。半導体素子は、電界効果トランジスタを含む。
別の態様において、メモリアレイが複数のワードラインと、複数のビットラインと、複数のメモリセルとを含み、各々の前記メモリセルがワードライン及びビットラインに対する電気刺激に応答し、各々の前記メモリセルは、第１及び第２端子を含む２端子不揮発性ナノチューブスイッチングデバイス、半導体ダイオード素子、及びナノチューブファブリック部材を含み、半導体ダイオード及びナノチューブ部材が前記第１及び第２端子の間に配置されて、その間で電気的に導通し、前記ナノチューブファブリック部材は、複数の抵抗状態を有することができ、前記第１端子は１つのワードラインにカップリングされ、第２端子は１つのビットラインにカップリングされ、前記第１及び第２端子に印加された電気刺激は、ナノチューブファブリック部材の抵抗状態を変化させることができ、メモリ操作回路は、複数のビットラインのうち各ビットラインと、複数のワードラインのうち各ワードラインに動作可能にカップリングされ、前記操作回路は、対応する第１及び第２端子の各々に選択された電気刺激を印加するために、セルにカップリングされたビットライン及びワードラインのうち少なくとも１つを活性化させることで、セルのうち各々のセルを選択することができ、前記操作回路は、さらに、選択されたメモリセルのナノチューブファブリック部材の抵抗状態を検出すること、及び、ナノチューブファブリック部材内の選択された抵抗状態を制御可能に誘導するために、抵抗状態に応答して対応する第１及び第２端子の各々に印加される電気刺激を調整することができ、前記各メモリセルのナノチューブファブリック部材の選択された抵抗状態は、前記メモリセルの情報状態に対応する。
１つ以上の実施例が以下の特徴のうち１つ以上を含む。各メモリセルは、対応する第１及び第２端子の各々に印加された電気刺激に応答して、対応情報状態を不揮発的に記憶する。半導体ダイオード素子は、陰極及び陽極を含み、前記陽極は第２端子と電気的に導通し、前記陰極はナノチューブスイッチング素子と電気的に導通する。前記陰極は第１半導体物質を含み、前記陽極は第２半導体物質を含む。半導体ダイオード素子は陰極及び陽極を含み、前記陰極は第１端子と電気的に導通し、前記陽極はナノチューブスイッチング素子と電気的に導通する。前記陰極は第１半導体物質を含み、前記陽極は第２半導体物質を含む。前記陰極は半導体物質を含み、前記陽極は導電性物質を含み、ナノチューブファブリック部材に対する導電性コンタクトを形成する。導電性コンタクトが半導体ダイオード素子とナノチューブファブリック部材の間に位置される。前記ナノチューブファブリック部材は、第１及び第２端子のうち１つと第１導電性コンタクトの間の少なくとも１つの導電経路を提供し得る非整列ナノチューブの網を含む。ナノチューブファブリック部材は、多層ナノチューブファブリックを含む。多層ナノチューブ部材は、第１及び第２導電端子のうち１つと導電性コンタクトの間の間隔を規定する厚さを有する。複数のメモリセルは、積層メモリセルの複数対を含み、前記積層メモリセルの各対内の第１メモリセルは、第１ビットラインの上側でその第１ビットラインと電気的に導通するように配置され、前記ワードラインは、第１メモリセルの上側でその第１メモリセルと電気的に導通するように配置され、前記積層メモリセルの各対内の第２メモリセルは、ワードラインの上側でそのワードラインと電気的に導通するように配置され、第２ビットラインは、第２メモリセルの上側でその第２メモリセルと電気的に導通するように配置される。第１メモリセル内のナノチューブ部材の抵抗状態は、第２メモリセル内のナノチューブ部材の抵抗状態によって実質的に影響されず、前記第２メモリセル内のナノチューブ部材の抵抗状態は、第１メモリセル内のナノチューブ部材の抵抗状態によって実質的に影響されない。第１メモリセル内のナノチューブ部材の抵抗状態は、第２メモリセルを選択する前記操作回路によって実質的に影響されず、前記第２メモリセル内のナノチューブ部材の抵抗状態は、第１メモリセルを選択する前記操作回路による抵抗状態によって実質的に影響されない。第１メモリセル内のナノチューブ部材の抵抗状態は、第２メモリセルのナノチューブファブリック部材の抵抗状態を検出する前記操作回路によって実質的に影響されず、前記第２メモリセル内のナノチューブ部材の抵抗状態は、第１メモリセルのナノチューブファブリック部材の抵抗状態を検出する前記操作回路による抵抗状態によって実質的に影響されない。第１メモリセル内のナノチューブ部材の抵抗状態は、第２メモリセルの対応する第１及び第２端子の各々に印加される電気刺激を調整する前記操作回路によって実質的に影響されず、前記第２メモリセル内のナノチューブ部材の抵抗状態は、第１メモリセルの対応する第１及び第２端子の各々に印加される電気刺激を調整する前記操作回路による抵抗状態によって実質的に影響されない。絶縁領域及び複数の導電性インターコネクトで、絶縁領域がメモリ操作回路の上側にかけて配置され、複数のメモリセルが絶縁領域の上側にかけて配置され、複数の導電性インターコネクトがメモリ操作回路を複数のビットライン及び複数のワードラインに動作可能にカップリングする。電気刺激を調整することは、対応する第１及び第２端子の各々に印加される電圧を漸進的に変化させることを含む。電圧の漸進的な変化は、電圧パルスを印加することを含む。伴われる電圧パルスの振幅は、約２００ｍＶ漸進的に増大される。電気刺激を印加することは、対応する第１及び第２端子のうち少なくとも１つに供給される電流を変化させることを含む。ナノチューブファブリック部材の選択された抵抗状態を実質的に記憶するために、ナノチューブファブリック部材内の選択された抵抗状態を制御可能に誘導した後、対応するビットライン及びワードラインから電気刺激を実質的に除去する。ナノチューブファブリック部材の抵抗状態を検出することは、対応ビットライン上の電気刺激の時間経過による変化を検出することを更に含む。ナノチューブファブリック部材の抵抗状態を検出することは、対応ビットラインを通じる電流流動を検出することを更に含む。各々の２端子不揮発性ナノチューブスイッチングデバイスで、電流が第２端子から第１端子へ流動することができ、第１端子から第２端子へ流動することは実質的に防止される。対応する第１及び第２端子の各々に電気刺激を印加することで、閾値電圧に達したとき、電流が第２端子から第１端子へ流動することができる。各メモリセルのナノチューブファブリック部材の選択された抵抗状態は、前記メモリセルの第１情報状態に対応する相対的に高い抵抗状態及び前記メモリセルの第２情報状態に対応する相対的に低い抵抗状態のうち１つを含む。各メモリセルの第３情報状態は、電流が第２端子から第１端子へ流動することができる状態に相応し、各メモリセルの第４情報状態は、電流が第１端子から第２端子へ流動することが実質的に防止される状態に相応する。２端子不揮発性ナノチューブスイッチングデバイスは、第１及び第２端子の間の電圧極性に関係なく動作できる。２端子不揮発性ナノチューブスイッチングデバイスは、第１及び第２端子の間の電流流動の方向に関係なく動作できる。複数のメモリセルは、積層メモリセルの複数対を含み、積層メモリセルの各々の対内の第１メモリセルは、第１ビットラインの上側に配置されて、その第１ビットラインと電気的に導通し、前記ワードラインは、前記第１メモリセルの上側に配置されて、前記第１メモリセルと電気的に導通し、絶縁体物質が前記第１メモリセルの上側にかけて配置され、前記積層メモリセルの各々の対内の第２メモリは、第２ワードラインの上側に配置されて、前記第２ワードラインと電気的に導通し、前記第２ワードラインは、前記絶縁体物質の上側に配置され、第２ビットラインは、前記第２メモリセルの上側に配置されて、前記第２メモリセルと電気的に導通する。複数のメモリセルは積層メモリセルの複数対を含み、積層メモリセルの各々の対内の第１メモリセルは、第１ビットラインの上側に配置されて、前記第１ビットラインと電気的に導通し、前記ワードラインは、前記第１メモリセルの上側に配置されて、前記第１メモリセルと電気的に導通し、絶縁体が前記第１メモリセルの上側に配置され、積層メモリセルの各々の対内の第２メモリは、第２ビットラインの上側に配置されて、前記第２ビットラインと電気的に導通し、前記第２ビットラインは、前記絶縁体物質の上側に配置され、前記第２ワードラインは、第２メモリセルの上側に配置されて、前記第２メモリセルと電気的に導通する。
他の態様において、ナノチューブスイッチを製造する方法は、第１導電端子を備える基板を提供するステップと、前記第１導電端子の上側にかけて多層ナノチューブファブリックを堆積するステップと、前記多層ナノチューブファブリックの上側にかけて第２導電端子を堆積するステップとを含み、前記ナノチューブファブリックは、前記第１及び第２導電端子の間の直接的な物理的かつ電気的接続を防止するように選択された厚さ、密度及び組成を有する。
１つ以上の実施例は、以下の特徴のうち１つ以上を含む。各々実質的に同じ側面寸法を有するように、第１及び第２導電端子と、多層ナノチューブファブリックをリソグラフィ的にパターニングする。第１及び第２導電端子と多層ナノチューブファブリック各々は、実質的に円形である側面形状を有する。第１及び第２導電端子と多層ナノチューブファブリック各々は、実質的に長方形である側面形状を有する。第１及び第２導電端子と多層ナノチューブファブリック各々は、約２００ｎｍ×２００ｎｍ〜約２２ｎｍ×２２ｎｍの側面寸法を有する。第１及び第２導電端子と多層ナノチューブファブリック各々は、約２２ｎｍ〜約１０ｎｍの側面寸法を有する。第１及び第２導電端子と多層ナノチューブファブリック各々は、１０ｎｍ未満の側面寸法を有する。多層ナノチューブファブリックの厚さは、約１０ｎｍ〜約２００ｎｍである。多層ナノチューブファブリックの厚さは、約１０ｎｍ〜約５０ｎｍである。基板は、第１導電端子の下側のダイオードを含み、前記ダイオードは、制御回路によってアドレシングできる。各々実質的に同じ側面寸法を有するように、第１及び第２導電端子、多層ナノチューブファブリック、及びダイオードをリソグラフィ的にパターニングする。第２導電端子の上側にかけて第２ダイオードを提供し、前記第２ダイオードの上側にかけて第３導電端子を堆積し、第３導電端子の上側にかけて第２の多層ナノチューブファブリックを堆積し、第２多層ナノチューブファブリックの上側にかけて第４導電端子を堆積する。各々実質的に同じ側面寸法を有するように、多層ナノチューブファブリック、ダイオード、及び導電端子をリソグラフィ的にパターニングする。前記ダイオードは、Ｎ＋ポリシリコンの層、Ｎポリシリコンの層、及び導電体の層を含む。ダイオードは、Ｎ＋ポリシリコンの層、Ｎポリシリコンの層、及びＰポリシリコンの層を含む。第２導電端子の上側にかけてダイオードを提供し、前記ダイオードは、制御回路によってアドレシングできる。７００℃を超過する温度でダイオードをアニールする。各々実質的に同じ側面寸法を有するように、第１及び第２導電端子、多層ナノチューブファブリック、及びダイオードをリソグラフィ的にパターニングする。基板は、半導体電界効果トランジスタを含み、そのトランジスタの少なくとも一部は、第１導電端子の下側に位置し、半導体電界効果トランジスタは、制御回路によってアドレシングできる。多層ナノチューブファブリックを堆積することは、溶媒内に分散したナノチューブを第１導電端子上に散布することを含む。多層ナノチューブファブリックを堆積することは、溶媒内に分散したナノチューブを第１導電端子上にスピンコートすることを含む。多層ナノチューブファブリックを堆積することは、溶媒内に分散したナノチューブ及びマトリックス物質の混合物を第１導電端子上に堆積することを含む。第２導電端子の堆積後にマトリックス物質を除去する。マトリックス物質は、ポリプロピレンカーボネートを含む。第１及び第２導電端子各々は、Ｒｕ、Ｔｉ、Ｃｒ、Ａｌ、Ａｌ（Ｃｕ）、Ａｕ、Ｐｄ、Ｐｔ、Ｎｉ、Ｔａ、Ｗ、Ｃｕ、Ｍｏ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎ、ＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷ、ＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、及びＴｉＳｉｘからなる群から独立的に選択された導電性物質を含む。多孔質誘電体を多層ナノチューブファブリック上に堆積する。多孔質誘電体は、スピンオンガラス及びスピンオン低κ誘電体のうち１つを含む。多層ナノチューブファブリック上に非多孔質誘電体を堆積する。非多孔質誘電体は、高κ誘電体を含む。非多孔質誘電体は、ハフニウムオキサイドを含む。第２導電端子と電気的に導通するワードラインを提供する。
他の態様において、ナノチューブダイオードを製造する方法は、第１導電端子を備える基板を提供するステップと、前記第１導電端子の上側にかけて多層ナノチューブファブリックを堆積するステップと、前記多層ナノチューブファブリックの上側にかけて第２導電端子を堆積するステップとを含み、前記ナノチューブファブリックは、前記第１及び第２導電端子の間の直接的な物理的かつ電気的接続を防止するように選択された厚さ、密度及び組成を有し、さらに前記第１及び第２導電端子どちらか一方と電気的に接触するダイオードを提供するステップを含む。
１つ以上の実施例は、以下の特徴のうち１つ以上を含む。多層ナノチューブファブリックを堆積した後、ダイオードを提供する。７００℃を超過する温度でダイオードをアニールする。前記第２導電端子の上側にかけて、かつ前記第２導電端子と電気的に接触するようにダイオードを配置する。第１導電端子の下側でその第１導電端子と電気的に接触するようにダイオードを配置する。各々実質的に同じ側面寸法を有するように、第１及び第２導電端子、多層ナノチューブファブリック、及びダイオードをリソグラフィ的にパターニングする。第１及び第２導電端子、多層ナノチューブファブリック、及びダイオードは各々実質的に円形の側面形状を有する。第１及び第２導電端子、多層ナノチューブファブリック、及びダイオードは、各々実質的に長方形である側面形状を有する。第１及び第２導電端子と多層ナノチューブファブリック各々は、約２００ｎｍ×２００ｎｍ〜約２２ｎｍ×２２ｎｍの側面寸法を有する。
別の態様において、不揮発性ナノチューブスイッチは、第１導電端子と、多層ナノチューブファブリックを含むナノチューブブロックであって、前記ナノチューブブロックの少なくとも一部が前記第１導電端子の少なくとも一部の上側にかけて接触するように位置するナノチューブブロックと、第２導電端子であって、前記第２導電端子の少なくとも一部が前記ナノチューブブロックの少なくとも一部の上側にかけて接触するように位置し、前記ナノチューブブロックが前記第１及び第２導電端子の間の直接的な物理的かつ電気的な接触を防止するように構成されて整列される第２導電端子と、前記第１及び第２導電端子と電気的に導通することができ、電気刺激を印加することができる制御回路とを含み、前記ナノチューブブロックは、制御回路によって第１及び第２導電端子に印加される複数の対応電気刺激に応答して、複数の電子状態の間でスイッチングでき、前記複数の電子状態の各々の異なる電子状態の場合、前記ナノチューブブロックは、対応する異なる抵抗の電気経路を前記第１及び第２導電端子の間で提供する。
１つ以上の実施例が以下の特徴のうち１つ以上を含む。実質的に全体のナノチューブブロックが実質的に全体の第１導電端子の上側にかけて位置し、実質的に全体の第２導電端子が実質的に全体のナノチューブブロックの上側にかけて位置する。第１及び第２導電端子とナノチューブブロック各々は、実質的に円形である側面形状を有する。第１及び第２導電端子とナノチューブブロック各々は、実質的に長方形である側面形状を有する。第１及び第２導電端子とナノチューブブロック各々は、約２００ｎｍ〜約２２ｎｍ範囲の側面寸法を有する。第１及び第２導電端子とナノチューブブロック各々は、約２２ｎｍ〜約１０ｎｍ範囲の側面寸法を有する。第１及び第２導電端子とナノチューブブロック各々は、約１０ｎｍ未満の側面寸法を有する。ナノチューブブロックの厚さは、約１０ｎｍ〜約２００ｎｍである。ナノチューブブロックの厚さは、約１０ｎｍ〜約５０ｎｍである。制御回路は、第１導電端子と直接物理的に接触するダイオードを含む。第１導電端子は、ダイオードの上側にかけて位置する。ダイオードは、第２導電端子の上側にかけて位置する。ダイオード、ナノチューブブロック、第１及び第２導電端子は、実質的に同じ側面寸法を有する。ダイオードは、Ｎ＋ポリシリコンの層、Ｎポリシリコンの層、及び導電体の層を含む。ダイオードは、Ｎ＋ポリシリコンの層、Ｎポリシリコンの層、及びＰポリシリコンの層を含む。制御回路は、第１導電端子と接触する半導体電界効果トランジストを含む。第１及び第２導電端子各々は、Ｒｕ、Ｔｉ、Ｃｒ、Ａｌ、Ａｌ（Ｃｕ）、Ａｕ、Ｐｄ、Ｐｔ、Ｎｉ、Ｔａ、Ｗ、Ｃｕ、Ｍｏ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎ、ＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷ、ＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、及びＴｉＳｉｘからなる群から独立的に選択された導電性物質を含む。ナノチューブブロックは、多孔質誘電体を更に含む。多孔質誘電体は、スピンオンガラス及びスピンオン低κ誘電体のうち１つを含む。ナノチューブブロックは、非多孔質誘電体を更に含む。前記非多孔質誘電体は、ハフニウムオキサイドを含む。
別の態様において、高密度メモリアレイは、複数のワードライン及び複数のビットラインと、複数のメモリセルとを含み、各々の前記メモリセルは、第１導電端子と、多層ナノチューブファブリックを含む前記第１導電端子上側のナノチューブブロックと、前記ナノチューブブロックの上側にかけられ、前記複数のワードラインのうちの１つと電気的に導通する第２導電端子と、前記複数のビットラインのうちの１つ及び第１及び第２導電端子のうち１つと電気的に導通するダイオードとを含み、前記ナノチューブブロックは、第１及び第２導電端子の間の間隔を規定する厚さを有し、前記各メモリセルのロジッグ状態は、前記メモリセルに連結されたワードライン及びビットラインのみの活性化によって選択できる。ダイオードは、第１導電端子の下側に位置する。ダイオードは、第２導電端子の上側にかけて位置する。ダイオード、第１及び第２導電端子、ナノチューブブロックの全ては、実質的に同じ側面寸法を有する。ダイオード、第１及び第２導電端子、ナノチューブブロック各々は、実質的に円形である側面形状を有する。ダイオード、第１及び第２導電端子、ナノチューブブロック各々は、実質的に長方形である側面形状を有する。ダイオード、第１及び第２導電端子、ナノチューブブロック各々は、約２００ｎｍ〜約２２ｎｍ範囲の側面寸法を有する。メモリセルは、約２００ｎｍ〜約２２ｎｍ相互離隔される。第１及び第２導電端子とナノチューブブロック各々は、約２２ｎｍ〜約１０ｎｍの側面寸法を有する。アレイのメモリセルは、約２２０ｎｍ〜約１０ｎｍ相互離隔される。アレイの一部メモリセルは、互いに対して側方向に離隔され、アレイの他のメモリセルは、相互上部に積層される。相互上部に積層されるアレイの一部メモリセルは、ビットラインを共有する。互いに対して側方向に離隔されるアレイの一部メモリセルは、ワードラインを共有する。複数のワードラインは、複数のビットラインに対して実質的に直交する。ナノチューブブロックの厚さは、約１０ｎｍ〜約２００ｎｍである。ナノチューブブロックの厚さは、約１０ｎｍ〜約５０ｎｍである。
別の態様において、高密度メモリアレイは、複数のワードライン及び複数のビットラインと、複数のメモリセルとを含み、各々の前記メモリセルは、第１導電端子と、多層ナノチューブファブリックを含む前記第１導電端子上側のナノチューブブロックと、前記ナノチューブブロックの上側にかけられ、前記複数のビットラインのうちの１つと電気的に導通する第２導電端子と、前記複数のワードラインのうちの１つと電気的に導通するダイオードとを含み、前記ナノチューブブロックは、第１及び第２導電端子の間の間隔を規定する厚さを有し、前記各メモリセルのロジッグ状態は、前記メモリセルに連結されたワードライン及びビットラインのみの活性化によって選択できる。ダイオードは、第１導電端子の下側に位置する。ダイオードは、第２導電端子の上側に位置する。ダイオード、第１及び第２導電端子、ナノチューブブロックの全ては、実質的に同じ側面寸法を有する。ダイオード、第１及び第２導電端子、ナノチューブブロック各々は、実質的に円形である側面形状を有する。ダイオード、第１及び第２導電端子、ナノチューブブロック各々は、実質的に長方形である側面形状を有する。ダイオード、第１及び第２導電端子、ナノチューブブロック各々は、約２００ｎｍ〜約２２ｎｍ範囲の側面寸法を有する。メモリセルは、約２００ｎｍ〜約２２ｎｍ相互離隔される。ダイオード、第１及び第２導電端子、ナノチューブブロック各々は、約２２ｎｍ〜約１０ｎｍの側面寸法を有する。アレイのメモリセルは、２２０ｎｍ〜約１０ｎｍ相互離隔される。アレイの一部メモリセルは、互いに対して側方向に離隔され、アレイの他のメモリセルは、相互上部に積層される。相互上部に積層されるアレイの一部メモリセルは、ビットラインを共有する。互いに対して側方向に離隔されるアレイの一部メモリセルは、ワードラインを共有する。複数のワードラインは、複数のビットラインに対して実質的に直交する。ナノチューブブロックの厚さは、約１０ｎｍ〜約２００ｎｍである。ナノチューブブロックの厚さは、約１０ｎｍ〜約５０ｎｍである。
別の態様において、高密度メモリアレイは、複数のワードライン及び複数のビットラインと、複数のメモリセル対とを含み、各々の前記メモリセル対は、第１導電端子、前記第１導電端子上側の第１ナノチューブ素子、前記ナノチューブ素子上側の第２導電端子、前記第１及び第２導電端子のうち１つ、及び前記複数のビットラインのうち第１ビットラインと電気的に導通する第１ダイオードを含む第１メモリセルと、第３導電端子、前記第１導電端子上側の第２ナノチューブ素子、前記ナノチューブ素子上側の第４導電端子、前記第３及び第４導電端子のうちの１つ、及び前記複数のビットラインのうち第２ビットラインと電気的に導通する第２ダイオードを含む第２メモリセルとを含み、前記第２メモリセルは、前記第１メモリセルの上側に位置し、前記第１及び第２メモリセルは、前記複数のワードラインのうちの１つを共有し、前記複数のメモリセルの各メモリセル対は、前記第１及び第２ビットライン、及び共有されるワードラインにおける電気刺激に応答して、４つの互いに異なるロジッグ状態に対応する少なくとも４つの互いに異なる抵抗状態の間でスイッチングできる。
別の態様において、高密度メモリアレイは、複数のワードライン及び複数のビットラインと、複数のメモリセル対とを含み、各々の前記メモリセル対は、第１導電端子、前記第１導電端子上側の第１ナノチューブ素子、前記ナノチューブ素子上側の第２導電端子、前記第１及び第２導電端子のうち１つ、及び前記複数のワードラインのうち第１ワードラインと電気的に導通する第１ダイオードを含む第１メモリセルと、第３導電端子、前記第１導電端子上側の第２ナノチューブ素子、前記ナノチューブ素子上側の第４導電端子、前記第３及び第４導電端子のうちの１つ、及び前記複数のワードラインのうち第２ワードラインと電気的に導通する第２ダイオードを含む第２メモリセルとを含み、前記第２メモリセルは、前記第１メモリセルの上側に位置し、前記第１及び第２メモリセルは、前記複数のビットラインのうちの１つを共有し、前記複数のメモリセルの各メモリセル対は、前記第１及び第２ワードライン、及び共有されるビットラインにおける電気刺激に応答して、４つの互いに異なるロジッグ状態に対応する少なくとも４つの互いに異なる抵抗状態の間でスイッチングできる。
別の態様において、ナノチューブダイオードは、半導体物質に形成された陰極と、ナノチューブに形成された陽極とを含み、前記陰極及び陽極は、固定的かつ直接的に、物理的に接触され、前記陰極及び陽極に印加される十分な電気刺激が陰極と陽極の間の導電経路を生成するように、前記陰極及び陽極が構成されて整列される。
１つ以上の実施例が以下の特徴のうち１つ以上を含む。陽極は、複数の非整列ナノチューブを備える不織ナノチューブファブリックを含む。不織ナノチューブファブリックは、厚さが約０．５〜約２０ナノメートルであるナノチューブの層を含む。不織ナノチューブファブリックは、ナノチューブのブロックを含む。ナノチューブは、金属ナノチューブ及び半導体ナノチューブを含む。陰極は、ｎ型半導体物質を含む。ショットキーバリアがｎ型半導体物質と金属ナノチューブの間に形成される。ＰＮジャンクションがｎ型半導体物質と半導体ナノチューブの間に形成される。ＰＮジャンクションがｎ型半導体物質と半導体ナノチューブの間に形成される。ショットキーバリア及びＰＮジャンクションは、陰極と陽極の間で電気的に並列である導通経路を提供する。不揮発性メモリセルとの電気的導通に加え、ナノチューブダイオードは、不揮発性メモリセルへの電気刺激を制御することができる。不揮発性ナノチューブスイッチとの電気的導通に加え、ナノチューブダイオードは、不揮発性ナノチューブスイッチへの電気刺激を制御することができる。スイッチング素子の電気的ネットワークへの電気的導通に加え、ナノチューブダイオードは、スイッチング素子の電気的ネットワークへの電気刺激を制御することができる。ストレージ素子との電気的導通に加え、ナノチューブダイオードは、電気刺激に応答して、ストレージ素子を選択することができる。ストレージ素子は不揮発性である。集積回路との電気的導通に加え、ナノチューブダイオードは、集積回路のための整流器として動作することができる。
別の態様において、ナノチューブダイオードは、導電端子と、前記導電端子の上側に配置され、前記導電端子と電気的に導通して陰極を形成する半導体素子と、前記半分導体素子の上側に配置されて、前記半導体素子と固定的かつ電気的に導通して陽極を形成するナノチューブスイッチング素子とを含み、前記ナノチューブスイッチング素子は複数の抵抗状態が可能な導電性コンタクト及びナノチューブファブリック素子を含み、導電性コンタクト及び導電端子に印加された十分な電気刺激に応答して、不揮発性ナノチューブダイオードが導電端子と導電性コンタクトの間の導電経路を形成するように、前記陰極及び陽極が構成されて整列される。
１つ以上の実施例が以下の特徴のうち１つ以上を含む。ナノチューブファブリック素子は、ナノチューブのパターニングされた領域を含み、前記半導体素子がｎ型半導体物質を含む。ナノチューブのパターニングされた領域は、金属ナノチューブ及び半導体ナノチューブを含む。ショットキーバリアは、ナノチューブのパターニングされた領域を含む金属ナノチューブとｎ型半導体物質の間に形成される。ＰＮジャンクションは、ナノチューブのパターニングされた領域を含む半導体ナノチューブとｎ型半導体物質の間に形成される。ショットキーバリア及びＰＮジャンクションは、導電端子とナノチューブファブリック素子の間で電気的に並列である導通経路を提供する。不揮発性メモリセルとの電気的導通に加え、ナノチューブダイオードは、不揮発性メモリセルへの電気刺激を制御することができる。不揮発性ナノチューブスイッチとの電気的導通に加え、ナノチューブダイオードは、不揮発性ナノチューブスイッチへの電気刺激を制御することができる。スイッチング素子の電気的ネットワークとの電気的導通に加え、ナノチューブダイオードは、スイッチング素子の電気的ネットワークへの電気刺激を制御することができる。ストレージ素子との電気的導通に加え、ナノチューブダイオードは、電気刺激に応答して、ストレージ素子を選択することができる。ストレージ素子は不揮発性である。集積回路との電気的導通に加え、ナノチューブダイオードは、集積回路のための整流器として動作することができる。
下部の半導体基板上及びその内部に形成されたメモリ支持回路上側の絶縁体層上にアレイが位置したものを示す、従来技術による３Ｄ ＥＰＲＯＭセルの適用を示す図である。 平坦化された配線及び積層垂直ビアホールを備える従来技術のＣＭＯＳ構造物を示す図である。 パターニングされたナノチューブチャネル素子の両端部に１つずつ計２つの端子が配置され、実質的に水平配向された不揮発性ナノチューブスイッチの実施例を示す図である。 等角のナノチューブチャネル素子が所定の端子領域上に堆積されることを示す図であって、実質的に水平配向された不揮発性ナノチューブスイッチの実施例を示す図である。 ナノチューブチャネル素子が端子間の同一平面上の絶縁体領域を含む所定の端子領域上で実質的に水平配向状態で堆積されることを示す図であって、不揮発性ナノチューブスイッチの実施例を示す図である。 図３に示す不揮発性ナノチューブスイッチの実施例と類似する不揮発性ナノチューブスイッチ実施例をオンの導電状態及びオフの非導電状態で示すＳＥＭ写真である。 階段状領域にかけて実質的に垂直配向される等角のナノファブリック層の実施例を示す図である。 垂直配向された不揮発性ナノチューブスイッチストレージ素子と共に３Ｄメモリセルの実施例を示す断面図である。 不揮発性ナノチューブスイッチの実施例を示す概略図である。 ２５０ｎｍ及び２２ｎｍの例示的なナノチューブチャネル素子チャネル長に対するオン及びオフ抵抗値を示す図である。 複数の例示的なナノチューブスイッチに対する不揮発性ナノチューブチャネル長を関数として不揮発性ナノチューブスイッチ消去電圧を示すグラフである。 例示的なナノチューブスイッチに対する消去、プログラム、及び読み取り動作モードのための不揮発性ナノチューブスイッチ電圧及び電流操作波形を示す図である。 陰極対ナノチューブ電気連結と共に、直列のダイオード及び不揮発性ナノチューブスイッチによって形成された２端子不揮発性ナノチューブダイオードの実施例を示す概略図である。 陽極対ナノチューブ電気連結と共に、直列のダイオード及び不揮発性ナノチューブスイッチによって形成された２端子不揮発性ナノチューブダイオードの実施例を示す概略図である。 直列のＮＦＥＴダイオード及び不揮発性ナノチューブスイッチによって形成された２端子不揮発性ナノチューブダイオードの実施例を示す図である。 直列のＰＦＥＴダイオード及び不揮発性ナノチューブスイッチによって形成された２端子不揮発性ナノチューブダイオードの実施例を示す図である。 図１２の不揮発性ナノチューブダイオード及び２つの刺激ソースを備える実施例を示す図である。 図１５の不揮発性ナノチューブダイオード及び２つの刺激ソースを備える実施例を示す図である。 一部の実施例によって不揮発性ナノチューブダイオードの不揮発性状態を変化させるためのモードセット波形を示す図である。 一部の実施例による、図１２に示す不揮発性ナノチューブダイオードと類似する不揮発性ナノチューブダイオードの回路及びデバイス電気特性を示す図である。 一部の実施例による、図２１Ａに示す回路の回路操作波形を示す図である。 図１５に示す不揮発性ナノチューブダイオードと類似する不揮発性ナノチューブダイオードを用いる回路の実施例を示す図である。 一部の実施例による、図２３Ａに示す回路の回路操作波形を示す図である。 図１２の不揮発性ナノチューブダイオードに対応する不揮発性ナノチューブダイオードを用いる転送回路の実施例を示す図である。 一部の実施例による、図２４に示す回路の回路操作波形を示す図である。 図１２に示す不揮発性ナノチューブダイオードを不揮発性メモリセルとして用いるメモリ配線図の実施例を概略的に示す図である。 一部の実施例による、図２６Ａに示すメモリのための操作波形を示す図である。 一部の実施例による、図１２に概略的に示すものと類似する不揮発性ナノチューブダイオードを用いるメモリセルの製造方法を示す図である。 垂直セル境界内で垂直配向された不揮発性ナノチューブスイッチと直列であるショットキーダイオードを有する陰極対ナノチューブ不揮発性ナノチューブダイオードで形成された高密度の３Ｄセル構造物の実施例を示す３次元断面図である。 垂直セル境界内で垂直配向された不揮発性ナノチューブスイッチと直列であるＰＮダイオードを有する陰極対ナノチューブ不揮発性ナノチューブダイオードで形成された高密度の３Ｄセル構造物の実施例を示す３次元断面図である。 垂直セル境界内で水平配向された不揮発性ナノチューブスイッチと直列であるショットキーダイオードを有する陰極対ナノチューブ不揮発性ナノチューブダイオードで形成された高密度の３Ｄセル構造物の実施例を示す３次元断面図である。 図１３に示す不揮発性ナノチューブダイオードを不揮発性メモリセルとして用いるメモリ配線図の実施例を概略的に示す図である。 一部の実施例による、図２９Ａに示すメモリに対する操作波形を示す図である。 一部の実施例による、図１３に示すものと類似する不揮発性ナノチューブダイオードを用いるメモリセルの製造方法を示す図である。 垂直セル境界内で垂直配向された不揮発性ナノチューブスイッチと直列であるショットキーダイオードを有する陽極対ナノチューブ不揮発性ナノチューブダイオードで形成された高密度の３Ｄセル構造物の実施例を示す３次元断面図である。 垂直セル境界内で垂直配向された不揮発性ナノチューブスイッチと直列であるＰＮダイオードを有する陽極対ナノチューブ不揮発性ナノチューブダイオードで形成された高密度の３Ｄセル構造物の実施例を示す３次元断面図である。 垂直セル境界内で垂直配向された不揮発性ナノチューブスイッチと直列であるショットキーダイオード及びＰＮ並列ダイオードの両方を有し、並列であるショットキーダイオード及びＰＮダイオードを有する陽極対ナノチューブ不揮発性ナノチューブダイオードで形成された高密度の３Ｄセル構造物の実施例を示す３次元断面図である。 一部の実施例による、図１２及び図１３に概略的に示すものと類似する陰極対ナノチューブ及び陽極対ナノチューブ不揮発性ナノチューブダイオードの両方を用いる積層３Ｄメモリアレイの製造方法を示す図である。 陰極対ナノチューブ及び陽極対ナノチューブ３Ｄアレイの両方を用いる２つの積層３Ｄメモリアレイの実施例を示す斜視図である。 共有されるワードラインを有する積層３Ｄメモリアレイ構造物の２つの実施例を示す断面図である。 図３３Ｂに示す構造物の変形例である積層３Ｄメモリアレイ構造物の実施例を示す断面図である。 一部の実施例による、図３３Ａ、図３３Ｂ、及び図３３Ｂ１に示すメモリ構造のための操作波形を示す図である。 一部の実施例による、図２８Ａ及び図２８Ｂに示す垂直セル境界内に垂直配向された不揮発性ナノチューブスイッチを有する陰極オンナノチューブメモリ断面構造物を製造するための方法を示す図である。 一部の実施例による、図２８Ｃに示す垂直セル境界内で水平配向された不揮発性ナノチューブスイッチを有する陰極オンナノチューブメモリ断面構造物を製造するための方法を示す図である。 一部の実施例による、図３２Ａ、図３２Ｂ、及び図３２Ｃに示す垂直セル境界内で垂直配向された不揮発性ナノチューブスイッチを有する陽極オンナノチューブメモリ断面構造物を製造するための方法を示す図である。 垂直セル境界内で垂直配向された不揮発性ナノチューブスイッチのセル中央配置近傍と直列に概略的に示す構造物のダイオード部分と共に、陰極ナノチューブ又は陽極対ナノチューブ不揮発性ナノチューブダイオードに形成された高密度の３Ｄセル構造物の実施例の３次元断面図である。 比較的少ないボイド面積を有する散布法で基板上に形成されたナノチューブ層の実施例を示す図である。 垂直セル境界内でセル中央から外れて配置されたナノチューブ素子を含む、より厚い不揮発性ナノチューブスイッチを備える図３７に示すものと類似する実施例を示す図である。 垂直セル境界内のナノチューブ素子を含み、前記セル境界内の領域を充填する不揮発性ナノチューブスイッチと直列である概略的に示す構造物のダイオード部分と共に、陰極対ナノチューブ又は陽極対ナノチューブ不揮発性ナノチューブダイオードに形成された高密度の３Ｄセル構造物の実施例の３次元断面図である。 一部の実施例による、凹形（トレンチ）構造物の垂直側壁上及びその内部に制御された形状を形成する方法を示す図である。 一部の実施例による、トレンチ構造物の垂直側壁上及びその内部及びセル境界領域外部にナノチューブ素子を有する不揮発性ナノチューブスイッチを製造する方法を示す図である。 トレンチ構造物の垂直側壁上及びその内部及びセル境界領域外部に可変的な厚さのナノチューブ素子を有する不揮発性ナノチューブスイッチの実施例を示す図である。 セル境界セル領域の内部及び外部の両方かつトレンチ構造物の垂直側壁上及びその内部に、可変的な厚さのナノチューブ素子を有する不揮発性ナノチューブスイッチの実施例を示す図である。 図３３Ｂ、図３３Ｂ１、及び図３３Ｃに示すように、２つのアレイを積層せずに、２倍高密度３Ｄメモリアレイを形成するために、１つの選択（ステアリング）ダイオードを２つの不揮発性ナノチューブスイッチが共有することを示す図４３Ａ〜図４３Ｃの実施例の変形を示す図である。 図３３Ｂ、３３Ｂ１、及び図３３Ｃに示すように、２つのアレイを積層せずに、２倍高密度３Ｄメモリアレイを形成するために、１つの選択（ステアリング）ダイオードを２つの不揮発性ナノチューブスイッチが共有することを示す図４４Ａ及び図４４Ｂの実施例の変形を示す図である。 トレンチ側壁配線を用いてコンタクト領域で連結された水平配向の自己整列の端部コンタクトナノチューブスイッチと直列であるショットキーダイオードと共に陰極対ＮＴ不揮発性ナノチューブダイオードに形成された高密度の３Ｄセル構造物の実施例の３次元断面図である。 一部の実施例による、トレンチ側壁配線生成のためのトレンチ充填導電体接近方式を用いる図４７の構造物の製造方法を示す図である。 実質的に水平配向された不揮発性ナノチューブスイッチの実施例を示す図であって、２つの端子がパターニングされたナノチューブチャネル素子の両端部に提供され、前記ナノチューブ素子端部領域とのみ接触することを示す図である。 一部の実施例による、図４９のスイッチの動作を示す図である。 トレンチ側壁配線を用いてコンタクト領域で連結された水平配向の自己整列の端部コンタクトナノチューブスイッチと直列であるショットキーダイオードと共に、陽極対ＮＴ不揮発性ナノチューブダイオードに形成された高密度の３Ｄセル構造物の実施例の対応する３次元断面図である。 陰極オンＮＴ及び陽極オンＮＴ積層アレイを用いる積層２段メモリアレイの実施例を示す斜視図である。 図４７、図４８、図５１、及び図５２の３Ｄメモリ構造物を用いる２段メモリアレイの実施例を示す断面図である。 一部の実施例による、図４７、図４８Ａ〜図４８ＢＢ、図５１、及び図５２で用いたトレンチ充填法代りに、等角の導電体堆積内部トレンチ開口部を用いて形成された側壁配線を用いる３Ｄメモリセルを示す断面図である。 ナノチューブ素子の両端部に位置するスイッチコンタクト位置を含む不揮発性ナノチューブスイッチの実施例、及び上部、底部及び端部に位置するコンタクトを有する不揮発性ナノチューブブロックベーススイッチの実施例を示す斜視図である。 上部及び底部コンタクト位置及び多様な絶縁体オプションと共に、不揮発性ナノチューブブロックベーススイッチの実施例を示す斜視図である。 上部、側部、及び端部コンタクトと共に不揮発性ナノチューブブロックベーススイッチの実施例に対する断面図及びＳＥＭ写真を示す図である。 図５８Ａ〜図５８Ｄに示す不揮発性ナノチューブブロックベーススイッチの実施例のための電気的なオン／オフスイッチ特性を示す図である。 端部のみコンタクトと共に不揮発性ナノチューブブロックベーススイッチの実施例の断面図及びＳＥＭ写真を示す図である。 図６０Ａ〜図６０Ｃに示す不揮発性ナノチューブブロックベーススイッチの実施例のオーム電気抵抗近傍をオン状態で示す図である。 組み合わせた上部及び端部コンタクト、及び底部コンタクトと共に不揮発性ナノチューブブロックベーススイッチの実施例を示す断面図である。 図６２Ａ及び図６２Ｂに示す不揮発性ナノチューブブロックベーススイッチの実施例の電気的なオン／オフスイッチ特性を示す図である。 上部及び底部コンタクトと共に不揮発性ナノチューブブロックベーススイッチの実施例を示す平面図、断面図、及びＳＥＭ写真である。 図６４Ａ〜図６４Ｃに示す不揮発性ナノチューブブロックベーススイッチの実施例の電気的なオン／オフスイッチ特性を示す図である。 一部の実施例による、多様なナノチューブソリューション型及び絶縁体を用いる不揮発性ナノチューブブロックの製造方法を示す図である。 垂直セル境界内の不揮発性ナノチューブブロックを含み、前記セル境界内の領域を充填する不揮発性ナノチューブブロックベーススイッチと直列である構造物のダイオード部分と共に、陰極対ＮＴ不揮発性ナノチューブダイオードに形成された高密度の３Ｄセル構造物の実施例のワードラインに沿った（Ｘ方向）３次元断面図である。 一部の実施例による、図６７及び図４０に示すような垂直セル境界内で不揮発性ナノチューブブロックベーススイッチを含む不揮発性ナノチューブダイオードと共に陰極オンナノチューブメモリ断面構造物の製造方法を示す図である。 垂直セル境界内の不揮発性ナノチューブブロックを含み、前記セル境界内の領域を充填する不揮発性ナノチューブブロックベーススイッチと直列である構造物のダイオード部分と共に、陽極対ＮＴ不揮発性ナノチューブダイオードに形成された高密度の３Ｄセル構造物の実施例のビットラインに沿った（Ｙ方向）３次元断面図である。 垂直セル境界内の不揮発性ナノチューブブロックを含み、前記セル境界内の領域を充填する不揮発性ナノチューブブロックベーススイッチと直列である構造物のダイオード部分と共に、陽極対ＮＴ不揮発性ナノチューブダイオードに形成された高密度の３Ｄセル構造物の実施例のワードラインに沿った（Ｘ方向）３次元断面図である。 上部及び下部アレイの間で共有されるワードライン、上部及び底部コンタクトと共に３次元の不揮発性ナノチューブブロックベーススイッチの２段積層の実施例の３Ｄ斜視図である。 上部及び下部アレイの間で共有されるワードライン、上部及び底部コンタクトと共に３次元の不揮発性ナノチューブブロックベーススイッチの２段積層の実施例のワードラインに沿って（Ｘ方向）示す３次元断面図である。 上部及び下部アレイの間で共有されるワードライン、上部及び底部コンタクトと共に３次元の不揮発性ナノチューブブロックベーススイッチの２段積層の実施例のビットラインに沿って（Ｙ方向）示す３次元断面図である。 上部と下部アレイの間で共有された、ワードラインのようなアレイラインのない、上部及び底部コンタクトと共に３次元の不揮発性ナノチューブブロックベーススイッチの２段積層の実施例の３Ｄ斜視図である。 上部と下部アレイの間で共有された、ワードラインのようなアレイラインのない、上部及び底部コンタクトと共に３次元の不揮発性ナノチューブブロックベーススイッチの２段積層の実施例のワードラインに沿った（Ｘ方向）３次元断面図である。 ビットライン及びワードラインによって形成されたセルインターコネクション、及び不揮発性ナノチューブブロックベーススイッチを含む３Ｄ不揮発性ナノチューブダイオードを各々含む４つの３Ｄ不揮発性メモリセルを含む不揮発性メモリアレイの実施例の３Ｄ斜視図である。 一部の実施例による、図７５に示すような垂直セル境界内の不揮発性ナノチューブブロックベーススイッチを含む不揮発性ナノチューブダイオードと共に陰極オンナノチューブメモリ断面構造物の製造方法を示す図である。 上部と下部アレイの間で共有された、ワードラインのようなアレイラインのない、上部及び底部コンタクトと共に３次元の不揮発性ナノチューブブロックベーススイッチの多段積層の実施例を示す３Ｄ斜視図である。
本発明の実施例は、不揮発性ダイオード及び不揮発性ナノチューブブロック、並びにそれらを用いるシステム及びその製造方法を提供する。
本発明の一部の実施例は、ナノチューブスイッチ及びダイオードを含み、多重サイクルでロジッグ１及び０状態を書き込むことができ、かつ１つの半導体（又はその他）基板上に集積できる、高密度の不揮発性メモリアレイを実現する３Ｄセル構造物を提供する。更に、当該不揮発性メモリアレイは、スタンドアロン型及びエンベデッド型ロジック機能を実行するためのＰＬＡ、ＦＰＧＡ、及びＰＬＤ構成におけるＮＡＮＤ及びＮＯＲアレイとして構成できることにも留意しなければならない。
本発明の一部の実施例は、不揮発性ナノチューブ成分と組み合わせたダイオードの結果として、不揮発性挙動を有するダイオードデバイス、及び当該デバイスの形成方法を提供する。
また、本発明の一部の実施例は、比較的高い密度の不揮発性ナノチューブダイオードデバイスセルを含むナノチューブベース不揮発性ランダムアクセスメモリ、及び当該メモリデバイスを形成する方法を提供する。
本発明の一部の実施例は、米国特許出願第１１／２８０，７８６号に開示されているように、不揮発性ナノチューブスイッチ（ＮＶ ＮＴ Ｓｗｉｔｃｈｅｓ）を不揮発性ナノチューブダイオード（ＮＶ ＮＴ Ｄｉｏｄｅ）デバイス中のダイオードと組み合わせた不揮発性デバイスを提供する。適したダイオードとして、ショットキー、ＰＮ、ＰＩＮ、ＰＤＢ（ｐｌａｎａｒ−ｄｏｐｅｄ−ｂａｒｒｉｅｒ）、Ｅｓａｋｉ、ＬＥＤ（ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ）、レーザ、その他ダイオード及びＦＥＴダイオードが含まれる。ＮＶ ＮＴスイッチとＰＤＢ及びＥｓａｋｉダイオードの組み合わせは、高速スイッチング用途に用いられてもよく、ＮＶ ＮＴスイッチとＬＥＤ及びレーザダイオードの組み合わせは、通信及びディスプレイ用途、光子ベースロジッグ及びメモリ用途のための光（光子）ソースに用いられてもよく。陰極対ナノチューブ及び陽極対ナノチューブインターコネクションのような種々のダイオードとＮＶ ＮＴスイッチの組み合わせを用いて形成された不揮発性ナノチューブダイオード（ＮＶ ＮＴ Ｄｉｏｄｅｓ）も本願に説明される。ＮＶ ＮＴダイオード動作も説明される。ＮＶ ＮＴダイオードを用いて製造されるデバイスも説明される。
一部の実施例において、ＣＭＯＳプロセスで通常のシリコン及び冶金学を用いて形成された多様なダイオードとＮＶ ＮＴスイッチを組み合わせることで、ＮＶ ＮＴダイオードを形成する一方、非常に多様な半導体物質及び導電体を用いて非常に多様な導電体と組み合わせた多様なダイオードを形成することもできる。半導体物質は、例えばＳｉ、Ｇｅ、ＳｉＣ、ＧａＰ、ＧａＡｓ、ＧａＳｂ、ＩｎＰ、ＩｎＡｓ、ＩｎＳｂ、ＺｎＳ、ＺｎＳｅ、ＣｄＳ、ＣｄＳｅ、ＣｄＴｅがある。ショットキーダイオードは、多様な半導体物質を両立できる導電体、例えばＡｌ、Ａｇ、Ａｕ、Ａｕ／Ｔｉ、Ｂｉ、Ｃａ、Ｃｏ、ＣｏＳｉ２、Ｃｒ、Ｃｕ、Ｆｅ、Ｉｎ、Ｉｒ、Ｍｇ、Ｍｏ、ＭｏＳｉ２、Ｎａ、Ｎｉ、ＮｉＳｉ２、Ｏｓ、Ｐｂ、Ｐｄ、Ｐｄ２Ｓｉ、Ｐｔ、ＰｔＳｉ、Ｒｈ、ＲｈＳｉ、Ｒｕ、Ｓｂ、Ｓｎ、Ｔｉ、ＴｉＳｉ２、Ｗ、ＷＳｉ２、Ｚｎ、ＺｒＳｉ２などと組み合わせることで形成できる。ＬＥＤ及びレーザダイオードは、ＧａＩｎＡｓＰｔ、ＧａＡｓＳｂ、ＩｎＡｓＰ、ＩｎＧａＡｓのような半導体物質、及び発光波長を決定する物質の多くの他の組み合わせを用いて形成できる。
また、ＦＥＴダイオードは、２端子ＦＥＴダイオードデバイスを形成するために、ゲートを２つの拡散端子の一方に電気的に連結した状態で、ＮＶ ＮＴスイッチと３端子ＦＥＴを組み合わせることで形成できる。ＮＶ ＮＴスイッチとＦＥＴダイオードを組み合わせるとき、ショットキー、ＰＮ、ＰＩＮ、及び別のダイオードとのこの違いを強調するために、不揮発性ナノチューブダイオードを不揮発性ナノチューブＦＥＴダイオード、略してＮＶ ＮＴ ＦＥＴダイオードということもある。しかし、ＮＶ ＮＴスイッチ及びＦＥＴダイオードの組み合わせと、ショットキー、ＰＮ、ＰＩＮ、及びその他ダイオードとの違いは強調されず、何れもＮＶ ＮＴダイオードということもある。
ストレージ素子として、不揮発性ナノチューブダイオード（ＮＶ ＮＴダイオード）を用いる、ロジックにおけるスタンドアロン型及びエンベデッド型（例えば、プロセッサ）の両方について、２Ｄ不揮発性メモリの実施例も説明される。２Ｄメモリ及び２Ｄメモリ、そしてロジッグ機能を形成するために、これらのＮＶ ＮＴダイオードは、メモリ支持回路及びロジッグ機能を有する半導体基板内及び／又は半導体基板上に形成でき、半導体チップ又はウエハのような単一基板上に集積できる。
多重サイクルでロジッグ１及び０状態を書き込むことができる３Ｄメモリアレイのための３ＤセルとしてＮＶ ＮＴダイオードを用いる、ロジックにおけるスタンドアロン型及びエンベデッド型の両方についての不揮発性メモリの３Ｄアーキテクチャの実施例も説明される。半導体基板上又はその内部に製造されていないメモリアレイに関して、ＮＶ ＮＴダイオードセルのアレイを用いる３Ｄメモリの一部の実施例を説明したが、その代りに支持回路及び３Ｄメモリアレイの間のインターコネクションを有する半導体基板上及びその基板内部に形成された支持回路上側の上に形成されることに留意しなければならない。
また、ＮＶ ＮＴダイオードアレイは、平面の絶縁表面上に形成でき、絶縁層を介する及びその絶縁層上のアレイインターコネクションを備える支持回路の上側で、整列要件を収容するためにアレイフィーチャーが増大しないように、アレイフィーチャーがＸ及びＹ方向の両方に自己整列される製造方法を用いてＮＶ ＮＴダイオードアレイが形成できる。
更に、シリコン・オン・インシュレータ（ＳＯＩ）技術及び薄膜トランジスタ（ＴＦＴ）技術と組み合わせた現在利用可能な平坦化技術（例えば、化学機械平坦化（ＣＭＰ））は、基板が半導体基板ではない単一基板上側で平面の高密度の積層構造物が製造できるように、ＮＶ ＮＴダイオードを３Ｄセルとして用いる３Ｄメモリアレイを可能にすることに留意しなければならない。組み合わせた平坦化技術及びディスプレイアプリケーション駆動の改善された（ｄｉｓｐｌａｙ−ａｐｐｌｉｃａｔｉｏｎ−ｄｒｉｖｅｎ ｅｎｈａｎｃｅｄ）ＴＦＴ技術は、半導体基板利用に関する代案として、ガラス、セラミック、又は有機基板のような非半導体基板を利用可能にする。
多様な３Ｄメモリを製造する方法が説明される。
ＮＶ ＮＴダイオードベース不揮発性メモリについて説明するが、当該不揮発性メモリアレイは、スタンドアロン型及びエンベデッド型ロジッグを実行するためのＰＬＡ、ＦＰＧＡ、及びＰＬＤ機能におけるＮＡＮＤ及びＮＯＲアレイで構成することもできることに留意しなければならない。
２端子不揮発性ナノチューブダイオードデバイス
一部の実施例は、ナノチューブダイオードが導電性（オン）モード（又は状態）にある場合、順方向バイアス方向へ電子導通を方向付けられ、逆方向への導通を防止し得るダイオードのように作用する不揮発性ナノチューブダイオードデバイスを提供する。しかし、ナノチューブダイオードデバイスが非導電性（オフ）モード（又は状態）にあれば、順方向及び逆方向の何れでも方向性導通が禁止される。不揮発性ナノチューブダイオードデバイスの導電性（オン）モード又は非導電性（オフ）モードは、不揮発性であり、デバイスへの電源供給のない状態では維持し続けられる。刺激回路を用いて適した電圧及び電流レベルを印加することで、不揮発性ナノチューブダイオードデバイスのモードがオンからオフへ、又はオフからオンへ切り替えられてもよい。
不揮発性ナノチューブダイオード（ＮＶ ＮＴダイオード）デバイスを形成するために、本願と同日出願の米国特許出願第１１／２８０，７８６号、米国特許出願第（番号未定）号、名称「Ｎｏｎｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｉｅｓ Ｈａｖｉｎｇ Ｓｃａｌａｂｌｅ Ｔｗｏ−Ｔｅｒｍｉｎａｌ Ｎａｎｏｔｕｂｅ Ｓｗｉｔｃｈｅｓ」、及び／又は本願と同日出願の米国特許出願第（番号未定）号、名称「Ｍｅｍｏｒｙ Ｅｌｅｍｅｎｔｓ ａｎｄ Ｃｒｏｓｓ Ｐｏｉｎｔ Ｓｗｉｔｃｈｅｓ ａｎｄ Ａｒｒａｙｓ ｏｆ Ｓａｍｅ Ｕｓｉｎｇ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ」に開示されている不揮発性ナノチューブスイッチ（ＮＶ ＮＴスイッチ）をショットキー、ＰＮ、ＰＩＮ、その他ダイオード及びＦＥＴダイオードのようなダイオードと組み合わせて、不揮発性デバイスの一部の実施例を形成する。一部の実施例において、不揮発性ナノチューブダイオード（ＮＶ ＮＴダイオード）は２端子デバイスであり、ここで一方の端子は、不揮発性ナノチューブスイッチの一端子と接触し、他方の端子はダイオードの陽極又は陰極と接触する。一部の実施例において、共有された内部コンタクトは、不揮発性ナノチューブスイッチの第２端子をダイオードの陰極又は陽極と連結して、不揮発性ナノチューブダイオードデバイスを形成する。
ＮＶ ＮＴダイオードの一部の実施例は、大型の不揮発性アレイ構造物に拡張可能である。一部の実施例は、ＣＭＯＳ回路製造と両立できるプロセスを用いる。半導体デバイスにおける二重性原理に基づいて、説明した例におけるＰ及びＮ領域が印加される電圧の極性変化に対応して相互交換できることに留意しなければならない。
不揮発性ナノチューブスイッチの１つの端子に連結されたダイオードの陰極を有する不揮発性ナノチューブダイオードデバイス、及び不揮発性ナノチューブスイッチの１つの端子に連結されたダイオードの陽極を有する他の不揮発性ナノチューブダイオードデバイス
不揮発性ナノチューブスイッチ（ＮＶ ＮＴスイッチ）は、米国特許出願第１１／２８０，７８６号に詳細に開示されており、以下に簡略に要約する。ＮＶ ＮＴスイッチは、パターニングされたナノチューブ（ナノファブリック）素子と接触する２端子及びパターニングされたナノチューブ素子を含む。ナノチューブファブリック及び素子を形成するための方法とその特徴は、参照のためにここに引用する特許に詳述されている。不揮発性ナノチューブスイッチ動作は、電圧極性に依存せず、正電圧又は負電圧が使用できる。第１端子は、第２端子に対してより高い又はより低い電圧を有することができる。優先する電流流動方向はない。電流は、第１端子から第２端子へ、又は第２端子から第１端子へ流動することができる。
図３は、基板３５０によって支持される絶縁体３４０上のパターニングされたナノチューブ素子３３０を含むＮＶ ＮＴスイッチ３００の実施例を示す。端子（導電性素子）３１０及び３２０がパターニングされたナノチューブ素子３３０上に直接堆積され、パターニングされたナノチューブ素子３３０の両端部と少なくとも部分的に重畳される。不揮発性ナノチューブスイッチチャネル長ＬＳＷ−ＣＨは、端子３１０と端子３２０の間の間隔を示す。以下に詳述するように、長さＬＳＷ−ＣＨは、不揮発性ナノチューブスイッチ３００の動作において重要である。基板３５０は、セラミック又はガラスのような絶縁体、半導体、あるいは有機質の剛性又は可撓性基板であり得る。基板３５０は、有機質であり得、可撓性又は硬い特性を有することができる。絶縁体３４０は、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、又は別の絶縁体物質であり得る。端子（コンタクト）３１０及び３２０は、Ｒｕ、Ｔｉ、Ｃｒ、Ａｌ、Ａｌ（Ｃｕ）、Ａｕ、Ｐｄ、Ｎｉ、Ｗ、Ｃｕ、Ｍｏ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎのような多様なコンタクト及びインターコネクト元素金属、及びＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷのような金属合金、その他適した導電体、又は導電性窒化物、酸化物、又はＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、ＴｉＳｉｘのようなシリサイドを用いて形成できる。
図４は、基板４５０によって支持される絶縁体４４０上のパターニングされたナノチューブ素子４３０を含むＮＶ ＮＴスイッチ４００の実施例を示す。パターニングされたナノチューブ素子４３０は、上部表面及び側部表面上で端子（導電性素子）４１０及び４２０と部分的に重畳されて接触される非平面の等角ナノファブリックである。端子（コンタクト）４１０及び４２０は、パターニングされたナノチューブ素子４３０の形成前に、基板４５０上に直接堆積されてパターニングされる。パターニングされたナノチューブ素子３３０は、端子４１０及び４２０と少なくとも部分的に重畳される等角ナノファブリックを用いて形成される。不揮発性ナノチューブスイッチチャネル長ＬＳＷ−ＣＨは、端子４１０と端子４２０の間の間隔を示す。以下に詳述するように、長さＬＳＷ−ＣＨは、不揮発性ナノチューブスイッチ４００の動作において重要である。基板４５０は、セラミック又はガラスのような絶縁体、半導体、あるいは有機質の剛性又は可撓性基板であり得る。基板４５０は有機質であり得、可撓性又は硬い特性を有することができる。絶縁体４４０は、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、又は別の絶縁体物質であり得る。端子４１０及び４２０は、Ｒｕ、Ｔｉ、Ｃｒ、Ａｌ、Ａｌ（Ｃｕ）、Ａｕ、Ｐｄ、Ｎｉ、Ｗ、Ｃｕ、Ｍｏ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎのような多様なコンタクト及びインターコネクト元素金属、及びＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷのような金属合金、その他適した導電体、又は導電性窒化物、酸化物、又はＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、ＴｉＳｉｘのようなシリサイドを用いて形成できる。
図５は、基板５５０によって支持され、絶縁体５４０上に位置される絶縁体５３５上のパターニングされたナノチューブ素子５３０を含むＮＶ ＮＴスイッチ５００の実施例を示す。パターニングされたナノチューブ素子５３０は、端子（導電性素子）５１０及び５２０と部分的に重畳されて接触される平面上のナノファブリックである。端子（コンタクト）５１０及び５２０は、パターニングされたナノチューブ素子５３０の形成前に、基板５５０上に直接堆積されてパターニングされる。端子５２０重畳距離５６０までパターニングされたナノチューブ素子５３０は、不揮発性ナノチューブスイッチ５００の動作を大きく変えない。不揮発性ナノチューブスイッチチャネル長ＬＳＷ−ＣＨは、端子５１０と端子５２０の間の間隔である。以下に更に説明するように、長さＬＳＷ−ＣＨは、不揮発性ナノチューブスイッチ５００の動作において重要である。基板５５０は、セラミック又はガラスのような絶縁体、半導体、あるいは有機質の剛性又は可撓性基板であり得る。基板５５０は有機質であり得、可撓性又は硬い特性を有することができる。絶縁体５３５及び５４０は、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、又は別の絶縁体物質であり得る。端子５１０及び５２０は、Ｒｕ、Ｔｉ、Ｃｒ、Ａｌ、Ａｌ（Ｃｕ）、Ａｕ、Ｐｄ、Ｎｉ、Ｗ、Ｃｕ、Ｍｏ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎのような多様なコンタクト及びインターコネクト元素金属、及びＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷのような金属合金、その他適した導電体、又は導電性窒化物、酸化物、又はＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、ＴｉＳｉｘのようなシリサイドを用いて形成できる。
一部の実施例において、本願と同日出願である、米国特許出願第（番号未定）号、名称「Ｎｏｎｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｉｅｓ Ｈａｖｉｎｇ Ｓｃａｌａｂｌｅ Ｔｗｏ−Ｔｅｒｍｉｎａｌ Ｎａｎｏｔｕｂｅ Ｓｗｉｔｃｈｅｓ」、及び／又は米国特許出願第（番号未定）号、名称「Ｍｅｍｏｒｙ Ｅｌｅｍｅｎｔｓ ａｎｄ Ｃｒｏｓｓ Ｐｏｉｎｔ Ｓｗｉｔｃｈｅｓ ａｎｄ Ａｒｒａｙｓ ｏｆ Ｓａｍｅ Ｕｓｉｎｇ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ」に更に説明されているように、ＮＶ ＮＴスイッチ５００は、ナノチューブ素子５３０の一部と絶縁体５４０の間の絶縁体５３５領域内のギャップ領域を含むように改善できる（図示せず）。特定の理論によって制限されることなく、サスペンド領域で少ない量の熱が周辺基板に失われると考えられ、このため、スイッチングを起こすことができる十分な温度までナノチューブを加熱するために必要と思われる電圧及び電流の値がより小さくなり得ると考えられる。他の構造は可能である。
図６Ａは、図３に断面で示す不揮発性ナノチューブスイッチ３００に対応するものであって、不動態化前の不揮発性ナノチューブスイッチ６００の実施例を示すＳＥＭ写真である。不揮発性ナノチューブスイッチ６００は、パターニングされたナノチューブ（ナノファブリック）素子６３０、端子（コンタクト）６１０及び６２０、絶縁体６４０を含む。例示的な不揮発性ナノチューブスイッチ６００は、２５０ｎｍ〜２２ｎｍの端子対端子チャネル長（ＬＳＷ−ＣＨ）を有するように製造され、それによって、以下に詳述するように、より短いチャネル長で消去（書き込み０）電圧を下げ、不揮発性ナノチューブスイッチサイズを減らす。通常に、プログラミング（書き込み１）電圧は、通常、消去（書き込み０）電圧よりも低く保持される。変化されるチャネル幅の不揮発性ナノチューブスイッチ上における消去電圧測定値（データは提示せず）は、チャネル幅ＷＳＷ−ＣＨが５００から１５０ｎｍに変わるときにも、消去電圧がデバイスチャネル幅に大きく依存しないことを示す。ナノファブリック対コンタクト端子の重畳長が可変的な不揮発性ナノチューブスイッチにおける消去電圧測定値（データは提示せず）は、重畳長が約８００から２０ｎｍに変わるときにも、消去電圧は、図６Ａに示す重畳長６６０のような重畳長に大きく依存しないことを示す。
図６Ａ及び図６Ｂは、ＮＶ ＮＴスイッチ６００のＳＥＭ電圧コントラスト画像を用いて得られたものであって、端子６１０及び６２０に連結されたパターニングされたナノチューブ素子６３０を含んでいる。図６Ａに関して、ＮＶ ＮＴスイッチ６００はオン状態にあり、電気的に連続してオン状態にあるパターニングされたナノチューブ素子６３０によって、端子６２０に印加された電圧が端子６１０に伝達される。図６Ｂは、オフ状態のＮＶ ＮＴスイッチ６００に相応するＮＶ ＮＴスイッチ６００’を示す。オフ状態で、パターニングされたナノチューブ素子６３０は、端子６１０及び６２０のうち一方から分離、及び／又は自体内で電気的に不連続する。図６ＢのＮＶ ＮＴスイッチ６００’のＳＥＭ電圧コントラスト画像は、パターニングされたナノチューブ素子領域６３０’が端子６２０（明るい領域）に電気的に連結されているように見え、パターニングされたナノチューブ素子領域６３０”が端子６１０’（暗い領域）に電気的に連結されているように見えるパターニングされたナノチューブ素子６３０を示しているが、このとき、パターニングされたナノチューブ素子領域６３０’及び６３０”は、互いに電気的に連結されていないもの、即ちパターニングされたナノチューブ素子６３０が「断絶」されたものに見える。端子６１０’は暗いが、これは端子６２０に印加される電圧が端子６１０’に達し得ないためであり、これはパターニングされたナノチューブ素子領域６３０’及び６３０”の間の明確な電気的不連続性に起因する。ＮＶ ＮＴスイッチ６００’で端子６２０に電気的に連結されないことを除いては、端子６１０’が端子６１０と同じであることに留意されたい。
図６Ａ及び図６Ｂに示す実施例、不揮発性ナノチューブスイッチ６００は、水平面上で製造される。一般に、パターニングされたナノチューブ素子は、非制限的な例として、参照のためにここに引用する特許文献に詳述されているように、多様な角度に配向できる等角のパターニングされたナノファブリックを用いて製造できる。図７Ａは、垂直配向７３５領域と共に、堆積後に下部段に整合されるナノファブリック７３０を有する例示的な構造物７００のＳＥＭイメージである。これらナノファブリックの等角特性を用いて、以下に説明するように、より少ない面積を要し（例えば、より高い密度で製造できる）、寸法制御をより強化することができる垂直配向の不揮発性ナノチューブスイッチを製造することができる。
図７Ｂは、米国特許出願第１１／２８０，７８６号に詳述されている３Ｄメモリセル断面７５０ストレージ素子の実施例を示す。３Ｄメモリセルストレージ領域７６０Ａ及び７６０Ｂは、垂直配向されたナノチューブ素子７６５及び７６５’を備える不揮発性ナノチューブスイッチを用いるミラーイメージストレージデバイスである。保護用絶縁体物質７７０及び７７０’、７７５、７７５’及び７７５”を用いて、各ナノチューブ素子７６５及び７６５’の機能及び信頼性を改善する。メモリセルストレージ領域７６０Ａ及び７６０Ｂは、各下部コンタクト７８０及び７８０’、及び各上部コンタクト７８５及び７８５’を含む。上部コンタクト７８５及び７８５’は、側壁及び上部表面コンタクト領域を含む。下部コンタクト７８０及び７８０’は、絶縁体７９０内へ埋め込まれる。絶縁体７９０の上部表面上の絶縁体７９５は、ナノチューブチャネル素子７６５及び７６５’の位置を規定するために用いられる側壁領域を含む。
図８は、一部の実施例によって、サスペンド領域を含み、また水平、垂直、又はその他配向を含むことができる、不揮発性ナノチューブスイッチ３００、４００、５００、及びその他不揮発性ナノチューブスイッチ（図示せず）を概略的に示す不揮発性ナノチューブスイッチ８００を示す。２端子（コンタクト）８１０及び８２０が示されており、前記２端子（コンタクト）８１０及び８２０は、例えばＮＶ ＮＴスイッチ３００の端子（コンタクト）３１０及び３２０、ＮＶ ＮＴスイッチ４００の端子４１０及び４２０、及びＮＶ ＮＴスイッチ５００の端子５１０及び５２０に対応する。
図８に示す不揮発性ナノチューブスイッチ８００によって概略的に表された、個別的に製造された不揮発性ナノチューブスイッチの実験室におけるテスト結果が図９Ａにグラフ９００で示されている。グラフ９００に示される５千万回以上のオン／オフサイクルに対する不揮発性ナノチューブスイッチ８００のスイッチング結果は、導電状態抵抗（オン抵抗）が１０ｋＯｈｍｓ〜５ｋＯｈｍｓである一方、非導電状態抵抗（オフ抵抗）が１０ＧＯｈｍｓを超過することを示し、これは、導電状態と非導電状態との抵抗値の差が５桁よりも大きいことを示す。不揮発性ナノチューブスイッチ８００は、チャネル長（ＬＳＷ−ＣＨ）が２５０ｎｍであるパターニングされたナノチューブ素子を備える。下記及び本願と同日出願である、米国特許出願第１１／２８０，７８６号、さらには米国特許出願第（番号未定）号、名称「Ｎｏｎｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｉｅｓ Ｈａｖｉｎｇ Ｓｃａｌａｂｌｅ Ｔｗｏ−Ｔｅｒｍｉｎａｌ Ｎａｎｏｔｕｂｅ Ｓｗｉｔｃｈｅｓ」に記載されているように、２５０ｎｍのチャネル長で、不揮発性ナノチューブスイッチは、通常８ボルトの消去電圧、及び通常５ボルトのプログラム電圧を有する。
図９Ｂは、約２２ｎｍのチャネル幅と約２２ｎｍのチャネル長を有する製造デバイスのサイクリングデータ９００’を示す。チャネル長が約２０ｎｍであるデバイスは、通常４〜５ボルトの消去電圧を有する。図９Ｂで特定された特別なデバイスは、５ボルトの消去電圧、４ボルトのプログラミング電圧を有し、１００消去／プログラムサイクルを実験した。オン抵抗は１００ｋＯｈｍｓ未満であり、オフ抵抗は１００ＭＯｈｍｓよりも大きい。
図１０の曲線１００は、長さＬＳＷ−ＣＨが２５０ｎｍ超過から５０ｎｍに減少されることで、複数の製造された不揮発性ナノチューブスイッチでチャネル長ＬＳＷ−ＣＨの減少が消去電圧に及ぼす電圧スケーリング効果を示す。長さＬＳＷ−ＣＨは、図３、図４及び図５に関して説明したように、スイッチチャネル長を示す。チャネル長の減少効果は、チャネル長の減少及び消去／プログラムサイクリング歩留まりの関数として消去電圧の項目として示されており、ここで各データ地点は、２２個のデバイスを示し、オン／オフ消去／プログラムサイクルの数は５である。消去電圧は強力なチャネル長の関数であり、図１０に示す曲線１０００で示されるように、不揮発性ナノチューブスイッチチャネル長が２５０から５０ｎｍに減少されることで、８ボルトから５ボルトに減少される（スケーリングされる）。対応するプログラミング電圧（図示せず）は消去電圧よりも少なく、例えば通常３〜５ボルトである。例えばチャネル幅が変わる不揮発性ナノチューブスイッチに対する消去電圧測定値（データは提示せず）は、チャネル幅が５００ｎｍから１５０ｎｍに変わっても、消去電圧がデバイスチャネル幅に大きく依存しないことを示す。ナノファブリック対コンタクト端子の重畳長が変わる不揮発性ナノチューブスイッチに対する消去電圧測定値（データは提示せず）は、重畳長が約８００ｎｍから２０ｎｍに変わるとき、図６Ａの重畳長６６０のような重畳距離に対する消去電圧の依存度が大きくないことを示す。
図１１Ａは、消去電圧が８ボルトであり、対応する消去電流が１５マイクロアンペアであり、チャネル長が２５０ｎｍである製造された不揮発性ナノチューブスイッチに対する時間を関数として、消去電圧及び対応消去電流の例示的な消去波形１１００を示す図である。テストされる不揮発性ナノチューブスイッチに負の電圧が印加されたことに留意されたい。不揮発性ナノチューブスイッチは、両方向の電流流動、及び正の又は負の印加された電圧で動作する。消去電流は、通常１〜５０μＡであり、チャネル領域内のパターニングされたナノチューブ素子内の活性化されたＳＷＮＴｓの数によって変わる。スイッチがオン状態からオフ状態へ切り替えられるとき、通常に消去電流は、刺激回路によって制限されない。
図１１Ｂは、読み取り、消去、及びプログラム作業を含む全体の不揮発性ナノチューブスイッチサイクルの例示的な波形１１００’を示す。消去波形は、消去電圧が８ボルトであり、対応する消去電流が１０マイクロアンペアであり、チャネル長が２５０ｎｍである製造された不揮発性ナノチューブスイッチに対する時間を関数として、消去電圧及び対応消去電流を示す。プログラミング波形は、プログラム電圧が５ボルトであり、対応するプログラム電流が２５マイクロアンペアであり、チャネル長が２５０ｎｍである不揮発性ナノチューブスイッチに対する時間を関数として、プログラム電圧及び対応プログラム電流を示す。プログラミング特性を改善するために、オフ状態からオン状態へスイッチが切り替えられるとき、プログラム電流は、通常に刺激回路によって制限される。刺激回路を用いたプログラミング電流を制限する例は、本願と同日出願である米国特許出願第（番号未定）号、名称「Ｎｏｎｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｉｅｓ Ｈａｖｉｎｇ Ｓｃａｌａｂｌｅ Ｔｗｏ−Ｔｅｒｍｉｎａｌ Ｎａｎｏｔｕｂｅ Ｓｗｉｔｃｈｅｓ」に開示されている。図１１Ａに示す消去波形、及び図１１Ｂに示す読み取り、消去、プログラム波形は、米国特許出願第１１／２８０，７８６号に詳述されている。
不揮発性ナノチューブスイッチは、スイッチチャネル長及びパターニングされたナノチューブ（チャネル）素子内の個別的なナノチューブの個体数によって広範なオン抵抗値を示すように製造できる。不揮発性ナノチューブスイッチは、１ｋＯｈｍｓ〜１０ＭＯｈｍｓのオン抵抗を示すことができる一方、オフ抵抗は、通常１００ＭＯｈｍｓ又は１ＧＯｈｍｓやそれ以上となる。
不揮発性ナノチューブダイオードデバイスは、２端子半導体ダイオード及び図３〜図１１に関して上述した不揮発性ナノチューブスイッチに類似する２端子不揮発性ナノチューブスイッチの直列組み合わせである。多様な類型のダイオードについては、参照のためにその全体内容をここに引用する参照文献ＮＧ，Ｋ．Ｋ．， 「Ｃｏｍｐｌｅｔｅ Ｇｕｉｄｅ ｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ」、 Ｓｅｃｏｎｄ Ｅｄｉｔｉｏｎ， Ｊｏｈｎ Ｗｉｌｅｙ ａｎｄ Ｓｏｎｓ、２００２に開示されており、ショットキーダイオード（ショットキーバリアダイオード）はｐｐ．３１−４１に、ジャンクション（ＰＮ）ダイオードはｐｐ．１１−２３に、ＰＩＮダイオードはｐｐ．２４−４１に、発光ダイオード（ＬＥＤｓ）はｐｐ．３９６−４０７に、開示されている。ＦＥＴダイオードは、参照のためにその全体内容をここに引用する参照文献Ｂａｋｅｒ，Ｒ．Ｊ．ｅｔ ａｌ．， 「ＣＭＯＳ Ｃｉｒｃｕｉｔ Ｄｅｓｉｇｎ， Ｌａｙｏｕｔ， ａｎｄ Ｓｉｍｕｌａｔｉｏｎ」、ＩＥＥＥ Ｐｒｅｓｓ、１９９８、ｐｐ．１６８−１６９に記載されている。
以下に更に説明するＮＶ ＮＴダイオードの実施例は、通常、ショットキーダイオード、ＰＮダイオード及びＦＥＴダイオードを用いる。しかし、ＰＩＮダイオードのような他のダイオード類型を不揮発性ナノチューブスイッチと組み合わせて、不揮発性ナノチューブＰＩＮダイオードを形成することができ、当該不揮発性ナノチューブＰＩＮダイオードは、例えばＲＦスイッチング、減衰及び変調、信号制限、位相遷移、電力整流、及び光検出を有効又は無効にさせることができる。また、不揮発性ナノチューブＬＥＤダイオードを不揮発性スイッチと組み合わせて、ＬＥＤダイオードを有効又は無効にさせ、不揮発性ナノチューブＬＥＤダイオード内の不揮発性状態として記憶された光出力パターンを提供する不揮発性ナノチューブＬＥＤダイオードを形成することができる。
通常、ショットキーダイオードは、有益な低い順方向電圧降下及び好ましい高周波特性を有する。これら特性及び容易な製造によって、ショットキーダイオードは広範な用途で有用である。製造における臨界的段階は、半導体表面に対する金属の密接した接触のための清浄表面を提供するものである。メタル・オン・シリコン又はメタルシリサイド・オン・シリコンを用いることもある。図１に示して上述し、参照文献米国特許第４，４４２，５０７号に記載されているショットキーダイオード１４２は、プラチナを用いて、約０．４ボルトの順方向オン電圧及び約１０ボルトの逆方向破壊電圧を有するプラチナシリサイド・オン・シリコンショットキーダイオードを形成する。以下に更に説明する不揮発性ナノチューブダイオードは、用途によって、直列連結されたショットキー、ＰＮ、Ｐ−Ｉ−Ｎ、ＬＥＤ、ＦＥＴダイオードのようなその他ダイオード、及び不揮発性ナノチューブスイッチを用いて製造できる。
図１２は、直列の不揮発性ナノチューブスイッチ１２１０とダイオード１２０５の組み合わせによって形成された不揮発性ナノチューブダイオード１２００デバイスの実施例を示す。端子Ｔ１がダイオード１２０５の陽極１２１５に連結され、端子Ｔ２が不揮発性ナノチューブスイッチ１２１０のコンタクト１２２５に連結される。ダイオード１２０５の陰極１２２０がコンタクト１２３５によって不揮発性ナノチューブスイッチ１２１０のコンタクト１２３０に連結される。不揮発性ナノチューブダイオード１２００の動作については以下に更に説明する。
図１３は、直列の不揮発性ナノチューブスイッチ１３１０とダイオード１３０５の組み合わせによって形成された不揮発性ナノチューブダイオード１３００デバイスの実施例を示す。端子Ｔ１がダイオード１３０５の陰極１３２０に連結され、端子Ｔ２が不揮発性ナノチューブスイッチ１３１０のコンタクト１３２５に連結される。ダイオード１３０５の陽極１３１５がコンタクト１３３５によって不揮発性ナノチューブスイッチ１３１０のコンタクト１３３０に連結される。
図１４は、直列の不揮発性ナノチューブスイッチ１４１０とＮＦＥＴダイオード１４０５の組み合わせによって形成された不揮発性ナノチューブダイオード１４００デバイスの実施例を示す。端子Ｔ１がＮＦＥＴダイオード１４０５のコンタクト１４１５に連結され、端子Ｔ２が不揮発性ナノチューブスイッチ１４１０のコンタクト１４２５に連結される。コンタクト１４１５がゲート及びＮＦＥＴの第１拡散領域の両方に配線されて、第１ＮＦＥＴダイオード１４０５端子を形成する。第２拡散領域１４２０がＮＦＥＴダイオード１４０５の第２端子を形成する。ＮＦＥＴダイオード１４０５の第２拡散領域１４２０がコンタクト１４３５によって不揮発性ナノチューブスイッチ１４１０のコンタクト１４３０に連結される。
図１５は、直列の不揮発性ナノチューブスイッチ１５１０とＮＦＥＴダイオード１５０５の組み合わせによって形成された不揮発性ナノチューブダイオード１５００デバイスの実施例を示す。端子Ｔ１がＮＦＥＴダイオード１５０５の第１ＮＦＥＴ拡散端子１５１５に連結され、端子Ｔ２が不揮発性ナノチューブスイッチ１５１０のコンタクト１５２５に連結される。コンタクト１５２０がゲート及びＮＦＥＴの第２拡散領域の両方に配線されて、第２ＮＦＥＴダイオード１５０５端子を形成する。ＮＦＥＴダイオード１５０５のコンタクト１５２０がコンタクト１５３５によって、不揮発性ナノチューブスイッチ１５１０のコンタクト１５３０に連結される。不揮発性ナノチューブダイオード１２００の動作については以下に更に説明する。
図１６は、直列の不揮発性ナノチューブスイッチ１６１０とＰＦＥＴダイオード１６０５の組み合わせによって形成された不揮発性ナノチューブダイオード１６００デバイスの実施例を示す。端子Ｔ１がＰＦＥＴダイオード１６０５の第１ＰＦＥＴ拡散端子１６１５に連結され、端子Ｔ２が不揮発性ナノチューブスイッチ１６１０のコンタクト１６２５に連結される。コンタクト１６２０がゲート及びＰＦＥＴの第２拡散領域の両方に配線されて、第２ＰＦＥＴダイオード１６０５端子を形成する。ＰＦＥＴダイオード１６０５のコンタクト１６２０がコンタクト１６３５によって、不揮発性ナノチューブスイッチ１６１０のコンタクト１６３０に連結される。
図１７は、直列の不揮発性ナノチューブスイッチ１７１０とＰＦＥＴダイオード１７０５の組み合わせによって形成された不揮発性ナノチューブダイオード１７００デバイスの実施例を示す。端子Ｔ１がＰＦＥＴダイオード１７０５のコンタクト１７１５に連結され、端子Ｔ２が不揮発性ナノチューブスイッチ１７１０のコンタクト１７２５に連結される。コンタクト１７１５がゲート及びＰＦＥＴの第１拡散領域の両方に配線されて、第１ＰＦＥＴダイオード１７０５端子を形成する。第２拡散領域１７２０がＰＦＥＴダイオード１７０５の第２端子を形成する。ＰＦＥＴダイオード１７０５の第２拡散領域１７２０がコンタクト１７３５によって、不揮発性ナノチューブスイッチ１７１０のコンタクト１７３０に連結される。
不揮発性ナノチューブダイオードデバイスの動作
図１８は、刺激回路１８１０が基準端子、例えば接地とＮＶ ＮＴダイオード１２００の端子Ｔ１の間に電圧ＶＴ１を印加し、刺激回路１８２０が基準端子、例えば接地とＮＶ ＮＴダイオード１２００の端子Ｔ２の間に電圧ＶＴ２を印加する回路１８００の実施例を示す。図１２に関して上述したように、直列の不揮発性ナノチューブスイッチ１２１０及びダイオード１２０５によってＮＶ ＮＴダイオード１２００が形成される。
図１９は、刺激回路１９１０が基準端子、例えば接地とＮＶ ＮＴダイオード１５００（又はＮＶ ＮＴ ＦＥＴダイオード１５００）の端子Ｔ２の間に電圧ＶＴ２を印加し、刺激回路１９２０が基準端子、例えば接地とＮＶ ＮＴダイオード１５００の端子Ｔ１の間に電圧ＶＴ１を印加する回路１９００の実施例を示す。図１５に関して上述したように、直列の不揮発性ナノチューブスイッチ１５１０及びＦＥＴダイオード１５０５によってＮＶ ＮＴダイオード１５００が形成される。
例示的な書き込み０（消去）動作において、図１８の回路１８００を参照すると、図２０Ａに示すように書き込み０動作波形２０００−１が印加されるとき、モードセット時間間隔の間に不揮発性ナノチューブダイオード１２００がオン状態からオフ状態へ切り替えられる。書き込み０動作２０００−１波形は、書き込み０動作２０００−１の開始前に、低電圧における電圧ＶＴ１、例えばゼロボルトを示す。電圧ＶＴ２は、ゼロボルトと約１０ボルトの間の任意のボルトであり得、このとき、１０ボルトは、ＮＶ ＮＴダイオード１２００の概略的な逆方向バイアス破壊電圧である。ＮＶ ＮＴダイオード１２００の逆方向バイアス破壊電圧は、ダイオード１２０５の逆方向破壊電圧によって決定され、これは米国特許第４，４４２，５０７号に開示され、図１に示すショットキーダイオード１４２の逆方向破壊電圧に基づいて、約１０ボルトであると推定される。書き込み０動作２０００−１は、ＶＴ２では開始されないが、これは逆方向にバイアスされたモードのダイオード１２０５が高いインピーダンスを有するためであり、このような高いインピーダンスは、ＮＶ ＮＴスイッチ１２１０を通じる電流を制限し、当該ＮＶ ＮＴスイッチ１２１０を横切る電圧を減らして、ＮＶ ＮＴスイッチ１２１０の端子を横切る４〜５ボルトの書き込み０動作２０００−１の電圧条件が満たされないようにし、オン抵抗状態からオフ抵抗状態へ切り替えられないようにする。図９Ａ及び図９Ｂに示すように、書き込み０動作の開始前のＮＶ ＮＴスイッチ１２１０オン抵抗は、通常１０ｋＯｈｍｓ〜１００ｋＯｈｍｓである。
図２０Ａに示すようなモードセット時間間隔の間の例示的な書き込み０動作２０００−１は、電圧ＶＴ２が接地のような低電圧に切り替えられることで始まる。次に、電圧ＶＴ１が５ボルトの印加された書き込み０電圧に切り替えられる。印加された書き込み０電圧の上昇時間は、例えば１ｎｓ未満のように比較的短い、又は、例えば１００μｓを超過するほどに比較的長いことがある。刺激回路１８１０は、電圧ＶＴ１を端子Ｔ１へ印加し、電圧ＶＴ１からダイオード１２０５の順方向電圧を差し引いたものが不揮発性ナノチューブスイッチ１２１０の端子１２３０に印加される。ダイオード１２０５の順方向電圧バイアス降下が約０．５ボルト（米国特許第４，４４２，５０７号で使われるショットキーダイオードの場合、約０．４ボルトの順方向ボルトと類似）になると推定されれば、端子Ｔ２が接地で保持されるため、約４．５ボルトの電圧がＮＶ ＮＴスイッチ１２１０にかけて形成される。例えば、ＮＶ ＮＴスイッチ１２１０の消去閾値電圧が４．５ボルト（又はそれ未満）であれば、ＮＶ ＮＴスイッチ１２１０がオン状態からオフ状態へ切り替えられる。書き込み０動作２０００−１の間に電流制限は不要である。通常の書き込み０電流は、１μＡ未満〜５０μＡである。
例示的な書き込み１（プログラム）動作において、図１８の回路１８００を参照すると、図２０Ａに示すように書き込み１動作波形２０００−２が印加されるとき、モードセット時間間隔の間に不揮発性ナノチューブダイオード１２００がオフ状態からオン状態へ切り替えられる。書き込み０動作２０００−２の波形は、書き込み０動作２０００−２の開始前に、低電圧の電圧ＶＴ１、例えばゼロボルトを示す。図９Ａ及び図９Ｂに示すように、ＮＶ ＮＴスイッチ１２１０のオフ抵抗は、１００ＭＯｈｍｓよりも大きく、１０ＧＯｈｍｓよりも大きい範囲となる。このため、ダイオード１２０５の逆方向バイアス抵抗がＮＶ ＮＴスイッチ１２１０のオフ抵抗よりも小さく、印加された書き込み１電圧の大部分は図１８に示す端子Ｔ２及びＮＶ ＮＴスイッチ１２１０端子１２３０にかけて現れ得る。電圧ＶＴ２がＮＶ ＮＴスイッチ１２１０の書き込み１閾値電圧よりも高く切り替えられれば、所望しない書き込み１サイクルが始まりうる。ＮＶ ＮＴスイッチ１２１０抵抗の降下によって、バックバイアスダイオード１２０５抵抗が優勢となり、書き込み１動作の完了を防止しうる。しかし、部分的な書き込み１動作を防止するために、電圧ＶＴ２が、例えば４ボルトに制限される。
図２０Ａに示すようなモードセット時間間隔の間の例示的な書き込み１動作２０００−２は、電圧ＶＴ２が接地のような低電圧に切り替えられることで始まる。次に、電圧ＶＴ１が４ボルトの印加された書き込み１電圧に切り替えられる。印加された書き込み１電圧の上昇時間は、例えば１ｎｓ未満のように比較的短い、又は、例えば１００μｓを超過するほどに比較的長いことがある。刺激回路１８１０は、電圧ＶＴ１を端子Ｔ１へ印加し、電圧ＶＴ１からダイオード１２０５の順方向電圧を差し引いたものが不揮発性ナノチューブスイッチ１２１０の端子１２３０へ印加される。ダイオード１２０５の順方向電圧バイアス降下が、米国特許第４，４４２，５０７号で使われたショットキーダイオードのように、約０．４〜０．５ボルトの順方向電圧と類似すれば、端子Ｔ２が接地で保持されるため、約３．５ボルトの電圧がＮＶ ＮＴスイッチ１２１０にかけて現れる。例えば、ＮＶ ＮＴスイッチ１２１０の書き込み１閾値電圧が３．５ボルト（又はそれ未満）であれば、ＮＶ ＮＴスイッチ１２１０がオフ状態からオン状態へ切り替えられる。書き込み１動作２０００−２の間に電流制限を適用できる。電流制限手段を含む刺激回路の例は、本願と同日出願である米国特許出願第（番号未定）号、名称「Ｎｏｎｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｉｅｓ Ｈａｖｉｎｇ Ｓｃａｌａｂｌｅ Ｔｗｏ−Ｔｅｒｍｉｎａｌ Ｎａｎｏｔｕｂｅ Ｓｗｉｔｃｈｅｓ」に開示されている。通常、書き込み１電流は、１μＡ未満〜５０μＡに制限される。
例示的な書き込み０動作において、図１９の回路１９００を参照すると、図２０Ｂに示すように書き込み０動作波形２０００−３が印加されるとき、モードセット時間間隔の間に不揮発性ナノチューブダイオード１５００（又はＮＶ ＮＴ ＦＥＴダイオード１５００）がオン状態からオフ状態へ切り替えられる。書き込み０動作２０００−３波形は、書き込み０動作２０００−３の開始前に、低電圧の電圧ＶＴ２、例えばゼロボルトを示す。電圧ＶＴ１は、ゼロボルトと７ボルトの間の任意のボルトであり得、このとき、７ボルトはＮＶ ＮＴダイオード１５００の逆方向バイアス破壊電圧である。ＮＶ ＮＴダイオード１５００の逆方向バイアス破壊電圧は、ＦＥＴダイオード１５０５の逆方向破壊電圧によって決定され、このような例において前記逆方向バイアス破壊電圧は、０．１８μｍＣＭＯＳプロセスを用いて製造されるＦＥＴダイオードの場合に７ボルトと推定される。書き込み０動作２０００−３は、ＶＴ１によって開始されないが、これは逆方向にバイアスされたモードのＦＥＴダイオード１５０５が高いインピーダンスを有するためであり、このような高いインピーダンスは、ＮＶ ＮＴスイッチ１５１０を介する電流を制限し、当該ＮＶ ＮＴスイッチ１２１０を横切る電圧を減らして、ＮＶ ＮＴスイッチ１５１０の端子を横切る４〜５ボルトの書き込み０動作２０００−３電圧条件が満たされないようにし、オン抵抗状態からオフ抵抗状態へ切り替えられないようにする。図９Ａ及び図９Ｂに示すように、書き込み０動作の開始前のＮＶ ＮＴスイッチ１５１０オン抵抗は、通常１０ｋＯｈｍｓ〜１００ｋＯｈｍｓである。
図２０Ｂに示すようなモードセット時間間隔の間の例示的な書き込み０動作２０００−３は、電圧ＶＴ１が接地のような低電圧に切り替えられることで始まる。次に、電圧ＶＴ２が５ボルトの印加された書き込み０電圧に切り替えられる。印加された書き込み０電圧の上昇時間は、例えば１ｎｓ未満のように比較的短い、又は、例えば１００μｓを超過するほど比較的長いことがある。刺激回路１９１０は、電圧ＶＴ２を端子Ｔ２へ印加し、電圧ＶＴ２からＦＥＴダイオード１５０５の順方向電圧を差し引いたものが不揮発性ナノチューブスイッチ１５１０の端子１５３０へ印加される。回路１９００内のＦＥＴダイオード１５０５の１つの端子が回路内の最低電圧に、本例の場合には接地に連結される。また、半導体基板も接地に連結されたと仮定すれば、ＦＥＴダイオード１５０５閾値電圧は、ＦＥＴダイオード１５０５に印加された電圧だけ対応半導体基板に対して増加しない。酸化物の厚さ及びチャネルイオン注入量のようなデバイス特性を制御するための半導体製造方法を用いて、ＦＥＴダイオード１５０５ターンオン電圧を０．５ボルト未満に調整できる。ＦＥＴダイオード１５０５の順方向バイアス電圧降下が０．５ボルト未満であれば、ＮＶ ＮＴスイッチ１５１０を横切って４．５ボルトよりも大きい電圧が現れる。例えば、ＮＶ ＮＴスイッチ１５１０の書き込み０閾値電圧が４．５ボルト（又はそれ未満）であれば、ＮＶ ＮＴスイッチ１５１０がオン状態からオフ状態へ切り替えられる。書き込み０動作２０００−３の間、電流制限は不要である。通常、書き込み０電流は、１μＡ未満〜５０μＡである。
例示的な書き込み１動作において、図１９の回路１９００を参照すると、図２０ＡＢに示すように書き込み１動作波形２０００−４が印加されるとき、モードセット時間間隔の間に不揮発性ナノチューブダイオード１５００（ＮＶ ＮＴ ＦＥＴダイオード１５００）がオフ状態からオン状態へ切り替えられる。書き込み１動作２０００−４波形は、書き込み１動作２０００−４の開始前に、低電圧の電圧ＶＴ２、例えばゼロボルトを示す。図９Ａ及び図９Ｂに示すように、ＮＶ ＮＴスイッチ１５１０オフ抵抗は、１００ＭＯｈｍｓよりも大きく、１０ＧＯｈｍｓよりも大きい範囲となる。それによって、ＦＥＴダイオード１５０５逆方向バイアス抵抗は、ＮＶ ＮＴスイッチ１５１０オフ抵抗よりも少なく、印加された書き込み１電圧の大部分は図１９に示す端子Ｔ２及びＮＶ ＮＴスイッチ１５１０端子１５３０にかけて現れ得る。電圧ＶＴ１がＮＶ ＮＴスイッチ１５１０の書き込み１閾値電圧よりも高く切り替えられれば、所望しない書き込み１サイクルが始まりうる。ＮＶ ＮＴスイッチ１５１０抵抗の降下によって、バックＦＥＴバイアスダイオード１５０５抵抗が優勢となり、書き込み１動作の完了を防止しうる。しかし、部分的な書き込み１動作を防止するために、電圧ＶＴ１は、例えば４ボルトに制限される。
図２０Ｂに示すようなモードセット時間間隔の間の例示的な書き込み１動作２０００−４は、電圧ＶＴ１が接地のような低電圧に切り替えられることで始まる。次に、電圧ＶＴ２が４ボルトの印加された書き込み１電圧に切り替えられる。印加された書き込み１電圧の上昇時間は、例えば１ｎｓ未満のように比較的短い、又は、例えば１００μｓを超過するほど比較的長いことがある。刺激回路１９１０は、電圧ＶＴ２を端子Ｔ２へ印加し、電圧ＶＴ２からＦＥＴダイオード１５０５の順方向電圧を差し引いたものがＮＶ ＮＴスイッチ１５１０の端子１５３０へ印加される。回路１９００内のＦＥＴダイオード１５０５の１つの端子が回路内の最低電圧に、本例の場合には接地に連結される。また、半導体基板も接地に連結されたと仮定すれば、ＦＥＴダイオード１５０５閾値電圧は、ＦＥＴダイオード１５０５に印加された電圧だけ対応半導体基板に対して増加しない。酸化物の厚さ及びチャネルイオン注入量のようなデバイス特性を制御するための半導体製造方法を用いて、ＦＥＴダイオード１５０５ターンオン電圧を０．５ボルト未満に調整できる。ＦＥＴダイオード１５０５の順方向バイアス電圧降下が０．５ボルト未満であれば、ＮＶ ＮＴスイッチ１５１０を横切って４．５ボルトよりも大きい電圧が現れる。例えば、ＮＶ ＮＴスイッチ１５１０の書き込み１閾値電圧が３．５ボルト（又はそれ未満）であれば、ＮＶ ＮＴスイッチ１５１０がオフ状態からオン状態へ切り替えられる。書き込み１動作２０００−４の間、電流制限が適用できる。電流制限手段を含む刺激回路の例は、本願と同日出願である米国特許出願第（番号未定）号、名称「Ｎｏｎｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｉｅｓ Ｈａｖｉｎｇ Ｓｃａｌａｂｌｅ Ｔｗｏ−Ｔｅｒｍｉｎａｌ Ｎａｎｏｔｕｂｅ Ｓｗｉｔｃｈｅｓ」に開示されている。通常、書き込み１電流は、１μＡ未満〜５０μＡに制限される。
電流が制限される刺激回路を用いることに関する１つの代案は、電流を制限するようにＦＥＴダイオード１５０５をデザインすることである。即ち、ＮＶ ＮＴダイオード１５００が付属成分ＦＥＴダイオード１５０５のデザインによって決定される埋め込み電流制限を有する。ＦＥＴダイオードの例は、参照文献であるＢａｋｅｒ，Ｒ．ｅｔ ａｌ．， 「ＣＭＯＳ Ｃｉｒｃｕｉｔ Ｄｅｓｉｇｎ， Ｌａｙｏｕｔ，ａｎｄ Ｓｉｍｕｌａｔｉｏｎ」、 ＩＥＥＥ Ｐｒｅｓｓ、１９９８、 ｐｐ．１６５−１７１に開示されている。
図２１Ａは、刺激回路２１１０が電圧Ｖを抵抗Ｒの１つの端子に印加する回路２１００の実施例を示す。抵抗Ｒの別の端子は、ＮＶ ＮＴダイオード１２００の端子Ｔ１に連結される。ＮＶ ＮＴダイオード１２００の端子Ｔ２は、共通基準電圧に、例えば接地に連結される。ＮＶ ＮＴダイオード１２００は、図１２に関して上述したように、ＮＶ ＮＴスイッチと直列連結されるダイオードによって形成される。回路２１００の出力は、端子Ｔ１電圧ＶＯＵＴである。
図２１Ｂは、ＮＶ ＮＴダイオード１２００に対するオン状態の等価回路２１１０の実施例を示す。等価回路２１１０は、図６Ａに示すようなオン状態のＮＶ ＮＴスイッチ６００に対応する。図２１Ｃは、オン状態の不揮発性ナノチューブダイオード１２００のＩ−Ｖ電気特性２１２０を示す。ＮＶ ＮＴダイオード１２００ターンオン電圧は、例えば約０．４〜０．５ボルトである。ターンオン後に、Ｉ−Ｖ曲線の傾斜は、ＮＶ ＮＴスイッチ１２１０のオン抵抗に相応し、ここでＲＯＮ−ＮＴは、通常、図９Ａ及び図９Ｂに示すように、１０ｋＯｈｍｓ〜１００ｋＯｈｍｓである。
図２１Ｄは、ＮＶ ＮＴダイオード１２００に対するオフ状態の等価回路２１３０の実施例を示す。等価回路は、図６Ｂに示すようなオフ状態のＮＶ ＮＴスイッチ６００’に対応する。図２１Ｅは、オフ状態の不揮発性ナノチューブダイオード１２００のＩ−Ｖ電気特性２１４０を示す。Ｉ−Ｖ特性２１４０は、一部ＮＶ ＮＴスイッチの場合に１００ＭＯｈｍｓよりも大きいＲＯＦＦ−ＮＴに相応し、図９Ａ及び図９Ｂに示す他のＮＶ ＮＴスイッチの場合には１０ＧＯｈｍｓよりも大きい。
例示的な読み取り動作において、図２１Ａの回路２１００を参照すると、ＮＶ ＮＴダイオード１２００が高いオフ抵抗状態にあれば、出力電圧ＶＯＵＴは高電圧となり、図２２に示すようにＮＶ ＮＴダイオード１２００が低いオン抵抗状態にあれば、出力電圧ＶＯＵＴは低くなる。このような例において、Ｒは、ＮＶ ＮＴダイオード１２００のオン抵抗よりも遥かに大きく、ＮＶ ＮＴダイオード１２００のオフ抵抗よりも遥かに小さいことが推定される。ＮＶ ＮＴダイオード１２００のオン抵抗が１０ｋＯｈｍｓ〜１００ｋＯｈｍｓであり、ＮＶ ＮＴダイオード１２００のオフ抵抗は、１００ＭＯｈｍｓ〜１０ＧＯｈｍｓ、及び上述したようにそれよりも高いことがあり、それによって、Ｒを、例えば１ＭＯｈｍに選択できる。
ＮＶ ＮＴダイオード１２００がオフ状態にある例示的な読み取り動作において、ＮＶ ＮＴダイオード１２００のオフ抵抗は、抵抗Ｒよりも遥かに大きく、図２２に示す読み取り電圧波形２２００−１を回路２１００に印加すれば、入力Ｖが０から２ボルトへ切り替えられるとき、ＶＯＵＴがゼロボルトから２ボルトへ切り替えられる結果をもたらす。これは、１ＭＯｈｍの抵抗ＲがＮＶ ＮＴダイオード１２００の１００ＭＯｈｍｓ〜１０ＧＯｈｍｓ、又はそれ以上の抵抗よりも遥かに小さいためである。
ＮＶ ＮＴダイオード１２００がオン状態にある例示的な読み取り動作において、ＮＶ ＮＴダイオード１２００のオン抵抗は、抵抗Ｒよりも遥かに小さく、図２２に示す読み取り電圧波形２２００−２を回路２１００に印加すれば、入力Ｖが０から２ボルトへ切り替えられるとき、ＶＯＵＴがゼロボルトから０．４〜０．５ボルトへ切り替えられる結果をもたらす。これは、１ＭＯｈｍの抵抗ＲがＮＶ ＮＴダイオード１２００のオン抵抗よりも大きいためである。ＶＯＵＴの低電圧値は０．５ボルトであるが、これは、それがＮＶ ＮＴダイオード１２００の順方向電圧であるためである。図１２及び図２１Ａ〜図２１Ｅに関して上述したように、ダイオード１２０５がＮＶ ＮＴダイオード１２００の付属成分であるため、上述したように順方向電圧が発生する。
図２３Ａは、刺激回路２３１０が電圧Ｖを抵抗Ｒの１つの端子に印加する回路２３００の実施例を示す。抵抗Ｒの別の端子は、ＮＶ ＮＴダイオード１５００の端子Ｔ１に連結される。ＮＶ ＮＴダイオード１５００の端子Ｔ２は、共通基準電圧に、例えば接地に連結される。ＮＶ ＮＴダイオード１５００は、図１５に関して上述したように、ＮＶ ＮＴスイッチと直列連結されるＦＥＴダイオードによって形成される。回路２３００の出力は端子Ｔ１電圧ＶＯＵＴである。
読み取り動作において、図２３Ａの回路２３００を参照すると、ＮＶ ＮＴダイオード１５００（ＮＶ ＮＴ ＦＥＴダイオード１５００）が高いオフ抵抗状態にあれば、出力電圧ＶＯＵＴは高電圧となり、図２３Ｂに示すようにＮＶ ＮＴダイオード１５００が低いオン抵抗状態にあれば、出力電圧ＶＯＵＴは低くなる。このような例において、Ｒは、ＮＶ ＮＴダイオード１５００のオン抵抗よりも遥かに大きく、ＮＶ ＮＴダイオード１５００のオフ抵抗よりも遥かに小さいことが推定される。ＮＶ ＮＴダイオード１５００のオン抵抗が１０ｋＯｈｍｓ〜１００ｋＯｈｍｓであり、ＮＶ ＮＴダイオード１５００のオフ抵抗は、１００ＭＯｈｍｓ〜１０ＧＯｈｍｓ、及び上述したようにそれよりも高いことがあり、それによって、Ｒを、例えば１ＭＯｈｍに選択できる。
ＮＶ ＮＴダイオード１５００がオフ状態にある例示的な読み取り動作において、ＮＶ ＮＴダイオード１５００のオフ抵抗は、抵抗Ｒよりも遥かに大きく、図２３Ｂに示す読み取り電圧波形２３００−１を回路２３００に印加すれば、入力Ｖが０から２ボルトへ切り替えられるとき、ＶＯＵＴがゼロボルトから２ボルトへ切り替えられる結果をもたらす。これは、１ＭＯｈｍの抵抗ＲがＮＶ ＮＴダイオード１５００の１００ＭＯｈｍｓ〜１０ＧＯｈｍｓ、又はそれ以上の抵抗よりも遥かに小さいためである。
ＮＶ ＮＴダイオード１５００がオン状態にある例示的な読み取り動作において、ＮＶ ＮＴダイオード１５００のオン抵抗は、抵抗Ｒよりも遥かに小さく、図２３Ｂに示す読み取り電圧波形２３００−２を回路２３００に印加すれば、入力Ｖが０から２ボルトへ切り替えられるとき、ＶＯＵＴがゼロボルトから０．５ボルトへ切り替えられる結果をもたらす。これは、１ＭＯｈｍの抵抗ＲがＮＶ ＮＴダイオード１５００のオン抵抗よりも大きいためである。ＶＯＵＴの低電圧値が０．５ボルトであるが、これは、それがＮＶ ＮＴダイオード１５００の順方向電圧であるためである。上述したように、ＦＥＴダイオード１５０５がＮＶ ＮＴダイオード１５００の付属成分であるため、順方向電圧が発生する。
図２４は、ＮＶ ＮＴダイオード１２００が不揮発性の２端子伝達デバイスを含む回路２４００の実施例を示す。刺激回路２４１０は、電圧Ｖを抵抗Ｒの一端子に印加する。抵抗Ｒの他端子は、ＮＶ ＮＴダイオード１２００の端子Ｔ１に連結される。ＮＶ ＮＴダイオード１２００の端子Ｔ２は、第２抵抗Ｒ’の一端子に連結され、抵抗Ｒ’の他端子は、共通基準電圧に、例えば接地に連結される。ＮＶ ＮＴダイオード１２００は、図１２に関して上述したように、ＮＶ ＮＴスイッチと直列連結されるダイオードによって形成される。ＮＶ ＮＴダイオード１２００に対するＩ−Ｖ特性及び等価回路が図２１Ａ〜図２１Ｅに示されている。回路２４００の出力は、端子Ｔ２電圧Ｖ’ＯＵＴである。
例示的な信号伝達動作において、図２４の回路２４００を参照すれば、ＮＶ ＮＴダイオード１２００が高いオフ抵抗状態にあれば、出力電圧ＶＯＵＴは、低電圧となり、図２５に示すようにＮＶ ＮＴダイオード１２００が低いオン抵抗状態にあれば、出力電圧ＶＯＵＴは高くなる。このような例において、Ｒは、ＮＶ ＮＴダイオード１２００のオン抵抗よりも遥かに大きく、ＮＶ ＮＴダイオード１２００のオフ抵抗よりも遥かに小さいことが推定される。ＮＶ ＮＴダイオード１２００のオン抵抗が１０ｋＯｈｍｓ〜１００ｋＯｈｍｓであり、ＮＶ ＮＴダイオード１２００のオフ抵抗は、１００ＭＯｈｍｓ〜１０ＧＯｈｍｓ、及び上述したようにそれよりも高いことがあるため、Ｒを、例えば１ＭＯｈｍに選択できる。このような例において、抵抗Ｒ’は、抵抗Ｒと等しいと推定される。
ＮＶ ＮＴダイオード１２００がオフ状態にある例示的な信号伝達動作において、ＮＶ ＮＴダイオード１２００のオフ抵抗は、抵抗Ｒよりも遥かに大きく、図２５に示す信号伝達電圧波形２５００−１を回路２４００に印加すれば、入力Ｖが０から２ボルトへ切り替えられるとき、ＶＯＵＴがほぼゼロボルトに保持される結果をもたらす。これは、１ＭＯｈｍの抵抗ＲがＮＶ ＮＴダイオード１２００の１００ＭＯｈｍｓ〜１０ＧＯｈｍｓ、又はそれ以上の抵抗よりも遥かに小さいためであり、またＮＶ ＮＴダイオード１２００にかけて電圧Ｖが現れ、抵抗Ｒ’も１ＭＯｈｍであるためである。
ＮＶ ＮＴダイオード１２００がオン状態にある例示的な信号伝達動作において、ＮＶ ＮＴダイオード１２００のオン抵抗は、抵抗Ｒよりも遥かに小さく、図２５に示す読み取り電圧波形２３００−２を回路２４００に印加すれば、１ＭＯｈｍの２つの等しい抵抗値Ｒ及びＲ’の間に分割される電圧Ｖをもたらす。入力Ｖが０ボルトから２ボルトへ切り替えられるとき、Ｖ’ＯＵＴがゼロから約１ボルトへ切り替えられる。これは、１ＭＯｈｍの抵抗ＲがＮＶ ＮＴダイオード１２００のオン抵抗よりも遥かに大きいためであり、また抵抗Ｒ’も１ＭＯｈｍと等しい状態で、オン状態のＮＶ ＮＴダイオード１２００を有する信号伝達回路２４００が２：１電圧分割器として挙動するためである。
不揮発性ナノチューブダイオード（ＮＶ ＮＴダイオード）デバイスをセルとして用いる不揮発性メモリ
以下に更に説明するビット選択可能な不揮発性ナノチューブベースメモリアレイは、複数のメモリセルを含み、各セルは、ビットライン及びワードラインを収容する。各メモリセルは、陽極及び陰極端子（ノード）を有する選択ダイオードを含む。各セルは、２端子不揮発性ナノチューブスイッチデバイスを更に含み、当該デバイスの状態は、セルのロジッグ状態を示す。上述したように、組み合わせたダイオード及び不揮発性ナノチューブスイッチは、不揮発性ナノチューブダイオード（ＮＶ ＮＴダイオード）という。各メモリセルは、１つの不揮発性ナノチューブダイオードを用いて形成される。不揮発性ナノチューブダイオードの不揮発性ナノチューブスイッチ部分の状態は、少なくとも１桁によって分離、通常は２〜５桁によって分離された、オン抵抗状態とオフ抵抗状態の間で変わりうる（サイクリング）。不揮発性ナノチューブスイッチがオン状態とオフ状態の間でサイクリングされる回数に対する実質的な制限はない。
各メモリセルは、水平配向又は密度を最大化するために垂直配向された（３次元）、内部の陰極対不揮発性ナノチューブスイッチ連結を有する不揮発性ナノチューブダイオード、又は内部の陽極対不揮発性ナノチューブスイッチ連結を有する不揮発性ナノチューブダイオードを用いて形成される。密度を更に最大化するために、メモリアレイは、下部の半導体基板上及びその内部に集積されるインターコネクション及び支持回路の上側に集積される。
陰極対ＮＴスイッチ連結を有するＮＶ ＮＴダイオードデバイスを用いる不揮発性メモリ
一部の実施例において、不揮発性ナノチューブダイオード（ＮＶ ＮＴダイオード）は２つの直列デバイス、即ち２端子不揮発性ナノチューブスイッチ（ＮＶ ＮＴスイッチ）と直列であるダイオード（例えば、２端子ショットキー又はＰＮダイオード）によって形成された２端子不揮発性デバイスである。前記２つの直列デバイスの各々は、１つの共有された直列電気連結部を有する。陰極対ナノチューブＮＶ ＮＴダイオードは、前記２つの不揮発性ナノチューブスイッチ端子のうち１つに電気的に連結された陰極端子を備える。前記ＮＶ ＮＴダイオード２端子不揮発性デバイスは、ショットキー又はＰＮダイオードの陽極に連結された１つの利用可能端子及びＮＶ ＮＴスイッチの自由端子に連結された第２利用可能端子を備える。陰極対ＮＴ不揮発性ナノチューブダイオードの実施例の配線図が図１２に示されている。ＰＩＮダイオード、ＦＥＴダイオード、及びその他ダイオード類型も利用できる。
一部の実施例において、セル当たり１つのＮＶ ＮＴダイオードを用いて、高密度の３Ｄメモリを形成することができる。陰極対ＮＴ連結部を有するＮＶ ＮＴダイオードを用いるメモリの実施例を概略的に示し、メモリ動作を以下に更に説明する。３Ｄセル構造物は、製造方法を含んで示されている。垂直及び水平配向されたＮＶ ＮＴスイッチに形成されたＮＶ ＮＴダイオードを有するセルを以下に更に示す。
不揮発性システム及び不揮発性システムを有する回路
不揮発性メモリ２６００の実施例が図２６Ａに示されている。メモリ２６００は、図１２に示すようなダイオード陰極対不揮発性ナノチューブスイッチ端子連結を有する不揮発性ナノチューブダイオード１２００（ＮＶ ＮＴダイオード１２００）と類似する不揮発性ナノチューブダイオードを用いて形成されたセルＣ００〜Ｃ３３を有するメモリアレイ２６１０を含む。ＮＶ ＮＴダイオード１２００のダイオード１２０５と類似するダイオードがセル選択デバイスとして用いられ、ＮＶ ＮＴダイオード１２００のＮＶ ＮＴスイッチ１２１０と類似する不揮発性ストレージスイッチが不揮発性オン（低抵抗）状態又は不揮発性オフ（高抵抗）状態を記憶するために用いられる。オン及びオフ状態は、不揮発性ロジッグ「１」又は「０」状態を各々示す。ロジッグ「１」又は「０」状態を低抵抗状態及び高抵抗状態に割り当てることは、任意的なことであり、例えば逆に割り当てることもできることに留意されたい。
図２６Ａに示す不揮発性メモリ２６００は、上述したようなＮＶ ＮＴダイオード１２００と類似するＮＶ ＮＴダイオードセルＣ００〜Ｃ３３のマトリックスを有するメモリアレイ２６１０を含む。不揮発性セルＣ００は、アレイ内の他のセルのように、上述したＮＶ ＮＴダイオード１２００と類似するＮＶ ＮＴダイオードＣ００という１つのＮＶ ＮＴダイオードを含む。ＮＶ ＮＴダイオードＣ００の陽極は、ビットラインＢＬ０に連結され、ＮＶ ＮＴダイオードＣ００の別の端子、即ちＮＶ ＮＴスイッチ端子は、ワードラインＷＬ０に連結される。
図示の実施例において、メモリアレイ２６１０は、ワードラインＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、及びビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３を含む４ワードライン×４ビットラインの１６ビットメモリアレイである。ワードラインＷＬ０〜ＷＬ３に連結され、ワードデコーダ及びＷＬ選択ロジッグ２６２０によって選択されるワードラインドライバ回路２６３０が書き込み０、書き込み１、及び読み取り動作中に刺激を提供する。ＢＬドライバ及び検知回路２６４０がデータマルチプレクサ（ＭＵＸｓ）を提供し、ＢＬドライバ及び検知増幅器／ラッチがビットラインＢＬ０〜ＢＬ３に連結され、ビットデコーダ及びＢＬ選択ロジッグ２６５０によって選択され、メモリアレイ２６１０からのデータ受信及びメモリアレイ２６１０へのデータ伝達をする書き込み０、書き込み１、及び読み取り動作中に刺激を提供する。メモリ２６００への電力（電圧）供給がデータ損失なく遮断し得るように、メモリアレイ２６１０内のデータは、不揮発性状態で記憶される。ＢＬドライバ及び検知回路２６４０も読み取り／書き込みバッファ２６６０に連結される。読み取り／書き込みバッファ２６６０は、メモリアレイ２６１０から読み取り／書き込みバッファ２６６０へデータを伝達し、当該読み取り／書き込みバッファ２６６０は、更にそのデータをチップ外部（ｏｆｆ−ｃｈｉｐ）へ伝達する。読み取り／書き込みバッファ２６６０はまたチップ外部からデータを受信し、そのデータをＢＬドライバ及び検知回路２６４０へ伝達し、前記ＢＬドライバ及び検知回路２６４０は、不揮発性ストレージのためのアレイ２６１０へデータを伝達する。アドレスバッファ２６７０は、アドレス位置情報を提供する。
ワードラインＷＬ０に沿った例示的な書き込み０動作の場合、即ち同時的なセルＣ００、Ｃ０１、Ｃ０２、Ｃ０３消去の場合、セルＣ００〜Ｃ０３内に記憶されたデータの消去前に、選択的に読み取ることができ、対応する検知増幅器／ラッチに記憶できる。ワードラインＷＬ０に沿った書き込み０動作は、ゼロから５ボルトへ切り替えられるビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３と共に進行し、ビットラインドライバは、ＢＬドライバ及び検知回路２６４０内の対応するＢＬドライバによって制御される。次に、ＷＬドライバ回路２６３０は、ワードラインＷＬ０を５ボルトからゼロボルトに駆動し、それによって、セルＣ００、Ｃ０１、Ｃ０２、Ｃ０３を各々形成するＮＶ ＮＴダイオードＣ００、Ｃ０１、Ｃ０２、Ｃ０３を順方向にバイアスさせる。約４．５ボルト（図２１に示すように、消去電圧５ボルトから０．５ボルト未満のＮＶ ＮＴダイオードターンオン電圧を差し引く）の書き込み０電圧は、オン状態のＮＶ ＮＴダイオードの場合にオン状態からオフ状態への切り替えをもたらし、オフ状態のＮＶ ＮＴダイオードは、オフ状態で保持される結果をもたらす。それによって、ワードラインＷＬ０に沿った書き込み０動作後に、ＮＶ ＮＴダイオードＣ００〜Ｃ０３は、何れもオフ状態となる。選択されていないワードラインＷＬ１、ＷＬ２、ＷＬ３の全ては選択されていない状態で５ボルトに保持され、対応するセルに記憶された不揮発性データも変わらずに保持される。
図２６Ａは、４×４メモリアレイ２６１０を示しているが、当該アレイは、任意に大きく（例えば、〜８ｋＢアレイ形成のために）製造でき、関連電子装置の変更も適切に行われることに留意されたい。
図２６Ｂに示す例示的な書き込み０及び書き込み１動作は、ＮＶ ＮＴスイッチの２端子にかけて印加される３．５ボルトの書き込み１（書き込み）電圧と４．５ボルトの書き込み０（消去）電圧に関して説明される。しかし、ＮＶ ＮＴスイッチチャネル長が更に減少された状態（２０ｎｍ未満）、及び／又は改善されたナノチューブ素子ＳＷＮＴ及び／又はＭＷＮＴ物質の場合、及び／又は上述したようにサスペンド領域を含むＮＶ ＮＴスイッチのような改善されたデバイス構造物の場合に、書き込み０及び書き込み１電圧は、例えば１〜３ボルト範囲、又は他の範囲に減少され得る。
このような例において、上述したように書き込み０動作は、例示的な書き込み動作に先行する。即ち、各々の対応するセルＣ００〜Ｃ０３のＮＶ ＮＴダイオードＣ００〜Ｃ０３がオフ状態で書き込み動作を始める。例えば、ロジッグ０状態が記憶されなければならないセルＣ００に対する例示的な書き込み０動作の場合、ＮＶ ＮＴダイオードＣ００がロジッグ０高抵抗状態で保持される。それによって、対応するＢＬドライバ及び検知回路２６４０によってビットラインＢＬ０がゼロボルトで保持される。次に、ＷＬドライバ２６３０からの刺激によって、ワードラインＷＬ０が４ボルトからゼロボルトへ切り替えられる。ＮＶ ＮＴダイオードＣ００は、書き込み０動作中にバックバイアスされて保持され、セルＣ００は、オフ（高抵抗）ロジッグ０状態で保持される。
ロジッグ１を示す書き込み１動作中にＮＶ ＮＴダイオードＣ００がオフ（高抵抗状態）からオン（低抵抗状態）へ切り替えられれば、ＢＬドライバ及び検知回路２６４０内の対応ＢＬドライバによって提供される刺激によって、ビットラインＢＬ０がゼロボルトから４ボルトへ切り替えられる。次に、ワードラインＷＬ０が４ボルトからゼロボルトへ切り替えられる。約４ボルトの書き込み１電圧は、ＮＶ ＮＴダイオードＣ００の対応するＮＶ ＮＴスイッチ付属成分の端子にかけて３．５ボルト（図２１に示すように、０．５ボルト未満のＮＶ ＮＴダイオードターンオン電圧を４ボルトから差し引く）の電圧をもたらし、ＮＶ ＮＴダイオードＣ００に対するオフ状態からオン状態への切り替えをもたらす。
例示的な読み取り動作の間に、例えばセルＣ００〜Ｃ０３から、ＢＬドライバ及び検知回路２６４０内のビットラインドライバがビットラインＢＬ０〜ＢＬ３を、例えば２ボルトの読み取り電圧のような高電圧に事前充電する。記憶されたロジッグ状態（ビット）が読み取り動作中に撹乱（変化）されないようにするために、読み取りビットライン電圧が書き込み０及び書き込み１電圧の何れよりも小さく選択される。ワードラインドライバ回路２６３０は、ワードラインＷＬ０を２ボルトからゼロボルトに駆動する。セルＣ００内のＮＶ ＮＴダイオードＣ００がオフ状態（ロジッグ０記憶）であれば、ビットラインＢＬ０は放電せずに２ボルトに保持される。ＢＬドライバ及び検知回路２６４０内の対応する検知増幅器／ラッチがロジッグ０を記憶する。しかし、セルＣ００内のＮＶ ＮＴダイオードＣ００がオン状態であれば、ビットラインＢＬ０が放電される。ＢＬドライバ及び検知回路２６４０内の対応する検知増幅器／ラッチが減少した電圧を検出して、ロジッグ１をラッチする。
図２６Ｂは、書き込み０、書き込み１、及び読み取り動作（又はモード）中に、図２６Ａに示すメモリ２６００の実施例に適用できる動作波形２６００’の例を示す。ワードラインＷＬ０のような選択されたワードラインに沿ってセル状態を対応ラッチ内に記録するために、事前書き込み０読み取り動作が書き込み０動作前に選択的に行われ得る。セルＣ００、Ｃ０１、Ｃ０２、Ｃ０３は、書き込み０パルスを（ほぼ）同時に受信する。書き込み０動作の開始時に、ビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３は、図２６Ｂの波形２６００’により示されるように、ゼロボルトから５ボルトへ切り替えられる。次に、ワードラインＷＬ０が５ボルトからゼロボルトへ切り替えられ、それによって、ＮＶ ＮＴダイオードＣ００〜Ｃ０３を順方向バイアスする。約４．５ボルトが各ＮＶ ＮＴダイオード内の個別的なＮＶ ＮＴスイッチにかけて形成されるが、これは、０．５ボルト未満の順方向バイアス電圧降下のためである。対応するＮＶ ＮＴスイッチの書き込み０電圧が４．５ボルト（又はそれ未満）であれば、ＮＶ ＮＴダイオードは、オン（低抵抗）状態からオフ（高抵抗）状態へ切り替えられ、オフ状態のＮＶ ＮＴダイオードはオフ状態を保持する。それによって、ワードラインＷＬ０に沿った書き込み０動作後に、ＮＶ ＮＴダイオードＣ００〜Ｃ０３は何れもオフ状態となる。選択されていないワードラインＷＬ１、ＷＬ２、ＷＬ３の何れも選択されないまま５ボルトに保持される。
このような例において、図２６Ａに関して更に説明するように、書き込み０動作が書き込み動作に先行する。即ち、ワードラインＷＬ０に沿ったセルの場合に、書き込み動作が始まる際、ＮＶ ＮＴダイオードＣ００〜Ｃ０３はオフ状態である。波形２６００’で表された例示的な書き込み動作の場合、ＮＶ ＮＴダイオードＣ００及びＣ０３が書き込み０動作のためのオフ状態で保持され、ＮＶ ＮＴダイオードＣ０１及びＣ０２は、書き込み１動作でオフ状態からオン状態へ切り替えられる。
それによって、書き込みサイクルの開始時に、ビットラインＢＬ０及びＢＬ３がゼロボルトで保持される。次に、ワードラインＷＬ０が４ボルトからゼロボルトへ切り替えられる。ＮＶ ＮＴダイオードＣ００及びＣ０３は、書き込み０動作中にバックバイアスされ、それによって、ＮＶ ＮＴダイオードは、ロジッグ０状態を記憶するオフ状態で保持される。
例示的な書き込みサイクルを継続すれば、セルＣ０１及びＣ０２がオフ状態からオン状態へ切り替えられる。ビットラインＢＬ１及びＢＬ２がゼロボルトから４ボルトへ切り替えられる。次に、ワードラインＷＬ０が４ボルトからゼロボルトへ切り替えられる。ＮＶ ＮＴダイオードＣ０１及びＣ０２が書き込み１動作中に順方向にバイアスされ、ＮＶ ＮＴダイオードＣ０１及びＣ０２に対応するＮＶ ＮＴスイッチにかけて約３．５ボルトが形成される。ＮＶ ＮＴダイオードＣ０１及びＣ０２がオフ状態からロジッグ１状態を記憶するオン状態へ切り替えられる。
図２６Ｂの波形２６００’によって示されたような例示的な読み取り動作の場合、ビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３が、例えば２ボルトに事前充電され、浮動することが許容される。次いで、ワードラインＷＬ０が２ボルトからゼロボルトへ切り替えられる。ワードラインＷＬ１、ＷＬ２、ＷＬ３は、２ボルトに保持される。セルＣ００及びＣ０３の場合、ビットラインＢＬ０及びＢＬ３の電圧は変わらずに保持されるが、これは、ＮＶ ＮＴダイオードＣ００及びＣ０３がオフ状態又は高抵抗状態にあって、ビットラインＢＬ０及びＢＬ３に対するビットライン静電容量が接地（ゼロボルト）へ放電できないためである。しかし、セルＣ０１及びＣ０２の場合、ビットラインＢＬ１及びＢＬ２がゼロボルトへ向かって放電される。これは、ＮＶ ＮＴダイオードＣ０１及びＣ０２がオン状態又は低抵抗状態にあって、ビットラインＢＬ１及びＢＬ２に対するビットライン静電容量が接地（ゼロボルト）へ向かって放電されるためである。ＢＬ１及びＢＬ２の場合、対応する検知増幅器／ラッチが１００ｍＶ〜２００ｍＶ範囲のビットライン電圧減少を通常検知するが、前記検知される値は、検知／ラッチ回路の特定の特性（デザイン）によって変わり得る。ＢＬドライバ及び検知回路２６４０内の対応する検知増幅器／ラッチは、ＢＬ１及びＢＬ２読み取り電圧の変化を決定し、セルＣ０１及びＣ０２を形成するＮＶ ＮＴダイオードＣ０１及びＣ０２のオン状態に対応するロジッグ１状態をラッチする。ＢＬドライバ及び検知回路２６４０内の対応する検知増幅器／ラッチは、ＢＬ０及びＢＬ３の不変を決定し、セルＣ００及びＣ０３を形成するＮＶ ＮＴダイオードＣ００及びＣ０３のオフ状態に対応するロジッグ０状態をラッチする。
ＮＶ ＮＴデバイスを用いる不揮発性メモリセル製造のための３次元セル構造物方法に関する考察
不揮発性ナノチューブダイオード１２００及び１３００（ＮＶ ＮＴダイオード１２００及び１３００）、及びＦＥＴダイオードで形成され、ＮＶ ＮＴダイオード１４００、１５００、１６００、１７００、又はＮＶ ＮＴ ＦＥＴダイオード１４００、１５００、１６００、１７００ともいう不揮発性ナノチューブダイオードがセルとして用いられ、アレイに相互接続されて、不揮発性ナノチューブランダムアクセスメモリシステムを形成することができる。当該アレイはまたＰＬＡｓ、ＦＰＧＡｓ、ＰＬＤｓ及び別のロジッグデバイスのような不揮発性アレイベースロジッグの製造に用いることができる。
図２７Ａは、本発明の一部の実施例を製造するための方法２７００を概略的に示している。当該方法２７００は、不揮発性ナノチューブダイオード１２００及び１３００に関して更に後述し、その方法２７００は、上述した多くの不揮発性ナノチューブダイオードの製造を十分に説明する。このような方法２７００を用いて、例えばＰＬＡｓ、ＦＰＧＡｓ、及びＰＬＤｓで使われるようなロジッグ支持回路（メモリ支持回路の代わりに）を有するＮＡＮＤ及びＮＯＲアレイのようなロジッグアレイとして整列されるＮＶ ＮＴダイオードを基にするロジッグ実施例を形成することができる。
一般に、方法２７１０は、半導体基板上及びその内部に支持回路及びインターコネクションを製造する。これは、例えば図２６Ａに示す回路２６２０、２６３０、２６４０、２６５０、２６６０、２６７０のようなメモリ支持回路を形成するために、相互接続されるドレイン、ソース、及びゲートを有するＮＦＥＴ及びＰＦＥＴデバイスを含む。そのような構造物及び回路は、本願に開示しない公知技術を用いて形成できる。方法２７１０は、公知の製造方法を用いて基層の形成に用いることができ、前記基層上及びその内部には不揮発性ナノチューブダイオード制御デバイス及び回路が製造される。
方法２７２０は、インターコネクト手段を有する平坦化された絶縁体、及び前記平坦化された絶縁体表面上の不揮発性ナノチューブアレイ構造物を含む中間構造物を製造する。平坦化された絶縁体下部の半導体基板上又はその内部のメモリ支持回路を平坦化された絶縁体表面上及びその上側の不揮発性ナノチューブダイオードアレイと相互接続するために、インターコネクト手段は、垂直配向され、充填されたコンタクト又はスタッドを含む。
以下に更に説明するように、３Ｄセルを相互接続し、３Ｄメモリを形成するために、ワードライン及びビットラインが３Ｄアレイ構造物で使われ、当該ワードライン及びビットラインは、下部のメモリ支持回路にほぼ平行なＸ−Ｙ平面内でほぼ直交することができる。以下に更に説明するように、３Ｄアレイ構造物及び３Ｄアレイ構造物の製造方法を示している図において、ワードライン方向は、Ｘ軸線沿って任意に割り当てられ、ビットライン方向は、Ｙ軸線に沿って任意に割り当てられている。以下に詳述するような「垂直セル」の実施例において、Ｘ−Ｙ平面にほぼ直交するＺ軸線は、３Ｄセル配向の垂直方向を示す。
必要によって、追加の配線層を付加、そしてチップを保護し、パッケージインターコネクト手段を付加することで、方法２７５０は、半導体チップの製造を完成するための産業界標準の製造技術を用いる。

陰極対ＮＴスイッチ連結を有する垂直配向されたダイオード及び垂直配向されたＮＴスイッチを備えるＮＶ ＮＴデバイスを用いる不揮発性セルの３次元セル構造物
半導体基板上及びその内部で支持回路及びインターコネクションが形成されると、図２８Ａに示すように、断面２８００で示すような不揮発性ナノチューブダイオードアレイを支持回路及びインターコネクション領域上側に製造するための方法が用いられる。図２８Ａは、いくつかの可能な実施例のうち１つの実施例においてセルＣ００及びＣ０１を含む断面を示す。
上述した方法２７１０を用いて支持回路及びインターコネクション２８０１を形成することができる。
次に、図２７Ｂに示す方法２７３０は、絶縁体２８０３を堆積して平坦化する。３Ｄアレイ内の金属アレイラインを対応する支持回路及びインターコネクション２８０１に連結するために、平面絶縁体２８０３（断面２８００には図示していないが、図２８Ｃの断面２８００”に図示）を介するインターコネクト手段を用いることができる。例として、ＢＬドライバ及び検知回路２６４０内のビットラインドライバが図２６Ａに示すメモリ２６００のアレイ２６１０内のビットラインＢＬ０に連結できる。製造プロセスにおける現段階では、方法２７４０を用いて、図２８Ａに示すメモリアレイ支持構造物２８０５−１と相互接続された、絶縁体２８０３の表面上にメモリアレイを形成することができる。
図２７Ｂに示す方法２７４０は、不揮発性ナノチューブダイオードを形成するために、金属、ポリシリコン、絶縁体、及びナノチューブ素子を堆積して平坦化し、このような例において、前記不揮発性ナノチューブダイオードは、複数の垂直配向されたダイオード及び垂直配向された不揮発性ナノチューブスイッチシリーズ対を含む。個別的なセル外側寸法が単一エッチング段階で形成され、セル面積を実質的に増大させる各層整列公差の累積を除去するために、ＷＬ０層を除く層が堆積されて平坦化された後、単一トレンチエッチング段階によって形成された単一ＮＶ ＮＴダイオードを各セルが有する。Ｘ方向に沿った個別的なセル寸法は、図２８Ａに示すように１Ｆ（１最小フィーチャー）であり、Ｘ方向に直交するＹ方向（図示せず）に沿った寸法も１Ｆであり、Ｘ及びＹ方向に２Ｆの周期を有する。それによって、各セルは約４Ｆ２の面積を占有する。垂直配向された（Ｚ方向）ＮＶ ＮＴスイッチ素子（ナノチューブ素子）をＸ方向に沿ったＲに配置することは、本例でＦ／２とほぼ等しいＲを有するトレンチ規定外側寸法に平行になされ、このとき、ＮＶ ＮＴスイッチ（ナノチューブ素子）分離距離は、図３４Ａ〜図３４ＦＦに関して後述する自己整列手段によって制御される。垂直配向されたＮＶ ＮＴスイッチ素子（ナノチューブ素子）をＹ方向に配置することは、通常、重要ではなく、自己整列手段を要求することもない。
垂直配向されたナノチューブ素子をほぼＦ／２のＲに配置することは、セル寸法Ｆよりも遥かに小さいナノチューブ膜厚を推定させる。例えば、４５ｎｍ技術ノードの場合、ナノチューブ素子の厚さは、例えば０．５ｎｍ〜１０ｎｍとなる。ナノチューブ素子は、１つのナノチューブ層を用いて、又は複数層を用いて形成できる。当該ナノチューブ素子層は、参照のためにここに引用した特許文献に詳述されている、例えば、スピンオンコーティング技術又はスプレーオンコーティング技術を用いて堆積できる。図２８Ａ及び図２８Ｂに示す３Ｄメモリアレイ構造物の実施例及び図３４Ａ〜図３４ＦＦに関して説明する対応する例示的な製造方法は、ほぼＦ／２と等しいＲに配置される垂直配向されたナノチューブ素子が予想される３Ｄアレイ構造物を示す。当該素子は、図２８Ａ、図２８Ｂの実施例及びそれに対応する図３４Ａ〜図３４ＦＦの例示的な製造方法に関して後述するような垂直配向されたナノチューブ素子チャネル長ＬＳＷ−ＣＨによって電気的に分離する底部コンタクトと側壁コンタクトを含む。
１つの可能な変形実施例において、寸法Ｆを有するセルの場合、Ｆ／２に配置されるためには、垂直配向されたナノチューブ素子の厚さが厚すぎることがある。例えば、３５ｎｍのセル寸法Ｆ、及び１０〜２０ｎｍのナノチューブ膜厚の場合、図３９に関して後述するように、ナノチューブ素子及び保護用絶縁体層の何れも収容するために、例えばＦ／３で垂直配向されたナノチューブ素子が配置できる。下部コンタクト、側壁コンタクト、及び上部コンタクトを有する垂直配向されたナノチューブ素子も用いられる。
別の可能な変形実施例において、ナノチューブ素子の厚さは、全体セル寸法Ｆと等しくてもよい。例えば、セル寸法Ｆが３５ｎｍの場合、厚さ３５ｎｍのナノチューブ膜が用いられてもよく、例えば、セル寸法Ｆが２２ｎｍの場合、厚さ２２ｎｍのナノチューブ膜が用いられてもよい。このような場合、側壁コンタクトが除去され、図４０に関して後述するように、下部コンタクト及び上部コンタクトによってのみ代わられるように、ナノチューブ素子コンタクト構造物が変更できる。ナノチューブ素子の厚さが側方向セル寸法Ｆと任意の特別な方式に必ずしも関連する必要はない。
複数の整列段階のない全体セル寸法の同時規定に加え、最小化されたメモリセル寸法（面積）を果たすために、最小値以下の寸法を用いて、このような例では、分離トレンチによって規定されるセル境界を用いて、デバイス素子を前記メモリセル境界内で自己整列配置する必要がある。図２８Ａ及び図２８Ｂの各断面２８００及び２８００’は、ナノチューブチャネル素子位置Ｒが全体セル寸法を決定する分離トレンチに対して自己整列されることを除いては、図７Ｂに示す断面７５０と類似する例示的な不揮発性ナノチューブスイッチを示す。また、下部レベル、側壁、及び上部レベルコンタクトは、何れも自己整列されて分離トレンチ境界内に整合される。デバイス素子を規定された境界内に自己整列配置することは、参照のためにその全体内容をここに引用する米国特許第４，２５６，５１４号に開示されているような側壁スペーサ方法を適用することで達成できる。
一部の実施例において、方法は、トレンチを絶縁体で充填し、次いで表面を平坦化する。その後、方法は、平坦化された表面上にワードラインを堆積してパターニングする。
一部の実施例において、垂直配向された３Ｄセルの製造は、次のように進行される。図２８Ａを参照すると、方法は、例えば図３４Ａ〜図３４ＦＦに関して後述するように、厚さが５０〜５００ｎｍである絶縁体２８０３の表面にビットライン配線層を堆積する。方法は、ビットライン配線層をエッチングして、ビットライン２８１０−１（ＢＬ０）及び２８１０−２（ＢＬ１）のような個別的なビットラインを形成する。ＢＬ０及びＢＬ１のようなビットラインはアレイ配線導電体として用いられるが、ショットキーダイオードの陽極端子として用いることもできる。代りに、Ｎポリシリコン領域２８２０−１及び２８２０−２と接触する金属又はシリサイドコンタクト２８１５−１及び２８１５−２を用いて、より好適なショットキーダイオードジャンクション２８１８−１及び２８１８−２を形成することができ、また図３４Ａ〜図３４ＦＦに関して更に後述するように、ビットライン２８１０−１及び２８１０−２を有する抵抗（ｏｈｍｉｃ）コンタクトを形成することもできる。Ｎポリシリコン領域２８２０−１及び２８２０−２は、例えば１０１４〜１０１７ドーパントａｔｏｍｓ／ｃｍ３のヒ素又はリンでドープでき、例えば２０ｎｍ〜４００ｎｍの厚さを有することもできる。コンタクト２８１５−１及び２８１５−２の厚さは、例えば１０ｎｍ〜５００ｎｍであり得る。
一部の実施例において、ポリシリコン、例えばポリシリコン領域２８２０−１及び２８２０−２を形成するために、堆積されてパターニングされたポリシリコンのような物質特性を制御することで、ショットキー（及びＰＮ）ダイオードの電気的特性を改善（例えば、低い漏洩）できる。ポリシリコン領域は、半導体領域で用いられる方法によって決定される比較的大きい又は比較的小さい粒子境界（粒界）寸法を有することができる。半導体産業界で用いられるＳＯＩ堆積方法を用いることができ、これにより低いダイオード漏洩電流のような電気的特性の更なる改善のための単結晶（もはやポリシリコンではない）、又はほぼ単結晶であるポリシリコン領域を提供することができる。
コンタクト及び導電体物質の例としては、Ａｌ、Ａｕ、Ｗ、Ｃｕ、Ｍｏ、Ｐｄ、Ｎｉ、Ｒｕ、Ｔｉ、Ｃｒ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎのような元素金属、ＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷのような金属合金、他の適した導電体、又は導電性窒化物、酸化物、又はＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、ＴｉＳｉｘのようなシリサイドが含まれる。絶縁体は、ＳｉＯ２、ＳｉＮｘ、Ａｌ２Ｏ３、ＢｅＯ、ポリイミド、Ｍｙｌａｒ又は他の適した絶縁体であり得る。
一部、Ａｌ、Ａｕ、Ｗ、Ｃｕ、Ｍｏ、Ｔｉなどのような導電体がコンタクト及び導電体物質の両方として、及びショットキーダイオードに対する陽極として利用でき、そのような場合、２８１５−１及び２８１５−２のような分離した選択的なショットキーダイオード陽極コンタクトは、不要となり、消去されることもある。しかし、その他では、低い順方向電圧降下及び低いダイオード漏洩のための陽極物質最適化が好ましい。ショットキーダイオード陽極物質は、Ａｌ、Ａｇ、Ａｕ、Ｃａ、Ｃｏ、Ｃｒ、Ｃｕ、Ｆｅ、Ｉｒ、Ｍｇ、Ｍｏ、Ｎａ、Ｎｉ、Ｏｓ、Ｐｂ、Ｐｄ、Ｐｔ、Ｒｂ、Ｒｕ、Ｔｉ、Ｗ、Ｚｎ、及びその他元素金属を含むことができる。また、ＣｏＳｉ２、ＭｏＳｉ２、Ｐｄ２Ｓｉ、ＰｔＳｉ、ＲｂＳｉ２、ＴｉＳｉ２、ＷＳｉ２、及びＺｒＳｉ２のようなシリサイドを用いることができる。そのような金属及びシリサイドを用いて形成されたショットキーダイオードは、参照文献ＮＧ，Ｋ．Ｋ．「Ｃｏｍｐｌｅｔｅ Ｇｕｉｄｅ ｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ」、Ｓｅｃｏｎｄ Ｅｄｉｔｉｏｎ、Ｊｏｈｎ Ｗｉｌｅｙ＆Ｓｏｎｓ、２００２ｍ ｐｐ．３１−４１に説明されており、参照のためにその全体内容をここに引用する。
次に、ショットキーダイオード選択デバイスを完了すれば、方法は、各Ｎポリシリコン領域２８２０−１及び２８２０−２との接触のため、及びコンタクト２８３０−１及び２８３０−２に対する抵抗型コンタクトのためのコンタクト領域を形成するために、Ｎ＋ポリシリコン領域２８２５−１及び２８２５−２を形成する。通常、Ｎ＋ポリシリコンは、ヒ素又はリンに、例えば１０２０ドーパントａｔｏｍｓ／ｃｍ３までドープされ、例えば、２０〜４００ｎｍの厚さを有する。
次に、方法は、例えば陰極コンタクト２８３０−１及び２８３０−２のような１つの端子を有する各セル内に不揮発性ナノチューブスイッチを形成する。セルＣ００及びＣ０１の密度を高めるために、図２８Ａに示すナノチューブ素子を、図７に示すように、少なくとも部分的に垂直配向してもよい。垂直配向されたナノチューブスイッチは、参照のために引用する特許文献に詳述されている。絶縁及びコンタクト領域を含む垂直配向された側壁は、垂直配向されたナノチューブ素子２８４５−１及び２８４５−２の形成前に形成される。垂直配向された側壁は、Ｆ／２とほぼ同じ位置Ｒで自己整列方法を用いて形成される。しかし、類似する自己整列方法を用いて垂直配向された側壁をＦ／３、Ｆ／４、又は別の所望の位置のような任意の位置に配置することもできる。
ナノチューブ素子２８４５−１及び２８４５−２を形成する方法は、垂直側壁を形成するために、金属及び絶縁体領域の両方を通じて開口部を方向性エッチングすることで、対応する絶縁体２８３５−１及び２８３５−２と接触する第１形成絶縁体２８３５−１及び２８３５−２、及び側壁コンタクト２８４０−１及び２８４０−２を含むことができる。絶縁体２８３５−１及び２８３５−２の厚さは、図２８Ａに示すようにナノチューブ素子チャネル長を決定する。絶縁体２８３５−１及び２８３５−２は、５ｎｍ未満から２５０ｎｍ超過の範囲を有することができる。絶縁体２８３５−１及び２８３５−２の垂直側壁及び側壁コンタクト２８４０−１及び２８４０−２は、トレンチ側壁に対して自己整列され、前記トレンチ側壁は、図３４Ａ〜図３４ＦＦに関して更に後述する製造方法を用いたプロセスにおいて、後にエッチングされる。
次に、方法は、参照のために引用する特許文献に詳述されているように、等角ナノチューブ素子２８４５−１及び２８４５−２を形成する。
次いで、方法は、保護用の等角絶縁体２８５０−１及び２８５０−２を各等角ナノチューブ素子２８４５−１及び２８４５−２の表面上に形成する。
次に、方法は、ほぼＦであるＸ寸法を有する開口部を形成した後、導電体物質で前記開口部を充填して、側壁コンタクト２８４０−１及び２８４０−２各々と接触する上部レベルコンタクト２８６５−１及び２８６５−２を形成する。上部レベルコンタクト２８６５−１及び２８６５−２を形成するための方法は、米国特許第４，９４４，８３６号に開示され、図３４Ａ〜図３４ＦＦに関して後述する方法と類似する。
コンタクト２８６５−１及び２８６５−２は、側壁コンタクト２８４０−１及び２８４０−２の各々、及びセルＣ００及びＣ０１の形成が完了した後に形成されるワードライン２８７１（ＷＬ０）の間の導電経路を提供する。
次に、ワードライン２８７１（ＷＬ０）の形成前に、セルＣ００寸法及びセルＣ０１寸法を、絶縁体２８０３の上部表面まで下側に向かう、セル構造物２８００内の全層を通じるトレンチエッチングによって規定できる。
次に、方法は、トレンチ領域を絶縁体２８６０で充填し、ワードライン２８７１（ＷＬ０）を堆積する直前に構造物を平坦化させる。
次いで、方法は、ワードライン２８７１（ＷＬ０）を堆積してパターニングする。
図２８Ａの断面２８００に重畳された不揮発性ナノチューブダイオード２８８０の配線図は、図１２の不揮発性ナノチューブダイオード１２００に対応する等価回路であって、各セルＣ００及びＣ０１に１つずつある。図２８Ａの断面２８００に示すセルＣ００及びＣ０１は、図２６Ａのメモリアレイ２６１０に概略的に示す対応セルＣ００及びＣ０１に対応し、ビットラインＢＬ０及びＢＬ１及びワードラインＷＬ０は、メモリアレイ２６１０に概略的に示すアレイラインに対応する。
図２８Ｂに示す断面２８００’は、対応セルＣ００’及びＣ０１’に形成されたＮＶ ＮＴダイオードＣ００’及びＮＶ ＮＴダイオードＣ０１’がショットキーダイオードジャンクション２８１８−１及び２８１８−２を有するショットキーダイオード代りに、ＰＮダイオードジャンクション２８１９−１及び２８１９−２を有するＰＮダイオードを含む点を除いては、図２８Ａに示すメモリアレイセルＣ００及びＣ０１と類似するメモリアレイセルＣ００’及びＣ０１’の実施例を示す。
Ｐポリシリコン領域２８１７−１及び２８１７−２は、ダイオード対陽極を形成し、Ｎポリシリコン領域２８２０−１’及び２８２０−２’は、ダイオード陰極を形成し、これらは共に（組み合わせて）ＰＮダイオードジャンクション２８１９−１及び２８１９−２を有するＰＮダイオードを形成する。また、Ｐポリシリコン領域２８１７−１及び２８１７−２は、ビットライン２８１０−１’（ＢＬ０）及び２８１０−２’（ＢＬ１）各々と共に抵抗型又はほぼ抵抗型コンタクトを形成する。Ｎポリシリコン領域２８２０−１’及び２８２０−２’もＮ＋ポリシリコン領域２８２５−１及び２８２５−２と共に抵抗型コンタクト領域を形成する。セルＣ００’及びＣ０１’の別の構造物は、各セルＣ００及びＣ０１に関して示し、説明したものと類似する。
図２８Ｂに示すメモリアレイ支持構造物２８０５−２は、ショットキーダイオード選択手段代りに、ＰＮダイオード選択手段を有するメモリセルを収容するために必要とされる場合のある調整を除いては、図２８Ａに示すメモリ支持構造物２８０１と類似する支持回路及びインターコネクション２８０１’、平坦化された絶縁体２８０３’を含む。
陰極対ＮＴスイッチ連結を有する水平配向されたＮＴスイッチ及び垂直配向されたダイオードを備えるＮＶ ＮＴデバイスを用いる不揮発性セルの３次元セル構造物
図２７Ｂに示す方法２７２０を用いて金属、ポリシリコン、絶縁体、及びナノチューブ素子を堆積して平坦化し、図２８Ｃの断面２８００”によって示す複数の垂直配向されたダイオードを有する不揮発性ナノチューブダイオード及び水平配向された不揮発性ナノチューブスイッチシリーズ対が形成できる。
図２８Ｃの実施例のセルＣ００”は、メモリアレイ支持構造物２８０５−３上に形成され、前記構造物は、支持回路及びインターコネクション２８０１”、平坦化された絶縁体２８０３”を含む。セルＣ００に対するセルＣ００”の違いを収容するために必要な調整を除いては、平坦化された絶縁体２８０３”は、図２８Ａの平坦化された絶縁体２８０３と類似し、支持回路及びインターコネクション２８０１”は、支持回路及びインターコネクション２８０１と類似し、平坦化された絶縁体２８０３”は、図２８Ａの平坦化された絶縁体２８０３と類似する。また、断面２８００”は、図２８Ｃの断面２８００”に示すようにビットライン２８１０”（ＢＬ０）を支持回路及びインターコネクション２８０１”回路と相互接続する充填されたビアコンタクト（スタッド）２８０７を含む。例えば、充填されたビアコンタクト（スタッド）２８０７が図２６Ａに概略的に示すビットラインＢＬ０をＢＬドライバ及び検知回路２６４０と連結することができる。
個別的な外側セル寸法は、各エッチング段階が単一エッチング段階で形成でき、セル面積を実質的に増大させることができる各層の整列公差の累積を除去するために、ＷＬ０層を除く層が堆積されて平坦化された後に、単一トレンチエッチング段階によって形成された１つのＮＶ ＮＴダイオードを各セルが有する。Ｘ方向に沿った個別的なセル寸法は、図２８Ｃに示すように２〜３Ｆ（１Ｆは最小フィーチャー）であるが、これは、図２８Ａ及び図２８Ｂに示すように、垂直配向を有する不揮発性ナノチューブスイッチよりも水平の不揮発性ナノチューブスイッチ配向が、通常、より多くの面積を必要とするためである。最小Ｙ方向（Ｘ方向に直交する、図示せず）、即ちＹ方向における１Ｆの寸法が可能である。一部の実施例において、３〜４ＦのＸ方向セル周期及び２ＦのＹ方向周期を用いるとき、各セルは、６〜８Ｆ２又はそれ以上の面積を占有する。平坦化以後にトレンチを絶縁体で充填した後に、ワードライン２８７５のようなワードラインが堆積されてパターニングされる。
セルＣ００”を形成するＮＶ ＮＴダイオードＣ００”が図２８Ａの断面２８００に示す垂直配向された不揮発性ナノチューブスイッチ代りに、水平配向された不揮発性ナノチューブスイッチを含むことを除いては、図２８Ｃに示す断面２８００”は、図２８Ａに示すメモリアレイセルＣ００の実施例と類似するメモリアレイセルＣ００”の実施例を示す。
図２８Ｃにおいて、断面２８００”のセルＣ００”選択ショットキーダイオードは、図２８Ａの断面２８００内のショットキーダイオードジャンクション２８１８−１に対応するショットキーダイオードジャンクション２８２１を含む。ショットキーダイオードジャンクション２８２１は陽極を形成するビットライン２８１０”（ＢＬ０）及び陰極を形成するＮポリシリコン２８２０”によって形成される。金属コンタクト２８１５−１のような選択的な付加的金属コンタクトが断面２８００”に示されていないが、付加することもできる。Ｎ＋ポリシリコン領域２８２５”は、Ｎポリシリコン領域２８２０”に対するコンタクトのために付加され、図２８ＡのＮ＋ポリシリコン領域２８２５−１に対応する。
方法を用いて、水平（垂直代わりに）配向有し、Ｎ＋ポリシリコン領域２８２５”と電気的に（物理的ではない）接触する不揮発性ナノチューブスイッチの一側部、及びワードライン２８７５と電気的に（物理的ではない）接触する不揮発性ナノチューブスイッチの他側部を備える不揮発性ナノチューブスイッチを製造することができる。
まず、方法は、絶縁体２８３０”及びコンタクト２８３５”を堆積する。次いで、方法は、コンタクト２８３５”及び絶縁体２８３０”の両方を通じて開口部を形成し、Ｎ＋ポリシリコン領域２８２５”の表面を露出させる。
次に、方法は、下側開口部の上部、側壁及び底部に等角の絶縁体層を堆積する。次いで、方法は、等角の絶縁体層を方向性エッチングさせ、それによって側壁スペーサ２８４０を形成し、そのスペーサの厚さはセルＣ００”内の不揮発性ナノチューブスイッチのチャネル長ＬＳＷ−ＣＨを決定する。断面２８００”は、２つのＬＳＷ−ＣＨ領域を示す。これら２つのＬＳＷ−ＣＨ領域は、電気的に並列である（断面２８００”よって見えない）。例示的な製造方法が図３５Ａ〜図３５Ｓに関して以下に更に説明される。
次に、方法は、平坦化後に、コンタクト金属で開口部を充填してコンタクト２８４５を形成し、前記コンタクトは、Ｎ＋ポリシリコン領域２８２５”に対する抵抗型コンタクトを形成し、側壁スペーサ２８４０によってコンタクト２８３５”領域から隔離される。
次に、方法は、コンタクト２８４５、スペーサ２８４０及び側壁コンタクト２８３５”上で物理的及び電気的に接触するナノチューブ素子２８５０をそれら上部に堆積する。側壁スペーサ２８４０の厚さによって形成されるコンタクト２８４５とコンタクト２８３５”の間の分離は、不揮発性ナノチューブスイッチチャネル長ＬＳＷ−ＣＨを決定する。ナノチューブ素子２８５０は、図２８Ｃに示すように選択的にパターニング、又は最終セルＣ００”寸法を決定する後のトレンチエッチングの一部としてパターニングできる。例示的な製造方法が図３５Ａ〜図３５Ｓに関して以下に更に説明される。
次に、方法は、絶縁体２８５５を堆積する。
次に、方法は、絶縁体２８５５をエッチングして開口部を形成する。その後、例えば、参照のためにここに引用する特許文献に詳述されているように、方法は、ナノチューブ素子２８５０の露出した部分をエッチング（除去）する。
次に、開口部がコンタクト金属２８６５で充填される。方法は、平坦化後の金属堆積によってコンタクト金属２８６５を形成する。コンタクト２８６５は、コンタクト２８３５”及びナノチューブ素子２８５０の両方に物理的かつ電気的に接触する。
次に、方法は、全層を通じて絶縁体２８０３”の表面までトレンチをエッチングし、それによってセルＣ００”の寸法を規定する。
次に、方法は、絶縁体２８７４を形成する絶縁体層を堆積して平坦化する。
次いで、方法は、ワードライン２８７５（ＷＬ０）を堆積しパターニングして、セルＣ００”を完成する。例示的な製造方法が図３５Ａ〜図３５Ｓに関して以下に更に説明される。
図２８Ｃの不揮発性ナノチューブダイオード２８８５の実施例は、図１２の不揮発性ナノチューブダイオード１２００に対応するセルＣ００”内の等価回路である。セルＣ００”は、図２６Ａに示すメモリアレイ２６１０の実施例に概略的に示す対応セルＣ００に対応し、ビットラインＢＬ０及びワードラインＷＬ０は、メモリアレイ２６１０に概略的に示すアレイラインに対応する。
陽極対ＮＴスイッチ連結を有するＮＶ ＮＴダイオードデバイスを用いる不揮発性メモリ
一部の実施例において、不揮発性ナノチューブダイオード（ＮＶ ＮＴダイオード）は２つのシリーズデバイス、即ち２端子不揮発性ナノチューブスイッチ（ＮＶ ＮＴスイッチ）と直列であるダイオード（例えば、２端子ショットキー又はＰＮダイオード）によって形成された２端子不揮発性デバイスである。前記２つのシリーズデバイスの各々は、１つの共有されたシリーズ電気連結を備える。陽極対ナノチューブＮＶ ＮＴダイオードが前記２つの不揮発性ナノチューブスイッチ端子のうち１つに電気的に連結された陽極端子を有する。前記ＮＶ ＮＴダイオード２端子不揮発性デバイスは、ショットキー又はＰＮダイオードの陰極に連結された１つの利用可能端子及びＮＶ ＮＴスイッチの自由端子に連結された第２利用可能端子を備える。陽極対ＮＴ不揮発性ナノチューブダイオードの配線図が図１３に示されている。ＰＩＮダイオード、ＦＥＴダイオード、及び他のダイオード類型も利用できる。
一部の実施例において、高密度の３Ｄメモリがセル当たり１つのＮＶ ＮＴダイオードを用いて形成できる。陽極対ＮＴ連結を有するＮＶ ＮＴダイオードを用いるメモリの実施例が概略的に示されており、メモリ動作が後述される。製造方法を含む、例示的な３Ｄセル構造物が示されている。垂直配向されたスイッチを有するＮＶ ＮＴスイッチで形成されたＮＶ ＮＴダイオードを備える例示的なセルが以下に更に説明される。
不揮発性システム及び不揮発性システムを有する回路
不揮発性メモリ２９００の実施例が図２９Ａに示されている。メモリ２９００は、図１３に示すように、ダイオード陽極対不揮発性ナノチューブスイッチ端子連結を用いて形成された不揮発性ナノチューブダイオード１３００（ＮＶ ＮＴダイオード１３００）と類似する不揮発性ナノチューブダイオードを用いて形成されたセルＣ００〜Ｃ３３を有するメモリアレイ２９１０を含む。ＮＶ ＮＴダイオード１３００のダイオード１３０５と類似するダイオードがセル選択デバイスとして用いられ、ＮＶ ＮＴダイオード１３００のＮＶ ＮＴダイオードスイッチ１３１０と類似する不揮発性ストレージスイッチが不揮発性オン（低抵抗）状態又は不揮発性オフ（高抵抗）状態を記憶するために用いられる。オン及びオフ状態は、不揮発性ロジッグ「１」又は「０」状態を各々示す。ロジッグ「１」又は「０」状態は、低抵抗状態及び高抵抗状態に対して割り当てられた任意のものであり、例えば互いに逆となり得ることに留意されたい。
図２９Ａに示す不揮発性メモリ２９００は、上述したようなＮＶ ＮＴダイオード１３００と類似するＮＶ ＮＴダイオードセルＣ００〜Ｃ３３のマトリックスを有するメモリアレイ２９１０を含む。アレイ内の他のセルのように、不揮発性セルＣ００は、上述したＮＶ ＮＴダイオード１３００と類似する、ＮＶ ＮＴダイオードＣ００という１つのＮＶ ＮＴダイオードを含む。ＮＶ ＮＴダイオードＣ００の陰極はワードラインＷＬ０に連結され、及びＮＶ ＮＴダイオードダイオードＣ００の別の端子、即ちＮＶ ＮＴスイッチ端子はビットラインＢＬ０に連結される。
図示の実施例において、メモリアレイ２９１０は、ワードラインＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、及びビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３を含む４ワードライン×４ビットラインの１６ビットメモリアレイである。ワードラインＷＬ０〜ＷＬ３に連結され、ワードデコーダ及びＷＬ選択ロジッグ２９２０によって選択されるワードラインドライバ回路２９３０が書き込み０、書き込み１、及び読み取り動作中に刺激を提供する。ＢＬドライバ及び検知回路２９４０がＭＵＸｓを提供し、ＢＬドライバ及び検知増幅器／ラッチがビットラインＢＬ０〜ＢＬ３に連結され、ビットデコーダ及びＢＬ選択ロジッグ２９５０によって選択され、メモリアレイ２９１０からのデータ受信及びメモリアレイ２９１０へのデータ伝達をする書き込み０、書き込み１、及び読み取り動作中に刺激を提供する。メモリ２９００への電力（電圧）供給がデータ損失なしに遮断できるように、メモリアレイ２９１０内のデータは、不揮発性状態で記憶される。ＢＬドライバ及び検知回路２９４０も読み取り／書き込みバッファ２９６０に連結される。読み取り／書き込みバッファ２９６０は、メモリアレイ２９１０から読み取り／書き込みバッファ２９６０へデータを伝達し、また、当該読み取り／書き込みバッファ２９６０は、そのデータをチップ外部へ伝達する。更に、読み取り／書き込みバッファ２９６０は、チップ外部からデータを受信して、そのデータをＢＬドライバ及び検知回路２９４０へ伝達し、更に、前記ＢＬドライバ及び検知回路２９４０は、不揮発性ストレージのためのアレイ２９１０へデータを伝達する。アドレスバッファ２９７０は、アドレス位置情報を提供する。
図２９Ａは、４×４メモリアレイ２９１０を示しているが、当該アレイは、任意に大きく（例えば、〜８ｋＢアレイ形成のために）製造でき、関連する電子装置の変更も適切になされることに留意されたい。
ワードラインＷＬ０に沿った例示的な書き込み０動作の場合、即ち同時的なセルＣ００、Ｃ０１、Ｃ０２、Ｃ０３消去の場合、セルＣ００〜Ｃ０３内に記憶されたデータの消去前に選択的に読み取りでき、対応する検知増幅器／ラッチに記憶できる。ワードラインＷＬ０に沿った書き込み０動作は、ゼロボルトから５ボルトに切り替えられるビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３と共に進行し、ビットラインドライバは、ＢＬドライバ及び検知回路２９４０内の対応するＢＬドライバによって制御される。次に、ＷＬドライバ回路２９３０は、ワードラインＷＬ０を５ボルトからゼロボルトに駆動し、それによってセルＣ００、Ｃ０１、Ｃ０２、Ｃ０３を各々形成するＮＶ ＮＴダイオードＣ００、Ｃ０１、Ｃ０２、Ｃ０３を順方向にバイアスさせる。約４．５ボルト（書き込み０電圧５ボルトから０．５ボルト未満のＮＶ ＮＴダイオードターンオン電圧を差し引く）の書き込み０電圧は、オン状態のＮＶ ＮＴダイオードの場合、オン状態からオフ状態への切り替えをもたらし、オフ状態のＮＶ ＮＴダイオードの場合、オフ状態を保持する結果をもたらす。それによって、ワードラインＷＬ０に沿った書き込み０動作後に、ＮＶ ＮＴダイオードＣ００〜Ｃ０３は何れもオフ状態となる。選択されていないワードラインＷＬ１、ＷＬ２、ＷＬ３の全ては、選択されていない状態で、５ボルトに保持され、対応するセルに記憶された不揮発性データも変わらずに保持される。
このような例において、上述したように、書き込み０動作は書き込み動作に先行する。即ち、各々の対応するセルＣ００〜Ｃ０３のＮＶ ＮＴダイオードＣ００〜Ｃ０３は、オフ状態で書き込み動作を始める。例えば、ロジッグ０状態が記憶されなければならないセルＣ００に対する例示的な書き込み０動作の場合、ＮＶ ＮＴダイオードＣ００は、ロジッグ０高抵抗状態で保持される。それによって、対応するＢＬドライバ及び検知回路２９４０によってビットラインＢＬ０がゼロボルトで保持される。次に、ＷＬドライバ２９３０からの刺激によって、ワードラインＷＬ０が４ボルトからゼロボルトに切り替えられる。ＮＶ ＮＴダイオードＣ００は、書き込み０動作中にバックバイアスされて保持され、セルＣ００は、オフ（高抵抗）ロジッグ０状態で保持される。
ロジッグ１を示す書き込み１動作中にＮＶ ＮＴダイオードＣ００がオフ（高抵抗状態）からオン（低抵抗状態）へ切り替えられれば、ＢＬドライバ及び検知回路２９４０内の対応ＢＬドライバによって提供される刺激によって、ビットラインＢＬ０がゼロボルトから４ボルトに切り替えられる。次に、ワードラインＷＬ０が４ボルトからゼロボルトに切り替えられる。約４ボルトの書き込み１電圧は、ＮＶ ＮＴダイオードＣ００の対応するＮＶ ＮＴスイッチ付属成分の端子にかけて３．５ボルト（０．５ボルト未満のＮＶ ＮＴダイオードターンオン電圧を４ボルトから差し引く）の電圧をもたらし、ＮＶ ＮＴダイオードＣ００に対するオフ状態からオン状態への切り替えをもたらす。
例示的な読み取り動作の間に、例えばセルＣ００〜Ｃ０３から、ＢＬドライバ及び検知回路２９４０内のビットラインドライバがビットラインＢＬ０〜ＢＬ３を、例えば２ボルトの読み取り電圧のような高電圧に事前充電する。記憶されたロジッグ状態（ビット）が読み取り動作中に撹乱（変化）されないようにするために、読み取りビットライン電圧が書き込み０及び書き込み１電圧の何れよりも小さく選択される。ワードラインドライバ回路２９３０は、ワードラインＷＬ０を２ボルトからゼロボルトに駆動する。セルＣ００内のＮＶ ＮＴダイオードＣ００がオフ状態（ロジッグ０記憶）であれば、ビットラインＢＬ０は放電されずに２ボルトで保持される。ＢＬドライバ及び検知回路２９４０内の対応する検知増幅器／ラッチがロジッグ０を記憶する。しかし、セルＣ００内のＮＶ ＮＴダイオードＣ００がオン状態にあれば、ビットラインＢＬ０が放電される。ＢＬドライバ及び検知回路２９４０内の対応する検知増幅器／ラッチが減少した電圧を検出してロジッグ１をラッチする。
図２９Ｂは、書き込み０、書き込み１、及び読み取り動作（又はモード）中に、図２９Ａに示すメモリ２９００の実施例に適用できる動作波形２９００’の例を示す。ワードラインＷＬ０のような選択されたワードラインに沿ってセル状態を対応ラッチ内に記録するために、事前書き込み０読み取り動作が書き込み０動作前に選択的に実施できる。セルＣ００、Ｃ０１、Ｃ０２、Ｃ０３は、書き込み０パルスを（ほぼ）同時に受信する。書き込み０動作の開始時に、ビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３は、図２９Ｂの波形２９００’より示されるように、ゼロボルトから５ボルトに切り替えられる。次に、ワードラインＷＬ０が５ボルトからゼロボルトに切り替えられ、それによって、ＮＶ ＮＴダイオードＣ００〜Ｃ０３を順方向バイアスする。約４．５ボルトが各々のＮＶ ＮＴダイオード内の個別的なＮＶ ＮＴスイッチにかけて形成されるが、これは、０．５ボルト未満の順方向バイアス電圧降下のためである。対応するＮＶ ＮＴスイッチの書き込み０電圧が４．５ボルト（又はそれ未満）であれば、ＮＶ ＮＴダイオードは、オン（低抵抗）状態からオフ（高抵抗）状態へ切り替えされ、オフ状態のＮＶ ＮＴダイオードは、オフ状態を保持する。それによって、ワードラインＷＬ０に沿った書き込み０動作後に、ＮＶ ＮＴダイオードＣ００〜Ｃ０３は何れもオフ状態となる。選択されていないワードラインＷＬ１、ＷＬ２、ＷＬ３の全ては、選択されないまま５ボルトで保持される。
このような例において、図２９Ａに関して更に説明するように、書き込み０動作は書き込み動作に先行する。即ち、ワードラインＷＬ０に沿ったセルの場合に、書き込み動作が始まる際、ＮＶ ＮＴダイオードＣ００〜Ｃ０３はオフ状態である。波形２９００’で示す例示的な書き込み動作の場合に、ＮＶ ＮＴダイオードＣ００及びＣ０３が書き込み０動作のためのオフ状態で保持され、ＮＶ ＮＴダイオードＣ０１及びＣ０２は、書き込み１動作でオフ状態からオン状態へ切り替えられる。
それによって、書き込み（プログラム）サイクルの開始時に、ビットラインＢＬ０及びＢＬ３がゼロボルトで保持される。次に、ワードラインＷＬ０が４ボルトからゼロボルトに切り替えられる。ＮＶ ＮＴダイオードＣ００及びＣ０３は、書き込み０動作中はバックバイアスに保持され、それによってＮＶ ＮＴダイオードは、ロジッグ０状態を記憶するオフ状態で保持される。
例示的な書き込みサイクルを継続すれば、セルＣ０１及びＣ０２がオフ状態からオン状態へ切り替えられる。ビットラインＢＬ１及びＢＬ２がゼロボルトから４ボルトに切り替えられる。次に、ワードラインＷＬ０が４ボルトからゼロボルトに切り替えられる。ＮＶ ＮＴダイオードＣ０１及びＣ０２が書き込み１動作中に順方向にバイアスされ、ＮＶ ＮＴダイオードＣ０１及びＣ０２に対応するＮＶ ＮＴスイッチにかけて約３．５ボルトが形成される。ＮＶ ＮＴダイオードＣ０１及びＣ０２がオフ状態からロジッグ１状態を記憶するオン状態へ切り替えられる。
図２９Ｂの波形２９００’で示すような例示的な読み取り動作の場合、ビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３が、例えば２ボルトに事前充電され、浮動することが許容される。次いで、ワードラインＷＬ０が２ボルトからゼロボルトに切り替えられる。ワードラインＷＬ１、ＷＬ２、ＷＬ３は、２ボルトで保持される。セルＣ００及びＣ０３の場合、ビットラインＢＬ０及びＢＬ３の電圧は変わらずに保持されるが、これはＮＶ ＮＴダイオードＣ００及びＣ０３がオフ状態又は高抵抗状態にあり、ビットラインＢＬ０及びＢＬ３静電容量が接地（ゼロボルト）へ放電できないためである。しかし、セルＣ０１及びＣ０２の場合、ビットラインＢＬ１及びＢＬ２がゼロボルトに向かって放電される。これはＮＶ ＮＴダイオードＣ０１及びＣ０２がオン状態又は低抵抗状態にあり、ビットラインＢＬ１及びＢＬ２に対するビットライン静電容量が接地（ゼロボルト）に向かって放電されるためである。ＢＬ１及びＢＬ２の場合、対応する検知増幅器／ラッチが１００ｍＶ〜２００ｍＶ範囲のビットライン電圧減少を通常検出するが、前記検出される値は、検知／ラッチ回路の特定の特性（デザイン）によって異なり得る。ＢＬドライバ及び検知回路２９４０内の対応する検知増幅器／ラッチは、ＢＬ１及びＢＬ２読み取り電圧の変化を決定し、セルＣ０１及びＣ０２を形成するＮＶ ＮＴダイオードＣ０１及びＣ０２のオン状態に対応するロジッグ１状態をラッチする。ＢＬドライバ及び検知回路２９４０内の対応する検知増幅器／ラッチは、ＢＬ０及びＢＬ３の不変を決定し、セルＣ００及びＣ０３を形成するＮＶ ＮＴダイオードＣ００及びＣ０３のオフ状態に対応するロジッグ０状態をラッチする。
陽極対ＮＴスイッチ連結を有する垂直配向されたＮＴスイッチ及び垂直配向されたダイオードを備えるＮＶ ＮＴデバイスを用いる不揮発性セルの３次元セル構造物
図３０Ａは、垂直配向されたＮＴスイッチを有するＮＶ ＮＴダイオードの製造方法３０００の例示的な実施例を示す。当該方法３０００は、図１３に示すように、不揮発性ナノチューブダイオード１３００に関して更に後述し、その方法３０００は、上述した多くの不揮発性ナノチューブダイオードの製造を十分に説明する。方法３０００は、メモリ実施例に関して以下に説明されるが、当該方法３０００を用いて、例えばＰＬＡｓ、ＦＰＧＡｓ、及びＰＬＤｓで使われるようなロジッグ支持回路を有するＮＡＮＤ及びＮＯＲアレイのようなロジッグアレイとして整列されるＮＶ ＮＴダイオードを基にするロジッグ実施例を形成することもできる。
一般に、方法３０１０は、半導体基板上及び／又はその内部に支持回路及びインターコネクションを製造する。これは、例えば、図２９Ａに示す回路２９２０、２９３０、２６９０、２９５０、２９６０、２９７０のようなメモリ支持回路を形成するために相互接続されるドレイン、ソース、及びゲートを有するＮＦＥＴ及びＰＦＥＴデバイスを含む。当該構造物及び回路は、本願に開示していない公知技術を用いて形成できる。方法３０１０は、公知の製造方法を用いる基層の形成に用いることができ、前記基層上及びその内部には不揮発性ナノチューブダイオード制御デバイス及び回路が製造される。
方法３０２０は、インターコネクト手段を有する平坦化された絶縁体及び前記平坦化された絶縁体表面上の不揮発性ナノチューブアレイ構造物を含む中間構造物を製造する。平坦化された絶縁体下部の半導体基板上又はその内部のメモリ支持回路を、平坦化された絶縁体表面上及びその上側の不揮発性ナノチューブダイオードアレイと相互接続するために、インターコネクト手段は、垂直配向された充填コンタクト又は積層を含む。
以下に更に説明するように、３Ｄセルを相互接続し、３Ｄメモリを形成するために、ワードライン及びビットラインが３Ｄアレイ構造物で使われ、当該ワードライン及びビットラインは、下部のメモリ支持回路にほぼ平行なＸ−Ｙ平面内でほぼ直交することができる。以下に更に説明するように、例示的な３Ｄアレイ構造物及び３Ｄアレイ構造物の製造方法を示している図において、ワードライン方向はＸ軸線に沿って任意に割り当てられ、ビットライン方向はＹ軸線に沿って任意に割り当てられている。Ｘ−Ｙ平面にほぼ直交するＺ軸線は、３Ｄセル配向の垂直方向を示す。
必要によって、追加の配線層を付加、そしてチップを保護してパッケージインターコネクト手段を加えることで、方法３０５０は、半導体チップの製造を完成するための産業界標準の製造技術を用いる。
半導体基板上及びその内部に支持回路及びインターコネクションが形成されると、図３１Ａに示すように、方法は、断面３１００で示すような不揮発性ナノチューブダイオードアレイを支持回路及びインターコネクション領域上側に製造する。図３１Ａは、いくつかの可能な実施例のうち１つの実施例においてセルＣ００及びＣ１０を含む断面を示す。
前記方法３０１０を用いて支持回路及びインターコネクション３１０１を形成することができる。
次に、図３０Ｂに示す方法３０３０は、絶縁体３１０３を堆積して平坦化する。アレイ内の配線金属ラインに対応する支持回路及びインターコネクション３１０１に連結するために、平面絶縁体３１０３（断面３１００には示されていないが、図２８Ｃの断面２８００”に図示）を介するインターコネクト手段を用いることができる。例として、ＷＬドライバ２９３０内のワードラインドライバが図２９Ａに示すメモリ２９００のアレイ２９１０内のワードラインＷＬ０に連結できる。製造プロセスにおける現段階では、方法を用いて、図３１Ａに示すメモリアレイ支持構造物３１０５−１と相互接続された絶縁体３１０３の表面上にメモリアレイを形成することができる。
図３０Ｂに示す方法３０４０は、不揮発性ナノチューブダイオードを形成するために、金属、ポリシリコン、絶縁体、及びナノチューブ素子を堆積して平坦化し、このような例において、前記不揮発性ナノチューブダイオードは、複数の垂直配向されたダイオード及び垂直配向された不揮発性ナノチューブスイッチシリーズ対を含む。製造方法は、図３６Ａ〜図３６ＦＦに関して以下に詳述する。個別的なセル外側寸法が単一エッチング段階で形成でき、セル面積を実質的に増大させる各々の層整列公差の累積を除去するために、ＢＬ０層を除く層が堆積され平坦化された後に、単一トレンチエッチング段階によって形成された単一ＮＶ ＮＴダイオードを各々のセルが有する。Ｙ方向に沿った個別的なセル寸法は、図３１Ａに示すように１Ｆ（１最小フィーチャー）であり、またＹ方向に直交するＸ方向（図示せず）に沿った寸法も１Ｆであり、Ｘ及びＹ方向に２Ｆの周期を有する。それによって、各セルは約４Ｆ２の面積を占有する。各セルを形成する不揮発性ナノチューブダイオードがＺ（垂直）方向に配向される。
複数の整列段階なしに全体セル寸法を同時に規定することに加え、一部の実施例において、減少されたメモリセル寸法（面積）は、前記メモリセル境界内におけるデバイス素子の自己整列された配置を更に要求する。
方法は絶縁体を用いてトレンチを充填し、次いで、方法は表面を平坦化する。方法は、ビットラインを平坦化された表面上に堆積してパターニングする。
一部の実施例において、垂直配向された３Ｄセルの製造は次のように進行される。方法は、例えば図３６Ａ〜図３６ＦＦに関して後述するように、厚さ５０〜５００ｎｍである絶縁体３１０３の表面にワードライン配線層を堆積する。方法は、ワードライン配線層をエッチングし、ワードライン３１１０−１（ＷＬ０）及び３１１０−２（ＷＬ１）のような個別的なワードラインを形成する。ワードライン３１１０−１及び３１１０−２のようなワードラインをアレイ配線導電体として用いられ、またＮ＋ポリシリコン領域３１２０−１及び３１２０−２に対する個別的なセルコンタクトとして用いることもできる。Ｎ＋ポリシリコン領域３１２０−１及び３１２０−２がＮポリシリコン領域３１２５−１及び３１２５−２によって形成された陰極と接触する。Ｎポリシリコン領域３１２５−１及び３１２５−２と接触する金属又はシリサイド領域３１３０−１及び３１３０−２を用いてショットキーダイオードジャンクション３１３３−１及び３１３３−２を形成することができる。Ｎポリシリコン領域３１２５−１及び３１２５−２は、例えば１０１４〜１０１７ドーパントａｔｏｍｓ／ｃｍ３の砒素又は燐でドープでき、例えば２０ｎｍ〜４００ｎｍの厚さを有することもできる。通常、Ｎ＋ポリシリコンは、例えば１０２０ドーパントａｔｏｍｓ／ｃｍ３までヒ素又はリンでドープされ、例えば２０ｎｍ〜４００ｎｍの厚さを有する。
コンタクト及び導電体物質の例としては、Ａｌ、Ａｕ、Ｗ、Ｃｕ、Ｍｏ、Ｐｄ、Ｎｉ、Ｒｕ、Ｔｉ、Ｃｒ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎのような元素金属、ＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷのような金属合金、他の適した導電体、又は導電性窒化物、酸化物、又はＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、ＴｉＳｉｘのようなシリサイドが含まれる。絶縁体は、ＳｉＯ２、ＳｉＮｘ、Ａｌ２Ｏ３、ＢｅＯ、ポリイミド、Ｍｙｌａｒ又は他の適した絶縁体であり得る。
一部で、Ａｌ、Ａｕ、Ｗ、Ｃｕ、Ｍｏ、Ｔｉなどのような導電体がショットキーダイオードに対する陽極３１３０−１及び３１３０−２として用いることができる。しかし、その他では、低い順方向電圧降下及び低いダイオード漏洩のための陽極３１３０−１及び３１３０−２物質の最適化が好ましい。ショットキーダイオード陽極物質は、Ａｌ、Ａｇ、Ａｕ、Ｃａ、Ｃｏ、Ｃｒ、Ｃｕ、Ｆｅ、Ｉｒ、Ｍｇ、Ｍｏ、Ｎａ、Ｎｉ、Ｏｓ、Ｐｂ、Ｐｄ、Ｐｔ、Ｒｂ、Ｒｕ、Ｔｉ、Ｗ、Ｚｎ及びその他元素金属を含むことができる。また、ＣｏＳｉ２、ＭｏＳｉ２、Ｐｄ２Ｓｉ、ＰｔＳｉ、ＲｂＳｉ２、ＴｉＳｉ２、ＷＳｉ２、及びＺｒＳｉ２のようなシリサイドが用いることができる。そのような金属及びシリサイドを用いて形成されたショットキーダイオードは、参照文献ＮＧ，Ｋ．Ｋ．「Ｃｏｍｐｌｅｔｅ Ｇｕｉｄｅ ｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ」、Ｓｅｃｏｎｄ Ｅｄｉｔｉｏｎ、Ｊｏｈｎ Ｗｉｌｅｙ＆Ｓｏｎｓ、２００２ｍ ｐｐ．３１−４１に説明されており、参照のためにその全体内容をここに引用する。
例示的なプロセスにおける現段階では、ショットキーダイオード選択デバイスが形成される。次に、例えば陽極金属３１３０−１及び３１３０−２のような１つの端子を有する各セル内で、１つの不揮発性ナノチューブスイッチが形成される。セルＣ００及びＣ１０の密度を高めるために、対応する不揮発性ナノチューブスイッチ内のナノチューブ素子は、図７に示す対応ナノスイッチ７００と共に図３１Ａに示すように垂直配向される。垂直配向されたナノチューブスイッチは、参照のためにここに引用する特許文献に詳述されている。絶縁及びコンタクト領域を含む垂直配向された側壁は、垂直配向されたナノチューブ素子３１４５−１及び３１４５−２の形成前に形成される。垂直配向された側壁は、自己整列方法を用いてＲで形成され、このような例において前記Ｒは、Ｆ／２とほぼ等しい。しかし、類似する自己整列方法を用いて垂直配向された側壁をＦ／３、Ｆ／４、又は別の所望の位置のような任意の位置に配置することもできる。
ナノチューブ素子３１４５−１及び３１４５−２を形成する方法は、垂直側壁を形成するために、金属及び絶縁体領域の両方を通じて開口部を方向性エッチングすることで、対応する絶縁体３１３５−１及び３１３５−２と接触する、第一形成絶縁体３１３５−１及び３１３５−２、及び側壁コンタクト３１４０−１及び３１４０−２を含む。絶縁体３１３５−１及び３１３５−２の垂直側壁及び側壁コンタクト３１４０−１及び３１４０−２は、トレンチ側壁に対して自己整列され、前記トレンチ側壁は、図３６Ａ〜図３６ＦＦに関して更に後述する製造方法を用いた、プロセスにおいて後でエッチングされる。絶縁体３１３５−１及び３１３５−２の厚さは、図３１Ａに示すように、チャネル長ＬＳＷ−ＣＨを決定する。絶縁体３１３５−１及び３１３５−２は、例えば５ｎｍ未満から２５０ｎｍ超過の範囲を有することができる。
次に、方法は、参照のためにここに引用する特許文献に詳述されているように、等角ナノチューブ素子３１４５−１及び３１４５−２を形成する。
次いで、方法は、保護用の等角絶縁体３１５０−１及び３１５０−２を各々の等角ナノチューブ素子３１４５−１及び３１４５−２の表面上に形成する。
次に、方法は、絶縁体物質を用いて開口部を充填し、方法は表面を平坦化して、側壁コンタクト３１４０−１及び３１４０−２の上部表面を露出させる。
次に、方法は、コンタクト３１６５−１及び３１６５−２を形成する。コンタクト３１６５−１及び３１６５−２は、各々の側壁コンタクト３１４０−１及び３１４０−２と、セルＣ００及びＣ１０の形成が完了した後に形成されるビットライン３１７１（ＢＬ０）の間の導電経路を提供する。コンタクト３１６５−１及び３１６５−２は、図３６Ａ〜図３６ＦＦに関して更に後述するように、ＮＶ ＮＴスイッチ素子３１４５−１及び３１４５に対して自己整列される、コンタクト３１６５−１及び３１６５−２形成前の最小寸法Ｆのトレンチエッチングマスキング層として用いられる犠牲層の寸法に対応する。
次に、図３６Ａ〜図３６ＦＦに関して更に後述するように、コンタクト３１６５−１及び３１６５−２の形成前に絶縁体３１６０を形成するため、方法はトレンチ領域をエッチングし、トレンチを絶縁体で充填し、次いで表面を平坦化する。
次いで、方法はビットライン３１７１（ＢＬ０）を堆積してパターニングする。
図３１Ａの断面３１００に重畳された不揮発性ナノチューブダイオード３１９０配線図は、図１３の不揮発性ナノチューブダイオード１３００に対応する等価回路であって、各セルＣ００及びＣ１０に１つずつある。図３１Ａの断面３１００に示すセルＣ００及びＣ１０は、図２９Ａのメモリアレイ２９１０に概略的に示す対応セルＣ００及びＣ１０に対応し、ワードラインＷＬ０及びＷＬ１とビットラインＢＬ０は、メモリアレイ２９１０に概略的に示すアレイラインに対応する。
図３１Ｂに示す断面３１００’は、対応セルＣ００’及びＣ１０’に形成されたＮＶ ＮＴダイオードＣ００’及びＮＶ ＮＴダイオードＣ１０’がショットキーダイオードジャンクション３１３３−１及び３１３３−２を有するショットキーダイオード代りに、ＰＮダイオードジャンクション３１２８−１及び３１２８−２を有するＰＮダイオードを含む点を除いては、図３１Ａに示すメモリアレイセルＣ００及びＣ１０と類似するメモリアレイセルＣ００’及びＣ１０’の実施例を示す。
Ｐポリシリコン領域３１２７−１及び３１２７−２は陽極を形成し、Ｎポリシリコン領域３１２５−１’及び３１２５−２’は陰極を形成し、これらはＰＮダイオードジャンクション３１２８−１及び３１２８−２を有するＰＮダイオードを共に形成する。また、Ｐポリシリコン領域３１２７−１及び３１２７−２は、コンタクト３１３０−１’及び３１３０−２’と共に抵抗型又はほぼ抵抗型コンタクトを形成する。Ｎポリシリコン領域３１２５−１’及び３１２５−２’も対応するＮ＋ポリシリコン領域と共に抵抗型コンタクト領域を形成する。セルＣ００’及びＣ１０’の他の構造物は、各々のセルＣ００及びＣ１０に関して図示し、説明するものと類似する。
図３１Ｂに示す実施例のメモリアレイ支持構造物３１０５は、ショットキーダイオード選択手段代りに、ＰＮダイオード選択手段を有するメモリセルを収容するために必要とされる場合のある調整を除いては、図３１Ａに示すメモリ支持構造物３１０１と類似する支持回路及びインターコネクション３１０１’と、平坦化された絶縁体３１０３’を含む。
不揮発性ナノチューブダイオード３１９０’は、図１３の不揮発性ナノチューブダイオード１３００に対応する等価回路であって、各セルＣ００’及びＣ１０’に１つずつある。セルＣ００’及びＣ１０’は、図２９Ａのメモリアレイ２９１０に概略的に示す対応セルＣ００及びＣ１０に対応し、ワードラインＷＬ０及びＷＬ１とビットラインＢＬ０は、メモリアレイ２９１０に概略的に示すアレイラインに対応する。
図３１Ｃに示す断面３１００”は、対応セルＣ００”及びＣ１０”内に形成されたＮＶ ＮＴダイオードＣ００”及びＮＶ ＮＴダイオードＣ１０’が並列のＰＮダイオード及びショットキージャンクションの何れも含むダイオードジャンクション３１４７−１及び３１４７−２を含む点を除いては、図３１Ａに示すメモリアレイセルＣ００及びＣ１０の実施例と類似するメモリアレイセルＣ００”及びＣ１０”の実施例を示す。
Ｎポリシリコン領域３１２５−１”及び３１２５−２”と物理的かつ電気的に接触するＰ型半導体ナノチューブ素子、即ちＮＴ素子３１４５−１”及び３１４５−２”のサブセットがＰＮダイオード陽極を形成し、Ｎポリシリコン領域３１２５−１”及び３１２５−２”は陰極を形成し、これらは組み合わせたＰＮ及びショットキーダイオードジャンクション３１４７−１及び３１４７−２の一部として、ＰＮダイオードを有するＰＮダイオードを共に形成する。Ｎポリシリコン領域３１２５−１”及び３１２５−２”と物理的かつ電気的に接触する金属型ナノチューブ素子である、ＮＴ素子３１４５−１”及び３１４５−２”のサブセットもショットキーダイオード陽極を形成し、Ｎポリシリコン領域３１２５−１”及び３１２５−２”は、組み合わせたＰＮ及びショットキーダイオードジャンクション３１４７−１及び３１４７−２の一部として、ショットキーダイオードジャンクションを有するショットキーダイオードのための陰極を形成する。それによって、組み合わせたＰＮとショットキーダイオードジャンクション３１４７−１及び３１４７−２は、並列のＰＮ型ダイオード及びショットキー型ダイオードで構成され、各々のＮポリシリコン領域３１２５−１”及び３１２５−２”と接触するナノチューブ素子３１４５−１”及び３１４５−２”によって形成される。
また、Ｎポリシリコン領域３１２５−１”及び３１２５−２”は、各々の対応Ｎ＋ポリシリコン領域３１２０−１”及び３１２０−２”と共に抵抗型コンタクト領域を形成する。ナノチューブ素子３１４５−１”及び３１４５−２”も側壁コンタクト３１４０−１”及び３１４０−２”と物理的かつ電気的に接触する。側壁コンタクト３１４０−１”及び３１４０−２”は、ビットライン３１７１”（ＢＬ０）と接触する各々の上部レベルコンタクト３１６５−１”及び３１６５−２”と接触する。上部レベルコンタクトの形成については図３１Ａに関して簡単に上述され、図３６Ａ〜図３６ＦＦに関してより具体的に後述する。セルＣ００”及びＣ１０”の他の構造物は、各々のセルＣ００及びＣ１０に関して図示、説明するものと類似する。
図３１Ｃの実施例に示すメモリアレイ支持構造物３１０５−３は、支持回路及びインターコネクション３１０１と”、平坦化された絶縁体３１０３”を含み、当該支持回路及びインターコネクション３１０１と”、平坦化された絶縁体３１０３”は、並列のＰＮダイオード選択手段及びショットキーダイオード選択手段を備えるメモリセルを収容するために必要とされる場合のある調整を除いては、図３１Ａに示すメモリ支持構造物３１０１及び平坦化された絶縁体３１０３と類似する。
不揮発性ナノチューブダイオード３１９０’は、図１３の不揮発性ナノチューブダイオード１３００に対応する等価回路であって、各セルＣ００”及びＣ１０”に１つずつある。図３１Ｃの実施例の断面３１００”に示すセルＣ００”及びＣ１０”は、図２９Ａの実施例のメモリアレイ２９１０に概略的に示す対応セルＣ００及びＣ１０に対応し、ワードラインＷＬ０及びＷＬ１と、ビットラインＢＬ０は、メモリアレイ２９１０に概略的に示すアレイラインに対応する。
陽極対ＮＴスイッチ連結及び陰極対ＮＴスイッチ連結の両方を有するＮＶ ＮＴダイオードデバイス積層を用いる不揮発性メモリ
図３２は、絶縁体層及び積層されたアレイ下側に形成された支持回路の上側において絶縁体層上で及び互いに対して積層された２つのメモリアレイ、及び絶縁体層を介する導通手段を有する実施例を製造するための例示的な方法３２００を示す。前記方法３２００は、不揮発性ナノチューブダイオード１２００及び１３００に関して更に後述するが、方法３２００は上述した多くの不揮発性ナノチューブダイオード実施例の製造を十分に説明するものである。方法３２００は、３Ｄメモリ実施例に関して説明され、当該方法３２００を用いて、例えばＰＬＡｓ、ＦＰＧＡｓ、及びＰＬＤｓで使われるようなロジッグ支持回路（メモリ支持回路代わり）を有するＮＡＮＤ及びＮＯＲアレイのようなロジッグアレイとして整列されるＮＶ ＮＴダイオードを基にする３Ｄロジッグ実施例を形成することもできる。
また、図３３Ａは、３次元アレイの２段積層（ｔｗｏ−ｈｉｇｈ ｓｔａｃｋ）であって、下部アレイ３３０２及び上部アレイ３３０４を備える実施例を含む３Ｄ斜視図３３００である。下部アレイ３３０２は、不揮発性ナノチューブダイオードセルＣ００、Ｃ０１、Ｃ１０、Ｃ１１を含む。上部アレイ３３０４は、不揮発性ナノチューブダイオードセルＣ０２、Ｃ１２、Ｃ０３、Ｃ１３を含む。ワードラインＷＬ０及びＷＬ１は、Ｘ方向に沿って配向され、ビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３は、Ｙ方向に沿って配向されて、ワードラインＷＬ１及びＷＬ２にほぼ直交する。ナノチューブ素子チャネル長ＬＳＷ−ＣＨ及びチャネル幅ＷＳＷ−ＣＨが３Ｄ斜視図３３００に示されている。セルＣ００、Ｃ０１、Ｃ０２、Ｃ０３として使われうる実施例の断面が図３３Ｂ及び図３３Ｃに更に示されており、セルＣ００、Ｃ０２、Ｃ１２、Ｃ１０として使われうる実施例が図３３Ｂ１に更に示されている。
一般に、方法３２１０は、半導体基板上及び／又はその内部に支持回路及びインターコネクションを製造する。これは、メモリ（又はロジッグ）支持（又は選択）回路を形成するように相互接続できるドレイン、ソース、及びゲートを備えるＮＦＥＴ及びＰＦＥＴデバイスを含む。当該構造物及び回路は、本願に説明していない公知技術を用いて形成できる。方法３２１０は、公知の製造方法を用いて、上部及び内部に不揮発性ナノチューブダイオード制御部及び回路が製造され、図３３Ｂに示す断面３３０５の一部、及び図３３Ｂ１に示す断面３３０５’の一部として、支持回路及びインターコネクション３３０１層を形成するために用いられる。支持回路及びインターコネクション３３０１は、例えば、上述した支持回路及びインターコネクション２８０１及び３１０１と類似するが、２つの積層メモリアレイを収容するように変更できる。２段積層メモリアレイを図３３Ａ〜図３３Ｄに示したが、２段以上の３Ｄアレイ積層が形成（製造）でき、非制限的な、例えば４段及び８段積層を含むことができる。
次に、方法３２１０を用いて、図３３Ｂの断面３３０５及び対応する図３３Ｂ１の断面３３０５’に示す絶縁体３３０３のような不揮発性ナノチューブアレイ構造及びインターコネクト手段を表面上に備える平坦化された絶縁体を含む中間構造物を製造する。平坦化された絶縁体層下側の半導体基板上又はその内部のメモリ支持回路を、平坦化された絶縁体層表面上及びその上側の不揮発性ナノチューブダイオードアレイと相互接続するために、インターコネクト手段は、垂直配向された充填コンタクト又はスタッドを含む。平坦化された絶縁体３３０３は、絶縁体３３０３を堆積して平坦化させる図２７Ｂに示す方法２７３０と類似する方法を用いて形成される。図２８Ｃに示すコンタクト２８０７と類似する平面絶縁体３３０３（断面３３００には図示せず）を介するインターコネクト手段を用いて、第１メモリアレイ３３１０及び第２メモリアレイ３３２０内のアレイラインを後述するような対応支持回路及びインターコネクション３３０１に連結することができる。支持回路及びインターコネクション３３０１及び絶縁体３３０３がメモリアレイ支持構造物３３０５−１を形成する。
次に、図３４Ａ〜図３４ＦＦに関して更に後述する対応製造方法及び図２８Ａに示す不揮発性ナノチューブダイオードアレイ断面２８００と類似する不揮発性ナノチューブダイオードアレイを基にするダイオード陰極対ナノチューブスイッチを用いて第１メモリアレイ３３１０を製造するために、方法２７４０と類似する方法３２２０を用いる。
次に、図３６Ａ〜図３６ＦＦに関して更に後述する対応製造方法及び図３１Ａに示す不揮発性ナノチューブダイオードアレイ断面３１００と類似する不揮発性ナノチューブダイオードアレイを基にするダイオード陽極対ナノチューブスイッチを用いて、図３０Ｂに示す方法３０４０と類似する方法３２３０が第１メモリアレイ３３１０の平面上に第２メモリアレイ３３２０を製造する。
図３３Ｂは、第１メモリアレイ３３１０及び第２メモリアレイ３３２０を含む断面３３０５を示し、一部の実施例によると、前記両アレイは、共通のワードライン３３３０を共有する。ワードライン３３３０のようなワードラインは、アレイ３３２０を形成するとき、メモリアレイ（セル）を形成するトレンチエッチングの間に形成できる（エッチングできる）。断面３３０５は、共有されたワードライン３３３０（ＷＬ０）、４つのビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、及び対応セルＣ００、Ｃ０１、Ｃ０２、Ｃ０３と共に、ワードライン又はＸ方向に組み合わせた第１メモリアレイ３３１０及び第２メモリアレイ３３２０を示す。Ｘ方向のアレイ周期は２Ｆであり、ここでＦは技術ノード（技術世代）に対する最小寸法である。
図３３Ｂ１は、第１メモリアレイ３３１０’及び第２メモリアレイ３３２０’を含む断面３３０５’を示し、一部の実施例によると、前記両アレイは、共通のワードライン３３３０’及び３３３２を共有する。ワードライン３３３０’は、ワードライン３３３０の断面図である。ワードライン３３３０’及び３３３２のようなワードラインは、アレイ３３２０’を形成するとき、メモリアレイ（セル）を形成するトレンチエッチングの間に形成できる（エッチングできる）。断面３３０５’は、共有されたワードライン３３３０’（ＷＬ０）、３３３２（ＷＬ１）、２つのビットラインＢＬ０及びＢＬ２、及び対応セルＣ００、Ｃ１０、Ｃ０２、Ｃ１２と共に、ビットライン又はＹ方向に組み合わせた第１メモリアレイ３３１０’及び第２メモリアレイ３３２０’を示す。Ｙ方向のアレイ周期は２Ｆであり、ここでＦは技術ノード（技術世代）に対する最小寸法である。
アレイ３３１０に対する１ビットのメモリアレイセル面積は、４Ｆ２まで減少できるが、これはＸ及びＹ方向における２Ｆ周期のためである。アレイ３３２０に対する１ビットのメモリアレイセル面積は、４Ｆ２まで減少できるが、これはＸ及びＹ方向における２Ｆ周期のためである。メモリアレイ３３２０及び３３１０が積層されるため、ビット当たりのメモリアレイセル面積は、２Ｆ２まで減少できる。４メモリアレイ（図示せず）が積層されれば、ビット当たりのメモリアレイセル面積は、１Ｆ２まで減少できる。
再び図２２を参照すると、産業界の標準化された製造技術を用いる方法３２４０は、必要によって追加の配線層を加えること、及びチップを保護してパッケージインターコネクト手段を加えることで、半導体チップ製造を完了する。
図３３Ｂに示す断面３３０５は、一部の実施例によって、垂直Ｚ方向に整列されたビット位置を有する第１メモリアレイ３３１０及び第２メモリアレイ３３２０の積層を示すが、積層されたメモリアレイをオフセットさせるためのインターコネクション及び／又は製造利点があり得る。図３３Ｃは、第２メモリアレイ３３２０”が第１メモリアレイ３３１０”及び共有ワードライン３３３０”のセルに対して１つのセル位置（半周期）だけ並進移動する図３３Ｂに示す断面３３０５と類似する断面３３５０”を有する実施例を示す。支持回路及びインターコネクション３３０１’及び絶縁体３３０３’は、図３３Ｂに示すメモリアレイ支持構造物３３０５−１と類似するメモリアレイ支持構造物３３０５−２を形成する。
動作中に、図３３Ｂに示す４つの積層されたセルは、メモリアレイ３３２０を形成するメモリアレイ２９１０に概略的に示すＣ０２及びＣ０３陽極対ナノチューブセル、及びメモリアレイ３３１０を形成するメモリアレイ２６１０に概略的に示すセルＣ００及びＣ０１陰極対ナノチューブセルに対応する。計４つのセルがメモリアレイ断面３３００内の共通ワードラインＷＬ０を共有する。また、セルＣ００、Ｃ０１、Ｃ０２、Ｃ０３が図３３Ａに示す３Ｄ斜視図３３００に示されている。メモリアレイ３３０５は、例えば図２８Ａに示す陰極対ＮＴ断面２８００又は図３１Ａに示す陽極対ＮＴ断面３１００によって示すようなメモリアレイよりもビット基準当たり約２倍だけ高密度である。メガビット〜ギガビット範囲の大型メモリアレイを形成するために、追加のワードライン及びビットライン（図示せず）を加えることができる。ワードラインＷＬ０及びビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３動作を、選択されたワードラインＷＬ０がと共に、図３３Ｄに示す波形３３７５に関して後述する。
ワードラインＷＬ０に沿った例示的な書き込み０動作の場合、即ち同時的なセルＣ００、Ｃ０１、Ｃ０２、Ｃ０３消去の場合、セルＣ００〜Ｃ０３内に記憶されたデータを消去前に選択的に読み取ることができ、対応する検知増幅器／ラッチに記憶できる。ワードラインＷＬ０に沿った書き込み０動作は、ゼロから５ボルトに切り替えられるビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３と共に進行され、ビットライン電圧は、対応するＢＬドライバによって制御される。次に、ＷＬドライバ回路は、ワードラインＷＬ０を５ボルトからゼロボルトに駆動し、それによってセルＣ００、Ｃ０１、Ｃ０２、Ｃ０３を各々形成するＮＶ ＮＴダイオードＣ００、Ｃ０１、Ｃ０２、Ｃ０３を順方向にバイアスさせる。約４．５ボルト（図２１Ａ〜図２１Ｅに示すように、消去電圧５ボルトから０．５ボルト未満のＮＶ ＮＴダイオードターンオン電圧を差し引く）の書き込み０電圧は、オン状態のＮＶ ＮＴダイオードの場合、オン状態からオフ状態への切り替えをもたらし、オフ状態のＮＶ ＮＴダイオードは、オフ状態で保持される結果をもたらす。それによって、ワードラインＷＬ０に沿った書き込み０動作後に、ＮＶ ＮＴダイオードＣ００〜Ｃ０３は何れもオフ状態となる。選択されていないワードラインＷＬ１、ＷＬ２、ＷＬ３（図３３Ｂに図示せず）は、選択されていないまま５ボルトで保持され、対応するセルに記憶された不揮発性データが変わらずに保持される。
このような例において、上述したように書き込み０動作は例示的な書き込み動作に先行する。即ち、各々の対応するセルＣ００〜Ｃ０３のＮＶ ＮＴダイオードＣ００〜Ｃ０３がオフ状態で書き込み動作を始める。例えば、ロジッグ０状態が記憶されなければならないセルＣ００及びＣ０３に対する例示的な書き込み０動作の場合、ＮＶ ＮＴダイオードＣ００及びＣ０３がロジッグ０高抵抗状態で保持される。それによって、対応するＢＬドライバ及び検知回路によってビットラインＢＬ０及びＢＬ３がゼロボルトで保持される。次に、対応するＷＬドライバからの刺激によって、ワードラインＷＬ０が４ボルトからゼロボルトに切り替えられる。ＮＶ ＮＴダイオードＣ００及びＣ０３は、書き込み０動作中にバックバイアスされて保持され、セルＣ００及びＣ０３は、オフ（高抵抗）ロジッグ０状態で保持される。
ロジッグ１を示す書き込み１動作中にＮＶ ＮＴダイオードＣ０１及びＣ０２がオフ（高抵抗状態）からオン（低抵抗状態）へ切り替えられれば、対応ＢＬドライバによって提供される刺激によって、ビットラインＢＬ１及びＢＬ２がゼロボルトから４ボルトに切り替えられる。次に、ワードラインＷＬ０が４ボルトからゼロボルトに切り替えられる。約４ボルトの書き込み１電圧は、ＮＶ ＮＴダイオードＣ０１及びＣ０２の対応するＮＶ ＮＴスイッチ付属成分の端子にかけて３．５ボルト（図２１に示すように、０．５ボルト未満のＮＶ ＮＴダイオードターンオン電圧を４ボルトから差し引く）の電圧をもたらし、ＮＶ ＮＴダイオードＣ０１及びＣ０２に対するオフ状態からオン状態への切り替えをもたらす。
例示的な読み取り動作の間に、例えばセルＣ００〜Ｃ０３から、対応ＢＬドライバ及び検知回路内の対応するビットラインドライバがビットラインＢＬ０〜ＢＬ３を、例えば２ボルトの読み取り電圧のような高電圧に事前充電する。記憶されたロジッグ状態（ビット）が読み取り動作中に撹乱（変化）されないようにするために、読み取りビットライン電圧が書き込み０及び書き込み１電圧の何れよりも小さく選択される。ワードラインドライバは、ワードラインＷＬ０を２ボルトからゼロボルトに駆動する。対応するセルＣ００及びＣ０３内のＮＶ ＮＴダイオードＣ００及びＣ０３がオフ状態（ロジッグ０記憶）にあり、ビットラインＢＬ０及びＢＬ３は放電されずに２ボルトで保持される。対応する検知増幅器／ラッチは、対応するロジッグ０状態を記憶する。しかし、対応するセルＣ０１及びＣ０２内のＮＶ ＮＴダイオードＣ０１及びＣ０２がオン状態にあるため、ビットラインＢＬ１及びＢＬ２が放電される。対応する検知増幅器／ラッチが減少された電圧及びラッチを検出して対応するロジッグ１状態を記憶する。
図３３Ｃの断面３３５０”に示すメモリアレイが図３３Ｂに関して上述した断面３３０５に示すメモリアレイと同様に動作できることに留意されたい。
セルとして不揮発性ナノチューブダイオード（ＮＶ ＮＴダイオード）デバイスを用いる不揮発性メモリを製造する方法
図２８Ａに示す断面２８００及び図２８Ｂに示す断面２８００’によって示すような陰極対ＮＴスイッチ連結を有する垂直配向されたＮＶ ＮＴスイッチ及び垂直配向されたダイオードを有するＮＶ ＮＴデバイスを用いて、不揮発性セルの３次元セル構造物を製造する実施例の例示的な方法を図３４Ａ〜図３４ＦＦに関して以下に更に説明する。
図２８Ｃに示す断面２８００”のような陰極対ＮＴスイッチ連結を有する水平配向されたＮＶ ＮＴスイッチ及び垂直配向されたダイオードを有するＮＶ ＮＴデバイスを用いて、不揮発性セルの３次元セル構造物を製造する例示的な方法を図３５Ａ〜図３５Ｓに関して以下に更に説明する。
図３１Ａに示す断面３１００、図３１Ｂに示す断面３１００’、及び図３３Ｃに示す断面３１００”によって示すような陽極対ＮＴスイッチ連結を有する垂直配向されたＮＶ ＮＴスイッチ及び垂直配向されたダイオードを有するＮＶ ＮＴデバイスを用いて、不揮発性セルの３次元セル構造物を製造する実施例の例示的な方法を図３６Ａ〜図３６ＦＦに関して以下に更に説明する。
図３３Ａに示す断面３３００、図３３Ａ’に示す断面３３００’、図３１Ｂに示す断面３３００’に示す断面２８００’のように、陽極対ＮＴスイッチ連結セル型及び陰極対ＮＴスイッチの両方を用いる垂直配向されたＮＶ ＮＴスイッチ及び垂直配向されたダイオードを有するＮＶ ＮＴデバイスを用いて、不揮発性セルの３次元セル構造物を基にする積層されたアレイを製造するための実施例の例示的な方法は、図３４Ａ〜図３４ＦＦ及び図３６Ａ〜図３６ＦＦに関して以下に更に説明する製造方法を組み合わせたものである。
陰極対ＮＴスイッチ連結を有するＮＶ ＮＴデバイスを用いて不揮発性メモリを製造する方法
図２７Ａ及び図２７Ｂに示す方法２７００を用いて、図３４Ａ〜図３４ＦＦに関して以下に更に説明するような図２８Ａに示す断面２８００と、図２８Ｂに示す断面２８００’に示すような垂直配向されたＮＶ ＮＴスイッチのための陰極対ＮＴスイッチ連結を有するＮＶ ＮＴダイオードデバイスを用いるメモリの実施例を製造することができる。断面２８００及び２８００’のような構造は、例えば図２６Ａに概略的に示すメモリ２６００の製造に用いてもよい。
通常、断面２８００及び２８００’を製造する方法は、Ｘ方向プロセス段階で臨界的な整列を要求する。Ｙ方向には臨界的な整列を必要としないが、これはこのような例において、トレンチ間の距離がナノチューブ素子の幅を決定するためである。しかし、Ｘ方向に関して更に後述するものと類似する方法を用いることで、トレンチ対トレンチの間隔よりも小さくナノチューブ素子の幅を形成することもできる。Ｘ方向で、図３４Ａ〜図３４ＦＦに関して更に後述する製造方法を用いて、外側セル寸法を規定するために後のプロセスにおいてエッチングされるトレンチ側壁に対して接触するナノチューブチャネル素子を形成し、垂直ナノチューブチャネル素子位置、即ち垂直チャネル素子長ＬＳＷ−ＣＨを規定する自己整列された内部セル垂直側壁を形成する方法を用いることで、臨界的な整列要件を不要とされる。このような例において、ＮＶ ＮＴダイオードセル構造物は、Ｘ及びＹ方向に最小寸法Ｆを占有し、ここでＦは最小フォトリソグラフィ寸法である。このような例において、内部セル垂直側壁は、図３４Ａ〜図３４ＦＦに関して更に後述するように、外側セル寸法を規定する距離Ｆによって分離されるトレンチ側壁からのおよそＲ距離に（自己整列技術によって）配置される。図３４Ａ〜図３４ＦＦでは、間隔Ｒが約Ｆ／２で示されている。しかし、図３４Ａ〜図３４ＦＦに関して更に後述する自己整列技術を用いる方法が、例えば、Ｆ／４、Ｆ／３、Ｆ／２、３Ｆ／４などのＲを用いて、幅Ｆを有するセル領域内で任意の位置Ｒに垂直の側壁を位置付けることもある。
図２７Ａ及び図２７Ｂに示す方法２７００を用いて、図３５Ａ〜図３５Ｓに関して以下に更に説明するような図２８Ｃに示す断面２８００”のような水平配向されたＮＶ ＮＴスイッチのための陰極対ＮＴスイッチ連結を有するＮＶ ＮＴダイオードデバイスを用いるメモリの実施例を製造することもできる。断面２８００”のような構造も、例えば、図２６に示されるメモリ２６００のようなメモリの製造に用いることができる。
陰極対ＮＴスイッチ連結を有する垂直配向されたＮＴスイッチ及び垂直配向されたダイオードを備えるＮＶ ＮＴデバイスを用いる不揮発性セルの３次元セル構造物を製造する方法
図２７Ａに示す方法２７１０を用いて、上述したように図２６Ａに示すメモリ２６００に関して説明したものと同様に支持回路及びインターコネクトを形成することができる。方法２７１０は、図３４Ａに示すような半導体基板上及び／又はその内部に支持回路及びインターコネクション３４０１を製造するための公知の半導体産業界の技術デザイン及び製造技術を適用する。支持回路及びインターコネクション３４０１は、半導体基板上側の配線及びビアホールのようなインターコネクション及び半導体基板内のＦＥＴデバイスを含む。
次に、図２７Ｂに示す方法２７３０は、支持回路及びインターコネクション３４０１層の表面上に絶縁体３４０３を堆積して平坦化させる。図３４Ａに示していないが、平面絶縁体３４０３を介するインターコネクト手段を図３５Ａ〜図３５Ｓに関して更に示す。支持回路及びインターコネクション３４０１と、平坦化された絶縁体３４０３の組み合わせを図３４Ａに示すようにメモリ支持構造物３４０５という。
次に、方法は、図３４Ａに示すような絶縁体３４０３の平坦化された表面上に導電体層３４１０を、産業界に公知の方法を用いて、通常、５０〜５００ｎｍの厚さで堆積する。導電体層物質の例としては、Ａｌ、Ａｕ、Ｗ、Ｃｕ、Ｍｏ、Ｐｄ、Ｎｉ、Ｒｕ、Ｔｉ、Ｃｒ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎのような元素金属、ＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷのような金属合金、他の適した導電体、又は導電性窒化物、酸化物、又はＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、ＴｉＳｉｘのようなシリサイドが含まれる。一部では、導電体層３４１０で用いられるような物質をショットキーダイオードのための陽極としても用いられることがあり、そのような場合に、ショットキーダイオードの陽極の形成に用いられたコンタクト層３４１５のような別の層が不要となり、製造方法から省くこともできる。
次に、方法は厚さ１０〜５００ｎｍである選択的な導電性ショットキー陽極コンタクト層３４１５を、例えば、導電体層３４１０の表面上に堆積する。陽極コンタクト層３４１５は、コンタクト層３４１０の形成に用いられる物質と類似したものを用いてもよく（又はコンタクト層３４１５の全体を省略することができ、導電体層３４１０を用いてショットキー陽極を形成することもできる）、又は陽極コンタクト層３４１５物質は、低い順方向電圧降下及び／又は低いダイオード漏洩のような改善したショットキーダイオード特性のための陽極物質の最適化のために選択されてもよい。陽極コンタクト層３４１５は、Ａｌ、Ａｇ、Ａｕ、Ｃａ、Ｃｏ、Ｃｒ、Ｃｕ、Ｆｅ、Ｉｒ、Ｍｇ、Ｍｏ、Ｎａ、Ｎｉ、Ｏｓ、Ｐｂ、Ｐｄ、Ｐｔ、Ｒｂ、Ｒｕ、Ｔｉ、Ｗ、Ｚｎ及びその他元素金属を含むことができる。また、ＣｏＳｉ２、ＭｏＳｉ２、Ｐｄ２Ｓｉ、ＰｔＳｉ、ＲｂＳｉ２、ＴｉＳｉ２、ＷＳｉ２、ＺｒＳｉ２のようなシリサイドが用いられてもよい。
次に、方法は、１０ｎｍ〜５００ｎｍ厚さのＮポリシリコン層３４２０を陽極コンタクト層３４１５の表面上に堆積する。Ｎポリシリコン層３４２０は、例えば１０１４〜１０１７ドーパントａｔｏｍｓ／ｃｍ３のヒ素又はリンでドープできる。Ｎポリシリコン層３４２０を用いてショットキーダイオードの陰極を形成することができる。ドープレベルに加え、Ｎポリシリコン層３４２０のポリシリコン結晶サイズ（又は粒子構造）も公知の産業界の堆積方法によって制御できる。また、公知の産業界のＳＯＩ堆積方法を用いることができ、当該ＳＯＩ堆積方法は、単結晶（もはやポリシリコンではない）、又はほぼ単結晶のポリシリコン領域をもたらす。
次に、メモリ支持構造物３４０５を完成し、アレイ配線層として用いることのできる導電体層３４１０を堆積し、次いでショットキーダイオード形成層３４１５及び３４２０の堆積を完了した後、方法は抵抗型コンタクト層を形成するために、図３４Ａに示すようにＮポリシリコン層３４２０の表面上にＮ＋ポリシリコン層３４２５を堆積する。通常、Ｎ＋ポリシリコン層３４２５は、例えば１０２０ドーパントａｔｏｍｓ／ｃｍ３のヒ素又はリンでドープされ、例えば２０〜４００ｎｍの厚さを有する。
製造プロセスにおける現段階では、その他の方法で、図２８Ａに示すようなショットキーダイオードベース陰極対ＮＴスイッチ構造物を用いて、ＮＶ ＮＴダイオードを製造することができる。しかし、例えば図２８Ｂに関して上述したように、ショットキーダイオード代りに、ＰＮダイオードを用いてＮＶ ＮＴダイオードを形成することができる。そのため、もう１つの方法として、代案のＰＮダイオード製造方法が図３４Ａ１に示される。
また、上述し、かつ図３４Ａに関する方法２７００を用いて、図３４Ａ１の製造を説明することもできる。ショットキーダイオードとＰＮダイオードの間の、例えばターンオン電圧のようなダイオード特性の偏差を収容するために、個別的な回路内に導入できる許容可能な小さな変化を除いては、図３４Ａ１に示す支持回路及びインターコネクション３４０１’は、図３４Ａに示す支持回路及びインターコネクション３４０１に対応する。
次に、方法は、図３４Ａ１に示すように平坦化された絶縁体３４０３’を支持回路及びインターコネクション３４０１’の表面上に堆積する。ダイオード特性の偏差を収容するために、絶縁体３４０３’内に導入できる許容可能な小さな変化を除いては、平坦化された絶縁体３４０３’は、平坦化された絶縁体３４０３に対応する。それによって、図３４Ａ１に関して更に説明した平坦化された絶縁体３４０３’と、支持回路及びインターコネクション３４０１’に導入できる小さな変化を除いては、メモリ支持構造物３４０５’は、支持構造物３４０５と類似する。
次に、方法は、図３４Ａに関して更に説明した導電体層３４１０の厚さ及び物質と類似する図３４Ａ１に示すような平坦化された絶縁体３４０３’の表面と接触する導電体層３４１０’を堆積する。
次に、方法は、図３４Ａ１に示すように導電体層３４１０’の表面上に厚さ１０ｎｍ〜５００ｎｍであるＰポリシリコン層３４１７を堆積する。Ｐポリシリコン層３４１７は、例えば１０１４〜１０１７ドーパントａｔｏｍｓ／ｃｍ３のホウ素でドープできる。Ｐポリシリコン層３４１７は、ＰＮダイオードの陽極の形成に用いられる。ドープレベルに加え、Ｐポリシリコン層３４１７のポリシリコン結晶サイズも公知の産業界の堆積方法によって制御できる。また、公知の産業界のＳＯＩ堆積方法を用いることができ、当該ＳＯＩ堆積方法は、単結晶（もはやポリシリコンではない）、又はほぼ単結晶のポリシリコン領域をもたらす。
次に、方法はＰＮダイオードの陰極の形成に用いることのできるＰポリシリコン層３４１７の表面上に厚さ１０ｎｍ〜５００ｎｍであるＮポリシリコン層３４２０’を堆積する。Ｎポリシリコン層３４２０’は、例えば１０１４〜１０１７ドーパントａｔｏｍｓ／ｃｍ３のヒ素又はリンでドープできる。ドープレベルに加え、Ｎポリシリコン層３４２０’のポリシリコン結晶サイズ（粒構造）も公知の産業界の堆積方法によって制御できる。また、公知の産業界のＳＯＩ堆積方法を用いることができ、当該ＳＯＩ堆積方法は、単結晶（もはやポリシリコンではない）、又はほぼ単結晶のポリシリコン領域をもたらす。
次に、メモリ支持構造物３４０５’を完成し、アレイ配線層として用いることのできる導電体層３４１０’を堆積し、次いでＰＮダイオード形成層３４１７及び３４２０’の堆積を完了した後、図３４Ａ１に示すように抵抗型コンタクト層を形成するために、Ｎポリシリコン層３４２０’上にＮ＋ポリシリコン層３４２５’を堆積する。通常、Ｎ＋ポリシリコン層３４２５’は、例えば１０２０ドーパントａｔｏｍｓ／ｃｍ３のヒ素又はリンでドープされ、例えば２０〜４００ｎｍの厚さを有する。
製造方法に関する説明は、図２８Ａに示す断面２８００に対応するＮＶ ＮＴダイオードセル構造物を形成するために、図３４Ａに関して説明したショットキーダイオードベース構造物でも継続的に適用できる。しかし、このような製造方法はまた図２８Ｂに示す断面２８００’に対応するＮＶ ＮＴダイオードセル構造物を形成するために、図３４Ａ１に関して説明したＰＮダイオードベース構造物にも適用できる。
製造プロセスにおける現段階では、方法は図３４Ｂに示すようにＮ＋ポリシリコン層３４２５の表面上にコンタクト層３４３０を堆積する。コンタクト層３４３０は、例えば、１０〜５００ｎｍの厚さを有することができる。コンタクト層３４３０は、例えば、Ａｌ、Ａｕ、Ｗ、Ｃｕ、Ｍｏ、Ｐｄ、Ｎｉ、Ｒｕ、Ｔｉ、Ｃｒ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎのような元素金属、及びＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷのような金属合金、その他適した導電体、又は導電性窒化物、酸化物、又はＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、ＴｉＳｉｘのようなシリサイドを用いて形成できる。
次に、方法は、図３４Ｂに示すように絶縁体層３４３５をコンタクト層３４３０上に堆積する。絶縁体層３４３５の厚さは好ましく制御でき、一部の実施例において、図３４Ｉに関して更に後述するように垂直配向された不揮発性ナノチューブスイッチのチャネル長の決定に用いることができる。絶縁体層３４３５の厚さは、例えば５ｎｍ未満から２５０ｎｍ超過の範囲内で変化できる。絶縁体３４３５は、ＣＭＯＳ産業界又はパッケージング産業界に公知の任意の絶縁体物質、例えばＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ＢｅＯ、ポリイミド、ＰＳＧ（リンケイ酸ガラス）、フォトレジスト、ＰＶＤＦ（ポリフッ化ビニリデン）、スパッタガラス、エポキシガラス、その他誘電体及びＡｌ２Ｏ３層で覆われたＰＶＤＦのような誘電体の組み合わせのような物質で形成できる。例えば米国特許出願第１１／２８０，７８６号に多様な誘電体の一部が開示されている。
次に、方法は、図３４Ｂに示すように絶縁体層３４３５上にコンタクト層３４４０を堆積する。コンタクト層３４４０は、例えば１０〜５００ｎｍの厚さを有することができ、上述したコンタクト層３４３０に関して説明した物質と類似する多様な導電体物質を用いて形成できる。
次に、方法は、図３４Ｃに示すようにコンタクト層３４４０上に犠牲層３４４１を堆積する。犠牲層３４４１の厚さは、例えば１０〜５００ｎｍであり得、コンタクト層３４３０、半導体層３４２０、３４２５、及び絶縁体層３４３５に関して更に説明した物質のような導電体、半導体、又は絶縁体物質を用いて形成できる。
次に、方法は公知の産業界方法を用いて、図３４Ｃに示すように犠牲層３４４１の上部表面上に堆積したマスキング層３４４２のようなマスキング層を堆積してパターニングする。マスク開口部が、例えば平面絶縁体層３４０３内の整列マスクと整列できるが、当該整列は重要なものではない。
次いで、図３４Ｄに示すように公知の産業界方法を用いて、コンタクト層３４４０の表面で止まる犠牲層３４４１を介するＸ方向への寸法ＤＯＰＥＮ−１の開口部を形成するために、方法が犠牲層３４４１を方向性エッチングする。犠牲領域３４４１’及び３４４１”の垂直エッジに対して自己整列されて配置された垂直ナノチューブチャネル素子を含む２つのメモリセルは、以下に更に説明するように形成される。Ｘ方向への寸法ＤＯＰＥＮ−１は約３Ｆであり、このときＦは、最小フォトリソグラフィ寸法である。６５ｎｍ技術ノードの場合、寸法ＤＯＰＥＮ−１は１９５ｎｍであり、これは最小寸法ではなく、それによって如何なる技術的ノードでも臨界的ではない寸法となる。プロセスにおける現段階では、以下に更に説明するように犠牲領域３４４１’及び３４４１”の内表面からの距離Ｒに垂直側壁を位置付けるために、側壁スペーサ技術が用いられる。
次に、図３４Ｅに示すように、方法は等角犠牲層３４４３を堆積する。一部の実施例において、等角犠牲層３４４３の厚さはＲとして選択され、このような例では約Ｆ／２として選択される。このような例において、Ｒが約Ｆ／２であり、Ｆが約６５ｎｍであるため、等角犠牲層３４４３の厚さは約３２．５ｎｍとなる。等角犠牲層３４４３は、上述した犠牲層３４４１を形成するために用いられる物質と類似する導電体、半導体、又は絶縁体物質を用いて形成できる。
次に、方法は、例えば反応性イオンエッチング（ＲＩＥ）、即ち公知の産業界方法を用いて、等角犠牲層３４４３を方向性エッチングし、寸法ＤＯＰＥＮ−２の開口部３４４４と、犠牲領域３４４３’及び３４４３”を形成し、当該犠牲領域は図３４Ｆに示すようにＸ方向への距離Ｒだけ犠牲領域３４４１’及び３４４１”各々の内側垂直側壁から自己整列されて分離される垂直側壁を備える。このような例において、距離Ｒは、Ｆ／２又は約３２．５ｎｍとほぼ等しい。６５ｎｍ技術ノードの場合、開口部３４４４の寸法ＤＯＰＥＮ−２は、約２Ｆ又は約１３０ｎｍであり、これは臨界的な寸法ではない。
次に、方法は、コンタクト層３４４０を介して絶縁体層３４３５の上部表面まで開口部を方向性エッチングする。例えばＲＩＥを用いた方向性エッチングは、コンタクト層３４４０内に約２Ｆ（当該例では１３０ｎｍ）の開口部サイズＤＯＰＥＮ−２を形成し、図３４Ｇに示すように側壁コンタクト領域３４４０’及び３４４０”を形成する。
次に、方法は、絶縁体層３４３５を介してコンタクト層３４４０の上部表面まで開口部を方向性エッチングする。例えばＲＩＥを用いた方向性エッチングは、絶縁体層３４３５内に約２Ｆ（当該例では１３０ｎｍ）の寸法ＤＯＰＥＮ−２の開口部３４４４’を形成し、図３４Ｈに示すように絶縁体領域３４３５’及び３４３５”を形成する。
次に、方法は、図３４Ｉに示すように開口部３４４４’の側壁上に垂直（Ｚ）配向された等角ナノチューブ素子３４４５を堆積する。開口部３４４４’の寸法は、開口部３４４４の寸法とほぼ等しい。等角ナノチューブ素子３４４５の厚さは、例えば０．５〜２０ｎｍであり得、スピンオン及びスプレーオン方法のような堆積方法を用いて単層又は多層として製造できる。ナノチューブ素子の製造方法は、参照のためにここに引用する特許文献に詳述されている。
ナノチューブ素子３４４５がコンタクト層３４３０及び側壁コンタクト領域３４４０’及び３４４０”の側壁と接触するため、即ち絶縁体領域３４３５’及び３４３５”の厚さによって各々分離されるため、２つの不揮発性ナノチューブスイッチチャネル領域は、図３４Ｉに示すように５ｎｍ〜２５０ｎｍ範囲の絶縁体領域３４３５’及び３４３５”の厚さに対応するＺ方向へのチャネル長ＬＳＷ−ＣＨを有するように部分的に形成される（チャネル幅は規定していない）。ナノチューブ素子３４４５の垂直（Ｚ軸）部分は、自己整列された距離Ｒによって犠牲領域３４４１’及び３４４１”の内側垂直側壁から分離される。これら部分的に形成された垂直不揮発性ナノチューブスイッチは、図７Ｂに示す各々のメモリストレージ領域７６０Ａ及び７６０Ｂの垂直配向された不揮発性ナノチューブ素子７６５及び７６５’と類似する。等角ナノチューブ素子３４４５も、図３４Ｉに示すように、犠牲領域３４４３’及び３４４３”及び犠牲領域３４４１’及び３４４１”と接触する。
次に、方法は、図３４Ｊに示すように、等角絶縁体層３４５０を絶縁及び保護層としてナノチューブ素子３４４５上に堆積して、開口部３４４４’を開口部３４５１に縮小する。等角絶縁体３４５０及び等角ナノチューブ素子３４４５の追加を除いては、開口部３４５１は開口部３４４４’と類似する。等角絶縁体３４５０は厚さが、例えば５〜２００ｎｍであり、ＣＭＯＳ産業界又はパッケージング産業界に公知の任意の絶縁体物質、例えばＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ＢｅＯ、ポリイミド、ＰＳＧ（リンケイ酸ガラス）、フォトレジスト、ＰＶＤＦ（ポリフッ化ビニルテン）、スパッタガラス、エポキシガラス、その他誘電体及びＡｌ２Ｏ３層で覆われたＰＶＤＦのような誘電体の組み合わせのような物質で形成できる。絶縁体３４５０は、高密度プラズマ（ＨＤＰ）蒸着からナノチューブ素子３４４５の保護を十分に保障する厚さに堆積される。
プロセスにおける現段階では、絶縁体３４５０の側壁（垂直表面）の厚さを増加させないか又はほとんど増加させないで、水平面上で垂直（Ｚ方向）方向に絶縁体３４５０の底部の厚さを増大させることで、開口部３４５１を部分的に充填して絶縁体３４５０’を形成するのが好ましい。誘電体層を用いて開口部を充填するためのＨＤＰ蒸着を用いる例示的な産業界方法は、例えば、参照のためにその全体内容をここに引用する米国特許第４，９１６，０８７号に開示されている。しかし、米国特許第４，９１６，０８７号では、水平及び垂直表面上に誘電体を堆積することで開口部を充填する。その代りに、他の方向性ＨＤＰ絶縁体堆積方法を用いることができ、例えば好ましい厚さ制御によって９０％超過の絶縁体が水平面上に堆積され、１０％未満の絶縁体が垂直表面上に堆積されるように、誘電体を方向性堆積することができる。短い等方性エッチングを用いて垂直表面上に堆積された絶縁体を除去することができる。付加的な誘電体の厚さは臨界的ではない。付加的な誘電体は、等角絶縁体３４５０物質と同じ又は異なり得る。ナノチューブ素子に関する誘電体の選択については、米国特許出願第１１／２８０，７８６号に詳述されている。
次に、方法は、選択的なＨＤＰ絶縁体蒸着のような公知の産業界方法を用いて、開口部３４５１内で絶縁体を方向性堆積し、図３４Ｋで上部表面上及び開口部３４５１’内の絶縁体３４５０’に示すように、主に水平面上で絶縁体の厚さを増大させる。
次に、図３４Ｌに示すように、方法は、ＴＥＯＳ開口部３４５１’の充填のように絶縁体３４５２を堆積して平坦化する。
次に、図３４Ｍに示すように絶縁体３４５０’の上部及び下部のナノチューブ素子３４４５の上部を除去するために、方法は、図３４Ｌに示す構造物を平坦化させる。犠牲領域３４４１’、３４４１”、３４４３’、３４４３”の上部をＣＭＰエッチングの停止基準層として用いることができる。上部の水平層が除去されたことを除いては、絶縁体３４５０”は絶縁体３４５０’と同じである。上部の水平層が除去されたことを除いては、ナノチューブ素子３４４５’は、ナノチューブ素子３４４５と同じである。絶縁体の厚が減少されたことを除いては、絶縁体３４５２’は絶縁体３４５２と同じである。
次に、方法は、犠牲領域３４４３’及び３４４３”及び絶縁体３４５２’をエッチング（除去）する。等角絶縁体３４５０”及びナノチューブ素子３４４５’の露出した垂直側壁が図３４Ｎに示すように保持される。
次に、方法は、図３４Ｏに示すように、ナノチューブ素子３４４５’の露出した部分をエッチング（除去）してナノチューブ素子３４４５”を形成する。ナノチューブファブリック及び素子をエッチングする方法は、参照のためにここに引用する特許文献に詳述されている。
次いで、等方性エッチングのような方法は、絶縁体３４５０’の露出した部分を除去して絶縁体３４５０’’’を形成する。
プロセスにおける現段階では、以下に更に説明するように、Ｘ方向に沿って自己整列されたセル寸法を規定するために使われる自己整列されたトレンチ領域を規定するために、及びナノチューブ素子コンタクトの上部を形成するために、以下に更に説明するように側壁スペーサ方法が適用されて、以下に更に説明するように製造プロセスに従って導電体によって更に取り替えられる自己整列された犠牲領域を形成する。マスキング及び整列を必要とせずに自己整列された構造物を形成するための側壁スペーサ方法を用いることで、最小のセル面積が達成される。
このような例において、図３４Ｐ及び図３４Ｑに関して、Ｘ寸法Ｆの自己整列された犠牲領域が図３４Ｅ及び図３４Ｆで用いられたものと類似する方法を用いて形成される。次に、方法は、図３４Ｐに示すように等角犠牲層３４５５を堆積する。等角犠牲層３４５５の厚さはＦとして選択される。このような例において、Ｆが約６５ｎｍであるため、等角犠牲層３４５５の厚さは約６５ｎｍとなる。等角犠牲層３４５５は、上述した犠牲層３４４１及び３４４３の形成に用いられる物質と類似する導電体、半導体、又は絶縁体を用いて形成できる。
次に、方法は、例えば反応性イオンエッチング（ＲＩＥ）を用いて、即ち公知の産業界方法を用いて等角犠牲層３４５５を方向性エッチングし、寸法がほぼＦである開口部３４５１”を形成し、このような例において、Ｆは図３４Ｑに示すように約６５ｎｍである。開口部３４５１”の内側壁は、犠牲領域３４５５’及び３４５５”によって規定され、犠牲領域３４４１’及び３４４１”の内側壁に対して自己整列され、約Ｆの距離だけ分離される。以下に更に説明するように、ナノチューブコンタクト領域の上部の一側部を形成し、Ｘ方向にセルの一側部を規定するために、これら内側壁が用いられる。
次に、方法は、図３４Ｒに示すように犠牲領域３４５５’、３４５５”、３４４１’、３４４１”と同一平面上の犠牲領域３４５６を形成するように犠牲層を堆積して平坦化する。
次に、方法は、図３４Ｓに示すように、犠牲領域３４５６の厚さを減少させて犠牲領域３４５８を形成し、犠牲領域３４５５’及び３４５５”の厚さを減少させて犠牲領域３４５５−１及び３４５５−２を各々形成し、そして犠牲領域３４４１’及び３４４１”の厚さを減少させて犠牲領域３４５８’及び３４５８”を各々形成するために、ＣＭＰエッチングを適用する。同一平面上の犠牲領域３４５８、３４５８’、３４５８”、３４５５−１、３４５５−２は、例えば１０ｎｍ〜２００ｎｍの厚さを有する。
プロセスにおける現段階では、陰極対ナノチューブ連結を有する１つのＮＶ ＮＴダイオードを用いる３Ｄセルに対するＸ方向に沿った外側セル寸法を規定する方法を用いて、犠牲領域３４５５−１及び３４５５−２をトレンチの方向性エッチングのためのマスキング層として用いることができる。共同発明者であるＢｅｒｔｉｎに許与された米国特許第５，６７０，８０３号には、同時にトレンチ規定された側壁寸法を有する３Ｄアレイ（当該例では、３Ｄ−ＳＲＡＭ）構造物が開示されている。当該構造物は、複数の整列段階を避けるために、絶縁領域及びドープされたシリコンの複数層によるトレンチカットによって同時に規定される垂直側壁を含む。そのようなトレンチ方向性選択的エッチング方法は、複数の導電体、半導体、及び酸化物層によってカットすることができ、下側の半導体基板と３Ｄアレイ構造物の間の支持絶縁体（ＳｉＯ２）層の上部表面上で止まる。トレンチ３４５９が先に形成され、次いで絶縁体で充填されて平坦化される。その後、トレンチ３４５９’及び３４５９”が同時に形成され、以下に更に説明するように、充填されて平坦化される。メモリアレイ構造物を形成するとき、他の対応トレンチ（図示せず）もエッチングされる。トレンチ領域３４５９、３４５９’、３４５９”の形成し、次いでトレンチを充填して絶縁トレンチ領域を形成するために用いることのできる例示的な方法段階を以下に更に説明する。
以下に更に説明するように形成されるトレンチ領域３４５９’及び３４５９”の位置を規定する犠牲領域３４５８’及び３４５８”が犠牲的な非臨界性マスキング層（図示せず）で閉塞され得る一方、方法は、反応性イオンエッチング（ＲＩＥ）のような公知の方向性の選択的エッチング方法を用いてトレンチ３４６９を形成する。トレンチ３４５９は、Ｘ方向に沿って２つの対向する垂直側壁のうち第１垂直側壁を形成し、ＮＶ ＮＴダイオードセルの一側部を形成する。また、以下で更に形成されるトレンチ領域３４５９の位置を規定する犠牲領域３４５８が、非臨界的なマスキング層を必要とせず、犠牲領域３４５８’及び３４５８”に対して選択的にエッチングされ得る。
まず、方法は、図３４Ｔに示すように、公知の産業界方法を用いて、犠牲領域３４５８の露出した領域（部分）を方向性選択エッチング（除去）する。
次に、図３４Ｕに示すように、公知の産業界方法を用いて、方法は、等角絶縁体３４５０’’’の露出した領域（部分）を選択的にエッチング（除去）し、等角絶縁体３４５０−１及び３４５０−２を形成する。
次に、方法は、図３４Ｕに示すように、ナノチューブ素子３４４５”の露出した領域を選択的にエッチングして、ナノチューブ素子３４４５−１及び３４３５−２を形成する。ナノチューブ素子エッチング方法は、参照のためにここに引用する特許文献に詳述されている。
次に、方法は、公知の産業界方法を用いて、コンタクト層３４３０の露出した領域を選択的にエッチングする。
次に、方法は、公知の産業界方法を用いて、Ｎ＋ポリシリコン層３４２５の露出した領域を選択的にエッチングする。
次に、方法は、公知の産業界方法を用いて、Ｎポリシリコン層３４２０の露出した領域を選択的にエッチングする。
次に、方法は、公知の産業界方法を用いて、コンタクト層３４１５の露出した領域を選択的にエッチングする。
次いで、方法は、公知の産業界方法を用いて、導電体層３４１０の露出した領域を選択的にエッチングしてトレンチ３４５９を形成する。方向性エッチングは、平面絶縁体３４０３の表面で止まる。
次に、方法は、図３４Ｖに示すように公知の産業界方法を用いて、例えばＴＥＯＳ形成絶縁体３４６０のような絶縁体を用いて、トレンチ３４５９を充填して平坦化する。
次に、方法は、絶縁体３４６０にかけて非臨界的なマスク領域（図示せず）を形成する。
次に、図３４Ｗに示すように犠牲領域３４５８’及び３４５８”が選択的にエッチング（除去）される。犠牲領域３４５８’及び３４５８”が除去され、絶縁体３４６０がマスク層（図示せず）によって保護される状態で、方法は、ＲＩＥのような公知の方向性の選択的エッチング技術を用いてトレンチ３４６９’及び３４６９”を形成する。トレンチ３４５９’及び３４５９”は、ＮＶ ＮＴダイオードセルのＸ方向に第２垂直Ｚ側壁を形成する。
まず、方法は、図３４Ｘに示すように、公知の産業界方法を用いて、コンタクト３４４０’及び３４４０”の露出した部分を方向性に選択エッチング（除去）し、半導体層３４３５’及び３４３５”の上部表面の一部を露出させてコンタクト３４４０−１及び３４４０−２領域を形成する。
次に、方法は、公知の産業界方法を用いて、絶縁体領域３４３５’及び３４３５”の露出した部分を選択的にエッチングして絶縁体領域３４３５−１及び３４３５−２を形成する。
次に、方法は、公知の産業界方法を用いて、コンタクト領域３４３０’及び３４３０”の露出した部分を選択的にエッチングしてコンタクト領域３４３０−１及び３４３０−２を形成する。
次に、方法は、公知の産業界方法を用いて、Ｎ＋ポリシリコン層３４２５’及び３４２５”の露出した部分を選択的にエッチングしてＮ＋ポリシリコン領域３４２５−１及び３４２５−２を形成する。
次に、方法は、図３４Ｘに示すように、公知の産業界方法を用いて、Ｎポリシリコン層３４２０’及び３４２０”の露出した部分を選択的にエッチングしてＮポリシリコン領域３４２０−１及び３４２０−２を形成する。
次に、方法は、公知の産業界方法を用いて、コンタクト層３４１５’及び３４１５”の露出した領域を選択的にエッチングしてコンタクト領域３４１５−１及び３４１５−２を形成する。
次いで、方法は、公知の産業界方法を用いて、導電体層３４１０’及び３４１０”の露出した部分を選択的にエッチングしてビットライン３４１０−１（ＢＬ０）及び３４１０−２（ＢＬ１）を形成する。図３４Ｘに示すように平面絶縁体３４０３の表面で方向性エッチングが止まる。
次に、方法は、図３４Ｙに示すように、ＴＥＯＳのような絶縁体を堆積して平坦化し、各々の絶縁体３４６０’及び３４６０”でトレンチ開口部３４５９’及び３４５９”を充填する。
次に、方法は、犠牲領域３４５５−１及び３４５５−２をエッチング（除去）する。
次に、方法は、図３４Ｚ及び図３４ＡＡに示すように、導電体３４６５’を堆積して平坦化し、上部層コンタクト３４６５−１及び３４６５−２を形成する。
次に、公知の産業界方法を用いて、方法は、図３４ＢＢに示すように、導電体層３４７１を堆積して平坦化し、断面３４７０を形成する。断面３４７０は、図２８Ａに示す断面２８００に対応する。プロセス製造が図３４Ａに代わって図３４Ａ１から始まれば、上述した方法は図２８Ｂに示す断面２８００’に対応する断面（図示せず）を形成する。
プロセスにおける現段階では、図３４ＢＢに示す断面３４７０が製造され、Ｘ方向に規定された１Ｆ（ここでＦは、最小フィーチャーサイズである）のＮＶ ＮＴダイオードセル寸法と共に対応するアレイビットラインを含む。次に、図３４ＢＢに示す断面３４７０に関して上述したものと類似する方向性トレンチエッチングプロセスによって、Ｙ方向の寸法を規定するために用いられるセル寸法が形成される。Ｙ方向に沿った寸法を規定するために用いられるトレンチは、Ｘ方向の寸法を規定するために用いられるトレンチに対してほぼ直交する。このような例において、Ｙ方向のセル特性は、Ｘ方向寸法に関して上述した自己整列技術を必要としない。Ｙ方向の構造物の断面を図３４ＢＢに示す断面（Ａ−Ａ’）に関して説明する。
次に、図３４ＣＣに示すように、方法は、ワードライン層３４７１の表面上にマスキング層３４７３のようなマスキング層を堆積してパターニングする。マスキング層３４７３は、平面絶縁体３４０３内の整列マークに対して非臨界的に整列されてもよい。マスキング層３４７３内の開口部３４７４、３４７４’、３４７４”は、トレンチ方向性エッチング領域の位置を決定し、このような場合に、トレンチはビットライン３４１０−１（ＢＬ０）のようなビットラインに対してほぼ直交する。
次に、方法は、マスキング層３４７３内の各々の開口部３４７４、３４７４’、３４７４”に対応するトレンチ３４７５、３４７５’、３４７５”を形成する。トレンチ３４７５、３４７５’、３４７５”は、図３４ＤＤに示すように、ＮＶ ＮＴダイオードセルの２つの対向側部を形成するＹ方向の垂直側壁の２つの側部を形成する。
次いで、方法は、図３４ＤＤに示すように、ワードライン３４７１−１（ＷＬ０）及び３４７１−２（ＷＬ１）を形成するために、公知の産業界方法を用いて、図３４ＤＤに示すワードライン層３４７１の露出した部分を方向性の選択的エッチング（除去）をする。
次に、方法は、図３４ＤＤに示すように、コンタクト３４６５−１’及び３４６５−１”を形成するために、公知の産業界方法を用いて、図３４ＣＣに示すコンタクト領域３４６５−１の露出した部分を選択的にエッチングする。
次に、方法は、図３４ＤＤに示すように、コンタクト３４４０−１’及び３４４０−１”、等角絶縁体領域（図３４ＤＤ断面Ａ−Ａ’に図示せず）、及びナノチューブ素子３４４５−１’及び３４４５−１”を形成するために、公知の産業界方法を用いて、図３４ＢＢに示すコンタクト領域３４４０−１、ナノチューブ素子３４５５−１、及び等角絶縁体３４５０−１の露出した部分を選択的にエッチングする。
次に、方法は、図３４ＤＤに示す絶縁体領域及び等角絶縁体領域（図３４ＤＤ断面Ａ−Ａ’に図示せず）、及びナノチューブ素子３４４５−１’及び３４４５−１”を形成するために、公知の産業界方法を用いて、図３４ＢＢに示す絶縁体３４３５−１、ナノチューブ素子３４５５−１、及び等角絶縁体３４５０−１の露出した部分を選択的にエッチングする。
次に、方法は、公知の産業界方法を用いて、図３４ＢＢ及び図３４ＣＣに示すコンタクト領域３４３０−１及び３４３０−２の露出した部分を選択的にエッチングし、図３４ＤＤ（断面Ａ−Ａ’）に示すコンタクト３４３０−１’及び３４３０−１”を形成する。
次に、方法は、公知の産業界方法を用いて、図３４ＢＢに示すＮ＋ポリシリコン領域３４２５−１及び３４２５−２の露出した部分を選択的にエッチングし、図３４ＤＤ（断面Ａ−Ａ’）に示すＮ＋ポリシリコン領域３４２５−１’及び３４２５−１”を形成する。
次に、方法は、公知の産業界方法を用いて、図３４ＢＢに示すＮポリシリコン領域３４２０−１及び３４２０−２の露出した部分を選択的にエッチングし、図３４ＤＤ（断面Ａ−Ａ’）に示すＮポリシリコン領域３４２０−１’及び３４２０−１”を形成する。
次いで、方法は、公知の産業界方法を用いて、図３４ＢＢに示すコンタクト領域３４１５−１及び３４１５の露出した部分を選択的にエッチングし、図３４ＤＤ（断面Ａ−Ａ’）に示す絶縁体３４１５−１’及び３４１５−１”を形成する。方向性エッチングは、ビットライン３４１０−１の表面で止まる。
次に、図３４ＥＥに示すような公知の産業界方法を用いて、方法は、絶縁体３４７６を堆積する。例えば、絶縁体３４７６はＴＥＯＳであり得る。
次いで、方法は、公知の産業界方法を用いて、絶縁体３４７６’を形成するために、絶縁体３４７６を平坦化し、図３４ＦＦに示す断面３４７０’を形成する。図３４ＦＦに示す断面３４７０’及び３４ＢＢに示す断面３４７０は、同一の不動態化されたＮＶ ＮＴダイオード垂直配向セルの２つの代表的な断面である。図３４ＢＢに示す断面３４７０は、図２８Ａに示す断面２８００に対応する。
プロセスにおける現段階では、各々の図３４ＢＢ及び３４ＦＦに示す断面３４７０及び３４７０’が製造され、不揮発性ナノチューブ素子の垂直配向されたチャネル長ＬＳＷ−ＣＨ及び水平配向されたチャネル幅ＷＳＷ−ＣＨが規定され、このとき、Ｘ方向で１ＦかつＹ方向で１Ｆである全体のＮＶ ＮＴダイオードセル寸法及び対応するビット及びワードアレイラインも含まれる。断面３４７０は、Ｘ方向の２つの隣接する垂直配向された陰極対ナノチューブ型の不揮発性ナノチューブダイオードベースセルの断面であり、断面３４７０’は、Ｙ方向の２つの隣接する垂直配向された陰極対ナノチューブ型の不揮発性ナノチューブダイオードベースセルの断面である。断面３４７０及び断面３４７０’は、対応するワードライン及びビットラインアレイラインを含む。不揮発性ナノチューブダイオードは、各々１Ｆ×１Ｆ面積を占有する断面３４７０及び断面３４７０’に示す各セル内のステアリング及びストレージ素子を形成する。隣接するセル間の間隔は１Ｆであり、それによってセル周期はＸ及びＹ方向の何れでも２Ｆほどに小さくなることができる。それによって、１つのビットは４Ｆ２ほどに小さい面積を占有することができる。例えば、６５ｎｍ技術ノードでセル面積は０．０２μｍ２未満である。
陰極対スイッチ連結を有する水平配向されたＮＴスイッチ及び垂直配向されたダイオードを備えるＮＶ ＮＴダイオードを用いる不揮発性セルの３次元セル構造物を製造する方法
図２７Ａに示す方法２７１０を用いて、上述したように、図２６Ａに示すメモリ２６００に関して説明したものと同様に支持回路及びインターコネクトを形成することができる。例示的な方法２７１０は、図３５Ａに示すような半導体基板上及びその内部に支持回路及びインターコネクション３５０１を製造するための公知の半導体産業界技術デザイン及び製造技術を適用する。支持回路及びインターコネクション３５０１は、例えば半導体基板上側の配線及びビアホールのようなインターコネクション及び半導体基板内のＦＥＴデバイスを含むことができる。
次に、図２７Ｂに示す方法２７３０は、支持回路及びインターコネクション３５０１層の表面上に絶縁体３５０３を堆積して平坦化させる。
次に、方法は、図３５Ａに示すように、平面絶縁体３５０３を介するインターコネクトコンタクト３５０７を形成する。絶縁体３５０３を介するコンタクト３５０７は、支持回路及びインターコネクション３５０１と接触する。支持回路及びインターコネクション３５０１と平坦化された絶縁体３５０３の組み合わせを、図３５Ａに示すようなメモリ支持構造物３５０５という。
次に、方法は、図３５Ａに示すような絶縁体３５０３の平坦化された表面上に導電体層３５１０を、産業界で公知の方法を用いて、通常５０〜５００ｎｍの厚さで堆積する。平面絶縁体３５０３を介するコンタクト３５０７は、導電体層３５１０を支持回路及びインターコネクション３５０１と連結する。導電体層３５１０及びコンタクト３５０７物質の例としては、Ａｌ、Ａｕ、Ｗ、Ｃｕ、Ｍｏ、Ｐｄ、Ｎｉ、Ｒｕ、Ｔｉ、Ｃｒ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎのような元素金属、及びＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷのような金属合金、他の適した導電体、又は導電性窒化物、酸化物、又はＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、ＴｉＳｉｘのようなシリサイドが含まれる。また、導電体層３４１０で用いられるような物質は、アレイラインを形成するため及びショットキーダイオードのための陽極を形成するたに用いられてもよい。
次に、方法は、厚さ１０〜５００ｎｍであるＮポリシリコン層３５２０を導電体層３５１０の表面上に堆積する。Ｎポリシリコン層３５２０は、例えば１０１４〜１０１７ドーパントａｔｏｍｓ／ｃｍ３のヒ素又はリンでドープできる。Ｎポリシリコン層３５２０を用いて、ショットキーダイオードの陰極を形成することができる。ドープレベルに加え、Ｎポリシリコン層３４２０のポリシリコン結晶サイズ（又は粒子構造）も公知の産業界堆積方法によって制御できる。また、公知の産業界ＳＯＩ堆積方法を用いることができ、当該ＳＯＩ堆積方法は、単結晶（もはやポリシリコンではない）又はほぼ単結晶のポリシリコン領域をもたらす。
次に、方法は、抵抗コンタクト層を形成するために、図３５Ａに示すように、Ｎポリシリコン層３５２０の表面上にＮ＋ポリシリコン層３５２５を堆積する。通常、Ｎ＋ポリシリコン層３５２５は、例えば１０２０ドーパントａｔｏｍｓ／ｃｍ３のヒ素又はリンでドープされ、例えば２０〜４００ｎｍの厚さを有する。
次に、方法は、図３５Ｂに示すように、Ｎ＋層３５２５上に絶縁体層３５３０を堆積する。このような絶縁体層３５３０の厚さは、例えば１０ｎｍ〜４００ｎｍ超過の厚さに変化しうる。絶縁体３５３０は、ＣＭＯＳ産業界又はパッケージング産業界で公知の任意の絶縁体、例えばＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ＢｅＯ、ポリイミド、ＰＳＧ（リンケイ酸ガラス）、フォトレジスト、ＰＶＤＦ（ポリフッ化ビニリデン）、スパッタガラス、エポキシガラス、その他誘電体及びＡｌ２Ｏ３層で覆われたＰＶＤＦのような誘電体の組み合わせのような物質で形成でき、例えば米国特許出願第１１／２８０，７８６号に多様な誘電体の一部が開示されている。
製造プロセスにおける現段階では、方法は図３５Ｂに示すように、絶縁体層３５３０の表面上にコンタクト層３５３５を堆積する。コンタクト層３５３５は、例えば１０〜５００ｎｍの厚さを有することができる。コンタクト層３５３５は、例えばＡｌ、Ａｕ、Ｗ、Ｃｕ、Ｍｏ、Ｐｄ、Ｎｉ、Ｒｕ、Ｔｉ、Ｃｒ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎのような元素金属、ＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷのような金属合金、他の適した導電体、又は導電性窒化物、酸化物、又はＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、ＴｉＳｉｘのようなシリサイドを用いて形成できる。
次に、方法は、図３５Ｃに示すように、コンタクト層３５３５及び絶縁体３５３０を介して、Ｎ＋ポリシリコン層３５２５の上部表面まで開口部３５３７を方向性エッチングする。方向性エッチングは、例えばＲＩＥを用いることができる。
次に、方法は、図３５Ｄに示すように、Ｎ＋ポリシリコン層３３２５及びコンタクト層３５３５の表面領域と接触する等角絶縁体層３５４０’を絶縁体３５３０及びコンタクト層３５３５の露出した側壁表面領域上に堆積する。等角絶縁体層３５４０’は、例えば厚さ５〜２５０ｎｍであり、ＣＭＯＳ産業界又はパッケージング産業界で公知の任意の絶縁体、例えばＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ＢｅＯ、ポリイミド、ＰＳＧ（リンケイ酸ガラス）、フォトレジスト、ＰＶＤＦ（ポリフッ化ビニリデン）、スパッタガラス、エポキシガラス、その他誘電体及びＡｌ２Ｏ３層で覆われたＰＶＤＦのような誘電体の組み合わせのような物質で形成できる。絶縁体３５４０’は、図３５Ｉに関して更に後述するように、ナノチューブ素子のチャネル長領域を形成する厚さまで堆積し、図３５Ｇに関して更に後述するコンタクトをコンタクト３５３５との接触から絶縁させる。
次に、方法は、ＲＩＥのような公知の産業界方法を用いて、絶縁体３５４０’を方向性にエッチングし、図３５Ｉに関して更に後述するように、ナノチューブ素子のチャネル長を規定する、図３５Ｅに示す側壁スペーサ領域３５４０を形成する。
次に、方法は、図３５Ｆ及び図３５Ｇに示すように、コンタクト３５４５を形成するために、導電体３５４５’を堆積して平坦化する。
次に、方法は、図３５Ｈに示すように、コンタクト３５３５、側壁３５４０、及びコンタクト３５４５によって形成された同一平面上に等角ナノチューブ素子３５５０を堆積する。等角ナノチューブ素子３５５０の厚さは、例えば０．５〜２０ｎｍであり、スピンオン及びスプレーオン方法のような堆積方法を用いて単層又は多層に製造できる。ナノチューブ素子の製造方法は、参照のためにここに引用する特許文献に詳述されている。
次に、方法は、図３５Ｉに示すように、絶縁及び保護層として絶縁体層３５５５をナノチューブ素子３５５０上に堆積する。ナノチューブ素子３５５０のチャネル長ＬＳＷ−ＣＨが側壁スペーサ３５４０の表面寸法によって規定される。絶縁体層３５５５の厚さは、例えば５〜２００ｎｍであり、ＣＭＯＳ産業界又はパッケージング産業界で公知の適切な絶縁体、例えばＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ＢｅＯ、ポリイミド、ＰＳＧ（リンケイ酸ガラス）、フォトレジスト、ＰＶＤＦ（ポリフッ化ビニリデン）、スパッタガラス、エポキシガラス、その他誘電体及びＡｌ２Ｏ３層で覆われたＰＶＤＦのような誘電体の組み合わせのような物質で形成できる。ナノチューブ素子に関する誘電体の選択は、例えば米国特許出願第１１／２８０，７８６号に開示されている。
次に、図３５Ｊに示すように、方法は、コンタクト３５３５の上部まで開口部３５６０をパターニングしてエッチングする。方法は公知の産業界方法を用いて、開口部３５６０の一部をエッチングする。方法は、次いで、例えばアッシング、又は参照のためにここに引用する特許文献に記載されている他の手段を用いて、ナノチューブ素子３５５０の露出した領域をエッチングする。
次に、方法は、図３５Ｋ及び図３５Ｌに示すように、コンタクト３５６５を形成するために、導電体３５６５’を堆積して平坦化する。
次に、図３５Ｌに示すように、マスキング層３５７０がＸ方向にパターニングされ、方向性の選択的トレンチエッチングのための開口部を規定して、図３５Ｍに関して更に後述するトレンチ領域３５７２及び３５７２’を形成する。
次に、方法、は公知の産業界方法を用いて、絶縁体３５５５の露出した部分を選択的にエッチングし、絶縁体領域３５５５’を形成する。
次に、方法は、ナノチューブ素子３５５０の露出した領域を選択的にエッチングし、図３５Ｍに示すように、ナノチューブ素子３５５０’を形成する。ナノチューブ素子のエッチング方法は、参照のためにここに引用する特許文献に詳述されている。
次に、方法は、公知の産業界方法を用いて、コンタクト３５３５の露出した部分を選択的にエッチングし、コンタクト領域３５３５’を形成する。
次に、方法は、絶縁体３５３０の露出した部分を選択的にエッチングし、絶縁体領域３５３０’を形成する。
次に、方法は、公知の産業界方法を用いて、Ｎ＋ポリシリコン層３３２５の露出した部分を選択的にエッチングし、Ｎ＋ポリシリコン層３３２５’を形成する。
次に、方法は、公知の産業界方法を用いて、Ｎポリシリコン層３５２０の露出した部分を選択的にエッチングし、図３５Ｍに示すように、Ｎポリシリコン領域３５２０’を形成する。
次いで、方法は公知の産業界方法を用いて、導電体層３５１０の露出した部分を選択的にエッチングし、ビットライン３５１０’（ＢＬ０）を形成する。図３５Ｍに示すように、方向性エッチングは、平面絶縁体３５０３の表面で止まる。
次に、方法は、トレンチ開口部３５７２及び３５７２’を充填するために、例えばＴＥＯＳのような絶縁体３５７４を堆積し、次いで、方法は絶縁体３５７４を平坦化して、図３５Ｎ及び図３５Ｏに示すような絶縁体３５７４’を形成する。
次に、図３５Ｐに示すように、断面３５８０を形成するために、方法は、公知の産業界方法を用いて、アレイワードラインＷＬ０に対応する導電性層３５７５を堆積して平坦化する。断面３５８０は、図２８Ｃに示す断面２８００”に対応する。以下に更に説明するように、ワードラインＷＬ０配向はＸ方向に沿い、ビットラインＢＬ０配向はＹ軸線に沿う。
プロセスにおける現段階では、図３５Ｐに示す断面３５８０が製造され、Ｘ方向に規定された２〜３Ｆ（ここでＦは、最小フィーチャーサイズである）のＮＶ ＮＴダイオードセル寸法と共に対応するアレイビットラインを含む。次に、図３５Ｐに示す断面３５８０に関して上述したものと類似する方向性トレンチエッチングプロセスによって、Ｙ方向の寸法を規定するために用いられるセル寸法が形成される。Ｙ方向の寸法を規定するために用いられるトレンチは、Ｘ方向の寸法を規定するために用いられるトレンチに対してほぼ直交する。Ｙ方向の構造物の断面は、図３５Ｐに示す断面Ｘ−Ｘ’に関して説明される。
次に、図３５Ｑに示すように、方法は、ワードライン層３５７５’の表面上にマスキング層３５８１のようなマスキング層を堆積してパターニングする。マスキング層３５８１は、平面絶縁体３５０３内の整列マークに対して非臨界的に整列される。マスク層３５８１内の開口部は、トレンチ方向性エッチング領域の位置を決定し、このような場合、トレンチは、ビットライン３５１０’（ＢＬ０）のようなビットラインに対してほぼ直交する。
次に、方法はマスキング層３５８１内の各々の開口部に対応するトレンチ３５８２及び３５８２’を形成する。トレンチ３５８２及び３５８２’は、図３５Ｑに示すように、ＮＶ ＮＴダイオードセルの２つの対向側部を形成するＹ方向の垂直側壁の２つの側部を形成する。
次に、方法は、公知の産業界方法を用いて、図３５Ｐに示すワードライン層３５７５の露出した部分を方向性に選択的エッチング（除去）し、図３５Ｑ（断面Ｘ−Ｘ’）に示すワードライン３５７５’（ＷＬ０）を形成する。
次に、方法は、図３５Ｑ（断面Ｘ−Ｘ’）に示すように、絶縁体３５５５’の露出した部分を選択的にエッチングし、公知の産業界方法を用いて、コンタクト３５６５（図３５Ｑに図示せず）の露出した部分も選択的にエッチングして、図３５Ｑに示すような絶縁体領域３５５５”を形成し、更に図３５Ｑ（断面Ｘ−Ｘ’）に示していない改善されたコンタクト３５６５を形成する。
次に、方法は、ナノチューブ素子３５５０’の露出した部分を選択的にエッチング（除去）し、図３５Ｑに示すようなナノチューブ素子３５５０”を形成する。ナノチューブ素子エッチング方法は、参照のためにここに引用する特許文献に詳述されている。
次に、方法は、コンタクト３５４５の露出した部分を選択的にエッチングして、図３５Ｑ（断面Ｘ−Ｘ’）に示すようなコンタクト３５４５’を形成し、また、方法は側壁スペーサ３５４０の露出した部分を選択的にエッチングして、図３５Ｑに示していない改善された側壁スペーサ３４４０を形成し、更に方法はコンタクト３５３５の露出した部分を選択的にエッチングして、図３５Ｑに示していない改善されたコンタクト３５３５を形成する。
次に、方法は、絶縁体３５３０’の露出した部分を選択的にエッチングし、図３５Ｑ（断面Ｘ−Ｘ’）に示していない改善された絶縁体３５３０’を形成する。
次に、方法は、公知の産業界方法を用いて、図示のＮ＋ポリシリコン領域３５２５’の露出した部分を選択的にエッチングし、図３５Ｑ（断面Ｘ−Ｘ’）に示すＮ＋ポリシリコン領域３５２５”を形成する。
次に、方法は、公知の産業界方法を用いて、図示のＮポリシリコン領域３５２０’の露出した部分を選択的にエッチングし、図３５Ｑ（断面Ｘ−Ｘ’）に示すＮ＋ポリシリコン領域３５２０”を形成する。方向性の選択的エッチングは、ビットライン３５１０’（ＢＬ０）の表面で止まる。
次に、方法は、図３５Ｒに示すように、公知の産業界方法を用いて、絶縁体３５８５を堆積する。絶縁体３５８５は、例えばＴＥＯＳである。
次いで、方法は、公知の産業界方法を用いて、絶縁体３５８５’を形成するために、絶縁体３５８５を平坦化し、図３５Ｓに示す断面３５８０’を形成する。図３５Ｓに示す断面３５８０’及び図３５Ｐに示す断面３５８０は、垂直配向されたダイオード及び水平の不揮発性ナノチューブスイッチを有する不動態化されたＮＶ ＮＴダイオードの同様の実施例を示す２つの断面である。図３５Ｐに示す断面３５８０は、図２８Ｃに示す断面２８００”に対応する。
陽極対ＮＴスイッチ連結を有するＮＶ ＮＴダイオードデバイスを用いる不揮発性メモリの製造方法
図３０Ａ及び図３０Ｂに示す例示的な方法３０００を用いて、図３６に関して更に後述するように、図３１Ａに示す断面３１００、図３１Ｂに示す断面３１００’、及び図３１Ｃに示す断面３１００”に示すような垂直配向されたＮＶ ＮＴスイッチのための陽極対ＮＴスイッチ連結を有するＮＶ ＮＴダイオードデバイスを用いるメモリの実施例を製造することができる。断面３０００、３０００’、３０００”のような構造物を用いて、図２９Ａに示すメモリ２９００を製造することができる。
断面３０００、３０００’、３０００”を製造するための例示的な方法は、Ｙ方向プロセス段階で臨界的な整列を用いて実施できる。Ｘ方向には臨界的な整列を必要としないが、これは、当該例においてトレンチ間の距離がナノチューブ素子の幅を決定するためである。しかし、Ｙ方向に関して更に後述するものと類似する方法を用いることで、トレンチ対トレンチの間隔よりも小さくナノチューブ素子の幅を形成することもできる。Ｙ方向で、図３６に関して更に後述する製造方法を用いて、外側セル寸法を規定するために、後のプロセスにおいてエッチングされるトレンチ側壁に対してナノチューブチャネル素子コンタクトを形成し、垂直ナノチューブチャネル素子の位置、即ち垂直チャネル素子の長さ（ＬＳＷ−ＣＨ）を規定する自己整列された内部セル垂直側壁を形成する方法を用いることで、臨界的な整列要件が不要とすることができる。このような例において、ＮＶ ＮＴダイオードセル構造物は、Ｘ及びＹ方向で最小寸法Ｆを占有し、前記Ｆは最小フォトリソグラフィ寸法である。このような例において、内セル垂直側壁は、図３６Ａ〜図３６ＦＦに関して更に示すように、外側セル寸法を規定する距離Ｆによって分離されるトレンチ側壁からおよそＲ距離に（自己整列技術によって）配置される。図３６Ａ〜図３６ＦＦでは間隔Ｒが約Ｆ／２で示されている。しかし、図３６Ａ〜図３６ＦＦに関して更に後述するような自己整列技術を用いる方法は、例えばＦ／４、Ｆ／３、Ｆ／２、３Ｆ／４などのＲを用いて、幅Ｆを有するセル領域内で任意の位置Ｒに垂直側壁を位置付けることもできる。一部の実施例において、ＲはＦと特別な関係にない。
陽極対スイッチ連結を有する垂直配向されたＮＴスイッチ及び垂直配向されたダイオードを備えるＮＶ ＮＴダイオードを用いる不揮発性セルの３次元セル構造物を製造する方法
図３０Ａに示す例示的な方法３０１０を用いて、上述したように、図２９Ａに示すメモリ２９００に関して説明したものと同様に支持回路及びインターコネクトを形成することができる。方法３０１０は、図３６Ａに示すような半導体基板上及びその内部に支持回路及びインターコネクション３６０１を製造するための公知の半導体産業界技術デザイン及び製造技術を適用する。支持回路及びインターコネクション３６０１は、半導体基板上側の配線及びビアホールのようなインターコネクション及び半導体基板内のＦＥＴデバイスを含む。
次に、図３０Ｂに示す方法３０３０は、支持回路及びインターコネクション３６０１層の表面上に絶縁体３６０３を堆積して平坦化させる。図３６Ａに示していない、平面絶縁体３６０３を介するインターコネクト手段は、図３５Ａ〜図３５Ｓに関して更に示される。支持回路及びインターコネクション３６０１、及び平坦化された絶縁体３６０３の組み合わせを、図３４Ａに示すように、メモリ支持構造物３６０５という。
次に、図３６Ａに示すような絶縁体３６０３の平坦化された表面上に導電体層３６１０を、産業界で公知の方法を用いて、通常５０〜５００ｎｍの厚さで堆積する。導電体層物質の例としては、Ａｌ、Ａｕ、Ｗ、Ｃｕ、Ｍｏ、Ｐｄ、Ｎｉ、Ｒｕ、Ｔｉ、Ｃｒ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎのような元素金属、及びＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷのような金属合金、他の適した導電体、又は導電性窒化物、酸化物、又はＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、ＴｉＳｉｘのようなシリサイドである。
次に、方法は、抵抗コンタクト層を形成するために、図３６Ａに示すように、導電体層３６１０の表面上にＮ＋ポリシリコン層３６２０を堆積する。通常、Ｎ＋ポリシリコン層３６２０は、例えば１０２０ドーパントａｔｏｍｓ／ｃｍ３のヒ素又はリンでドープされ、例えば２０〜４００ｎｍの厚さを有する。
次に、方法は、厚さ１０〜５００ｎｍであるＮポリシリコン層３６２５をＮ＋ポリシリコン層３６２０の表面上に堆積する。Ｎポリシリコン層３６２５は、例えば１０１４〜１０１７ドーパントａｔｏｍｓ／ｃｍ３のヒ素又はリンでドープできる。Ｎポリシリコン層３６２５を用いてショットキーダイオードの陰極を形成することができる。ドープレベルに加え、Ｎポリシリコン層３６２５のポリシリコン結晶サイズ（又は粒子構造）も公知の産業界堆積方法によって制御できる。また、公知の産業界ＳＯＩ堆積方法を用いることができ、当該ＳＯＩ堆積方法は、単結晶（もはやポリシリコンではない）又はほぼ単結晶のポリシリコン領域をもたらす。
次に、方法は、Ｎポリシリコン層３６２５の表面上にコンタクト層３６３０を堆積して、ショットキーダイオード陽極層を形成する。また、コンタクト層３６３０は、図３６Ｉに関して更に後述するように、ナノチューブ素子のための低レベルコンタクトの形成に用いられてもよい。コンタクト層３６３０の厚さは、例えば１０〜５００ｎｍであってもよい。コンタクト層３６３０は、導電性層３６１０の形成に用いられるものと類似する物質を用いることができ、又はコンタクト層３６３０物質は、低い順方向電圧降下及び／又は低いダイオード漏洩のような改善されたショットキーダイオード特性のための最適化された陽極物質に選択できる。陽極コンタクト層３６３０は、Ａｌ、Ａｇ、Ａｕ、Ｃａ、Ｃｏ、Ｃｒ、Ｃｕ、Ｆｅ、Ｉｒ、Ｍｇ、Ｍｏ、Ｎａ、Ｎｉ、Ｏｓ、Ｐｂ、Ｐｄ、Ｐｔ、Ｒｂ、Ｒｕ、Ｔｉ、Ｗ、Ｚｎ及びその他元素金属を含むことができる。また、ＣｏＳｉ２、ＭｏＳｉ２、Ｐｄ２Ｓｉ、ＰｔＳｉ、ＲｂＳｉ２、ＴｉＳｉ２、ＷＳｉ２、ＺｒＳｉ２のようなシリサイドが用いられてもよく、又は上部層上のナノチューブ素子に対する抵抗コンタクトを最適化するための導電性物質及び下部層上で最適化されたショットキーダイオード特性を形成する導電性物質を含むように、コンタクト層３６３０が層内に形成できる。
プロセスにおける現段階では、その他の方法によって、図３１Ａに示すようなショットキーダイオードベース陽極対ＮＴスイッチ構造物を用いて、ＮＶ ＮＴダイオードを製造することができる。しかし、例えば図３１Ｂに関して上述したように、ショットキーダイオード代りに、ＰＮダイオードを用いてＮＶ ＮＴダイオードを形成することができる。そのため、もう１つの方法として、代案のＰＮダイオード製造方法が図３４Ａ１に示される。
また、上述した図３６Ａに関する方法３０００を用いて、図３６Ａ１の製造過程を説明することができる。ショットキーダイオードとＰＮダイオードの間の偏差、例えばターンオン電圧のようなダイオード特性の偏差を収容するために、個別的な回路内に導入し得る許容可能な小さな変化を除いて、図３６Ａ１に示す支持回路及びインターコネクション３６０１’は、図３６Ａに示す支持回路及びインターコネクション３６０１に対応する。
次に、方法は、図３６Ａ１に示すように、平坦化された絶縁体３６０３’を支持回路及びインターコネクション３６０１’の表面上に堆積する。ダイオード特性の偏差を収容するために、絶縁体３６０３’内に導入し得る許容可能な小さな変化を除いて、平坦化された絶縁体３６０３’は、平坦化された絶縁体３６０３に対応する。それによって、図３６Ａ１に関して更に説明するように、平坦化された絶縁体３６０３’と、支持回路及びインターコネクション３６０１’に導入し得る小さな変化を除いて、メモリ支持構造物３６０５’は支持構造物３６０５と類似する。
次に、方法は、図３６Ａに関して上述した導電体層３６１０の厚さ及び物質と類似しうる、図３６Ａ１に示すような平坦化された絶縁体３６０３’の表面と接触する導電体層３６１０’を堆積する。
次に、抵抗コンタクト層を形成するために、方法は、図３６Ａ１に示すように、導電体層３６１０’の表面上にＮ＋ポリシリコン層３６２０’を堆積する。通常、Ｎ＋ポリシリコン層３６２０’は、例えば１０２０ドーパントａｔｏｍｓ／ｃｍ３のヒ素又はリンでドープされ、例えば２０〜４００ｎｍの厚さを有する。
次に、方法は、厚さ１０ｎｍ〜５００ｎｍであるＮポリシリコン層３６２５’をＮ＋ポリシリコン層３６２０’の表面上に堆積する。Ｎポリシリコン層３６２５’は、例えば１０１４〜１０１７ドーパントａｔｏｍｓ／ｃｍ３のヒ素又はリンでドープできる。Ｎポリシリコン層３６２５’は、ショットキーダイオードの陰極の形成に用いられる。ドープレベルに加え、Ｎポリシリコン層３６２５’のポリシリコン結晶サイズ（又は粒子構造）も公知の産業界堆積方法によって制御できる。また、公知の産業界ＳＯＩ堆積方法を用いることができ、当該ＳＯＩ堆積方法は、単結晶（もはやポリシリコンではない）又はほぼ単結晶のポリシリコン領域をもたらす。
次に、方法は、図３６Ａ１に示すように、Ｎポリシリコン層３６２５’の表面上に、厚さ１０ｎｍ〜５００ｎｍであるＰポリシリコン層３６２７を堆積する。Ｐポリシリコン層３６２７は、例えば１０１４〜１０１７ドーパントａｔｏｍｓ／ｃｍ３のホウ素でドープできる。Ｐポリシリコン層３６２７を用いて、ＰＮダイオードの陽極を形成することができる。ドープレベルに加え、Ｐポリシリコン層３６２７のポリシリコン結晶サイズも公知の産業界堆積方法によって制御できる。また、公知の産業界ＳＯＩ堆積方法を用いることができ、当該ＳＯＩ堆積方法は、単結晶（もはやポリシリコンではない）又はほぼ単結晶のポリシリコン領域をもたらす。
次に、方法は、Ｐポリシリコン層３６２７の表面上にコンタクト層３６３０’を堆積し、コンタクト層３６３０’とＰポリシリコン層３６２７の間に抵抗コンタクトを形成する。図３６Ｉに関して更に後述するように、ナノチューブ素子のための低レベルコンタクトを形成するために、コンタクト層３６３０’を用いてもよい。
プロセスにおける現段階では、その他の方法によって、図３１Ｂに示すようなＰＮダイオードベース陽極対ＮＴスイッチ構造物を用いて、ＮＶ ＮＴダイオードを製造することができる。しかし、例えば図３１Ｃに関して上述したように、並列ショットキーダイオード及びＰＮダイオードを用いて、ＮＶ ＮＴダイオードを形成することができる。そのため、もう１つの方法として、組み合わせた並列ショットキーダイオード及びＰＮダイオードを製造する代案の製造方法が図３４Ａ”に示される。
図３６Ａに関して、上述した方法３０００を用いて、図３６Ａ２の製造過程を説明することができる。ショットキーダイオードと組み合わせた並列ショットキーダイオード及びＰＮダイオードの間の偏差、例えばターンオン電圧のようなダイオード特性の偏差を収容するために、個別的な回路内に導入し得る許容可能な小さな変化を除いて、図３６Ａ２に示す支持回路及びインターコネクション３６０１”は、図３６Ａに示す支持回路及びインターコネクション３６０１に対応する。
次に、方法は、図３６Ａに関して上述した導電体層３６１０の厚さ及び物質と類似する図３６Ａ２に示すような平坦化された絶縁体３６０３”の表面と接触する導電体層３６１０”を堆積する。
次に、抵抗コンタクト層を形成するために、方法は、図３６Ａ２に示すように、導電体層３６１０”の表面上にＮ＋ポリシリコン層３６２０”を堆積する。通常、Ｎ＋ポリシリコン層３６２０”は、例えば１０２０ドーパントａｔｏｍｓ／ｃｍ３のヒ素又はリンでドープされ、例えば２０〜４００ｎｍの厚さを有する。
次に、方法は、厚さ１０ｎｍ〜５００ｎｍであるＮポリシリコン層３６２５”をＮ＋ポリシリコン層３６２０”の表面上に堆積する。Ｎポリシリコン層３６２５”は、例えば１０１４〜１０１７ドーパントａｔｏｍｓ／ｃｍ３のヒ素又はリンでドープできる。Ｎポリシリコン層３６２５”は、並列ショットキーダイオード及びＰＮダイオード層の陰極の形成に用いることができる。ドープレベルに加え、Ｎポリシリコン層３６２５”のポリシリコン結晶サイズ（又は粒子構造）も公知の産業界堆積方法によって制御できる。また、公知の産業界ＳＯＩ堆積方法を用いることができ、当該ＳＯＩ堆積方法は、単結晶（もはやポリシリコンではない）又はほぼ単結晶のポリシリコン領域をもたらす。
プロセスにおける現段階では、その他の方法によって、図３１Ｃに示すような陽極対ＮＴスイッチ構造物を形成するために、並列ショットキーダイオード及びＰＮダイオードを用いて、ＮＶ ＮＴダイオードを製造することができる。コンタクト層３６３０が基板から消去されれば、並列ショットキーダイオード及びＰＮダイオードが図３６Ｉに関して更に後述するように形成できる。
並列ショットキーダイオード及びＰＮダイオードが形成されるが、これは、コンタクト層３６３０が構造物から消去される場合に、図３６Ｉに関して更に後述するナノチューブ素子３６４５のようなナノチューブ素子がＮポリ層３６２５と接触し得るためである。Ｐ型半導体ナノチューブ素子、即ちＮＴ素子３６４５のサブセットがＮポリシリコン層３６２５と物理的かつ電気的に接触し、ＰＮダイオード陽極を形成し、Ｎポリシリコン層３６２５は、ＰＮダイオードを共に形成する陰極を形成する。金属型ナノチューブ素子、即ちＮＴ素子３６４５のサブセットもＮポリシリコン層３６２５と物理的かつ電気的に接触し、ショットキーダイオード陽極を形成し、Ｎポリシリコン層３６２５は、並列の組み合わせたＰＮ及びショットキーダイオードジャンクションの一部としてショットキーダイオードジャンクションを有するショットキーダイオードのための陰極を形成する。
製造方法に関する説明は、図３１Ａに示す断面３１００に対応するＮＶ ＮＴダイオードセル構造物を形成するために、図３６Ａに関して説明したショットキーダイオードベース構造物にも継続して適用できる。しかし、このような製造方法はまた、図３１Ｂに示す断面３１００’に対応するＮＶ ＮＴダイオードセル構造物を形成するために、図３６Ａ１に関して説明したＰＮダイオードベース構造物にも適用できる。更に、これらの製造方法は、図３１Ｃに示す断面３１００”に対応するＮＶ ＮＴダイオードセル構造物を形成するために、図３６Ａ２に関する構造物にも適用できる。
プロセスにおける現段階では、図３６Ｂに示すように、絶縁体層３６３５をコンタクト層３６３０上に堆積する方法を用いることで製造過程が継続する。絶縁体層３６３５の厚さが好ましく制御でき、図３６Ｉに関して更に後述するように、垂直配向された不揮発性ナノチューブスイッチのチャネル長の決定に用いられる。絶縁体層３６３５の厚さは、例えば５ｎｍ未満から２５０ｎｍ超過の範囲内で変化できる。絶縁体３６３５は、ＣＭＯＳ産業界又はパッケージング産業界で公知の適切な絶縁体物質、例えばＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ＢｅＯ、ポリイミド、ＰＳＧ（リンケイ酸ガラス）、フォトレジスト、ＰＶＤＦ（ポリフッ化ビニリデン）、スパッタガラス、エポキシガラス、その他誘電体及びＡｌ２Ｏ３層で覆われたＰＶＤＦのような誘電体の組み合わせのような物質で形成でき、例えば米国特許出願第１１／２８０，７８６号に多様な誘電体の一部が開示されている。
次に、方法は、図３６Ｂに示すように、絶縁体層３６３５上にコンタクト層３６４０を堆積する。コンタクト層３６４０は、例えば１０〜５００ｎｍの厚さを有することができ、上述したコンタクト層３６３０に関して説明した物質と類似する多様な導電体を用いて形成できる。
次に、方法は、図３６Ｃに示すように、コンタクト層３６４０上に犠牲層３６４１を堆積する。犠牲層３６４１の厚さは、例えば１０〜５００ｎｍであり得、コンタクト層３６３０、半導層３６２０及び３６２５、及び絶縁体層３６３５に関して更に上述した物質のような導電体、半導体、又は絶縁体物質を用いて形成できる。
次に、方法は、公知の産業界方法を用いて、図３６Ｃに示すように、犠牲層３６４１の上部表面上に堆積されたマスキング層３６４２のようなマスキング層を堆積してパターニングする。マスク開口部は、例えば平面絶縁体層３６０３内の整列マスクと整列できるが、当該整列は重要ではない。
次いで、方法は、図３６Ｄに示すように、公知の産業界方法を用いて、コンタクト層３６４０の表面で止まる犠牲層３６４１を介するＹ方向への寸法ＤＯＰＥＮ−１’を有する開口部を形成するために、犠牲層３６４１を方向性にエッチングする。犠牲領域３６４１’及び３６４１”の垂直エッジに対して自己整列され配置された垂直ナノチューブチャネル素子を含む２つのメモリセルは、以下に更に説明するように形成される。Ｙ方向への寸法ＤＯＰＥＮ−１’は約３Ｆであり、このとき、Ｆは最小フォトリソグラフィ寸法である。６５ｎｍ技術ノードの場合、寸法ＤＯＰＥＮ−１’は１９５ｎｍであるが、これは最小寸法ではなく、このため、如何なる技術的ノードでも臨界的ではない寸法となる。プロセスにおける現段階では、以下に更に説明するように、犠牲領域３６４１’及び３６４１”の内側表面からの距離Ｒに垂直側壁を位置付けるために、側壁スペーサ技術が用いられる。
次に、図３６Ｅに示すように、方法は、等角犠牲層３６４３を堆積する。等角犠牲層３６４３の厚さはＲとして選択することができ、当該例では、約Ｆ／２として選択される。当該例において、Ｒが約Ｆ／２であり、Ｆが約６５ｎｍであるため、等角犠牲層３６４３の厚さは約３２．５ｎｍとなる。等角犠牲層３６４３は、上述した犠牲層３６４１を形成するために用いられる物質と類似する導電体、半導体、又は絶縁体物質を用いて形成できる。
次に、方法は、例えば反応性イオンエッチング（ＲＩＥ）、即ち公知の産業界方法を用いて、等角犠牲層３６４３を方向性にエッチングし、寸法ＤＯＰＥＮ−２’の開口部３６４４及び犠牲領域３６４３’及び３６４３”を形成し、両者は図３６Ｆに示すように、Ｙ方向への距離Ｒだけ犠牲領域３６４１’及び３６４１”各々の内側垂直側壁から自己整列され分離される垂直側壁を備える。このような例において、距離ＲはＦ／２又は約３２．５ｎｍとほぼ等しい。６５ｎｍ技術ノードの場合、開口部３６４４の寸法ＤＯＰＥＮ−２’は約２Ｆ又は約１３０ｎｍであり、これは臨界的な寸法ではない。
次に、方法は、コンタクト層３６４０を介して絶縁体層３６３５の上部表面まで開口部を方向性にエッチングする。例えば、ＲＩＥを用いた方向性エッチングは、コンタクト層３６４０内に約２Ｆ（当該例では１３０ｎｍ）のサイズＤＯＰＥＮ−２’の開口部を形成し、図３６Ｇに示すように、側壁コンタクト領域３６４０’及び３６４０”を形成する。
次に、方法は、絶縁体層３６３５を介してコンタクト層３６３０の上部表面まで開口部を方向性にエッチングする。例えば、ＲＩＥを用いた方向性エッチングは、絶縁体層３６３５内に約２Ｆ（当該例では１３０ｎｍ）のサイズＤＯＰＥＮ−２’の開口部３６４４’を形成し、図３６Ｈに示すように、絶縁体領域３６３５’及び３６３５”を形成する。
次に、方法は、図３６Ｉに示すように、開口部３６４４’の側壁上に垂直（Ｚ）配向された等角ナノチューブ素子３６４５を堆積する。開口部３６４４’のサイズは、開口部３６４４のサイズとほぼ等しい。等角ナノチューブ素子３６４５の厚さは、例えば０．５〜２０ｎｍであり得、スピンオン及びスプレーオン方法のような堆積方法を用いて単層又は多層として製造できる。ナノチューブ素子の製造方法は、参照のためにここに引用する特許文献に詳述されている。
ナノチューブ素子３６４５がコンタクト層３６３０及び側壁コンタクト領域３６４０’及び３６４０”の側壁と接触する、即ち絶縁体領域３６３５’及び３６３５”の厚さによって各々分離されるため、２つの不揮発性ナノチューブスイッチチャネル領域は、図３６Ｉに示すように、５ｎｍ〜２５０ｎｍ範囲の絶縁体領域３６３５’及び３６３５”の厚さに対応するＺ方向へのチャネル長ＬＳＷ−ＣＨを有するように部分的に形成される（チャネル幅は規定していない）。ナノチューブ素子３６４５の垂直（Ｚ軸）部分は、自己整列された距離Ｒによって犠牲領域３６４１’及び３６４１”の内側垂直側壁から分離される。これらの部分的に形成された垂直不揮発性ナノチューブスイッチは、図７Ｂに示す各々のメモリストレージ領域７６０Ａ及び７６０Ｂの垂直配向された不揮発性ナノチューブ素子７６５及び７６５’と類似する。等角ナノチューブ素子３６４５も、図３６Ｉに示すように、犠牲領域３６４３’及び３６４３”及び犠牲領域３６４１’及び３６４１”と接触する。
次に、方法は、図３６Ｊに示すように、等角絶縁体層３６５０を絶縁及び保護層としてナノチューブ素子３６４５上に堆積し、開口部３６４４’を開口部３６５１に縮小する。等角絶縁体３６５０及び等角ナノチューブ素子３６４５の追加を除いて、開口部３６５１は開口部３６４４’と類似する。等角絶縁体３６５０は、例えば厚さ５〜２００ｎｍであり、ＣＭＯＳ産業界又はパッケージング産業界で公知の任意の絶縁体、例えばＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ＢｅＯ、ポリイミド、ＰＳＧ（リンケイ酸ガラス）、フォトレジスト、ＰＶＤＦ（ポリフッ化ビニリデン）、スパッタガラス、エポキシガラス、その他誘電体及びＡｌ２Ｏ３層で覆われたＰＶＤＦのような誘電体の組み合わせのような物質で形成できる。絶縁体３６５０は、高密度プラズマ（ＨＤＰ）蒸着からナノチューブ素子３６４５の保護を十分に保障する厚さに堆積する。
プロセスにおける現段階では、上述したように、絶縁体３６５０の側壁（垂直表面）の厚さを増加させないか又はほとんど増加させないまま、水平面上で垂直（Ｚ方向）方向に絶縁体３６５０の底部の厚さを増大させることで、開口部３６５１を部分的に充填するのが好ましい。付加的な誘電体の厚さは重要ではない。付加的な誘電体は、等角絶縁体３６５０の物質と同じ又は異なり得る。ナノチューブ素子に関する誘電体の選択は、米国特許出願第１１／２８０，７８６号に詳述されている。
次に、方法は、方向性ＨＤＰ絶縁体蒸着のような公知の産業界方法を用いて、開口部３６５１内で絶縁体を方向性に堆積し、図３６Ｋの上部表面上及び開口部３６５１内の絶縁体３６５０’で示すように、主に水平面上で絶縁体の厚さを増大させ、開口部３６５１’を形成する。
次に、図３６Ｌに示すように、方法は、ＴＥＯＳ開口部３６５１’充填のような絶縁体３６５２を堆積して平坦化する。
次に、図３６Ｍに示すように、絶縁体３６５０’の上部及び下部のナノチューブ素子３６４５の上部を除去するために、方法は、図３６Ｌに示す構造物を平坦化させる。犠牲領域３６４１’、３６４１”、３６４３’、３６４３”の上部をＣＭＰエッチング停止基準層として用いることができる。上部の水平層が除去されたことを除いて、絶縁体３６５０”は絶縁体３６５０’と同じである。上部の水平層が除去されたことを除いて、ナノチューブ素子３６４５’はナノチューブ素子３６４５と同じである。絶縁体の厚さが減少されたことを除いて、絶縁体３６５２’は絶縁体３６５２と同じである。
次に、方法は、犠牲領域３６４３’及び３６４３”及び絶縁体３６５２’をエッチング（除去）する。ナノチューブ素子３６４５’及び等角絶縁体３６５０”の露出した垂直側壁が図３６Ｎに示すように保持される。
次に、方法は、図３６Ｏに示すように、ナノチューブ素子３６４５’の露出した部分をエッチング（除去）して、ナノチューブ素子３６４５”を形成する。ナノチューブ素子を形成する方法は、参照のためにここに引用する特許文献に詳述されている。
次いで、等方性エッチングのような方法は、図３６Ｏに示すように、絶縁体３６５０’の露出した部分を除去して絶縁体３６５０’’’を形成する。
プロセスにおける現段階では、以下に更に説明するように、Ｙ方向に沿って自己整列されたセル寸法を規定するために使われる自己整列されたトレンチ領域を規定するために、そしてナノチューブ素子コンタクトの上部を形成し、同じく以下に更に説明するように、側壁スペーサ方法が適用され、以下に更に説明するように、製造プロセスに従って導電体によって更に代えられる自己整列された犠牲領域を形成する。マスキング及び整列を必要とせずに自己整列された構造物を形成するための側壁スペーサ方法を用いれば、セル面積を減少できる。
このような例において、図３６Ｐ及び図３６Ｑに関して、Ｘ寸法Ｆの自己整列された犠牲領域は、図３６Ｅ及び図３６Ｆで用いられたものと類似する方法を用いて形成される。次に、方法は、図３６Ｐに示すように、等角犠牲層３６５５を堆積する。等角犠牲層３６５５の厚さはＦとして選択される。このような例において、Ｆが約６５ｎｍであるため、等角犠牲層３６５５の厚さは約６５ｎｍとなる。等角犠牲層３６５５は、上述した犠牲層３６４１及び３６４３を形成するために用いられる物質と類似する導電体、半導体、又は絶縁体物質を用いて形成できる。
次に、方法は、例えば反応性イオンエッチング（ＲＩＥ）、即ち公知の産業界方法を用いて、等角犠牲層３６５５を方向性エッチングし、寸法がほぼＦである開口部３６５１”を形成し、このような例において、Ｆは図３６Ｑに示すように約６５ｎｍである。開口部３６５１”の内側壁は、犠牲領域３６４１’及び３６４１”の内側壁に対して自己整列されて、約Ｆの距離だけ分離される。以下に更に示す、ナノチューブコンタクト領域の上部の一側部を形成及びＹ方向にセルの一側部を規定するために、これら内側壁が用いられる。
次に、方法は、図３６Ｒに示すように、犠牲領域３６５５’、３６５５”、３６４１’、３６４１”と同一平面上の犠牲領域３６５６を形成するように、犠牲層を堆積して平坦化する。
次に、方法は、図３６Ｓに示すように、犠牲領域３６５６の厚さを減少させて犠牲領域３６５８を形成、犠牲領域３６５５’及び３６５５”の厚さを減少させて犠牲領域３６５５−１及び３６５５−２を各々形成、そして犠牲領域３６４１’及び３６４１”の厚さを減少させて犠牲領域３６５８’及び３６５８”を各々形成するために、ＣＭＰエッチングを適用する。同一平面上の犠牲領域３６５８、３６５８’、３６５８”、３６５５−１、３６５５−２は、例えば１０ｎｍ〜２００ｎｍの厚さを有する。
プロセスにおける現段階では、陰極対ナノチューブ連結を有する１つのＮＶ ＮＴダイオードを用いる３Ｄセルに対するＹ方向に沿った外側セル寸法を規定する方法を用いて、犠牲領域３６５５−１及び３６５５−２をトレンチの方向性エッチングのためのマスキング層として用いることができる。トレンチ３６５９が先に形成され、次いで絶縁体で充填されて平坦化される。次いで、トレンチ３６５９’及び３６５９”が同時に形成され、以下に更に説明するように充填されて平坦化される。メモリアレイ構造物を形成するとき、他の対応トレンチ（図示せず）もエッチングされる。トレンチ領域３６５９、３６５９’、３６５９”の形成し、次いでトレンチを充填して絶縁トレンチ領域を形成するために用いることのできる例示的な方法段階を以下に更に説明する。
以下に更に説明するように、形成されるトレンチ領域３６５９’及び３６５９”の位置を規定する犠牲領域３６５８’及び３６５８”が犠牲的な非臨界性マスキング層（図示せず）で閉塞し得る一方、方法は、反応性イオンエッチング（ＲＩＥ）のような公知の方向性の選択的エッチング方法を用いてトレンチ３６５９を形成する。トレンチ３６５９は、Ｙ方向に沿って２つの対向する垂直側壁のうち第１垂直側壁を形成し、ＮＶ ＮＴダイオードセルの一側部を形成する。また、以下で更に形成されるトレンチ領域３６５９の位置を規定する犠牲領域３６５８が、非臨界的なマスキング層を必要とせずに、犠牲領域３６５８’及び３６５８”に対して選択的にエッチングできる。
まず、方法は図３６Ｔに示す公知の産業界方法を用いて、犠牲領域３６５８の露出した領域（部分）を方向性に選択エッチング（除去）する。
次に、図３６Ｕに示すように、公知の産業界方法を用いて、方法は、等角絶縁体３６５０’’’の露出した領域（部分）を選択的にエッチングし、等角絶縁体３６５０−１及び３６５０−２を形成する。
次に、方法は、図３６Ｕに示すように、ナノチューブ素子３６４５”の露出した領域を選択的にエッチングし、ナノチューブ素子３６４５−１及び３６３５−２を形成する。ナノチューブ素子エッチング方法は、参照のためにここに引用する特許文献に詳述されている。
次に、方法は、公知の産業界方法を用いて、コンタクト層３６３０の露出した領域を選択的にエッチングし、コンタクト層領域３６３０’及び３６３０”を形成する。
次に、方法は、公知の産業界方法を用いて、Ｎポリシリコン層３６２５の露出した領域を選択的にエッチングし、領域３６２５’及び３６２５”を形成する。
次に、方法は、公知の産業界方法を用いて、Ｎ＋ポリシリコン層３６２０の露出した領域を選択的にエッチングし、領域３６２０’及び３６２０”を形成する。
次に、方法は、公知の産業界方法を用いて、導電体層３６１０の露出した領域を選択的にエッチングし、導電体領域３６１０’及び３６１０”を形成する。方向性エッチングは、平面絶縁体３６０３の表面で止まる。
次に、方法は、図３６Ｖに示すように、公知の産業界方法によって、例えばＴＥＯＳのような絶縁体を用いて、トレンチ３６５９を充填し平坦化して絶縁体３６６０を形成する。
次に、方法は、絶縁体３６６０にかけて非臨界的なマスク領域（図示せず）を形成する。
次に、図３６Ｗに示すように、犠牲領域３６５８’及び３６５８”が選択的にエッチングされる。犠牲領域３６５８’及び３６５８”が除去され、絶縁体３６６０がマスク層（図示せず）によって保護される状態で、方法は、図３６Ｘに示すように、ＲＩＥのような公知の方向性の選択的エッチング技術を用いて、トレンチ３６５９’及び３６５９”を形成する。トレンチ３６５９’及び３６５９”は、ＮＶ ＮＴダイオードセルのＹ方向の第２垂直（Ｚ）側壁を形成する。
トレンチ３６５９’及び３６５９”を形成するために、方法は、図３６Ｘに示すように、公知の産業界方法を用いて、コンタクト３６４０’及び３６４０”の露出した部分を方向性に選択エッチング（除去）し、絶縁体層３６３５’及び３６３５”の上部表面の一部を露出させてコンタクト３６４０−１及び３６４０−２領域を形成する。
次に、方法は、公知の産業界方法を用いて、絶縁体領域３６３５’及び３６３５”の露出した部分を選択的にエッチングし、絶縁体領域３６３５−１及び３６３５−２を形成する。
次に、方法は、公知の産業界方法を用いて、コンタクト領域３６３０’及び３６３０”の露出した部分を選択的にエッチングし、コンタクト領域３６３０−１及び３６３０−２を形成する。
次に、方法は、公知の産業界方法を用いて、Ｎポリシリコン層３６２５’及び３６２５”の露出した部分を選択的にエッチングし、Ｎポリシリコン領域３６２５−１及び３６２５−２を形成する。
次に、図３６Ｘに示すように、方法は、公知の産業界方法を用いて、Ｎ＋ポリシリコン層３６２０’及び３６２０”の露出した部分を選択的にエッチングし、Ｎ＋ポリシリコン領域３６２０−１及び３６２０−２を形成する。
次いで、方法は、公知の産業界方法を用いて、導電体層３４１０’及び３４１０”の露出した部分を選択的にエッチングし、ワードライン３６１０−１（ＷＬ０）及び３６１０−２（ＷＬ１）を形成する。図３６Ｘに示すように、平面絶縁体３６０３の表面で方向性エッチングが止まる。
次に、方法は、図３６Ｙに示すように、ＴＥＯＳのような絶縁体を堆積して平坦化し、各々の絶縁体３６６０’及び３６６０”でトレンチ開口部３６５９’及び３６５９”を充填する。
次に、方法は、犠牲領域３６５５−１及び３６５５−２をエッチング（除去）する。
次に、方法は、図３６Ｚ及び図３６ＡＡに示すように、導電体３６６５’を堆積して平坦化し、上部層コンタクト３６６５−１及び３６６５−２を形成する。
次に、公知の産業界方法を用いて、方法は、導電性層３６７１を堆積して平坦化し、図３６ＢＢに示すように断面３６７０を形成する。断面３６７０は、図３１Ａに示す断面３１００に対応する。一部の実施例において、プロセス製造が図３４Ａに代わって図３４Ａ１から始まれば、上述した方法は、図３１Ｂに示す断面３１００’に対応する断面（図示せず）を形成する。また、一部の実施例において、プロセス製造が図３４Ａ”から始まれば、上述した方法は、図３１Ｃに示す断面３１００”に対応する断面（図示せず）を形成する。
プロセスにおける現段階では、図３６ＢＢに示す断面３６７０が製造され、Ｙ方向に規定された１Ｆ（ここでＦは、最小フィーチャーサイズである）のＮＶ ＮＴダイオードセル寸法と共に対応するアレイビットラインを含む。次に、図３６ＢＢに示す断面３６７０に関して上述したものと類似する方向性トレンチエッチングプロセスによって、Ｘ方向の寸法を規定するために用いられるセル寸法が形成される。Ｘ方向の寸法を規定するために用いられるトレンチは、Ｙ方向の寸法を規定するために用いられるトレンチに対してほぼ直交する。このような例において、Ｘ方向のセル特性は、Ｙ方向寸法に関して上述した自己整列技術を必要としない。Ｘ方向の構造物の断面を図３６ＢＢに示す断面Ｂ−Ｂ’に関して示す。
次に、図３６ＣＣに示すように、方法は、ビットライン導電体層３６７１の表面上にマスキング層３６７３のようなマスキング層を堆積してパターニングする。マスキング層３６７３は、平面絶縁体３６０３内の整列マークに対して非臨界的に整列され得る。マスク層３６７３内の開口部３６７４、３６７４’、３６７４”は、トレンチ方向性エッチング領域の位置を決定し、このような場合、トレンチは、ワードライン３４１０−１（ＷＬ０）のようなビットラインに対してほぼ直交する。
次に、方法は、マスキング層３６７３内の各々の開口部３６７４、３６７４’、３６７４”に対応するトレンチ３６７５、３６７５’、３６７５”を形成する。トレンチ３６７５、３６７５’、３６７５”は、図３６ＤＤに示すように、ＮＶ ＮＴダイオードセルの２つの対向側部を形成するＸ方向の垂直側壁の２つの側部を形成する。
方法は、図３６ＤＤに示すように、ビットライン３６７１−１（ＢＬ０）及び３６７１−２（ＢＬ１）を形成するために、公知の産業界方法を用いて、図３６ＤＤに示すビットライン層３６７１の露出した部分を方向性の選択的エッチング（除去）をする。
次に、方法は、図３６ＤＤに示すように、コンタクト３６６５−１’及び３６６５−１”を形成するために、公知の産業界方法を用いて、図３６ＣＣに示すコンタクト領域３６６５−１及び３６６５−２の露出した部分を選択的にエッチングする。
次に、方法は、図３６ＤＤに示すように、コンタクト３６４０−１’及び３６４０−１”、等角絶縁体領域（図３６ＤＤ断面Ｂ−Ｂ’に図示せず）、そしてナノチューブ素子３６４５−１’及び３６４５−１”を形成するために、公知の産業界方法を用いて、図３６ＢＢに示すコンタクト領域３６４０−１及び３６４０−２、ナノチューブ素子３６４５−１及び３６４５−２、及び等角絶縁体３６５０−１及び３６５０−２の露出した部分を選択的にエッチングする。
次に、方法は、図３６ＤＤに示す絶縁体領域３６３５−１’及び３６３５−１”を形成するために、公知の産業界方法を用いて、絶縁体３６３５−１及び３６３５−２の露出した領域を選択的にエッチングする。
次に、方法は、公知の産業界方法を用いて、図３６ＢＢ及び３６ＣＣに示すコンタクト領域３６３０−１及び３６３０−２の露出した領域を選択的にエッチングし、図３６ＤＤ（断面Ｂ−Ｂ’）に示すコンタクト３６３０−１’及び３６３０−１”を形成する。
次に、方法は、図３６ＢＢに示すＮポリシリコン領域３６２５−１及び３６２５−２の露出した部分を選択的にエッチングし、図３６ＤＤ（断面Ｂ−Ｂ’）に示すＮポリシリコン領域３６２５−１’及び３６２５−１”を形成する。
次に、方法は、公知の産業界方法を用いて、図３６ＢＢに示すＮ＋ポリシリコン領域３６２０−１及び３６２０−２の露出した部分を選択的にエッチングし、図３６ＤＤ（断面Ｂ−Ｂ’）に示すＮ＋ポリシリコン領域３６２０−１’及び３６２０−１”を形成する。方向性エッチングは、ワードライン３６１０−１（ＷＬ０）の表面で止まる。
次に、方法は、図３６ＥＥに示すように、公知の産業界方法を用いて、絶縁体３６７６を堆積する。例えば、絶縁体３６７６はＴＥＯＳであり得る。
次いで、方法は、公知の産業界方法を用いて、絶縁体３６７６’を形成するために、絶縁体３６７６を平坦化し、図３６ＦＦに示す断面３６７０’を形成する。図３６ＦＦに示す断面３６７０’及び３６ＢＢに示す断面３６７０は、不動態化されたＮＶ ＮＴダイオード垂直配向セルの同一実施例の２つの代表的な断面である。図３６ＢＢに示す断面３６７０は、図３１Ａに示す断面３１００に対応する。
プロセスにおける現段階では、各々の図３６ＢＢ及び３６ＦＦに示す断面３６７０及び３６７０’が製造され、不揮発性ナノチューブ素子の垂直配向されたチャネル長ＬＳＷ−ＣＨ及び水平配向されたチャネル幅ＷＳＷ−ＣＨが規定され、このとき、Ｙ方向で１ＦかつＸ方向で１Ｆである全体のＮＶ ＮＴダイオードセル寸法及び対応するビット及びワードアレイラインも含まれる。断面３６７０は、Ｙ方向の２つの隣接する垂直配向された陽極対ナノチューブ型の不揮発性ナノチューブダイオードベースセルの断面であり、断面３６７０’は、Ｘ方向の２つの隣接する垂直配向された陽極対ナノチューブ型の不揮発性ナノチューブダイオードベースセルの断面である。断面３６７０及び断面３６７０’は、対応するワードライン及びビットラインアレイラインを含む。不揮発性ナノチューブダイオードは、各々１Ｆ×１Ｆ面積を占有する断面３６７０及び断面３６７０’に示す各セル内のステアリング及びストレージ素子を形成する。隣接するセル間の間隔は１Ｆであり、それによって、セル周期はＸ及びＹ方向の何れでも２Ｆである。このため、１つのビットは４Ｆ２の面積を占有する。例えば、６５ｎｍ技術ノードで、セル面積は０．０２μｍ２未満である。
陽極対ＮＴスイッチ連結及び陰極対ＮＴスイッチ連結の両方を有するＮＶ ＮＴダイオードデバイス積層を用いて不揮発性メモリを製造する方法
積層されたメモリアレイを製造方法の一部の実施例は、図３２の方法３２００に示され、上述に加え説明される。まず、方法３２１０は、支持回路及びインターコネクションを半導体基板上に製造し、次いで図３４及び３６に関して上述したように、絶縁化及び平坦化させる。
図３３ＢＢに示す下部アレイ３３１０及び図３３Ｂ１に示す対応する下部アレイ３３１０’を形成するために、陽極オンナノチューブを製造する方法が、図３４に関して上述されている。
共有ワードライン３３３０及び対応ワードライン３３３０’を備える図３３Ｂに示す上部アレイ３３２０及び対応する上部アレイ３３２０’を形成するために、陽極オンナノチューブを製造する方法が、図３６に関して上述されている。唯一の違いは、図３６に示す方法が、下部及び上部アレイの両方の間で共有される共有ワードライン配線を用いて、下部アレイ３３１０及び３３１０’の平坦化された上部表面上に適用されるということである。
改善された性能及び密度のための可変構成のナノチューブ素子を有する垂直配向された不揮発性ナノチューブスイッチを用いる不揮発性３Ｄメモリ
上述した垂直配向された陰極対ＮＴ及び陽極対ＮＴの不揮発性ナノチューブダイオードベース構造物が薄膜型ナノチューブ素子を説明し、このとき、当該薄膜型ナノチューブ素子は、通常、厚さ１０ｎｍ（例えば、１〜５ｎｍ）未満であり、不揮発性ナノチューブダイオードセル境界の水平寸法に比べて薄い。陰極対ナノチューブ不揮発性ナノチューブダイオードの例は、図２８Ａの断面２８００及び図３４ＢＢの断面３４７０に説明されている。陽極対ナノチューブ不揮発性ナノチューブダイオードの例は、図３１Ａに示す断面３１００及び図３６ＢＢに示す断面３６７０に説明されている。不揮発性ナノチューブダイオードのデータストレージ部分を形成する不揮発性ナノチューブスイッチは、陰極オンＮＴ及び陽極オンＮＴのダイオードと同じである。このため、多様な不揮発性ナノチューブスイッチ構成を示し、以下に更に説明するセル構造物は、不揮発性ナノチューブデバイス構造物の選択（ステアリング）ダイオード部分を概略図で示す。
図６Ａ〜図６Ｂ及び図７Ａ〜図７Ｂは、それぞれナノチューブの網からなり、パターン化されたとき、ナノチューブ（ナノファブリック）層及びナノチューブ素子を形成する水平及び垂直配向されたナノチューブ（ナノファブリック）層を示す。セル寸法は、例えば約１５０ｎｍから２０ｎｍに減少されるため、同じナノチューブ密度（単位面積当たりナノチューブ）の場合、ナノチューブ端子（コンタクト）を有するコンタクト内のナノチューブの個体数が減少する。ナノチューブに対するより小さくなった端子連結部の減少された個体数を補償するために、個別的な層堆積の最適化、及び参照のためにここに引用する特許文献に具体的に記載されているように、スピンオン及び／又はスプレーオンのナノチューブ堆積技術を用いて複数のナノチューブ層を堆積することで、ナノチューブ密度（単位面積当たりナノチューブ）が増大できる。その結果として、セル寸法減少によって、ナノチューブ（ナノファブリック）層及びパターン化されたナノチューブ素子の厚さが増大される。ナノチューブ（ナノファブリック）層の改善については図３８に関して以下に説明する。
以下に詳述する構造的（幾何学的）事項は、不揮発性ナノチューブスイッチに関する様々なオプションを説明する。図３７、図３９及び図４０に関して更に後述するように、最適化された不揮発性ナノチューブスイッチ特性のために、多様な厚さの不揮発性ナノチューブスイッチが可変的な厚さのナノチューブ素子を用いて、分離トレンチによって規定されたセル境界内に形成できる。
また、図４２Ａ〜図４２Ｈ、図４３Ａ及び図４３Ｂに関して更に後述するように、可変的な厚さのナノチューブ素子を用いて、分離トレンチ領域内、即ち分離トレンチによって規定されたセル境界の外部で多様な厚さの不揮発性ナノチューブスイッチも形成できる。
また、多様な厚さの不揮発性ナノチューブスイッチは、図４４Ａ及び図４４Ｂに関して更に後述するように、分離トレンチによって規定されたセル境界及び分離トレンチ領域の全ての内部で形成できる。
ストレージ密度を２倍にすることは、図３３に関して上述したように、積層アレイがなくても、図４５及び図４６に関して更に後述するように、１つの選択（ステアリング）ダイオードを共有する２つの不揮発性ナノチューブスイッチを用いて、３Ｄセル当たり２ビットを記憶することで達成できる。
可変的な厚さのナノチューブ素子を有する垂直配向された不揮発性ナノチューブスイッチを用いる不揮発性３Ｄメモリ
図３７は、２つのミラーイメージセル、即ちセル１及びセル２、そして前記セル１及びセル２の境界を形成する絶縁トレンチＡ、Ｂ、Ｃを含む断面３７００を示す。セル１及び２は、垂直配向された不揮発性ナノチューブダイオードである。選択（ステアリング）ダイオード部分は、ダイオードＤ１−１及びＤ１−２によって配置図３７２５を用いて概略的に示され、不揮発性ナノチューブスイッチストレージ素子は、ミラーイメージ断面に示されている。不揮発性ナノチューブスイッチ３７０５と組み合わせた選択（ステアリング）ダイオードＤ１−１は、陰極オンＮＴ不揮発性ナノチューブダイオードセルを形成し、不揮発性ナノチューブスイッチ３７０５と組み合わせた選択（ステアリング）ダイオードＤ１−２は、陽極オンＮＴナノチューブダイオードセルを形成する。セル２内の不揮発性ナノチューブスイッチ３７０５’は、セル１内の不揮発性ナノチューブスイッチ３７０５のミラーイメージである。セル１及び不揮発性ナノチューブスイッチ３７０５に関して、断面３７００が主に説明される。
図３７に示す断面３７００は、約Ｆ／２の距離Ｒに位置される垂直側壁と接触する比較的薄いナノチューブ素子３７４５と共に示されたものであって、ここでＦは、対応する技術ノードに対する最小寸法である。図３７に示す断面３７００は、選択（ステアリング）ダイオードＤ１−１が選択される場合、図２８の断面２８００及び図３４ＢＢの断面３４７０に対応し、選択（ステアリング）ダイオードＤ１−２が選択される場合、断面３７００は、図３１Ａの断面３１００及び図３６ＢＢの断面３６７０に対応する。どちらの場合も、不揮発性ナノチューブスイッチ３７０５は同じである。
ダイオードＤ１−１を用いて形成されたセル１の場合、断面３７００に示すアレイライン３７１０は、図２８Ａに示す断面２８００に示すアレイビットライン２８１０−１に対応し、図３７に概略的に示すダイオードＤ１−１は、ジャンクション２８１８−１を有するショットキーダイオード及び図２８Ａの対応構造物に対応する。しかし、ダイオードＤ１−１は、ジャンクション２８１９−１を有するＰＮダイオード及び図２８Ｂに示す対応構造物にも対応しうる。図３７に示す下部レベルコンタクト３７３０は、図２８Ａに示す下部レベルコンタクト３８３０−１に対応し、絶縁体３７３５はナノチューブ素子のチャネル長ＬＳＷ−ＣＨの規定に用いられる絶縁体２８３５−１に対応し、側壁コンタクト３７４０は側壁コンタクト２８４０−１に対応し、ナノチューブ素子３７４５はナノチューブ素子２８４５−１に対応し、上部レベルコンタクト３７６５は上部レベルコンタクト２８６５−１に対応し、絶縁体３７５０は絶縁体２８５０−１に対応し、アレイライン３７７１はアレイワードライン２８７１に対応する。
ダイオードＤ１−２を用いて形成されたセル１の場合、断面３７００に示すアレイライン３７１０は、図３１Ａに示す断面３１００に示すアレイワードライン３１１０−１に対応し、図３７に概略的に示すダイオードＤ１−２は、ジャンクション３１３３−１を有するショットキーダイオード及び図３１Ａの対応構造物に対応する。しかし、ダイオードＤ１−２は、ジャンクション３１２８−１を有するＰＮダイオード及び図３１Ｂに示す対応構造物も対応しうる。また、ダイオードＤ１−２は、ジャンクション３１４７−１を有する組み合わせたショットキーダイオード及びＰＮダイオード及び図３１Ｃに示す対応構造物に対応しうる。図３７に示す下部レベルコンタクト３７３０は、図３１Ａに示す下部レベルコンタクト３１３０−１対応し、絶縁体３７３５はナノチューブ素子のチャネル長ＬＳＷ−ＣＨの規定に用いられる絶縁体３１３５−１に対応し、側壁コンタクト３７４０は側壁コンタクト３１４０−１に対応し、ナノチューブ素子３７４５はナノチューブ素子３１４５−１に対応し、上部レベルコンタクト３７６５は上部レベルコンタクト３１６５−１に対応し、絶縁体３７５０は絶縁体３１５０−１に対応し、アレイライン３７７１はアレイビットライン３１７１に対応する。
比較的薄いナノチューブ（ナノファブリック）層及び対応するナノチューブ素子を形成するナノチューブの網は、通常、平方マイクロメーター（μｍ２）当たり約５００ナノチューブのナノチューブ密度を有する。ナノチューブ層及び対応するナノチューブ素子は、通常、空隙、即ちナノチューブ間の領域を含む。空隙面積は、例えば０．０１９２μｍ２を超えるくらい、比較的大きく、又は、例えば０．０１９２μｍ２を下回るくらい、比較的小さくなりうる。セル寸法の減少によって、ナノチューブ密度は、対応する空隙面積の減少、そしてナノチューブ層及び対応ナノチューブ素子の厚さの増加と共に高くなる。図６Ａ、図６Ｂ図７Ａ及び図７Ｂは、比較的大きい空隙面積を有する最大５００ナノチューブ／μｍ２のナノチューブ密度で、スピンオン方法によって基板上に各々塗布される比較的薄いナノチューブ素子６３０及び比較的薄いナノチューブ層７００を示す。図３８は、比較的小さい空隙面積で、スプレーオン方法によって基板上に形成されたナノチューブ層３８００を示す。例えば、ナノチューブ層３８００は、０．０１９２μｍ２よりも大きい空隙を持たない。ナノチューブ層３８００はまた、空隙面積が０．００９６〜０．０１９２μｍ２の空隙、空隙面積が０．００４８〜０．００９６μｍ２の空隙を持たず、空隙面積が０．００２４〜００４８μｍ２の比較的少ない数の空隙面積３８１０と、空隙面積０．００２４μｍ２未満のような空隙面積３８２０を有する大部分の空隙を有する。
例えば、約４５ｎｍのＦ及び約１０ｎｍのナノチューブ素子の厚さを有する技術ノード（世代）の場合、図３７に示す断面３７００の不揮発性ナノチューブスイッチ３７０５のナノチューブ素子３７４５によって示すように、垂直側壁の位置Ｒは、約Ｆ／２、又は約２２ｎｍであり得る。このような場合、側壁コンタクト３７４０は約２２ｎｍであり、絶縁体３７５０は約１３ｎｍである。側壁コンタクト３７４０までの上部レベルコンタクト３７６５の領域は約２２ｎｍである。ナノチューブ素子３７４５までの下部レベルコンタクト３７３０の領域は約２２ｎｍである。
図３９は、断面３７００を示し、不揮発性ナノチューブスイッチ３９０５を含み、この場合、ナノチューブ素子３７４５’の厚さは、図３７に示すナノチューブ素子３７４５の厚さよりも極めて厚い。不揮発性ナノチューブスイッチ構造物３７０５及び３９０５は、図３４及び３６に関して更に説明したように、自己整列の製造方法を用いて製造される。例えば、約３２ｎｍのＦ及び約１５ｎｍのナノチューブ素子の厚さを有する技術ノード（世代）の場合、図３９に示す断面３９００の不揮発性ナノチューブスイッチ３９０５のナノチューブ素子３７４５’によって示すように、垂直側壁の位置Ｒは、約Ｆ／３、又は約１０ｎｍであり得る。このような場合、側壁コンタクト３７４０は約１０ｎｍであり、絶縁体３７５０’は約７ｎｍである。側壁コンタクト３７４０’までの上部レベルコンタクト３７６５’の領域は約１０ｎｍである。ナノチューブ素子３７４５’までの下部レベルコンタクト３７３０’の領域は約２２ｎｍである。
図４０は断面４０００を示し、ナノチューブスイッチ４００５を含み、この場合、ナノチューブ素子４０５０の厚さはセル寸法Ｆと等しい。このような例において、ナノチューブ素子４０５０は、例えばスプレーオン製造方法によって堆積することができる。例えば、約２２ｎｍのＦ及び約２２ｎｍのナノチューブ素子の厚さを有する技術ノード（世代）の場合、ナノチューブ領域は利用可能セル領域を充填する。側壁コンタクトが消去され、下部レベルコンタクト４０３０及び上部レベルコンタクト４０６５は、ナノチューブ４０５０までの２つの端子（コンタクト）領域を形成する。
トレンチ分離領域内でナノチューブ素子を有する垂直配向された不揮発性ナノチューブスイッチを用いる不揮発性３Ｄメモリ
上述した図３７、図３９、及び図４０は、技術ノード（世代）が最小寸法Ｆを減らすこと、及びナノチューブ素子が厚さを増大させて空隙面積を減らすことで、一部の実施例において、ナノチューブ素子が最終的に絶縁トレンチ規定のセル領域内の利用可能領域を充填し、それによって、ナノチューブ素子の更なる厚さ増大を防止することを示す。以下に更に説明するように、絶縁トレンチ領域内にナノチューブ素子を形成することで、ナノチューブ素子の全体厚さを継続して増大させることができる。また、ナノチューブ素子は、全体的に絶縁トレンチ領域の外部、及び更に後述するようにセル境界の内部ではない部分に配置できる。
図４１Ａ及び図４１Ｂは、参照のためにその全体内容をここに引用し、共同発明者であるＢｅｒｔｉｎに許与された米国特許第５，０９６，８４９号に説明されているように、凹状（トレンチ）構造物の垂直側壁上に及びその内部に、制御された寸法の垂直側壁素子を選択的に形成するための工程を示す。米国特許第５，０９６，８４９号に説明されている工程は、後で除去されるレジスト物質でトレンチを充填する段階を含み、又は、例えばトレンチ領域内に残存する絶縁体でトレンチを充填する段階を含む。次に、上部表面基準から測定したとき、制御された深さｄ１までレジスト又は絶縁体を精密に除去するためにＲＩＥを用いる。次いで、制御された厚さの物質の等角層が堆積される。次に、ＲＩＥを用いて水平面上の等角層を除去し、トレンチの垂直側壁上には等角層を残す。次に、第２レジスト又は絶縁体が残存するトレンチ開口部を充填する。そして、制御された深さｄ２まで側壁膜及びレジスト又は絶縁体を精密に除去するためにＲＩＥを用いる。プロセスにおける現段階では、垂直寸法ｄ１〜ｄ２及び制御された厚さの垂直側壁素子が形成される。トレンチがレジストで充填されれば、当該レジストは除去されうる。トレンチが絶縁体物質で充填されれば、当該絶縁体物質はトレンチ内に残存しうる。次いで、トレンチが、絶縁体で充填されて平坦化される。
図４１Ａは、外側壁４１１０を有するトレンチを示す。トレンチの下部は、例えばＳｉＯ２である絶縁体４１１５で充填され、その絶縁体の上部表面は、トレンチ表面から制御された深さｄ１に位置される。等角層が堆積され、ＲＩＥが水平面上の等角層物質を除去し、部分的に完成された垂直素子４１２０及び４１２０’を残す。レジスト又は絶縁体４１３０がレジスト又は絶縁体４１１５の上部表面上側のトレンチ領域を充填する。
図４１Ｂは、レジスト又は絶縁体物質４１３０、次に垂直側壁４１２０及び４１２０’を制御された深さｄ２まで除去するために、ＲＩＥを用いる段階及び充填された領域４１３０’及び垂直側壁素子４１４５及び４１４５’を形成する段階の後の図４１Ａに示した内容を示す図である。垂直側壁素子４１４５及び４１４５’は、等角層物質の厚さによって規定された、制御された公知の厚さ及び垂直寸法ｄ１〜ｄ２を有する。レジスト又は絶縁体４１３０’は、除去されること、又は定位置に残されることがある。そのため、トレンチ開口部は、絶縁物質に充填され、平坦化され得る。
図４２Ａ〜図４２Ｈは、図２８Ａ〜図２８Ｃ、図３１Ａ〜図３１Ｃ、図３３Ａ〜図３３Ｄ、図３４Ａ〜図３４ＦＦ、図３６Ａ〜図３６ＦＦ、図３７、図３９及び図４０を参照して上述した絶縁トレンチ内にナノチューブ素子を形成するために、図４１に示した米国特許第５，０９６，８４９号の素子を採用するのに使われた製造方法を説明する。
図４２Ａは、例えばＲＩＥを用いて、選択的な制御エッチングのような方法によって絶縁トレンチ内に形成された開口部４２０５を示し、このとき、側壁領域は、下部レベルコンタクト４２１０及び４２１０’、上部レベルコンタクト４２２０及び４２２０’、及び各々の上部及び下部レベルコンタクト間の絶縁体４２１５及び４２１５’の垂直表面を規定し、前記絶縁体４２１５及び４２１５’の厚さは、以下の図４２Ｄに更に示すように、ナノチューブ素子のチャネル長ＬＳＷ−ＣＨを規定する。
まず、方法は、図４２Ｂに示すように、絶縁体４２２５、例えばＴＥＯＳを用いてトレンチ開口部４２０５を充填する。
次に、方法は、図４２Ｃに示すように、選択的及び制御されるＲＩＥエッチングを用いて、表面基準から深さＤ１まで絶縁体４２２５を選択的にエッチングする。
次に、方法は、参照のためにここに引用する特許文献に詳述されているような方法を用いて、等角ナノチューブ層４２３５を堆積する。プロセスにおける現段階では、チャネル長ＬＳＷ−ＣＨは、図４２Ｄに示すように規定される。
次いで、図４２Ｄに示すように、方法は、保護用の等角絶縁体層４２４０を堆積する。等角絶縁体４２４０の厚さは、例えば５〜５０ｎｍとなり得、ＣＭＯＳ産業界又はパッケージング産業界で公知の適切な絶縁体物質、例えばＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ＢｅＯ、ポリイミド、ＰＳＧ（リンケイ酸ガラス）、フォトレジスト、ＰＶＤＦ（ポリフッ化ビニリデン）、スパッタガラス、エポキシガラス、その他誘電体物質及び、例えば米国特許出願第１１／２８０，７８６号に開示されている、Ａｌ２Ｏ３層で覆われたＰＶＤＦのような誘電体物質の組み合わせのような物質で形成できる。絶縁体４２４０は、ＲＩＥエッチングからナノチューブ素子４２３５の保護を十分に保障する厚さまで堆積される。
次に、方法は、ＲＩＥを用いて、等角絶縁体４２４０及びナノチューブ層４２３５を直接エッチングし、トレンチ開口部４２４１の底部で上部水平面及び底部水平面上の等角層物質を除去して、図４２Ｅに示すように、部分的に完成した垂直素子４２４０’、４２４０”、４２３５’、４２３５”を残す。
次に、方法は、図４２Ｆに示すように、例えばＴＥＯＳのような絶縁体４２４２を用いてトレンチ開口部４２４１を充填する。
次に、方法は図４２Ｇに示すように、選択的及び制御されるＲＩＥエッチングを用いて、表面基準から深さＤ２まで絶縁体４２４２、等角絶縁体４２４０’及び４２４０”、及びナノチューブ素子４２３５’及び４２３５”を選択的にエッチングする。プロセスにおける現段階では、絶縁体４２４２’が形成され、ナノチューブ素子４２４５及び４２４５’が形成され、等角絶縁体４２５０及び４２５０’が形成され、トレンチ開口部４２５５は残存する。
次いで、方法は、ＴＥＯＳのような絶縁体を用いて、トレンチ開口部４２５５を充填し、方法は、平坦化を実施して絶縁体４２６０を形成する。プロセスにおける現段階では、断面４２７５が形成され、前記断面はナノチューブチャネル素子４２７０及び４２７０’を含む。ナノチューブチャネル素子４２７０は、ナノチューブ素子４２４５及び等角絶縁体４２５０を含み、ナノチューブチャネル素子４２７０’は、ナノチューブ素子４２４５’及び等角絶縁体４２５０’を含む。ナノチューブチャネル素子４２７０及び４２７０’は、上部レベルコンタクト及び下部レベルコンタクトの垂直側壁の一部と接触し、ＬＳＷ−ＣＨを規定する絶縁層とも接触する。例えば、ナノチューブチャネル素子４２７０は、上部レベルコンタクト４２２０、下部レベルコンタクト４２１０、及び絶縁体４２１５と接触し、ナノチューブチャネル素子４２７０’は、上部レベルコンタクト４２２０’、下部レベルコンタクト４２１０’、及び絶縁体４２１５’と接触する。
図４３Ａ、図４３Ｂ、及び図４３Ｃに示すように、新しい不揮発性ナノチューブスイッチ構造物を形成するために、ナノチューブチャネル素子４２７０及び４２７０’が図３７に示したナノチューブ素子３７４５及び図３９に示したナノチューブ素子３７４５’の代りに用いられてもよい。新しいセル構造物は、陰極オンＮＴ又は陽極オンＮＴ型セルであり得る。図４３Ａ、図４３Ｂ、及び図４３Ｃは、上述した図２８Ａ及び図３４Ａ〜図３４ＦＦと容易に比較するための陰極オンＮＴ型セルを示す。
図４３Ａは、断面４３００を示し、ここで不揮発性ナノチューブチャネル素子ストレージデバイスは、セル１領域の側壁に位置した不揮発性チャネル素子４３７０−１及びセル２領域に位置した不揮発性チャネル素子４３７０−２で示した分離トレンチＢ内に位置し、前記チャネル素子は、図４２Ｈの断面４２７５で示した各々の不揮発性ナノチューブ素子４２７０及び４２７０’に対応する。図４３Ａに示す断面４３００は、例えば厚さ１０ｎｍ未満であり得る比較的薄いナノチューブ素子４３４５−１及び４３４５−２を示す。ナノチューブチャネル素子４３７０−１のナノチューブ素子４３４５−１は、セル１の下部レベルコンタクト４３３０−１及び上部レベルコンタクト４３６５−１に対する側壁コンタクトを含む。不揮発性ナノチューブスイッチ４３０５−１は、下部レベルコンタクト４３３０−１及び上部レベルコンタクト４３６５−１によって形成され、両者は、ナノチューブチャネル素子４３７０−１のナノチューブ素子４３４５−１と接触する。ナノチューブチャネル素子４３７０−２のナノチューブ素子４３４５−２は、セル２の下部レベルコンタクト４３３０−２及び上部レベルコンタクト４３６５−２に対する側壁コンタクトを含む。不揮発性ナノチューブスイッチ４３０５−２は、下部レベルコンタクト４３３０−２及び上部レベルコンタクト４３６５−２によって形成され、両者は、ナノチューブチャネル素子４３７０−２のナノチューブ素子４３４５−２と接触する。セル１及びセル２は、Ｘ方向の最小寸法Ｆよりも大きいが、全体的なセル周期は２Ｆで保持され、アレイ密度も変わらずに保持される。
図４３Ｂは、断面４３００’を示し、ここで不揮発性ナノチューブチャネル素子ストレージデバイスは、セル１’領域の側壁に位置した不揮発性チャネル素子４３７０−１’及びセル２’領域に位置した不揮発性チャネル素子４３７０−２’で示した分離トレンチＢ’内に位置し、前記チャネル素子は、図４２Ｈの断面４２７５で示した各々の不揮発性チャネル素子４２７０及び４２７０’に対応する。図４３Ｂに示した断面４３００’は、例えば厚さ１５ｎｍであり得る比較的厚いナノチューブ素子４３４５−１’及び４３４５−２’を示す。ナノチューブチャネル素子４３７０−１’のナノチューブ素子４３４５−１’は、セル１’の下部レベルコンタクト４３３０−１’及び上部レベルコンタクト４３６５−１’に対する側壁コンタクトを含む。不揮発性ナノチューブスイッチ４３０５−１’は、下部レベルコンタクト４３３０−１’及び上部レベルコンタクト４３６５−１’によって形成され、両者は、ナノチューブチャネル素子４３７０−１’のナノチューブ素子４３４５−１’と接触する。ナノチューブチャネル素子４３７０−２’のナノチューブ素子４３４５−２’は、セル２’の下部レベルコンタクト４３３０−２’及び上部レベルコンタクト４３６５−２’に対する側壁コンタクトを含む。不揮発性ナノチューブスイッチ４３０５−２’は、下部レベルコンタクト４３３０−２’及び上部レベルコンタクト４３６５−２’によって形成され、両者は、ナノチューブチャネル素子４３７０−２’のナノチューブ素子４３４５−２’と接触する。セル１’及びセル２’は、Ｘ方向の最小寸法Ｆよりも大きいが、全体的なセル周期は２Ｆで保持され、アレイ密度も変わらずに保持される。
図４３Ｃは、断面４３００”を示し、ここで不揮発性ナノチューブチャネル素子ストレージデバイスは、セル１”領域の側壁に位置した不揮発性チャネル素子４３７０−１”及び４３７０−３及びセル２”領域の側壁に位置した不揮発性チャネル素子４３７０−２”及び４３７０−４で示した分離トレンチＡ”、トレンチＢ”、及びトレンチＣ”内に位置する。図４３Ｃに示す断面４３００”は、例えば厚さ１５ｎｍであり得る比較的厚いチャネル素子４３４５−１’、４３４５−２”、４３４５−３、４３４５−４を示す。ナノチューブチャネル素子４３７０−１”及び４３７０−３のナノチューブ素子は、セル１”の下部レベルコンタクト４３３０−１”及び上部レベルコンタクト４３６５−１”に対する側壁コンタクトを含む。例えば、３０ｎｍの有効チャネル素子の厚さの場合、不揮発性ナノチューブスイッチ４３０５−１”は、下部レベルコンタクト４３３０−１”及び上部レベルコンタクト４３６５−１”によって形成され、両者は、各々のナノチューブチャネル素子４３７０−１”及び４３７０−３のナノチューブ素子４３４５−１”及び４３４５−３と接触する。ナノチューブチャネル素子４３７０−２”及び４３７０−４のナノチューブ素子は、セル２”の下部レベルコンタクト４３３０−２”及び上部レベルコンタクト４３６５−２”に対する側壁コンタクトを含む。例えば、３０ｎｍの有効チャネル素子の厚さの場合、不揮発性ナノチューブスイッチ４３０５−２”は、下部レベルコンタクト４３３０−２”及び上部レベルコンタクト４３６５−２”によって形成され、両者は、ナノチューブチャネル素子４３７０−２”及び４３７０−４のナノチューブ素子４３４５−２”及び４３４５−４と接触する。セル１”及びセル２”は、Ｘ方向の最小寸法Ｆよりも大きいが、全体的なセル周期は２Ｆで保持され、アレイ密度も変わらずに保持される。セルが、例えば２２ｎｍ及びそれ未満に徐々に小さくなることによって、コンタクト間のナノチューブ素子の個体数が減少し、抵抗は高くなる。達成できる層当たりナノチューブ密度に対する制限が存在する。それによって、より多くのナノチューブ層を並列に追加することで、ナノチューブの個体数をほぼ同じく（可能な場合）維持するために、ナノチューブ層を加える方法を見出すのに有用である。即ち、ナノチューブ素子は、半導体スケーリングに合わせてスケーリングできる。
トレンチ分離領域内で及びステアリング（選択）ダイオード上側で積層ナノチューブ素子を有する垂直配向された不揮発性ナノチューブスイッチを用いる不揮発性３Ｄメモリ
不揮発性ナノチューブスイッチに含まれるナノチューブ素子は、図３７及び図３９、図２８Ａ〜図２８Ｃ及び図３１Ａ〜図３１Ｃに示した構造物及び図３４Ａ〜図３４ＦＦ及び図３６Ａ〜図３６ＦＦに関して説明する製造方法に関して更に説明するように、分離トレンチによって規定されるセル境界内に統合ざれ得る。また、不揮発性ナノチューブスイッチに含まれるナノチューブ素子は、図４３Ａ〜図４３Ｃに関して更に説明するように、また、図４２Ａ〜図４２Ｈに関して説明する製造方法のように、分離トレンチ領域内及びセル境界の外部に統合され得る。しかし、両類型のナノチューブ構成を含む不揮発性ナノチューブスイッチを形成するために、セル境界内のナノチューブ素子とセル境界外部の分離トレンチ内の他のナノチューブ素子を組み合わせることができる。例えば２２ｎｍ及びそれ未満にセルが徐々に小さくなることによって、コンタクト間のナノチューブ素子の個体数が減少し、抵抗は高くなる。達成できる層当たりナノチューブ密度に対する制限が存在する。それによって、より多くのナノチューブ層を並列に追加することで、ナノチューブの個体数をほぼ同じく（可能な場合）維持するために、ナノチューブ層を加える方法を見出すのに有用である。即ち、ナノチューブ素子は、半導体スケーリングに合わせてスケーリングできる。
図４４Ａは、不揮発性ナノチューブスイッチ４４０５及び４４０５’と共にセル１及びミラーイメージセル２を示す。セル２がセル１のミラーイメージであるため、１つのセル１についてのみ詳述する。不揮発性ナノチューブスイッチ４４０５は、図３９に示した不揮発性ナノチューブスイッチ３９０５に対応する不揮発性ナノチューブスイッチ４４６８と、図４３Ｃに示したナノチューブチャネル素子４３７０−３に対応するナノチューブチャネル素子４４７０を組み合わせることで形成される。不揮発性ナノチューブスイッチ４４０５は、図３４Ａ〜図３４ＦＦに関して更に説明する製造方法を用いて、不揮発性ナノチューブスイッチ４４６８を先に形成することで形成できる。次に、ナノチューブチャネル素子４４７０は、図４２Ａ〜図４２Ｈに関して説明した製造方法を用いて形成される。ナノチューブチャネル素子４４７０のナノチューブ素子４４４５が、ナノチューブ素子４４４５’と共に下部レベルコンタクト４４３０を共有し、ナノチューブ素子４４４５’と共に側壁コンタクト４４４０及び上部レベルコンタクト４４６５を共有する。両ナノチューブ素子４４４５及び４４４５’は、例えば５ｎｍ未満から２５０ｎｍ超過の範囲のほぼ同じチャネル長ＬＳＷ−ＣＨを有する。ナノチューブ素子４４４５及び４４４５’の厚さ値は、互いに異なる値であり得る。このような例において、組み合わせたナノチューブ素子４４４５及び４４４５’に対する３０ｎｍの有効厚さの場合、最小寸法Ｆは３２ｎｍと推定され、各々のナノチューブ素子の厚さは１５ｎｍとなり得る。組み合わせたナノチューブ素子４４４５及び４４４５’の３０ｎｍの有効厚さは、３２ｎｍのセル寸法Ｆとほぼ等しいが、これはナノチューブ素子が分離トレンチ領域内でセル境界の内部及びセル境界の外部の何れでも用いられるためである。このような例は、陰極オンＮＴ型セルを説明するが、陽極オンＮＴ型セルが形成されることもある。
不揮発性ナノチューブスイッチに含まれたナノチューブ素子は、図４０に関して上述したように、分離トレンチによって規定されたセル境界内に統合され得る。また、不揮発性ナノチューブスイッチに含まれたナノチューブ素子は、図４３Ａ〜図４３Ｃに関して更に説明するように、また、図４２Ａ〜図４２Ｈに関して説明する製造方法のように、分離トレンチ領域内及びセル境界の外部に統合され得る。しかし、両類型のナノチューブ構成を含む不揮発性ナノチューブスイッチを形成するために、セル境界内のナノチューブ素子とセル境界外部の分離トレンチ内の他のナノチューブ素子を組み合わせることができる。
図４４Ｂは、不揮発性ナノチューブスイッチ４４０５”及び４４０５’’’と共にセル１及びセル２を示す。セル２はセル１と同じであるため、１つのセル１についてのみ詳述する。不揮発性ナノチューブスイッチ４４０５”は、図４０に示した不揮発性ナノチューブスイッチ４０５０に対応する不揮発性ナノチューブスイッチ４４６９と、図４３Ｃに示した各々のナノチューブチャネル素子４３７０−３及び４３７０−１”に対応するナノチューブチャネル素子４４７０−１及び４４７０−２を組み合わせることで形成される。不揮発性ナノチューブスイッチ４４０５”は、図４０に示したものと類似する製造方法を用いて、不揮発性ナノチューブスイッチ４４６９を先に形成することで形成される。次に、ナノチューブチャネル素子４４７０−１及び４４７０−２は、図４２に関して説明した製造方法を用いて形成される。ナノチューブチャネル素子４４７０−１のナノチューブ素子４４４５−１及びナノチューブチャネル素子４４７０−２のナノチューブ素子４４４５−２が、ナノチューブ素子４４４５−３と共に下部レベルコンタクト４４３０を共有し、ナノチューブ素子４４４５−３と共に上部レベルコンタクト４４６５を共有する。ナノチューブ素子４４４５−１、４４４５−２、４４４５−３は、例えば５ｎｍ未満から１５０ｎｍ超過の範囲のほぼ同じチャネル長ＬＳＷ−ＣＨを有する。ナノチューブ素子４４４５−１、４４４５−２、４４４５−３の厚さ値は、互いに異なる値であり得る。このような例において、組み合わせたナノチューブ素子４４４５−１、４４４５−２、４４４５３に対する３４ｎｍの組み合わせた有効厚さの場合、最小寸法Ｆは２２ｎｍであると推定され、ナノチューブ素子４４４５−１及び４４４５−２の厚さは各々６ｎｍとなり得、ナノチューブ素子４４４５−３は２２ｎｍとなり得る。組み合わせたナノチューブ素子４４４５−１、４４４５−２、４４４５３の３４ｎｍの有効厚さは、２２ｎｍのセル寸法Ｆよりも約５０％大きいが、これはナノチューブ素子が分離トレンチ領域内でセル境界の内部及びセル境界の外部の何れでも用いられるためである。このような例は陰極オンＮＴ型セルを説明するが、陽極オンＮＴ型セルが形成されることもある。セルが、例えば２２ｎｍ及びそれ未満に徐々に小さくなることによって、コンタクト間のナノチューブ素子の個体数が減少し、抵抗は高くなる。達成できる層当たりナノチューブ密度に対する制限が存在する。それによって、より多くのナノチューブ層を並列に追加することで、ナノチューブの個体数をほぼ同じく（可能な場合）維持するために、ナノチューブ層を加える方法を見出すのに有用である。即ち、ナノチューブ素子は、半導体スケーリングに合わせてスケーリングできる。
１つのステアリング（選択）ダイオードを共有する２つの垂直配向された不揮発性ナノチューブスイッチを用い、セル当たり２ビットを記憶する不揮発性３Ｄメモリ
図３３Ａ〜図３３Ｄは、ビット密度を２倍にするための２つの積層メモリアレイ、即ち１つの陰極オンＮＴ型アレイ及び他の１つの陽極オンＮＴ型アレイを示す。積層内の各セルは、１つの選択（ステアリング）ダイオード及び１つの不揮発性ナノチューブスイッチを備える。図４３Ｃ、図４４Ａ及び図４４Ｂに関して上述したセルは、有効ナノチューブ素子の厚さを増大させるために、並列連結されたセル当たり２つのナノチューブ素子を用いる。しかし、セル当たり２つのナノチューブ素子を用いるとき、図３３Ａ〜図３３Ｄに関して上述したように、２つのアレイを積層する必要なく、１つの選択（ステアリング）ダイオードを共有する２つのナノチューブ素子内の同じセル内に２つのデータ状態（ビット）を記憶することで、ビット密度を２倍にすることができる。
図４５に示したメモリアレイ断面４５００は、同一の不揮発性ナノチューブスイッチを有するセル１及びセル２を示す。セル１及びセル２が同一であるため、セル１についてのみ詳述する。図４５は、２ビットを記憶するセル１を示す。１つの選択（ステアリング）ダイオード４５２５がワードラインＷＬ０と下部レベルコンタクト４５３０を連結する。セル１は、選択（ステアリング）ダイオード４５２５を共有する２つの不揮発性ナノチューブスイッチ４５０５−１及び４５０５−２を含む。
ナノチューブチャネル素子４５７０−１は、トレンチＡ内に形成され、図４３Ｃに示したナノチューブチャネル素子４３７０−３と類似する。ナノチューブ素子４５４５−１は、共有された下部レベルコンタクト４５３０及び上部レベルコンタクト４５６５−１と接触する。上部レベルコンタクト４５６５−１は、ビットラインＢＬ０−Ａと接触する。ナノチューブ素子４５４５−１は、抵抗状態によって情報を記憶することができる。
ナノチューブチャネル素子４５７０−２はトレンチＢ内に形成される。ナノチューブ素子４５４５−１２は、共有された下部レベルコンタクト４５３０及び上部レベルコンタクト４５６５−２と接触する。上部レベルコンタクト４５６５−２は、ビットラインＢＬ０−Ｂと接触するビアホール４５６７と接触する。ナノチューブ素子４５４５−２も抵抗状態によって情報を記憶することができる。
例えば、セル１が２ビットを記憶するように、セル１は、例えば１つのビットを記憶する不揮発性ナノチューブスイッチ４５０５−１、及び１つのビットを記憶する不揮発性ナノチューブスイッチ４５０５−２を含む。図４５に示した断面４５００は、セル当たり２ビット、即ち不揮発性ナノチューブスイッチ４５０５−１に１ビット及び不揮発性ナノチューブスイッチ４５０５−２に他の１ビットを記憶する３Ｄメモリアレイを示す。図４５に示したメモリアレイ断面４５００は、図３３Ａ〜図３３Ｃに示した積層アレイと同じ密度を有し、それによって、２つの独立したアレイの積層を必要としない。このような例は陽極オンＮＴ型セルを説明するが、陰極オンＮＴセルでも用いられ得る。
図４５は、図３６Ａ〜図３６ＦＦに関して上述したように、最小値以下の絶縁体領域及び導電体領域を形成するために、自己整列されたスペーサ技術、犠牲形状、そして充填及び平坦化技術に対応する製造技術を用いて、最小値以下の上部レベルコンタクト４５６５−１及び４５６５−２、及びコンタクトビアホール４５６７が形成される図４３Ｃの改善されたバージョンを示す。より具体的に、自己整列されたスペーサ技術は、図３６Ｅ及び図３６Ｆに関して更に説明され、最小値以下の犠牲層の形成は、図３６Ｐ〜図３６Ｓ及び最小及び最小値以下のコンタクト領域の形成は、図３６Ｙ、図３６Ｚ、及び図３６ＡＡに関して説明される。
図３３Ａ〜図３３Ｃは、ビット密度を２倍にするための２つの積層メモリアレイ、即ち１つの陰極オンＮＴ型アレイ及び他の１つの陽極オンＮＴ型アレイを示す。積層内の各セルは、１つの選択（ステアリング）ダイオード及び１つの不揮発性ナノチューブスイッチを備える。図４３Ｃ、図４４Ａ及び図４４Ｂに関して上述したセルは、有効ナノチューブ素子の厚さを増大させるために、並列連結されたセル当たり２つのナノチューブ素子を用いる。しかし、セル当たり２つのナノチューブ素子を用いるとき、図３３Ａ〜図３３Ｃに関して上述したように、２つのアレイを積層する必要なく、１つの選択（ステアリング）ダイオードを共有する２つのナノチューブ素子内の同セル内に２つのデータ状態（ビット）を記憶することで、ビット密度を２倍にすることができる。
図４６に示すメモリアレイ断面４６００は、同一の不揮発性ナノチューブスイッチ構成を有するセル１及びセル２を示す。セル１及びセル２が同一であるため、セル１についてのみ詳述する。図４６は、例えば２ビットを記憶するセル１を示す。１つの選択（ステアリング）ダイオード４６２５がワードラインＷＬ０と下部レベルコンタクト４６３０を連結する。セル１は、選択（ステアリング）ダイオード４６２５を共有する２つの不揮発性ナノチューブスイッチ４６０５−１及び４６０５−２を含む。
ナノチューブチャネル素子４６７０−１は、トレンチＡ内に形成され、図４４Ａに示したナノチューブチャネル素子４４７０と類似する。ナノチューブ素子４６４５−１は、共有された下部レベルコンタクト４６３０及び上部レベルコンタクト４６６５−１と接触する。上部レベルコンタクト４６６５−１は、ビットラインＢＬ０−Ａと接触する。ナノチューブ素子４６４５−１は、抵抗状態によって情報を記憶することができる。
以下に更に説明する改善された上部レベルコンタクト構造物を除いて、ナノチューブ素子４６４５−２は、図４４Ａに示した不揮発性ナノチューブ４４６８に関して上述したように、セル１境界内部に形成される不揮発性ナノチューブスイッチ４６０５−２の一部である。ナノチューブ素子４６４５−２は、共有された下部レベルコンタクト４６３０及び上部レベルコンタクト４６６５−２と接触する。上部レベルコンタクト４６６５−２は、ビットラインＢＬ０−Ｂと接触するビアホール４６６７と接触する。ナノチューブ素子４６４５−２も抵抗状態によって情報を記憶することができる。
例えば、セル１が２ビットを記憶するように、セル１は、例えば１つのビットを記憶する不揮発性ナノチューブスイッチ４６０５−１、及び同様に１つのビットを記憶する不揮発性ナノチューブスイッチ４６０５−２を含む。図４６に示した断面４６００は、例えばセル当たり２ビット、即ち不揮発性ナノチューブスイッチ４６０５−１に１ビット及び不揮発性ナノチューブスイッチ４６０５−２に他方の１ビットを記憶できる３Ｄメモリアレイを示す。図４６に示したメモリアレイ断面４６００は、２つの独立したアレイの積層する必要なく、図３３Ａ〜図３３Ｃに示した積層アレイと同じ密度を有する。そのため、このような例は、陽極オンＮＴ型セルを説明するが、陰極オンＮＴセルでも用いられる。
図４６は、図３６Ａ〜図３６ＦＦに関して上述したように、最小値以下の絶縁体領域及び導電体領域を形成するために、自己整列されたスペーサ技術、犠牲形状、及び充填及び平坦化技術に対応する製造技術を用いて、最小値以下の上部レベルコンタクト４６６５−１及び４６６５−２、及びコンタクトビアホール４６６７が形成される図４４Ａ及び図４４Ｂの改善されたバージョンを示す。より具体的に、自己整列されたスペーサ技術は、図３６Ｅ及び図３６Ｆに関して説明し、最小値以下の犠牲層の形成は、図３６Ｐ〜図３６Ｓに関して説明し、最小及び最小値以下のコンタクト領域の形成は、図３６Ｙ、図３６Ｚ、及び図３６ＡＡに関して説明する。
ステアリング（選択）ダイオード上側に積層された水平配向された自己整列の端部接触型不揮発性素子を用いる不揮発性３Ｄメモリ
図４０は、ナノチューブスイッチ４００５を含んで断面４０００を示し、ここでナノチューブ素子４０５０の厚さは、セル寸法Ｆと等しくてもよい。一般に、ナノチューブ素子の厚さをセルの側方向寸法に対して特定の関係を持たせる必要はない。このような例において、ナノチューブ素子４０５０は、例えばスプレーオン製造方法で堆積できる。例えば、Ｆが約２２ｎｍであり、ナノチューブ素子の厚さが約２２ｎｍである技術ノード（世代）の場合、ナノチューブ領域が利用可能セル領域を充填する。側壁コンタクトが除去され、下部レベルコンタクト４０３０及び上部レベルコンタクト４０６５がナノチューブ４０５０に対する２つの端子（コンタクト）領域を形成する。垂直チャネル長ＬＳＷ−ＣＨは、上部レベルコンタクト４０６５及び下部レベルコンタクト４０３０の間の距離間隔によって決定される。断面４０００が高レベルの３Ｄセル密度を達成する一方、チャネル長ＬＳＷ−ＣＨのスケーリングが制限されるが、これはナノチューブ素子４０５０が多孔性であるためである。一部の実施例において、上部レベルコンタクト４０６５と下部レベルコンタクト４０３０の間でナノチューブ素子による短絡が生じないようにするために、ＬＳＷ−ＣＨは数百ナノメートルの距離間隔を維持しなければならない。しかし、上部レベルコンタクトと下部レベルコンタクトの間の短絡を依然として防止しつつも、ナノチューブ素子の厚さ、及びそれによるＬＳＷ−ＣＨを減少するために、多様な方法及び構成が用いられ得る。このようなことを達成するための一部の例示的な方法及び構成について以下に詳述する。
図４７に示した断面４７８５は、絶縁領域によって上部レベルコンタクト及び下部レベルコンタクトから分離される水平配向された不揮発性ナノチューブ素子を示す。トレンチ側壁配線を用いて、ナノチューブ素子を対応する上部レベルコンタクトと一端部で連結し、対応する下部レベルコンタクトと他端部で連結するために、ナノチューブ素子端部コンタクトを用いられる。このような構造は、ナノチューブ素子チャネル長（ＬＳＷ−ＣＨ）、チャネル幅（ＷＳＷ−ＣＨ）、及び高さ（厚さ）におけるセルスケーリングを可能にする。陰極オンＮＴ ３Ｄメモリアレイの製造方法は、図４８Ａ〜図４８ＢＢに示されている。
図４９は、端部コンタクトを用いる不揮発性ナノチューブスイッチを示す。図５０は、図４９に示した端部コンタクト型不揮発性ナノチューブスイッチの動作を示す。
図５１及び図５２は、陽極オンＮＴ ３Ｄメモリアレイで用いられるナノチューブ素子端部コンタクト型スイッチの断面を示す。
図５３、図５４Ａ及び図５４Ｂは、図４７、図４８Ａ〜図４８ＢＢ、図５１及び図５２に示した新しい３Ｄセルを基にする陰極オンＮＴ及び陽極オンＮＴ ３Ｄメモリアレイの組み合わせを用いる２段メモリ積層を示す。
図５５Ａ〜図５５Ｆは、トレンチ領域内の等角導電体を用いて形成されたトレンチ側壁配線の構造物及び対応する製造方法を示す。図４８Ａ〜図４８ＢＢと共に用いられる製造方法は、トレンチ側壁配線を形成するとき、導電体トレンチ充填方式を用いる。
陰極オンＮＴスイッチ連結のための導電体トレンチ充填を用いる水平配向された自己整列型ＮＴスイッチ及び垂直配向されたダイオードを備えるＮＶ ＮＴデバイスを用いる不揮発性セルの３次元セル構造
図４７は、３Ｄメモリ実施例のセルＣ００及びＣ０１を含む断面４７８５を示す。ナノチューブ層は、上述した内容に追加して図３４Ａ及び図３４Ｂに示すように、事前に規定されたダイオード形成層上側の平面絶縁体表面上に水平に堆積される。図３４Ａ〜図３４ＦＦ及び図３６Ａ〜図３６ＦＦに関して上述した自己整列方法と類似する自己整列方法がセル境界を規定するために用いられるトレンチの位置及び寸法を決定する。自己整列されたトレンチ側壁配線は、水平配向されたナノチューブ素子を垂直配向されたダイオード及びアレイ配線と連結する。
図２７Ａに関して上述した方法２７１０は、支持回路及びインターコネクション３４０１の規定に用いられる。
次に、図２７Ｂに示した方法２７３０は、絶縁体３４０３を堆積して平坦化する。３Ｄアレイ内の金属アレイラインを対応支持回路及びインターコネクション３４０１に連結するために、平面絶縁体３４０３（断面４７８５には示さず、断面２８００”に関して図２８Ｃに示す）を介するインターコネクト手段を用いることができる。例として、ＢＬドライバ及び検知回路２６４０内のビットラインドライバは、上述した図２６Ａ及び図４７の断面４７８５に示したメモリ２６００のアレイ２６１０内のビットラインＢＬ０及びＢＬ１に連結できる。製造プロセスにおける現段階で、方法２７４０を用いて、図４７に示したメモリアレイ支持構造物３４０５−１と相互接続された、絶縁体３４０３の表面上にメモリアレイを形成することができる。
図２７Ｂに示した方法２７４０は、不揮発性ナノチューブダイオードを形成するために、金属、ポリシリコン、絶縁体、及びナノチューブ素子を堆積して平坦化し、このような例において、前記不揮発性ナノチューブダイオードは、複数の垂直配向されたダイオード及び水平配向された不揮発性ナノチューブスイッチシリーズ対を含む。個別的なセル境界が単一エッチング段階で形成され、セル面積を実質的に増大させることができる各々の層整列公差の累積を除去するために、ＷＬ０層を除いた層が堆積されて平坦化された後に、単一トレンチエッチング段階によって形成された１つのＮＶ ＮＴダイオードを各々のセルが有する。Ｘ方向の個別的なセル寸法は、図４７に示すように、Ｆ（１最小フィーチャー）であり、また、Ｘ方向に直交するＹ方向（図示せず）の寸法もＦであり、Ｘ及びＹ方向に２Ｆの周期を有する。それによって、各セルは約４Ｆ２の面積を占有する。
第１セル側壁上の垂直配向された（Ｚ方向）トレンチ側壁セル配線は、垂直配向されたダイオードと水平配向されたナノチューブ素子の一端部を連結し、第２セル側壁上の垂直配向されたトレンチ側壁セル配線は、水平配向されたナノチューブ素子の他端部をアレイ配線と連結する。垂直配向されたトレンチ側壁セル配線を形成する例示的な方法は、参照のためにここに引用する米国特許第５，０９６，８４９号に開示されている方法のようなトレンチ側壁上に形状部をパターニングする方法から変形して適用できる。Ｘ及びＹ方向に水平配向されたＮＶ ＮＴスイッチ素子（ナノチューブ素子）寸法がトレンチエッチングによって規定される。Ｘ又はＹ方向にナノチューブ素子を整列しなければならない要件は存在しない。通常に、ナノチューブ素子の厚さ（Ｚ方向）は５〜４０ｎｍである。しかし、ナノチューブ素子の厚さは、如何なる任意の厚さも有することができ、例えば５ｎｍ未満又は４０ｎｍ超過の厚さを有することができる。
水平配向されたナノチューブ素子が単一ナノチューブ層を用いて、又は多層を用いて形成できる。当該ナノチューブ素子層は、参照のためにここに引用する特許文献に詳述されている、例えばスピンオンコーティング技術又はスプレーオンコーティング技術を用いて堆積することができる。図４７は、Ｘ方向に３Ｄメモリアレイ断面４７８５を示し、図４８に関して上述した製造方法に対応する。ナノチューブ素子の長さ寸法ＬＳＷ−ＣＨ及び幅寸法ＷＳＷ−ＣＨは、エッチングされたトレンチ壁の間隔によって決定される。トレンチ壁の間隔がＸ及びＹ方向の何れでも最小技術ノード寸法Ｆと実質的に等しければ、例えば９０ｎｍ、６５ｎｍ、４５ｎｍ、及び２２ｎｍ技術ノードの場合、ＬＳＷ−ＣＨ及びＷＳＷ−ＣＨは、例えば約９０ｎｍ、６５ｎｍ、４５ｎｍ、及び２２ｎｍとなる。
方法は、絶縁体を用いてトレンチを充填し、次いで、方法は、表面を平坦化する。その後、方法は、平坦化された表面上にワードラインを堆積してパターニングする。
図４７に示した垂直配向された３Ｄセルの製造は、次のように進行される。図４８に関して後述するように、方法は、例えば厚さ５０〜５００ｎｍの絶縁体３４０３の表面にビットライン配線層を堆積する。構造物４７８５の垂直配向されたダイオード部分の製造は、上述した図３４Ａ及び図３４Ｂと同様であり、図４８に関して説明する製造方法と統合される。方法はビットライン配線層をエッチングして、ビットライン導電体３４１０−１（ＢＬ０）及び３４１０−２（ＢＬ１）のような個別的なビットラインを形成する。ＢＬ０及びＢＬ１のようなビットラインは、アレイ配線導電体として用いられ、ショットキーダイオードの陽極端子としても用いられる。また、Ｎポリシリコン領域３４２０−１及び３４２０−２と接触する金属又はシリサイドコンタクト（図示せず）を用いて、ショットキーダイオードジャンクション３４１８−１及び３４１８−２を形成できるが、ビットライン導電体３４１０−１及び３４１０−２との抵抗型コンタクトも形成し、Ｎポリシリコン領域３４２０−１及び３４２０−２が、例えば１０１４〜１０１７ドーパントａｔｏｍｓ／ｃｍ３のヒ素又はリンでドープでき、例えば２０ｎｍ〜４００ｎｍの厚さを有することもできる。
図４７は、ショットキーダイオードと共に形成された陰極対ＮＴ型ＮＶ ＮＴダイオードを示す。しかし、図４８Ａに関して更に後述するように、ショットキーダイオードの代りにＰＮ及びＰＩＮダイオードを用いることもできる。
例えば、ポリシリコン領域３４２０−１及び３４２０−２を形成するために、堆積されてパターニングされたポリシリコンのようなポリシリコンの物質特性を制御することで、ショットキー（及びＰＮ、ＰＩＮ）ダイオードの電気的特性が改善（例えば、低い漏洩）できる。ポリシリコン領域は、半導体領域で用いられる方法によって決定される比較的大きい又は比較的小さい粒界サイズを有することができる。例えば、半導体産業界で用いられるＳＯＩ堆積方法を用いることができ、当該ＳＯＩ堆積方法は、低いダイオード漏洩電流のように電気的特性をより改善するための単結晶（もはやポリシリコンではない）又はほぼ単結晶のポリシリコン領域をもたらす。
コンタクト及び導電体物質の例としては、Ａｌ、Ａｕ、Ｗ、Ｃｕ、Ｍｏ、Ｐｄ、Ｎｉ、Ｒｕ、Ｔｉ、Ｃｒ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎのような元素金属、及びＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷのような金属合金、他の適した導電体、又は導電性窒化物、酸化物、又はＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、ＴｉＳｉｘのようなシリサイドが含まれる。絶縁体は、ＳｉＯ２、ＳｉＮｘ、Ａｌ２Ｏ３、ＢｅＯ、ポリイミド、Ｍｙｌａｒ又は他の適した絶縁物質であり得る。
一部で、Ａｌ、Ａｕ、Ｗ、Ｃｕ、Ｍｏ、Ｔｉなどのような導電体がコンタクトと導電体物質の両方として、及びショットキーダイオードに対する陽極として用いられ得る。しかし、その他では、低い順方向電圧降下及び低いダイオード漏洩のための陽極物質の最適化が好ましい。ショットキーダイオード陽極物質は、各々導電体３４１０−１及び３４１０−２とポリシリコン領域３４２０−１及び３４２０−２の間に付加できる（図示せず）。当該陽極物質は、Ａｌ、Ａｇ、Ａｕ、Ｃａ、Ｃｏ、Ｃｒ、Ｃｕ、Ｆｅ、Ｉｒ、Ｍｇ、Ｍｏ、Ｎａ、Ｎｉ、Ｏｓ、Ｐｂ、Ｐｄ、Ｐｔ、Ｒｂ、Ｒｕ、Ｔｉ、Ｗ、Ｚｎ及びその他元素金属を含むことができる。また、ＣｏＳｉ２、ＭｏＳｉ２、Ｐｄ２Ｓｉ、ＰｔＳｉ、ＲｂＳｉ２、ＴｉＳｉ２、ＷＳｉ２、ＺｒＳｉ２のようなシリサイドを用いることができる。そのような金属及びシリサイドを用いて形成されたショットキーダイオードは、参照文献ＮＧ，Ｋ．Ｋ．「Ｃｏｍｐｌｅｔｅ Ｇｕｉｄｅ ｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ」，Ｓｅｃｏｎｄ Ｅｄｉｔｉｏｎ，Ｊｏｈｎ Ｗｉｌｅｙ＆Ｓｏｎｓ，２００２ｍ ｐｐ．３１−４１に説明されており、参照のためにその全体内容をここに引用する。
次に、ショットキーダイオード選択デバイスが完了すれば、方法は、各々のＮポリシリコン領域３４２０−１及び３４２０−２との接触のため、及びコンタクト３４３０−１及び３４３０−２に対する抵抗コンタクトのためのコンタクト領域を形成するために、Ｎ＋ポリシリコン領域３４２５−１及び３４２５−２を形成する。通常、Ｎ＋ポリシリコンヒ素又はリンで、例えば１０２０ドーパントａｔｏｍｓ／ｃｍ３までドープされ、例えば、２０〜４００ｎｍの厚さを有する。Ｎ及びＮ＋ポリシリコン領域の寸法は、工程の近端部トレンチエッチングによって規定される。
次に、方法は、例えば２０〜５００ｎｍの厚さ及び工程の近端部トレンチエッチングによって規定されるＸ及びＹ寸法で、例えば、通常、ＳｉＯ２の平面絶縁領域４７３５−１及び４７３５−２を下部レベルコンタクト（コンタクト）３４３０−１及び３４３０−２の表面上に形成する。
次に、方法は、水平配向されたナノチューブ素子４７４０−１及び４７４０−２を各々の絶縁体領域４７３５−１及び４７３５−２の表面上に形成し、ナノチューブ素子の長さ及び幅が工程の近端部トレンチエッチングによって規定され、下部レベルコンタクト３４３０−１及び３４３０−２各々と直接接触することを遮断される。セルＣ００及びＣ０１の密度を改善するために、図４７に示したナノチューブ素子４７４０−１及び４７４０−２は、以下に更に説明するように、ナノチューブ素子４７４０−１と接触するトレンチ規定型端部コンタクト４７６４及び４７７９、及びナノチューブ素子４７４０−２と接触する端部コンタクト４７６４’及び４７７９’と水平に配向される。水平配向されたナノチューブ素子及びその製造方法は、参照のためにここに引用する特許文献に詳述されている。
次いで、方法は、工程の近端部トレンチエッチングによって規定されるＸ及びＹ寸法で、保護用絶縁体４７４５−１及び４７４５−２を等角ナノチューブ素子４７４０−１及び４７４０−２各々の表面上に形成する。例示的な保護用絶縁体４７４５−１及び４７４５−２の形成方法は、図４８Ｂに関して更に後述されている。
次に、方法は、工程の近端部トレンチエッチングによって規定されたＸ及びＹ寸法で、上部レベルコンタクト４７５０−１及び４７５０−２を保護用絶縁体４７４５−１及び４７４５−２各々の表面上に形成する。
次に、方法は、セルＣ００及びＣ０１、対応する上部及び下部レベルコンタクト、ナノチューブ素子、及び上述した絶縁体の内側壁に幅Ｆを有するトレンチ開口部を形成（エッチング）する。
次に、方法は、側壁垂直配線４７６２及び４７６２’を形成する。垂直側壁配線４７６２は、下部レベルコンタクト３４３０−１の端部コンタクト４７６６でナノチューブ素子４７４０−１の端部コンタクト４７６４を形成して連結し、垂直側壁配線４７６２’は、下部レベルコンタクト３４３０−２の端部コンタクト４７６６’でナノチューブ素子４７４０−２の端部コンタクト４７６４’を形成して連結する。
次に、方法は、絶縁体３４０３の表面に対するトレンチ形成（エッチング）を完成する。
次に、方法は、ＴＥＯＳのような絶縁体を用いてトレンチ開口部を充填し、表面を平坦化してトレンチ充填４７６９を完成する。
次に、方法は、セルＣ００及びＣ０１、対応する上部及び下部レベルコンタクト、ナノチューブ素子、及び上述した絶縁体の外側壁を形成する、幅Ｆを有するトレンチ開口部を形成（エッチング）する。
次に、方法は、側壁垂直配線４７７６及び４７７６’を形成する。垂直側壁配線４７７６は、上部レベルコンタクト４７０５−１の端部コンタクト領域でナノチューブ素子４７４０−１の端部コンタクト４７７８を形成して連結し、垂直側壁配線４７７６’は、上部レベルコンタクト４８５０−２の端部コンタクト領域でナノチューブ素子４７４０−２の端部コンタクト４７７８’を形成して連結する。
次に、方法は、絶縁体３４０３の表面に対するトレンチ形成（エッチング）を完成する。
次に、方法は、ＴＥＯＳのような絶縁体を用いてトレンチ開口部を充填し、表面を平坦化してトレンチ充填４８８２及び４８８２’を完成する。
次に、方法は、ワードライン層を堆積及び平坦化することで、ワードラインコンタクト４７８４Ｃ−１及び４７８４Ｃ−２を上部レベルコンタクト４７５０−１及び４７５０−２各々の表面上に方向性にエッチングして形成する。
次に、方法は、ワードライン４７８４をパターニングする。
セルＣ００及びＣ０１を形成する不揮発性ナノチューブダイオードは、図１２の不揮発性ナノチューブダイオード１２００に対応し、各セルＣ００及びＣ０１に１つずつある。図４７の断面４７８５に示したセルＣ００及びＣ０１は、図２６Ａのメモリアレイ２６１０に概略的に示した対応セルＣ００及びＣ０１に対応し、ビットラインＢＬ０及びＢＬ１及びワードラインＷＬ０は、メモリアレイ２６１０に概略的に示したアレイラインに対応する。
図２７Ａ及び図２７Ｂに示した方法２７００を用いて、図４８に関して更に後述するように、図４７に示した断面４７８５に示したような水平配向された自己整列型ＮＶ ＮＴスイッチのための陰極対ＮＴスイッチ連結を有するＮＶ ＮＴダイオードデバイスを用いるメモリを製造できる。断面４７８５のような構造は、図２６Ａに概略的に示すメモリ２６００を製造するために用いられ得る。
陰極対ＮＴスイッチ連結のための導電性トレンチ充填を用いる水平配向された自己整列型ＮＴスイッチ及び垂直配向されたダイオードを有するＮＶ ＮＴデバイスを用いる不揮発性セルの３次元セル構造物を製造する方法
図２７Ａに示した方法を用いて、上述したように、図２６Ａに示したメモリ２６００に関して説明したものと類似する支持回路及びインターコネクションを規定する。図４８Ａに示すように、半導体基板上及びその内部に支持回路及びインターコネクション３４０１を製造するために、方法２７１０は公知された半導体産業界の技術デザイン及び製造技術を用いる。支持回路及びインターコネクション３４０１は、半導体基板上側のビアホール及び配線のようなインターコネクション及び半導体基板内のＦＥＴデバイスを含む。図３４Ａに示した選択的な導電性ショットキー陽極コンタクト層３４１５を図４８Ａには示していないことを除いて、図４８Ａはショットキーダイオード構造を示す図３４Ａに対応する。ＰＮダイオード構造物を所望すれば、図３４Ａ１に代わって図３４Ａ１を開始地点として用いることができることに留意されたい。図３４Ａ１のＮポリシリコン層３４１７が本質的にドープされたポリシリコン層（図示せず）に代えられれば、ＰＮダイオードに代わってＰＩＮダイオードが形成される。それによって、図４８Ａに示した構造物がショットキーダイオード構造を示しているが、当該構造物は、ＰＮダイオード又はＰＩＮダイオードを用いて製造されることもできる。
支持回路及びインターコネクション３４０１、絶縁体３４０３、メモリアレイ支持構造物３４０５、導電体層３４１０、Ｎポリシリコン層３４２０、Ｎ＋ポリシリコン層３４２５、及び図４８に示した下部レベルコンタクト層３４３０のための素子及び構造物の製造方法は、図３４Ａ及び図３４Ｂに関して上述した内容に追加して説明される。
次に、製造方法は、図４８Ｂに示したような絶縁体層４８３５を下部レベルコンタクト層３４３０の表面上に堆積する。通常、絶縁体層４８３５は、例えば厚さ２０〜５００ｎｍのＳｉＯ２である。
次に、方法は、図４８Ｂに示すように、水平配向されたナノチューブ層４８４０を絶縁体層４８３５の平面上に堆積する。水平配向されたナノチューブ層４８４０が１つのナノチューブ層を用いて形成でき、又は複数のナノチューブ層を用いて形成できる。そのようなナノチューブ層は、参照のためにここに引用する特許文献に詳述されているように、例えばスピンオンコーティング技術又はスプレーオン技術を用いて堆積できる。
次に、方法は、図４８Ｂに示すように、ナノチューブ層４８４０の表面上に保護用絶縁体層４８４５を形成する。保護用絶縁体層４８４５は、ＣＭＯＳ産業界に公知された適宜物質を用いて形成でき、例えば、ＰＶＤＦ（ポリフッ化ビニリデン）、ポリイミド、ＰＳＧ（リンケイ酸ガラス）酸化物、オリオン酸化物、ＬＴＯ（平坦化低温酸化物）、スパッタされた酸化物又は窒化物、フローフィル酸化物、ＡＬＤ（原子層堆積）酸化物を含むが、これに制限されない。ＣＶＤ（化学的蒸着）窒化物も用いられ、これらの物質は、互いに組み合わせて用いることができ、例えばＰＶＤＦ層又はＰＶＤＦと他の共重合体の混合物がナノチューブ層４８４０上に位置でき、このような複合体がＡＬＤ Ａｌ２Ｏ３層で覆われ得るが、酸素を含まない如何なる高温ポリマーも不動態化層として用いることができる。一部の実施例において、ＰＶＤＦのような不動態化物質がＰＣ７のような他の有機又は誘電体と混合されたり、形成されたりして寿命延長及び信頼性改善するように特定の不動態化特性を生成することができる。多様な物質及び方法は、米国特許出願第１１／２８０，７８６号に記載されている。
製造プロセスにおける現段階では、図４８Ｂに示したように、方法は上部レベルコンタクト層４８５０を絶縁体層４８４５の表面上に堆積する。上部レベルコンタクト層４８５０は、例えば１０〜５００ｎｍの厚さを有し得る。上部レベルコンタクト層４８５０は、例えばＡｌ、Ａｕ、Ｗ、Ｃｕ、Ｍｏ、Ｐｄ、Ｎｉ、Ｒｕ、Ｔｉ、Ｃｒ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎのような元素金属、及びＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷのような金属合金、他の適した導電体、又は導電性窒化物、酸化物、又はＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、ＴｉＳｉｘのようなシリサイドを用いて形成できる。
次に、方法は、図４８Ｃに示すように、上部レベルコンタクト層４８５０上に犠牲層４８５２（犠牲層１）を堆積する。犠牲層４８５２の厚さは１０〜５００ｎｍであり得、下部レベルコンタクト層３４３０、半導体層３４２０、３４２５及び絶縁体層４８３５及び４８４５に関して上述した物質のような導電体、半導体、又は絶縁体物質を用いて形成できる。
次に、方法は、公知の産業界の方法を用いて、犠牲層４８５２の上部表面上に堆積されたマスキング層（図示せず）を堆積してパターニングする。マスク開口部は、例えば平面絶縁層３４０３内の整列マークに対して整列されてもよいが、当該整列は、臨界的ではない。
次いで、方法は、図４８Ｄに示したような公知の産業界の方法を用いて、上部レベルコンタクト層４８５０の表面で止まり、寸法ＤＸ１を有する開口部を犠牲層４８５２を介して形成するために、犠牲層４８５２を方向性エッチングする。犠牲キャップ１領域４８５２’及び犠牲キャップ１領域４８５２”の垂直エッジに対して自己整列されて配置された水平ナノチューブチャネル素子を含む２つのメモリセルは、以下に更に説明するように形成される。寸法ＤＸ１は約３Ｆであり、このときＦは最小フォトリソグラフィ寸法である。６５ｎｍ技術ノードの場合、寸法ＤＸ１は約１９５ｎｍであり、４５ｎｍ技術ノードの場合、寸法ＤＸ１は約１３５ｎｍであり、２２ｎｍ技術ノードの場合、寸法ＤＸ１は約６６ｎｍである。これらのＤＸ１寸法は、技術的な最小寸法Ｆよりも極めて大きく、それによって、如何なる技術ノードでも臨界的な寸法ではない。
次に、図４８Ｅに示すように、方法は、第２等角犠牲層４８５３（犠牲層２）を堆積する。等角犠牲層４８５３の厚さはＦとして選択される。このような例において、Ｆが４５ｎｍであれば、等角犠牲層４８５３の厚さは約４５ｎｍとなり、Ｆが２２ｎｍであれば、等角犠牲層４８５３の厚さは約２２ｎｍとなる。等角犠牲層４８５３は、上述した犠牲層４８５２を形成するために用いられる物質と類似する導電体、半導体、又は絶縁体物質を用いて形成できる。
次に、方法は、例えば反応性イオンエッチング（ＲＩＥ）、即ち公知の産業界の方法を用いて、等角犠牲層４８５３を方向性エッチングし、寸法がほぼＦである開口部４８５５を形成し、このような例において、当該開口部は、図４８Ｆに示すように、２２〜４５ｎｍとなる。開口部４８５５内の第２犠牲キャップ２領域４８５３’及び第２犠牲キャップ２領域４９５３”の内側壁は、犠牲領域４８５２’及び４８５２”の内側壁に対して自己整列され、約Ｆの距離によって分離される。
プロセスにおける現段階では、犠牲領域４８５３’及び４８５３”は、内部陰極対ナノチューブ連結を有するＮＶ ＮＴダイオードをセル当たり１つずつ用いて、３Ｄセルの場合に、Ｘ方向に沿ってセル境界を形成する方法を用いて、トレンチを方向性エッチングするためのマスキング層として用いられ得る。参照のために全体内容をここに引用し、共通発明者であるＢｅｒｔｉｎに許与された米国特許第５，６７０，８０３号には、同時トレンチ規定の側壁寸法を有する３Ｄアレイ（当該例では、３Ｄ−ＳＲＡＭ）構造物が開示されている。当該構造物は、複数の整列段階を避けるために、絶縁領域及びドープされたシリコンの複数層を介するトレンチカットによって、同時に規定される垂直側壁を含む。そのようなトレンチ方向性選択的エッチング方法は、図３４Ａ〜図３４ＦＦ及び図３６Ａ〜図３６ＦＦのトレンチ形成に関して上述したように、複数の導電体、半導体、及び酸化物層を通じてカットすることができる。このような例において、選択的な方向性トレンチエッチング（ＲＩＥ）は、上部レベルコンタクト層４８５０の露出した面積を除去して上部レベルコンタクト領域４８５０’及び４８５０”を形成し、保護用絶縁体層４８４５の露出した面積を除去して保護用絶縁体領域４８４５’及び４８４５”を形成し、ナノチューブ層４８４０の露出した面積を除去してナノチューブ領域４８４０’及び４８４０”を形成し、絶縁層４８３５の露出した面積を除去して絶縁領域４８３５’及び４８３５”を形成し、下部レベルコンタクト層３４３０の露出した面積を除去して下部レベルコンタクト領域３４３０’及び３４３０”を形成し、Ｎ＋ポリシリコン層３４２５の上部表面上で選択的な方向性エッチングを止めて、図４８Ｇに示したようなトレンチ開口部４８５７を形成する。
次に、蒸発及びスパッタリングのような方法は、図４８Ｈに示すように、導電体物質４８５８を用いてトレンチ４８５７を充填する。導電体層物質の例としては、例えば、Ａｌ、Ａｕ、Ｗ、Ｃｕ、Ｍｏ、Ｐｄ、Ｎｉ、Ｒｕ、Ｔｉ、Ｃｒ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎのような元素金属、及びＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷのような金属合金、他の適した導電体、又は導電性窒化物、酸化物、又はＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、ＴｉＳｉｘのようなシリサイドが挙げられる。導電体物質は、以下に更に説明するように、側壁配線領域に形成される。配線距離が短いため、結果的なトレンチ側壁配線のシート抵抗は問題とならない。トレンチ側壁配線とナノチューブ領域４８４０’及び４８４０”の端部の間のナノチューブコンタクト抵抗値、ナノチューブコンタクト抵抗変数、及びナノチューブコンタクト抵抗信頼度が導電体類型の選択に重要な基準となる。通常、より大きい断面積のナノチューブ領域は、より小さい全体コンタクト抵抗をもたらすが、これは複数の並列ナノチューブのためである。ナノチューブ端部領域及び下部レベル金属側壁領域の両者に対するトレンチ側壁コンタクトを用いて、セル陰極対ＮＴ連結を形成する。端部にのみコンタクトを有する不揮発性ナノチューブスイッチを、図４９及び図５０に関して以下に更に説明する。
次に、方法は、図４８Ｉに示すように、犠牲キャップ２領域４８５３’及び４８５３”の上部表面の下方に向かって深さＤＺ１まで導電体４８５８を選択的に方向性エッチングする。ナノチューブ端部領域には完全に接触する一方、上部レベルコンタクト領域には接触しないように、ＤＺ１が選択される。プロセスにおける現段階では、導電体４８５８’の側壁は、ナノチューブ領域４８４０’の一端部及び下部レベル導電体３４３０’の一端部と電気的に接触し、ナノチューブ領域４８４０”の一端部及び下部レベル導電体３４３０”の一端部と電気的に接触する。２つの分離された側壁配線領域は、以下に説明するように形成できる。
次に、方法は、図４８Ｊに示すように、等角絶縁体層４８６０を堆積する。等角絶縁体層４８６０の厚さは、例えば５〜５０ｎｍであり得、ＣＭＯＳ産業界又はパッケージング産業界に公知の適宜物質、例えばＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ＢｅＯ、ポリイミド、ＰＳＧ（リンケイ酸ガラス）、フォトレジスト、ＰＶＤＦ（ポリフッ化ビニリデン）、スパッタガラス、エポキシガラス、及びその他誘電体及び、例えば米国特許出願第１１／２８０，７８６号に記載されているように、Ａｌ２Ｏ３層で覆われたＰＶＤＦのような誘電体の組み合わせのような物質で形成できる。絶縁体４８６０は、以下に更に説明するように、トレンチ側壁配線の厚さを決定する膜厚に堆積される。
次に、方法は、ＲＩＥを用いて、等角絶縁体４８６０を直接エッチングして、トレンチ開口部の底部で底部水平面及び上部水平面上の等角層物質を除去し、図４８Ｋに示すように、トレンチ開口部４８６１と共に側壁絶縁体４８６０’及び４８６０”及び導電体４８５８’を形成する。
次に、方法は、側壁絶縁体４８６０’及び４８６０”をマスキング領域として用いて、導電体４８５８’を方向性にエッチングし、図４８Ｌに示すように、Ｎ＋ポリシリコン層３４２５の上部表面で止める。側壁絶縁体４８６０’及び４８６０”の厚さは、以下に説明するように、トレンチ側壁配線領域の厚さを決定する。トレンチ側壁配線４８６２が形成され、その配線は、トレンチ側壁配線４８６２及びナノチューブ領域４８４０’の一端部の間のコンタクト４８６４を形成する。また、トレンチ側壁配線４８６２は、下部レベルコンタクト３４３０’の１つの側壁（端部）と共にコンタクト４８６６も形成する。トレンチ側壁配線４８６２’が形成され、当該配線は、トレンチ側壁配線４８６２’及びナノチューブ領域４８４０”の一端部の間にコンタクト４８６４’を形成する。また、トレンチ側壁配線４８６２’は、下部レベルコンタクト３４３０”の１つの側壁（端部）と共にコンタクト４８６６’も形成する。
次に、方法は、Ｎ＋ポリシリコン層３４２５の露出した面積を方向性エッチングして、Ｎ＋ポリシリコン領域３４２５’及び３４２５”を形成し、ポリシリコン層３４２０の露出した面積を方向性エッチングしてＮポリシリコン領域３４２０’及び３４２０”を形成し、導電体層３４１０の露出した面積を方向性エッチング導電体領域３４１０’及び３４１０”を形成し、絶縁体３４０３の表面で止める。側壁絶縁体４８６０’及び４８６０”及びトレンチ側壁導電体４８６２及び４８６２’がマスキングのために用いられる。図４８Ｍに示すように、方向性エッチングが絶縁体３４０３の上部表面で止まって、トレンチ開口部４８６７’を形成する。
次に、方法は、例えばＴＥＯＳのような絶縁体４８６９を用いて、トレンチ開口部４８６７’を充填し、図４８Ｎに示すように平坦化する。
プロセスにおける現段階では、第２セル境界が３Ｄメモリセルに対するＸ方向に沿って形成される。方法は犠牲キャップ層１領域４８５２’及び４８５２”を除去（エッチング）して、図４８Ｏに示すように、上部レベルコンタクト領域４８５０’及び４８５０”の表面の一部を露出する。
プロセスにおける現段階では、犠牲領域４８５３’及び４８５３”を、図４８Ｆに関して上述したように、内部陰極対ナノチューブ連結を有するＮＶ ＮＴダイオードをセル当たり１つずつ用い、３Ｄセルの場合に、Ｘ方向に沿って他のセル境界を形成する方法を用いて、トレンチを方向性エッチングするためのマスキング層として用いることができる。このような構造物は、複数の整列段階を避けるために、絶縁領域及びドープされたシリコンの複数層を介するトレンチカットによって、同時に規定される垂直側壁を含む。そのようなトレンチ方向性選択的エッチング方法は、図４８Ｆ及び図３４Ａ〜図３４ＦＦ及び図３６Ａ〜図３６ＦＦのトレンチ形成に関して上述したように、複数の導電体、半導体、及び酸化物層を介してカットすることができる。このような例において、選択的な方向性トレンチエッチング（ＲＩＥ）は、上部レベルコンタクト領域４５５０’及び４８５０”の露出した面積を除去して上部レベルコンタクト４８５０−１及び４８５０−２を各々形成し、保護用絶縁体領域４８４５’及び４８４５”の露出した面積を除去して保護用絶縁体４８４５−１及び４８４５−２を各々形成し、ナノチューブ領域４８４０’及び４８４０”の露出した面積を除去してナノチューブ４８４０−１及び４８４０−２を各々形成し、選択的な方向性エッチングを絶縁領域４８３５’及び４８３５”の表面で止めて、図４８Ｐに示したようなトレンチ開口部４８７１及び４８７１’を形成する。
次に、蒸発及びスパッタリングのような方法は、図４８Ｑに示し、図４８Ｈに関して上述したように、導電体物質４８７２を用いてトレンチ４８７１及び４８７１’を充填する。
次に、方法は、図４８Ｒに示すように、犠牲キャップ２領域４８５３’及び４８５３”の上部表面の下方に向かって深さＤＺ２まで導電体４８７２を選択的に方向性エッチングする。ナノチューブ端部領域には完全に接触し、上部レベルコンタクトにも接触するようにＤＺ２が調整される。プロセスにおける現段階では、導電体４８７２’及び４８７２”の側壁は、ナノチューブ素子４８４０−１及び４８４０−２各々の一端部及び上部レベル導電体４８５０−１及び４８５０−２各々の一端部と電気的に接触する。側壁配線領域は、以下に説明するように形成できる。
次に、方法は、図４８Ｓに示すように、等角絶縁体層４８７４を堆積する。等角絶縁体層４８７４の厚さは、例えば５〜５０ｎｍであり得、ＣＭＯＳ産業界又はパッケージング産業界に公知の絶縁体物質、例えばＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ＢｅＯ、ポリイミド、ＰＳＧ（リンケイ酸ガラス）、フォトレジスト、ＰＶＤＦ（ポリフッ化ビニリデン）、スパッタガラス、エポキシガラス、及びその他誘電体物質と、例えば米国特許出願第１１／２８０，７８６号に記載されているように、Ａｌ２Ｏ３層で覆われたＰＶＤＦのような誘電体物質の組み合わせのような物質で形成できる。絶縁体４８７４は、以下に更に説明するように、トレンチ側壁配線の厚さを決定する膜厚に堆積される。
次に、方法は、ＲＩＥを用いて、等角絶縁体４８７４を直接エッチングし、トレンチ開口部の底部で底部水平面及び上部水平面上の等角層物質を除去して、図４８Ｔに示すように、トレンチ開口部を側壁絶縁体４８７４’及び４８７４”及び導電体４８７２’及び４８７２”と共に形成する。
次に、方法は、各々の側壁絶縁体４８７４’及び４８７４”及び各々のトレンチ４８８０Ａ及び４８８０Ｂの他の側部上の対応する絶縁体をマスキング領域として用い、導電体４８７２’及び４８７２”を方向性エッチングし、図４８Ｕに示す各々の絶縁体領域４８３５’及び４８３５”の上部表面で止める。側壁絶縁体４８７４’及び４８７４”の厚さは、以下に説明するように、トレンチ側壁配線領域の厚さを決定する。トレンチ側壁配線４８７６が形成され、その配線は、トレンチ側壁配線４８７６及びナノチューブ領域４８４０−１の一端部の間のコンタクト４８７９を形成する。また、トレンチ側壁配線４８７６は、上部レベルコンタクト４８５０−１の１つの側壁（端部）と共にコンタクト４８７８を形成する。トレンチ側壁配線４８７６’が形成され、当該配線は、トレンチ側壁配線４８７６’及びナノチューブ素子４８４０−２の一端部の間にコンタクト４８７９’を更に形成する。また、トレンチ側壁配線４８７６’は、上部レベルコンタクト４８５０−２の１つの側壁（端部）と共にコンタクト４８７８’を形成する。
次に、方法は絶縁体領域４８３５’及び４８３５”の露出した面積を方向性にエッチングして、絶縁体４８３５−１及び４８３５−２を各々形成し、下部レベルコンタクト領域３４３０’及び３４３０”を方向性にエッチングして、下部レベルコンタクト３４３０−１及び３４３０−２を各々形成し、Ｎ＋ポリシリコン領域３４２５’及び３４２５”を方向性エッチングして、Ｎ＋ポリシリコン領域３４２５−１及び３４２５−２を各々形成し、ポリシリコン領域３４２０’及び３４２０”の露出した面積を方向性にエッチングして、Ｎポリシリコン領域３４２０−１及び３４２０−２を形成し、導電体層３４１０’及び３４１０”の露出した面積を方向性エッチングして、導電体３４１０−１及び３４１０−２を各々形成し、絶縁体３４０３の表面で止める。側壁絶縁体４８７４’及び４８７４”及びトレンチ側壁導電体４８７６及び４８７６’がマスキングのために用いられる。方向性エッチングが絶縁体３４０３の上部表面で止まり、図４８Ｖに示すように、トレンチ開口部４８８０Ａ’及び４８８０Ｂ’を形成する。
次に、方法は、例えばＴＥＯＳのような絶縁体４８８２を用いて、トレンチ開口部４８８０Ａ’及び４８８０Ｂ’を充填し、図４８Ｗに示すように平坦化する。
次に、図４８Ｘに示すように、方法は犠牲キャップ２領域４８５３’及び４８５３”を除去（エッチング）して、開口部４８８３及び４８８３’を各々形成し、上部レベルコンタクト５８５０−１及び５８５０−２各々の上部表面を露出する。
次に、図４８Ｙに示すように、方法は、上部レベルコンタクト４８５０−１及び４８５０−２各々に接触するコンタクト４８８４Ｃ−１及び４８８４Ｃ−２を形成する導電体層４８８４を堆積して平坦化する。
次に、導電体層４８８４がパターン化され、以下に更に説明するように、導電体（ビットライン）３４１０−１及び３４１０−２に直交するワードラインを形成する。
プロセスにおける現段階では、図４８Ｙに示した断面４８８５が製造され、当該断面４８８５は、Ｘ方向に規定された２Ｆのセル周期及びＦのＮＶ ＮＴダイオードセル寸法（ここで、Ｆは最小フィーチャーサイズである）と共に対応するアレイビットラインを含む。次に、図４８Ｙに示した断面４８８５に関して上述したものと類似する方向性トレンチエッチング工程によって、Ｙ方向の寸法を規定するために用いられるセル寸法が形成される。Ｙ方向の寸法を規定するために用いられるトレンチは、Ｘ方向の寸法を規定するために用いられるトレンチに対してほぼ直交する。この例において、Ｙ方向のセル特性は、Ｘ方向に関して上述された整列技術を必要としない。Ｙ（ビットライン）方向の構造物の断面が図４８Ｙに示した断面Ｘ−Ｘ’に関して説明される。
次に、図４８Ｚに示すように、方法は、ワードライン層４８８４の表面上にマスキング層４８８４Ａのようなマスキング層を堆積してパターニングする。マスキング層４８８４Ａは、平面絶縁体３４０３内の整列マークに対して非臨界的に整列され得る。マスク層４８８４Ａ内の開口部は、トレンチ方向性エッチング領域の位置を決定し、このような場合に、トレンチは導電体３４１０−１（ＢＬ０）のようなビットラインに対してほぼ直交する。
プロセスにおける現段階では、マスキング層４８８４Ａ内の開口部は、内部陰極対ナノチューブ連結を有するＮＶ ＮＴダイオードをセル当たり１つずつ用いて、３Ｄセルの場合に、Ｙ方向に沿って新しいセル境界を形成する方法を用いて、トレンチを方向性エッチングするために用いられ得る。全てのトレンチ及び対応セル境界が同時に形成できる。このような構造物は、トレンチによって同時に規定される垂直側壁を含む。そのようなトレンチ方向性選択的エッチング方法は、図４８Ｆ及び図４８Ｍと、図３４Ａ〜図３４ＦＦ及び図３６Ａ〜図３６ＦＦのトレンチ形成に関して上述し、及び更に後述するように、複数の導電体、半導体、及び酸化物層を介してカットすることができる。このような例において、選択的な方向性トレンチエッチング（ＲＩＥ）は、導電体層４８８４の露出した面積を除去して、ワードライン導電体４８８４−１（ＷＬ０）及び４８８４−２（ＷＬ１）を形成し、コンタクト領域４８８４Ｃ−１の露出した面積を除去して、コンタクト４８８４Ｃ−１’及び４８８４Ｃ−１”を形成し、上部レベルコンタクト領域４８５０−１及び４８５０−２の露出した面積を除去して、上部レベルコンタクト４８５０−１’及び４８５０−１”を形成し、保護用絶縁体領域４８４５−１及び４８４５−２の露出した面積を除去して、保護用絶縁体４８４５−１’及び４８４５−１”を形成し、ナノチューブ領域４８４０−１及び４８４０−２の露出した面積を除去して、ナノチューブ素子４８４０−１’及び４８４０−１”を形成し、絶縁体領域４８３５−１及び４８３５−２の露出した面積を除去して、絶縁体４８３５−１’及び４８３５−１”を形成し、下部レベルコンタクト領域３４３０−１及び３４３０−２の露出した面積を除去して、下部レベルコンタクト３４３０−１’及び３４３０−１”を形成し、Ｎ＋ポリシリコン領域３４２５−１及び３４２５−２の露出した面積を除去して、Ｎ＋ポリシリコン領域３４２５−１’及び３４２５−１”を形成し、ポリシリコン領域３４２０−１及び３４２０−２の露出した面積を除去して、Ｎポリシリコン領域３４２０−１’及び３４２０−１”を形成する。導電体３４１０−１の上部表面で方向性エッチングを止めて、図４８ＡＡに示すようにトレンチ開口部４８８６を形成する。
次いで、方法は、例えばＴＥＯＳのような絶縁体４８８８を用いて、トレンチ４８８６を充填し、図４８ＢＢの断面４８８５’によって示すように表面を平坦化する。図４８ＢＢに示した断面４８８５’及び図４８Ｙに示した断面４８８５は、トレンチ側壁配線によって各端部に接触した水平配向されたナノチューブ素子及び垂直配向されたステアリング（選択）ダイオードを有するＮＶ ＮＴダイオードを用いて形成されたセルを有する同一の３Ｄ不揮発性メモリアレイを示す２つの断面である。図４８Ｙに示した断面４８８５は、図４７に示した断面４７８５に対応する。
プロセスにおける現段階では、各々の図４８Ｙ及び図４８ＢＢに示した断面４８８５及び４８８５’各々が製造され、不揮発性ナノチューブ素子の水平配向されたチャネル長ＬＳＷ−ＣＨが規定され、このとき、Ｘ方向に１ＦかつＹ方向に１Ｆである全体のＮＶ ＮＴダイオードセル寸法及び対応するビット及びワードアレイラインも含まれる。断面４８８５は、Ｘ方向の２つの隣接する陰極対ナノチューブ型不揮発性ナノチューブダイオードベースセルの断面であり、断面４８８５’は、Ｙ方向の２つの隣接する陰極対ナノチューブ型不揮発性ナノチューブダイオードベースセルの断面である。断面４８８５及び断面４８８５’は、対応するワードライン及びビットラインアレイラインを含む。不揮発性ナノチューブダイオードは、断面４８８５及び断面４８８５’に示した各セル内のステアリング及びストレージ素子を形成し、各セルは１Ｆ×１Ｆの寸法を有する。隣接するセル間の間隔は１Ｆであり、それによって、セル周期はＸ及びＹ方向の何れでも２Ｆである。そのため、１つのビットは４Ｆ２の面積を占有する。例えば４５ｎｍ技術ノードにおいて、セル面積は０．０１μｍ２未満である。
チャネル領域端部接触型ナノチューブ素子を有する不揮発性ナノチューブスイッチ
図４９は、基板４９３０によって支持される絶縁体４９２０上のパターニングされたナノチューブ素子４９１０を含むＮＶ ＮＴスイッチ４９００を示す。パターン化された保護用絶縁体４９３５がナノチューブ素子４９１０の上部表面と接触する。ナノチューブ素子４９１０及び保護用絶縁体４９３５の例は、図４８Ａ〜図４８ＢＢに関して上述されている。端子（導電体素子）４９４０及び４９５０がナノチューブ素子４９１０の端部領域に隣接して堆積され、各々の端子対ナノチューブ端部領域コンタクト４９６０及び４９６５を形成する。ナノチューブ素子に対する端部領域コンタクトの例は、図４８Ｌ及び図４８Ｕに関して上述されている。不揮発性ナノチューブスイッチチャネル長ＬＳＷ−ＣＨは、ナノチューブ素子端部領域コンタクト４９６０及び４９６５間の距離である。基板４９３０は、セラミック又はガラスのような絶縁体、半導体、又は有機質の剛性又は可撓性基板であり得る。絶縁体４９２０は、ＳｉＯ２、ＳｉＮ、ＡＩ２Ｏ３、又は他の絶縁物質であり得る。端子（導電体素子）４９４０及び４９５０は、Ｒｕ、Ｔｉ、Ｃｒ、Ａｌ、Ａｌ（Ｃｕ）、Ａｕ、Ｐｄ、Ｎｉ、Ｗ、Ｃｕ、Ｍｏ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎのような多様なコンタクト及びインターコネクト元素金属、及びＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷのような金属合金、その他適した導電体、又は導電性窒化物、酸化物、又はＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、ＴｉＳｉｘのようなシリサイドを用いて形成できる。
ＴｉＰｄで形成された端子（導電性素子）４９４０及び４９５０を有して、ナノチューブ素子４９１０チャネル長が約２５０ｎｍの個別的な不揮発性ナノチューブスイッチ４９００に対する実験室テスト結果を図５０のグラフ５０００に示した。１００オン／オフサイクルに対する不揮発性ナノチューブスイッチ４９００のスイッチング結果は、抵抗値５０１０によって示すように、ほとんどのオン抵抗値が１０ｋＯｈｍｓ〜１００ｋＯｈｍｓであって、若干のオン抵抗値が８００ｋＯｈｍｓであることを示し、抵抗値５０２０によって示すように、オフ抵抗値は、５００ＭＯｈｍｓ〜１００ＧＯｈｍｓであることを示す。一部で、オン抵抗値５０３０は、１００ＭＯｈｍｓよりも大きかった。
３Ｄメモリアレイが不揮発性フラッシュメモリ用途として使われれば、オフ抵抗値５０１０よりも大きいオン抵抗値５０３０を検出し、必要によって、１回又は何回かのサイクルを適用して、グラフ５０００で示すように、１ＭＯｈｍｓ未満のオン抵抗値を保障するために、フラッシュアーキテクチャを用いることができる。
不揮発性ナノチューブスイッチ４９００のオン／オフ抵抗値は、数十回（又は数百回）のサイクル後により厳しいオン抵抗値分布及びオン抵抗値分散の低下を示す。８０〜１００回のオン／オフサイクル範囲のグラフ５０１０及び５０２０は、例えば１０ｋＯｈｍｓ〜１ＭＯｈｍｓ未満のオン抵抗値、及び８０ＭＯｈｍｓ超過のオフ抵抗値を示す。そのような不揮発性ナノチューブスイッチは、全てのメモリアーキテクチャで用いられ得る。数十又は数百回のサイクルを、製造された状態の不揮発性ナノチューブスイッチ４９００への印加は、メモリアレイバーンイン動作の一部として用いられ得る。オン抵抗値とオフ抵抗値の間のサイクリングをもたらす印加された電圧及び電流の例が図１１Ａ及び図１１Ｂに関して上述されている。
陽極オンＮＴスイッチ連結のための導電体トレンチ充填を用いる水平配向された自己整列型ＮＴスイッチ及び垂直配向されたダイオードを備えるＮＶ ＮＴデバイスを用いる不揮発性セルの３次元セル構造
図５１は、３Ｄメモリ実施例のセルＣ００及びＣ０１を含む断面５１８５を示す。ナノチューブ層は、上述した内容に追加して図３６Ａ及び図３６Ｂに示すように、事前に規定されたダイオード形成層上側の平面絶縁体表面上に水平に堆積される。図３４Ａ〜図３４ＦＦ、図３６Ａ〜図３６ＦＦ、及び図４８Ａ〜図４８ＢＢに関して上述した自己整列方法と類似する自己整列方法は、セル境界を規定するために用いられるトレンチの位置及び寸法を決定する。自己整列されたトレンチ側壁配線は、水平配向されたナノチューブ素子を垂直配向されたダイオード及びアレイ配線と連結する。
図３０Ａに関して上述した方法３０１０は、支持回路及びインターコネクション３６０１を規定するのに用いられる。
次に、図３０Ｂに示した方法３０３０は、絶縁体３６０３を堆積して平坦化する。３Ｄアレイ内の金属アレイラインを対応支持回路及びインターコネクション３６０１に連結するために、平面絶縁体３６０３（断面５１８５には示さず、断面２８００”に関して図２８Ｃに示す）を介するインターコネクト手段を用いることができる。例として、ＷＬドライバ及び検知回路２９３０内のワードラインドライバが、上述した図２９Ａに示しかつ図５１の断面５１８５に示したメモリ２９００のアレイ２９１０内のワードラインＷＬ０及びＷＬ１に連結できる。製造プロセスにおける現段階で、方法３０４０を用いて、図５１に示したメモリアレイ支持構造物３６０５−１と相互接続された、絶縁体３６０３の表面上にメモリアレイを形成することができる。
図３０Ｂに示した方法３０４０は、不揮発性ナノチューブダイオードを形成するために、金属、ポリシリコン、絶縁体、及びナノチューブ素子を堆積して平坦化し、このような例において前記不揮発性ナノチューブダイオードは、複数の垂直配向されたダイオード及び水平配向された不揮発性ナノチューブスイッチシリーズ対を含む。個別的なセル境界が単一エッチング段階で形成され、セル面積を実質的に増大させることができる各々の層整列公差の累積を除去するために、ＢＬ０層を除いた層が堆積されて平坦化された後に、単一トレンチエッチング段階によって形成された１つのＮＶ ＮＴダイオードを各々のセルが有する。Ｙ方向の個別的なセル寸法は、図５１に示すようにＦ（１最小フィーチャー）であり、またＹ方向に直交するＸ方向（図示せず）の寸法もＦであり、Ｘ及びＹ方向で２Ｆの周期を有する。それによって、各セルは約４Ｆ２の面積を占有する。
第１セル側壁上の垂直配向された（Ｚ方向）トレンチ側壁セル配線は、垂直配向されたダイオード及び水平配向されたナノチューブ素子の一端部を連結し、第２セル側壁上の垂直配向されたトレンチ側壁セル配線は、水平配向されたナノチューブ素子の他端部をアレイ配線と連結する。垂直配向されたトレンチ側壁セル配線を形成する例示的な方法は、米国特許第５，０９６，８４９号に開示されている方法のようなトレンチ側壁上に形状をパターニングする方法から変形して適用できる。Ｘ及びＹ方向に水平配向されたＮＶ ＮＴスイッチ素子（ナノチューブ素子）寸法がトレンチエッチングによって規定される。Ｘ及びＹ方向にナノチューブ素子を整列しなければならない要件は存在しない。通常、ナノチューブ素子の厚さ（Ｚ方向）は５〜４０ｎｍである。しかし、ナノチューブ素子の厚さは如何なる任意の厚さも有することができ、例えば５ｎｍ未満又は４０ｎｍ超過の厚さを有することができる。
水平配向されたナノチューブ素子が単一ナノチューブ層を用いて形成でき、又は複数層を用いて形成できる。そのようなナノチューブ素子層は、参照のためにここに引用する特許文献に詳述されている、例えばスピンオンコーティング技術又はスプレーオンコーティング技術を用いて堆積できる。図５１は、Ｙ方向の３Ｄメモリアレイ断面５１８５を示し、図４８Ａ〜図４８ＢＢに関して上述した製造方法に対応するが、ここで陽極オンＮＴ ３Ｄメモリセル（陰極オンＮＴメモリセルの代わり）を形成するために、図３６Ａ及び図３６Ｂが図３４Ａ及び図３４Ｂに代えられるという若干の変更がある。ＮＶ ＮＴスイッチは、図４８Ａ〜図４８ＢＢに関して上述したような製造方法と同じ製造方法を用いて形成される。ナノチューブ素子の長さ寸法ＬＳＷ−ＣＨ及び幅寸法ＷＳＷ−ＣＨは、エッチングされたトレンチ壁の間隔によって決定される。トレンチ壁の間隔がＸ及びＹ方向の両方における最小技術ノード寸法Ｆと実質的に等しければ、例えば９０ｎｍ、６５ｎｍ、４５ｎｍ、及び２２ｎｍの場合、ＬＳＷ−ＣＨ及びＷＳＷ−ＣＨは、例えば約９０ｎｍ、６５ｎｍ、４５ｎｍ、及び２２ｎｍとなる。
方法は、絶縁体を用いてトレンチを充填し、次いで、方法は表面を平坦化する。その後、方法は、平坦化された表面上にビットラインを堆積してパターニングする。
図５１に示した垂直配向された３Ｄセルの製造は、次のように進行される。図４８Ａ〜図４８ＢＢに関して上述したように、方法は、例えば厚さ５０〜５００ｎｍの絶縁体３６０３の表面にワードライン配線層を堆積する（図５１のワードライン配線層は、図４８Ａ〜図４８ＢＢのビットライン配線層に対応する）。構造物５１８５の垂直配向されたダイオード部分の製造は、上述した図３６Ａ及び図３６Ｂと同様であり、図５１に関して説明した製造方法と統合される。方法は、ワードライン配線層をエッチングして、ワードライン導電体３６１０−１（ＷＬ０）及び３６１０−２（ＷＬ１）のような個別的なワードラインを形成する。ＷＬ０及びＷＬ１のようなワードラインは、アレイ配線導電体として用いられ、ショットキーダイオードの陰極を形成するＮ領域３６２５−１及び３６２５−２と接触するＮ＋領域３６２０−１及び３６２０−２に対するコンタクトとしても用いられ得る。Ｎ＋ポリシリコン領域３６２０−１及び３６２０−２は、例えば１０２０ドーパントａｔｏｍｓ／ｃｍ３もしくはそれ以上のヒ素又はリンでドープでき、Ｎポリシリコン領域３６２５−１及び３６２５−２は、例えば１０１４〜１０１７ドーパントａｔｏｍｓ／ｃｍ３のヒ素又はリンでドープでき、例えば２０ｎｍ〜４００ｎｍの厚さを有することができる。
図５１は、ショットキーダイオードと共に形成された陽極対ＮＴ型ＮＶ ＮＴダイオードを示す。しかし、ショットキーダイオード代りにＰＮ又はＰＩＮダイオードを用いることもできる。
例えば、ポリシリコン領域３６２５−１及び３６２５−２を形成するために、堆積されてパターニングされたポリシリコンのようなポリシリコンの物質特性を制御することで、ショットキー（及びＰＮ、ＰＩＮ）ダイオードの電気的特性が改善（例えば、低い漏洩）できる。ポリシリコン領域は、半導体領域で用いられる方法によって決定される比較的大きい又は比較的小さい粒界サイズを有することができる。例えば、半導体産業界で用いられるＳＯＩ堆積方法を用いることができ、当該ＳＯＩ堆積方法は、低いダイオード漏洩電流のように電気的特性をより改善するための単結晶（もはやポリシリコンではない）又はほぼ単結晶のポリシリコン領域をもたらす。
方法は、下部レベルコンタクト３６３０−１及び３６３０−２を形成する。コンタクト導電体物質の例としては、Ａｌ、Ａｕ、Ｗ、Ｃｕ、Ｍｏ、Ｐｄ、Ｎｉ、Ｒｕ、Ｔｉ、Ｃｒ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎのような元素金属、及びＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷのような金属合金、他の適した導電体、又は導電性窒化物、酸化物、又はＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、ＴｉＳｉｘのようなシリサイドが含まれる。絶縁体は、ＳｉＯ２、ＳｉＮｘ、Ａｌ２Ｏ３、ＢｅＯ、ポリイミド、Ｍｙｌａｒ又は他の適した絶縁物質であり得る。
また、下部レベルコンタクト３６３０−１及び３６３０−２は、ショットキーダイオードジャンクション３６１８−１及び３６１８−２を有するショットキーダイオードの陽極を形成する。一部で、Ａｌ、Ａｕ、Ｗ、Ｃｕ、Ｍｏ、Ｔｉなどのような導電体がコンタクト導電体物質及びショットキーダイオードに対する陽極の両方として用いられ得る。しかし、その他の場合、低い順方向電圧降下及び低いダイオード漏洩のための陽極物質の最適化が好ましい。ショットキーダイオード陽極物質は、下部レベルコンタクト（及びショットキーダイオード陽極）３６３０−１及び３６３０−２とポリシリコン領域３６２５−１及び３６２５−２の間に付加できる（図示せず）。そのような陽極物質は、Ａｌ、Ａｇ、Ａｕ、Ｃａ、Ｃｏ、Ｃｒ、Ｃｕ、Ｆｅ、Ｉｒ、Ｍｇ、Ｍｏ、Ｎａ、Ｎｉ、Ｏｓ、Ｐｂ、Ｐｄ、Ｐｔ、Ｒｂ、Ｒｕ、Ｔｉ、Ｗ、Ｚｎ及びその他元素金属を含むことができる。また、ＣｏＳｉ２、ＭｏＳｉ２、Ｐｄ２Ｓｉ、ＰｔＳｉ、ＲｂＳｉ２、ＴｉＳｉ２、ＷＳｉ２、及びＺｒＳｉ２のようなシリサイドが用いられ得る。そのような金属及びシリサイドを用いて形成されたショットキーダイオードは、参照文献ＮＧ，Ｋ．Ｋ．「Ｃｏｍｐｌｅｔｅ Ｇｕｉｄｅ ｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ」，Ｓｅｃｏｎｄ Ｅｄｉｔｉｏｎ，Ｊｏｈｎ Ｗｉｌｅｙ＆Ｓｏｎｓ，２００２ｍ ｐｐ．３１−４１に説明されており、参照のためにその全体内容をここに引用する。
次に、方法は、例えば２０〜５００ｎｍの厚さ、及び工程の近端部トレンチエッチングによって規定されるＸ及びＹ寸法で、例えば、通常、ＳｉＯ２である平面絶縁領域４７３５−１及び４７３５−２を下部レベルコンタクト（コンタクト）３６３０−１及び３６３０−２の表面上に形成する。
次に、方法は、水平配向されたナノチューブ素子４７４０−１及び４７４０−２を各々の絶縁体領域４７３５−１及び４７３５−２の表面上に形成し、ナノチューブ素子の長さ及び幅が工程の近端部トレンチエッチングによって規定され、下部レベルコンタクト３４３０−１及び３４３０−２各々と直接接触することを遮断される。セルＣ００及びＣ０１の密度を最大化するために、図５１に示したナノチューブ素子４７４０−１及び４７４０−２は、以下に更に説明するように、ナノチューブ素子４７４０−１と接触するトレンチ規定型端部コンタクト４７６４及び４７７９、ナノチューブ素子４７４０−２と接触する端部コンタクト４７６４’及び４７７９’と水平に配向される。水平配向されたナノチューブ素子は、参照のためにここに引用する特許文献に詳述されている。
次いで、方法は、工程の近端部トレンチエッチングによって規定されるＸ及びＹ寸法で、保護用絶縁体４７４５−１及び４７４５−２を等角ナノチューブ素子４７４０−１及び４７４０−２各々の表面上に形成する。例示的な保護用絶縁体４７４５−１及び４７４５−２形成方法は、図４８Ｂに関して上述されている。
次に、方法は、工程の近端部トレンチエッチングによって規定されたＸ及びＹ寸法で、上部レベルコンタクト４７５０−１及び４７５０−２を保護用絶縁体４７４５−１及び４７４５−２各々の表面上に形成する。
次に、方法は、セルＣ００及びＣ０１、対応する上部及び下部レベルコンタクト、ナノチューブ素子、及び上述した絶縁体の内側壁に幅Ｆを有するトレンチ開口部を形成（エッチング）する。
次に、方法は、側壁垂直配線４７６２及び４７６２’を形成する。垂直側壁配線４７６２は、下部レベルコンタクト３６３０−１の端部コンタクト４７６６でナノチューブ素子４７４０−１の端部コンタクト４７６４を形成して連結し、垂直側壁配線４７６２’は、下部レベルコンタクト３６３０−２の端部コンタクト４７６６’でナノチューブ素子４７４０−２の端部コンタクト４７６４’を形成して連結する。
次に、方法は、絶縁体３４０３の表面に対するトレンチ形成（エッチング）を完成する。
次に、方法は、ＴＥＯＳのような絶縁体を用いてトレンチ開口部を充填し、表面を平坦化してトレンチ充填４７６９を完成する。
次に、方法は、セルＣ００及びＣ０１、対応する上部及び下部レベルコンタクト、ナノチューブ素子、及び上述した絶縁体の外側壁を形成する、幅Ｆを有するトレンチ開口部を形成（エッチング）する。
次に、方法は、側壁垂直配線４７６６及び４７６６’を形成する。垂直側壁配線４７７６は、上部レベルコンタクト４７０５−１の端部コンタクト領域４７７８でナノチューブ素子４７４０−１の端部コンタクト４７７９を形成して連結し、垂直側壁配線４７７６’は、上部レベルコンタクト４８５０−２の端部コンタクト領域４７７８’でナノチューブ素子４７４０−２の端部コンタクト４７７９’を形成して連結する。
次に、方法は、絶縁体３４０３の表面に対するトレンチ形成（エッチング）を完成する。
次に、方法は、ＴＥＯＳのような絶縁体を用いてトレンチ開口部を充填し、表面を平坦化してトレンチ充填４８８２及び４８８２’を完成する。
次に、方法は、ビットライン層を堆積及び平坦化することで、ビットラインコンタクト５１８４Ｃ−１及び５１８４Ｃ−２を上部レベルコンタクト４７５０−１及び４７５０−２各々の表面上に方向性にエッチングして形成する。
次に、方法は、ビットライン５１８４をパターニングする。
セルＣ００及びＣ１０を形成する不揮発性ナノチューブダイオードは、図１３の不揮発性ナノチューブダイオード１３００に対応し、各セルＣ００及びＣ１０に１つずつある。図５１の断面５１８５に示したセルＣ００及びＣ０１は、図２９Ａのメモリアレイ２９１０に概略的に示した対応セルＣ００及びＣ０１に対応し、ワードラインＷＬ０及びＷＬ１及びビットラインＢＬ０は、メモリアレイ２９１０に概略的に示したアレイラインに対応する。
図５１に示した断面５１８５の製造後に、Ｘ方向の３Ｄメモリセル境界が同時的なトレンチエッチング、絶縁体を用いたトレンチ充填及び平坦化によって形成される。次に、上部レベルコンタクトに対するビットライン及びビットラインコンタクトが形成され、図５１の断面５１８５に対応する図５２の断面５１８５’を完成する。
図５２に示した断面５１８５’は、図５１に関して上述したような支持回路及びインターコネクション３６０１、絶縁体３６０３を示す。断面５１８５’は、ワードラインＷＬ０に沿ったＸ方向にある。
Ｎ＋ポリシリコン領域３６２０−１’及び３６２０−１”は、ダイオード陰極領域を形成する各々のワードライン３６１０−１（ＷＬ０）及びＮポリシリコン３６２５−１’及び３６２５−１”間のコンタクトを形成する。下部レベルコンタクト３４３０−１’及び３４３０−１”は、各々のナノチューブ素子４８４０−１’及び４８４０−１”に対するコンタクト、及びショットキーダイオードジャンクション３６１８−１’及び３６１８−１”を形成するための陽極として作用する。下部レベルコンタクト及びナノチューブ素子の間のコンタクトが図５１の対応断面５１８５に示されている。
下部レベルコンタクト３６３０−１’及び３６３０−１”各々との電気的接触からナノチューブ素子４８４０−１’及び４８４０−１”を分離するために、絶縁体４８３５−１’及び４８３５−１”が用いられる。
保護用絶縁体４８４５−１’及び４８４５−１”は、ナノチューブ素子上側に保護領域を提供し、またナノチューブ素子４８４０−１’及び４８４０−１”を各々の上部レベルコンタクト４８５０−１’及び４８５０−１”との電気接触から電気的に分離する。ナノチューブ素子と上部レベルコンタクトの間のコンタクトが対応断面５１８５に示されている。
ビットラインコンタクト５１８４−１’及び５１８４−１”が各々の上部レベルコンタクト４８５０−１’及び４８５０−１”を各々のビットライン５１８４−１（ＢＬ０）及び５１８４−２（ＢＬ１）に連結する。
図５１及び図５２に各々示した対応断面５１８５及び５１８５’は、水平配向されたナノチューブ素子を有する陽極対ＮＴ ３Ｄメモリアレイを示す。ナノチューブチャネル長さ及びチャネル幅（ＷＳＷ−ＣＨ）は、対応するビット及びワードアレイラインだけでなく、Ｘ方向で１ＦかつＹ方向で１ＦであるＮＶ ＮＴダイオードセル寸法に対応する。断面５１８５は、Ｙ方向の２つの隣接する陽極対ナノチューブ型不揮発性ナノチューブダイオードベースセルの断面であり、断面５１８５’は、Ｘ方向の２つの隣接する陽極対ナノチューブ型不揮発性ナノチューブダイオードベースセルの断面である。断面５１８５及び５１８５’は、対応するワードライン及びビットラインアレイラインを含む。不揮発性ナノチューブダイオードは、断面５１８５及び断面５１８５’に示した各セル内のステアリング及びストレージ素子を形成し、各セルは１Ｆ×１Ｆの寸法を有する。隣接するセル間の間隔は１Ｆであり、それによって、セル周期はＸ及びＹ方向の何れでも２Ｆである。それによって、１つのビットは４Ｆ２の面積を占有する。例えば４５ｎｍ技術ノードにおいて、セル面積は０．０１μｍ２未満である。
図５１及び図５２に示した対応断面５１８５及び５１８５’の製造方法は、Ｎポリシリコン及びＮ＋シリコン層の垂直方向が相互交換されることを除いて、図４８Ａ〜図４８ＢＢに関して上述した製造方法に対応する。ＮＶ ＮＴスイッチの製造方法は同様である。唯一の違いは、断面５１８５及び５１８５’にトレンチを形成するとき、Ｎポリシリコン層がＮ＋ポリシリコン層よりも先にエッチングされるということである。
水平配向された自己整列の端部接触型ＮＶ ＮＴスイッチと、陽極対ＮＴスイッチ連結及び陰極対ＮＴスイッチ連結の全てを有するＮＶ ＮＴダイオードデバイス積層を用いる不揮発性メモリ
図３２は、絶縁層及び積層アレイ下側に形成された支持回路の上側の絶縁層上で互いに対して積層された２つのメモリアレイ、及び絶縁層を介する通信手段を有する実施例を製造するための方法３２００を示す。前記方法３２００を不揮発性ナノチューブダイオード１２００及び１３００に関して更に後述するが、その方法３２００は、上述した多くの不揮発性ナノチューブダイオードの実施例の製造を十分に説明することができる。方法３２００が３Ｄメモリの実施例に関して説明されるが、当該方法３２００を用いて、例えばＰＬＡｓ、ＦＰＧＡｓ、及びＰＬＤｓで使われるようなロジッグ支持回路（メモリ支持回路の代わり）を有するＮＡＮＤ及びＮＯＲアレイのようなロジッグアレイとして整列されるＮＶ ＮＴダイオードを基にする３Ｄロジッグ実施例を形成することもできることに留意されたい。
図５３は、３次元アレイの２段積層、下部アレイ５３０２及び上部アレイ５３０４を含む図５３００を示す３Ｄ斜視図である。下部アレイ５３０２は、不揮発性ナノチューブダイオードセルＣ００、Ｃ０１、Ｃ１０、Ｃ１１を含む。上部アレイ５３０４は、不揮発性ナノチューブダイオードセルＣ０２、Ｃ１２、Ｃ０３、Ｃ１３を含む。ワードラインＷＬ０及びＷＬ１は、Ｘ方向に沿って配向され、ビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３は、Ｙ方向に沿って配向され、ワードラインＷＬ１及びＷＬ２にほぼ直交する。ナノチューブ素子のチャネル長ＬＳＷ−ＣＨは、３Ｄ斜視図５３００に示されるように水平に配向されている。セルＣ００、Ｃ０１、Ｃ０２、Ｃ０３の断面が図５４Ａに、セルＣ００、Ｃ０２、Ｃ１２、Ｃ１０が図５４Ｂに更に示されている。
一般に、方法３２１０は、半導体基板上及びその内部に支持回路及びインターコネクションを製造する。これは、メモリ（又はロジッグ）支持回路を形成するように相互接続されるドレイン、ソース、及びゲートを備えるＮＦＥＴ及びＰＦＥＴデバイスを含む。そのような構造物及び回路は、本願に説明していない、公知技術を用いて形成できる。方法３２１０の一部の実施例は、公知の方法を用いて、図５４Ａ及び図５４Ｂに示した断面５４００及び５４００’の一部として、支持回路及びインターコネクション５４０１層を形成するために用いられ得、前記支持回路及びインターコネクションの上部及び内部には、不揮発性ナノチューブダイオード制御部及び回路が製造される。支持回路及びインターコネクション５４０１は、例えば、図４７に示した支持回路及びインターコネクション３４０１及び図５１に示した支持回路及びインターコネクション３６０１と類似するが、２つの積層メモリアレイを収容するように変更される。２段積層メモリアレイを図５４に示すが、２段以上の３Ｄアレイ積層が形成（製造）でき、非制限的に、例えば４段及び８段積層を含むことに留意されたい。
次に、方法３２１０も用いて、各々図５４Ａ及び図５４Ｂの断面５４００及び５４００’に示した絶縁体５４０３のような不揮発性ナノチューブアレイ構造物及びインターコネクト手段を表面上に備える平坦化された絶縁体を含む中間構造物を製造し、図４７に示した絶縁体３４０３及び図５１に示した絶縁体３６０１と類似するが、２つの積層メモリアレイを収容するために変更される。平坦化された絶縁層下側の半導体基板上又はその内部のメモリ支持回路を平坦化された絶縁層表面上及びその上側の不揮発性ナノチューブダイオードアレイと相互接続するために、インターコネクト手段は、垂直配向された充填コンタクト又はスタッドを含む。平坦化された絶縁体５４０３は、図２７Ｂに示した方法２７３０と類似する方法を用いて形成される。平面絶縁体５４０３（断面５４００には図示せず）を介するインターコネクト手段は、図２８Ｃに示したコンタクト２８０７と類似し、第１メモリアレイ５４１０及び第２メモリアレイ５４２０内のアレイラインを対応支持回路及びインターコネクション５４０１に連結するのに用いられ得る。支持回路及びインターコネクション５４０１及び絶縁体５４０３がメモリアレイ支持構造物５４０５−１を形成する。
次に、図４７に示した不揮発性ナノチューブダイオードアレイ断面４７８５及び対応する製造方法と類似する不揮発性ナノチューブダイオードアレイを基にするダイオード陰極対ナノチューブスイッチを用いて第１メモリアレイ５４１０を製造するために、方法２７４０と類似する方法３２２０を用いる。
次に、図５１に示した不揮発性ナノチューブダイオードアレイ断面５１８５及び対応する製造方法と類似する不揮発性ナノチューブダイオードアレイを基にするダイオード陽極対ナノチューブスイッチを用いて、図３０Ｂに示した方法３０４０と類似する方法３２３０が第１メモリアレイ５４１０の平面上に第２メモリアレイ５４２０を製造する。
図５４Ａは、第１メモリアレイ５４１０及び第２メモリアレイ５４２０を含む断面５４００を示し、前記両アレイは、共通のワードライン５４３０を共有する。ワードライン５４３０のようなワードラインは、アレイ５４２０を形成するとき、メモリアレイ（セル）を形成するトレンチエッチング方法の間に形成（エッチング）される。断面５４００は、共有されたワードライン５４３０（ＷＬ０）、４つのビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、及び対応セルＣ００、Ｃ０１、Ｃ０２、Ｃ０３と共に、ワードライン又はＸ方向に組み合わせた第１メモリアレイ５４１０及び第２メモリアレイ５４２０を示す。Ｘ方向のアレイ周期は２Ｆであり、ここでＦは技術ノード（世代）に対する最小寸法である。
図５４Ｂは、第１メモリアレイ５４１０’及び第２メモリアレイ５４２０’を含む断面５４００’を示し、前記両アレイは、共通のワードライン５４３０’及び５４３２を共有する。ワードライン５４３０’は、ワードライン５４３０の断面図である。ワードライン５４３０’及び５４３２のようなワードラインは、アレイ５４２０’を形成するとき、メモリアレイ（セル）を形成するトレンチエッチングの間に形成（エッチング）される。断面５４００’は、共有されたワードライン５４３０’（ＷＬ０）及び５４３２（ＷＬ１）、２つのビットラインＢＬ０及びＢＬ２、及び対応セルＣ００、Ｃ１０、Ｃ０２、Ｃ１２と共に、ビットライン又はＹ方向に組み合わせた第１メモリアレイ５４１０’及び第２メモリアレイ５４２０’を示す。Ｙ方向のアレイ周期は２Ｆであり、ここでＦは技術ノード（世代）に対する最小寸法である。
アレイ５４１０に対する１ビットのメモリアレイセル面積は４Ｆ２であるが、これはＸ及びＹ方向に２Ｆ周期であるためである。アレイ５４２０に対する１ビットのメモリアレイセル面積は４Ｆ２であるが、これはＸ及びＹ方向に２Ｆ周期であるためである。メモリアレイ５４２０及び５４１０が積層されるため、ビット当たりメモリアレイセル面積は２Ｆ２である。４メモリアレイ（図示せず）が積層されれば、ビット当たりメモリアレイセル面積は１Ｆ２となる。
一部の実施例において、産業界の標準製造技術を用いる方法３２４０が、必要によって、追加の配線層を加えること、及びチップを不動態化してパッケージインターコネクト手段を加えることで、半導体チップの製造を完成する。
動作中に、図５４Ａに示したメモリ断面５４００及び図５４Ｂに示した対応メモリ断面５４００’は、図３３Ｂに示したメモリ断面３３０５及び図３３Ｂ１に示した対応メモリ断面３３０５’の動作に対応する。メモリ断面５４００及び対応メモリ断面５４００’動作は、図３３Ｄに示した波形３３７５に関して上述したものと同じである。

トレンチ充填の代案として等角導電体堆積を用いるトレンチ側壁配線の形成方法
図４８Ｇは、図４８Ｈに示すように、導電体４８５８で充填されるトレンチ開口部４８５７を示す。次いで、図４８Ａ〜図４８ＢＢに示した製造方法で更に説明するようにトレンチ側壁配線が形成される。
図５５Ａ〜図５５Ｆに示すように、トレンチ側壁配線を生成するために、トレンチ充填導電体代りに、等角導電体堆積が用いられ得る。図５５Ａ〜図５５Ｆに示した例示的な製造方法は、図４１Ａ及び図４１Ｂに示した米国特許第５，０９６，８４９号の変形を基にする。
一部の方法は、図５５Ａに示すように、等角導電体層５５１０を開口部４８５７（図４８Ｇ）内に堆積して、トレンチ開口部５５１５を形成する。導電体層物質の例としては、Ａｌ、Ａｕ、Ｗ、Ｃｕ、Ｍｏ、Ｐｄ、Ｎｉ、Ｒｕ、Ｔｉ、Ｃｒ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎのような元素金属、及びＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷのような金属合金、他の適した導電体、又は導電性窒化物、酸化物、又はＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、ＴｉＳｉｘのようなシリサイドが挙げられる。導電体物質は、以下に更に説明するように、側壁配線領域内に形成される。配線距離が短いため、結果的なトレンチ側壁配線のシート抵抗は問題とならない。
次に、方法は図５５Ｂに示すように、犠牲物質５５２０を用いて、トレンチ開口部５５１５を充填する。犠牲物質５５２０は、導電体、半導体、又は絶縁体であり得る。絶縁体が選択されれば、犠牲物質５５２０は、ＣＭＯＳ産業界又はパッケージング産業界に公知の任意の絶縁体物質、例えばＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ＢｅＯ、ポリイミド、ＰＳＧ（リンケイ酸ガラス）、フォトレジスト、ＰＶＤＦ（ポリフッ化ビニリデン）、スパッタガラス、エポキシガラス、及びその他誘電体で形成できる。
次に、方法は図５５Ｃに示すように、上部レベルコンタクト４８５０’及び４８５０”の底部の下方に向かって深さＤＺ１０まで犠牲物質５５２０をエッチング（ＲＩＥ）し、犠牲物質５５２０’を残す。
次に、方法は、図５５Ｄに示すような公知の産業界の方法を用いて、等角トレンチ側壁導電体の露出した領域を除去（エッチング）し、犠牲物質５５２０’を残す。
次に、方法は、図５５Ｅに示すように、公知の産業界の方法を用いて、残存する犠牲物質５５２０’を除去（エッチング）する。
次に、方法は、残存する等角絶縁体をエッチング（ＲＩＥ）し、トレンチ側壁配線５５３５及び５５３５’を形成する。次いで、図４８Ｌの側壁配線４８６２及び４８６２’に対応するトレンチ側壁配線５５３５及び５５３５’を形成するために、方法は残存する半導体及び金属層を方向性エッチングし、それによってトレンチ５５５０を形成する。
図５５Ａ〜図５５Ｆに関して説明したように、導電体トレンチ充填の代りに等角導電体堆積を用いる製造方法を、図４８Ａ〜図４８ＢＢに関して説明した製造方法に適用して、図４８Ｙに示した３Ｄメモリ断面４８８５及び図４８ＢＢに示した３Ｄメモリ断面４８８５’を形成することができる。
図５５Ａ〜図５５Ｆに関して上述したように、等角導電体堆積を用いる製造方法を用いて、図５１に示した３Ｄメモリ断面５１８５及び図５２に示した３Ｄメモリ断面５１８５’を形成することもできる。
不揮発性ナノチューブブロック
不揮発性ナノチューブスイッチ（ＮＶ ＮＴスイッチ）は、米国特許出願第１１／２８０，７８６号に詳述されており、スイッチの実施例及び動作は、上述した図３〜図１１Ｂに示すように、本願に簡略に要約されている。図３〜図６Ｂは、水平配向されたＮＶ ＮＴスイッチ３００、４００、５００、６００を示し、図７Ｂは、垂直配向されたＮＶ ＮＴスイッチ７５０を示す。これらのスイッチは、例えば０．５〜１０ｎｍ厚さのナノチューブ素子によって形成され、前記ナノチューブ素子は、パターニングされたナノチューブ素子の両端部で表面領域と接触する金属端子によって接触されている。
図２６Ａ及び図２９Ａは、図１２及び図１３に関して上述したように、陰極オンＮＴ及び陽極オンＮＴ型の不揮発性ナノチューブダイオードを各々用いる不揮発性ナノチューブダイオードベースメモリアレイ及び回路を示す。エッチング技術ノードＦで可能な限り高密度なメモリアレイを製造するのが好ましく、ここで、Ｆは最小技術ノードリソグラフィ寸法である。各セルがＦ×Ｆであり、隣接セルと寸法Ｆだけ離隔されれば、セル対セル周期は２Ｆとなり、技術ノードＦに対する最小セル面積は４Ｆ２となる。個別的なセルが１つ以上のビットを保持、又はアレイが相互上部に積層できれば、有効メモリセルは、例えば２Ｆ２又は１Ｆ２となり得る。
図２８Ｃは、ＮＶ ＮＴダイオードセルが水平配向されたナノチューブと接触する垂直配向されたダイオードステアリング（選択）デバイスを含む断面２８００”を示し、前記水平配向されたナノチューブは、Ｘ方向の最小フィーチャーサイズＦよりも大きいが、これはナノチューブ素子２８５０の両端部の水平配置されたナノチューブ素子コンタクトが最小フィーチャーＦを超えて延長するためである。図２８Ａ及び図２８Ｂ、そして図３１Ａ、図３１Ｂ、及び図３１Ｃは、最小フィーチャーサイズＦと両立できる底部及び側部／上部コンタクトと共に垂直配向されたナノチューブを示す。
しかし、垂直配向されたナノチューブの場合にも、Ｆ＝２２ｎｍ（又はそれ未満）の技術ノードのような小さな寸法へのスケーリングは、一部の実施例において、ナノチューブ素子のナノチューブファブリック密度によって、即ちデバイスの幅方向に利用可能な個別的なナノチューブの個体数によって制限でき得る。ナノチューブファブリック密度を示す他の方式は、図３８に示すように、空隙領域のサイズを測定することである。図３９は、例えば４５ｎｍ、３５ｎｍ、又は２２ｎｍであり得る最小フィーチャー幅Ｆのデバイスで利用可能なナノチューブの個体数を増加するために、厚さが増大されたナノチューブ素子を示す。図４０は、ナノチューブ素子４０５０が断面Ｆ×Ｆを有する高密度メモリセルを示す。ナノチューブの厚さは、チャネル長ＬＳＷ−ＣＨを決定し、当該チャネル長は、ナノチューブスイッチ４００５の上部レベルコンタクト４０６５と下部レベルコンタクト４０３０の間の間隔によって規定される。上部レベルコンタクトは、上部コンタクトともいうことができ、下部レベルコンタクトは、底部コンタクトともいうことができる。ナノチューブ素子４０５０のような厚いナノチューブ素子を不揮発性ナノチューブブロックということができる。図４０に関して上述し、図５７、図６７、及び図６８に関して更に後述するように、上部レベル及び下部レベルコンタクトを有するナノチューブ素子４０５０のように、ＮＶ ＮＴナノチューブブロックを用いて製造されたＮＶ ＮＴダイオードアレイは、比較的単純な自己整列型３次元ＮＶメモリアレイ構造という結果をもたらす。
不揮発性ナノチューブブロック（「ＮＶ ＮＴブロック」）は、ナノチューブファブリックの３Ｄ体積を含むナノチューブ素子と考えられる。ＮＶ ＮＴブロックという用語は、比較的厚いナノチューブ素子を、例えば図３〜図７Ｂに示した、比較的薄いナノチューブ素子と区分するために使われる。例えば、ＮＶ ＮＴブロックは、例えば約１０ｎｍ〜２００ｎｍ（又はそれ以上）、例えば１０ｎｍ〜５０ｎｍの厚さを有することができる。それによって、ブロックの厚さは、ブロック内の個別的なナノチューブの直径よりも極めて大きいことが一般であり、例えば個別的なナノチューブ直径より少なくとも約１０倍大きく、ナノチューブの３Ｄ体積を形成する。その一方、一部の他の種類のナノチューブ素子は、比較的薄く、例えば自体のナノチューブ径とほぼ類似する厚さ（例えば、ほぼ１ｎｍ）を有することで単層を形成する。多くの場合に、（ナノ級（ｎａｎｏｓｃｏｐｉｃ）レベルではもちろん３Ｄフィーチャーとみなされるが、）比較的薄い素子が自然に「２−Ｄ」としてみなされる。一般に、比較的薄いナノチューブファブリック、及び比較的厚いＮＶ ＮＴブロック（例えば、約１ｎｍ未満から２００ｎｍ以上までのように広い範囲の厚さにわたって）の両方が、ナノチューブの網を含む。
多くの実施例において、底部、上部、側部、端部、又は表面の任意の組み合わせを含む任意の表面のブロックに端部が接触し得るように、ＮＶ ＮＴブロックが成形され、サイズが決定され、及び／又は十分に高密度化される。ブロックを形成するファブリックのサイズ及び／又は密度は、端子がファブリックを介して相互接触し、短絡するのを十分に防止する。即ち、ファブリックのサイズ及び／又は密度は、端子を物理的に相互分離する。図３８に関して上述したように、ＮＶ ＮＴブロックを形成するファブリックが十分に高密度となることを保障する１つの方法は、ファブリック内の空隙のサイズ分布を制御することである。以下により詳述するように、ＮＶ ＮＴブロックのファブリックの密度は、堆積パラメータの適切な選択によって制御できる。例えば、ファブリックを形成するナノチューブは、相互上部に複数層をコーティングするためのスピンコーティングを用いて、又はスプレーコーティング技術を用いて、高密度に堆積することができる。又は、後述するように、例えばナノチューブファブリックの堆積中又は堆積後に、犠牲物質をナノチューブファブリック内に統合することで薄層を形成することもできる。このような犠牲物質は、端子が形成されるとき、端子の接触を実質的に防止、即ち端子を物理的に分離させる。犠牲物質は、後に、実質的に除去され、ナノチューブファブリックを残す。ナノチューブファブリックは、他の実施例ように高密度又は厚いものである必要はなく、これは端子が所与のぶんだけ相互物理的に分離して既に形成されているためである。
多くの実施例において、ＮＶ ＮＴブロックを形成するナノチューブファブリック内の多くのナノチューブが配置表面に対して実質的に平行に置かれる。一部の実施例において、例えばナノチューブが表面上にスピンコーティングされれば、ナノチューブの少なくとも一部が所与の方向に沿ってほぼ側方向に延長し得るが、それらの配向がそのような方向に制約されるわけではない。また、他のナノチューブ層が前記層の上部にスピンコーティングされれば、ナノチューブは、上述した層と同じ方向へ、又は異なる方向へ延長できるのが一般的である。また、追加層の多くのナノチューブが表面に対してほぼ平行であるが、一部のナノチューブは、下方に向かって曲がって、前のナノチューブ層内の空隙を充填することができる。他の実施例において、例えば、ナノチューブが表面上にスプレーコーティングされれば、一般に、ナノチューブは依然として配置される表面に対してほぼ平行に置かれるが、当該ナノチューブは、側方向に互いに対してほぼランダムに配向されることもある。他の実施例において、ナノチューブは、全ての方向にランダムに延長できる。
多くの実施例において、ＮＶ ＮＴブロックは、ほぼ側方向寸法又はそれよりも大きい厚さ又は高さを有する。例えば、以下により詳述するように、ＮＶ ＮＴブロックの１つ以上の寸法がリソグラフィ的に規定でき、１つの寸法は、ＮＶ ＮＴブロックを形成するナノチューブファブリックの堆積状態における厚さによって規定される。リソグラフィ的に規定された寸法は、技術ノード（Ｆ）でスケーリングでき、それによって約Ｆの最小側方向寸法で、例えばＦ＝６５ｎｍの場合にほぼＦ＝６５ｎｍ、Ｆ＝４５ｎｍの場合にほぼＦ＝４５ｎｍ、Ｆ＝３２ｎｍの場合にほぼＦ＝３２ｎｍ、Ｆ＝２２ｎｍの場合にほぼＦ＝２２ｎｍ、又はそれ以下でデバイスを製造し得るようにする。例えばＦ＝２２ｎｍの場合、ＮＶ ＮＴブロックは、約２２ｎｍ×２２ｎｍ×３５ｎｍの寸法を有することができ、これは、ＮＶ ＮＴブロックを形成するナノチューブファブリックの厚さを約３５ｎｍであると推定する。他の寸法及び厚さも可能である。端子の整列によって、及びＮＶ ＮＴブロックを形成するナノチューブファブリックの堆積状態における特性及び厚さによって、端子間の距離（即ち、スイッチチャネル長）がＮＶ ＮＴブロックのリソグラフィで規定された寸法によって規定できる。その代りに、端子間の距離は、ＮＶ ＮＴブロックを形成するファブリックの厚さによって規定でき、状況次第で、その距離は、サブリソグラフィ的となり得る。その代りに、ＮＶ ＮＴブロックの寸法と直接関連されない整列体で端子を提供することで、即ち特定の距離だけ相互分離されるフィーチャーを有するように端子をパターニングすることで、スイッチチャネル長が規定できる。一般に、以下により詳述するように、ＮＶ ＮＴブロックは、少なくとも面積が１Ｆ２まで減少したスイッチング素子を製造できるようにする。
一部の実施例は立方体のような特性を有するが、「ＮＶ ＮＴブロック」が必ず立方体である必要はなく、例えば全ての寸法がほぼ等しい、又は平行な側部さえ有する体積部である必要はないことに留意されたい。例えば、特定の実施例において、図示の四角形が製造された状態でほぼ円形となるように、又は全体的に四角形であるが丸形特性を有するように、最小寸法でマスキング層に規定された形状が丸形の角を有することができる。ほぼ円形であるマスキング層は、本願でＮＶ ＮＴブロックといわれるほぼ円筒状の不揮発性ナノチューブ素子を結果的にもたらす。それによって、トレンチ境界を規定するために用いられたマスキング層が図５７Ａに関して後述するように、Ｆ×Ｆ平方体であれば、図４０の断面４０００によって示したナノチューブ素子４０５０は、製造された状態における平方断面Ｆ×Ｆを有し得る。もしくは、断面４０００に示したナノチューブ素子４０５０は、図５７Ａ’に関して後述するように、円筒状のＮＶ ＮＴブロック素子の一部として、ほぼＦの直径を有するほぼ円形の製造された状態の断面を有することができる。
個別的なＮＴ対ＮＴ重畳領域は、利用可能なＳＥＭ解像度の玄開を下回る０．５×０．５ｎｍ〜１０×１０ｎｍのサイズを有すると推定される。図３は、図６Ａ及び図６Ｂに示したＮＶ ＮＴスイッチ６００／６００’に対応するＮＶ ＮＴスイッチ３００を示す。図６Ａに関して、ＳＥＭ電圧コントラスト画像で示すように、電気的に連続してオン状態のＮＶ ＮＴネットワークを有するパターニングされたナノチューブ素子６３０によって、端子６２０に印加される電圧が端子６１０に伝達できるように、ＮＶ ＮＴスイッチがオン状態にある。図６Ｂは、ＮＶ ＮＴスイッチ６００に対応するが、オフ状態にあるＮＶ ＮＴスイッチ６００’を示す。オフ状態で、パターニングされたナノチューブ素子６３０は、電気的に不連続状態のＮＶ ＮＴネットワークを形成し、端子６１０と端子６２０とを電気的に連結しない。図６ＢのＮＶ ＮＴスイッチ６００’のＳＥＭ電圧コントラスト画像は、パターニングされたナノチューブ素子６３０を示し、当該ナノチューブ素子では、パターニングされたナノチューブ素子領域６３０’が端子６２０（明るい領域）に電気的に連結され、パターニングされたナノチューブ素子領域６３０”は、端子６１０’（暗い領域）に電気的に連結されるが、ここでパターニングされたナノチューブ素子領域６３０’及び６３０”は、互いに電気的に連結されない。端子６１０’は暗いが、これは、パターニングされたナノチューブ素子領域６３０’及び６３０”の間のＮＶ ＮＴネットワーク内の電気的不連続性のせいで、端子６２０に印加された電圧が端子６１０’に達しないためである。ＮＶ ＮＴスイッチ６００’内の端子６２０に電気的に連結されないことを除いて、端子６１０’は端子６１０と同じであることに留意されたい。電気的なＮＶ ＮＴネットワーク不連続性は、領域６３０’の明るい部分及び領域６３０’の暗い部分に対して可視である一方、ＮＶ ＮＴネットワークを形成する個別的なナノスケールＮＶ ＮＴスイッチは、ＳＥＭ解像度の限界のため不可視である。
動作中に、図９Ａ及び図９Ｂに関して上述したように、そして図１１Ａ及び図１１Ｂに示したテスト電圧及びタイミングを用いて、スイッチ３００は、オン状態とオフ状態の間でスイッチングする。オン状態で、読み取り動作中に測定された抵抗は、ほぼ抵抗型である（ｎｅａｒ−ｏｈｍｉｃ）。図４９及び図５０に関して上述したように、及び図５６Ａ〜図６５に関して後述するような端子（コンタクト）構成で及び多様な厚さで製造されたＮＶ ＮＴ素子は、図１１Ａ及び図１１Ｂに示したものと類似するテスト条件が適用される場合に、図９Ａ及び図９Ｂに示したものと類似する電気的スイッチング特性を示す。ナノチューブ素子のスイッチングは、幾何学的変化に対して比較的鈍いものと見えるが、図１０に示した短いスイッチのチャネル長ＬＳＷ−ＣＨにおける低い電圧動作では例外もあり得る。
以下の図５６Ａ〜図５６Ｆ及び図５７Ａ〜図５７Ｃは、３次元の斜視図において、多様な端子コンタクト位置構成を有する種々の比較的薄いＮＶナノチューブ素子及び比較的厚いＮＶナノチューブ素子（ＮＶ ＮＴブロック）を示す。
図５８Ａ〜図６５は、多様な不揮発性ナノチューブ素子を用いて製造された不揮発性スイッチ及び測定された対応電気スイッチング特性を示す。これら不揮発性ナノチューブ素子及び端子コンタクト構成は、図５６Ａ〜図５６Ｆ及び図５７Ａ〜図５７Ｃに示したものに対応する。
図６６Ａ〜図６６Ｃは、図４０、図４７、図４９、図５６Ａ〜図５６Ｆ、図５７Ａ〜図５７Ｃ、及び図５８Ａ〜図６５に示したような多様な不揮発性ナノチューブブロックの様々な製造方法を示す。
図６７及び図６８Ａ〜図６８Ｉは、図４０に示した断面４０００に関して上述した構造物及びメモリセルの製造方法を示す。図６７及び図６８Ａ〜図６８Ｉは、陰極オンＮＴ ＮＶ ＮＴダイオード構成に関して説明する。図６９及び図７０は、陽極対ＮＴ ＮＶ ＮＴダイオード構成に基づくメモリセルの構成を示す。
図７１。図７２Ａ及び図７２Ｂは、共有されたワードラインのような共有されたアレイラインを含む３Ｄ ＮＶ ＮＴダイオードベースセルの２段積層アレイを示す。図７３及び図７４は、共有されたワードラインのような、アレイラインを共有しない３Ｄ ＮＶ ＮＴダイオードベースセルの２段積層アレイを示す。
図７５及び図７６Ａ〜図７６Ｄは、３Ｄ ＮＶ ＮＴダイオードベース構造物及び対応する単純化された製造方法を示す。単純化された製造方法は、図７７の斜視図に示すように、４、８、１６及びそれよりも多くのレベルの複数レベルアレイを可能にする。
不揮発性ナノチューブブロック、多様な端子位置、及びそのスイッチング特性を用いて製造されたＮＶ ＮＴスイッチ
図５６Ａの３Ｄ斜視図に示したＮＶ ＮＴスイッチ５６００Ａは、上部コンタクト位置５６０５Ａ及び５６０７Ａ、及び比較的薄い（例えば約０．５〜１０ｎｍ未満の）不揮発性ナノチューブ素子５６０２Ａを有するＮＶ ＮＴスイッチを示す。コンタクト位置は、端子（図示せず）がナノチューブ素子５６０２Ａの表面と接触する地点を示す。ＮＶ ＮＴスイッチ５６００Ａは、図３に示したＮＶ ＮＴスイッチ３００に対応し、このとき、ナノチューブ素子５６０２Ａは、ナノチューブ素子３３０に対応し、コンタクト位置５６０５Ａは、端子３１０の位置に対応し、コンタクト位置５６０７Ａは、端子３２０の位置に対応する。
図５６Ｂの３Ｄ斜視図に示したＮＶ ＮＴスイッチ５６００Ｂは、薄い不揮発性ナノチューブ素子５６０２Ｂ及び底部コンタクト位置５６０５Ｂ及び５６０７Ｂ有するＮＶ ＮＴスイッチを示す。コンタクト位置は、端子（図示せず）がナノチューブ素子５６０２Ｂの表面と接触する地点を示す。ＮＶ ＮＴスイッチ５６００Ｂは、図５に示したＮＶ ＮＴスイッチ５００に対応し、このとき、ナノチューブ素子５６０２Ｂは、ナノチューブ素子５３０に対応し、コンタクト位置５６０５Ｂは、端子５１０の位置に対応し、コンタクト位置５６０７Ｂは、端子５２０の位置に対応する。
図５６Ｃの３Ｄ斜視図に示したＮＶ ＮＴスイッチ５６００Ｃは、薄い不揮発性ナノチューブ素子５６０２Ｃ及び上部コンタクト位置５６０５Ｃ及び底部コンタクト位置５６０７Ｃを有するＮＶ ＮＴスイッチを示す。コンタクト位置は、端子（図示せず）がナノチューブ素子５６０２Ｂの表面と接触する地点を示す。ＮＶ ＮＴスイッチ５６００Ｃは、上部及び底部コンタクトを同じナノチューブ素子に組み合わせる。
図５６Ｄの３Ｄ斜視図に示したＮＶ ＮＴスイッチ５６００Ｄは、ＮＶ ＮＴブロック（厚いＮＶ ＮＴ素子）５６１０及びコンタクト位置５６１２及び５６１４を有するＮＶ ＮＴスイッチを示す。ＮＶ ＮＴスイッチ５６００Ｄは、図５８Ａ〜図５８Ｄ及び図５９各々に関して後述するような構造及び電気的スイッチング結果を有するＮＶ ＮＴスイッチ５８００／５８００’／５８７０に対応する。図示の実施例において、対応するスイッチ５８００は、側方向寸法をリソグラフィ的に規定するために用いられる技術ノードでスケーリングされる。例えば、本実施例の場合、Ｆ＝２２の技術ノードは、約２２ｎｍのスイッチチャネル長及び約２２ｎｍの幅を提供することができる。上述したように、多くの実施例において、スイッチチャネル長をできるだけ短く、例えば技術ノードが許容する限度内で短く製造するのが好ましいが、他の実施例では長いチャネル長が好ましい場合もある。ＮＶ ＮＴブロックの厚さは、スイッチ５６００Ｄの高さを規定し、特定の実施例において当該厚さは、約１０ｎｍとなり得るが、他で説明するように、その他の厚さも可能である。図５６Ｄのコンタクト位置５６１２は、側部コンタクト位置５６１２−１及び５６１２−２、上部コンタクト位置５６１２−３、及び端部コンタクト位置（不可視である）を含み、図５８Ａ〜図５８Ｄに示したコンタクト５８３０−１及び５８３０−２に対応する。コンタクト位置５６１４は、側部コンタクト位置５６１４−１、第２側部コンタクト位置（不可視である）、上部コンタクト位置５６１４−２、及び端部コンタクト５６１４−３を含み、コンタクト５８４０−１及び５８４０−２に対応する。
図５６Ｅの３Ｄ斜視図に示したＮＶ ＮＴスイッチ５６００Ｅは、ＮＶ ＮＴブロック５６２０及び端部コンタクト位置５６２２及び５６２５を有するＮＶ ＮＴスイッチを示す。ＮＶ ＮＴブロック５６２０は、ナノチューブ素子４９１０に対応し、端部コンタクト位置５６２２は、端部領域コンタクト４９６５に対応し、端部コンタクト位置５６２５は、図４９に示したＮＶ ＮＴスイッチ４９００に関して上述した端部領域コンタクト４９６０に対応する。スイッチ動作は、図５０に示されている。また、図６０Ａ〜図６０Ｃに示したＮＶ ＮＴスイッチ６０００／６０００’／６０５０に関して後述するように、ＮＶ ＮＴブロック５６２０は、ナノチューブ素子６０１０に対応し、端部コンタクト位置５６２２は、端部領域コンタクト６０４０に対応し、端部コンタクト位置５６２５は、端部領域コンタクト６０３０に対応する。電気的スイッチング特性を図６１に関して説明する。
図５６Ｆの３Ｄ斜視図に示したＮＶ ＮＴスイッチ５６００Ｆは、ＮＶ ＮＴブロック５６３０、底部コンタクト位置５６３２、組み合わせた端部コンタクト位置５６３４−１及び上部コンタクト位置５６３４−２を含む、組み合わせた端部コンタクト位置５６３４を有するＮＶ ＮＴスイッチを示す。ＮＶ ＮＴスイッチ５６００Ｆは、図６２Ａ及び図６２Ｂに関して後述するＮＶ ＮＴスイッチ６２００／６２００’に対応する。ＮＶ ＮＴブロック５６３０は、ＮＶ ＮＴブロック６２１０に対応し、底部コンタクト位置５６３２は、底部コンタクト６２３０に対応し、組み合わせた端部コンタクト位置５６３４−１及び上部コンタクト位置５６３４−２は、組み合わせた端部コンタクト６２４０−１及び６２４０−２各々に対応する。電気的スイッチング特性を図６３Ａ及び図６３Ｂに関して説明する。
図５７Ａの３Ｄ斜視図に示したＮＶ ＮＴスイッチ５７００Ａは、ＮＶ ＮＴブロック５７１０と、底部コンタクト位置５７１５及び上部コンタクト位置５７２０を有するＮＶ ＮＴスイッチを示す。ＮＶ ＮＴスイッチ５７００Ａは、図６４Ａ〜図６４Ｃ、及び図６５各々に関して後述する構造及び電気的スイッチング結果を有するＮＶ ＮＴスイッチ６４００／６４００’／６４５０に対応する。ＮＶ ＮＴブロック５７１０は、ＮＶ ＮＴブロック６４１０に対応し、底部コンタクト位置５７１５は、底部コンタクト６４２７に対応し、上部コンタクト位置５７２０は、図６４Ｂに示した上部コンタクト６４３７に対応する。スイッチ６４００に対するスイッチング結果は、所与の厚さ、例えば３５ｎｍの厚さでＮＶ ＮＴブロックによる上部コンタクト対底部コンタクトの短絡がないことを示す。
Ｆ×Ｆのマスキング層を製造中に用いる場合、ＮＶ ＮＴスイッチ５７００Ａはまた、図４０に示したナノチューブ素子４０５０に対応する。図５７Ａ’の３Ｄ斜視図に示したＮＶ ＮＴスイッチ５７００Ａ’は、上述したように、マスキング層内の図示イメージの角を丸くすることで生じる直径Ｆのほぼ丸形マスキング層に形成される。ＮＶ ＮＴブロック５７１０’は、直径がほぼＦである円形断面、底部コンタクト位置５７１５’及び上部コンタクト位置５７２０’を有するほぼ円筒状となる。断面４０００内の対応するダイオード領域は、ナノチューブ素子４０５０と同時に形成され、直径がほぼＦである円形断面又は平方形断面Ｆ×Ｆを有することができる。即ち、断面４０００内のストレージセルを形成する３Ｄ ＮＶ ＮＴダイオードは、ステアリング（選択）ダイオードの上部ＮＶ ＮＴブロックスイッチを用いて積層を形成し、前記積層は、ほぼ平方形又はほぼ円形断面を有する。
図３８に関して示したナノチューブ層３８００に関して上述したような、十分に小さいサイズ及び個体数の空隙領域が、以下図６４Ａ〜図６４Ｃに示したＮＶ ＮＴブロック６４１０の製造に用いられ、このとき、所与の距離だけ、例えば約３５ｎｍだけ離隔された底部コンタクト５４２５及び上部コンタクト６４３５の間には短絡が発生しない。ＮＶ ＮＴブロック６４１０は、図５７Ａの３Ｄ斜視図内のＮＶ ＮＴブロック５７１０に対応する。
３Ｄ斜視図で示した図５７Ｂは、ＮＶ ＮＴスイッチ５７００Ｂであり、ここでブロック５７３０は、図５７Ａに示した対応コンタクト位置間の対応距離よりも短い底部コンタクト位置５７３５と上部コンタクト位置５７４０の間の距離を有する。また、ブロック体積は、影付きで示し、ブロック５７１０と異なって製造されることを示す。製造上の違いは、図６６Ａ〜図６６Ｃに関して更に後述する。しかし、重要な違いについての簡単な要約を提供する。図５６Ａ〜図５６Ｆ、図５７Ａ及び図５７Ａ’、及び上述した対応図面に関して説明したＮＶ ＮＴブロックは、参照のためにここに引用する特許文献により詳述されているような、水性又は非水性溶媒内のＣＭＯＳ両立型の微量金属フリー標準分散体から堆積された炭素ナノチューブを用いて製造できる。そのようなナノチューブ素子層は、スピンオンコーティング技術又はスプレーオンコーティング技術を用いて堆積できる。図５７Ｂに示したブロック５７３０は、犠牲ポリマー、例えば図６６Ａ〜図６６Ｃに関して以下に更に説明するシクロヘキサノン又はＮＭＰのような有機溶媒内に溶解されたポリプロピレンカーボネートで製造できる。上部端子は、上部コンタクト領域５７４０と接触して形成される。ＮＶ ＮＴブロック５７３０構造物内の犠牲ポリマーの存在は、上部及び底部コンタクトが比較的密接した近接度、例えば約３５ｎｍ未満、例えば約２２ｎｍ以下又は例えば約１０ｎｍ（例えば、約１０〜２２ｎｍ）で製造できるように許容する。パターニング及び絶縁化後に、犠牲ポリマー（例えば、ポリプロピレンカーボネート）が蒸発され、絶縁層を通じて、又は絶縁化前に、例えば２００〜４００℃の蒸発温度で残留物を実質的に残さない。図５７Ｂ’に示したＮＶ ＮＴスイッチ５７００Ｂ’は、底部コンタクト領域５７３５’及び上部コンタクト領域５７４０’と共に、犠牲ポリマー物質除去後の（例えば、蒸発後の）ブロック５７３０’を示す。上部及び底部コンタクト領域がより密集し得ることを除いて、ＮＶ ＮＴブロック５７３０Ｂ’はＮＶ ＮＴブロック５７００Ａと類似する。
３Ｄ斜視図で示した図５７Ｃは、ＮＶ ＮＴスイッチ５７００Ｃであり、ここでＮＶ ＮＴブロック５７５０は、図６６Ａ〜図６６Ｃに関して以下に更に説明するように、当該ＮＶ ＮＴブロック５７５０が個別的なナノチューブ間に追加の物質を含むことを示す影付き領域を含む。ＮＶ ＮＴブロック５７５０の堆積前に形成された底部コンタクト領域５７５５、及び上部コンタクト領域５７６０は、ＮＶ ＮＴブロック５７５０の堆積後に形成される。このような追加の物質は、ＮＶ ＮＴブロック５７５０の性能特性を改善し得る。当該追加の物質は、蒸発されず、ＮＶ ＮＴブロック５７５０構造物の一部として残存するポリプロピレンカーボネートのようなポリマーであり得る。また、ポリプロピレンカーボネートが図５７Ｂ’に示したように蒸発され、ＮＶ ＮＴスイッチ５７００Ｃのスイッチング特性を改善するために、上部コンタクトの形成前に多孔性誘電体物質でＮＶ ＮＴブロック５７３０’が充填されたかもしれない。
技術ノードでスケーリングされた不揮発性ナノチューブブロック寸法で製造されたＮＶ ＮＴスイッチ
図５８Ａは、ＮＶ ＮＴスイッチ５８００の平面図を示し、図５８Ｂは、図５８Ａに示した断面Ｚ１−Ｚ１’に対応する断面５８００’を示す。特定の実施例において、基板５８２０上の不揮発性ナノチューブブロック５８１０は、約８００ｎｍの全体長、約２４ｎｍの幅、及び約１０ｎｍの厚さを有する。上述したように、断面寸法は、通常、技術的ノードによって決定されるが、断面に直交する厚さ寸法は、技術ノードに対応しないこともある。端子５８２５は、端部コンタクト（端部領域コンタクト）５８３０−１及び上部コンタクト５８３０−２でＮＶ ＮＴブロック５８１０と接触する。また、図５６Ｄの対応する３Ｄ図面で示したように、側部コンタクト（図示せず）が用いられることもある。端子５８３５は、端部コンタクト５８４０−１及び上部コンタクト５８４０−２でＮＶ ＮＴブロック５８１０と接触する。また、図５６Ｄの対応する３Ｄ図面で示したように、側部コンタクト（図示せず）が用いられることもある。ＮＶ ＮＴスイッチ５８００／５８００’のチャネル長ＬＳＷ−ＣＨは、端子５８２５と端子５８３５間の距離によって決定され、これは、例えば約２２ｎｍとなる。スイッチのチャネル幅ＷＳＷ−ＣＨは、例えば約２４ｎｍであり、エッチングによって決定される。膜厚ＨＳＷ−ＣＨは堆積状態で、例えば約１０ｎｍである。一部の実施例において、ブロック５８１０の電気的性能は、約２２ｎｍ（ＬＳＷ−ＣＨ）×２４ｎｍ（ＷＳＷ−ＣＨ）×１０ｎｍ（ＨＳＷ−ＣＨ）の体積に含まれるＮＶ ＮＴネットワークによって部分的に決定され、２２ｎｍの技術ノードＦにスケーリングされたＮＶ ＮＴブロックと共に形成されたＮＶ ＮＴスイッチに対応する。このような例において、端子５８２５及び５８３５は、Ｔｉ／Ｐｄを用いて形成されるが、端子は、例えばＲｕ、Ｔｉ、Ｃｒ、Ａｌ、Ａｌ（Ｃｕ）、Ａｕ、Ｐｄ、Ｐｔ、Ｎｉ、Ｔａ、Ｗ、Ｃｕ、Ｍｏ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎのような様々なコンタクト及びインターコネクション元素金属、ＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷのような金属合金、他の導電体、又は導電性窒化物、酸化物、又はＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、ＴｉＳｉｘのようなシリサイドを用いて形成できる。基板５８２０は、セラミック又はガラスのような絶縁体、絶縁表面を有する半導体、絶縁表面を有する金属、又は有機質の剛性又は可撓性基板であり得る。
図５８Ｃは、不動態化に先立って例示的な不揮発性ナノチューブスイッチ５８５０のＳＥＭイメージを示し、図５８Ａ及び図５８Ｂに示した不揮発性ナノチューブスイッチ５８００／５８００’に対応する。不揮発性ナノチューブスイッチ５８５０は、ＮＶ ＮＴブロック５８１０に対応するＮＶ ＮＴブロック５８５５、端子５８２５に対応する端子５８６０、端子５８３５に対応する端子５８６５、及び基板５８２０に対応する基板５８６８を含む。不揮発性ナノチューブスイッチ５８５０は、図５８Ｃに示したように、２１．９ｎｍの端子対端子のチャネル長ＬＳＷ−ＣＨ、２４．４ｎｍのチャネル幅ＷＳＷ−ＣＨ、及び約１０ｎｍの厚さ（図５８Ｃには図示せず）で製造されている。図５８Ｄは、ＮＶ ＮＴブロック５８５５を形成するために用いられたナノチューブ層５８７５のＳＥＭイメージを示す。ナノチューブ層５８７５は、水性溶媒のナノチューブの１８スピンオン堆積を用いて堆積され、１５０ｏｈｍｓの４地点プローブ抵抗測定値を有する。ナノチューブ層５８７５のＳＥＭは、個別的なナノチューブを分解できず、当該ナノチューブは、ＳＷＮＴｓ、ＤＷＮＴｓ、及びＭＷＮＴｓ、又はそれらの混合のようなナノチューブの類型によって、約０．５ｎｍ〜約１０ｎｍの直径を、通常、有する。ＳＥＭイメージ内のナノチューブは、実際の直径よりも相当に大きく見える。ナノチューブ層５８７５は、半導体及び金属型ナノチューブの両方を用いて形成されている。
不揮発性ナノチューブスイッチ５８５０に関する実験室テスト結果を図５９のグラフ５９００で示す。１００オン／オフサイクルに対する不揮発性ナノチューブスイッチ５８５０のスイッチング結果は、ほとんどのオン抵抗値５９１０が５０ｋＯｈｍｓ〜７５ｋＯｈｍｓであり、オフ抵抗値５９２０が５００ＭＯｈｍｓよりも大きいことを示す。実験室テストは、図１１Ａ〜図１１Ｂに関して上述したテストと類似する。
端部コンタクトを有する不揮発性ナノチューブブロックで製造されたＮＶ ＮＴスイッチ
図６０Ａは、ＮＶ ＮＴスイッチ６０００の平面図を示し、図６０Ｂは、端部コンタクトのみを有するＮＶ ＮＴブロック６０１０を含む図６０Ａに示した断面Ｚ２−Ｚ２’に対応する断面６０００’を示す。また、基板６０２０上の不揮発性ナノチューブブロック６０１０は、保護用絶縁体６０１５を含む。例示的な実施例において、保護用絶縁体６０１５は、厚さ１００ｎｍで、サイズ２５０ｎｍ×２５０ｎｍであるＳｉＯ２酸化物であるが、一般には、他の寸法及び絶縁物質が用いられることもある。図示の実施例において、ＮＶ ＮＴブロック６０１０を所望する寸法、例えば２５０×２５０ｎｍの側方向寸法でパターニングするために、保護用絶縁体６０１５をマスキング層として用いることができる。ＮＶ ＮＴブロック６０１０は、所与の厚さ、例えば約５０ｎｍの厚さを有する。端子６０２５は、端部コンタクト（端部領域コンタクト）６０３０でＮＶ ＮＴブロック６０１０と接触する。端子６０３５は、端部コンタクト６０４０でＮＶ ＮＴブロック６０１０と接触する。図６０Ａ及び図６０Ｂに示した実施例において、上述した例示的なブロック寸法を用いて、ＮＶ ＮＴスイッチのチャネル長ＬＳＷ−ＣＨ及びＷＳＷ−ＣＨは、ＮＶ ＮＴブロック６０１０の側方向寸法、例えば両者とも約２５０ｎｍの寸法と直接関連する。端子６０２５及び６０３５は、製造状態で保護用絶縁体６０１５と重畳されるが、重畳領域は、電気的動作に実質的に影響を及ぼさない。ＮＶ ＮＴスイッチ５６００Ｅは、図６０Ａ及び図６０ＢのＮＶ ＮＴスイッチ６０００／６０００’に対応する図５６Ｅにおいて３Ｄで示され、このとき、ＮＶ ＮＴスイッチ５６２０は、ＮＶ ＮＴブロック６０１０に対応する。ブロック６０１０の電気的性能は、上述した例示的な寸法を用いて、例えば約２５０ｎｍ（ＬＳＷ−ＣＨ）×２５０ｎｍ（ＷＳＷ−ＣＨ）×５０ｎｍ（ＨＳＷ−ＣＨ）の体積に含まれるＮＶ ＮＴネットワークによって決定される。このような例において、端子６０２５及び６０３５は、Ｔｉ／Ｐｄを用いて形成されるが、端子は、ブロック、例えばＲｕ、Ｔｉ、Ｃｒ、Ａｌ、Ａｌ（Ｃｕ）、Ａｕ、Ｐｄ、Ｐｔ、Ｎｉ、Ｔａ、Ｗ、Ｃｕ、Ｍｏ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎのような様々なコンタクト及びインターコネクション元素金属、ＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷのような金属合金、他の導電体、又は導電性窒化物、酸化物、又はＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、ＴｉＳｉｘのようなシリサイドを用いても形成できる。基板６０２０は、セラミック又はガラスのような絶縁体、絶縁表面を有する半導体、絶縁表面を有する金属、又は有機質の剛性又は可撓性基板であり得る。
図６０Ｃは、不動態化に先立って不揮発性ナノチューブスイッチ６０５０のＳＥＭイメージを示し、図６０Ａ及び図６０Ｂに示した不揮発性ナノチューブスイッチ６０００／６０００’に対応する。不揮発性ナノチューブスイッチ６０５０は、ＮＶ ＮＴブロック６０１０（本平面図では不可視である）、保護用絶縁体６０１５に対応する保護用絶縁体６０５５の露出部分、端子６０２５に対応する突出領域６０６０及び端子６０６５、端子６０３５に対応する突出領域６０７０及び端子６０７５、及び基板６０２０に対応する基板６０８０を含む。不揮発性ナノチューブスイッチ６０５０は、約２５０ｎｍの端子対端子のチャネル長ＬＳＷ−ＣＨ、約２５０ｎｍのチャネル幅ＷＳＷ−ＣＨ、及び約５０ｎｍの厚さ（図６０Ｃには図示せず）で製造されている。
ＮＶ ＮＴスイッチ６０００／６０００’は、図４９に関して上述し、ＮＶ ＮＴスイッチ構造に関するより詳細な事項を提供するＳＥＭイメージを含むＮＶ ＮＴスイッチ４９００に対応する。端子６０２５及び６０３５が保護用絶縁体６０１５と重畳する領域をも含むことを除いて、ＮＶ ＮＴブロック６０１０はナノチューブ素子４９１０に対応し、保護用絶縁体６０１５は保護用絶縁体４９３５に対応し、端子６０２５及び６０３５は端子４９４０及び４９５０に各々対応する。端部コンタクト（端部領域コンタクト）６０３０及び６０４０は、端部領域コンタクト４９６０及び４９６５に各々対応し、基板６０２０は絶縁体４９２０と基板４９３０の組み合わせに対応する。
端部領域コンタクトのみを有するナノチューブスイッチ６０５０の実験室オン／オフスイッチングテスト結果は、図５０に示したグラフ５０００に関して上述したＮＶ ＮＴスイッチ４９００の電気的特性に対応する。１００オン／オフサイクルに対する不揮発性ナノチューブスイッチ４９００のスイッチング結果は、抵抗値５０１０で示したように、ほとんどのオン抵抗値が１０ｋＯｈｍｓ〜１００ｋＯｈｍｓであって、若干のオン抵抗値が８００ｋＯｈｍｓであり、また、抵抗値５０２０で示したように、オフ抵抗値が５００ＭＯｈｍｓ〜１００ＧＯｈｍｓであることを示す。少数例５０３０で、オン抵抗値は１００ＭＯｈｍｓよりも大きかった。オン状態のＮＶ ＮＴスイッチ６０５０のＩ−Ｖ特性は、ほぼ抵抗型のオン抵抗挙動を示す図６１のグラフ６１００によって説明される。
底部及び端部／上部コンタクトを有する不揮発性ナノチューブブロックで製造されたＮＶ ＮＴスイッチ
図６２Ａは、ＮＶ ＮＴスイッチ６２００の平面図を示し、図６２Ｂは、図６２Ａに示した断面Ｚ３−Ｚ３’に対応する断面６２００’を示す。一実施例において、基板６２２０上の不揮発性ナノチューブブロック６２１０の寸法は、約１００×８０ｎｍの断面及び約５０ｎｍの高さを有するが、それと異なる寸法も可能である。底部端子６２２５は底部コンタクト６２３０を形成し、端子６２３５は組み合わせた端部コンタクト６２４０−１及び上部コンタクト６２４０−２を形成する。底部コンタクト６２３０及び上部コンタクト６２４０−２は、約１５０ｎｍだけ重畳する。ＮＶ ＮＴスイッチ６２００のチャネル長ＬＳＷ−ＣＨは、このような構成で好適に規定されないが、これは、端子６２２５及び６２３５の配置がＮＶ ＮＴブロック６２１０に接触するためである。スイッチ６２００が図５６Ｆの対応する３Ｄ斜視図で示されており、ここでＮＶ ＮＴブロック５６３０はＮＶ ＮＴブロック６２１０に対応し、底部コンタクト位置５６３２は底部コンタクト６２２５に対応し、端部コンタクト位置５６３４−１は端部コンタクト６２４０−１に対応し、上部コンタクト位置５６３４−２は上部コンタクト６２４０−２に対応する。このような例において、端子６２２５及び６２３５は、Ｔｉ／Ｐｄを用いて形成されるが、当該端子は、例えばＲｕ、Ｔｉ、Ｃｒ、Ａｌ、Ａｌ（Ｃｕ）、Ａｕ、Ｐｄ、Ｐｔ、Ｎｉ、Ｔａ、Ｗ、Ｃｕ、Ｍｏ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎのような様々なコンタクト及びインターコネクション元素金属、ＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷのような金属合金、及び他の導電体、又は導電性窒化物、酸化物、又はＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、ＴｉＳｉｘのようなシリサイドを用いて形成されてもよい。基板６２２０は、セラミック又はガラスのような絶縁体、絶縁表面を有する半導体、絶縁表面を有する金属、又は有機質の剛性又は可撓性基板であり得る。
ナノチューブスイッチ６２００／６２００’の実験室オン／オフスイッチングテスト結果を、図６３Ａに示したグラフ６３００及び図６３Ｂに示したグラフ６３５０に関して説明する。テスト条件は、図１１Ａ及び図１１Ｂに関して上述したものと類似し、書き込み０は消去に対応し、書き込み１はプログラムに対応する。グラフ６３００テストは、１つの書き込み０電圧足す６ボルト、１つの書き込み１電圧足す６ボルトを印加し、１００サイクルの間に各々のオン／オフサイクルにおけるオン抵抗を測定する。オン抵抗値６３１０は、１２０ｋＯｈｍ〜１ＭＯｈｍであり、オフ抵抗値６３２０は１００ＭＯｈｍｓよりも大きい。どちらの場合も、オン抵抗値６３３０は１ＧＯｈｍを超過し、これはオン状態へのスイッチング失敗を示す。グラフ６３５０テストは、１つの書き込み０電圧足す６ボルト、５つの書き込み１電圧足す６ボルトを印加し、１００サイクルの間に各々のオン／オフサイクルにおけるオン抵抗を測定する。オン抵抗値６３６０は、１３０ｋＯｈｍ〜１ＭＯｈｍであり、オフ抵抗値６３７０は８００ＭＯｈｍｓよりも大きい。ある事例では、オン抵抗値６３８０は１ＧＯｈｍを超過し、これはオン状態へのスイッチング失敗を示す。
上部及び底部コンタクトを有する不揮発性ナノチューブブロックで製造されたＮＶ ＮＴスイッチ
図６４Ａは、ＮＶ ＮＴスイッチ６４００の平面図を示し、図６４Ｂは、上部及び底部コンタクトを有するＮＶ ＮＴブロック６４１０の図６４Ａに示した断面Ｚ４−Ｚ４’に対応する断面６４００’を示す。不揮発性ナノチューブブロック６４１０が絶縁体６４１５の表面上に形成され、前記絶縁体は、基板６４２０上に位置し、かつ絶縁体６４１５に埋め込まれた底部端子６４２５と重畳して、底部コンタクト６４２７を形成する。底部端子６４２５は、２５ｎｍ厚のＴｉ／Ｐｄで形成される。端子６４２５の水平寸法は臨界的ではない。ＮＶ ＮＴブロック６４１０がより大きいナノチューブ構造物６４１０’からエッチングできる。一実施例において、絶縁体６４３０は、厚さが約５０ｎｍで、幅ＷＩＮＳＵＬが約２００ｎｍであるＳｉＯ２であって、ナノチューブ構造物６４１０’の一部と重畳する。他の実施例では、他の適した寸法の他の適した絶縁体を有することができる。例えば、約１０ｎｍの幅ＷＴＯＰ ＣＯＮＴＡＣＴを有する上部端子６４３５が絶縁体６４３０の一部と重畳され、絶縁体６４３０を超えて延長して、絶縁体６４３０エッジ越しのナノチューブ構造物６４１０’の一部と重畳し、寸法Ｃ１及びＣ２を有して上部コンタクト６４３７を形成する上部コンタクト領域６４４０を形成する。上部端子６４３５、絶縁体６４３０、及びナノチューブ構造物６４１０’によって規定される境界６４４５外部のナノチューブ構造物６４１０’の露出領域を、参照のためにここに引用する特許文献に記載されているナノチューブエッチング技術を用いてエッチングし、ＮＶ ＮＴブロック６４１０を形成する。ＮＶ ＮＴブロック６４１０のオン／オフスイッチングは、底部コンタクト６４２７上側の上部コンタクト６４３７を形成する上部コンタクト領域内の寸法Ｃ１及びＣ２によって規定される領域でほとんど発生する。上部コンタクト６４３７及び底部コンタクト６４２７は、ＮＶ ＮＴブロック６４１０の厚さによって分離され、一実施例において、その厚さは約３５ｎｍであるが、その他の厚さも可能である。一実施例において、Ｃ１は約４０〜８０ｎｍで、Ｃ２は約１００ｎｍである。オン状態とオフ状態の間でスイッチングされるＮＶ ＮＴネットワーク部分は、各々の上部と底部コンタクト６４３７及び６４２７の間、例えば上述した例示的な寸法を用いるＮＶ ＮＴブロック６４１０の約１００×４０×３５ｎｍの体積（一部の寸法は、図６４Ａ〜図６４Ｃでは不可視）の概算的な寸法以内にほとんど位置する。一実施例において、チャネル長ＬＳＷ−ＣＨは、約３５ｎｍの上部コンタクトと底部コンタクト間の距離である。図５７Ａに示したＮＶ ＮＴスイッチ５７００Ａは、図６４Ａ及び図６４ＢのＮＶ ＮＴスイッチ６４００／６４００’に対応する３Ｄ図面であって、このときＮＶ ＮＴブロック５７１０は、ＮＶ ＮＴブロック６４１０に対応する。底部コンタクト位置５７１５は底部コンタクト６４２７に対応し、上部コンタクト位置６７２０は上部コンタクト６４３７に対応する。ブロック６４１０の電気的性能は、例示的な寸法を用いる上述したような約１００ｎｍ×４０ｎｍ×３５ｎｍの体積にほとんど含まれるＮＶ ＮＴネットワークによって決定される。このような例において、端子６４２５及び６４３５は、Ｔｉ／Ｐｄを用いて形成されるが、端子は、例えばＲｕ、Ｔｉ、Ｃｒ、Ａｌ、Ａｌ（Ｃｕ）、Ａｕ、Ｐｄ、Ｐｔ、Ｎｉ、Ｔａ、Ｗ、Ｃｕ、Ｍｏ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎのような様々なコンタクト及びインターコネクション元素金属、ＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷのような金属合金、他の導電体、又は導電性窒化物、酸化物、又はＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、ＴｉＳｉｘのようなシリサイドを用いても形成できる。絶縁体６４１５及び６４３０は、ＳｉＯ２、Ａｌ２Ｏ３、ＳｉＮ、ポリイミド及びその他両立性絶縁物質であり得る。基板６０４０は、セラミック又はガラスのような絶縁体、絶縁表面を有する半導体、絶縁表面を有する金属、又は有機質の剛性又は可撓性基板であり得る。
図６４Ｃは、最終エッチング及び不動態化直前の不揮発性ナノチューブスイッチ６４５０のＳＥＭイメージを示し、図６４Ａ及び図６４Ｂに示した不揮発性ナノチューブスイッチ６４００／６４００’に対応する。最終エッチングはブロック６４１０寸法を規定する。不揮発性ナノチューブスイッチ６４５０は、ＮＶ ＮＴブロック６４１０の形成直前にみられ、絶縁体６４５５の露出部分は絶縁体６４１５に対応し、最終エッチング前のナノチューブ構造物６４６０はナノチューブ構造物６４１０’に対応し、絶縁体６４６５は絶縁体６４３０に対応し、上部端子６４７０は上部端子６４３５に対応し、上部コンタクト領域６４７５は上部コンタクト領域６４４０に対応する。不揮発性ナノチューブスイッチ６４５０は、上部及び底部コンタクト間のＮＶ ＮＴブロックの厚さに対応する約３５ｎｍのチャネル長ＬＳＷ−ＣＨで製造されている。
１００オン／オフサイクルに対する不揮発性ナノチューブスイッチ６４５０のスイッチング結果のグラフ６５００が図６５に示されている。オン抵抗値６５１０は、ほとんどのオン抵抗値が１００ｋＯｈｍｓ〜１ＭＯｈｍで、オフ抵抗値６５２０が約１ＧＯｈｍ又はそれ以上であることを示す。テスト条件は、図１１に関して上述したものと類似、即ち書き込み０は消去に対応し、書き込み１はプログラムに対応する。図６５に示したグラフ６５００は、１つの７ボルト書き込み０パルス、５つの６ボルト書き込み１パルスを用い、オン状態とオフ状態の間で１００サイクルにかけてＮＶ ＮＴスイッチをスイッチングした。重畳する上部及び底部コンタクトの間に短絡はみられなかった。
ＮＶ ＮＴブロックをスイッチング素子として用いるＮＶ ＮＴスイッチは、例えば２２ｎｍ〜３００ｎｍの広い水平寸法範囲にかけて製造され、多様に組み合わせた底部、上部、端部及び側部コンタクト接触構成を有するデバイスに対するオン／オフスイッチングを示す。ＮＶ ＮＴブロックは、多様な３次元の不揮発性ナノチューブダイオードベースメモリアレイを形成するための多様な集積構成で用いられる。例えば、図４０に示した断面４０００は、上部レベルコンタクト４０６５という上部コンタクト及び下部コンタクト４０３０という底部コンタクトを有して不揮発性ナノチューブスイッチ４００５を形成する、ナノチューブ素子４０５０というＮＶ ＮＴブロックを示す。図４７に示した断面４７８５は、端部コンタクト４７７９及び４７６４を有するナノチューブ素子４７４０−１という端部コンタクト、端部コンタクト４７７９’及び４７６４’を有するナノチューブ素子４７４０−２と共にＮＶ ＮＴブロックを示す。
ＮＶ ＮＴブロックの可撓性は、多様な構造物及び製品アプリケーションにおける統合を可能にする。例えば、ＮＶ ＮＴブロックを用いて形成されたＮＶ ＮＴスイッチは、米国仮特許出願第６０／８３６，３４３号に記載されている構造物及び回路のような構造物及び回路内のスケーリング可能な不揮発性ナノチューブスイッチとして用いられ得る。ＮＶ ＮＴブロックを用いて形成されたＮＶ ＮＴスイッチは、米国特許出願第１１／２８０，７８６号及び第１１／２７４，９６７号に記載されているメモリアレイのようなメモリアレイ内にも用いられ得る。また、ＮＶ ＮＴブロックを用いて形成されるＮＶ ＮＴスイッチは、米国特許出願第１１／２８０，５９９号に記載されているレジスタファイルのようにロジッグ回路内に用いられるレジスタファイルを形成するための不揮発性シャドウ・ラッチ（ｓｈａｄｏｗ ｌａｔｃｈ）としても用いられ得る。ＮＶ ＮＴブロックを用いて形成されたこれらのスケーリング可能なＮＶ ＮＴスイッチはより単純なスケーリング可能な不揮発性ストレージ構造を形成するために、ＤＲＡＭセル内に積層されたキャパシタ代りに用いられ得る。
不揮発性ナノチューブブロックを用いるＮＶ ＮＴスイッチの製造方法
不揮発性ナノチューブブロックを製造するために用いられ得る水性又は非水性溶液内のＣＮＴ分散体から炭素ナノチューブ（ＣＮＴｓ）のＣＮＴ層又は複数層を堆積してパターニングする方法の一部の実施例が、参照のためにここに引用する特許文献に記載されている。そのようなＮＶ ＮＴブロックの例は、図５６Ｄ、図５６Ｅ、図５６Ｆ、図５７Ａ及び図５７Ａ’に３Ｄ図面で示されている。図５８Ａ〜図６５に関して上述したように、ＮＶ ＮＴブロックを用いる不揮発性ナノチューブスイッチを製造するために、当該方法を用いることができる。また、図４０の断面４０００によって示されるように、ＮＶ ＮＴブロックを用いて３Ｄメモリセルを製造するために、当該方法を用いることもあり、このときナノチューブ素子４０５０は、上部及び底部コンタクトを有するＮＶ ＮＴブロックであり、図４７に示した断面４７８５によって、ナノチューブ素子４７４０−１及び４７４０−２は、端部コンタクトを有するＮＶ ＮＴブロックである。
ＮＶ ＮＴブロックの製造方法の一部の実施例は、図６６Ａに示した製造方法６６００Ａに関して上述したように、有機溶媒内に溶解された犠牲ポリマー内のＣＮＴ分散体からＣＮＴ層又は複数層を堆積することを含むように拡張できる。一部の実施例において、当該方法は、例えば図５７Ｂに３Ｄで示したＮＶ ＮＴブロック５７３０と図５７Ａに３Ｄで示したＮＶ ＮＴブロック５７１０を比べることで示したような、より密集した上部及び底部コンタクト位置を有するＮＶ ＮＴブロックの製造を可能にするＮＶ ＮＴブロック製造の促進及び／又は循環性（オン／オフサイクルの数）のような電気的性能を改善するために用いられ得る。上部対底部コンタクトの間隔に対応するより短いＮＶ ＮＴスイッチのチャネル長ＬＳＷ−ＣＨは、図１０に関して上述したように、ＮＶ ＮＴスイッチの動作電圧を減らすことができる。犠牲ポリマーは、図５７Ｂに３Ｄで示したＮＶ ＮＴ構造物５７３０に残存し、又は図５７Ｂ’に３Ｄで示したＮＶ ＮＴブロック５７３０’によって示されるように、通常２００℃〜４００℃の温度における蒸発によってＮＶ ＮＴブロックから除去されることもある。
ＮＶ ＮＴブロックの製造方法の一部の実施例も、例えば、図６６Ｂに示した製造方法６６００Ｂ及び図６６Ｃに示した製造方法６６００Ｃに関して上述したように、多孔性誘電体のような性能強化物質の追加を含むことで拡張できる。図５７Ｃに３Ｄで示したブロック５７５０は、多孔性誘電体のような性能強化物質を含むＮＶ ＮＴブロックを示す。
犠牲ポリマーを用いて不揮発性ナノチューブブロックを製造する方法
図６６Ａは、改善されたＮＶ ＮＴブロックの特定の製造方法６６００Ａを示す。一般に、方法６６０５は、半導体基板の内部及び外部に別々に支持回路及びインターコネクションを、例えば図２７Ａ及び図２７Ｂに関して上述した方法２７１０を用いて製造する。例示的な方法６６０５は、半導体、金属、及び絶縁層を堆積してパターニングし、ＣＮＴ層の堆積前に構造物を形成する。
方法６６０８は、有機溶媒内に溶解された犠牲ポリマー内のＣＮＴ分散体からＣＮＴ層又は複数層を堆積する。例えば、産業界で利用可能なＮＭＰ又はシクロヘキサノンのような１つ以上の有機溶媒内に溶解された犠牲ポリマーポリプロピレンカーボネート（ＰＰＣ）がある。ポリプロピレンカーボネートの特性に関する説明は、例えば、Ｅｍｐｏｗｅｒ Ｍａｔｅｒｉａｌｓ，Ｉｎｃから入手可能な、参照する技術文献データの中に見つけることができる。このような例では犠牲ポリマーＰＰＣが使われたが、ユニティー（ｕｎｉｔｙ）犠牲ポリマー及びポリエチレンカーボネート犠牲ポリマーのような他の犠牲ポリマーも用いられ得る。プロセスにおける現段階では、ＣＮＴ層が図６６Ａに示した製造フロー１Ａに従ってパターニングできる。また、図６６Ａに示した製造フロー２Ａに従ってＣＮＴ層を含む複数層をパターニングすることで追加層が加えられるように進行できる。例示的な方法は、まずＣＮＴ層パターニングについて説明し（製造フロー１Ａ）、次いでＣＮＴ層を含む複数層パターニング方法について説明する（製造フロー２Ａ）。
製造フロー１Ａを用いる製造方法６６００Ａを継続し、次いで方法６６１０は、参照のためにここに引用する特許文献に記載されているナノチューブエッチング技術を用いてＣＮＴ層をパターニング（エッチング）する。特定の実施例において、前記方法は、露出領域内でポリプロピレンカーボネート（ＰＰＣ）のような犠牲ポリマーを実質的に除去（例えば、エッチング）することを含む。このような除去は、例えばＡｒイオンミリングのような異方性の物理的エッチング、又はＯ２プラズマを含む反応性イオンエッチング（ＲＩＥ）、又は両者の組み合わせを用いて実施できる。
次に、方法６６１２がＮＶ ＮＴブロック製造を完成する。当該方法は、例えば図５８Ａ〜図５８Ｄに示したように、上部、側部、又は端部領域又はそれらのコンタクトの組み合わせでＮＶ ＮＴブロックと接触する端子を形成するために、導電体層を堆積してパターニングすること含む。また、当該方法は、絶縁層、続いて、図６０Ａ〜図６０Ｃに示したような導電体層を堆積してパターニングすることを含むことができる。
プロセスにおける現段階では、ＮＶ ＮＴブロックを含むＮＶ ＮＴスイッチが形成され、方法６６８０は、公知の産業界の製造方法を用いて、インターコネクト手段を不動態化してパッケージングすることを含むチップの製造過程を完了する。カプセル化されたＮＶ ＮＴブロックは、図５７Ｂに３Ｄで示したブロック５７３０に関して上述したように犠牲ポリマーを含む。
また、方法６６１５は、ウエハを２００℃〜４００℃の温度に加熱することで、例えばポリプロピレンカーボネートのような犠牲ポリマーを実質的に除去（例えば、蒸発）できる。このような例において、ＮＶ ＮＴブロック５７３０は、図５７Ｂ’に３Ｄで示したＮＶ ＮＴブロック５７３０’のようになり、当該ＮＶ ＮＴブロックは、個別的なナノチューブで形成されたＣＮＴファブリックのみを実質的に有する。
次いで、方法６６８０は、公知の産業界の製造方法を用いて、インターコネクト手段を不動態化してパッケージングすることを含むチップの製造過程を完成する。カプセル化されたＮＶ ＮＴブロックは、図５７Ｂ’に３Ｄで示したブロック５７３０’に関して上述したような犠牲ポリマーを実質的に含まない。プロセスにおける現段階では、製造フロー１Ａを用いる製造方法６６００Ａが終了する。
代わりの製造順序において、製造フロー２Ａを含む製造方法６６００Ａは、製造方法６６０８を用いて、前段階で堆積されたＣＮＴ層又は複数層に追加された製造層を堆積するために、方法６６２０を用いる。
次に、方法６６２２は、ＣＮＴ層を含む複数層をパターニングする。公知の産業界の方法は、金属、絶縁体、及び半導体層の露出領域を除去（エッチング）する。例示的なＣＮＴ層のエッチング方法は、参照のためにここに引用する特許文献に記載されている。一部の方法は、露出領域内のポリプロピレンカーボネート（ＰＰＣ）のような犠牲ポリマーを除去（エッチング）する。例示的な方法には、Ａｒイオンミリングのような異方性の物理的エッチング、又はＯ２プラズマを含む反応性イオンエッチング（ＲＩＥ）、又は両者の組み合わせが含まれ得る。
例として、図６４Ａ〜図６４Ｃに示したＮＶ ＮＴスイッチ６４００／６４００’は、下部のＣＮＴ層を除去（エッチング）するために、上部コンタクト（及び端子）導電体及び絶縁体層をマスクとして用いて、ＮＶ ＮＴブロック６４１０の形成を示す。また、図４０に示した断面４０００は、ＮＶ ＮＴブロック表面上側の追加層をパターニングすることで、ナノチューブ素子４０５０というＮＶ ＮＴブロックの形成も示す。しかし、犠牲ポリマーの露出領域の実質的な除去は、これら２つの例には説明されていない。
プロセスにおける現段階では、ＮＶ ＮＴブロックを含むＮＶ ＮＴスイッチが形成され、方法６６８０は、公知の産業界の製造方法を用いて、インターコネクト手段を不動態化及びパッケージングすることを含むチップの製造過程を完了する。カプセル化されたＮＶ ＮＴブロックは、図５７Ｂに３Ｄで示したブロック５７３０に関して上述したように犠牲ポリマーを含む。
また、方法６６１５は、ウエハを２００℃〜４００℃の温度に加熱することで、例えばポリプロピレンカーボネートのような犠牲ポリマーを実質的に除去（例えば、蒸発）する。このような例で、ＮＶ ＮＴブロック５７３０は、図５７Ｂ’に３Ｄで示したＮＶ ＮＴブロック５７３０’のようになり、当該ＮＶ ＮＴブロックは、個別的なナノチューブで形成されたＣＮＴファブリックのみを実質的に有する。
次いで、方法６６８０は、公知の産業界の製造方法を用いて、インターコネクト手段を不動態化してパッケージングすることを含むチップの製造過程を完成する。カプセル化されたＮＶ ＮＴブロックは、図５７Ｂ’に３Ｄで示したブロック５７３０’に関して上述したような犠牲ポリマーを実質的に含まない。プロセスにおける現段階では、製造フロー２Ａを用いる製造方法６６００Ａが終了する。
多孔性誘電体を有する不揮発性ナノチューブブロックの第１製造方法
図６６Ｂは、改善されたＮＶ ＮＴブロックの製造方法６６００Ｂを示す。一般に、方法６６０５は、半導体基板の内部及び外部に支持回路及びインターコネクションを、例えば図２７に関して上述した方法２７１０を用いて製造する。方法６６０５は、半導体、金属、及び絶縁層を堆積してパターニングし、ＣＮＴ層の堆積前に構造物を形成する。
方法６６０８は、有機溶媒内に溶解された犠牲ポリマー内のＣＮＴ分散体からＣＮＴ層又は複数層を堆積する。例えば、産業界で利用可能なＮＭＰ又はシクロヘキサノンのような１つの有機溶媒内に溶解された犠牲ポリマーポリプロピレンカーボネート（ＰＰＣ）がある。プロセスにおける現段階では、製造工程フローの方法６６００Ｂが製造フロー１Ｂと共に進行できる。また、製造工程フローの方法６６００Ｂが製造フロー２Ｂと共に進行できる。まず例示的な製造方法６６００Ｂを製造フロー１Ｂについて説明し、次いで製造方法６６００Ｂを製造フロー２Ｂについて説明する。
製造フロー１Ｂを用いる製造方法６６００Ｂを継続し、次いで方法６６２５は、参照のためにここに引用する特許文献に記載されているナノチューブエッチング技術を用いて、ＣＮＴ層をパターニング（エッチング）する。一部の実施例において、前記方法は、露出領域内でポリプロピレンカーボネート（ＰＰＣ）のような犠牲ポリマーを実質的に除去（例えば、エッチング）することを含む。例示的な方法は、Ａｒイオンミリングのような異方性の物理的エッチング、又はＯ２プラズマを含む反応性イオンエッチング（ＲＩＥ）、又は両者の組み合わせを含む。
次に、方法６６２８は、ウエハを２００℃〜４００℃の温度に加熱することで、例えばポリプロピレンカーボネートのような犠牲ポリマーを実質的に除去（例えば、蒸発）する。このような例において、ＮＶ ＮＴブロック５７３０は、図５７Ｂ’に３Ｄで示したＮＶ ＮＴブロック５７３０’のようになり、当該ＮＶ ＮＴブロックは、個別的なナノチューブで形成されたＣＮＴファブリックのみを実質的に有する。
次に、方法６６３０は、多孔性誘電体のような性能改善物質を形成する。多孔性誘電体は、スピンオンガラス（ＳＯＧ）及びスピンオン低κ有機誘電体を用いて形成でき、その例は、“Ｈｏｎｅｙｗｅｌｌ Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ， Ｈｏｎｅｙｗｅｌｌ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｉｎｃ．， Ｓｕｎｎｙｖａｌｅ， ＣＡ ９４０８９”から入手可能な論文「Ｒｅｄｕｃｔｉｏｎ ｉｎ ｔｈｅ Ｅｆｆｆｅｃｔｉｖｅ Ｄｉｅｌｅｃｔｒｉｃ Ｃｏｎｓｔａｎｔ ｏｆ Ｉｎｔｅｇｒａｔｅｄ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｓｔｒｕｃｔｕｒｅｓ Ｔｈｒｏｕｇｈ ａｎ Ａｌｌ−Ｓｐｉｎ−Ｏｎ Ｓｔｒａｔｅｇｙ（著者；Ｓ．Ｔｈａｎａｗａｌａ ｅｔ ａｌ．）」に記載されている。また、不揮発性ナノチューブブロック構造物を形成する個別的なナノチューブは、共通発明者であるＢｅｒｔｉｎを含み、参照のためにその全体内容をここに引用する米国特許庁特許公開第２００６／０１９３０９３号に記載されているように、改善された表面を生成するために、共有的に又は非共有的に誘導体化できる。誘導体化された個別的なナノチューブは、例えば酸素、フッ素、塩素、ブローム、ヨード（又は他の）元素を含むことができ、それによって、性能改善の目的のために多孔性誘電体を含む不揮発性ナノチューブブロックを形成する。
次に、方法６６３２は、ＮＶ ＮＴブロック製造を完了する。当該方法は、上部、側部、又は端部領域又はそれらのコンタクトの組み合わせでＮＶ ＮＴブロックと接触する端子を形成するために、導電体層を堆積してパターニングすることを含む。このような例において、上部及び底部コンタクトと共にカプセル化されたＮＶ ＮＴブロックは、図５７Ｃに３Ｄで示したブロック５７５０に関して上述したように、多孔性誘電体のような性能改善物質を含む。
プロセスにおける現段階では、ＮＶ ＮＴブロックを含むＮＶ ＮＴスイッチが形成され、方法６６８０は、公知の産業界の製造方法を用いて、インターコネクト手段を不動態化してパッケージングすることを含むチップの製造過程を完了する。カプセル化されたＮＶ ＮＴブロックは、図５７Ｃに３Ｄで示したブロック５７５０に関して上述したように、多孔性誘電体のような性能改善物質を含む。
代わりの製造順序において、製造フロー２Ｂを含む製造方法６６００Ｂは、ウエハを２００℃〜４００℃の温度に加熱することで、例えばポリプロピレンカーボネートのような犠牲ポリマーをＣＮＴ層から実質的に除去（例えば、蒸発）する方法６６３５を用いる。
次に、方法６６３８は、多孔性誘電体のような性能改善物質を形成する。多孔性誘電体は、スピンオンガラス（ＳＯＧ）及びスピンオン低κ有機誘電体を用いて形成でき、その例は、“Ｈｏｎｅｙｗｅｌｌ Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ， Ｈｏｎｅｙｗｅｌｌ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｉｎｃ．， Ｓｕｎｎｙｖａｌｅ， ＣＡ ９４０８９”から入手可能な論文「Ｒｅｄｕｃｔｉｏｎ ｉｎ ｔｈｅ Ｅｆｆｆｅｃｔｉｖｅ Ｄｉｅｌｅｃｔｒｉｃ Ｃｏｎｓｔａｎｔ ｏｆ Ｉｎｔｅｇｒａｔｅｄ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｓｔｒｕｃｔｕｒｅｓ Ｔｈｒｏｕｇｈ ａｎ Ａｌｌ−Ｓｐｉｎ−Ｏｎ Ｓｔｒａｔｅｇｙ（著者；Ｓ．Ｔｈａｎａｗａｌａ ｅｔ ａｌ．）」に記載されている。また、不揮発性ナノチューブブロック構造物を形成する個別的なナノチューブは、ＵＳＰＴＯ特許公開第２００６／０１９３０９３号に記載されているように、改善された表面を生成するために、共有的に又は非共有的に誘導体化できる。誘導体化された個別的なナノチューブは、例えば酸素、フッ素、塩素、ブローム、ヨード（又は他の）元素を含むことができ、それによって、性能改善の目的のために多孔性誘電体を含む不揮発性ナノチューブブロックを形成する。
次に、製造方法６６４０は、産業界の製造方法を用いて堆積された導電体、絶縁又は半導体層のようなＣＮＴ層又は複数層に追加にされた追加の製造層を堆積する。
次に、方法６６４２は、ＣＮＴ層を含む複数層をパターニングする。公知の産業界の方法が金属、絶縁体、及び半導体層の露出領域を除去（エッチング）する。ＣＮＴ層をエッチングする例示的な方法は、参照のためにここに引用する特許文献に記載されている。例示的な方法は、誘電体物質をエッチングするための公知の産業界の方法を用いて、多孔性誘電体のような性能改善物質の露出部分を除去（エッチング）する。
プロセスにおける現段階では、ＮＶ ＮＴブロックを含むＮＶ ＮＴスイッチが形成され、方法６６８０は、公知の産業界の製造方法を用いて、インターコネクト手段を不動態化してパッケージングすることを含むチップの製造過程を完了する。カプセル化されたＮＶ ＮＴブロックは、図５７Ｃに３Ｄで示したブロック５７５０に関して上述したように、多孔性誘電体のような性能改善物質を含む。
多孔性誘電体を有する不揮発性ナノチューブブロックの第２製造方法
図６６Ｃは、改善されたＮＶ ＮＴブロックの製造方法６６００Ｃを示す。一般に、方法６６０５は、例えば図２７に関して上述した方法２７１０を用いて、半導体基板の内部及び外部に支持回路及びインターコネクションを製造する。一部の実施例において、方法６６０５は、半導体、金属、及び絶縁層を堆積してパターニングし、ＣＮＴ層の堆積前に構造物を形成する。
方法６６５０は、参照のためにここに引用する特許文献に記載されているように、不揮発性ナノチューブブロックを製造するために用いられる水性又は非水性溶液内のＣＮＴ分散体からＣＮＴ層又は複数層を堆積する。プロセスにおける現段階では、製造工程フローの方法６６００Ｃが製造フロー１Ｃと共に進行できる。また、製造工程フローの方法６６００Ｃが製造フロー２Ｃと共に進行できる。まず例示的な製造方法６６００Ｃを製造フロー１Ｃについて説明し、次いで製造方法６６００Ｃを製造フロー２Ｃについて説明する。
製造フロー１Ｃを用いる製造方法６６００Ｃを継続し、次いで方法６６５５は、参照のためにここに引用する特許文献に記載されているナノチューブエッチング技術を用いてＣＮＴ層をパターニング（エッチング）する。
次に、方法６６５８は、多孔性誘電体のような性能改善物質を形成する。多孔性誘電体は、スピンオンガラス（ＳＯＧ）及びスピンオン低κ有機誘電体を用いて形成でき、その例は、“Ｈｏｎｅｙｗｅｌｌ Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ， Ｈｏｎｅｙｗｅｌｌ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｉｎｃ．， Ｓｕｎｎｙｖａｌｅ， ＣＡ ９４０８９”から入手可能な論文「Ｒｅｄｕｃｔｉｏｎ ｉｎ ｔｈｅ Ｅｆｆｆｅｃｔｉｖｅ Ｄｉｅｌｅｃｔｒｉｃ Ｃｏｎｓｔａｎｔ ｏｆ Ｉｎｔｅｇｒａｔｅｄ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｓｔｒｕｃｔｕｒｅｓ Ｔｈｒｏｕｇｈ ａｎ Ａｌｌ−Ｓｐｉｎ−Ｏｎ Ｓｔｒａｔｅｇｙ（著者；Ｓ．Ｔｈａｎａｗａｌａ ｅｔ ａｌ．）」に記載されている。また、不揮発性ナノチューブブロック構造物を形成する個別的なナノチューブは、ＵＳＰＴＯ特許公開第２００６／０１９３０９３号に記載されているように、改善された表面を生成するために、共有的に又は非共有的に誘導体化できる。誘導体化された個別的なナノチューブは、例えば酸素、フッ素、塩素、ブローム、ヨード（又は他の）元素を含むことができ、それによって、性能改善の目的のために多孔性誘電体を含む不揮発性ナノチューブブロックを形成する。
次に、方法６６６０は、ＮＶ ＮＴブロック製造を完了する。当該方法は、上部、側部、又は端部領域又はそれらのコンタクトの組み合わせでＮＶ ＮＴブロックと接触する端子を形成するために、導電体層を堆積してパターニングすることを含む。このような例において、上部及び底部コンタクトを有するカプセル化されたＮＶ ＮＴブロックは、図５７Ｃに３Ｄで示したブロック５７５０に関して上述したように、多孔性誘電体のような性能改善物質を含む。
プロセスにおける現段階では、ＮＶ ＮＴブロックを含むＮＶ ＮＴスイッチが形成され、方法６６８０は、公知の産業界の製造方法を用いて、インターコネクト手段を不動態化してパッケージングすることを含むチップの製造過程を完了する。カプセル化されたＮＶ ＮＴブロックは、図５７Ｃに３Ｄで示したブロック５７５０に関して上述したように、多孔性誘電体のような性能改善物質を含む。
代わりの製造順序において、製造フロー２Ｃを含む製造方法６６００Ｃは、多孔性誘電体のような性能改善物質を形成するために方法６６６５を用いる。多孔性誘電体は、スピンオンガラス（ＳＯＧ）及びスピンオン低κ有機誘電体を用いて形成でき、その例は、“Ｈｏｎｅｙｗｅｌｌ Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ， Ｈｏｎｅｙｗｅｌｌ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｉｎｃ．， Ｓｕｎｎｙｖａｌｅ， ＣＡ ９４０８９”から入手可能な論文「Ｒｅｄｕｃｔｉｏｎ ｉｎ ｔｈｅ Ｅｆｆｆｅｃｔｉｖｅ Ｄｉｅｌｅｃｔｒｉｃ Ｃｏｎｓｔａｎｔ ｏｆ Ｉｎｔｅｇｒａｔｅｄ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｓｔｒｕｃｔｕｒｅｓ Ｔｈｒｏｕｇｈ ａｎ Ａｌｌ−Ｓｐｉｎ−Ｏｎ Ｓｔｒａｔｅｇｙ（著者；Ｓ．Ｔｈａｎａｗａｌａ ｅｔ ａｌ．）」に記載されている。また、不揮発性ナノチューブブロック構造物を形成する個別的なナノチューブは、ＵＳＰＴＯ特許公開第２００６／０１９３０９３号に記載されているように、改善された表面を生成するために、共有的に又は非共有的に誘導体化でき、又は元の状態のナノチューブと混合できる。誘導体化された個別的なナノチューブは、例えば酸素、フッ素、塩素、ブローム、ヨード（又は他の）元素を含むことができ、それによって、性能改善の目的のために多孔性誘電体を含む不揮発性ナノチューブブロックを形成する。
次に、製造方法６６７０は、産業界の製造方法を用いて堆積された導電体、絶縁又は半導体層のようなＣＮＴ層又は複数層に追加された追加の製造層を堆積する。
次に、方法６６７５は、ＣＮＴ層を含む複数層をパターニングする。公知の産業界の方法が金属、絶縁体、及び半導体層の露出領域を除去（エッチング）する。ＣＮＴ層をエッチングする例示的な方法は、参照のためにここに引用する特許文献に記載されている。一部の実施例において、方法は、誘電体物質をエッチングするための公知の産業界の方法、特にフォトレジスト又は他の加工物質で保護されない炭素ナノチューブを除去し得るガスを用いる反応性イオンエッチング及び酸素プラズマを用いることで、多孔性誘電体のような性能改善物質の露出部分を除去（エッチング）する。そのようなエッチングは、要求される配向によって等方性又は異方性であり得る。
プロセスにおける現段階では、ＮＶ ＮＴブロックを含むＮＶ ＮＴスイッチが形成され、方法６６８０は、公知の産業界の製造方法を用いて、インターコネクト手段を不動態化してパッケージングすることを含むチップの製造過程を完了する。カプセル化されたＮＶ ＮＴブロックは、図５７Ｃに３Ｄで示したブロック５７５０に関して上述したように、多孔性誘電体のような性能改善物質を含む。
陰極オンＮＴスイッチを形成するために、上部及び底部コンタクトを用いる不揮発性ＮＴスイッチであって、垂直配向されたダイオード及び不揮発性ナノチューブブロックを有するＮＶ ＮＴデバイスを用いる不揮発性セルの３次元セル構造物
図６７は、３Ｄメモリ実施例内にセルＣ００及びＣ０１を含む断面６７００を示す。ナノチューブ層は、コーティング、散布、又は他の手段によって、図４０に関して上述したように、事前に規定されたダイオード形成層上の平面コンタクト表面上に堆積される。図６７に示した断面６７００は、図４０に示した構造物４０００に対応し、製造方法の説明のための陰極オンＮＴ実行及び素子部材に関する一部の詳細な事項が加えられている。絶縁体、半導体、導電体、及びナノチューブ層の堆積後のトレンチエッチングは、側壁境界を形成し、当該側壁境界は、不揮発性ナノチューブブロックベース不揮発性ナノチューブダイオード３Ｄメモリセルを規定し、不揮発性ナノチューブブロック寸法、ダイオード寸法、及び３次元の不揮発性ストレージセル内の全ての他の構造物の寸法を規定する。全てのセル構造物の水平３Ｄセル寸法（ほぼ直交するＸ及びＹ方向）は、トレンチエッチングによって形成され、それによって、製造状態で自己整列される。垂直寸法（Ｚ）は、３Ｄセルを形成するために用いられた垂直層の厚さ及び個体数によって決定される。図６７は、ワードライン（Ｘ）方向に沿った断面６７００を示す。積層された直列連結の垂直配向型ステアリングダイオード及び不揮発性ナノチューブブロックスイッチは対称的であり、Ｘ及びＹ方向の何れでもほぼ同じ断面寸法を有する。断面６７００は、アレイセルを示し、このときステアリングダイオードは、陰極オンＮＴ構成で不揮発性ナノチューブブロックの底部（下部レベル）コンタクトに連結される。図３３Ａに斜視図で示したように、ワードラインはＸ軸線に沿って配向され、ビットラインはＹ軸線に沿って配向される。
図２７Ａに関して上述した方法２７１０の一部の実施例を用いて、支持回路及びインターコネクション６７０１を規定する。
次に、図２７Ｂに示した方法２７３０が絶縁体６７０３を堆積して平坦化する。３Ｄアレイ内の金属アレイラインを対応支持回路及びインターコネクション６７０１に連結するために、平面絶縁体６７０３（断面６７００には図示せず、断面２８００”に関して図２８Ｃに図示する）を介するインターコネクト手段を用いることができる。例として、ＢＬドライバ及び検知回路２６４０内のビットラインドライバが、上述した図２６Ａに示したメモリ２６００のアレイ２６１０及び図６７の断面６７００内のビットラインＢＬ０及びＢＬ１に連結できる。製造プロセスにおける現段階では、方法２７４０を用いて、図６７に示したメモリアレイ支持構造物６７０５と相互接続された絶縁体６７０３の表面上にメモリアレイを形成することができる。上部（上部レベル）及び底部（下部レベル）コンタクトを有する不揮発性ナノチューブブロックを含む３Ｄメモリセルの新しいメモリアレイ構造を収容するための一部変化を除いて、メモリアレイ支持構造物６７０５は、図４７に示したメモリアレイ支持構造物３４０５に対応し、支持回路及びインターコネクション６７０１は、支持回路及びインターコネクション３４０１に対応し、絶縁体６７０３は絶縁体３４０３に対応する。
図２７Ｂに示した例示的な方法２７４０は、不揮発性ナノチューブダイオードを形成するために、金属、ポリシリコン、絶縁体、及びナノチューブ素子層を堆積して平坦化し、このような例で、前記不揮発性ナノチューブダイオードは、複数の垂直配向されたダイオード及び不揮発性ナノチューブブロック（ＮＶ ＮＴブロック）スイッチ陰極オンＮＴシリーズ対を含む。個別的なセル境界がＸ方向に対する単一エッチング段階で（及びＹ方向に対する別の単一エッチングで）形成され、セル面積を実質的に増大させることができる各々の層整列公差の累積を除去するために、ＷＬ０層を除く層が堆積されて平坦化された後に、単一トレンチエッチング段階によって形成された１つのＮＶ ＮＴダイオードを各々のセルが有する。Ｘ方向の個別的なセル寸法は、図４０及び対応する図６７に示したようにＦ（１最小フィーチャー）であり、また、Ｘ方向にほぼ直交するＹ方向（図示せず）の寸法もＦであり、Ｘ及びＹ方向に２Ｆの周期を有する。それによって、各セルは約４Ｆ２の面積を占有する。
ナノチューブ素子４０５０−１及び４０５０−２によって、図４０及び対応する図６７に関して上述した上部（上部レベル）及び底部（下部レベル）コンタクトを有するＮＶ ＮＴブロックは、図５７Ａ〜図５７Ｃの斜視図で更に説明される。ＮＶ ＮＴブロックデバイス構造物及び電気的オン／オフスイッチング結果は、図６４Ａ〜図６４Ｃ及び図６５に関して説明される。上部及び底部コンタクトを有するＮＶ ＮＴブロックの製造方法は、図６６Ａ、図６６Ｂ、及び図６６Ｃに各々示した方法６６００Ａ、６６００Ｂ、６６００Ｃに関して説明される。上部及び底部コンタクトを有するＮＶ ＮＴブロックは、例えば３５ｎｍの上部コンタクトと底部コンタクト間の距離間隔とほぼ等しいチャネル長ＬＳＷ−ＣＨを有する。ＮＶ ＮＴブロックスイッチ断面Ｘ×Ｙは、Ｘ＝Ｙ＝Ｆで形成でき、このときＦは最小技術ノード寸法である。例えば、３５ｎｍ技術ノードの場合、ＮＶ ＮＴブロックは３５×３５×３５ｎｍの寸法を有することができ、２２ｎｍ技術ノードの場合、ＮＶ ＮＴブロックは２２×２２×３５ｎｍの寸法を有することができる。
方法は絶縁体を用いてトレンチを充填し、次いで、方法は表面を平坦化する。その後、方法は平坦化された表面上にワードラインを堆積してパターニングする。
図６７に示した垂直配向された３Ｄセルの製造は、次のように進行される。図６８Ａ〜図６８Ｉに関して以下に更に説明するように、一部の実施例において、方法は、例えば厚さ５０〜５００ｎｍの絶縁体６７０３の表面にビットライン配線層を堆積する。構造物６７００の垂直配向されたダイオード部分の製造は、上述した図３４Ａ及び図３４Ｂと同じであってよく、図６８Ａ〜図６８Ｉに関して説明した製造方法と統合される。方法は、ビットライン配線層をエッチングし、ビットライン導電体６７１０−１（ＢＬ０）及び６７１０−２（ＢＬ１）のような個別的なビットラインを形成する。ＢＬ０及びＢＬ１のようなビットラインは、アレイ配線導電体として用いられ、ショットキーダイオードの陽極端子としても用いられる。また、より最適のショットキーダイオードジャンクションが、Ｎポリシリコン領域６７２０−１及び６７２０−２と接触する金属又はシリサイドコンタクト（図示せず）を用いて形成できる一方、ビットライン導電体６７１０−１及び６７１０−２との抵抗型コンタクトを形成することもできる。Ｎポリシリコン領域６７２０−１及び６７２０−２は、例えば１０１４〜１０１７ドーパントａｔｏｍｓ／ｃｍ３のヒ素又はリンでドープでき、例えば２０ｎｍ〜４００ｎｍの厚さを有することもできる。
図６７は、ショットキーダイオードを用いて形成された陰極対ＮＴ型ＮＶ ＮＴダイオードを示す。しかし、図６８Ａに関して以下に更に説明するように、ショットキーダイオードの代りにＰＮ又はＰＩＮダイオードを用いることもできる。
例えば、ポリシリコン領域６８２０−１及び６８２０−２を形成するために、堆積されてパターニングされたポリシリコンのようなポリシリコンの物質特性を制御することで、ショットキー（及びＰＮ、ＰＩＮ）ダイオードの電気的特性が改善（例えば、低い漏洩）できる。ポリシリコン領域は、例えばアニール時間及び温度のように製造方法によって決定される比較的大きい又は比較的小さい粒界サイズを有することができる。例えば、一部の実施例において、半導体産業界で用いられるＳＯＩ堆積方法を用いることができ、当該ＳＯＩ堆積方法は、低いダイオード漏洩電流のように電気的特性をより改善するための単結晶（もはやポリシリコンではない）又はほぼ単結晶のポリシリコン領域をもたらす。
コンタクト及び導電体物質の例としては、Ａｌ、Ａｕ、Ｐｔ、Ｗ、Ｔａ、Ｃｕ、Ｍｏ、Ｐｄ、Ｎｉ、Ｒｕ、Ｔｉ、Ｃｒ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎのような元素金属、ＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷのような金属合金、他の適した導電体、又はＴｉＮのような導電性窒化物、酸化物、又はＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、ＴｉＳｉｘのようなシリサイドが含まれる。一部で、Ａｌ、Ａｕ、Ｗ、Ｃｕ、Ｍｏ、Ｔｉなどのような導電体がコンタクトと導電体物質の両方及びショットキーダイオードに対する陽極として用いられ得る。しかし、その他の場合、低い順方向電圧降下及び低いダイオード漏洩のための陽極物質の最適化が好ましい。ショットキーダイオード陽極物質が導電体６７１０−１及び６７１０−２とポリシリコン領域６７２０−１及び６７２０−２の間に各々加えられ得る（図示せず）。そのような陽極物質は、Ａｌ、Ａｇ、Ａｕ、Ｃａ、Ｃｏ、Ｃｒ、Ｃｕ、Ｆｅ、Ｉｒ、Ｍｇ、Ｍｏ、Ｎａ、Ｎｉ、Ｏｓ、Ｐｂ、Ｐｄ、Ｐｔ、Ｒｂ、Ｒｕ、Ｔｉ、Ｗ、Ｔａ、Ｚｎ及びその他元素金属を含むことができる。また、ＣｏＳｉ２、ＭｏＳｉ２、Ｐｄ２Ｓｉ、ＰｔＳｉ、ＲｂＳｉ２、ＴｉＳｉ２、ＷＳｉ２、ＺｒＳｉ２のようなシリサイドが用いられ得る。そのような金属及びシリサイドを用いて形成されたショットキーダイオードは、参照文献ＮＧ，Ｋ．Ｋ．「Ｃｏｍｐｌｅｔｅ Ｇｕｉｄｅ ｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ」、Ｓｅｃｏｎｄ Ｅｄｉｔｉｏｎ，Ｊｏｈｎ Ｗｉｌｅｙ＆Ｓｏｎｓ，２００２ｍ ｐｐ．３１−４１に説明されており、参照のためにその全体内容をここに引用する。
次に、ショットキーダイオード選択デバイスを完了して、方法は、Ｎポリシリコン領域６７２０−１及び６７２０−２各々と接触させるために、Ｎ＋ポリシリコン領域６７２５−１及び６７２５−２を形成する。通常、Ｎ＋ポリシリコン、例えば１０２０ドーパントａｔｏｍｓ／ｃｍ３のヒ素又はリンでドープされ、例えば２０ｎｍ〜４００ｎｍの厚さを有する。Ｎ及びＮ＋ポリシリコン領域寸法は、工程フローの近端部トレンチエッチングによって規定される。
次に、方法は、ポリシリコン領域６７２５−１及び６７２５−２各々に対する抵抗型又はほぼ抵抗型のコンタクトを有する底部（下部レベル）コンタクト領域４０３０−１及び４０３０−２を形成する。コンタクト及び導電体物質の例としては、Ａｌ、Ａｕ、Ｗ、Ｔａ、Ｃｕ、Ｍｏ、Ｐｄ、Ｎｉ、Ｒｕ、Ｔｉ、Ｃｒ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎのような元素金属、ＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷのような金属合金、他の適した導電体、又はＴｉＮのような導電性窒化物、酸化物、又はＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、ＴｉＳｉｘのようなシリサイドが含まれる。
次に、方法は、コンタクト領域４０３０−１及び４０３０−２各々の表面上にＮＶ ＮＴブロック４０５０−１及び４０５０−２を形成し、ＮＶ ＮＴブロックのナノチューブ素子の長さは、垂直Ｚ方向のナノチューブの厚さによって規定され、Ｘ−Ｙ断面は、工程フローの近端部トレンチエッチングによって規定される。図６７のＮＶ ＮＴブロック４０５０−１が図４０のナノチューブ素子４０５０に対応することに留意されたい。セルＣ００及びＣ０１の密度を高めるために、図６７に示したＮＶ ＮＴブロック４０５０−１及び４０５０−２は、トレンチ規定されたセル境界内で単純な上部及び底部コンタクトを含む。
次に、方法は、ＮＶ ＮＴブロック４０５０−１及び４０５０−２各々の上部表面上に上部（上部レベル）コンタクト４０６５−１及び４０６５−２を形成し、このときＸ及びＹ寸法は、工程フローの近端部トレンチエッチングによって規定される。
次に、方法は、各々の幅がＦであるトレンチ開口部４０７５、４０７５Ａ、４０７５Ｂを形成（エッチング）し、それによって、セルＣ００及びＣ０１の内側及び外側壁、対応する上部（上部レベル）コンタクト及び底部（下部レベル）コンタクト、ナノチューブ素子、及び絶縁体を形成する。底部（下部レベル）コンタクト４０３０−１及び４０３０−２は、各々のＮＶ ＮＴブロック４０５０−１及び４０５０−２と対応する下部のステアリングダイオード陰極端子の間の電気的連結を形成し、ビットライン６７１０−１及び６７１０−２を形成する。トレンチ形成（エッチング）は絶縁体６７０３の表面で止まる。
次に、方法は、ＴＥＯＳのような各々の絶縁体４０６０、４０６０Ａ、４０６０Ｂを用いてトレンチ開口部４０７５、４０７５Ａ、４０７５Ｂを充填して表面を平坦化する。全てのトレンチが同時に形成できる。
次に、方法は、ワードライン層を堆積して平坦化する。
次に、方法は、ワードライン６７７０をパターン化する。
次に、図２７Ａに示した方法２７５０は、公知の産業界の方法を用いて、不動態化及びパッケージインターコネクト手段を含む不揮発性ナノチューブダイオードセル構造を用いて、不揮発性ナノチューブメモリアレイを有する半導体チップの製造を完了する。
セルＣ００及びＣ０１を形成する不揮発性ナノチューブダイオードは、図１２に概略的に示し、また図６７のＮＶ ＮＴダイオード６７８０によって概略的に示した不揮発性ナノチューブダイオード１２００に対応し、各セルＣ００及びＣ０１に１つずつある。図６７の断面６７００に示したセルＣ００及びＣ０１は、図２６Ａのメモリアレイ２６１０に概略的に示した対応セルＣ００及びＣ０１に対応し、ビットラインＢＬ０及びＢＬ１とワードラインＷＬ０は、メモリアレイ２６１０に概略的に示したアレイラインに対応する。
図２７Ａ及び図２７Ｂに示した方法２７００の実施例は、図６８Ａ〜図６８Ｉに関して、以下に更に説明するような、及び図６７に示した断面６７００に示したようなＮＶ ＮＴブロックスイッチへの陰極対ＮＴスイッチ連結を有するＮＶ ＮＴダイオードデバイスを用いて不揮発性メモリを製造するのに用いられ得る。断面６７００のような構造物を用いて、図２６Ａに概略的に示したメモリ２６００を製造することができる。
陰極オンＮＴスイッチを形成するために、上部及び底部コンタクトを用いる不揮発性ＮＴスイッチであって、不揮発性ナノチューブブロック及び垂直配向されたダイオードを有するＮＶ ＮＴデバイスを用いる不揮発性セルの３次元セル構造物の製造方法
図２７Ａに示した方法２７１０の実施例を用いて、上述したように、図２６Ａに示したメモリ２６００に関して説明したものと類似する支持回路及びインターコネクションを規定できる。図６８Ａに示したように、半導体基板上及びその内部に支持回路及びインターコネクション６８０１を製造するために、方法２７１０は、公知の半導体産業界の技術デザイン及び製造技術を用いる。支持回路及びインターコネクション６８０１は、半導体基板上側のビアホール及び配線のようなインターコネクション及び半導体基板内のＦＥＴデバイスを含む。図３４Ａに示した選択的な導電性ショットキー陽極コンタクト層３４１５を図６８Ａに示していないことを除いて、図６８Ａはショットキーダイオード構造を示す図３４Ａに対応する。ＰＮダイオード構造物を所望すれば、図３４Ａ１代りに図３４Ａ１を開始地点として用いることができることに留意されたい。図３４Ａ１のＮポリシリコン層３４１７が本質的にドープされたポリシリコン層（図示せず）に代えられれば、ＰＮダイオードの代りにＰＩＮダイオードが形成される。それによって、図６８Ａに示した構造物がショットキーダイオード構造を示しているが、当該構造物はＰＮダイオード又はＰＩＮダイオードを用いて製造されることもある。
図６８Ａに示した支持回路及びインターコネクション６８０１、絶縁体６８０３、メモリアレイ支持構造物６８０５、導電体層６８１０、Ｎポリシリコン層６８２０、Ｎ＋ポリシリコン層６８２５、及び底部（下部レベル）コンタクト層６８３０のための素子及び構造物の製造方法が、図３４Ａ及び図３４Ｂに関して更に説明されており、ここで、支持回路及びインターコネクション６８０１は支持回路及びインターコネクション３４０１に対応し、絶縁体６８０３は絶縁体３４０３に対応し、メモリアレイ支持構造物６８０５はメモリアレイ支持構造物３４０５に対応し、導電体層６８１０は導電体層３４１０に対応し、Ｎポリシリコン層６８２０はＮポリシリコン層３４２０に対応し、Ｎ＋ポリシリコン層６８２５はＮ＋ポリシリコン層３４２５に対応し、底部（下部レベル）コンタクト層６８３０は底部（下部レベル）コンタクト層３４３０に対応する。
次に、方法は、複数層のスピンオン、スプレーオン、又は他の手段を用いて、図６８Ｂに示したように、コンタクト層６８３０の平面上にナノチューブ層６８３５を堆積する。ナノチューブ層６８３５は、例えば１０〜２００ｎｍであり得る。厚さ３５ｎｍの例示的なデバイスは、図６４Ａ〜図６４Ｃ及び図６５に示したように製造され、オン状態／オフ状態の間でスイッチングされる。上部コンタクト及び底部コンタクトを有するＮＶ ＮＴブロックを製造する方法を、図６６Ａ、図６６Ｂ、及び図６６Ｃに各々示した方法６６００Ａ、６６００Ｂ、６６００Ｃに関して説明している。
製造プロセスにおける現段階では、図６８Ｂに示したように、方法は上部（上部レベル）コンタクト層６８４０をナノチューブ層６８３５の表面上に堆積する。上部（上部レベル）コンタクト層６８４０は、例えば１０〜５００ｎｍの厚さを有し得る。上部（上部レベル）コンタクト層６８４０は、例えばＡｌ、Ａｕ、Ｔａ、Ｗ、Ｃｕ、Ｍｏ、Ｐｄ、Ｐｔ、Ｎｉ、Ｒｕ、Ｔｉ、Ｃｒ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎのような元素金属、ＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷのような金属合金、他の適した導電体、又はＴｉＮのような導電性窒化物、酸化物、又はＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、ＴｉＳｉｘのようなシリサイドを用いて形成できる。
次に、方法は、公知の産業界の方法を用いて、図６８Ｃに示したように、マスキング層６８５０を上部（上部レベル）コンタクト層６８４０上に堆積してパターニングする。マスキング層６８５０の厚さは１０〜５００ｎｍであり得、フォトレジスト、ｅビームレジスト、導電体、半導体、又は絶縁体物質のようなレジストを用いて形成できる。マスク層６８５０開口部６８５５、６８５５Ａ、６８５５Ｂは、トレンチエッチングのために下部の領域を露出する。マスク開口部は、例えば平面絶縁層６８０３内の整列マスクに対して整列でき、当該整列は臨界的ではない。最小セル寸法を達成するために、マスク層６８５０開口部６８５５、６８５５Ａ、６８５５Ｂは、最小に許容される技術寸法Ｆとほぼ等しい。Ｆは、例えば９０ｎｍ、６５ｎｍ、４５ｎｍ、３５ｎｍ、２５ｎｍ、１２ｎｍ、又は１０ｎｍ以下であり得る。
プロセスにおける現段階では、内部陰極対ナノチューブ連結を有するＮＶ ＮＴダイオードをセルごとに１つずつ用いて、３Ｄセルに対するＸ方向に沿ったセル境界を規定する方法を用いたトレンチの方向性エッチングのために、マスク層６８５０開口部６８５５、６８５５Ａ、６８５５Ｂが用いられ得る。参照のためにその全体内容をここに引用し、共通発明者であるＢｅｒｔｉｎに許与された米国特許第５，６７０，８０３号には、同時にトレンチ規定された側壁寸法を有する３Ｄアレイ（当該例では、３Ｄ−ＳＲＡＭ）構造物が開示されている。当該構造物は、複数の整列段階を避けるために、絶縁領域及びドープされたシリコンの複数層を介するトレンチカットによって同時に規定される垂直側壁を含む。そのようなトレンチ方向性選択的エッチング方法は、図３４Ａ〜図３４ＦＦ及び図３６Ａ〜図３６ＦＦのトレンチ形成に関して上述したように、複数の導電体、半導体、酸化物、及びナノチューブ層を介してカットすることができる。このような例で、選択的な方向性トレンチエッチング（ＲＩＥ）が、上部（上部レベル）コンタクト層６８４０の露出した面積を除去して上部レベルコンタクト領域６８４０−１及び６８４０−２を形成し、ナノチューブ層６８３５の露出した面積を除去してナノチューブ領域６８３５−１及び６８３５−２を形成し、底部（下部レベル）コンタクト層６８３０の露出した面積を除去して底部（下部レベル）コンタクト領域６８３０−１及び６８３０−２を形成し、Ｎ＋ポリシリコン層６８２５の露出した部分を方向性エッチングで除去してＮ＋ポリシリコン領域６８２５−１及び６８２５−２を形成し、ポリシリコン層６８２０の露出した面積を除去してＮポリシリコン領域６８２０−１及び６８２０−２を形成し、導電体層６８１０の露出した面積を除去して導電体領域６８１０−１及び６８１０−２を形成し、絶縁体６８０３の表面で止まって、図６８Ｄに示したようなトレンチ開口部６８６０、６８６０Ａ、６８６０Ｂを同時に形成する。
次に、方法は、図６８Ｅに示したように、例えばＴＥＯＳのような絶縁体６８６５、６８６５Ａ、６８６５Ｂ各々を用いて、トレンチ開口部６８６０、６８６０Ａ、６８６０Ｂを充填して平坦化する。
次に、方法は、図６８Ｆに示したように、上部（上部レベル）コンタクト６８４０−１及び６８４０−２と接触する導電体層６８７０を堆積して平坦化する。
次に、以下に更に説明するように、導電体（ビットライン）６８１０−１及び６８１０−２にほぼ直交するワードラインを形成するために、導電体層６８７０がパターニングされる。
プロセスにおける現段階では、図６８Ｆに示した断面６８７５が製造され、当該断面４８８５は、ＦのＮＶ ＮＴダイオードセル寸法（ここで、Ｆは最小フィーチャーサイズ）及びＸ方向に規定された２Ｆのセル周期と共に対応するアレイビットラインを含む。次に、図６８Ｆに示した断面６８７５に関して上述したものと類似する方向性トレンチエッチング工程によって、Ｙ方向の寸法を規定するために用いられるセル寸法が形成される。Ｙ方向の寸法を規定するために用いられるトレンチは、Ｘ方向の寸法を規定するために用いられるトレンチに対してほぼ直交する。Ｙ（ビットライン）方向の構造物の断面が、図６８Ｆに示した断面Ｙ−Ｙ’に関して説明される。
次に、図６８Ｇに示したように、方法は、開口部６８８２、６８８２Ａ、６８８２Ｂを有するマスキング層６８８０のようなマスキング層をワードライン６８７０の表面上に堆積してパターニングする。マスキング層６８８０開口部は、平面絶縁体６８０３内の整列マークに対して非臨界的に整列される。マスク層６８８０内の開口部６８８２、６８８２Ａ、６８８２Ｂは、トレンチ方向性エッチング領域の位置を決定し、このような場合に、トレンチは、ビットライン６８１０−１（ＢＬ０）のようなビットラインに対してほぼ直交する。
プロセスにおける現段階では、マスキング層６８８０内の開口部６８８２、６８８２Ａ、６８８２Ｂは、内部陰極対ナノチューブ連結を有するＮＶ ＮＴダイオードをセル当たり１つずつ用いて、３Ｄセルに対するＹ方向に沿って新しいセル境界を規定する方法によって、トレンチを方向性エッチングするために用いられ得る。図６８Ｄに関して説明したように、Ｘ方向トレンチを形成するために用いられる製造方法によって、全てのトレンチ及び対応セル境界が同時に形成できる（例えば、１つのエッチング段階を用いて）。このような構造物は、トレンチによって同時に規定される垂直側壁を含み、Ｘ及びＹ方向寸法及び物質は同じである。このような例で、選択的な方向性トレンチエッチング（ＲＩＥ）方法は、導電体層６８７０の露出した面積を除去してビットライン６８１０−１（ＢＬ０）及び６８１０−２（ＢＬ１）にほぼ直交するワードライン６８７０−１（ＷＬ０）及び６８７０−２（ＷＬ１）を形成し、上部（上部レベル）コンタクト層６８４０−１の露出した面積を除去して上部レベルコンタクト領域６８４０−１’及び６８４０−１”を形成し、ナノチューブ層６８３５−１の露出した面積を除去してナノチューブ領域６８３５−１’及び６８３５−１”を形成し、底部（下部レベル）コンタクト層６８３０−１の露出した面積を除去して底部（下部レベル）コンタクト領域６８３０−１’及び６８３０−１”を形成し、Ｎ＋ポリシリコン層６８２５−１の露出した面積を選択的な方向性エッチングで除去してＮ＋ポリシリコン領域６８２５−１’及び６８２５−１”を形成し、ポリシリコン層６８２０−１の露出した面積を除去してＮポリシリコン領域６８２０−１’及び６８２０−１”を形成し、図６８Ｈに示したように、導電体層６８１０−１の露出した面積の表面でエッチングを止める。
次いで、方法は、例えばＴＥＯＳのような絶縁体６８８５、６８８５Ａ、６８８５Ｂを用いて、トレンチ開口部６８８４、６８８４Ａ、６８８４Ｂを充填し、図６８Ｉの断面６８９０で示したように平坦化する。プロセスにおける現段階では、不揮発性ナノチューブダイオードベースセルが完全に形成され、ビットラインに相互接続されてワードラインにほぼ直交するようになる。図６８Ｆに示した断面６８７５及び図６８Ｉに示した断面６８９０は、垂直配向されたステアリング（選択）ダイオード及び不揮発性ナノチューブブロックを有するＮＶ ＮＴダイオードで形成されたセルを有する同一の３Ｄ不揮発性メモリアレイの２つの断面を示す。ダイオードの陰極端子は、セル境界内のブロックの下部面と接触する。ダイオードの陽極側は、ビットライン６８１０−１（ＢＬ０）のようなビットラインと接触し、ブロックの上部面は、図６８Ｉの断面６８９０で示したワードライン６８７０−１（ＷＬ０）のようなほぼ直交するワードラインと接触する。
プロセスにおける現段階では、各々の図６８Ｆ及び図６８Ｉに示した断面６８７５及び６８９０は、図６７に示した断面６７００に対応し、直列の垂直配向されたステアリングダイオード及び対応する不揮発性ナノチューブブロックスイッチを有するセルで製造され、垂直配向された（Ｚ方向）チャネル長ＬＳＷ−ＣＨが規定され、このときＸ方向に１ＦかつＹ方向に１Ｆである全体のＮＶ ＮＴダイオードセル寸法及び対応するビット及びワードアレイラインも含まれる。断面６８７５は、Ｘ方向の２つの隣接する陰極対ナノチューブ型不揮発性ナノチューブダイオードベースセルの断面であり、断面６８９０は、Ｙ方向の２つの隣接する陰極対ナノチューブ型不揮発性ナノチューブダイオードベースセルの断面である。断面６８７５及び断面６８９０は、対応するワードライン及びビットラインアレイラインを含む。不揮発性ナノチューブダイオードは、断面６８７５及び断面６８９０に示した各セル内のステアリング及びストレージ素子を形成し、各セルは１Ｆ×１Ｆの寸法を有する。隣接するセル間の間隔は１Ｆであり、それによって、セル周期はＸ及びＹ方向の何れでも２Ｆである。それによって、１つのビットは、４Ｆ２の面積を占有する。例えば、４５ｎｍ技術ノードにおいて、セル面積は０．０１μｍ２未満、又は当該例で約０．００２μｍ２である。
陽極オンＮＴスイッチを形成するために、上部及び底部コンタクトを用いる不揮発性ＮＴスイッチであって、不揮発性ナノチューブブロック及び垂直配向されたダイオードを有するＮＶ ＮＴデバイスを用いる不揮発性セルの３次元セル構造物
図６９は、３Ｄメモリ実施例内にセルＣ００及びＣ１０を含む断面６９００を示す。ナノチューブ層は、コーティング、散布、又は他の手段によって、図４０に関して上述したように、事前に規定されたダイオード形成層上側の平面コンタクト表面上に堆積される。図６９に示した断面６９００は、図４０に示した構造物４０００に対応し、製造方法の説明のための陽極オンＮＴ実行及び素子個数に関する一部の詳細な事項が加えられている。絶縁体、半導体、導電体、及びナノチューブ層の堆積後のトレンチエッチングは側壁境界を形成し、当該側壁境界は、不揮発性ナノチューブブロックベース不揮発性ナノチューブダイオード３Ｄメモリセルを規定し、不揮発性ナノチューブブロック寸法、ダイオード寸法、及び３次元の不揮発性ストレージセル内の全ての他の構造物の寸法を規定する。全てのセル構造物の水平３Ｄセル寸法（ほぼ直交するＸ及びＹ方向）は、トレンチエッチングによって形成され、それによって、製造状態で自己整列される。垂直寸法（Ｚ）は、３Ｄセルを形成するために用いられた垂直層の厚さ及び個体数によって決定される。図６９は、ビットライン（Ｙ）方向に沿った断面６９００を示す。積層された直列連結の垂直配向型ステアリングダイオード及び不揮発性ナノチューブブロックスイッチは、対称的であり、ＸとＹ方向の両方にほぼ同じ断面寸法を有する。断面６９００はアレイセルを示し、このときステアリングダイオードは、陽極オンＮＴ構成で不揮発性ナノチューブブロックの底部（下部レベル）コンタクトに連結される。図３３Ａに斜視図で示したように、ワードラインはＸ軸線に沿って配向され、ビットラインはＹ軸線に沿って配向される。
一部の実施例において、図３０Ａに関して上述した一部の方法３０１０を用いて、支持回路及びインターコネクション６９０１を規定する。
次に、図３０Ｂに示した方法３０３０が絶縁体６９０３を堆積して平坦化する。３Ｄアレイ内の金属アレイラインを対応支持回路及びインターコネクション６９０１に連結するために、平面絶縁体６９０３（断面６９００には図示せず、断面２８００”に関して図２８Ｃに図示する）を介するインターコネクト手段を用いることができる。例として、ワードラインドライバ２９３０内のワードラインドライバが、上述した図２９Ａに示したメモリ２９００のアレイ２９１０内及び図６９に示した断面６９００内のワードラインＷＬ０及びＷＬ１に連結できる。製造プロセスにおける現段階では、方法３０４０を用いて、図６９に示したメモリアレイ支持構造物６９０５と相互接続された絶縁体６９０３の表面上にメモリアレイを形成することができる。上部（上部レベル）及び底部（下部レベル）コンタクトを有する不揮発性ナノチューブブロックを含む３Ｄメモリセルの新しいメモリアレイ構造を収容するための一部変化を除いて、メモリアレイ支持構造物６９０５は、図５１に示したメモリアレイ支持構造物３６０５に対応し、支持回路及びインターコネクション６９０１は支持回路及びインターコネクション３６０１に対応し、絶縁体６９０３は絶縁体３６０３に対応する。
一部の実施例において、図３０Ｂに示した方法３０４０は、不揮発性ナノチューブダイオードを形成するために、金属、ポリシリコン、絶縁体、及びナノチューブ素子層を堆積して平坦化し、このような例で、前記不揮発性ナノチューブダイオードは、複数の垂直配向されたダイオード及び不揮発性ナノチューブブロック（ＮＶ ＮＴブロック）スイッチ陽極オンＮＴシリーズ対を含む。個別的なセル境界が単一エッチング段階で形成され、セル面積を実質的に増大させることができる各々の層整列公差の累積を除去するために、ＢＬ０層を除く層が堆積されて平坦化された後に、単一トレンチエッチング段階によって形成された１つのＮＶ ＮＴダイオードを各々のセルが有する。Ｘ方向の個別的なセル寸法は、図４０及び対応する図６７に示したようにＦ（１最小フィーチャー）であり、また図６９に示すように、Ｘ方向にほぼ直交するＹ方向の寸法もＦであり、Ｘ及びＹ方向に２Ｆの周期を有する。それによって、各セルは約４Ｆ２の面積を占有する。
ナノチューブ素子４０５０−１及び４０５０−２によって図６９で上述した上部（上部レベル）及び底部（下部レベル）コンタクトを有するＮＶ ＮＴブロックが図５７の斜視図で更に説明される。ＮＶ ＮＴブロックデバイス構造物及び電気的オン／オフスイッチング結果は、図６４及び図６５に関して説明される。上部及び底部コンタクトを有するＮＶ ＮＴブロックの製造方法が図６６Ａ、図６６Ｂ、及び図６６Ｃに各々示した方法６６００Ａ、６６００Ｂ、６６００Ｃに関して説明される。図６４Ａ〜図６４Ｃに関して上述したように、上部及び底部コンタクトを有するＮＶ ＮＴブロックは、例えば３５ｎｍの上部コンタクトと底部コンタクト間の距離間隔とほぼ等しいチャネル長ＬＳＷ−ＣＨを有する。ＮＶ ＮＴブロックスイッチ断面Ｘ×Ｙは、Ｘ＝Ｙ＝Ｆで形成でき、このときＦは最小技術ノード寸法である。例えば、３５ｎｍ技術ノードの場合、ＮＶ ＮＴブロックは３５×３５×３５ｎｍの寸法を有することができ、２２ｎｍ技術ノードの場合、ＮＶ ＮＴブロックは２２×２２×３５ｎｍの寸法を有することができる。ナノチューブ素子の厚さが任意の特定方式でＦと必ず特定の関係を持つ必要はない。
方法は絶縁体を用いてトレンチを充填し、方法は表面を平坦化する。その後、方法は平坦化された表面上にビットラインを堆積してパターニングする。
図６９に示した垂直配向された３Ｄセルの製造は、次のように進行される。一部の実施例において、方法は、例えば厚さ５０〜５００ｎｍの絶縁体６９０３の表面にワードライン配線層を堆積する。構造物６９００の垂直配向されたダイオード部分の製造は、上述した図３６Ａと同じである。一部の実施例において、方法は、ワードライン配線層をエッチングし、ワードライン導電体６９１０−１（ＷＬ０）及び６９１０−２（ＷＬ１）のような個別的なワードラインを形成する。ＷＬ０及びＷＬ１のようなワードラインは、アレイ配線導電体として用いられ、ショットキーダイオードのＮ＋ポリ陰極端子に対するほぼ抵抗型のコンタクトとしても用いられる。
コンタクト及び導電体物質の例としては、Ａｌ、Ａｕ、Ｗ、Ｔａ、Ｃｕ、Ｍｏ、Ｐｄ、Ｐｔ、Ｎｉ、Ｒｕ、Ｔｉ、Ｃｒ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎのような元素金属、ＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷのような金属合金、他の適した導電体、又はＴｉＮのような導電性窒化物、酸化物、又はＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、ＴｉＳｉｘのようなシリサイドが含まれる。絶縁体はＳｉＯ２、ＳｉＮｘ、Ａｌ２Ｏ３、ＢｅＯ、ポリイミド、Ｍｙｌａｒ又は他の適した絶縁物質であり得る。
次に、方法は、ワードライン領域６９１０−１及び６９２０−２に各々接触させるために、Ｎ＋ポリシリコン領域６９２０−１及び６９２０−２を形成する。通常、Ｎ＋ポリシリコン、例えば１０２０ドーパントａｔｏｍｓ／ｃｍ３のヒ素又はリンでドープされ、例えば２０ｎｍ〜４００ｎｍの厚さを有する。
次に、Ｎポリシリコン領域６９２５−１及び６９２５−２が形成されて、Ｎ＋ポリシリコン領域６９２０−１及び６９２０−２各々と接触し、例えば１０１４〜１０１７ドーパントａｔｏｍｓ／ｃｍ３のヒ素又はリンでドープでき、例えば２０ｎｍ〜４００ｎｍの厚さを有することもできる。Ｎポリシリコン領域６９２５−１及び６９２５−２は、対応するショットキーダイオードの陰極領域を形成する。Ｎ及びＮ＋ポリシリコン領域寸法は、工程フローの近端部トレンチエッチングによって規定される。
次に、方法は、コンタクト領域６９３０−１及び６９３０−２をＮポリシリコン領域６９２５−１及び６９２５−２上に各々形成する。コンタクト領域６９３０−１及び６９３０−２は、垂直配向されたステアリングダイオード構造物の形成を完了する陽極領域を形成する。また、コンタクト領域６９３０−１及び６９３０−２は、ＮＶ ＮＴブロック４０５０−１及び４０５０−２各々に対する底部（下部レベル）コンタクトも形成する。構造物６９００の垂直配向されたダイオード部分の製造は、図３６Ａに関して上述した製造方法と類似する。図６９にはショットキーダイオードで形成された陽極オンＮＴ型ＮＶ ＮＴダイオードが示されているが、図３６Ａ１に関して上述したように、ＰＮ又はＰＩＮダイオードがショットキーダイオードの代りに用いられてもよい。
一部では、Ａｌ、Ａｕ、Ｗ、Ｃｕ、Ｍｏ、Ｔｉなどのような導電体を、ＮＶ ＮＴブロックコンタクト及びショットキーダイオードに対する陽極の何れとしても用いることができる。しかし、その他の場合、低い順方向電圧降下及び低いダイオード漏洩のための陽極物質の最適化が好ましい。そのような例（図示せず）において、Ｎポリシリコン領域と接触するショットキーダイオード陽極物質と、底部（下部レベル）コンタクトを形成するＮＶ ＮＴブロックコンタクト物質で形成されたサンドイッチが形成できる。当該陽極物質は、Ａｌ、Ａｇ、Ａｕ、Ｃａ、Ｃｏ、Ｃｒ、Ｃｕ、Ｆｅ、Ｉｒ、Ｍｇ、Ｍｏ、Ｎａ、Ｎｉ、Ｏｓ、Ｐｂ、Ｐｄ、Ｐｔ、Ｒｂ、Ｒｕ、Ｔａ、Ｔｉ、Ｗ、Ｚｎ及びその他元素金属を含むことができる。また、ＣｏＳｉ２、ＭｏＳｉ２、Ｐｄ２Ｓｉ、ＰｔＳｉ、ＲｂＳｉ２、ＴｉＳｉ２、ＷＳｉ２、ＺｒＳｉ２のようなシリサイドが用いられ得る。そのような金属及びシリサイドを用いて形成されたショットキーダイオードは、参照文献ＮＧ，Ｋ．Ｋ．「Ｃｏｍｐｌｅｔｅ Ｇｕｉｄｅ ｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ」、Ｓｅｃｏｎｄ Ｅｄｉｔｉｏｎ、Ｊｏｈｎ Ｗｉｌｅｙ＆Ｓｏｎｓ、２００２ｍ ｐｐ．３１−４１に説明されており、参照のためにその全体内容をここに引用する。陽極物質と接触するＮＶ ＮＴブロックコンタクト及び物質の例としては、Ａｌ、Ａｕ、Ｗ、Ｔａ、Ｃｕ、Ｍｏ、Ｐｄ、Ｎｉ、Ｒｕ、Ｔｉ、Ｃｒ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎのような元素金属、ＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷのような金属合金、他の適した導電体、又はＴｉＮのような導電性窒化物、酸化物、又はＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、ＴｉＳｉｘのようなシリサイドが含まれる。
次に、方法は、コンタクト領域６９３０−１及び６９３０−２各々の表面上にＮＶ ＮＴブロック４０５０−１及び４０５０−２を形成し、ＮＶ ＮＴブロックのナノチューブ素子の長さＬＳＷ−ＣＨは、垂直Ｚ方向のナノチューブの厚さによって規定され、Ｘ−Ｙ断面は、工程フローの近端部トレンチエッチングによって規定される。図６９のＮＶ ＮＴブロック４０５０−１が図４０のナノチューブ素子４０５０に対応することに留意されたい。セルＣ００及びＣ１０の密度を最大化するために、図６９に示したＮＶ ＮＴブロック４０５０−１及び４０５０−２は、トレンチ規定されたセル境界内で単純な上部及び底部コンタクトを含む。
次に、方法は、ＮＶ ＮＴブロック４０５０−１及び４０５０−２各々の上部表面上に上部（上部レベル）コンタクト４０６５−１及び４０６５−２を形成し、このときＸ及びＹ寸法は、工程フローの近端部トレンチエッチングによって規定される。
次に、方法は、幅がＦであるトレンチ開口部６９７５、６９７５Ａ、６９７５Ｂを形成（エッチング）し、それによって、セルＣ００及びＣ１０の内側及び外側壁、対応する上部（上部レベル）コンタクト及び底部（下部レベル）コンタクト、ナノチューブ素子、及び絶縁体を形成する。底部（下部レベル）コンタクト６９３０−１及び６９３０−２は、各々のＮＶ ＮＴブロック４０５０−１及び４０５０−２の間の電気的連結部を形成し、また下側のステアリングダイオード陽極端子を形成し、ワードライン６９１０−１及び６９１０−２を形成する。トレンチ形成（エッチング）は、絶縁体６９０３の表面で止まる。
次に、方法は、ＴＥＯＳのような各々の絶縁体６９６０、６９６０Ａ、６９６０Ｂを用いて、トレンチ開口部６９７５、６９７５Ａ、６９７５Ｂを充填し、表面を平坦化する。全てのトレンチが同時に形成できる。
次に、方法は、ビットライン層を堆積して平坦化する。
次に、方法は、ビットライン６９７０をパターン化する。
セルＣ００及びＣ１０を形成する不揮発性ナノチューブダイオードは、図１３に概略的に示し、また図６９のＮＶ ＮＴダイオード６９８０によって概略的に示した不揮発性ナノチューブダイオード１３００に対応し、各セルＣ００及びＣ１０に１つずつある。図６９の断面６９００に示したセルＣ００及びＣ１０は、図２９Ａのメモリアレイ２９１０に概略的に示した対応セルＣ００及びＣ１０に対応し、ワードラインＷＬ０及びＷＬ１とビットラインＢＬ０は、メモリアレイ２９１０に概略的に示したアレイラインに対応する。
プロセスにおける現段階では、Ｘ方向の対応構造物が形成され、ＮＶ ＮＴダイオードベースセル構造物が完成する。図７０は、ワードライン（Ｘ軸線）方向に沿うワードラインＷＬ０に沿った断面７０００を示す。積層された直列連結の垂直配向型ステアリングダイオード及び不揮発性ナノチューブブロックスイッチは、対称的であり、Ｘ及びＹ方向の何れでもほぼ同じ断面を有する。断面７０００は、アレイセルを示し、このときステアリングダイオードは、陽極オンＮＴ構成で不揮発性ナノチューブブロックの底部（下部レベル）コンタクトに連結される。図３３Ａに斜視図で示したように、ワードラインはＸ軸線に沿って配向され、ビットラインはＹ軸線に沿って配向される。
図７０に示した断面７０００は、図６９に関して上述したように、支持回路及びインターコネクション６９０１と、絶縁体６９０３を示す。断面７０００は、ワードライン６９１０−１（ＷＬ０）に沿ってＸ方向に置かれる。
Ｎ＋ポリシリコン領域６９２０−１’及び６９２０−１”は、ダイオード陰極領域を形成するワードライン６９１０−１（ＷＬ０）とＮポリシリコン領域６９２５−１’及び６９２５−１”各々の間にコンタクトを形成する。底部（下部レベル）コンタクト６９３０−１’及び６９３０−１”は、Ｎポリシリコン領域６９２５−１’及び６９２５−１”を各々有するショットキーダイオードを形成するための陽極として、及び図７０の断面７０００に示したように、不揮発性ナノチューブブロック４０５０−１’及び４０５０−１”各々に対するコンタクトとして作用する。
コンタクト領域６９３０−１’及び６９３０−１”各々の表面上のＮＶ ＮＴブロック４０５０−１’及び４０５０−１”は、垂直Ｚ方向のナノチューブの厚さによって規定されるＮＶ ＮＴブロックのナノチューブ素子の長さＬＳＷ−ＣＨ及び製造工程の近端部トレンチエッチングによって規定されるＸ−Ｙ断面を有する。図７０のＮＶ ＮＴブロック４０５０−１’が図６９のＮＶ ＮＴブロック４０５０−１に対応することに留意されたい。図７０に示したセルＣ００及びＣ０１の密度を最大化するために、ＮＶ ＮＴブロック４０５０−１’及び４０５０−１”は、トレンチ規定されたセル境界内で単純な上部及び底部コンタクトを含む。
ＮＶ ＮＴチューブの上部表面に対するコンタクトは、各々のＮＶ ＮＴブロック４０５０−１’及び４０５０−１”の上部表面上の上部（上部レベル）コンタクト４０６５−１’及び４０６５−１”によって図７０に示されている。
ビットライン６９７０−１（ＢＬ０）及び６９７０−２は、図７０に示したように、上部（上部レベル）コンタクト４０６５−１’及び４０６５−１”各々と直接接触する。
次に、図３０Ａに示した方法３０５０は、公知の産業界の方法を用いて、インターコネクト手段を不動態化してパッケージングすることを含む不揮発性ナノチューブダイオードセル構造物を用いた不揮発性メモリアレイを備える半導体チップの製造過程を完了する。
図６９及び図７０各々に示した対応断面６９００及び７０００は、不揮発性ナノチューブブロックベーススイッチを有する陽極対ＮＴ ３Ｄメモリアレイを示す。ナノチューブチャネル長ＬＳＷ−ＣＨは、Ｚ方向のＮＶ ＮＴダイオードセル寸法に対応し、Ｘ−Ｙ断面は、Ｘ＝Ｙ＝Ｆであって、ビット及びワードアレイラインと対応する。断面６９００は、ＮＶ ＮＴブロックベーススイッチを含むＹ方向の２つの隣接する陽極対ナノチューブ型不揮発性ナノチューブダイオードベースセルの断面であり、断面７０００は、ＮＶ ＮＴブロックベーススイッチを含むＸ方向の２つの隣接する陽極対ナノチューブ型不揮発性ナノチューブダイオードベースセルの断面である。断面６９００及び断面７０００は、対応するワードライン及びビットラインアレイラインを含む。不揮発性ナノチューブダイオードは、断面６９００及び断面７０００に示した各セル内のステアリング及びストレージ素子を形成し、各セルは１Ｆ×１Ｆの寸法を有する。隣接するセル間の間隔は１Ｆであり、それによって、セル周期は、Ｘ及びＹ方向の何れでも２Ｆである。それによって、１つのビットは、４Ｆ２の面積を占有する。例えば４５ｎｍ技術ノードにおいて、セル面積は０．０１μｍ２未満、又は、このような例において、約０．００２μｍ２である。
図６９及び図７０に各々示した断面６９００及び７０００に対応し、垂直方向のＮポリシリコン及びＮ＋シリコン層が相互交換されることを除いて、製造方法は図６８に関して説明した製造方法に対応する。ＮＶ ＮＴブロックスイッチの製造方法は同様である。唯一の違いは、断面６９００及び７０００内にトレンチを形成するとき、Ｎ＋ポリシリコン層より先にＮポリシリコン層がエッチングされることである。

共有アレイライン及び非共有アレイライン積層の両方を有するＮＶ ＮＴダイオードデバイス積層を用いる不揮発性メモリと、３Ｄ ＮＶ ＮＴスイッチを形成する上部及び底部コンタクトを有する不揮発性ナノチューブブロック及び陰極対ＮＴスイッチ連結
図３２は、絶縁層及び積層アレイ下側に形成された支持回路の上側で絶縁層上に及び互いに対して積層された２つのメモリアレイ、及び絶縁層を介する通信手段を有する本発明の実施例を製造するための方法３２００を示す。前記方法３２００は、不揮発性ナノチューブダイオード１２００及び１３００に関して更に説明するが、方法３２００は、上述した多くの不揮発性ナノチューブダイオード実施例の製造を十分に説明することができる。また、方法３２００は３Ｄメモリ実施例に関して説明するが、方法３２００を用いて、例えばＰＬＡｓ、ＦＰＧＡｓ、及びＰＬＤｓで使われるようなロジッグ支持回路（メモリ支持回路の代わり）を有するＮＡＮＤ及びＮＯＲアレイのようなロジッグアレイとして整列されるＮＶ ＮＴダイオードを基にする３Ｄロジッグ実施例を形成できることにも留意されたい。
図７１は、３次元アレイの２段積層、下部アレイ７１０２及び上部アレイ７１０４を備える実施例を含む図面７１００を示す３Ｄ斜視図である。下部アレイ７１０２は、不揮発性ナノチューブダイオードセルＣ００、Ｃ０１、Ｃ１０、Ｃ１１を含む。上部アレイ７１０４は、不揮発性ナノチューブダイオードセルＣ０２、Ｃ１２、Ｃ０３、Ｃ１３を含む。上部アレイと下部アレイの間で共有されるワードラインＷＬ０及びＷＬ１は、Ｘ方向に沿って配向され、ビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３は、Ｙ方向に沿って配向され、ワードラインＷＬ１及びＷＬ２にほぼ直交する。ナノチューブ素子チャネル長ＬＳＷ−ＣＨは、３Ｄ斜視図７１００に示されるように垂直配向されている。セルＣ００、Ｃ０１、Ｃ０２、Ｃ０３に対応する断面７２００が図７２Ａに更に示されており、セルＣ００、Ｃ０２、Ｃ１２、Ｃ１０に対応する断面７２００’が図７２Ｂに更に示されている。
一般に、方法３２１０は、半導体基板上及びその内部に支持回路及びインターコネクションを製造する。これは、メモリ（又はロジッグ）支持回路を形成するように相互接続できるドレイン、ソース、及びゲートを備えるＮＦＥＴ及びＰＦＥＴデバイスを含む。そのような構造物及び回路は、本願に説明していない公知の技術を用いて形成できる。一部の実施例において、方法３２１０は、公知の製造方法を用いて、図７２Ａ及び図７２Ｂに示した断面７２００及び７２００’の一部として支持回路及びインターコネクション７２０１層を形成することができ、前記支持回路及びインターコネクションの上部及び内部には、不揮発性ナノチューブダイオード制御部及び回路が製造される。支持回路及びインターコネクション７２０１は、例えば、図６７に示した支持回路及びインターコネクション６７０１、及び図６９に示した支持回路及びインターコネクション６９０１と類似するが、２つの積層メモリアレイを収容するように変更される。２段積層メモリアレイを図７２Ａ及び図７２Ｂに示したが、２段以上の３Ｄアレイ積層が形成（製造）でき、非制限的に、例えば４段及び８段積層を含むことに留意されたい。
次に、方法３２１０を用いて、各々図７２Ａ及び図７２Ｂの断面７２００及び７２００’に示した絶縁体７２０３のような不揮発性ナノチューブアレイ構造物、及びインターコネクト手段を表面上に備える平坦化された絶縁体を含む中間構造物を製造することができ、図６７に示した絶縁体６７０３及び図６９に示した絶縁体６９０１と類似するが、２つの積層メモリアレイを収容するために変更される。平坦化された絶縁層下側の半導体基板上又はその内部のメモリ支持回路を、平坦化された絶縁層表面上及びその上側の不揮発性ナノチューブダイオードアレイと相互接続するために、インターコネクト手段は、垂直配向されて充填されたコンタクト又はスタッドを含む。平坦化された絶縁体７２０３は、図２７Ｂに示した方法２７３０と類似する方法を用いて形成される。平面絶縁体７２０３（断面７２００には図示せず）を介するインターコネクト手段は、図２８Ｃに示したコンタクト２８０７と類似し、第１メモリアレイ７２１０及び第２メモリアレイ７２２０内のアレイラインを対応支持回路及びインターコネクション７２０１に連結するのに用いられ得る。支持回路及びインターコネクション７２０１及び絶縁体７２０３がメモリアレイ支持構造物７２０５を形成する。
次に、図６７に示した不揮発性ナノチューブダイオードアレイ断面６７００及び対応する製造方法と類似する不揮発性ナノチューブダイオードアレイを基にするダイオード陰極対ナノチューブスイッチを用いる第１メモリアレイ７２１０を製造するために、方法２７４０と類似する方法３２２０を用いる。
次に、図６９に示した不揮発性ナノチューブダイオードアレイ断面６９００及び対応する製造方法と類似する不揮発性ナノチューブダイオードアレイを基にするダイオード陽極対ナノチューブスイッチを用いて、図３０Ｂに示した方法３０４０と類似する方法３２３０が、第１メモリアレイ７２１０の平面上に第２メモリアレイ７２２０を製造する。
図７２Ａは、第１メモリアレイ７２１０及び第２メモリアレイ７２２０を含む断面７２００を示し、前記両アレイは共通のワードライン７２３０を共有する。ワードライン７２３０のようなワードラインは、アレイ７２２０を形成するときメモリアレイ（セル）を規定するトレンチエッチング方法の間に形成（エッチング）する。断面７２００は、共有されたワードライン７２３０（ＷＬ０）、４つのビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、及び対応セルＣ００、Ｃ０１、Ｃ０２、Ｃ０３と共に、ワードライン又はＸ方向に組み合わせた第１メモリアレイ７２１０及び第２メモリアレイ７２２０を示す。Ｘ方向のアレイ周期は２Ｆであり、ここでＦは技術ノード（世代）に対する最小寸法である。
図７２Ｂは、第１メモリアレイ７２１０’及び第２メモリアレイ７２２０’を含む断面７２００’を示し、前記両アレイは、共通のワードライン７２３０’及び７２３２を共有する。ワードライン７２３０’は、ワードライン７２３０の断面図である。ワードライン７２３０’及び７２３２のようなワードラインは、アレイ７２２０’を形成するときメモリアレイ（セル）を形成するトレンチエッチング方法の間に形成（エッチング）する。断面７２００’は、共有されたワードライン７２３０’（ＷＬ０）及び７２３２（ＷＬ１）、２つのビットラインＢＬ０及びＢＬ２、及び対応セルＣ００、Ｃ１０、Ｃ０２、Ｃ１２と共に、ビットライン又はＹ方向に組み合わせた第１メモリアレイ７２１０’及び第２メモリアレイ７２２０’を示す。Ｙ方向のアレイ周期は２Ｆであり、ここでＦは技術ノード（世代）に対する最小寸法である。
アレイ７２１０に対する１ビットのメモリアレイセル面積は、４Ｆ２であり、これはＸ及びＹ方向の２Ｆの周期のためである。アレイ７２２０に対する１ビットのメモリアレイセル面積は、４Ｆ２であり、これはＸ及びＹ方向への２Ｆの周期のためである。メモリアレイ７２２０及び７２１０が積層されるため、ビット当たりメモリアレイセル面積は２Ｆ２となる。４メモリアレイ（図示せず）が積層されれば、ビット当たりメモリアレイセル面積は１Ｆ２となる。
産業界の標準化された製造技術を用いる例示的な方法３２４０は、必要によって追加の配線層を加えること、及びチップを不動態化してパッケージインターコネクト手段を加えることで、半導体チップ製造を完了する。
動作中に、図７２Ａに示したメモリ断面７２００及び図７２Ｂに示した対応メモリ断面７２００’は、図３３Ｂに示したメモリ断面３３０５及び図３３Ｂ１に示した対応メモリ断面３３０５’の動作に対応する。メモリ断面７２００及び対応メモリ断面７２００’動作は、図３３Ｄに示した波形３３７５に関して上述したものと同様である。
図７１は、共有されたワードラインＷＬ０及びＷＬ１を有する２段積層アレイの３Ｄ斜視図７１００を示す。図７２Ａは、Ｘ方向の対応する２段断面７２００を示し、図７２Ｂは、Ｙ方向の対応する２段断面７２００’を示す。下部アレイ内のセルＣ００及びＣ０１は、陰極対ＮＴ ＮＶ ＮＴダイオードを用いて形成され、上部アレイ内のセルＣ０２及びＣ０３は、陽極対ＮＴ ＮＶ ＮＴダイオードを用いて形成される。例えば、ワードラインのようなアレイ配線を共有しない代わりの積層アレイ構造が、図７３及び図７４に示されている。ワードラインを共有しない積層アレイは、同一のＮＶ ＮＴダイオード型を用いることができる。例えば、図７３及び図７４は、上部及び下部アレイの両方に対して陰極オンＮＴ ＮＶ ＮＴダイオードを用いる。しかし、陽極オンＮＴ ＮＶ ＮＴダイオードセルを代わりに用いることもできる。必要であれば、積層が陰極オンＮＴ及び陽極オンＮＴ ＮＶ ＮＴダイオードセルの混合を継続して用いることができる。上部及び下部アレイの間でアレイラインを共有しないことで、図７５、図７６Ａ〜図７６Ｄ、及び図７７に関して更に説明するように、より柔軟性のある製造及びより柔軟性のある相互接続が可能となる。
図７３は、３次元アレイの２段積層、下部アレイ７３０２及び上部アレイ７３０４を含む３Ｄ斜視図７３００を示し、ここで上部アレイ７２０４と下部アレイ７３０２の間には共有された（共通の）アレイラインが存在しない。Ｘ方向に配向されたワードラインＷＬ０及びＷＬ１と、Ｙ方向に配向されたビットラインＢＬ０及びＢＬ１は、セルＣ００、Ｃ０１、Ｃ１０、Ｃ１１を相互接続して、下部アレイ７３０２のためのアレイインターコネクションを形成する。下部アレイ７３０２セルＣ００、Ｃ０１、Ｃ１０、Ｃ１１が陰極オンＮＴ ＮＶ ＮＴダイオードによって形成されるが、その代わりに、陽極オンＮＴ ＮＶ ＮＴダイオードを用いることもできる。Ｘ方向に配向されたワードラインＷＬ２及びＷＬ３と、Ｙ方向に配向されたビットラインＢＬ２及びＢＬ３は、セルＣ２２、Ｃ３２、Ｃ２３、Ｃ３３を相互接続して、上部アレイ７３０４のためのアレイインターコネクションを形成する。上部アレイ７３０４セルＣ２２、Ｃ３２、Ｃ２３、Ｃ３３が陰極オンＮＴ ＮＶ ＮＴダイオードによって形成できるが、その代わりに、陽極オンＮＴ ＮＶ ＮＴダイオードを用いることもできる。ビットラインはほぼ平行であり、ワードラインもほぼ平行であり、ビットライン及びワードラインはほぼ直交する。ナノチューブ素子チャネル長ＬＳＷ−ＣＨが３Ｄ斜視図７３００に示したように垂直配向される。セルＣ００、Ｃ０１、Ｃ２２、Ｃ２３に対応する図７４に示した断面７４００が図７４に関して以下に更に説明される。
図７４は、セルＣ００及びＣ０１、ビットラインＢＬ０及びＢＬ１、ワードラインＷＬ０を含む第１メモリアレイ７４１０と、セルＣ２２及びＣ２３、ビットラインＢＬ２及びＢＬ３、ワードラインＷＬ２を含む第２メモリアレイ７４２０とを含む断面７４００を示す。下部アレイ７４１０及び上部アレイ７４２０は、絶縁体及びインターコネクト領域７４４０によって分離され、ワードラインを共有しない。断面７４００は、ワードラインＷＬ０及びＷＬ２、４つのビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、及び対応するセルＣ００、Ｃ０１、Ｃ２２、Ｃ２３と共に、ワードライン又はＸ方向の積層された第１メモリアレイ７２１０及び第２メモリアレイ７２２０を示す。Ｘ方向のアレイ周期は２Ｆであり、ここでＦは技術ノード（世代）に対する最小寸法である。Ｘ方向断面７４００に対応するＹ方向の断面は示していない。しかし、ＮＶ ＮＴダイオードセルは、Ｘ及びＹ方向の何れでも対称的であり、それによって、ＮＶ ＮＴダイオードセルは同様に見える。９０度の回転によって、ビットラインとワードラインの配向のみ変更する。
アレイ７４１０に対する１ビットのメモリアレイセル面積は４Ｆ２であるが、これはＸ及びＹ方向の２Ｆの周期のためである。アレイ７４２０に対する１ビットのメモリアレイセル面積は４Ｆ２であるが、これはＸ及びＹ方向の２Ｆの周期のためである。メモリアレイ７４２０及び７４１０が積層されるため、ビット当たりのメモリアレイセル面積は２Ｆ２となる。４メモリアレイ（図示せず）が積層されれば、ビット当たりのメモリアレイセル面積は１Ｆ２となる。
陰極オンＮＴスイッチを形成するために、上部及び底部コンタクトを用いる不揮発性ＮＴスイッチであって、不揮発性ナノチューブブロック及び垂直配向されたダイオードを有するＮＶ ＮＴデバイスを用いる不揮発性セルの代わりの単純化された３次元セル構造物
図７５は、４つの３Ｄ不揮発性メモリセルＣ００、Ｃ０１、Ｃ１０、Ｃ１１を含む不揮発性メモリアレイ７５００の３Ｄ斜視図を示し、ここで各セルは、３Ｄ不揮発性ナノチューブダイオードと、ビットラインＢＬ０及びＢＬ１及びワードラインＷＬ０及びＷＬ１によって形成されたセルインターコネクションを含む。図７５に示した不揮発性メモリアレイ７５００は、上述した図４０に示した断面４０００、図６７に示した断面６７００、及び図６８Ｆ及び図６８Ｉに示した断面６８７５及び６８９０に各々対応する。断面６７００、６８７５、６８９０内のセルを形成するために用いられる３Ｄ ＮＶ ＮＴダイオード寸法が２つのマスキング段階で規定される。第１マスキング方法は、方向性トレンチエッチング方法を用いて、セル境界を形成するために用いられるトレンチ境界を規定する。一部の実施例において、図６８Ａ〜図６８Ｉに関して上述した製造方法がＸ方向にセル境界を形成し、絶縁体でトレンチを充填して、表面を平坦化する。次いで、第２マスキング方法がトレンチを形成し、図６８Ａ〜図６８Ｉに関して上述した製造方法がＹ方向にセル境界を形成し、絶縁体でトレンチを充填して、表面を平坦化する。Ｘ及びＹ方向のセル境界がほぼ直交する。
図４０、図６７、及び図６８Ａ〜図６８Ｉに示した上部（上部レベル）コンタクト及び底部（下部レベル）コンタクトを備えるメモリブロック構造は、Ｘ及びＹ方向に対称的である。上部（上部レベル）コンタクト及び底部（下部レベル）コンタクトを備えるＮＶ ＮＴブロックで形成された３Ｄメモリアレイは、３Ｄ対称セルを可能にし、これは３Ｄ ＮＶ ＮＴダイオードのメモリアレイをパターニングし、同時に製造し得る単純化された製造方法に発展できる。Ｘ及びＹ方向寸法が同時に規定でき、選択的な方向性エッチングを用いて、３Ｄ ＮＶ ＮＴダイオードセルを同時に規定することができ、次いで、絶縁体で開口部を充填して表面を平坦化する。それによって、例えば図６８Ｄに示した構造物に関して上述した製造方法に対応する製造方法はまた、図６８Ｈに示した構造物を同時に形成する。そのような単純化された製造方法は、複数レベルのアレイ積層を容易にするが、これは、より少ない加工段階を用いて各々のレベルが製造されるためである。このような例においてＸ＝Ｙ＝Ｆであり、ここでＦは選択された技術ノードに対する最小技術寸法である。例えば、Ｆ＝４５ｎｍの技術ノードの場合、Ｘ＝Ｙ＝４５ｎｍである。図７６Ｃに関して以下に更に説明するアレイマスクデザインは、作成された状態におけるＦ×Ｆの形状の平面で示し、このとき各々のＦ×Ｆの形状は、Ｘ及びＹ方向に距離Ｆだけ段をつける。チップ表面上のマスク層イメージを露出させる工程の間に、角の丸型化が最小技術ノード寸法Ｆで、通常、実行され、マスキング層イメージは、図７６Ｄに更に平面図で示すように、直径Ｆの円形に近い。丸型化の効果によって、メモリアレイ７５００のセルを形成する３Ｄ ＮＶ ＮＴダイオードは、図７５に示したように、ほぼ円筒状となる。図７５に示したメモリアレイ７５００は、３Ｄ ＮＶ ＮＴダイオードの陰極オンＮＴ型を用いる。しかし、図６９及び図７０に示したような３Ｄ ＮＶ ＮＴダイオードの陽極オンＮＴ型がその代りに形成されることもある。
不揮発性メモリアレイの製造方法は、図６８Ａ〜図６８Ｉに関して上述した製造方法に対応する。しかし、ビットライン方法は、３Ｄ ＮＶ ＮＴダイオードセルの形成前に規定されるが、これはビットラインがこれ以上セル境界の規定と同時にエッチング段階工程によって規定されないためであり、図６８Ａは、図７６Ａに示したように変更される。また、図６８Ｃに示したマスク６８５０寸法は、単にＦと等しいＸ方向を有している。しかし、Ｙ方向は、メモリアレイを形成するために用いられたメモリアレイ又はメモリサブアレイだけ長い。図７６Ｃ及び図７６Ｄに関して以下に更に説明する単純化された製造方法は、Ｘ及びＹ方向に同じものを有するマスクを示す。一部の実施例において、図６８Ｄ、図６８Ｅ、及び図６８Ｆに関して説明した製造方法に対応する方法を用いて、メモリアレイ７５００構造物の製造を完了することができる。
３Ｄ ＮＶ ＮＴダイオードの形成前にビットラインＢＬ０及びＢＬ１を規定することは、マスクを事前に規定されたビットラインＢＬ０及びＢＬ１に整列させることを要する。半導体産業界の方法を用いて、整列が約＋−Ｆ／３の範囲内で行われ得る。つまり、例えばＦ＝４５ｎｍノードの場合、整列は＋−１５ｎｍ以内で行われ、図７６Ｂに関して以下に更に説明するように、ビットラインＢＬ０及びＢＬ１は、３Ｄ ＮＶ ＮＴダイオードメモリセルの陽極領域のほとんどと接触する。
図７５に示した不揮発性メモリアレイ７５００に示した支持回路及びインターコネクション７５０１は、図６７の断面６７００に示した支持回路及びインターコネクション６７０１に対応する。
図７５に示した平坦化された絶縁体７５０３は、図６７に示した平坦化された絶縁体６７０３に対応する。３Ｄアレイ内の金属アレイラインを対応支持回路及びインターコネクション７５０１に連結するために、平面絶縁体７５０３（断面７５００には図示せず、上記の断面２８００”に関して図２８Ｃに図示する）を介するインターコネクト手段を用いることができる。例として、検知回路２６４０及びＢＬドライバ内のビットラインドライバが、上述した図２６Ａに示したメモリ２６００のアレイ２６１０内及び図７５に示した不揮発性メモリアレイ７５００内のビットラインＢＬ０及びＢＬ１に連結できる。
ビットライン７５１０−１（ＢＬ０）及び７５１０−２（ＢＬ１）は、図７６Ａに関して更に後述するようにパターニングされる。図７６Ａ〜図７６Ｄに関して更に後述するように、上部（上部レベル）コンタクト及び底部（下部レベル）コンタクトと共に、ＮＶ ＮＴブロックを含む対応３Ｄ ＮＶ ＮＴダイオードによってセルＣ００、Ｃ０１、Ｃ１０、Ｃ１１が形成される。
セルＣ００は、ＮＶ ＮＴブロックの底部（下部レベル）コンタクトに対する陰極対ＮＴ直列連結を有するステアリングダイオードによって形成された対応３Ｄ ＮＶ ＮＴダイオードを含む。陽極７５１５−１は、ビットライン７５１０−１（ＢＬ０）と接触し、ＮＶ ＮＴブロック７５５０−１の上部（上部レベル）コンタクト７５６５−１は、ワードライン７５７０−１（ＷＬ０）と接触する。セルＣ００に対応するＮＶ ＮＴダイオードは、ビットライン７５１０−１（ＢＬ０）及びＮポリシリコン領域７５２０−１と接触する陽極７５１５−１を含む。Ｎポリシリコン領域７５２０−１は、Ｎ＋ポリシリコン領域７５２５−１と接触する。陽極７５１５−１、Ｎポリシリコン領域７５２０−１、及びＮ＋ポリシリコン領域７５２５−１は、ステアリングダイオードのショットキー型を形成する。ＰＮ又はＰＩＮダイオード（図示せず）がその代りに用いられ得ることに留意されたい。Ｎ＋ポリシリコン領域７５２５−１が底部（下部レベル）コンタクト７５３０−１と接触し、前記底部（下部レベル）コンタクトはまたＮＶ ＮＴブロック７５５０−１の底部（下部レベル）コンタクトを形成する。ＮＶ ＮＴブロック７５５０−１はまた上部（上部レベル）コンタクト７５６５−１と接触し、前記上部（上部レベル）コンタクトは更にワードライン７５７０−１（ＷＬ０）と接触する。ＮＶ ＮＴブロック７５５０−１チャネル長ＬＳＷ−ＣＨは、垂直配向され、上部（上部レベル）コンタクト７５６５−１と底部（下部レベル）コンタクト７５３０−１の間の距離とほぼ等しく、前記距離は、ＮＶ ＮＴブロックの厚さによって規定され得る。
セルＣ０１は、ＮＶ ＮＴブロックの底部（下部レベル）コンタクトに対する陰極対ＮＴ直列連結を有するステアリングダイオードによって形成された対応３Ｄ ＮＶ ＮＴダイオードを含む。陽極７５１５−２は、ビットライン７５１０−２（ＢＬ１）と接触し、ＮＶ ＮＴブロック７５５０−２の上部（上部レベル）コンタクト７５６５−２は、ワードライン７５７０−１（ＷＬ０）と接触する。セルＣ０１に対応するＮＶ ＮＴダイオードは、ビットライン７５１０−２（ＢＬ１）及びＮポリシリコン領域７５２０−２と接触する陽極７５１５−２を含む。Ｎポリシリコン領域７５２０−２は、Ｎ＋ポリシリコン領域７５２５−２と接触する。陽極７５１５−２、Ｎポリシリコン領域７５２０−２、及びＮ＋ポリシリコン領域７５２５−２は、ステアリングダイオードのショットキー型を形成する。ＰＮ又はＰＩＮダイオード（図示せず）がその代りに用いられ得ることに留意されたい。Ｎ＋ポリシリコン領域７５２５−２が底部（下部レベル）コンタクト７５３０−２と接触し、前記底部（下部レベル）コンタクトはまたＮＶ ＮＴブロック７５５０−２の底部（下部レベル）コンタクトを形成する。ＮＶ ＮＴブロック７５５０−２はまた上部（上部レベル）コンタクト７５６５−２と接触し、前記上部（上部レベル）コンタクトは更にワードライン７５７０−１（ＷＬ０）と接触する。ＮＶ ＮＴブロック７５５０−２のチャネル長ＬＳＷ−ＣＨは、垂直配向され、上部（上部レベル）コンタクト７５６５−２と底部（下部レベル）コンタクト７５３０−２の間の距離とほぼ等しく、前記距離は、ＮＶ ＮＴブロックの厚さによって規定され得る。
セルＣ１０は、ＮＶ ＮＴブロックの底部（下部レベル）コンタクトに対する陰極対ＮＴ直列連結を有するステアリングダイオードによって形成された対応３Ｄ ＮＶ ＮＴダイオードを含む。陽極７５１５−３は、ビットライン７５１０−１（ＢＬ０）と接触し、ＮＶ ＮＴブロック７５５０−３の上部（上部レベル）コンタクト７５６５−３（ワードライン７５７０−１の後方では不可視）は、ワードライン７５７０−２（ＷＬ１）と接触する。セルＣ１０に対応するＮＶ ＮＴダイオードは、ビットライン７５１０−１（ＢＬ０）及びＮポリシリコン領域７５２０−３と接触する陽極７５１５−３を含む。Ｎポリシリコン領域７５２０−３は、Ｎ＋ポリシリコン領域７５２５−３と接触する。陽極７５１５−３、Ｎポリシリコン領域７５２０−３、及びＮ＋ポリシリコン領域７５２５−３は、ステアリングダイオードのショットキー型を形成する。ＰＮ又はＰＩＮダイオード（図示せず）がその代りに用いられ得ることに留意されたい。Ｎ＋ポリシリコン領域７５２５−３が底部（下部レベル）コンタクト７５３０−３と接触し、前記底部（下部レベル）コンタクトはまたＮＶ ＮＴブロック７５５０−３の底部（下部レベル）コンタクトを形成する。ＮＶ ＮＴブロック７５５０−３は更に上部（上部レベル）コンタクト７５６５−３と接触し、前記上部（上部レベル）コンタクトはまたワードライン７５７０−２（ＷＬ１）と接触する。ＮＶ ＮＴブロック７５５０−３のチャネル長ＬＳＷ−ＣＨは、垂直配向され、上部（上部レベル）コンタクト７５６５−３と底部（下部レベル）コンタクト７５３０−３の間の距離とほぼ等しく、前記距離は、ＮＶ ＮＴブロックの厚さによって規定され得る。
セルＣ１１は、ＮＶ ＮＴブロックの底部（下部レベル）コンタクトに対する陰極対ＮＴ直列連結を有するステアリングダイオードによって形成された対応３Ｄ ＮＶ ＮＴダイオードを含む。陽極７５１５−４は、ビットライン７５１０−２（ＢＬ１）と接触し、ＮＶ ＮＴブロック７５５０−４の上部（上部レベル）コンタクト７５６５−４（ワードライン７５７０−１の後方では不可視）は、ワードライン７５７０−２（ＷＬ１）と接触する。セルＣ１１に対応するＮＶ ＮＴダイオードは、ビットライン７５１０−２（ＢＬ１）及びＮポリシリコン領域７５２０−４と接触する陽極７５１５−４を含む。Ｎポリシリコン領域７５２０−４は、Ｎ＋ポリシリコン領域７５２５−４と接触する。陽極７５１５−４、Ｎポリシリコン領域７５２０−４、及びＮ＋ポリシリコン領域７５２５−４は、ステアリングダイオードのショットキー型を形成する。ＰＮ又はＰＩＮダイオード（図示せず）がその代りに用いられ得ることに留意されたい。Ｎ＋ポリシリコン領域７５２５−４が底部（下部レベル）コンタクト７５３０−４と接触し、前記底部（下部レベル）コンタクトはまたＮＶ ＮＴブロック７５５０−４の底部（下部レベル）コンタクトを形成する。ＮＶ ＮＴブロック７５５０−４はまた上部（上部レベル）コンタクト７５６５−４と接触し、前記上部（上部レベル）コンタクトは更にワードライン７５７０−２（ＷＬ１）と接触する。ＮＶ ＮＴブロック７５５０−４のチャネル長ＬＳＷ−ＣＨは、垂直配向され、上部（上部レベル）コンタクト７５６５−４と底部（下部レベル）コンタクト７５３０−４の間の距離とほぼ等しく、前記距離は、ＮＶ ＮＴブロックの厚さによって規定され得る。３Ｄ ＮＶ ＮＴダイオードベースセルＣ００、Ｃ０１、Ｃ１０、Ｃ１１間の開口部７５７５がＴＥＯＳ（図示せず）のような絶縁体で充填される。
セルＣ００、Ｃ０１、Ｃ１０、Ｃ１１を形成する不揮発性ナノチューブダイオードは、図１２に概略的に示した不揮発性ナノチューブダイオード１２００に対応する。図７５の不揮発性メモリアレイ７５００に示したセルＣ００、Ｃ０１、Ｃ１０、Ｃ１１は、図２６Ａのメモリアレイ２６１０に概略的に示した対応セルＣ００、Ｃ０１、Ｃ１０、Ｃ１１に対応し、ビットラインＢＬ０及びＢＬ１と、ワードラインＷＬ０及びＷＬ１は、メモリアレイ２６１０に概略的に示したアレイラインに対応する。
陰極オンＮＴスイッチを形成するために、上部及び底部コンタクトを用いる不揮発性ＮＴスイッチであって、不揮発性ナノチューブブロック及び垂直配向されたダイオードを有するＮＶ ＮＴデバイスを用いる不揮発性セルの３次元セル構造物の代わりの単純化された製造方法
一部の実施例において、図２７Ａに示した方法２７１０を用いて、上述したように、図２６Ａに示したメモリ２６００に関して説明したものと類似する支持回路及びインターコネクションを規定する。図７６Ａに示したように、半導体基板上及びその内部に支持回路及びインターコネクション７６０１を製造するために、例示的な方法２７１０は、公知の半導体産業界の技術デザイン及び製造技術を適用する。支持回路及びインターコネクション７６０１は、半導体基板上側のビアホール及び配線のようなインターコネクション及び半導体基板内のＦＥＴデバイスを含む。図７６Ａは、ショットキーダイオード構造を示す図３４Ａに対応し、図３４Ａ及び図７６Ａに示す選択的な導電性ショットキー陽極コンタクト層３４１５を陽極コンタクト層７６１５として含む。ＰＮダイオード構造物を所望すれば、図３４Ａ１代りに図３４Ａ１を開始地点として用いることができることに留意されたい。図３４Ａ１のＮポリシリコン層３４１７が本質的にドープされたポリシリコン層（図示せず）に代えられれば、ＰＮダイオード代りにＰＩＮダイオードが形成される。それによって、図７６Ａに示した構造物がショットキーダイオード構造を示しているが、そのような構造物は、ＰＮダイオード又はＰＩＮダイオードを用いて製造されることもある。
メモリアレイ支持構造物７６０５を形成する絶縁体７６０３と、支持回路及びインターコネクション７６０１のための構造物及び素子を製造する方法は、図３４Ａ及び図３４Ｂに関して上述した製造方法に対応し、ここで支持回路及びインターコネクション７６０１は、支持回路及びインターコネクション３４０１に対応し、絶縁体７６０３は絶縁体３４０３に対応する。メモリアレイ支持構造物７６０５を形成する絶縁体７６０３と、支持回路及びインターコネクション７６０１のための構造物及び素子を製造する方法はまた、図６８Ａに示したような支持回路及びインターコネクション６８０１に対応し、絶縁体７６０３は、図６８Ａに示したような絶縁体６８０３に対応し、更に図７５に各々示した支持回路及びインターコネクション７５０１と絶縁体７５０３にも対応する。
プロセスにおける現段階では、図７６Ａに示したように、製造方法は、導電体層７６１０をパターニングし、ビットライン７６１０−１及びビットライン７６１０−２と、絶縁領域７６１２によって分離される他のビットラインを形成する。ビットライン７６１０−１及び７６１０−２は、図７５に示した各々のビットライン７５１０−１（ＢＬ０）及び７５１０−２（ＢＬ１）に対応する。絶縁領域７６１２は、図７５に示した絶縁領域７５１２に対応する。一部の実施例において、方法は、半導体産業界で公知のマスキング方法を用いて、マスキング層（図示せず）を形成する。次に、半導体産業界で公知の方法を用いて、方向性エッチングのような方法がビットライン７６１０−１及び７６１０−２を規定する。次いで、方法は、半導体産業界で公知の方法を用いて、ＴＥＯＳのような絶縁領域を堆積して平坦化し、絶縁領域７６１２を形成する。
導電体（及びコンタクト）物質の例としては、Ａｌ、Ａｕ、Ｐｔ、Ｗ、Ｔａ、Ｃｕ、Ｍｏ、Ｐｄ、Ｎｉ、Ｒｕ、Ｔｉ、Ｃｒ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎのような元素金属、ＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷのような金属合金、その他適した導電体、又はＴｉＮのような導電性窒化物、酸化物、又はＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、ＴｉＳｉｘのようなシリサイドが含まれる。
一部で、導電体層７６１０で使われるような物質は、ショットキーダイオードのための陽極としても用いることができ、そのような場合、コンタクト（陽極）層７６１５のような別の層が不要となり得る。その他の場合、別のコンタクト（陽極）層７６１５を用いてダイオード特性を改善することができる。例えば、図７６にあるコンタクト（陽極）層７６１５に対応する、図３４Ａに示したコンタクト層３４１５を用いて、ショットキーダイオードの陽極を形成する。
一部の実施例において、例えば厚さ１０〜５００ｎｍの図７６Ａのような導電体層７６１０上のコンタクト（陽極）層７６１５を形成するために、方法はショットキーダイオード陽極物質を堆積することができる。そのような陽極物質は、Ａｌ、Ａｇ、Ａｕ、Ｃａ、Ｃｏ、Ｃｒ、Ｃｕ、Ｆｅ、Ｉｒ、Ｍｇ、Ｍｏ、Ｎａ、Ｎｉ、Ｏｓ、Ｐｂ、Ｐｄ、Ｐｔ、Ｒｂ、Ｒｕ、Ｔｉ、Ｗ、Ｔａ、Ｚｎ及びその他元素金属を含むことができる。また、ＣｏＳｉ２、ＭｏＳｉ２、Ｐｄ２Ｓｉ、ＰｔＳｉ、ＲｂＳｉ２、ＴｉＳｉ２、ＷＳｉ２、ＺｒＳｉ２のようなシリサイドが用いられ得る。そのような金属及びシリサイドを用いて形成されたショットキーダイオードは、参照文献ＮＧ，Ｋ．Ｋ．「Ｃｏｍｐｌｅｔｅ Ｇｕｉｄｅ ｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ」，Ｓｅｃｏｎｄ Ｅｄｉｔｉｏｎ，Ｊｏｈｎ Ｗｉｌｅｙ＆Ｓｏｎｓ，２００２ｍ ｐｐ．３１−４１に説明されており、参照のためにその全体内容をここに引用する。
プロセスにおける現段階では、方法はＮポリシリコン層７６２０をコンタクト（陽極）層７６１５上に堆積し、Ｎ＋ポリシリコン層７６２５をＮポリシリコン層７６２０上に堆積し、７６Ａに示したように、底部（下部レベル）コンタクト層７６３０をＮ＋ポリシリコン層７６２５上に堆積する。
図７６Ａに示したＮポリシリコン層７６２０を製造するための例示的な方法は、図６８Ａに示した対応するＮポリシリコン層６８２０及び図３４Ａに示した対応するＮポリシリコン層３４２０に関して上述されており、Ｎ＋ポリシリコン層７６２５は、図６８Ａに示した対応するＮ＋ポリシリコン層６８２５及び図３４Ａに示した対応するＮ＋ポリシリコン層３４２５に対応し、底部（下部レベル）コンタクト層７６３０は、図６８Ａに示した底部（下部レベル）コンタクト層６８３０及び図３４Ｂに示した底部（下部レベル）コンタクト層３４３０に対応する。
次に、方法は複数層のスピンオン、スプレーオン、又は他の手段を用いて、図７６Ｂに示したように、コンタクト（陽極）層７６３０の平面上にナノチューブ層７６５０を堆積する。ナノチューブ層７６５０は、例えば１０〜２００ｎｍであり得る。ナノチューブ層７６５０は、図６８Ｂに示したナノチューブ層６８３５に対応する。厚さ３５ｎｍの例示的なデバイスが図６４及び図６５に示したように製造され、オン状態／オフ状態の間でスイッチングされる。上部コンタクト及び底部コンタクトを有するＮＶ ＮＴブロックを製造する方法は、図６６Ａ、６６Ｂ、６６Ｃに各々示した方法６６００Ａ、６６００Ｂ、６６００Ｃに関して説明される。
製造プロセスにおける現段階では、図７６Ｂに示したように、方法は上部（上部レベル）コンタクト層７６６５をナノチューブ層７６５０の表面上に堆積する。上部（上部レベル）コンタクト層７６６５は、例えば１０〜５００ｎｍの厚さを有し得る。上部（上部レベル）コンタクト層７６６５は、例えばＡｌ、Ａｕ、Ｔａ、Ｗ、Ｃｕ、Ｍｏ、Ｐｄ、Ｐｔ、Ｎｉ、Ｒｕ、Ｔｉ、Ｃｒ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎのような元素金属、ＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷのような金属合金、他の適した導電体、又はＴｉＮのような導電性窒化物、酸化物、又はＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、ＴｉＳｉｘのようなシリサイドを用いて形成できる。上部（上部レベル）コンタクト層７６６５は、図６８Ｂに示した上部（上部レベル）コンタクト層６８４０に対応する。
次に、方法は、公知の産業界の方法を用いて、図７６Ｂに示したように、マスキング層７６７２を上部（上部レベル）コンタクト層７６５０上に堆積してパターニングする。マスキング層７６７２の厚さは、１０〜５００ｎｍであり得、フォトレジスト、ｅビームレジスト、導電体、半導体、又は絶縁体物質のようなレジストを用いて形成できる。マスク層７６７２開口部は、トレンチエッチングのために、下部領域を露出させる。マスク開口部は、導電体層７６１０内の整列マスクに対して整列でき、方法は、公知の半導体方法を用いて、＋又は−Ｆ／３又はそれ以上の整列精度ＡＬでマスク開口部を整列する。Ｆ＝４５ｎｍ技術ノードの場合、整列ＡＬは、例えば図７６Ｂに示したビットライン７６１０−１のエッジのようなビットラインエッジに対して、＋又は−１５ｎｍと等しい又はより多くの値を有する。減少したセル寸法を達成するために、マスク層７６７２開口部を、最小に許容される技術寸法Ｆとほぼ等しく整列できる。Ｆは、例えば９０ｎｍ、６５ｎｍ、４５ｎｍ、３５ｎｍ、２５ｎｍ、１２ｎｍ、又は１０ｎｍ以下であり得る。
図７６Ｃは、上部（上部レベル）コンタクト層７６６５上に作成された状態の形状のマスキング層７６７２の平面を示す。各々のマスクパターン７６７２−１、７６７２−２、７６７２−３、７６７２−４形状は成された状態で約Ｆ×Ｆとなり、全ての形状は、距離Ｆだけ相互分離される。
図７６Ｄは、方法が、公知の半導体産業界の方法を用いて、最小寸法Ｆの技術ノードで上部（上部レベル）コンタクト層７６６５の表面上にマスキング領域をパターニングするとき、角の丸型化の効果を示す。作成された状態の形状７６７２−１は、直径が約Ｆであるパターニングされた状態のほぼ円形７６７２−１Ｒとなり、作成された状態の形状７６７２−２は、直径が約Ｆであるパターニングされた状態のほぼ円形７６７２−２Ｒとなり、作成された状態の形状７６７２−３は、直径が約Ｆであるパターニングされた状態のほぼ円形７６７２−３Ｒとなり、作成された状態の形状７６７２−４は直径が約Ｆであるパターニングされた状態のほぼ円形７６７２−４Ｒとなる。
プロセスにおける現段階では、方法は、上部（上部レベル）コンタクト層７６６５で始まって、導電体層７６１０の表面上で終わるように、ビットライン７６１０−１及び７６１０−２のようなビットラインの上部表面で、マスク形状７６７２−１Ｒ、７６７２−２Ｒ、７６７２−３Ｒ、７６７２−４Ｒ間の露出領域を選択的に方向性エッチングし、開口部７６７５（図示せず）を形成して、図７５のセルＣ００、Ｃ０１、Ｃ１０、Ｃ１１を形成する３Ｄ ＮＶ ＮＴダイオードの全ての表面（境界）を同時に形成する。一部の実施例において、方法は、ＴＥＯＳのような絶縁体を用いて、開口部７６７５（図示せず）を充填し、表面を平坦化する。開口部７６７５は、図７５開口部７５７５に対応する。長方形（例えば、平方形）断面が要求される場合、マスク形状７６７２−１、７６７２−２、７６７２−３、７６７２−４が７６７２−１Ｒ、７６７２−２Ｒ、７６７２−３Ｒ、７６７２−４Ｒの代りに使われ得る。
参照のためにその全体内容をここに引用し、共通発明者であるＢｅｒｔｉｎに許与された米国特許第５，６７０，８０３号には、同時にトレンチ規定された側壁寸法を有する３Ｄアレイ（このような例では、３Ｄ−ＳＲＡＭ）構造物が開示されている。このような構造物は、複数の整列段階を避けるために、絶縁された領域及びドープされたシリコンの複数層を介するトレンチカットによって同時に規定される垂直側壁を含む。そのようなトレンチ方向性選択的エッチング方法は、例えば図３４Ａ〜図３４ＦＦ、図３６Ａ〜図３６ＦＦ、及び図６８Ａ〜図６８Ｉのトレンチ形成に関して上述したように、複数の導電体、半導体、酸化物、及びナノチューブ層を介してカットに使用するために適用され得る。このような例において、選択的な方向性トレンチエッチング（ＲＩＥ）は、上部（上部レベル）コンタクト層７６６５の露出面積を除去して図７５に示した上部（上部レベル）コンタクト領域７５６５−１、７５６５−２、７５６５−３、７５６５−４を形成し、ナノチューブ層７６５０の露出面積を除去して図７５に示したＮＶ ＮＴブロック７５５０−１、７５５０−２、７５５０−３、７５５０−４を形成し、底部（下部レベル）コンタクト層７６３０の露出面積を除去して図７５に示した底部（下部レベル）コンタクト７５３０−１、７５３０−２、７５３０−３、７５３０−４を形成し、Ｎ＋ポリシリコン層７６２５の露出面積を方向性エッチングで除去して図７５に示したようなＮ＋ポリシリコン領域７５２５−１、７５２５−２、７５２５−３、７５２５−４を形成し、ポリシリコン層７６２０の露出面積を除去して図７５に示したＮポリシリコン領域７５２０−１、７５２０−２、７５２０−３、７５２０−４を形成する。選択的な方向性エッチングの例示的な方法は、図７６Ｂ及び図７５に示したビットライン７６１０−１及び７６１０−２の上部表面及び導電体層７６１０の上部表面で止まる。
マスク形状７６７２−１Ｒ、７６７２−２Ｒ、７６７２−３Ｒ、７６７２−４Ｒの間の露出領域を選択的に方向性エッチングする例示的な方法は、ビットラインＢＬ０及びＢＬ１が図７６Ｂに示したように、前段階でパターニングされているため、そのようなビットラインＢＬ０及びＢＬ１の表面でエッチングを止めることを除いて、図６８Ｄのトレンチ領域形成に対応する方向性エッチングの方法に対応する。
次に、方法は、例えばＴＥＯＳのような絶縁体を用いて、トレンチ開口部７６７５を充填して平坦化し、図７５に示した領域７５７５（充填図示せず）を充填する。トレンチ開口部７６７５を充填して平坦化する例示的な方法は、図６８Ｅに関して説明したようなトレンチ開口部６８６０、６８６０Ａ、６８６０Ｂを充填して平坦化する方法に対応する。
次に、方法は、図７５に示したワードライン７５７０−１（ＷＬ０）及び７５７０−２（ＷＬ１）のような導電体を堆積、平坦化、及びパターニング（形成）する。ワードライン７５７０−１及び７５７０−２を形成するための例示的な方法は、上述した図６８Ｉに関して説明したようなワードラインＷＬ０及びＷＬ１の形成方法に対応する。
非共有型アレイラインを有する代わりの単純化された３次元セル構造物の積層を用いる不揮発性メモリ
単純化された３次元の不揮発性メモリアレイ７５００は、メモリアレイ７５００を基にするサブアレイの複数レベル積層を可能にし、単位面積当たり高密度のビットストレージを達成できるようにする。不揮発性メモリアレイ７５００は、４Ｆ２のセル面積及び４Ｆ２／ｂｉｔのビット密度を有する。しかし、２段積層は同じ４Ｆ２面積で、２つのビットを保持し、２Ｆ２／ｂｉｔのビット密度を達成する。同様に、４段積層はｌＦ２／ｂｉｔのビット密度を達成し、８段積層は０．５Ｆ２／ｂｉｔの密度を達成し、１６段積層は０．２５Ｆ２／ｂｉｔの密度を達成する。
図７７は、図７５に示した不揮発性メモリアレイ７５００を基にする積層型不揮発性メモリアレイ７７００の概略配線図である。図７７に示した積層型不揮発性メモリアレイ７７００に示した支持回路及びインターコネクション７７０１は、積層アレイを収容するための回路変更を除いて、図７５の断面７５００に示した支持回路及びインターコネクション７５０１に対応する。ＢＬドライバ及び検知回路７７０５、支持回路及びインターコネクション７７０１のサブセットが積層型不揮発性メモリアレイ７７００内でビットラインに対するインターフェースするために用いられる。
図７７に示した平坦化された絶縁体７７０７は、図７５に示した平坦化された絶縁体７５０３に対応する。本例では、ビットラインである３Ｄアレイ内の金属アレイラインを対応するＢＬドライバ及び検知回路７７０５と他の回路（図示せず）に連結するために、平面絶縁体７７０７（積層型不揮発性メモリ７７００には図示せず、断面２８００”に関して図２８Ｃに図示する）を介するインターコネクト手段を用いることができる。例として、検知回路２６４０及びＢＬドライバ内のビットラインドライバが、図７７に示した積層型不揮発性メモリアレイ７７００内及び上述した図２６Ａに示したメモリ２６００のアレイ２６１０内のビットラインＢＬ０及びＢＬ１に連結できる。
図７５の不揮発性メモリアレイ７５００に対応する左側及び右側の３Ｄサブアレイを有する３つの積層レベルが示されており、ここで追加のメモリ積層（図示せず）が上側に位置され得る。８、１６、３２、６４及びより多くの不揮発性メモリ積層からなるメモリが形成される。このような例で、第１積層型メモリレベルが形成され、そのような第１積層型メモリレベルは、ｍワードラインＷＬ０＿ＬＡ〜ＷＬＭ＿ＬＡ、及びｎビットラインＢＬ０＿ＬＡ〜ＢＬＮ＿ＬＡによって相互接続されたｍ×ｎ ＮＶ ＮＴダイオードセルを含む不揮発性メモリアレイ７７１０Ｌ、及びｍワードラインＷＬ０＿ＲＡ〜ＷＬＭ＿ＲＡ、及びｎビットラインＢＬ０＿ＲＡ〜ＢＬＮ＿ＲＡによって相互接続されたｍ×ｎ ＮＶ ＮＴダイオードセルを含む不揮発性メモリアレイ７７１０Ｒを含む。次に、第２積層型メモリレベルが形成され、そのような第２積層型メモリレベルは、ｍワードラインＷＬ０＿ＬＢ〜ＷＬＭ＿ＬＢ、及びｎビットラインＢＬ０＿ＬＢ〜ＢＬＮ＿ＬＢによって相互接続されたｍ×ｎ ＮＶ ＮＴダイオードセルを含む不揮発性メモリアレイ７７２０Ｌ、及びｍワードラインＷＬ０＿ＲＢ〜ＷＬＭ＿ＲＢ、及びｎビットラインＢＬ０＿ＲＢ〜ＢＬＮ＿ＲＢによって相互接続されたｍ×ｎ ＮＶ ＮＴダイオードセルを含む不揮発性メモリアレイ７７２０Ｒを含む。次に、第３積層型メモリレベルが形成され、そのような第３積層型メモリレベルは、ｍワードラインＷＬ０＿ＬＣ〜ＷＬＭ＿ＬＣ、及びｎビットラインＢＬ０＿ＬＣ〜ＢＬＮ＿ＬＣによって相互接続されたｍ×ｎ ＮＶ ＮＴダイオードセルを含む不揮発性メモリアレイ７７３０Ｌ、及びｍワードラインＷＬ０＿ＲＣ〜ＷＬＭ＿ＲＣ、及びｎビットラインＢＬ０＿ＲＣ〜ＢＬＮ＿ＲＣによって相互接続されたｍ×ｎ ＮＶ ＮＴダイオードセルを含む不揮発性メモリアレイ７７３０Ｒを含む。不揮発性メモリアレイの追加積層が含まれる（しかし、図７７には図示せず）。
図７７の不揮発性メモリアレイ７７００に示したように、サブアレイビットラインセグメントが垂直インターコネクションによって相互接続され、次いでＢＬドライバ及び検知回路７７０５にファンアウト（ｆａｎｎｅｄ−ｏｕｔ）される。例えば、ＢＬ０＿ＬがビットラインＢＬ０−ＬＡ、ＢＬ０＿ＬＢ、ＢＬ０−ＬＣセグメント、及び他のビットラインセグメント（図示せず）を相互接続し、これらビットラインセグメントをＢＬドライバ及び検知回路７７０５に連結する。また、ＢＬＮ＿Ｌは、ビットラインＢＬＮ−ＬＡ、ＢＬＮ＿ＬＢ、ＢＬＮ−ＬＣセグメント及び、その他ビットラインセグメント（図示せず）を相互接続し、これらビットラインセグメントをＢＬドライバ及び検知回路７７０５に連結する。また、ＢＬ０＿Ｒは、ビットラインＢＬ０−ＲＡ、ＢＬ０＿ＲＢ、ＢＬ０−ＲＣセグメント及びその他ビットラインセグメント（図示せず）を相互接続し、これらビットラインセグメントをＢＬドライバ及び検知回路７７０５に連結する。また、ＢＬＮ＿Ｒは、ビットラインＢＬＮ−ＲＡ、ＢＬＮ＿ＲＢ、ＢＬＮ−ＲＣセグメント、及びその他ビットラインセグメント（図示せず）を相互接続し、これらビットラインセグメントをＢＬドライバ及び検知回路７７０５に連結する。
ＢＬドライバ及び検知回路７７０５は、図７７に示した積層型不揮発性メモリアレイ７７００内の積層レベルのうち任意のレベル上にビット位置を読み取り又は書き込みするために用いられ得る。また、ワードラインが支持回路及びインターコネクション７７０１（本例では図示せず）によって選択できる。
不揮発性メモリアレイを形成するとき、７００〜８００℃の温度範囲で約１時間ポリシリコン層をアニールすることは、粒界サイズを制御し、ステアリングダイオードに対する順方向電圧降下及び破壊電圧のような所望の電気的パラメータを達成するのに必要であり得る。３Ｄアレイの場合、そのようなアニールは、ＮＶ ＮＴブロックスイッチの形成前又は形成後に実行できる。積層型不揮発性メモリアレイ７７００を形成するためにメモリアレイを積層するとき、ＮＶ ＮＴブロックスイッチが形成された後にステアリングダイオード電気特性を改善するためには７００〜８００℃で１時間のアニールが必要である得が、これはダイオード層がＮＶ ＮＴブロックの上側にかけて整列されるためである。底部（下部レベル）コンタクト及び上部（上部レベル）コンタクト物質は、炭化物の形成なしに８００℃までの温度を許容する必要がある（ナノチューブは８００℃超過の温度にも耐えられることに留意されたい）。Ｐｔのようなブロックコンタクト物質を選択すれば、炭化物が形成されないように助けることができるが、これはＰｔが炭素内で不溶性であるためである。また、Ｍｏ、Ｃｒ、及びＮｂのような高融点物質を選択することでも炭化物形成を避けることができる。Ｍｏ及びＮｂ炭化物は、１０００℃よりも高い温度で形成され、Ｃｒ炭化物は１２００℃よりも高い温度で形成される。他の高融点金属も用いられ得る。炭化物を形成しない、又は８００℃よりも高い温度で炭化物を形成するコンタクト金属を選択することで、ダイオードがＮＶ ＮＴブロック及び関連コンタクトの上側及び／又は下側に整列される積層型不揮発性メモリアレイのアニールがコンタクト対ナノチューブ劣化なしに実施できる。従って、本発明の少なくとも一部の実施例は、劣化なしに高温加工を経ることができる。多様な金属及び炭素に関する状態図を様々な参照文献から見出すことができる。
本発明は、本質的な特性及び思想から逸脱することなく、他の特定形態で実現できる。それによって、本発明の実施例は、限定的ではなく、例示的なものとみなされる。例えば、上述した３Ｄ実施例を用いて、スタンドアロンメモリアレイを形成することもできる。また、上述した３Ｄをロジッグチップ内のエンベデッドメモリとして用いることもできる。代わりに、上述した３Ｄ実施例をロジッグチップ内の内臓メモリとして用いることもできる。また、少ない電力における性能改善のためにアドレス、タイミング、及びデータライン長がほとんど垂直配向されて距離が最も短くなるように、上述した３Ｄ実施例をロジッグチップ内の１つ以上のマイクロプロセッサの上側に積層することもできる。また、例えば、上述した実施例の多くは、最小技術ノードＦを基準に説明されている。最小の技術ノードによって許容される最小サイズでメモリ素子を製造するのが有用であるものの、実施例は最小技術ノードによって許容される任意のサイズ（例えば、最小フィーチャーサイズよりも大きいサイズ）に製造されることもある。
［参照文献］
本願に「引用する特許文献」という共同所有の下記特許文献には、ナノチューブ素子（ナノチューブファブリック製品及びスイッチ）を生成するための多様な技術、例えばナノチューブファブリックの生成及びパターニングするための技術が説明されており、参照のためにその全体内容をここに引用する。
米国特許出願第０９／９１５，０９３号（現在、米国特許第６，９１９，５９２号）、２００１年７月２５日出願、名称「Ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ Ｍｅｍｏｒｙ Ａｒｒａｙ Ｕｓｉｎｇ Ｎａｎｏｔｕｂｅ Ｒｉｂｂｏｎｓ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ Ｍａｋｉｎｇ Ｓａｍｅ」、
米国特許出願第０９／９１５，１７３号（現在、米国特許第６，６４３，１６５号）、２００１年７月２５日出願、名称「Ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ Ｍｅｍｏｒｙ Ｈａｖｉｎｇ Ｃｅｌｌ Ｓｅｌｅｃｔｉｏｎ Ｃｉｒｃｕｉｔｒｙ Ｃｏｎｓｔｒｕｃｔｅｄ Ｗｉｔｈ Ｎａｎｏｔｕｂｅ Ｔｅｃｈｎｏｌｏｇｙ」、
米国特許出願第０９／９１５，０９５号（現在、米国特許第６，５７４，１３０号）、２００１年７月２５日出願、名称「Ｈｙｂｒｉｄ Ｃｉｒｃｕｉｔ Ｈａｖｉｎｇ Ｎａｎｏｔｕｂｅ Ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ Ｍｅｍｏｒｙ」、
米国特許出願第１０／０３３，３２３号（現在、米国特許第６，９１１，６８２号）、２００１年１２月２８日出願、名称「Ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ Ｔｈｒｅｅ−Ｔｒａｃｅ Ｊｕｎｃｔｉｏｎ Ｄｅｖｉｃｅｓ」、
米国特許出願第１０／０３３，０３２号（現在、米国特許第６，７８４，０２８号）、２００１年１２月２８日出願、名称「Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ Ｔｈｒｅｅ−Ｔｒａｃｅ Ｊｕｎｃｔｉｏｎ Ｄｅｖｉｃｅｓ」、
米国特許出願第１０／１２８，１１８号（現在、米国特許第６，７０６，４０２号）、２００２年４月２３日出願、名称「Ｎａｎｏｔｕｂｅ Ｆｉｌｍｓ ａｎｄ Ａｒｔｉｃｌｅｓ」、
米国特許出願第１０／１２８，１１７号（現在、米国特許第６，８３５，５９１号）、２００２年４月２３日出願、名称「Ｍｅｔｈｏｄｓ ｏｆ Ｎａｎｏｔｕｂｅ Ｆｉｌｍｓ ａｎｄ Ａｒｔｉｃｌｅｓ」、
米国特許出願第１０／３４１，００５号、２００３年１月１３日出願、名称「Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｃａｒｂｏｎ Ｎａｎｏｔｕｂｅ Ｆｉｌｍｓ，Ｌａｙｅｒｓ，Ｆａｂｒｉｃｓ，Ｒｉｂｂｏｎｓ，Ｅｌｅｍｅｎｔｓ ａｎｄ Ａｒｔｉｃｌｅｓ」、
米国特許出願第１０／３４１，０５５号、２００３年１月１３日出願、名称「Ｍｅｔｈｏｄｓ ｏｆ Ｕｓｉｎｇ Ｔｈｉｎ Ｍｅｔａｌ Ｌａｙｅｒｓ Ｔｏ Ｍａｋｅ Ｃａｒｂｏｎ Ｎａｎｏｔｕｂｅ Ｆｉｌｍｓ，Ｌａｙｅｒｓ，Ｆａｂｒｉｃｓ，Ｒｉｂｂｏｎｓ，Ｅｌｅｍｅｎｔｓ ａｎｄ Ａｒｔｉｃｌｅｓ」、
米国特許出願第１０／３４１，０５４号、２００３年１月１３日出願、名称「Ｍｅｔｈｏｄｓ ｏｆ Ｕｓｉｎｇ Ｐｒｅ−ｆｏｒｍｅｄ Ｎａｎｏｔｕｂｅｓ Ｔｏ Ｍａｋｅ Ｃａｒｂｏｎ Ｎａｎｏｔｕｂｅ Ｆｉｌｍｓ，Ｌａｙｅｒｓ，Ｆａｂｒｉｃｓ，Ｒｉｂｂｏｎｓ，Ｅｌｅｍｅｎｔｓ ａｎｄ Ａｒｔｉｃｌｅｓ」、
米国特許出願第１０／３４１，１３０号、２００３年１月１３日出願、名称「Ｃａｒｂｏｎ Ｎａｎｏｔｕｂｅ Ｆｉｌｍｓ，Ｌａｙｅｒｓ，Ｆａｂｒｉｃｓ，Ｒｉｂｂｏｎｓ，Ｅｌｅｍｅｎｔｓ ａｎｄ Ａｒｔｉｃｌｅｓ」、
米国特許出願第１０／８６４，１８６号（米国特許公報第２００５／００６２０３５号）、２００４年６月９日出願、名称「Ｎｏｎ−ｖｏｌａｔｉｌｅ Ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｄｅｖｉｃｅｓ ａｎｄ Ｃｉｒｃｕｉｔｓ ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｆｏｒｍｉｎｇ Ｓａｍｅ」、
米国特許出願第１０／７７６，０５９号（米国特許公報第２００４／０１８１６３０号）、２００４年２月１１日出願、名称「Ｄｅｖｉｃｅｓ Ｈａｖｉｎｇ Ｈｏｒｉｚｏｎｔａｌｌｙ−Ｄｉｓｐｏｓｅｄ Ｎａｎｏｆａｂｒｉｃ Ａｒｔｉｃｌｅｓ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ ｔｈｅ Ｓａｍｅ」、
米国特許出願第１０／７７６，５７２号（現在、米国特許第６，９２４，５３８号）、２００４年２月１１日出願、名称「Ｄｅｖｉｃｅｓ Ｈａｖｉｎｇ Ｖｅｒｔｉｃａｌｌｙ−Ｄｉｓｐｏｓｅｄ Ｎａｎｏｆａｂｒｉｃ Ａｒｔｉｃｌｅｓ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ ｔｈｅ Ｓａｍｅ」、
米国特許出願第１０／９３６，１１９号（米国特許公報第２００５／０１２８７８８号）、名称「Ｐａｔｔｅｒｎｅｄ Ｎａｎｏｓｃｏｐｉｃ Ａｒｔｉｃｌｅｓ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ ｔｈｅ Ｓａｍｅ」。

Claims (216)

  1. 第１及び第２端子と、
    陰極及び陽極を含み、前記第１導電端子に印加される電気刺激に応答して、前記陰極と前記陽極の間に導電経路を形成することができる半導体素子と、
    前記半導体性素子と電気的に導通するナノチューブファブリック部材を含むナノチューブスイッチング素子であって、前記ナノチューブファブリック部材は、前記半導体素子と前記第２端子の間に配置されて、その間で導電経路を形成することができる、ナノチューブスイッチング素子と、
    を備える不揮発性ナノチューブダイオードデバイスであって、
    前記第１及び第２端子に対する電気刺激は、複数のロジッグ状態をもたらす、不揮発性ナノチューブダイオードデバイス。
  2. 前記複数のロジッグ状態のうち第１ロジッグ状態で、前記第１及び第２端子の間の導電経路が実質的に無効にされ、前記複数のロジッグ状態のうち第２ロジッグ状態で、前記第１及び第２端子の間の導電経路が有効にされる、請求項１に記載の不揮発性ナノチューブダイオードデバイス。
  3. 前記第１ロジッグ状態で、前記ナノチューブ部材は、相対的に高い抵抗を有し、前記第２ロジッグ状態で、前記ナノチューブ部材は、相対的に低い抵抗を有する、請求項２に記載の不揮発性ナノチューブダイオードデバイス。
  4. 前記ナノチューブファブリック部材は、非整列ナノチューブの不織網を含む、請求項３に記載の不揮発性ナノチューブダイオードデバイス。
  5. 前記第２ロジッグ状態で、前記非整列ナノチューブの不織網は、前記半導体素子と前記第２端子の間の少なくとも１つの電気導電経路を含む、請求項４に記載の不揮発性ナノチューブダイオードデバイス。
  6. 前記ナノチューブファブリック部材が多層ファブリックを含む、請求項４に記載の不揮発性ナノチューブダイオードデバイス。
  7. 前記第１及び第２端子の間の閾値電圧以上で、前記半導体素子は、前記陽極から前記陰極へ電流を流動させることができ、前記第１及び第２端子の間の閾値電圧未満で、前記半導体素子は、前記陽極から前記陰極へ電流を流動させることができない、請求項１に記載の不揮発性ナノチューブダイオードデバイス。
  8. 前記第１ロジッグ状態で、前記陽極と前記第２端子の間の導電経路が無効にされる、請求項２に記載の不揮発性ナノチューブダイオードデバイス。
  9. 前記第２ロジッグ状態で、前記陽極と前記第２端子の間の導電経路が有効にされる、請求項２に記載の不揮発性ナノチューブダイオードデバイス。
  10. 前記ナノチューブファブリック部材と前記半導体素子の間に配置され、その間で電気導通経路を提供する導電性コンタクトを更に含む、請求項２に記載の不揮発性ナノチューブダイオードデバイス。
  11. 前記第１端子は、前記陽極と電気的に導通し、前記陰極は、前記ナノチューブスイッチング素子の前記導電性コンタクトと電気的に導通する、請求項１０に記載の不揮発性ナノチューブダイオードデバイス。
  12. 前記第２ロジッグ状態のとき、前記デバイスは、前記第１端子から前記第２端子へ実質的に流れる電流を伝達することができる、請求項１１に記載の不揮発性ナノチューブダイオードデバイス。
  13. 前記第１端子は、前記陰極と電気的に導通し、前記陽極は、前記ナノチューブスイッチング素子の導電性コンタクトと電気的に導通する、請求項１０に記載の不揮発性ナノチューブダイオードデバイス。
  14. 前記第２ロジッグ状態のとき、前記デバイスは、前記第２端子から前記第１端子へ実質的に流れる電流を伝達することができる、請求項１３に記載の不揮発性ナノチューブダイオードデバイス。
  15. 前記陽極が導電性物質を含み、前記陰極がｎ型半導体物質を含む、請求項１に記載の不揮発性ナノチューブダイオードデバイス。
  16. 前記陽極がｐ型半導体物質を含み、前記陰極がｎ型半導体物質を含む、請求項１０に記載の不揮発性ナノチューブダイオードデバイス。
  17. 第１及び第２端子と、
    ソース、ドレイン、前記ソース及び前記ドレインのうち１つと電気的に導通するゲート、及び前記ソースとドレインの間に配置されたチャネルを有する半導体電界効果素子であって、前記ゲートが前記ソースと前記ドレインの間のチャネル内に電気導電経路を制御可能に形成することができる、半導体電界効果素子と、
    ナノチューブファブリック部材及び導電性コンタクトを備えるナノチューブスイッチング素子であって、前記ナノチューブファブリック部材が前記導電性コンタクトと前記第２端子の間に配置されて、その間で電気導電経路を形成することができる、ナノチューブスイッチング素子と、
    を備える２端子不揮発性状態デバイスであって、
    前記第１端子は、前記ソース及び前記ドレインのうち一方と電気的に導通し、前記ソースとドレインのうち他方は、前記導電性コンタクトと電気的に導通し、
    前記第１及び第２導電端子に対する第１の電気刺激セットが前記第１ロジッグ状態をもたらし、前記第１及び第２導電端子に対する第２の電気刺激セットが第２ロジッグ状態をもたらす、２端子不揮発性状態デバイス。
  18. 前記第１ロジッグ状態は、前記第１及び第２端子の間の相対的な非導電経路に対応し、前記第２ロジッグ状態は、前記第１及び第２端子の間の導電経路に対応する、請求項１７に記載の不揮発性状態デバイス。
  19. 前記第１の電気刺激セットは、前記ナノチューブファブリック部材内の相対的高い抵抗状態をもたらし、前記第２の電気刺激セットは、前記ナノチューブファブリック部材内の相対的低い抵抗状態をもたらす、請求項１７に記載の不揮発性状態デバイス。
  20. 前記ナノチューブファブリック部材が非整列ナノチューブの不織網を含む、請求項１９に記載の不揮発性状態デバイス。
  21. 前記ナノチューブファブリック部材が多層ファブリックを含む、請求項２０に記載の不揮発性状態デバイス。
  22. 前記第２の電気刺激セットに応答して、前記非整列ナノチューブの不織網が前記導電性コンタクトと前記半導体電界効果素子の間の少なくとも１つの電気導電経路を提供する、請求項２０に記載の不揮発性状態デバイス。
  23. 前記第２の電気刺激セットに応答して、前記ソースと前記ドレインの間の導電経路が前記導電性チャネルに形成される、請求項１７に記載の不揮発性状態デバイス。
  24. 前記半導体電界効果素子がＰＦＥＴを含む、請求項１７に記載の不揮発性状態デバイス。
  25. 前記半導体電界効果素子がＮＦＥＴを含む、請求項１７に記載の不揮発性状態デバイス。
  26. 前記半導体電界効果素子のソースが前記第１端子と電気的に導通し、前記ドレインが前記ナノチューブスイッチング素子の導電性コンタクトと電気的に導通する、請求項１７に記載の不揮発性状態デバイス。
  27. 前記半導体電界効果素子のドレインが前記第１端子と電気的に導通し、前記ソースが前記ナノチューブスイッチング素子の導電性コンタクトと電気的に導通する、請求項１７に記載の不揮発性状態デバイス。
  28. 入力電圧ソースと、
    出力電圧端子及び基準電圧端子と、
    抵抗素子と、
    第１及び第２端子、
    前記第１端子と電気的に導通する半導体素子、及び
    前記半導体素子と前記第２端子の間に配置され、その間で電気刺激を伝達することができるナノチューブスイッチング素子、
    を含む不揮発性ナノチューブダイオードデバイスと、
    を備える電圧選択回路であって、
    前記不揮発性ナノチューブダイオードデバイスは、前記第１及び第２端子の間で電気刺激を伝達することができ、
    前記抵抗素子は、前記入力電圧ソースと前記出力電圧端子の間に配置され、前記不揮発性ナノチューブダイオードデバイスは、前記出力電圧端子と前記基準電圧端子の間に配置されて、その間で電気的に導通し、
    前記電圧選択回路は、前記入力電圧ソース及び基準電圧端子における電気的刺激に応答して、前記不揮発性ナノチューブダイオードが前記第１及び第２端子の間における電気的刺激の伝達を実質的に防止するとき、第１出力電圧レベルを提供することができ、前記電圧選択回路は、前記入力電圧ソース及び基準電圧端子における電気的刺激に応答して、前記不揮発性ナノチューブダイオードが前記第１及び第２端子の間における電気的刺激を伝達するとき、第２出力電圧レベルを提供することができる、電圧選択回路。
  29. 前記半導体素子が陽極及び陰極を含み、前記陽極は前記第１端子と電気的に導通し、前記陰極は前記ナノチューブスイッチング素子と導通する、請求項２８に記載の電圧選択回路。
  30. 前記半導体素子は、前記第１端子と導通するソース領域、前記ナノチューブスイッチング素子と電気的に導通するドレイン領域、前記ソース領域とドレイン領域のうち１つと電気的に導通するゲート領域、及び前記ゲート領域に対する電気刺激に応答し、前記ソースと前記ドレインの間の電気導電経路を制御可能に形成及び形成しないことができるチャネル領域を有する電界効果素子を含む、請求項２８に記載の電圧選択回路。
  31. 前記第１出力電圧レベルが前記入力電圧ソースと実質的に均等する、請求項２８に記載の電圧選択回路。
  32. 前記第２出力電圧レベルが前記基準電圧端子と実質的に均等する、請求項２８に記載の電圧選択回路。
  33. 前記ナノチューブスイッチング素子は、高抵抗状態及び低抵抗状態が可能なナノチューブファブリック部材を含む、請求項２８に記載の電圧選択回路。
  34. 前記ナノチューブファブリック部材の高抵抗状態が前記抵抗素子の抵抗よりも実質的に高く、前記ナノチューブファブリック部材の低抵抗状態が前記抵抗素子の抵抗よりも実質的に低い、請求項３３に記載の電圧選択回路。
  35. 前記第１出力電圧レベルは、部分的に、抵抗素子の相対抵抗及び前記ナノチューブファブリック部材の高抵抗状態によって決定され、前記第２出力電圧レベルは、部分的に、抵抗素子の相対抵抗及び前記ナノチューブファブリック部材の低抵抗状態によって決定される、請求項３３に記載の電圧選択回路。
  36. 基板と、
    前記基板にかけて配置された半導体素子であって、陽極と陰極を有し、前記陽極と前記陰極の間の電気導電経路を形成することができる半導体素子と、
    前記半導体素子にかけて配置されたナノチューブスイッチング素子であって、複数の抵抗状態を有することができるナノチューブファブリック素子及び導電性コンタクトを含む、ナノチューブスイッチング素子と、
    前記導電性コンタクト対して離隔して配置された導電端子と、
    を備える不揮発性ナノチューブダイオードであって、
    前記ナノチューブファブリック素子が前記導電性コンタクトとの間に配置されて、前記導電性コンタクトと電気的に導通し、前記導電性コンタクトが前記陰極と電気的に導通し、
    前記陽極及び導電端子に印加された電気刺激に応答して、前記不揮発性ナノチューブダイオードが前記陽極と導電端子の間の電気導電経路を形成することができる、不揮発性ナノチューブダイオード。
  37. 前記陽極が導電体物質を含み、前記陰極が半導体物質を含む、請求項３６に記載の不揮発性ナノチューブダイオード。
  38. 前記陽極物質が、Ａｌ、Ａｇ、Ａｕ、Ｃａ、Ｃｏ、Ｃｒ、Ｃｕ、Ｆｅ、Ｉｒ、Ｍｇ、Ｍｏ、Ｎａ、Ｎｉ、Ｏｓ、Ｐｂ、Ｐｄ、Ｐｔ、Ｒｂ、Ｒｕ、Ｔｉ、Ｗ、Ｚｎ、ＣｏＳｉ２、ＭｏＳｉ２、Ｐｄ２Ｓｉ、ＰｔＳｉ、ＲｂＳｉ２、ＴｉＳｉ２、ＷＳｉ２、ＺｒＳｉ２のうち少なくとも１つを含む、請求項３７に記載の不揮発性ナノチューブダイオード。
  39. 前記半導体素子がショットキーバリアダイオードを含む、請求項３７に記載の不揮発性ナノチューブダイオード。
  40. 前記基板と前記陽極の間に配置される第２導電端子を更に含み、前記第２導電端子は、前記陽極と電気的に導通して、前記第２導電端子と前記導電端子における電気的刺激に応答し、前記不揮発性ナノチューブダイオードは、前記第２導電端子と前記導電端子の間の電気導電経路を形成することができる、請求項３６に記載の不揮発性ナノチューブダイオード。
  41. 前記陽極は第１類型の半導体物質を含み、前記陰極領域は第２類型の半導体物質を含む、請求項４０に記載の不揮発性ナノチューブダイオード。
  42. 前記第１類型の半導体物質が正にドープされ、前記第２類型の半導体物質が負にドープされ、前記半導体素子がＰＮジャンクションを形成する、請求項４０に記載の不揮発性ナノチューブダイオード。
  43. 前記ナノチューブファブリック素子が実質的に垂直配置される、請求項３６に記載の不揮発性ナノチューブダイオード。
  44. 前記ナノチューブファブリック素子が実質的に水平配置される、請求項３６に記載の不揮発性ナノチューブダイオード。
  45. 前記ナノチューブファブリック素子が不織網の多層ファブリックを含む、請求項３６に記載の不揮発性ナノチューブダイオード。
  46. 前記ナノチューブファブリック素子の厚さが約２０ｎｍ〜約２００ｎｍである、請求項４５に記載の不揮発性ナノチューブダイオード。
  47. 前記導電性コンタクトが前記ナノチューブファブリック素子の下部表面と実質的に同一平面内に配置され、前記導電端子が前記ナノチューブファブリック素子の上部表面と実質的に同一平面内に配置される、請求項４５に記載の不揮発性ナノチューブダイオード。
  48. 前記半導体素子が電界効果トランジスタである、請求項３６に記載の不揮発性ナノチューブダイオード。
  49. 基板と、
    前記基板にかけて配置された導電端子と、
    前記導電端子にかけて配置された半導体素子であって、陰極と陽極を有し、前記陰極と前記陽極の間の電気導電経路を形成することができる半導体素子と、
    前記半導体素子にかけて配置されたナノチューブスイッチング素子であって、複数の抵抗状態を有することができるナノチューブファブリック素子及び導電性コンタクトを含む、ナノチューブスイッチング素子と、
    を備える不揮発性ナノチューブダイオードであって、
    前記ナノチューブファブリック素子は、前記陽極と前記導電性コンタクトの間に配置されて、その間で電気的に導通し、前記陰極は、導電端子と電気的に導通し、
    前記陽極及び導電端子に印加された電気刺激に応答して、前記不揮発性ナノチューブダイオードが前記導電端子と前記導電性コンタクトの間の電気導電経路を形成することができる、不揮発性ナノチューブダイオード。
  50. 前記陽極が導電体物質を含み、前記陰極が半導体物質を含む、請求項４９に記載の不揮発性ナノチューブダイオード。
  51. 前記陽極物質が、Ａｌ、Ａｇ、Ａｕ、Ｃａ、Ｃｏ、Ｃｒ、Ｃｕ、Ｆｅ、Ｉｒ、Ｍｇ、Ｍｏ、Ｎａ、Ｎｉ、Ｏｓ、Ｐｂ、Ｐｄ、Ｐｔ、Ｒｂ、Ｒｕ、Ｔｉ、Ｗ、Ｚｎ、ＣｏＳｉ２、ＭｏＳｉ２、Ｐｄ２Ｓｉ、ＰｔＳｉ、ＲｂＳｉ２、ＴｉＳｉ２、ＷＳｉ２、ＺｒＳｉ２のうち少なくとも１つを含む、請求項５０に記載の不揮発性ナノチューブダイオード。
  52. 前記半導体素子がショットキーバリアダイオードを含む、請求項５０に記載の不揮発性ナノチューブダイオード。
  53. 前記陽極と不織ナノチューブファブリックのパターニングされた領域との間に配置されて、その間の電気導電経路を提供する第２導電端子を更に含む、請求項４９に記載の不揮発性ナノチューブダイオード。
  54. 前記陽極が第１類型の半導体物質を含み、前記陰極領域が第２類型の半導体物質を含む、請求項５３に記載の不揮発性ナノチューブダイオード。
  55. 前記第１類型の半導体物質が正にドープされ、前記第２類型の半導体物質が負にドープされ、前記半導体素子がＰＮジャンクションを形成する、請求項５３に記載の不揮発性ナノチューブダイオード。
  56. 前記ナノチューブファブリック素子が実質的に垂直配置される、請求項４９に記載の不揮発性ナノチューブダイオード。
  57. 前記ナノチューブファブリック素子が実質的に水平配置される、請求項４９に記載の不揮発性ナノチューブダイオード。
  58. 前記ナノチューブファブリック素子は、厚さが約０．５〜約２０ナノメートルである不織ナノチューブ層を含む、請求項４９に記載の不揮発性ナノチューブダイオード。
  59. 前記ナノチューブファブリック素子が不織多層ファブリックを含む、請求項４９に記載の不揮発性ナノチューブダイオード。
  60. 前記導電性コンタクトが前記ナノチューブファブリック素子の下部表面と実質的に同一平面内に配置され、前記導電端子が前記ナノチューブファブリック素子の上部表面と実質的に同一平面内に配置される、請求項５９に記載の不揮発性ナノチューブダイオード。
  61. 前記半導体素子が電界効果トランジスタを含む、請求項４９に記載の不揮発性ナノチューブダイオード。
  62. 複数のワードラインと、
    複数のビットラインと、
    ワードライン及びビットラインに対する電気刺激にそれぞれ応答する複数のメモリセルと、
    を備えるメモリアレイであって、
    それぞれの前記メモリセルは、第１及び第２端子、半導体ダイオード素子、及びナノチューブファブリック部材を含む２端子不揮発性ナノチューブスイッチングデバイスを含み、前記半導体ダイオード及びナノチューブ部材が前記第１及び第２端子の間に配置され、その間で電気的に導通し、
    前記ナノチューブファブリック部材は、複数の抵抗状態を有することができ、
    前記第１端子は、１つのワードラインにカップリングされ、前記第２端子は、１つのビットラインにカップリングされ、前記第１及び第２端子に印加される電気刺激は、前記ナノチューブファブリック部材の抵抗状態を変化させることができ、
    メモリ操作回路は、前記複数のビットラインのうち各ビットラインと前記複数のワードラインのうち各ワードラインに動作的にカップリングされ、
    前記操作回路は、対応する第１及び第２端子のそれぞれに選択された電気刺激を印加するために、前記セルにカップリングされたビットライン及びワードラインのうち少なくとも１つを活性化させることで、前記セルのそれぞれを選択することができ、
    前記操作回路は、選択されたメモリセルのナノチューブファブリック部材の抵抗状態を更に検出することができ、前記ナノチューブファブリック部材内の選択された抵抗状態を制御可能に誘導するために、前記抵抗状態に応答して対応する第１及び第２端子のそれぞれに印加される電気刺激を調整することができ、
    前記各メモリセルのナノチューブファブリック部材の選択された抵抗状態は、前記メモリセルの情報状態に対応する、メモリアレイ。
  63. 前記各メモリセルは、対応する第１及び第２端子のそれぞれに印加された電気刺激に応答して、対応情報状態を不揮発的に記憶する、請求項６２に記載のメモリアレイ。
  64. 前記半導体ダイオード素子が陰極及び陽極を含み、前記陽極は前記第２端子と電気的に導通し、前記陰極は前記ナノチューブスイッチング素子と電気的に導通する、請求項６２に記載のメモリアレイ。
  65. 前記陰極が第１半導体物質を含み、前記陽極が第２半導体物質を含む、請求項６４に記載のメモリアレイ。
  66. 前記半導体ダイオード素子が陰極及び陽極を含み、前記陰極は前記第１端子と電気的に導通し、前記陽極は前記ナノチューブスイッチング素子と電気的に導通する、請求項６２に記載のメモリアレイ。
  67. 前記陰極が第１半導体物質を含み、前記陽極が第２半導体物質を含む、請求項６６に記載のメモリアレイ。
  68. 前記陰極が半導体物質を含み、前記陽極が導電性物質を含んで、前記ナノチューブファブリック部材に対する導電性コンタクトを形成する、請求項６６に記載のメモリアレイ。
  69. 前記半導体ダイオード素子とナノチューブファブリック部材の間に位置される導電性コンタクトを更に含む、請求項６２に記載のメモリアレイ。
  70. 前記ナノチューブファブリック部材が前記第１及び第２端子のうち１つと前記第１導電性コンタクトとの間の少なくとも１つの電気導電経路を提供することができる非整列型ナノチューブのネットワークを含む、請求項６９に記載のメモリアレイ。
  71. 前記ナノチューブファブリック部材が多層ナノチューブファブリックを含む、請求項６９に記載のメモリアレイ。
  72. 前記多層ナノチューブ部材が前記第１及び第２導電端子のうち１つと導電性コンタクトとの間の間隔を規定する厚さを有する、請求項７１に記載のメモリアレイ。
  73. 前記複数のメモリセルが積層メモリセルの複数の対を含み、
    前記積層メモリセルの各対内の第１メモリセルは、第１ビットラインの上側で前記第１ビットラインと電気的に導通するように配置され、前記ワードラインは、前記第１メモリセルの上側で前記第１メモリセルと電気的に導通するように配置され、
    前記積層メモリセルの各対内の第２メモリセルは、前記ワードラインの上側で前記ワードラインと電気的に導通するように配置され、第２ビットラインは、前記第２メモリセルの上側でその第２メモリセルと電気的に導通するように配置される、請求項６２に記載のメモリアレイ。
  74. 前記第１メモリセル内のナノチューブ部材の抵抗状態は、前記第２メモリセル内のナノチューブ部材の抵抗状態に実質的に影響を受けず、前記第２メモリセル内のナノチューブ部材の抵抗状態は、前記第１メモリセル内のナノチューブ部材の抵抗状態に実質的に影響を受けない、請求項７３に記載のメモリアレイ。
  75. 前記第１メモリセル内のナノチューブ部材の抵抗状態は、前記第２メモリセルを選択する前記操作回路に実質的に影響を受けず、前記第２メモリセル内のナノチューブ部材の抵抗状態は、前記第１メモリセルを選択する前記操作回路による抵抗状態に実質的に影響を受けない、請求項７３に記載のメモリアレイ。
  76. 前記第１メモリセル内のナノチューブ部材の抵抗状態は、前記第２メモリセルのナノチューブファブリック部材の抵抗状態を検出する前記操作回路に実質的に影響を受けず、前記第２メモリセル内のナノチューブ部材の抵抗状態は、前記第１メモリセルのナノチューブファブリック部材の抵抗状態を検出する前記操作回路による抵抗状態に実質的に影響を受けない、請求項７３に記載のメモリアレイ。
  77. 前記第１メモリセル内のナノチューブ部材の抵抗状態は、前記第２メモリセルの対応する第１及び第２端子のそれぞれに印加される電気刺激を調整する前記操作回路に実質的に影響を受けず、前記第２メモリセル内のナノチューブ部材の抵抗状態は、前記第１メモリセルの対応する第１及び第２端子のそれぞれに印加される電気刺激を調整する前記操作回路による抵抗状態に実質的に影響を受けない、請求項７３に記載のメモリアレイ。
  78. 絶縁領域及び複数の導電性インターコネクトを更に含み、前記絶縁領域が前記メモリ操作回路の上側にかけて配置され、前記複数のメモリセルが前記絶縁領域の上側にかけて配置され、前記複数の導電性インターコネクトが前記メモリ操作回路を前記複数のビットライン及び複数のワードラインに動作的にカップリングする、請求項６２に記載のメモリアレイ。
  79. 前記電気刺激を調整することは、対応する第１及び第２端子のそれぞれに印加される電圧を漸進的に変化させることを含む、請求項６２に記載のメモリアレイ。
  80. 前記電圧を漸進的に変化させることは、電圧パルスを印加することを含む、請求項７９に記載のメモリアレイ。
  81. それぞれ次の電圧パルスの振幅が約２００ｍＶだけ漸進的に増大される、請求項８０に記載のメモリアレイ。
  82. 前記電気刺激を調整することは、対応する第１及び第２端子のうち少なくとも１つに供給される電流を変化させることを含む、請求項６２に記載のメモリアレイ。
  83. 前記ナノチューブファブリック部材の選択された抵抗状態を実質的に保存するために、前記ナノチューブファブリック部材内の選択された抵抗状態を制御可能に誘導した後、対応するビットライン及びワードラインからの電気刺激を実質的に除去することを更に含む、請求項６２に記載のメモリアレイ。
  84. 前記ナノチューブファブリック部材の抵抗状態を検出することは、対応ビットライン上の電気刺激の経時的な変化を検出することを更に含む、請求項６２に記載のメモリアレイ。
  85. 前記ナノチューブファブリック部材の抵抗状態を検出することは、対応ビットラインを介する電流流動を検出することを更に含む、請求項６２に記載のメモリアレイ。
  86. それぞれの２端子不揮発性ナノチューブスイッチングデバイスで、電流が前記第２端子から前記第１端子へ流動することができ、前記第１端子から前記第２端子へ流動することは実質的に防止される、請求項６２に記載のメモリアレイ。
  87. 対応する第１及び第２端子のそれぞれに電気刺激を印加することで、閾値電圧に達したとき、電流が前記第２端子から前記第１端子へ流動することができる、請求項８６に記載のメモリアレイ。
  88. 各メモリセルのナノチューブファブリック部材の選択された抵抗状態は、前記メモリセルの第１情報状態に対応する相対的に高い抵抗状態、及び前記メモリセルの第２情報状態に対応する相対的に低い抵抗状態のうち１つを含む、請求項８６に記載のメモリアレイ。
  89. 各メモリセルの第３情報状態は、電流が前記第２端子から前記第１端子へ流動することができる状態に相応し、各メモリセルの第４情報状態は、電流が前記第１端子から前記第２端子へ流動することを実質的に防止する状態に相応する、請求項８８に記載のメモリアレイ。
  90. 前記２端子不揮発性ナノチューブスイッチングデバイスは、前記第１及び第２端子の間の電圧極性に関係なく動作できる、請求項６２に記載のメモリアレイ。
  91. 前記２端子不揮発性ナノチューブスイッチングデバイスは、前記第１及び第２端子の間の電流流動の方向に関係なく動作できる、請求項６２に記載のメモリアレイ。
  92. 複数のメモリセルが積層メモリセルの複数の対を含み、
    前記積層メモリセルのそれぞれの対内の第１メモリセルは、第１ビットラインの上側に配置されて、前記第１ビットラインと電気的に導通し、前記ワードラインは、前記第１メモリセルの上側に配置されて、前記第１メモリセルと電気的に導通し、
    絶縁体物質が前記第１メモリセルの上側にかけて配置され、
    前記積層メモリセルのそれぞれの対内の第２メモリセルは、第２ワードラインの上側に配置されて、前記第２ワードラインと電気的に導通し、前記第２ワードラインは、前記絶縁体物質の上側に配置され、第２ビットラインは、前記第２メモリセルの上側に配置されて、前記第２メモリセルと電気的に導通する、請求項６２に記載のメモリアレイ。
  93. 複数のメモリセルが積層メモリセルの複数の対を含み、
    前記積層メモリセルのそれぞれの対内の第１メモリセルは、第１ビットラインの上側に配置されて、前記第１ビットラインと電気的に導通し、前記ワードラインは、前記第１メモリセルの上側に配置されて、前記第１メモリセルと電気的に導通し、
    絶縁体物質が前記第１メモリセルの上側にかけて配置され、
    前記積層メモリセルのそれぞれの対内の第２メモリセルは、第２ビットラインの上側に配置されて、前記第２ビットラインと電気的に導通し、前記第２ビットラインは、前記絶縁体物質の上側に配置され、第２ワードラインは、前記第２メモリセルの上側に配置されて、前記第２メモリセルと電気的に導通する、請求項６２に記載のメモリアレイ。
  94. 第１導電端子を備える基板を提供するステップと、
    前記第１導電端子の上側にかけて多層ナノチューブファブリックを堆積するステップと、
    前記多層ナノチューブファブリックの上側にかけて第２導電端子を堆積するステップと、を含み、
    前記ナノチューブファブリックは、前記第１及び第２導電端子の間の直接的な物理的かつ電気的コンタクトを防止するように選択された厚さ、密度、組成を有する、ナノチューブスイッチの製造方法。
  95. それぞれ実質的に同じ側方向寸法を有するように、前記第１及び第２導電端子と、前記多層ナノチューブファブリックをリソグラフィ的にパターニングするステップを更に含む、請求項９４に記載の方法。
  96. 前記第１及び第２導電端子と、前記多層ナノチューブファブリックのそれぞれが実質的に円形の側方向形状を有する、請求項９５記載の方法。
  97. 前記第１及び第２導電端子と、前記多層ナノチューブファブリックのそれぞれが実質的に長方形の側方向形状を有する、請求項９５記載の方法。
  98. 前記第１及び第２導電端子と、前記多層ナノチューブファブリックのそれぞれが約２００ｎｍ×２００ｎｍ、及び約２２ｎｍ×２２ｎｍの側方向寸法を有する、請求項９５記載の方法。
  99. 前記第１及び第２導電端子と、前記多層ナノチューブファブリックのそれぞれが約２２ｎｍ、及び約１０ｎｍの側方向寸法を有する、請求項９５記載の方法。
  100. 前記第１及び第２導電端子と、前記多層ナノチューブファブリックのそれぞれが１０ｎｍ未満の側方向寸法を有する、請求項９５記載の方法。
  101. 前記多層ナノチューブファブリックの厚さが約１０ｎｍ〜約２００ｎｍである、請求項９４記載の方法。
  102. 前記多層ナノチューブファブリックの厚さが約１０ｎｍ〜約５０ｎｍである、請求項９４記載の方法。
  103. 前記基板が前記第１導電端子下側のダイオードを含み、前記ダイオードが制御回路によってアドレッシングできる、請求項９４記載の方法。
  104. それぞれ実質的に同じ側方向寸法を有するように、前記第１及び第２導電端子、前記多層ナノチューブファブリック、及び前記ダイオードをリソグラフィ的にパターニングするステップを更に含む、請求項１０３記載の方法。
  105. 前記第２導電端子の上側にかけて第２ダイオードを設けるステップと、前記第２ダイオードの上側にかけて第３導電端子を堆積するステップと、前記第３導電端子の上側にかけて第２の多層ナノチューブファブリックを堆積するステップと、前記第２多層ナノチューブファブリックの上側にかけて第４導電端子を堆積するステップとを更に含む、請求項１０３記載の方法。
  106. それぞれ実質的に同じ側方向寸法を有するように、前記多層ナノチューブファブリック、前記ダイオード、及び前記導電端子をリソグラフィ的にパターニングするステップを更に含む、請求項１０５記載の方法。
  107. 前記ダイオードがＮ＋ポリシリコン層、Ｎポリシリコン層、導電体層を含む、請求項１０３記載の方法。
  108. 前記ダイオードがＮ＋ポリシリコン層、Ｎポリシリコン層、Ｐポリシリコン層を含む、請求項１０３記載の方法。
  109. 前記第２導電端子の上側にかけてダイオードを設けるステップを更に含み、前記ダイオードが制御回路によってアドレッシングできる、請求項９４記載の方法。
  110. ７００℃を超過する温度で前記ダイオードをアニールするステップを更に含む、請求項１０９記載の方法。
  111. それぞれ実質的に同じ側方向寸法を有するように、前記第１及び第２導電端子、前記多層ナノチューブファブリック、前記ダイオードをリソグラフィ的にパターニングするステップを更に含む、請求項１０９記載の方法。
  112. 前記基板が半導体電界効果トランジスタを含み、前記トランジスタの少なくとも一部が前記第１導電端子の下側に位置し、前記半導体電界効果トランジスタは、制御回路によってアドレッシングできる、請求項９４記載の方法。
  113. 前記多層ナノチューブファブリックを堆積するステップは、溶媒内に分散したナノチューブを前記第１導電端子上に散布するステップを含む、請求項９４記載の方法。
  114. 前記多層ナノチューブファブリックを堆積するステップは、溶媒内に分散したナノチューブを前記第１導電端子上にスピンコーティングするステップを含む、請求項９４記載の方法。
  115. 前記多層ナノチューブファブリックを堆積するステップは、溶媒内に分散したナノチューブ及びマトリックス物質の混合物を前記第１導電端子上に堆積するステップを含む、請求項９４記載の方法。
  116. 前記第２導電端子の堆積後に前記マトリックス物質を除去するステップを更に含む、請求項１１５記載の方法。
  117. 前記マトリックス物質がポリプロピレンカーボネートを含む、請求項１１５記載の方法。
  118. 前記第１及び第２導電端子のそれぞれは、Ｒｕ、Ｔｉ、Ｃｒ、Ａｌ、Ａｌ（Ｃｕ）、Ａｕ、Ｐｄ、Ｐｔ、Ｎｉ、Ｔａ、Ｗ、Ｃｕ、Ｍｏ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎ、ＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷ、ＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、ＴｉＳｉｘからなる群から独立して選択された導電性物質を含む、請求項９４記載の方法。
  119. 多孔性誘電体物質を前記多層ナノチューブファブリック上に堆積するステップを更に含む、請求項９４記載の方法。
  120. 前記多孔性誘電体物質がスピンオンガラス及びスピンオン低κ誘電体のうち１つを含む、請求項１１９記載の方法。
  121. 前記多層ナノチューブファブリック上に非多孔性誘電体物質を堆積するステップを更に含む、請求項９４記載の方法。
  122. 前記非多孔性誘電体物質が高κ誘電体を含む、請求項１２１記載の方法。
  123. 前記非多孔性誘電体物質が酸化ハフニウムを含む、請求項１２１記載の方法。
  124. 前記第２導電端子と電気的に導通するワードラインを設けるステップを更に含む、請求項９４記載の方法。
  125. 第１導電端子を有する基板を提供するステップと、
    前記第１導電端子の上側にかけて多層ナノチューブファブリックを堆積するステップと、
    前記多層ナノチューブファブリックの上側にかけて第２導電端子を堆積するステップであって、前記ナノチューブファブリックは、前記第１及び第２導電端子の間の直接的な物理的かつ電気的な接触を防止するように選択された厚さ、密度、組成を有する、第２導電端子を堆積するステップと、
    前記第１及び第２導電端子のうち１つの端子と電気的に接触するダイオードを設けるステップと、
    を含む、ナノチューブダイオードの製造方法。
  126. 前記多層ナノチューブファブリックを堆積した後に、前記ダイオードを設けるステップを更に含む、請求項１２５に記載の方法。
  127. ７００℃を超過する温度で前記ダイオードをアニールするステップを更に含む、請求項１２６に記載の方法。
  128. 前記第２導電端子の上側にかけて、及び前記第２導電端子と電気的に接触するように、前記ダイオードを配置するステップを更に含む、請求項１２５に記載の方法。
  129. 前記第１導電端子の下側で、及び前記第１導電端子と電気的に接触するように、ダイオードを配置するステップを更に含む、請求項１２５に記載の方法。
  130. それぞれ実質的に同じ側方向寸法を有するように、前記第１及び第２導電端子、前記多層ナノチューブファブリック、前記ダイオードをリソグラフィ的にパターニングするステップを更に含む、請求項１２５に記載の方法。
  131. 前記第１及び第２導電端子、前記多層ナノチューブファブリック、前記ダイオードが実質的に円形の側方向形状をそれぞれ有する、請求項１３０に記載の方法。
  132. 前記第１及び第２導電端子、前記多層ナノチューブファブリック、前記ダイオードがそれぞれ実質的に長方形の側方向形状を有する、請求項１３０に記載の方法。
  133. 前記第１及び第２導電端子と、前記多層ナノチューブファブリックのそれぞれは、約２００ｎｍ×２００ｎｍ〜約２２ｎｍ×２２ｎｍの側方向寸法を有する、請求項１３０に記載の方法。
  134. 第１導電端子と、
    多層ナノチューブファブリックを含むナノチューブブロックであって、前記ナノチューブブロックの少なくとも一部が前記第１導電端子の少なくとも一部の上側にかけて接触するように位置されるナノチューブブロックと、
    第２導電端子であって、前記第２導電端子の少なくとも一部が前記ナノチューブブロックの少なくとも一部の上側にかけて接触するように位置され、前記ナノチューブブロックが前記第１及び第２導電端子の間の直接的な物理的かつ電気的接触を防止するように構成されて整列される第２導電端子と、
    前記第１及び第２導電端子と電気的に導通し、電気刺激を印加することができる制御回路と、
    を備える不揮発性ナノチューブスイッチであって、
    前記ナノチューブブロックは、前記制御回路によって前記第１及び第２導電端子に印加される複数の対応電気刺激に応答して、複数の電子状態の間でスイッチングでき、
    前記複数の電子状態のそれぞれの互いに異なる電子状態の場合に、前記ナノチューブブロックは、対応する互いに異なる抵抗の電気経路を前記第１及び第２導電端子の間で提供する、不揮発性ナノチューブスイッチ。
  135. 実質的に前記ナノチューブブロック全体は、実質的に前記第１導電端子全体の上側にかけて位置され、実質的に前記第２導電端子全体は、実質的に前記ナノチューブブロック全体の上側にかけて位置される、請求項１３４に記載のスイッチ。
  136. 前記第１及び第２導電端子と、前記ナノチューブブロックのそれぞれが実質的に円形の側方向形状を有する、請求項１３５に記載のスイッチ。
  137. 前記第１及び第２導電端子と、前記ナノチューブブロックのそれぞれが実質的に長方形の側方向形状を有する、請求項１３５に記載のスイッチ。
  138. 前記第１及び第２導電端子と、前記ナノチューブブロックのそれぞれが約２００ｎｍ〜約２２ｎｍの側方向寸法を有する、請求項１３５に記載のスイッチ。
  139. 前記第１及び第２導電端子と、前記ナノチューブブロックのそれぞれが約２２ｎｍ〜約１０ｎｍの側方向寸法を有する、請求項１３５に記載のスイッチ。
  140. 前記第１及び第２導電端子と、前記ナノチューブブロックのそれぞれが約１０ｎｍ未満の側方向寸法を有する、請求項１３５に記載のスイッチ。
  141. 前記ナノチューブブロックの厚さが約１０ｎｍ〜約２００ｎｍである、請求項１３４に記載のスイッチ。
  142. 前記ナノチューブブロックの厚さが約１０ｎｍ〜約５０ｎｍである、請求項１３４に記載のスイッチ。
  143. 前記制御回路が前記第１導電端子と直接物理的に接触するダイオードを含む、請求項１３４に記載のスイッチ。
  144. 前記第１導電端子が前記ダイオードの上側にかけて位置される、請求項１４３に記載のスイッチ。
  145. 前記ダイオードが前記第２導電端子の上側にかけて位置される、請求項１４３に記載のスイッチ。
  146. 前記ダイオード、前記ナノチューブブロック、前記第１及び第２導電端子が実質的に同じ側方向寸法を有する、請求項１４３に記載のスイッチ。
  147. 前記ダイオードがＮ＋ポリシリコン層、Ｎポリシリコン層、導電体層を含む、請求項１４３に記載のスイッチ。
  148. 前記ダイオードがＮ＋ポリシリコン層、Ｎポリシリコン層、Ｐポリシリコン層を含む、請求項１４３に記載のスイッチ。
  149. 前記制御回路が前記第１導電端子と接触する半導体電界効果トランジスタを含む、請求項１３４に記載のスイッチ。
  150. 前記第１及び第２導電端子のそれぞれは、Ｒｕ、Ｔｉ、Ｃｒ、Ａｌ、Ａｌ（Ｃｕ）、Ａｕ、Ｐｄ、Ｐｔ、Ｎｉ、Ｔａ、Ｗ、Ｃｕ、Ｍｏ、Ａｇ、Ｉｎ、Ｉｒ、Ｐｂ、Ｓｎ、ＴｉＡｕ、ＴｉＣｕ、ＴｉＰｄ、ＰｂＩｎ、ＴｉＷ、ＲｕＮ、ＲｕＯ、ＴｉＮ、ＴａＮ、ＣｏＳｉｘ、ＴｉＳｉｘからなる群から独立して選択された導電性物質を含む、請求項１３４に記載のスイッチ。
  151. 前記ナノチューブブロックが多孔性誘電体物質を更に含む、請求項１３４に記載のスイッチ。
  152. 前記多孔性誘電体物質がスピンオンガラス及びスピンオン低κ誘電体のうち１つを含む、請求項１５１に記載のスイッチ。
  153. 前記ナノチューブブロックが非多孔性誘電体物質を更に含む、請求項１３４に記載のスイッチ。
  154. 前記非多孔性誘電体物質が酸化ハフニウムを含む、請求項１５３に記載のスイッチ。
  155. 複数のワードライン及び複数のビットラインと、
    複数のメモリセルと、
    を備える高密度メモリアレイであって、
    それぞれの前記メモリセルは、
    第１導電端子と、
    前記第１導電端子上側のナノチューブブロックであって、多層ナノチューブファブリックを含むナノチューブブロックと、
    前記ナノチューブブロックの上側にかけて前記複数のワードラインのうち１つのワードラインと電気的に導通する第２導電端子と、
    前記複数のビットラインのうち１つのビットラインと、第１及び第２導電端子のうち１つと電気的に導通するダイオードとを含み、
    前記ナノチューブブロックは、前記第１及び第２導電端子の間の間隔を規定する厚さを有し、
    前記各メモリセルのロジッグ状態は、前記メモリセルに連結されたワードライン及びビットラインのみの活性化によって選択できる、高密度メモリアレイ。
  156. 前記ダイオードが前記第１導電端子の下側に位置される、請求項１５５に記載のアレイ。
  157. 前記ダイオードが前記第２導電端子の上側にかけて位置される、請求項１５５に記載のアレイ。
  158. 前記ダイオード、前記第１及び第２導電端子、前記ナノチューブブロックの全てが実質的に同じ側方向寸法を有する、請求項１５５に記載のアレイ。
  159. 前記ダイオード、前記第１及び第２導電端子、前記ナノチューブブロックのそれぞれが実質的に円形の側方向形状を有する、請求項１５５に記載のアレイ。
  160. 前記ダイオード、前記第１及び第２導電端子、前記ナノチューブブロックのそれぞれが実質的に長方形の側方向形状を有する、請求項１５５に記載のアレイ。
  161. 前記ダイオード、前記第１及び第２導電端子、前記ナノチューブブロックのそれぞれが約２００ｎｍ〜約２２ｎｍの側方向寸法を有する、請求項１５５に記載のアレイ。
  162. 前記メモリセルが約２００ｎｍ〜約２２ｎｍだけ互いに離隔される、請求項１６１に記載のアレイ。
  163. 前記ダイオード、前記第１及び第２導電端子、前記ナノチューブブロックのそれぞれが約２２ｎｍ〜約１０ｎｍの側方向寸法を有する、請求項１５５に記載のアレイ。
  164. 前記アレイのメモリセルが２２０ｎｍ〜約１０ｎｍだけ互いに離隔される、請求項１６３に記載のアレイ。
  165. 前記アレイの一部メモリセルが互いに対して側方向に離隔され、前記アレイの他のメモリセルが相互に積層される、請求項１５５に記載のアレイ。
  166. 相互に積層されるアレイの一部メモリセルがビットラインを共有する、請求項１６５に記載のアレイ。
  167. 互いに対して側方向に離隔される前記アレイの一部メモリセルがワードラインを共有する、請求項１６６に記載のアレイ。
  168. 前記複数のワードラインが前記複数のビットラインに対して実質的に直交する、請求項１５５に記載のアレイ。
  169. 前記ナノチューブブロックの厚さが約１０ｎｍ〜約２００ｎｍである、請求項１５５に記載のアレイ。
  170. 前記ナノチューブブロックの厚さが約１０ｎｍ〜約５０ｎｍである、請求項１５５に記載のアレイ。
  171. 複数のワードライン及び複数のビットラインと、
    複数のメモリセルと、
    を備える高密度メモリアレイであって、
    それぞれの前記メモリセルは、
    第１導電端子と、
    前記第１導電端子上側のナノチューブブロックであって、多層ナノチューブファブリックを含むナノチューブブロックと、
    前記ナノチューブブロックの上側にかけて前記複数のビットラインのうち１つのビットラインと電気的に導通する第２導電端子と、
    前記複数のワードラインのうち１つのワードラインと電気的に導通するダイオードとを含み、
    前記ナノチューブブロックは、前記第１及び第２導電端子の間の間隔を規定する厚さを有し、
    前記各メモリセルのロジッグ状態は、前記メモリセルに連結されたワードライン及びビットラインのみの活性化によって選択できる、高密度メモリアレイ。
  172. 前記ダイオードが前記第１導電端子の下側に位置される、請求項１７１に記載のアレイ。
  173. 前記ダイオードが前記第２導電端子の上側にかけて位置される、請求項１７１に記載のアレイ。
  174. 前記ダイオード、前記第１及び第２導電端子、及び前記ナノチューブブロックが、全て実質的に同じ側方向寸法を有する、請求項１７１に記載のアレイ。
  175. 前記ダイオード、前記第１及び第２導電端子、及び前記ナノチューブブロックが、それぞれ実質的に円形の側方向形状を有する、請求項１７１に記載のアレイ。
  176. 前記ダイオード、前記第１及び第２導電端子、及び前記ナノチューブブロックが、それぞれ実質的に長方形の側方向形状を有する、請求項１７１に記載のアレイ。
  177. 前記ダイオード、前記第１及び第２導電端子、及び前記ナノチューブブロックが、それぞれ約２００ｎｍ〜約２２ｎｍの側方向寸法を有する、請求項１７１に記載のアレイ。
  178. 前記メモリセルが約２００ｎｍ〜約２２ｎｍだけ互いに離隔される、請求項１７１に記載のアレイ。
  179. 前記ダイオード、前記第１及び第２導電端子、及び前記ナノチューブブロックが、それぞれ約２２ｎｍ〜約１０ｎｍの側方向寸法を有する、請求項１７１に記載のアレイ。
  180. 前記アレイのメモリセルが２２０ｎｍ〜約１０ｎｍだけ互いに離隔される、請求項１７９に記載のアレイ。
  181. 前記アレイの一部メモリセルが互いに対して側方向に離隔され、前記アレイの他のメモリセルが相互に積層される、請求項１７１に記載のアレイ。
  182. 相互に積層される前記アレイの一部メモリセルがビットラインを共有する、請求項１８１に記載のアレイ。
  183. 互いに対して側方向に離隔される前記アレイの一部メモリセルがワードラインを共有する、請求項１８２に記載の高密度メモリアレイ。
  184. 前記複数のワードラインが前記複数のビットラインに対して実質的に直交する、請求項１７１に記載のアレイ。
  185. 前記ナノチューブブロックの厚さが約１０ｎｍ〜約２００ｎｍである、請求項１７１に記載のアレイ。
  186. 前記ナノチューブブロックの厚さが約１０ｎｍ〜約５０ｎｍである、請求項１７１に記載のアレイ。
  187. 複数のワードライン及び複数のビットラインと、
    複数のメモリセルの対と、
    を備える高密度メモリアレイであって、
    それぞれの前記メモリセルの対は、
    第１導電端子、前記第１導電端子上側の第１ナノチューブ素子、前記ナノチューブ素子上側の第２導電端子、及び前記第１及び第２導電端子のうち１つと、前記複数のビットラインのうち第１ビットラインとを電気的に導通する第１ダイオードを含む第１メモリセルと、
    第３導電端子、前記第１導電端子上側の第２ナノチューブ素子、前記ナノチューブ素子上側の第４導電端子、及び前記第３及び第４導電端子のうち１つと、前記複数のビットラインのうち第２ビットラインとを電気的に導通する第２ダイオードを含む第２メモリセルとを含み、
    前記第２メモリセルが前記第１メモリセルの上側に位置され、
    前記第１及び第２メモリセルが複数のワードラインのうち１つのワードラインを共有し、
    前記複数のメモリセルのそれぞれのメモリセルの対は、前記第１及び第２ビットラインと、共有されるワードラインにおける電気刺激に応答して、４つの互いに異なるロジッグ状態に対応する少なくとも４つの互いに異なる抵抗状態の間でスイッチングできる、高密度メモリアレイ。
  188. 複数のワードライン及び複数のビットラインと、
    複数のメモリセルの対と、
    を備える高密度メモリアレイであって、
    それぞれの前記メモリセルの対は、
    第１導電端子、前記第１導電端子上側の第１ナノチューブ素子、前記ナノチューブ素子上側の第２導電端子、及び前記第１及び第２導電端子のうち１つと、前記複数のワードラインのうち第１ワードラインとを電気的に導通する第１ダイオードを含む第１メモリセルと、
    第３導電端子、前記第１導電端子上側の第２ナノチューブ素子、前記ナノチューブ素子上側の第４導電端子、及び前記第３及び第４導電端子のうち１つと、前記複数のワードラインのうち第２ワードラインとを電気的に導通する第２ダイオードを含む第２メモリセルとを含み、
    前記第２メモリセルが前記第１メモリセルの上側に位置され、
    前記第１及び第２メモリセルが複数のビットラインのうち１つのビットラインを共有し、
    前記複数のメモリセルのそれぞれのメモリセルの対は、前記第１及び第２ワードラインと、共有されるビットラインにおける電気刺激に応答して、４つの互いに異なるロジッグ状態に対応する少なくとも４つの互いに異なる抵抗状態の間でスイッチングできる、高密度メモリアレイ。
  189. 半導体物質で形成された陰極と、
    ナノチューブで形成された陽極と、
    を備えるナノチューブダイオードであって、
    前記陰極及び陽極は、固定かつ直接物理的に接触され、
    前記陰極及び陽極に印加される十分な電気刺激が前記陰極と前記陽極の間の導電経路を生成するように、前記陰極及び前記陽極が構成されて整列される、ナノチューブダイオード。
  190. 前記陽極が複数の非整列ナノチューブを備える不織ナノチューブファブリックを含む、請求項１８９に記載のナノチューブダイオード。
  191. 前記不織ナノチューブファブリックは、厚さが約０．５〜約２０ナノメートルであるナノチューブ層を含む、請求項１９０に記載のナノチューブダイオード。
  192. 前記不織ナノチューブファブリックがナノチューブブロックを含む、請求項１９０に記載のナノチューブダイオード。
  193. 前記ナノチューブが金属ナノチューブ及び半導電性ナノチューブを含む、請求項１８９に記載のナノチューブダイオード。
  194. 前記陰極がｎ型半導体物質を含む、請求項１９３に記載のナノチューブダイオード。
  195. ショットキーバリアが、前記ｎ型半導体物質と前記金属ナノチューブの間に形成される、請求項１９４に記載のナノチューブダイオード。
  196. ＰＮジャンクションが、前記ｎ型半導体物質と前記半導電性ナノチューブの間に形成される、請求項１９４に記載のナノチューブダイオード。
  197. ＰＮジャンクションが、前記ｎ型半導体物質と前記半導電性ナノチューブの間に形成される、請求項１９６に記載のナノチューブダイオード。
  198. 前記ショットキーバリア及び前記ＰＮジャンクションが前記陰極と前記陽極の間で電気的に並列の導通経路を提供する、請求項１９７に記載のナノチューブダイオード。
  199. 不揮発性メモリセルと更に電気的に導通し、前記ナノチューブダイオードが前記不揮発性メモリセルへの電気刺激を制御することができる、請求項１８９に記載のナノチューブダイオード。
  200. 不揮発性ナノチューブスイッチと更に電気的に導通し、前記ナノチューブダイオードが前記不揮発性ナノチューブスイッチへの電気刺激を制御することができる、請求項１８９に記載のナノチューブダイオード。
  201. スイッチング素子の電気的ネットワークと更に電気的に導通し、前記ナノチューブダイオードが前記スイッチング素子の電気的ネットワークへの電気刺激を制御することができる、請求項１８９に記載のナノチューブダイオード。
  202. ストレージ素子と更に電気的に導通し、前記ナノチューブダイオードが電気刺激に応答して前記ストレージ素子を選択することができる、請求項１８９に記載のナノチューブダイオード。
  203. 前記ストレージ素子が不揮発性である、請求項２０２に記載のナノチューブダイオード。
  204. 集積回路と電気的に導通し、前記ナノチューブダイオードが前記集積回路のための整流器として動作できる、請求項１８９に記載のナノチューブダイオード。
  205. 導電端子と、
    前記導電端子の上側に配置されて、前記導電端子と電気的に導通し、陰極を形成する半導体素子と、
    前記半導体素子の上側に配置されて、前記半導体素子と固定の電気的に導通し、陽極を形成するナノチューブスイッチング素子と、
    を備えるナノチューブダイオードであって、
    前記ナノチューブスイッチング素子は複数の抵抗状態が可能な導電性コンタクト及びナノチューブファブリック素子を含み、
    前記導電性コンタクト及び導電端子に印加された十分な電気刺激に応答して、不揮発性ナノチューブダイオードが前記導電端子と前記導電性コンタクトの間の電気導電経路を形成し得るように、前記陰極及び陽極が構成されて整列される、ナノチューブダイオード。
  206. 前記ナノチューブファブリック素子がナノチューブのパターニングされた領域を含み、前記半導体素子がｎ型半導体物質を含む、請求項２０５記載のナノチューブダイオード。
  207. 前記ナノチューブのパターニングされた領域が金属ナノチューブ及び半導電性ナノチューブを含む、請求項２０６記載のナノチューブダイオード。
  208. ショットキーバリアが前記ナノチューブのパターニングされた領域を含む前記金属ナノチューブと前記ｎ型半導体物質の間に形成される、請求項２０７記載のナノチューブダイオード。
  209. ＰＮジャンクションが前記ナノチューブのパターニングされた領域を含む前記半導電性ナノチューブと前記ｎ型半導体物質の間に形成される、請求項２０８記載のナノチューブダイオード。
  210. 前記ショットキーバリア及び前記ＰＮジャンクションが前記導電端子と前記ナノチューブファブリック素子の間で電気的に並列の導通経路を提供する、請求項２０９記載のナノチューブダイオード。
  211. 不揮発性メモリセルと更に電気的に導通し、前記ナノチューブダイオードが前記不揮発性メモリセルへの電気刺激を制御することができる、請求項２０５記載のナノチューブダイオード。
  212. 不揮発性ナノチューブスイッチと電気的に導通し、前記ナノチューブダイオードが前記不揮発性ナノチューブスイッチへの電気刺激を制御することができる、請求項２０５記載のナノチューブダイオード。
  213. スイッチング素子の電気的ネットワークと更に電気的に導通し、前記ナノチューブダイオードが前記スイッチング素子の電気的ネットワークへの電気刺激を制御することができる、請求項２０５記載のナノチューブダイオード。
  214. ストレージ素子と更に電気的に導通し、前記ナノチューブダイオードが電気刺激に応答して前記ストレージ素子を選択することができる、請求項２０５記載のナノチューブダイオード。
  215. 前記ストレージ素子が不揮発性である、請求項２１４記載のナノチューブダイオード。
  216. 集積回路と更に電気的に導通し、前記ナノチューブダイオードが前記集積回路のための整流器として動作することができる、請求項２０５記載のナノチューブダイオード。
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