CN101558449B - 非易失性纳米管二极管 - Google Patents
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Abstract
在本发明的一方面，非易失性纳米管二极管器件包括：第一端子及第二端子；半导体元件，包括阴极及阳极，且能响应于施加至该第一导电端子的电刺激，在该阴极与阳极之间形成导电路径；以及纳米管开关元件，包括与该半导体元件电连通的纳米管结构制品，该纳米管结构制品设在该半导体元件与该第二端子之间，且能在该半导体元件与该第二端子之间形成导电路径，其中施加在该第一及第二端子上的电刺激造成多个逻辑状态。
Description
相关申请参考
本申请要求保护下列申请的美国专利法§119(e)下的利益，其全部内容通过引用结合于此：
2006年10月27日提交的美国临时专利申请No.60/855,109，题为″非易失性纳米管区块″(“Nonvolatile Nanotube Blocks”)；
2006年8月28日提交的美国临时专利申请No.60/840,586，题为″非易失性纳米管二极管″(“Nonvolatile Nanotube Diode”)；
2006年8月8日提交的美国临时专利申请No.60/836,437，题为″非易失性纳米管二极管″(“Nonvolatile Nanotube Diode”)；
2006年8月8日提交的美国临时专利申请No.60/836,343，题为″作为电子熔丝替换元件的可缩放非易失性纳米管开关″(“ScalableNonvolatile Nanotube Switches as Electronic Fuse Replacement Elements”)；
2007年3月16日提交的美国临时专利申请No.60/918,388，题为″使用非易失性纳米管区块的存储器元件与交叉点开关及其阵列″(“Memory Elements and Cross Point Switches and Arrays of Same UsingNonvolatile Nanotube Blocks”)；
本申请为下列申请的继续申请并要求美国专利法§120下的优先权，其全部内容通过引用结合于此：
2005年11月15日提交的美国专利申请No.11/280,786，题为″双端子纳米管器件与系统及其制造方法″(“Two-Terminal Nanotube Devices AndSystems And Methods Of Making Same”)；
2005年11月15日提交的美国专利申请No.11/274,967，题为″使用可改编程的电阻的纳米管的存储器阵列″(“Memory Arrays UsingNanotube Articles With Reprogrammable Resistance”)；及
2005年11月15日提交的美国专利申请No.11/280,599，题为″使用纳米管开关的非易失性阴影闩″(“Non-Volatile Shadow Latch Using A Nanotube Switch”)。
本申请相关于下列同时提交的申请，其全部内容通过引用结合于此：
美国专利申请No.(待宣布)，题为″具可缩放双端子纳米管开关的非易失性阻性存储器″(“Nonvolatile Resistive Memories Having ScalableTwo-Terminal Nanotube Switches”)；
美国专利申请No.(待宣布)，题为″作为电子熔丝替换元件的具可缩放非易失性纳米管开关的闩锁电路及操作电路″(“Latch Circuits andOperation Circuits Having Scalable Nonvolatile Nanotube Switches asElectronic Fuse Replacement Elements”)；
美国专利申请No.(待宣布)，题为″非易失性纳米管二极管与非易失性纳米管区块及其系统与其制造方法″(“Nonvolatile NanotubeDiodes and Nonvolatile Nanotube Blocks and Systems Using Same andMethods of Making Same”)；
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美国专利申请No.(待宣布)，题为″非易失性纳米管二极管与非易失性纳米管区块及其系统与其制造方法″(“Nonvolatile NanotubeDiodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods of Making Same”)；及
美国专利申请No.(待宣布)，题为″非易失性纳米管二极管与非易失性纳米管区块及其系统与其制造方法″(“Nonvolatile NanotubeDiodes and Nonvolatile Nanotube Blocks and Systems Using Same andMethods of Making Same”)。
技术领域
本发明涉及具有纳米管元件的非易失性开关器件，以及形成这些器件的方法。
现有技术的讨论
对于允许更大存储器功能的更高密度的存储器，有持续增加的需求，包括独立式及嵌入式，其范围为从数百KB至超过1GB的存储器。这些所需要具有越来越高的密度、贩卖数量越来越多、以及每位价格更低的更大的存储器向半导体行业提出挑战，以迅速地改进几何结构工艺特征。例如，这种需求将光刻技术推动至更小的线宽及间距尺寸、各层之间有相对应的经改进对准、诸如例如更小晶体管及储存元件的经改进的工艺特征/结构，但也包括容纳更大的存储器功能、或组合的存储器与逻辑功能所需的增加的芯片大小。由于更小的几何结构，对于更小大小的缺陷的敏感度增加，同时总缺陷密度必须显著地减少。
当转换至新的更高密度的技术节点时，光刻及相对应的工艺改变对逻辑电路与存储器支持电路而言，通常造成绝缘体与导体在X与Y方向尺寸减小0.7倍，或者面积缩减2倍。通常加入对该存储单元而言独特的工艺特征，从而导致除光刻改进所造成的面积缩减外额外面积缩减典型的0.7倍，以致存储单元达到约2.8倍的单元面积缩减。在DRAM中，例如，诸如埋入式沟槽或堆栈储存电容器的工艺特征改变用一电容器平板与形成在半导体衬底中的单元选择FET的源极之间的对应最优化单元接触手段引入。关于DRAM存储器所述的折衷方案类似于其它存储器类型，例如EPROM、EEPROM、以及闪存。
存储器效率通过比较位储存区与相对应的支持电路区的相应开销确定。相对于阵列储存区，支持电路区被最小化。对2-D存储器，即其中单元选择晶体管形成于半导体衬底中的存储器而言，为了转换至更高密度的新技术节点(新 一代技术)，位区的缩减可能超过支持电路区，如以上关于其中位区缩减2.8倍同时支持电路区缩减2倍的存储器示例所进一步描述地。为了保持存储器效率，存储器架构可被改变以制造更大的子阵列，即每一字线具有更多位以及每一位线具有更多位的子阵列。为了持续改进存储器效能同时抑制功率消耗，新的存储器架构使用全局及局部(分段的)字线与全局及局部(分段的)位线架构，以容纳每一字线及位线具有更多位的更大的子阵列，例如美国专利5,546,349中所述地，其全部内容通过引用结合于此。
除了存储器子阵列大小的增长，芯片区也可能增长。例如，若新技术节点上的存储器功能要具有多4倍的位，假使位区缩减2.8倍，则芯片区的增长将为至少1.4至1.5倍。
继续如上所述的存储器示例，若目前技术节点上存储器的芯片区为60％的位区阵列及40％的支持电路区，假设芯片架构不改变，并且假使新技术节点的位区效率改进2.8倍，同时支持电路布局改进2倍，则位区及支持电路区都将为芯片区的约50％。在美国专利5,546,349中所述的用以增加诸如例如全局和局部分段的字线和位线的每一位线和字线的位的数目的架构改变与电路设计及布局改进，可用以实现60％位区及40％支持电路，以进行针对新技术节点上新的4倍大的存储器功能芯片设计。然而，对于4倍的存储器功能而言芯片区将会大1.4倍至1.5倍。因此，例如，若目前芯片区为100mm2，则对于4倍大的存储器而言新的芯片区将是140至150mm2；若目前芯片区为70mm2，则对于4倍大的存储器而言新的芯片区将是至少100mm2。
从制造(生产)观点而言，除非新的存储器功能的每位成本相对于目前一代技术而言是有竞争性的，转换至新技术节点上的新的4倍大的存储器功能的大量生产才会实现。通常，设计至少二种或有时三种新芯片，其光刻线性尺寸的增量缩减(收缩)各为10至15％，从而将该4倍存储器功能芯片区缩减至100mm2或更小，以增加每一晶片的芯片数目并将存储器的每位价格降至可与目前一代存储器竞争的水平。
Crafts等人的美国专利5,536,968，其全部内容通过引用结合于此，公开了一种OTP现场可编程存储器，具有通过二极管与非易失性OTP元件串联所形成的单元，在此专利中非易失性OTP元件为多晶硅熔丝元件。每一单元包括 通常为数百欧姆的形成状态的多晶硅熔丝，以及串联选择二极管。存储器阵列是2具有长折叠式窄多晶硅熔丝(long folded narrow polyfuse)元件的-D存储器阵列。若被选定，则毫安(培)的电流熔断选定的多晶硅熔丝，使其变成不导电。由于大多晶硅熔丝尺寸，储存单元是大的，因此美国专利5,536,968中所述的OTP存储器并未解决如以上所进一步所述的存储器缩放问题。
Roesner的美国专利4,442,507，其全部内容通过引用结合于此，公开了可编程一次(OTP)现场可编程存储器，其使用三维(3-D)存储单元及相应的工艺、设计、以及架构取代二维(2-D)存储器方法，所谓二维(2-D)方法指针对每一新一代存储器，增大芯片区并缩减各个元件大小(晶体管)与互连。美国专利4,442,507示出EPROM(可编程一次)存储器，其具有3-D EPROM阵列，其中单元选择器件、储存器件、以及互连装置没有制造于半导体衬底之中或之上，而是形成在绝缘层上，该绝缘层位于形成在半导体衬底之中或之上的支持电路上，且具有支持电路与3-D EPROM存储器阵列之间的互连。此3-D存储器方法显著地降低了与更高密度的更大存储器功能相关联的光刻及工艺要求。
图1中所示的3-D EPROM现有技术阵列100是美国专利4,442,507中的现有技术相应结构的表示。该存储单元包括垂直取向的肖特基(Schottky)二极管，其串联有反熔丝(antifuse)，该反熔丝使用轻掺杂(lightly doped)多晶硅形成于肖特基二极管上。支持电路及互连110形成于支撑例如硅的半导体衬底105之中及之上。穿过绝缘体115的互连(未在图1中示出)用于将支持电路连接至阵列线，诸如导体120及导体170。存储单元在绝缘体115的表面上制造，包括肖特基二极管142、反熔丝155，并通过组合导体120与N+多晶硅导体122、以及金属导体170与导电阻挡层160互连。注意，虽然绝缘体115的表面被示为像平面一样，实际上其是非平面的，如更详细在美国专利4,442,507中所述，由于在该发明当时尚未有VLSI平面化技术。
N+多晶硅图案化层半导体122被用作肖特基二极管142触点并用作阵列互连线。N+多晶硅半导体122可以是例如硅或锗，并且通常掺杂至1020掺杂物atoms/cm3(原子/立方厘米或原子/cm3)且具有0.04欧姆/□(Ohms/square)的电阻。虽然半导体122可被用作阵列线，但更低电阻阵列线可通过将N+多晶硅半导体122沉积于介于N+半导体层与绝缘体115的表面之间的钼硅化物 导体120上而形成。与半导体122相接触的第二N-多晶硅或锗半导体图案化层(半导体)125，通常在1014至1017掺杂物原子/cm3范围内掺杂，具有15欧姆/□的电阻，并且形成肖特基二极管142的阴极端子，肖特基二极管142被用作单元选择器件。掺杂物可以是例如砷、磷、以及锑。多晶硅导体122和125通常为400nm厚、2um宽。
肖特基二极管器件142的阳极由图案化导体140形成，其使用厚度为25nm的贵金属(诸如铂)沉积于N-多晶硅导体125上并加热至600℃，以与下层的多晶硅材料形成化合物(例如，铂硅化物)。贵金属的该硅化物140与下层的N-多晶硅半导体125形成肖特基二极管142的结145。肖特基二极管142的测量显示导通电压为约0.4伏，而反向击穿电压为约10伏。
该存储单元的非易失性状态作为电阻状态被储存于反熔丝155中。反熔丝155的该电阻状态，在该制造工艺完成之后可改变(可编程)一次(OTP)。较佳地，用于形成反熔丝155的材料150为单元素N-半导体，例如硅或锗，通常具有少于1017原子/cm3的掺杂，而砷和磷为适合的N-型掺杂物，如美国专利4,442,507所进一步描述的。在图案化以形成反熔丝155之后，沉积100nm厚的TiW的导电阻挡层160，以与反熔丝155和绝缘体130相接触。然后，沉积800nm铝层并图案化以形成导体170。导体170与导电阻挡层160都被图案化。导电阻挡层160被用于避免铝迁移进入该N-多晶硅材料150。
形成状态时反熔丝的电阻通常为107欧姆。开始时，所有单元中的所有反熔丝具有制造状态的约107欧姆的电阻值。若一单元被选定并被编程以致达到约10伏的反熔丝阈值电压，则该反熔丝电阻改变至102欧姆，且编程电流被限制为约50uA，编程时间被限制至微秒范围。反熔丝只能被编程一次，并且非易失性的新的较低电阻状态被储存于3-D EPROM存储器的存储单元中，且阵列区域位于下层的支持电路110上，而支持电路110位于半导体衬底105之中及之上。
虽然美国专利4,442,507介绍了3-D EPROM存储器阵列的概念，其使所有单元组件及互连与半导体衬底以及上述支持电路不耦合(decoupled)，但此方法限于OTP存储器。
现有技术图2示出制造的CMOS结构200和200’，包括具有一平面局部互连金属层及附加的较全局平面叠层的四个导体层(金属1-金属4)，以及叠层触点及填充通孔(触点柱栓)，如Ryan，J.G.等人的现有技术参考文献所述，“Theevolution of interconnection technology at IBM”，Journal of Research及Development，Vol.39，No.4，July 1995，pp.371-381，其全部内容通过引用结合于此。金属5是非平面的，并且用于提供芯片外(off-chip)连接。局部互连及布线层金属1、金属2、金属3、金属4、以及金属5可使用例如Al(Cu)、W、Mo、Ti、Cu。严格的金属节距(pitch)需要金属及氧化物都平面化，并且，接近垂直、零重迭的通孔柱栓(via stud)通常由钨(W)形成，如图2所示。广泛使用的化学机械研磨(chemical-mechanical polishing)(CMP)平面化技术，使结构200和200’能够形成。CMP技术亦还在1990年7月31日授权的美国专利4,944,836中描述，其全部内容通过引用结合于此。CMP技术的选用还在于其移除在前工艺缺陷的能力。
授予共同发明人Bertin的美国专利5,670,803，其全部内容通过引用结合于此，公开了3-D SRAM阵列结构，其具有同时限定的侧壁尺寸。此结构包括垂直侧壁，它们同时由沟槽及绝缘区域所限定，沟槽切割穿过多层的掺杂硅以避免(最小化)多个对准步骤。这些沟槽切割穿过多个半导体及氧化物层，并在介于3-D SRAM阵列结构与下层半导体衬底之间的支撑绝缘体(SiO2)层的顶面上停止。美国专利5,670,803还示教沟槽区域内的沟槽内(in-trench)垂直局部单元互连布线以形成垂直布线的3-D SRAM单元。美国专利5,670,803还示教贯穿沟槽(through-trench)的垂直互连布线，其贯穿沟槽区域至3-D SRAM储存单元的顶面，该3-D SRAM储存单元已在沟槽单元内局部布线。
发明内容
本发明提供一种非易失性纳米管二极管及非易失性纳米管区块，及使用其的系统，及其制造方法。
在本发明的一方面中，非易失性纳米管二极管器件包括第一端子及第二端子；半导体元件，包括阴极及阳极，且能响应于施加至第一导电端子的电刺激，在阴极与阳极之间形成导电路径；以及纳米管开关元件，包括纳米管结构制品， 其与半导体元件电连通，该纳米管结构制品设置在半导体元件与第二端子之间，且能在其间形成导电路径，其中施加在第一及第二端子上的电刺激造成多个逻辑状态。
一个或多个实施例包括一个或多个下列特征。在多个逻辑状态中的第一逻辑状态中，第一及第二端子之间的导电路径实质上被禁用，而在多个逻辑状态中的第二逻辑状态中，第一及第二端子之间的导电路径被启用。在第一逻辑状态中纳米管制品具有相对较高的电阻，并且，在第二逻辑状态中纳米管制品具有相对较低的电阻。纳米管结构制品包括未对齐纳米管的非物网状物。在第二逻辑状态中，未对齐纳米管的非织物网状物包括半导体元件与第二端子之间的至少一个导电路径。纳米管结构制品是多层结构。在第一及第二端子之间的阈值电压以上，半导体元件能够使电流从阳极流动至阴极，而在第一及第二端子之间的阈值电压以下，半导体元件无法使电流从阳极流动至阴极。在第一逻辑状态中，阳极与第二端子之间的导电路径被禁用。在第二逻辑状态中，阳极与第二端子之间的导电路径被启用。导电触点设置在纳米管结构制品与半导体元件之间，且在纳米管结构制品与半导体元件之间提供电连通路径。第一端子与阳极电连通，并且阴极与纳米管开关元件的导电触点电连通。在第二逻辑状态中，器件能带动电流实质上从第一端子流动至第二端子。第一端子与阴极电连通，并且阳极与纳米管开关元件的导电触点电连通。当处于第二逻辑状态时，器件能够带动电流实质上从第二端子流动至第一端子。阳极包括导电材料，而阴极包括n型半导体材料。阳极包括p型半导体材料，而阴极包括n型半导体材料。
在本发明的另一方面中，双端子非易失性状态器件包括：第一端子及第二端子；半导体场效应元件，其具有源极、漏极、与源极及漏极中之一电连通的栅极、以及设置在源极与漏极之间的沟道，栅极能够可控制地在源极与漏极间的沟道中形成导电路径；纳米管开关元件，其具有纳米管结构制品及导电触点，纳米管结构制品设置在导电触点与第二端子之间，且能够在导电触点与第二端子之间形成电导电路径；其中第一端子与源极及漏极中之一电连通，源极与漏极中的另一个与导电触点电连通；以及其中对第一及第二导电端子的第一组电 刺激造成第一逻辑状态，而对第一及第二导电端子的第二组电刺激造成第二逻辑状态。
一个或多个实施例包括一个或多个下列特征。第一逻辑状态对应于第一及第二端子之间的相对不导电的路径，而第二逻辑状态对应于第一及第二端子之间的导电路径。第一组电刺激在纳米管结构制品中造成相对较高的电阻状态，而第二组电刺激在纳米管结构制品中造成相对较低的电阻状态。纳米管结构制品包括未对齐纳米管的非织物网状物。纳米管结构制品包括一多层结构。响应于第二组电刺激，未对齐纳米管的非织物网状物提供在导电触点与半导体场效应元件之间的至少一个电导电路径。响应于第二组电刺激，源极与漏极间的导电路径在导电沟道中形成。半导体场效应元件包括PFET。半导体场效应元件包括NFET。半导体场效应元件的源极与第一端子电连通，而漏极与纳米管开关元件的导电触点电连通。半导体场效应元件的漏极与第一端子电连通，而半导体场效应元件的源极与纳米管开关元件的导电触点电连通。
在本发明的另一方面中，电压选择电路包括：输入电压源；输出电压端子及参考电压端子；阻性元件；以及非易失性纳米管二极管器件，其包括：第一端子及第二端子；与第一端子电连通的半导体元件；纳米管开关元件，设置在半导体元件与第二端子之间，且能够在半导体元件与第二端子之间传导电刺激；其中非易失性纳米管二极管器件能够使电刺激在第一及第二端子之间传导，其中阻性元件设置在输入电压源与输出电压端子之间，非易失性纳米管二极管器件设置于输出电压端子与参考电压端子之间，且与输出电压端子和参考电压端子电连通，并且，其中电压选择电路能够提供第一输出电压电平，当响应于输入电压源及参考电压端子上的电刺激时，非易失性纳米管二极管实质上放防止电刺激在第一及第二端子之间传导，并且其中电压选择电路能够提供第二输出电压电平，当响应于输入电压源及参考电压端子上的电刺激时，非易失性纳米管二极管在第一及第二端子之间传导电刺激。
一个或多个实施例包括一个或多个下列特征。半导体元件包括阳极与阴极，阳极与第一端子电连通，而阴极与纳米管开关元件连通。半导体元件包括场效应元件，其具有与第一端子连通的源极区域，与纳米管开关元件电连通的漏极区域，与源极区域及漏极区域中之一电连通的栅极区域，以及沟道区域， 其能够响应于对栅极区域的电刺激可控制地在源极与漏极之间形成与取消电导电路径。第一输出电压电平实质上等效于输入电压源。第二输出电压电平实质上等效于参考电压端子。纳米管开关元件包括纳米管结构制品，其能具有高电阻状态及低电阻状态。纳米管结构制品的高电阻状态显著高于阻性元件的电阻，并且其中纳米管结构制品的低电阻状态显著低于阻性元件的电阻。部分地根据阻性元件的相对电阻以及纳米管结构制品的高电阻状态，来确定第一输出电压电平，并且其中，部分地根据阻性元件的相对电阻以及纳米管结构制品的低电阻状态，来确定第二输出电压电平。
在本发明的另一方面中，非易失性纳米管二极管包括：衬底；设置于衬底之上的半导体元件，该半导体元件具有阳极与阴极，且能够在阳极与阴极之间形成导电路径；设置于半导体元件之上的纳米管开关元件，该纳米管开关元件包括导电触点及具有多个电阻状态的纳米管结构元件；以及与导电触点间隔开设置的导电端子，其中纳米管结构元件被插入导电触点之间且与导电触点电连通，并且导电触点与阴极电连通，并且其中响应于施加至阳极与导电端子的电刺激，非易失性纳米管二极管能够在阳极与导电端子之间形成导电路径。
一个或多个实施例包括一个或多个下列特征。阳极包括导体材料，并且阴极包括半导体材料。该阳极材料包括下列中的至少之一：Al、Ag、Au、Ca、Co、Cr、Cu、Fe、Ir、Mg、Mo、Na、Ni、Os、Pb、Pd、Pt、Rb、Ru、Ti、W、Zn、CoSi2、MoSi2、Pd2Si、PtSi、RbSi2、TiSi2、WSi2及ZrSi2。该半导体元件包括肖特基势垒二极管。插入衬底与阳极之间的第二导电端子与阳极电连通，其中响应于第二导电端子与导电端子上的电刺激，非易失性纳米管二极管能够在第二导电端子与导电端子之间形成导电路径。阳极包括第一类型的半导体材料，而阴极区域包括第二类型的半导体材料。第一类型的半导体材料是正掺杂的，第二类型的半导体材料是负掺杂的，并且半导体元件形成PN结。纳米管结构元件基本上垂直地设置。纳米管结构元件基本上水平地设置。纳米管结构元件包括一非织物多层结构。纳米管结构元件的厚度介于约20nm与约200nm之间。导电触点被设置为与纳米管结构元件的下表面实质上共面，并且导电端子被设置为与纳米管结构元件的上表面实质上共面。该半导体元件是场效应晶体管。
在本发明的另一方面中，非易失性纳米管二极管包括：衬底；设置于衬底之上的导电端子；设置于导电端子之上的半导体元件，该半导体元件具有阴极及阳极，且能够形成在阴极与阳极之间导电路径；以及设置于半导体元件之上的纳米管开关元件，该纳米管开关元件包括导电触点及具有多个电阻状态的纳米管结构元件，其中纳米管结构元件插入阳极和导电触点之间，且与阳极和导电触点电连通，并且阴极与导电端子电连通，并且其中，响应于施加至阳极与导电端子的电刺激，非易失性纳米管二极管能够在导电端子与导电触点之间形成导电路径。
一个或多个实施例包括一个或多个下列特征。阳极包括导体材料，而阴极包括半导体材料。阳极材料包括下列中的至少一个：Al、Ag、Au、Ca、Co、Cr、Cu、Fe、Ir、Mg、Mo、Na、Ni、Os、Pb、Pd、Pt、Rb、Ru、Ti、W、Zn、CoSi2、MoSi2、Pd2Si、PtSi、RbSi2、TiSi2、WSi2及ZrSi2。半导体元件包括肖特基势垒二极管。第二导电端子插入阳极与非织物纳米管结构的图案化区域之间，并且在其间提供导电路径非织物。阳极包括第一类型的半导体材料，而阴极区域包括第二类型的半导体材料。第一类型的半导体材料是正掺杂的，第二类型的半导体材料是负掺杂的，并且半导体元件形成PN结。纳米管结构元件基本上垂直地设置。纳米管结构元件基本上水平地设置。纳米管结构元件包括一层非织物纳米管，其厚度介于约0.5nm及约20nm之间。纳米管结构元件包括一非织物多层结构。导电触点被设置为与纳米管结构元件的下表面实质上共面，并且导电端子被设置为与纳米管结构元件的上表面实质上共面。该半导体元件包括场效应晶体管。
在本发明的另一方面中，存储器阵列包括多条字线；多条位线；多个存储单元，各存储单元对字线及位线上的电刺激作出反应，各存储单元包括：双端子非易失性纳米管开关器件，其包括：第一端子及第二端子，半导体二极管元件，以及纳米管结构制品，该半导体二极管及纳米管制品置于第一及第二端子之间，且与第一及第二端子电连通，其中纳米管结构制品能够具有多个电阻状态，并且其中第一端子耦合至一条字线，而第二端子耦合至一条位线，施加至第一及第二端子的电刺激能够改变纳米管结构制品的电阻状态；以及存储器操作电路，其可有效耦合至多条位线的每条位线以及多条字线的每条字线，该操 作电路能够通过激活耦合至单元的位线与字线中的至少之一以将选定的电刺激施加至相应的第一及第二端子的每一个来选择各单元，并且该操作电路进一步能够检测选定的存储单元的纳米管结构制品的电阻状态，并响应于该电阻状态，调整施加至相应的第一及第二端子的每一个的电刺激，以在纳米管结构制品中可控制地感生选定的电阻状态，其中各存储单元的纳米管结构制品的选定的电阻状态对应于存储单元的信息状态。
一个或多个实施例包括一个或多个下列特征。各存储单元响应于施加至相应的第一及第二端子的每一个的电刺激，非易失性地储存相应的信息状态。半导体二极管元件包括阴极及阳极，阳极与第二端子电连通，而阴极与纳米管开关元件电连通。阴极包括第一半导体材料，而阳极包括第二半导体材料。半导体二极管元件包括阴极及阳极，阴极与第一端子电连通，而阳极与纳米管开关元件电连通。阴极包括第一半导体材料，而阳极包括第二半导体材料。阴极包括半导体材料，而阳极包括导电材料并形成至纳米管结构制品的导电触点。一导电触点插入于半导体二极管元件与纳米管结构制品之间。纳米管结构制品包括未对齐纳米管的网状物，其能够在第一导电触点与第一及第二端子中之一之间提供至少一导电路径。纳米管结构制品包括一多层纳米管结构。该多层纳米管制品的厚度限定导电触点与第一及第二导电端子中之一之间的间距。多个存储单元包括多对堆栈存储单元，其中每一对堆栈存储单元中的第一存储单元设置于第一位线之上并与第一位线电连通，并且，字线设于第一存储单元之上并与第一存储单元电连通；并且其中每一对堆栈存储单元中的第二存储单元设置于字线之上并与字线电连通，并且第二位线设置于第二存储单元之上并与第二存储单元电连通。第一存储单元中的纳米管制品的电阻状态实质上不受第二存储单元中的纳米管制品的电阻状态影响，并且，第二存储单元中的纳米管制品的电阻状态实质上不受第一存储单元中的纳米管制品的电阻状态影响。第一存储单元中的纳米管制品的电阻状态实质上不受操作电路选择第二存储单元影响，并且，第二存储单元中的纳米管制品的电阻状态实质上不受操作电路选择第一存储单元的电阻状态影响。第一存储单元中的纳米管制品的电阻状态实质上不受操作电路检测第二存储单元的纳米管结构制品的电阻状态影响，并且，第二存储单元中的纳米管制品的电阻状态实质上不受操作电路检测第一存储 单元的纳米管结构制品的电阻状态影响。第一存储单元中的纳米管制品的电阻状态实质上不受操作电路调整施加至第二存储单元的相应第一及第二端子的每一个的电刺激影响，并且，第二存储单元中的纳米管制品的电阻状态实质上不受操作电路调整施加至第一存储单元的相应第一及第二端子的每一个的电刺激影响。绝缘区域及多个导电互连，其中绝缘区域设置于存储器操作电路之上，多个存储单元设置于绝缘区域之上，以及多个导电互连将存储器操作电路有效耦合至多条位线及多条字线。电刺激的调整包括增量地改变施加至相应的第一及第二端子的每一个的电压。增量地改变电压包括施加电压脉冲。后续电压脉冲的幅值以约200mV增量地增加。电刺激的调整包括改变供应至相应的第一及第二端子中的至少一个的电流。从相应的位线及字线实质去除电刺激在纳米管结构制品中可控制地感生选定的电阻状态之后进行，以实质上保存纳米管结构制品的选定的电阻状态。检测纳米管结构制品的电阻状态进一步包括检测对相应位线的电刺激随时间的变化。检测纳米管结构制品的电阻状态进一步包括检测流经相应位线的电流。在各双端子非易失性纳米管开关器件中，电流能够从第二端子流至第一端子，并基本上避免从第一端子流至第二端子。当通过将电刺激施加至相应的第一及第二端子的每一个而到达阈值电压时，电流能够从第二端子流至第一端子。各存储单元的纳米管结构制品的选定的电阻状态，包括相对较高的电阻状态及相对较低的电阻状态中之一，相对较高的电阻状态对应于存储单元的第一信息状态，而相对较低的电阻状态对应于存储单元的第二信息状态。各存储单元的第三信息状态对应于其中电流能够从第二端子流至第一端子的状态，并且，其中各存储单元的第四信息状态对应于其中电流基本上被避免从第一端子流至第二端子的状态。双端子非易失性纳米管开关器件可独立于第一及第二端子之间的电压极性操作。双端子非易失性纳米管开关器件可独立于第一及第二端子之间的电流方向操作。多个存储单元包括多对的堆栈存储单元，其中每一对堆栈存储单元中的第一存储单元设置于第一位线之上并与第一位线电连通，并且字线设置于第一存储单元之上并与第一存储单元电连通；其中绝缘体材料设置于第一存储单元之上；其中在每一对堆栈存储单元中的第二存储单元设置于第二字线上，且与第二字线电连通，该第二字线设置于绝缘体材料之上，并且其中第二位线设置于第二存储单元之上，且与第二 存储单元电连通。多个存储单元包括多对堆栈存储单元，其中每一对堆栈存储单元中的第一存储单元设置于第一位线之上并与第一位线电连通，并且，字线设置于第一存储单元之上并与第一存储单元电连通；其中绝缘体材料设置于第一存储单元之上；其中每一对堆栈存储单元中的第二存储单元设置于第二位线之上，且与第二位线电连通，该第二位线设置于绝缘体材料之上，并且其中第二字线设置于第二存储单元之上，且与第二存储单元电连通。
在本发明的另一方面中，制造纳米管开关的方法包括：提供具有第一导电端子的衬底；将一多层纳米管结构沉积于第一导电端子之上；以及将第二导电端子沉积于该多层纳米管结构之上，纳米管结构使得厚度、密度、及组成选择为避免第一及第二导电端子之间的直接物理及电接触。
一个或多个实施例包括一个或多个下列特征。光刻图案化第一及第二导电端子及多层纳米管结构，以使其各自具有基本上相同的横向尺寸。第一及第二导电端子与多层纳米管结构各自具有基本上为圆形的横向形状。第一及第二导电端子与多层纳米管结构各自具有基本上为矩形的横向形状。第一及第二导电端子与多层纳米管结构各自的横向尺寸介于约200nmx200nm及约22nmx22nm之间。第一及第二导电端子与多层纳米管结构各自的横向尺寸介于约22nm及约10nm之间。第一及第二导电端子与多层纳米管结构各自的横向尺寸少于10nm。多层纳米管结构的厚度介于约10nm及约200nm之间。多层纳米管结构的厚度介于约10nm及约50nm之间。衬底包括二极管，位于第一导电端子之下，该二极管可通过控制电路寻址。光刻图案化第一及第二导电端子、多层纳米管结构、以及二极管，以使其各自具有基本上相同的横向尺寸。在第二导电端子之上提供第二二极管，将第三导电端子沉积于第二二极管之上，将第二多层纳米管结构沉积于第三导电端子之上，以及将第四导电端子沉积于第二多层纳米管结构之上。光刻图案化多层纳米管结构、二极管、以及导电端子，以使其各自具有基本上相同的横向尺寸。二极管包括一层N+多晶硅、一层N多晶硅、以及一层导体。二极管包括一层N+多晶硅，一层N多晶硅，以及一层P多晶硅。在第二导电端子之上提供二极管，该二极管可通过控制电路而寻址。在超过700℃的温度退火二极管。光刻图案化第一及第二导电端子、多层纳米管结构、以及二极管，以使其各自具有基本上相同的横向尺寸。衬底包括 半导体场效应晶体管，其至少一部分位于第一导电端子之下，半导体场效应晶体管可通过控制电路寻址。沉积多层纳米管结构包括将分散于溶剂中的纳米管喷涂于第一导电端子上。沉积多层纳米管结构包括将分散于溶剂中的纳米管旋涂于第一导电端子上。沉积多层纳米管结构包括将分散于溶剂中的纳米管混合物与基质材料沉积于第一导电端子上。在沉积第二导电端子之后，移除基质材料。基质材料包括聚碳酸丙烯酯(polypropylene carbonate)。第一及第二导电端子各自包括一导电材料，其独立地选自由下列所组成的组群：Ru、Ti、Cr、Al、Al(Cu)、Au、Pd、Pt、Ni、Ta、W、Cu、Mo、Ag、In、Ir、Pb、Sn、TiAu、TiCu、TiPd、PbIn、TiW、RuN、RuO、TiN、TaN、CoSix、以及TiSix。将多孔性介电材料沉积于多层纳米管结构上。多孔性介电材料包括旋涂玻璃及旋涂低-κ电介质中之一。将非多孔性介电材料沉积于多层纳米管结构上。非多孔性介电材料包括高-κ电介质。非多孔性介电材料包括铪氧化物。提供字线与第二导电端子电连通。
在本发明的另一方面中，制造纳米管二极管的方法包括：提供具有第一导电端子的衬底；将多层纳米管结构沉积于第一导电端子之上；将第二导电端子沉积于多层纳米管结构之上，该纳米管结构使得厚度、密度、及组成选择为避免第一及第二导电端子之间的直接物理及电接触；以及提供二极管与第一及第二导电端子中之一电接触。
一个或多个实施例包括一个或多个下列特征。在沉积多层纳米管结构之后提供二极管。在超过700℃的温度退火二极管。将二极管置于第二导电端子上，且与第二导电端子电接触。将二极管置于第一导电端子下，且与第一导电端子电接触。光刻图案化第一及第二导电端子、多层纳米管结构、以及二极管，以使其各自具有基本上相同的横向尺寸。第一及第二导电端子、多层纳米管结构、以及二极管各自具有基本上为圆形的横向形状。第一及第二导电端子、多层纳米管结构、以及二极管各自具有基本上为矩形的横向形状。第一及第二导电端子与多层纳米管结构各自横向尺寸介于约200nmx200nm及约22nmx22nm之间。
在本发明的另一方面中，非易失性纳米管开关包括第一导电端子；纳米管区块包括多层纳米管结构，至少一部分的该纳米管区块置于至少一部分的第一 导电端子上，并与至少一部分的第一导电端子相接触；第二导电端子，至少一部分的第二导电端子置于至少一部分的纳米管区块上，并与至少一部分的纳米管区块相接触，其中纳米管区块被构建及安排成避免第一及第二导电端子之间的直接物理及电接触；以及控制电路，与第一及第二导电端子电连通，且能够将电刺激施加至第一及第二导电端子，其中，响应于通过控制电路施加至第一及第二导电端子的相应多个电刺激，纳米管区块能够在多个电子状态之间切换，并且其中，对多个电子状态的每一不同的电子状态而言，纳米管区块在第一及第二导电端子之间提供具有相应不同电阻的电路径。
一个或多个实施例包括一个或多个下列特征。基本上整个纳米管区块基本上位于整个第一导电端子上，并且其中基本上整个第二导电端子基本上位于整个纳米管区块上。第一及第二导电端子与纳米管区块各自具有基本上为圆形的横向形状。第一及第二导电端子与纳米管区块各自具有基本上为矩形的横向形状。第一及第二导电端子与纳米管区块各自的横向尺寸介于约200nm及约22nm之间。第一及第二导电端子与纳米管区块各自的横向尺寸介于约22nm及约10nm之间。第一及第二导电端子与纳米管区块各自的横向尺寸少于约10nm。纳米管区块的厚度介于约10nm及约200nm之间。纳米管区块的厚度介于约10nm及约50nm之间。控制电路包括与第一导电端子直接物理接触的二极管。第一导电端子置于二极管上。二极管置于第二导电端子之上。二极管、纳米管区块、以及第一及第二导电端子具有基本上相同的横向尺寸。二极管包括一层N+多晶硅、一层N多晶硅、以及一层导体。二极管包括一层N+多晶硅，一层N多晶硅，以及一层P多晶硅。控制电路包括半导体场效应晶体管，其与第一导电端子相接触。第一及第二导电端子各自包括导电材料，其独立地选自由下列所组成的组群：Ru、Ti、Cr、Al、Al(Cu)、Au、Pd、Pt、Ni、Ta、W、Cu、Mo、Ag、In、Ir、Pb、Sn、TiAu、TiCu、TiPd、PbIn、TiW、RuN、RuO、TiN、TaN、CoSix、以及TiSix。纳米管区块进一步包括多孔性介电材料。多孔性介电材料包括旋涂玻璃及旋涂低-κ电介质中之一。纳米管区块进一步包括非多孔性介电材料。非多孔性介电材料包括铪氧化物。
在本发明的另一方面中，高密度存储器阵列包括：多条字线与多条位线；多个存储单元，各存储单元包括：第一导电端子；位于第一导电端子上的纳米 管区块，该纳米管区块包括多层纳米管结构；第二导电端子，其位于纳米管区块上并与多条字线的字线电连通；以及二极管，与多条位线的位线和第一及第二导电端子中之一电连通，其中纳米管区块具有限定第一及第二导电端子之间的间距的厚度，并且其中各存储单元的逻辑状态是可选通过只激活连接至存储单元的位线及字线择的。二极管置于第一导电端子下。二极管置于第二导电端子之上。二极管、第一及第二导电端子、以及纳米管区块都具有基本上相同的横向尺寸。二极管、第一及第二导电端子、以及纳米管区块各自具有基本上为圆形的横向形状。二极管、第一及第二导电端子、以及纳米管区块各自具有基本上为矩形的横向形状。二极管、第一及第二导电端子、以及纳米管区块各自的横向尺寸介于约200nm及约22nm之间。存储单元彼此间隔约200nm至约22nm。第一及第二导电端子，以及纳米管区块各自的横向尺寸介于约22nm及约10nm之间。阵列的存储单元彼此间隔约220nm至约10nm。阵列的一些存储单元相对于彼此横向地间隔开，并且阵列的其它存储单元互相堆叠。阵列的互相堆叠的一些存储单元共享位线。阵列的相对于彼此横向地间隔开的一些存储单元共享字线。多条字线基本上垂直于多条位线。纳米管区块的厚度介于约10nm及约200nm之间。纳米管区块的厚度介于约10nm及约50nm之间。。
在本发明的另一方面中，高密度存储器阵列包括：多条字线与多条位线；多个存储单元，各存储单元包括：第一导电端子；位于第一导电端子上的纳米管区块，该纳米管区块包括一多层纳米管结构；第二导电端子，位于纳米管区块上并与多条位线之一电连通；以及二极管，与多条字线之一电连通，其中纳米管区块的厚度限定第一及第二导电端子之间的间距，其中各存储单元的逻辑状态可通过只激活连接至存储单元的位线及字线选择。二极管置于第一导电端子下。二极管置于第二导电端子之上。二极管、第一及第二导电端子、以及纳米管区块都具有基本上相同的横向尺寸。二极管、第一及第二导电端子、以及纳米管区块各自具有基本上为圆形的横向形状。二极管、第一及第二导电端子、以及纳米管区块各自具有基本上为矩形的横向形状。二极管、第一及第二导电端子、以及纳米管区块各自的横向尺寸介于约200nm及约22nm之间。存储单元彼此间隔约200nm至约22nm。二极管、第一及第二导电端子、以及纳 米管区块各自的横向尺寸介于约22nm及约10nm之间。阵列的存储单元彼此间隔约220nm至约10nm。阵列的一些存储单元相对于彼此横向地间隔开，以及阵列的其它存储单元互相堆叠。阵列的互相堆叠的特定存储单元共享一位线。阵列的相对于彼此横向地间隔开的一些存储单元共享一字线。多条字线基本上垂直于多条位线。纳米管区块的厚度介于约10nm及约200nm之间。纳米管区块的厚度介于约10nm及约50nm之间。
在本发明的另一方面中，高密度存储器阵列包括：多条字线与多条位线；多个存储单元对，各存储单元对包括：第一存储单元，包括：第一导电端子，位于第一导电端子之上的第一纳米管元件，位于纳米管元件之上的第二导电端子，以及第一二极管，其与第一及第二导电端子中之一以及多条位线的第一位线电连通；以及第二存储单元，包括：第三导电端子，位于第一导电端子之上的第二纳米管元件，位于纳米管元件之上的第四导电端子，以及第二二极管，其与第三及第四导电端子中之一以及多条位线的第二位线电连通，其中第二存储单元置于第一存储单元上，并且其中第一及第二存储单元共享多条字线的一条字线；其中响应于第一及第二位线与共享的字线上的电刺激，多个存储单元的各个存储单元对能够在对应于四个不同逻辑状态的至少四个不同电阻状态之间切换。
在本发明的另一方面中，高密度存储器阵列包括：多条字线与多条位线；多个存储单元对，各存储单元对包括：第一存储单元，包括：第一导电端子，位于第一导电端子之上的第一纳米管元件，位于纳米管元件之上的第二导电端子，以及第一二极管，其与第一及第二导电端子中之一以及多条字线的第一字线电连通；以及第二存储单元，包括：第三导电端子，位于第一导电端子之上的第二纳米管元件，位于纳米管元件之上的第四导电端子，以及第二二极管，其与第三及第四导电端子之一以及多条字线的第二字线电连通，其中第二存储单元置于第一存储单元上，并且其中第一及第二存储单元共享多条位线的一条位线；其中，响应于第一及第二字线以及共享位线上的电刺激，多个存储单元的各个存储单元对能够在对应于四个不同逻辑状态的至少四个不同电阻状态之间切换。
在本发明的另一方面中，纳米管二极管包括：由半导体材料形成的阴极；以及由纳米管形成的阳极，其中阴极与阳极有固定且直接的物理接触；以及其中，阴极与阳极被构建及安排成使足够的电刺激能施加至阴极与阳极，以在阴极与阳极之间建立导电路径。
一个或多个实施例包括一个或多个下列特征。阳极包括非织物纳米管结构，其具有多个未对齐纳米管。非织物纳米管结构包括一层纳米管，其厚度介于约0.5nm及约20nm之间。非织物纳米管结构包括纳米管区块。纳米管包括金属纳米管及半导体纳米管。阴极包括n型半导体材料。肖特基阻挡层在n型半导体材料及金属纳米管之间形成。PN结在n型半导体材料及半导体纳米管之间形成。PN结在n型半导体材料及半导体纳米管之间形成。肖特基阻挡层与PN结在阴极与阳极之间提供电并联连通路径。进一步与非易失性存储单元电连通，纳米管二极管能够控制对非易失性存储单元的电刺激。进一步与非易失性纳米管开关电连通，纳米管二极管能够控制对非易失性纳米管开关的电刺激。进一步与开关元件电网电连通，纳米管二极管能够控制对开关元件电网的电刺激。进一步与储存元件连通，纳米管二极管能够响应于电刺激选择储存元件。储存元件是非易失性的。进一步与集成电路连通，纳米管二极管可用作集成电路的整流器。
在本发明的另一方面中，纳米管二极管包括：导电端子；半导体元件，其设置于导电端子上并与导电端子电连通，其中半导体元件形成阴极；以及纳米管开关元件，设置于半导体元件上并与半导体元件固定电连通，其中纳米管开关元件形成阳极，其中纳米管开关元件包括导电触点及具有多个电阻状态的纳米管结构元件，并且其中阴极与阳极被构建及安排成使响应于施加至导电触点及导电端子的足够电刺激，非易失性纳米管二极管能够形成在导电端子与导电触点之间导电路径。
一个或多个实施例包括一个或多个下列特征。纳米管结构元件包括纳米管的图案化区域，并且半导体元件包括n型半导体材料。纳米管的图案化区域包括金属纳米管及半导体纳米管。肖特基阻挡层形成于n型半导体材料及金属纳米管之间，金属纳米管包括纳米管的图案化区域。PN结在n型半导体材料及半导体纳米管之间形成，该半导体纳米管包括纳米管的图案化区域。肖特基阻 挡层与PN结在导电端子及纳米管结构元件之间提供电并联连通路径。进一步与非易失性存储单元电连通，纳米管二极管能够控制对非易失性存储单元的电刺激。进一步与非易失性纳米管开关电连通，纳米管二极管能够控制对非易失性纳米管开关的电刺激。进一步与开关元件电网电连通，纳米管二极管能够控制对开关元件电网的电刺激。进一步与储存元件连通，纳米管二极管能够响应于电刺激选择储存元件。储存元件是非易失性的。进一步与集成电路连通，纳米管二极管可用作集成电路的整流器。
附图简述
图1示出采用3D-EPROM单元的现有技术变体，其中阵列位于绝缘层上，该绝缘层位于形成于下层半导体衬底之中及之上的存储器支持电路之上。
图2示出现有技术CMOS结构，其具有平面化导线及叠层垂直通孔。
图3示出基本上处于水平方向的非易失性纳米管开关的一个实施例，其中两个端子各自在图案化的纳米管沟道元件的相反两端沉积。
图4示出基本上处于水平方向的非易失性纳米管开关的一个实施例，其中在预先限定的端子区域上沉积共形的纳米管沟道元件。
图5示出非易失性纳米管开关的一个实施例，其中纳米管沟道元件以基本水平方向沉积于预先限定的端子区域上，这些端子区域包括介于这些端子之间的共面绝缘体区域。
图6A-6B示出非易失性纳米管开关的各实施例的SEM视图，类似于图3所示的处于ON导通状态及OFF截止状态的非易失性纳米管开关的实施例。
图7A示出共形的纳米结构层的一个实施例，其在阶梯(stepped)区域上具有基本垂直的方向。
图7B是3-D存储单元的一代表性实施例的截面图，其具有垂直取向的非易失性纳米管开关储存元件。
图8示出非易失性纳米管开关的一实施例的示意图。
图9A-9B示出针对示例性的纳米管沟道元件沟道长度250nm及22nm的ON及OFF电阻值。
图10示出针对多个示例性的纳米管开关的因变于非易失性纳米管沟道长度的非易失性纳米管开关擦除电压。
图11A-11B示出针对示例性的纳米管开关的擦除、编程、以及读取操作模式的非易失性纳米管开关电压及电流操作波形。
图12示出双端子非易失性纳米管二极管的一实施例的示意图，其由二极管与非易失性纳米管开关串联形成，且具有阴极-至-纳米管电连接。
图13示出双端子非易失性纳米管二极管的一实施例的示意图，其由二极管与非易失性纳米管开关串联形成，且具有阳极-至-纳米管电连接。
图14及15示出双端子非易失性纳米管二极管的实施例的示意图，其由NFET-二极管与非易失性纳米管开关串联形成。
图16和17示出双端子非易失性纳米管二极管的实施例的示意图，其由PFET-二极管与非易失性纳米管开关串联形成。
图18示出具有图12的非易失性纳米管二极管与两个刺激源的一实施例。
图19示出具有图15的非易失性纳米管二极管与两个刺激源的一实施例。
图20A-20B示出根据一些实施例用于改变非易失性纳米管二极管的非易失性状态的模式设定波形。
图21A-21E示出根据一些实施例的类似于图12所示的非易失性纳米管二极管的非易失性纳米管二极管的电路及器件电气特性。
图22示出根据一些实施例的图21A所示电路的电路操作波形。
图23A示出使用类似于图15所示的非易失性纳米管二极管的非易失性纳米管二极管的电路的一实施例。
图23B示出根据一些实施例的图23A所示电路的电路操作波形。
图24示出使用对应于图12的非易失性纳米管二极管的非易失性纳米管二极管的转移电路的一实施例。
图25示出根据一些实施例的图24所示电路的电路操作波形。
图26A示意性地示出存储器的实施例，其将图12所示的非易失性纳米管二极管用作非易失性存储单元。
图26B示出根据一些实施例的图26A所示存储器的操作波形。
图27A-27B示出根据一些实施例的使用类似于图12所示的非易失性纳米管二极管的存储单元的制造方法。
图28A示出高密度3D单元结构的一实施例的三维截面图，其形成有阴极-至-纳米管非易失性纳米管二极管，且在垂直单元边界内，肖特基二极管与垂直取向的非易失性纳米管开关串联。
图28B示出高密度3D单元结构的一实施例的三维截面图，其形成有阴极-至-纳米管非易失性纳米管二极管，且在垂直单元边界内，PN二极管与垂直取向的非易失性纳米管开关串联。
图28C示出高密度3D单元结构的一实施例的三维截面图，其形成有阴极-至-纳米管非易失性纳米管二极管，且在垂直单元边界内，肖特基二极管与水平取向的非易失性纳米管开关串联。
图29A示意性地示出存储器的一实施例，其将图13所示的非易失性纳米管二极管用作非易失性存储单元。
图29B示出根据一些实施例的图29A所示的存储器的操作波形。
图30A-30B示出根据一些实施例的使用类似于在图13示意性示出的非易失性纳米管二极管的存储单元的制造方法。
图31A示出高密度3D单元结构的一实施例的三维截面图，其形成有阳极-至-纳米管非易失性纳米管二极管，且在垂直单元边界内，肖特基二极管与垂直取向的非易失性纳米管开关串联。
图31B示出高密度3D单元结构的一实施例的三维截面图，其形成有阳极-至-纳米管非易失性纳米管二极管，且在垂直单元边界内，PN二极管与垂直取向的非易失性纳米管开关串联。
图31C示出高密度3D单元结构的一实施例的三维截面图，其形成有阳极-至-纳米管非易失性纳米管二极管，且肖特基二极管及PN二极管并联，并且在垂直单元边界内，肖特基及PN并联二极管都与垂直取向的非易失性纳米管开关串联。
图32示出根据一些实施例的堆栈3D存储器阵列的制造方法，其使用类似于图12及13中示意性示出的阴极-至-纳米管及阳极-至-纳米管非易失性纳米管二极管。
图33A示出使用阴极-至-纳米管及阳极-至-纳米管3D阵列两者的两个堆栈3D存储器阵列的一实施例的透视图。
图33B及33B’示出具有共享字线的堆栈3D存储器阵列结构的两个实施例的截面图。
图33C示出堆栈3D存储器阵列的一实施例的截面图，其是图33B的结构的变体。
图33D示出根据一些实施例的图33A、33B、以及33B’中所示的存储器结构的操作波形。
图34A-34FF示出根据一些实施例的纳米管上阴极存储器截面结构的制造方法，其在垂直单元边界内，具有图28A及28B中所示的垂直取向的非易失性纳米管开关。
图35A-35S示出根据一些实施例的纳米管上阴极存储器截面结构的制造方法，其在垂直单元边界内，具有图28C所示的水平取向的非易失性纳米管开关。
图36A-36FF示出根据一些实施例的阳极-上-纳米管存储器截面结构的制造方法，其在垂直单元边界内，具有图32A、32B及32C所示的垂直取向的非易失性纳米管开关。
图37示出高密度3D单元结构的一实施例的三维截面图，其形成有阴极-至-纳米管或阳极-至-纳米管的非易失性纳米管二极管，且在垂直单元边界内，示意性表示的该结构的二极管部分与近-单元-中心放置的垂直取向的非易失性纳米管开关串联。
图38示出纳米管层的一实施例，该纳米管层通过喷涂方法在衬底上形成且具有相对较小的空穴区。
图39示出类似于图37所示的一实施例，其具有较厚的非易失性纳米管开关，包括在垂直单元边界内远-单元-中心放置的纳米管元件。
图40示出高密度3D单元结构的一实施例的三维截面图，其形成有阴极-至-纳米管或阳极-至-纳米管的非易失性纳米管二极管，且示意性表示的该结构的二极管部分与非易失性纳米管开关串联，并且在垂直单元边界内，非易失性纳米管开关包括纳米管元件且填充该单元边界内的区域。
图41A-41B示出根据一些实施例的在凹形(沟槽)结构的垂直侧壁之内及之上形成受控制的形状的方法的示图。
图42A-42H示出根据一些实施例的制造非易失性纳米管开关的方法，该非易失性纳米管开关在单元边界区域外以及沟槽结构的垂直侧壁之内及之上具有纳米管元件。
图43A-43C示出非易失性纳米管开关的实施例，这些非易失性纳米管开关在单元边界区域外以及沟槽结构的垂直侧壁之内及之上具有厚度不同的纳米管元件。
图44A-44B示出非易失性纳米管开关的实施例，这些非易失性纳米管开关在单元边界单元区域内及单元边界单元区域外(但除沟槽结构的垂直侧壁之内及之上外)具有厚度不同的纳米管元件。
图45示出图43A-43C的实施例的变体，其中两个非易失性纳米管开关共享单个选择(控向)二极管，以形成双倍高密度的3D存储器阵列，而不像图33B、33B’、以及33C所示堆叠两个阵列，。
图46示出图44A-44B的实施例的变体，其中两个非易失性纳米管开关共享单个选择(控向)二极管，以形成双倍高密度的3D存储器阵列，而不像图33B、33B’、以及33C所示堆叠两个阵列。
图47示出高密度3D单元结构的一实施例的三维截面，其形成有阴极-至-NT非易失性纳米管二极管，且肖特基二极管与水平取向的自对准终端接触的纳米管开关串联，该纳米管开关使用沟槽侧壁布线连接至触点区域。
图48A-48BB示出根据一些实施例的图47所示结构的制造方法，其使用沟槽填充导体方法来产生沟槽侧壁布线。
图49示出基本上处于水平方向位的非易失性纳米管开关的一实施例，其中两个端子被设置在图案化纳米管沟道元件的相反两端，且仅接触纳米管元件终端区域。
图50示出根据一些实施例的图49的开关的操作。
图51及52示出高密度3D单元结构的实施例的相应三维截面图，其形成有阳极-至-NT非易失性纳米管二极管，且肖特基二极管与水平取向的自对准终端接触的纳米管开关串联，该纳米管开关使用沟槽侧壁布线连接至触点区域。
图53示出使用阴极-上-NT及阳极-上-NT堆栈阵列的堆栈双高存储器阵列的一实施例的透视图。
图54A-54B示出使用图47、48、51、以及52的3D存储器结构的双高存储器阵列的实施例的截面图。
图55A-55F示出根据一些实施例的3D存储单元的截面图，这些3D存储单元使用侧壁布线，侧壁布线使用共形导体沉积在沟槽开口内形成，而不使用图47、48A-48BB、51、以及52的沟槽填充方法。
图56A-56F示出非易失性纳米管开关的实施例以及非易失性纳米管区块-基底开关的实施例的透视图，这些非易失性纳米管开关包括位于纳米管元件的相反两端的开关触点区域，而基于非易失性纳米管区块的开关具有位于顶部、底部及终端区域的触点。
图57A-57C示出基于非易失性纳米管区块的开关的实施例的透视图，其具有顶部、底部及终端的触点区域以及多种绝缘体选择。
图58A-58D示出具有顶部、底部及终端的触点的基于非易失性纳米管区块的开关的实施例的截面图及SEM图。
图59示出图58A-58D所示的基于非易失性纳米管区块的开关实施例的电ON/OFF开关特性。
图60A-60C示出只具有终端触点的基于非易失性纳米管区块的开关的一实施例的截面图及SEM图。
图61示出在图60A-60C中处于ON状态的基于非易失性纳米管区块的开关实施例的近-奥姆电阻。
图62A-62B示出具有底部触点及组合的顶部及终端触点的基于非易失性纳米管区块的开关实施例的截面图。
图63A-63B示出图62A-62B所示的基于非易失性纳米管区块的开关实施例的电ON/OFF开关特性。
图64A-64C示出具有顶部及底部触点的基于非易失性纳米管区块的开关实施例的平面视图、截面图、以及SEM图。
图65示出图64A-64C所示的基于非易失性纳米管区块的开关实施例的电ON/OFF开关特性。
图66A-66C示出根据一些实施例的使用多种类型的纳米管溶液及绝缘体的非易失性纳米管区块的制造方法。
图67示出沿高密度3D单元结构的一实施例的字线(X-方向)取得的三维截面图，该高密度3D单元结构形成有阴极-至-NT非易失性纳米管二极管，该结构的二极管部分与基于非易失性纳米管区块的开关串联，该基于非易失性纳米管区块的开关在垂直单元边界内包括非易失性纳米管区块，并填充该单元边界内的区域。
图68A-68I示出根据一些实施例的具有非易失性纳米管二极管的纳米管上阴极存储器截面结构的制造方法，该非易失性纳米管二极管在诸如图67及40所示的垂直单元边界内包括基于非易失性纳米管区块的开关。
图69示出沿高密度3D单元结构的一实施例的位线(Y-方向)取得的三维截面图，该高密度3D单元结构形成有阳极-至-NT非易失性纳米管二极管，该结构的二极管部分与基于非易失性纳米管区块的开关串联，该基于非易失性纳米管区块的开关在垂直的单元边界内包括非易失性纳米管区块，并填充该单元边界内的区域。
图70示出沿高密度3D单元结构的一实施例的字线(X-方向)取得的三维截面图，该高密度3D单元结构形成有阳极-至-NT非易失性纳米管二极管，该结构的二极管部分与基于非易失性纳米管区块的开关串联，该基于非易失性纳米管区块的开关在垂直的单元边界内包括非易失性纳米管区块，并填充该单元边界内的区域。
图71示出双-高堆栈的三维基于非易失性纳米管区块的开关的一实施例的3D透视图，该基于非易失性纳米管区块的开关具有顶部及底部触点，且上方及下方阵列之间共享字线。
图72A示出沿双-高堆栈的三维基于非易失性纳米管区块的开关的一实施例的字线(X-方向)取得的三维截面图，该基于非易失性纳米管区块的开关具有顶部及底部触点，且上方及下方阵列之间共享字线。
图72B示出沿双-高堆栈的三维基于非易失性纳米管区块的开关的一实施例的位线(Y-方向)取得的三维截面图，该基于非易失性纳米管区块的开关具有顶部及底部触点，且上方及下方阵列之间共享字线。
图73示出双-高堆栈的三维基于非易失性纳米管区块的开关的一实施例的3D透视图，该基于非易失性纳米管区块的开关具有顶部及底部触点，且上方及下方阵列之间不共享阵列线(如字线)。
图74示出沿双-高堆栈的三维基于非易失性纳米管区块的开关的一实施例的字线(X-方向)取得的三维截面图，该基于非易失性纳米管区块的开关具有顶部及底部触点，且上方及下方阵列之间不共享阵列线(如字线)。
图75示出包括四个3-D非易失性存储单元的非易失性存储器阵列的一实施例的3-D透视图，每一单元包括一3-D非易失性纳米管二极管，该3-D非易失性纳米管二极管包括基于非易失性纳米管区块的开关，以及由位线及字线形成的单元互连。
图76A-76D示出根据一些实施例的具有非易失性纳米管二极管的纳米管上阴极存储器截面结构的制造方法，该非易失性纳米管二极管在垂直单元边界内包括如图75所示的基于非易失性纳米管区块的开关。
图77示出多层高堆栈的三维基于非易失性纳米管区块的开关的一实施例的3D透视图，其具有顶部及底部触点，且上方及下方阵列之间不共享阵列线(如字线)。
详细描述
本发明的各个实施例提供非易失性二极管及非易失性纳米管区块及使用它们的系统及其制造方法。
本发明的一些实施例提供启用高密度的非易失性存储器阵列的3-D单元结构，该非易失性存储器阵列包括纳米管开关与二极管，可在多个循环写入逻辑1及0状态，以及被集成在单个半导体(或其它)衬底上。应注意，这种非易失性存储器阵列还可被配置为PLA、FPGA、以及PLD配置中的NAND及NOR阵列，以执行独立和嵌入的逻辑功能。
本发明的一些实施例提供由于二极管与非易失性纳米管元件组合而具有非易失性特性的二极管器件，以及形成这种器件的方法。
本发明的一些实施例还提供基于纳米管的非易失性随机存取存储器，其包括具有相对较高密度的非易失性纳米管二极管器件单元，以及形成这些存储器器件的方法。
本发明的一些实施例提供组合非易失性纳米管开关(NV NT开关)与非易失性纳米管二极管(NV NT二极管)器件中的二极管的非易失性器件，诸如美国专利申请No.11/280,786中所述。合适的二极管包括肖特基、PN、PIN、PDB(平面-掺杂-阻挡)、江崎(Esaki)、LED(发光)、激光及其它二极管以及FET二极管。具有PDB及江崎二极管的NV NT开关的组合可被用于快速开关应用，同时NV NT开关与LED及激光二极管的组合可被用于通信及显示器应用、以及基于光子的逻辑及存储器应用的光(光子)源。描述了使用各种二极管及NVNT开关组合形成的非易失性纳米管二极管(NV NT二极管)，例如阴极-至-纳米管及阳极-至-纳米管互连。还描述了NV NT二极管操作。还描述了使用NV NT二极管制造的器件。
虽然在一些实施例中，NV NT二极管通过组合使用硅及冶金典型的CMOS工艺形成的NV NT开关及各种二极管形成，各种各样的半导体材料及导体可用于形成各种二极管与各种各样的导体的组合。半导体材料的示例为例如Si、Ge、SiC、GaP、GaAs、GaSb、InP、InAs、InSb、ZnS、ZnSe、CdS、CdSe、CdTe。肖特基二极管可通过组合各种半导体材料与导体形成，例如Al、Ag、Au、Au/Ti、Bi、Ca、Co、CoSi2、Cr、Cu、Fe、In、Ir、Mg、Mo、MoSi2、Na、Ni、NiSi2、Os、Pb、Pd、Pd2Si、Pt、PtSi、Rh、RhSi、Ru、Sb、Sn、Ti、TiSi2、W、WSi2、Zn、ZrSi2等。LED及激光二极管可使用确定光发射波长的半导体材料，例如GaInAsPt、GaAsSb、InAsP、InGaAs、以及许多其它材料的组合。
或者，FET二极管可通过组合NV NT开关与三端子FET形成，其中栅极电连接两扩散端子之一以形成双端子FET二极管器件。当组合NV NT开关及FET二极管时，非易失性纳米管二极管也可被称为非易失性纳米管FET-二极管，简称为NV NTFET-二极管，以突显其与肖特基、PN、PIN、以及其它二极管的差异。然而，毋须突显NV NT开关与FET二极管及肖特基、PN、PIN及其它二极管的组合的差异，且都可被称为NV NT二极管。
还描述了2-D非易失性存储器实施例，包括独立式与嵌入式逻辑(例如处理器)，其将非易失性纳米管二极管(NV NT二极管)用作储存元件。这些NV NT二极管可在半导体衬底之中和/或之上形成，具有存储器支持电路及逻辑功能，并集成于诸如半导体芯片或晶片的单个衬底上，以形成2-D存储器与2-D存储器及逻辑功能。
还描述了非易失性存储器的3-D架构的实施例，包括独立式与嵌入式逻辑(例如处理器)，其将NV NT二极管用作3-D存储器阵列的3-D单元，可在多个循环写入逻辑1及0状态。应注意，描述了使用NV NT二极管单元阵列的3-D存储器的一些实施例，该描述相关于并非在半导体衬底之中或之上制造的存储器阵列，相反其形成于绝缘层之上，该绝缘层位于形成于半导体衬底之中及之上的支持电路上，且支持电路与3-D存储器阵列之间具有互连。
NV NT二极管阵列也可在支持电路上的平绝缘表面上形成，且具有贯穿绝缘层及位于绝缘层上的阵列互连，其中在形成NV NT二极管阵列所使用的制造方法中，阵列特征在X与Y方向自对准，以使阵列特征大小不增加以适应对准需求。
还应注意，目前可用的平面化技术(例如化学-机械平面化(CMP))组合有绝缘层上硅(SOI)技术及薄膜晶体管(TFT)技术，使得将NV NT二极管用作3-D单元的3-D存储器阵列能以单个衬底上平坦的高密度的堆叠结构制造，其中该衬底不是半导体衬底。组合的平面化技术及显示-应用-驱动增强TFT技术使非半导体衬底(诸如玻璃、陶瓷、或有机衬底)能作为使用半导体衬底的替代。
描述了各种3-D存储器的制造方法。
虽然描述了基于NV NT二极管的非易失性存储器，应注意，这种非易失性存储器阵列也可配置为PLA、FPGA、以及PLD功能的NAND及NOR阵列，以执行独立式与嵌入式逻辑功能。
双端子非易失性纳米管二极管器件
一些实施例提供非易失性纳米管二极管器件，其像二极管一样动作，如果纳米管二极管处于导通(ON)模式(或状态)，则在正向偏压方向能直接电连通，并避免反方向连通。然而，如果非易失性纳米管二极管器件处于截止(OFF)模 式(或状态)，则不论正向或反向都避免直接连通。非易失性纳米管二极管器件的导通(ON)模式或截止(OFF)模式是非易失性的，且在不向该元件供电的情况下维持。通过使用刺激电路施加合适的电压及电流电平，该非易失性纳米管二极管器件的模式可由ON变至OFF或由OFF变至ON。
非易失性器件的一些实施例通过组合非易失性纳米管开关(NV NT开关)与二极管(例如肖特基、PN、PIN、以及其它二极管及FET二极管)以形成非易失性纳米管二极管(NV NT二极管)器件而形成，该非易失性纳米管开关(NV NT开关)在题为“具有可缩放的双端子纳米管开关的非易失性阻性存储器”，与本文同时提交的美国专利申请No.11/280,786、美国专利申请No.(待宣布)，和/或题为“使用非易失性纳米管区块的存储器元件及交叉点开关及其阵列”，与本文同时提交的美国专利申请No.(待宣布)中描述。在一些实施例中，非易失性纳米管二极管(NV NT二极管)是双端子器件，其一个端子与非易失性纳米管开关的一个端子相接触，而另一端子与二极管的阳极或阴极相接触。在一些实施例中，共享的内部触点连接非易失性纳米管开关的第二端子及二极管的阴极或阳极，以形成非易失性纳米管二极管器件。
NV NT二极管的一些实施例可缩放成大型非易失性阵列结构。一些实施例使用与CMOS电路制造兼容的工艺。应注意，基于半导体器件中的二元性原理，所示示例的P及N区可随着所施加电压极性的相应改变而互换。
非易失性纳米管二极管器件，该二极管的阴极连接至非易失性纳米管开关的一端子；以及其它非易失性纳米管二极管器件，该二极管的阳极连接至非易失性纳米管开关的一端子
非易失性纳米管开关(NV NT开关)在美国专利申请No.11/280,786中描述，并简要地归纳如下。NV NT开关包括图案化纳米管元件及与图案化纳米管(纳米结构)元件相接触的两个端子。形成纳米管结构及元件的方法及其特性征在所结合的专利参考文献中有更详尽的叙述。非易失性纳米管开关操作并不取决于电压极性，可使用正或负电压。相对于第二端子，第一端子可处于较高或较低电压。没有优选电流流向。电流可从第一端子流至第二端子或从第二端子流至第一端子。
图3示出NV NT开关300的实施例，包括图案化纳米管元件330，其位于由衬底350支撑的绝缘体340上。端子(导电元件)310及320直接沉积于图案化纳米管元件330上并至少部分地重迭在图案化纳米管元件330的相反两端。非易失性纳米管开关沟道长度LSW-CH是310与320之间的间隔。LSW-CH对非易失性纳米管开关300的操作而言是重要的，如以下进一步所述。衬底350可以是绝缘体，诸如陶瓷或玻璃；半导体；或有机的刚性的或柔性的衬底。衬底350也可以是有机的，并且可以是柔性的或刚性的。绝缘体340可以是SiO2、SiN、Al2O3，或其它绝缘体材料。端子(触点)310及320可使用各种触点及互连元素金属形成，例如Ru、Ti、Cr、Al、Al(Cu)、Au、Pd、Ni、W、Cu、Mo、Ag、In、Ir、Pb、Sn、以及金属合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其它适合的导体，或导电氮化物、氧化物、或硅化物，例如，RuN、RuO、TiN、TaN、CoSix及TiSix。
图4示出NV NT开关400的一实施例，包括图案化纳米管元件430，其位于由衬底450支撑的绝缘体440上。图案化的纳米管元件430是非平面的共形(conformal)的纳米结构，在顶面及侧面上还部分地重迭并接触端子(导电元件)410及420。在图案化纳米管元件430形成之前，端子(触点)410及420在衬底450上直接沉积及图案化。图案化纳米管元件330使用共形纳米结构形成，该纳米结构至少部分地重迭端子410及420。非易失性纳米管开关沟道长度LSW-CH是端子410及420之间的间隔。LSW-CH对非易失性纳米管开关400的操作而言是重要的，如以下进一步所述。衬底450可以是绝缘体，诸如陶瓷或玻璃；半导体，或有机的刚性的或柔性的衬底。衬底450也可以是有机的，并且可以是柔性的或刚性的。绝缘体440可为SiO2、SiN、Al2O3，或其它绝缘体材料。端子410及420可使用各种触点及互连件元素金属形成，例如Ru、Ti、Cr、Al、Al(Cu)、Au、Pd、Ni、W、Cu、Mo、Ag、In、Ir、Pb、Sn、以及金属合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其它适合的导体，或导电氮化物，氧化物，或硅化物，例如，RuN、RuO、TiN、TaN、CoSix及TiSix。
图5示出NV NT开关500的实施例，包括绝缘体535上的图案化纳米管元件530，绝缘体535位于绝缘体540上，绝缘体540由衬底550所支撑。图案化纳米管元件530是位于平坦表面上的纳米结构，其还部分地重迭并接触端 子(导电元件)510及520。在图案化纳米管元件530形成之前，端子(触点)510及520在衬底550上直接沉积及图案化。图案化纳米管元件530至端子520的重迭距离560不会显著地改变非易失性纳米管开关500操作。非易失性纳米管开关沟道长度LSW-CH是端子510及520之间的间隔。LSW-CH对非易失性纳米管开关500操作而言是重要的，如以下进一步所述。衬底550可以是绝缘体，诸如陶瓷或玻璃，半导体，或有机的刚性的或柔性的衬底。衬底550也可以是有机的，并且可以是柔性的或刚性的。绝缘体535及540可以是SiO2、SiN、Al2O3，或其它绝缘体材料。端子510及520可使用各种触点及互连件元素金属形成，例如Ru、Ti、Cr、Al、Al(Cu)、Au、Pd、Ni、W、Cu、Mo、Ag、In、Ir、Pb、Sn、以及金属合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其它适合的导体，或导电氮化物，氧化物，或硅化物，例如，RuN、RuO、TiN、TaN、CoSix及TiSix。
在一些实施例中，NV NT开关500可被修改(未示出)为在绝缘体535中包括栅极区域，绝缘体535介于一部分的纳米管元件530与绝缘体540之间，如进一步在与本申请同时提交的、题为“非易失性电阻存储器具有可缩放的双端子纳米管开关”的美国专利申请No.(待宣布)，和/或题为“使用非易失性纳米管区块的存储器元件及交叉点开关及其阵列”的美国专利申请No.(待宣布)中所述。虽不希望受到理论的限制，一般相信在悬浮区域中减少量的热会散失至周围的衬底，因此可能只需要更小的电压及电流值来将纳米管加热至足以发生开关的温度。其它机制是可能的。
图6A示出钝化之前并对应于图3截面图300所示的非易失性纳米管开关300的非易失性纳米管开关600的一实施例的SEM图。非易失性纳米管开关600包括图案化纳米管(纳米结构)元件630、端子(触点)610及620，以及绝缘体640。示例性的非易失性纳米管开关600被制造成具有在250nm至22nm范围内的端子-至-端子沟道长度(LSW-CH)，以缩减非易失性纳米管开关大小并在较短的沟道长度上降低擦除(写0)电压，进一步说明如下。编程(写1)电压通常维持为低于擦除(写0)电压。对具有不同沟道宽度的非易失性纳米管开关的擦除电压测量(数据未示出)显示，当沟道宽度WSW-CH由500nm变成150nm时，擦除电压与器件沟道宽度之间没有显著的相关性。对具有不同的纳米结构-至-触 点端子重迭长度的非易失性纳米管开关的擦除电压测量(数据未示出)显示，当重迭长度由约800nm变成20nm时，擦除电压与重迭长度之间具有显著的相关性，例如图6A中的重迭长度660。
图6A及6B使用NV NT开关600的SEM电压对比图获得，NV NT开关600包括连接至端子610及620的图案化纳米管元件630。参考图6A，NV NT开关600处于ON状态，从而施加至端子620的电压通过处于电气连续ON状态的图案化纳米管元件630被传送至端子610。图6B示出NV NT开关600’，其对应于处于OFF状态的NV NT开关600。在OFF状态中，图案化纳米管元件630在其本身内是电气不连续的，和/或与端子610、620中之一相分离。图6B中的NV NT开关600’的SEM电压对比图示出图案化纳米管元件630，其中图案化纳米管元件区域630’显现为电连接至端子620(亮区域)，而图案化纳米管元件区域630”显现为电连接至端子610’(暗区域)，但图案化纳米管元件区域630’及630”显现为彼此未连接，即，图案化纳米管元件630“断开”。因为图案化纳米管元件区域630’及630”之间明显的电气不连续，施加至端子620的电压未到达端子610’，因此端子610’是暗的。注意，除了其未电连接至NVNT开关600’的端子620之外，端子610’与端子610相同。
图6A-6B所示的非易失性纳米管开关实施例600在水平表面上制造。通常，图案化纳米管元件可使用共形的图案化纳米结构制造，纳米结构可被不受限制地定向于多种角度，如所结合的专利参考文献中更详尽所述。图7A为示例性结构700的SEM图，沉积之后纳米结构730顺应下层阶梯，且具有垂直取向735区域。纳米结构的此共形性质可用于制造垂直取向的非易失性纳米管开关，增强尺寸控制且需要较少面积(例如，可更高密度地制造)，如以下进一步说明。
图7B是3-D存储单元截面750储存元件的实施例的示图，其更详尽地在美国专利申请No.11/280,786中描述。3D存储单元储存区域760A及760B为镜像储存器件，使用具有垂直取向的纳米管元件765及765’的非易失性纳米管开关。保护性绝缘体材料770及770’，和775、775’，以及775”分别用于提高纳米管元件765及765’性能及可靠度。存储单元储存区域760A及760B分别包括下方触点780及780’，并分别包括上方触点785及785’。上方触点785及 785’包括侧壁及顶面触点区域。触点780及780’嵌入绝缘体790中。绝缘体790的顶面上的绝缘体795包括侧壁区域，用于限定纳米管沟道元件765及765’的位置。
图8示出根据一些实施例的非易失性纳米管开关800，示意性地表示非易失性纳米管开关300、400、500及其它非易失性纳米管开关(未示出)，可包括悬浮区域，且还可包括水平的、垂直的、或其它方向。两个端子(触点)810及820被示出，并对应于端子(触点)，例如NV NT开关300的端子310及320、NV NT开关400的端子410及420、以及NV NT开关500的端子510及520。
单个制造的非易失性纳米管开关的实验测试结果(由图8的非易失性纳米管开关800示意性地表示)由图9A中的曲线900示出。超过5千万ON/OFF循环的由曲线900示出的非易失性纳米管开关800的开关结果，显示导通状态电阻(ON电阻)在10千欧至50千欧范围内，而不导通状态电阻(OFF电阻)超出10G欧，导电与不导通状态之间的电阻值相差超过5个数量级。非易失性纳米管开关800具有沟道长度(LSW-CH)为250nm的图案化纳米管元件。在250nm的沟道长度上，非易失性纳米管开关具有典型的8伏擦除电压和典型的5伏编程电压，如以下进一步所述，以及在题为“具有可缩放的双端子纳米管开关的非易失性阻性存储器”，与本文同时提交的美国专利申请No.11/280,786及美国专利申请No.(待宣布)中所述。
图9B示出沟道长度为约22nm而沟道宽度为约22nm的制造器件的循环数据900’。沟道长度为约20nm的器件通常具有在4至5伏范围内的擦除电压。图9B所表征的特定器件具有5伏的擦除电压，4伏的编程电压，以及进行100个擦除/编程循环。ON电阻低于100千欧，而OFF电阻高于100M欧姆。
图10的曲线1000示出当LSW-CH从超过250nm减小至50nm时，沟道长度LSW-CH减小对多个制造的非易失性纳米管开关的擦除电压的电压缩减效应。LSW-CH指参考图3、4、以及5所述的开关沟道长度。沟道长度减小的效应以擦除电压因变于沟道长度减小及擦除/编程循环产率变化的方式示出，其中每一数据点代表22个器件，且ON/OFF擦除/编程循环的数目为5。当非易失性纳米管开关沟道长度由250nm减小至50nm时，擦除电压是沟道长度的强函数，由8伏降低(缩减)至5伏，如图10所示的曲线1000所示。相应的编程电 压(未示出)比擦除电压低，通常在例如3至5伏的范围内。不同沟道宽度的非易失性纳米管开关擦除电压测量(数据未示出)显示，当沟道宽度从500nm变化至150nm时，擦除电压与器件沟道宽度之间没有显著的相关性，不同的纳米结构-至-触点端子重迭长度的非易失性纳米管开关的擦除电压测量(数据未示出)显示，当重迭长度从约800nm变化至20nm时，擦除电压与重迭长度(诸如图6A中的重迭长度660)之间没有显著的相关性。
图11A示出针对沟道长度为250nm、擦除电压为8伏以及相应擦除电流为15微安的所制造的非易失性纳米管开关，擦除电压和相应擦除电流因变于时间的示例性擦除波形1100。须注意，在测试时，负电压被施加至非易失性纳米管开关。非易失性纳米管开关以正或负施加电压及任一方向的电流工作。擦除电流通常在范围1至50uA内，这取决于沟道区域中的图案化纳米管元件中的激活SWNT数目。当开关从ON状态切换至OFF状态时，擦除电流通常不受刺激电路限制。
图11B示出全非易失性纳米管开关循环的示例性波形1100’，该循环包括读取、擦除、以及编程操作。针对沟道长度为250nm、擦除电压为8伏以及相应擦除电流为15微安的所制造的非易失性纳米管开关，擦除波形显示擦除电压及相应擦除电流因变于时间。针对沟道长度为250nm、擦除电压为8伏以及相应擦除电流为15微安的非易失性纳米管开关，编程波形显示编程电压及相应编程电流因变于时间。当开关从OFF状态转换至ON状态时，编程电流通常受刺激电路限制，以改进编程特性。使用刺激电路限制编程电流的示例在题为“具有可缩放的双端子纳米管开关的非易失性阻性存储器”，与本文同时提交的美国专利申请No.(待宣布)中描述。图11A所示的擦除波形及图11B中的读取、擦除、及编程波形在美国专利申请No.11/280,786中更详细地描述。
可制造非易失性纳米管开关，以展现宽泛范围的ON电阻值，其取决于开关沟道长度、及图案化纳米管(沟道)元件中单个纳米管数目。非易失性纳米管开关可展现在1千欧至10兆欧范围内的ON电阻，而OFF电阻通常为100兆欧或1G欧或更大。
非易失性纳米管二极管器件是双端子半导体二极管及双端子非易失性纳米管开关(类似于以上参照图3至11所述的非易失性纳米管开关)的串联组 合。各种二极管类型在参考文献NG，K.K.，“Complete Guide to SemiconductorDevices”Second Edition，John Wiley及Sons，2002中描述，其全部内容通过引用结合于此；肖特基二极管(肖特基-势垒二极管)在第31-41页描述；结(PN)二极管在第11-23页描述；PIN二极管在第24-41页描述；发光二极管(LED)在第396-407页描述。FET-二极管在参考文献Baker，R.J.等人的“CMOS CircuitDesign，Layout，and Simulation”，IEEE Press，1998，pp.168-169中描述，其全部内容通过引用结合于此。
进一步描述如下的NV NT二极管实施例通常使用肖特基二极管、PN二极管及FET-二极管。然而，其它类型的二极管，诸如PIN二极管，可与非易失性纳米管开关组合以形成非易失性纳米管PIN-二极管，其可启用或禁用例如RF开关、衰减及调制、信号限制、相移、电力整流、以及光检测。此外，非易失性LED二极管可与非易失性开关组合以形成非易失性纳米管LED-二极管，其可启用或禁用LED二极管并提供在非易失性纳米管LED-二极管中被储存为非易失性状态的光输出图案。
肖特基二极管通常具有低的正向电压降(其为一优点)以及好的高频特性。这些特性加上容易制造使肖特基二极管在宽泛应用范围内有用。制造中的关键步骤是准备一干净表面，使金属与半导体表面紧密接触。也可使用硅层上金属或硅层上金属硅化物。肖特基二极管142在图1中示出并如上进一步描述且在参考文献美国专利4,442,507中使用铂形成硅层上铂硅化物肖特基二极管，具有正向ON-电压约0.4伏及反向击穿电压约10伏。进一步描述如下的非易失性纳米管二极管取决于应用需求可由非易失性纳米管开关及肖特基、PN、P-I-N、LED及其它二极管(例如，串联的FET-二极管)制造。
图12示出非易失性纳米管二极管1200器件的一实施例，其通过串联组合二极管1205及非易失性纳米管开关1210形成。端子T1连接至二极管1205的阳极1215，而端子T2连接至非易失性纳米管开关1210的触点1225。二极管1205的阴极1220经由触点1235连接至非易失性纳米管开关1210的触点1230。非易失性纳米管二极管1200的操作将进一步解释如下。
图13示出非易失性纳米管二极管1300器件的实施例，其通过串联组合二极管1305及非易失性纳米管开关1310形成。端子T1连接至二极管1305的阴 极1320，而端子T2连接至非易失性纳米管开关1310的触点1325。二极管1305的阳极1315经由触点1335连接至非易失性纳米管开关1310的触点1330。
图14示出非易失性纳米管二极管1400器件的实施例，其通过串联组合NFET二极管1405及非易失性纳米管开关1410形成。端子T1连接至NFET二极管1405的触点1415，而端子T2连接至非易失性纳米管开关1410的触点1425。触点1415被接线至NFET的栅极及第一扩散区域，以形成第一NFET二极管1405端子。第二扩散区域1420形成NFET二极管1405的第二端子。NFET二极管1405的第二扩散区域1420经由触点1435连接至非易失性纳米管开关1410的触点1430。
图15示出非易失性纳米管二极管1500器件的实施例，其通过串联组合NFET二极管1505及非易失性纳米管开关1510形成。端子T1连接至NFET二极管1505的第一NFET扩散端子1515，而端子T2连接至非易失性纳米管开关151的触点1525。NFET二极管1505的触点1520经由触点1535被连接至非易失性纳米管开关1510的触点1530。非易失性纳米管二极管1200的操作将进一步解释如下。
图16示出非易失性纳米管二极管1600器件的实施例，其通过串联组合PFET二极管1605及非易失性纳米管开关1610形成。端子T1连接至PFET二极管1605的第一PFET扩散端子1615，而端子T2连接至非易失性纳米管开关1610的触点1625。触点1620被接线至PFET的栅极及第二扩散区域，以形成第二PFET二极管1605端子。PFET二极管1605的触点1620经由触点1635连接至非易失性纳米管开关1610的触点1630。
图17示出非易失性纳米管二极管1700器件的实施例，其通过串联组合PFET二极管1705及非易失性纳米管开关1710形成。端子T1连接至PFET二极管1705的触点1715，而端子T2连接至非易失性纳米管开关1710的触点1725。触点1715被同时接线至PFET的栅极及第一扩散区域，以形成第一PFET二极管1705端子。第二扩散区域1720形成PFET二极管1705的第二端子。PFET二极管1705的第二扩散区域1720经由触点1735连接至非易失性纳米管开关1710的触点1730。
非易失性纳米管二极管器件的操作
图18示出电路1800的一实施例，其中刺激电路1810将电压VT1施加于NVNT二极管1200的端子T1与参考端子(例如接地)之间，以及刺激电路1820将电压VT2施加于NV NT二极管1200的端子T2与参考端子(例如接地)之间。NV NT二极管1200通过串联二极管1205及非易失性纳米管开关1210形成，如以上参照图12进一步描述。
图19示出电路1900的一实施例，其中刺激电路1910将电压VT2施加于NV NT二极管1500(或NV NTFET-二极管1500)的端子T2与参考端子(例如接地)之间，以及刺激电路1920将电压VT1施加于NV NT二极管1500的端子T1与参考端子(例如接地)之间。NV NT二极管1500通过串联FET二极管1505及非易失性纳米管开关1510形成，如以上参照图15进一步描述。
在示例性的写0(擦除)操作中，参考图18中的电路1800，在施加写0操作波形2000-1时的模式设定时间间隔期间，非易失性纳米管二极管1200从ON状态转换至OFF状态，如图20A中所示。在初始写0操作2000-1之前，写0操作2000-1波形说明电压VT1处于低电压，例如零伏特。电压VT2可为介于零伏与约10伏之间的任何电压，其中10伏为NV NT二极管1200的大致反向偏压击穿电压。NV NT二极管1200的反向偏压击穿电压根据二极管1205的反向击穿电压确定，其基于图1所示的及在美国专利4,442,507中描述的肖特基二极管142的反向击穿电压假设为约10伏。写0操作2000-1并非由VT2开始，因为二极管1205在反向偏压模式中具有高阻抗，其减小NV NT开关1210两端的电压并限制电流流经NV NT开关1210，从而不符合NV NT开关1210的端子两端的写0操作2000-1的电压条件4-5伏，且从ON电阻状态至OFF电阻状态的转换不会发生。在写0操作开始之前，NV NT开关1210ON电阻通常在10千欧至100千欧的范围内，如图9A及9B中所示。
模式设定时间间隔期间的示例性写入0操作2000-1，如图20A所示，以从电压VT2转换至低电压，例如接地开始。接着，电压VT1转换至所施加的写0电压5伏。施加写0电压上升时间可能相当短，例如少于1ns，或可能相当长，例如超过100us。刺激电路1810将电压VT1施加至端子T1，而电压VT1减去二极管1205的正向电压被施加至非易失性纳米管开关1210的端子1230。 如果二极管1205的正向电压偏压降假设为约0.5伏(类似于美国专利4,442,507中使用的肖特基二极管的正向电压为约0.4伏)，并且由于端子T2保持接地，则约4.5伏的电压会出现在NV NT开关1210两端。如果NV NT开关1210的擦除阈值电压为例如4.5伏(或更低)，则NV NT开关1210从ON状态转换至OFF状态。在写0操作2000-1期间，电流限制是不需要的。典型的写0电流低于1uA至50uA。
在示例性写1(编程)操作中，参照图18的电路1800，在施加写1操作波形2000-2时反而模式设定时间间隔期间，非易失性纳米管二极管1200从OFF状态转换至ON状态，如图20A所示。在初始写0操作2000-2之前，写1操作2000-2波形示出电压VT1处于低电压，例如零伏。NVNT开关1210OFF电阻可在大于100兆欧至大于10G欧的范围内，如图9A及9B中所示。因此，二极管1205的反向偏压电阻可小于NV NT开关1210的OFF电阻，且大部分所施加的写1电压会出现在NV NT开关1210端子1230及T2两端，如图18所示。如果电压VT2转换超出NV NT开关1210的写1阈值电压，则非期望的写1循环会开始。当NV NT开关1210电阻下降时，反偏压二极管1205电阻占优势且可防止写1操作完成。然而，为避免部分写1操作，VT2被限制为例如4伏。
如图20A所示，在模式设定时间间隔期间，示例性的写1操作2000-2以从电压VT2转换至低电压，例如接地开始。接着，电压VT1转换至所施加的写1电压4伏特。施加写1电压上升时间可能相当短，例如少于1ns，或可能相当长，例如超过100us。刺激电路1810将电压VT1施加至端子T1，而电压VT1减去二极管1205的正向电压被施加至NV NT开关1210的端子1230。如果二极管1205的正向电压偏压降类似于正向电压为约0.4-0.5伏，诸如美国专利4,442,507使用的肖特基二极管，并且由于端子T2保持接地，则约3.5伏的电压会出现在NV NT开关1210两端。如果NV NT开关1210的写1阈值电压为例如3.5伏(或更低)，则NV NT开关1210从OFF状态转换至ON状态。在写1操作2000-2期间，可施加电流限制。包括电流限制装置的刺激电路的示例在题为“具有可缩放的双端子纳米管开关的非易失性阻性存储器”，与本文约同时 提出的美国专利申请No.(待宣布)中描述。写1电流通常被限制为低于1uA至50uA。
在示例性的写0操作中，参照图19的电路1900，在施加写0操作波形2000-3时的模式设定时间间隔期间，非易失性纳米管二极管1500(或NVNTFET-二极管1500)从ON状态转换至OFF状态，如图20B所示。在初始写0操作2000-3之前，写0操作2000-3波形示出电压VT2处于低电压，例如零伏。电压VT1可为介于零伏与7伏之间的任何电压，其中7伏是NV NT二极管1500的反向偏压击穿电压。NV NT二极管1500的反向偏压击穿电压根据FET二极管1505的反向击穿电压确定，在此例中其针对使用0.18μm CMOS工艺制造的FET二极管被假设为7伏。写0操作2000-3并非由VT1开始，因为FET二极管1505在反向偏压模式中具有高阻抗，其减小NV NT开关1510两端的电压并限制电流流经NV NT开关1510，从而不符合NV NT开关1510的端子两端的写0操作2000-3电压条件4-5伏，且从ON电阻状态至OFF电阻状态的转换不会发生。NV NT开关1510ON电阻在开始写0操作之前通常在范围10千欧至100千欧内，如图9A及9B所示。
如图20B所示，在模式设定时间间隔期间，示例性的写0操作2000-3以从电压VT1转换至低电压，例如接地开始。接着，电压VT2转换至所施加的写0电压5伏。施加写0电压上升时间可能相当短，例如1ns，或可能相当长，超过例如100us。刺激电路1910将电压VT2施加至端子T2，且电压VT2减去FET二极管1505的正向电压被施加至非易失性纳米管开关1510的端子1530。电路1900中的FET二极管1505的端子连接至电路中的最低电压，在此例中为接地。假设半导体衬底也连接至接地，FET二极管1505阈值电压相对于相应半导体衬底不增加施加至FET二极管1505的电压。使用半导体制造方法来控制器件特性，例如氧化物厚度及沟道离子植入剂量，FET二极管1505的导通电压可被调整至低于0.5伏。如果FET二极管1505的正向偏压电压降低于0.5伏，则大于4.5伏的电压会出现在NV NT开关1510两端。如果NV NT开关1510的写0阈值电压为例如4.5伏(或更低)，则NV NT开关1510从ON状态转换至OFF状态。在写0操作2000-3期间，电流限制是不需要的。典型的写0电流小于1uA至50uA。
在示例性的写1操作中，参照图19的电路1900，在写1操作波形2000-4时的模式设定时间间隔期间，非易失性纳米管二极管1500(NV NTFET-二极管1500)从OFF状态转换至ON状态，如图20AB所示。在初始写1操作2000-4之前，写1操作2000-4波形示出电压VT2处于低电压，例如零伏。NV NT开关1510OFF电阻可在大于100兆欧至大于10G欧的范围内，如图9A及9B中所示。因此，FET二极管1505反向偏压电阻可小于NV NT开关1510的OFF电阻，并且大部分所施加的写1电压会出现在NV NT开关1510端子1530及T2两端，如图19所示。如果电压VT1转换至超过NV NT开关1510的写1阈值电压，则非期望的写1循环会开始。当NV NT开关1510电阻下降时，反向偏压FET二极管1505电阻占优势，且可避免写1操作完成。然而，为避免一部分写1操作，VT1被限制为例如4伏。
如图20B中所示，在模式设定时间间隔期间，示例性的写1操作2000-4以从电压VT1转换至低电压，例如接地开始。接着，电压VT2转换至所施加的写1电压4伏。施加写1电压上升时间可能相当短，例如少于1ns，或可能相当长，例如超过100us。刺激电路1910将电压VT2施加至端子T2，而电压VT2减去FET二极管1505的正向电压被施加至NV NT开关1510的端子1530。电路1900中的FET二极管1505的一端子连接至电路中的最低电压，在此例中为接地。假设半导体衬底还连接至接地，相对于相应的半导体衬底，FET二极管1505阈值电压不会增加施加至FET二极管1505的电压。使用半导体制造方法来控制器件特性，例如氧化物厚度及沟道离子植入剂量，FET二极管1505的导通电压可被调整至低于0.5伏。如果FET二极管1505的正向偏压电压降低于0.5伏，则大于4.5伏的电压会出现在NVNT开关1510两端。如果NV NT开关1510的写1阈值电压为例如3.5伏(或更少)，则NV NT开关1510从OFF状态转换至ON状态。在写1操作2000-4期间可施加电流限制。包括电流限制装置的刺激电路的示例在题为“具有可缩放的双端子纳米管开关的非易失性阻性存储器”，与本文同时提交的美国专利申请No.(待宣布)中描述。写1电流通常限制为小于1uA至50uA。
使用具有电流限制的刺激电路的替代方案设计FET二极管1505以限制电流。即，NV NT二极管1500具有由子组件FET二极管1505的设计决定的内 建(built-in)电流限制。FET二极管示例在参考文献Baker，R.等人，“CMOSCircuit Design，Layout，and Simulation”，IEEE Press，1998，pp.165-171中示出。
图21A示出电路2100的一实施例，其中刺激电路2110将电压V施加至电阻器R的一端子。电阻器R的另一端子连接至NV NT二极管1200的端子T1。NV NT二极管1200端子T2连接至公用参考电压，例如接地。NV NT二极管1200通过串联二极管及NV NT开关形成，如以上参照图12进一步所述。电路2100的输出为端子T1电压VOUT(V输出)。
图21B示出处于ON状态的NV NT二极管1200的等效电路2110实施例。等效电路2110对应于ON状态的NV NT开关600，如图6A所示。图21C示出处于ON状态的非易失性纳米管二极管1200的I-V电特性2120。NV NT二极管1200导通电压为例如约0.4至0.5伏。在导通之后，I-V曲线的斜率对应于NV NT开关1210的ON电阻，其中RON-NT(RNT导通)通常在10千欧至100千欧范围内，如图9A-9B中所示。
图21D示出处于OFF状态的NV NT二极管1200的等效电路2130实施例。该等效电路对应于OFF状态的NV NT开关600’，如图6B所示。图21E示出处于OFF状态的非易失性纳米管二极管1200的I-V电特性2140。I-V特性2140对应于ROFF-NT(RNT截止)，对某些NVNT开关而言其大于100兆欧，而对其他NV NT开关而言则大于10G欧，如图9A-9B所示。
在一示例性的读取操作中，参照图21A的电路2100，如果NV NT二极管1200处于高OFF电阻状态则输出电压VOUT将为高电压；并且如果NV NT二极管1200处于低ON电阻状态则输出电压VOUT将为低，如图22所示。在此例中，R被假设为远大于NV NT二极管1200的ON电阻且远小于NV NT二极管1200的OFF电阻。由于NV NT二极管1200的ON电阻可为在范围10千欧至100千欧内而NV NT二极管1200的OFF电阻可为大于100兆欧至10G欧姆及如以上进一步描述的更高，则R可被选为例如1兆欧。
在一示例性的读取操作中，其中NV NT二极管1200处于OFF状态，NVNT二极管1200的OFF电阻远大于电阻R且当将图22所示的读取电压波形2200-1施加至电路2100时，造成VOUT在输入V由0转换至2伏时从零转换至 2伏。这是因为1兆欧的电阻R远小于100兆欧至10G欧或更大的NV NT二极管1200电阻。
在一示例性的读取操作中，其中NV NT二极管1200处于ON状态，NV NT二极管1200的ON电阻远小于电阻R且当将图22所示的读取电压波形2200-2施加至电路2100时，造成VOUT在输入V由0转换至2伏时从零转换至0.4-0.5伏。这是因为1兆欧的电阻R大于NV NT二极管1200的ON电阻。VOUT的低电压值为0.4-0.5伏，因为其为NV NT二极管1200的正向电压。如以上所进一步解释地，正向电压的发生是因为二极管1205是NV NT二极管1200的子组件，如以上参照图12及21A-21E进一步所述。
图23A示出电路2300的一实施例，其中刺激电路2310将电压V施加至电阻器R的一端子。电阻器R的另一端子连接至NV NT二极管1500的端子T1。NV NT二极管1500的端子T2连接至共同参考电压，例如接地。NV NT二极管1500通过串联FET二极管与NV NT开关形成，如以上参照图15进一步所述。电路2300的输出是端子T1电压VOUT。
在读取操作中，参照图23A的电路2300，如果NV NT二极管1500(NVNTFET-二极管1500)处于高OFF电阻状态，则输出电压VOUT将为高电压；而如果NV NT二极管1500处于低ON电阻状态，则输出电压VOUT将为低，如图23B所述。在此例中，R被假设为远大于NV NT二极管1500的ON电阻且远小于NV NT二极管1500的OFF电阻。由于NV NT二极管1500的ON电阻可在10千欧至100千欧的范围内且NV NT二极管1500的OFF电阻可为大于100兆欧至10G欧及如以上进一步说明的更高，则R可被选为例如1兆欧。
在一示例性的读取操作中，其中NV NT二极管1500处于OFF状态，NVNT二极管1500的OFF电阻远大于电阻R且当将图23B所示的读取电压波形2300-1施加至电路2300时，造成VOUT在输入V由0转换至2伏时从零转换至2伏。这是因为1兆欧的电阻R远小于100兆欧至10G欧或更多的NV NT二极管1500电阻。
在一示例性的读取操作中，其中NV NT二极管1500处于ON状态，NV NT二极管1500的ON电阻远小于电阻R且当将图23B所示的读取电压波形2300-2 施加至电路2300时，造成VOUT在输入V由0转换至2伏从零转换至0.5伏。这是因为1兆欧的电阻R大于NV NT二极管1500的ON电阻。VOUT的低电压值为0.5伏，因为其是NV NT二极管1500的正向电压。如以上进一步解释地，此正向电压的发生是因为FET二极管1505为NV NT二极管1500的子组件。
图24示出电路2400的一实施例，其中NV NT二极管1200包括非易失性双端子转换器件。刺激电路2410将电压V施加到电阻器R的一端子。电阻器R的另一端子连接至NV NT二极管1200的端子T1。NV NT二极管1200的端子T2连接至第二电阻器R’的一端子；其电阻器R’的另一端子连接至共同参考电压，例如接地。NV NT二极管1200通过串联二极管与NV NT开关形成，如以上参照图12进一步所述。NV NT二极管1200的等效电路及I-V特性在图21A-21E示出。电路2400输出是端子T2电压V’OUT。
在一示例性的信号传送操作中，参照图24的电路2400，如果NV NT二极管1200处于高OFF电阻状态则输出电压VOUT将为低电压；且如果NV NT二极管1200处于低ON电阻状态则输出电压VOUT将为高，如图25所示。在此例中，R被假设为远大于NV NT二极管1200的ON电阻且远小于NV NT二极管1200的OFF电阻。由于NV NT二极管1200的ON电阻可在10千欧至100千欧的范围内且NV NT二极管1200的OFF电阻可为大于100兆欧至10G欧及如以上进一步说明的更高，则R可被选为例如1兆欧。在此例中，电阻器R’被假设为等于电阻器R。
在一示例性的信号传送操作中，其中NV NT二极管1200处于OFF状态，NV NT二极管1200的OFF电阻远大于电阻R，且将图25所示的信号传送电压波形2500-1施加至电路2400，造成VOUT在输入V由0转换至2伏时维持在约零伏。这是因为1兆欧的电阻R远小于100兆欧至10G欧或更多的NV NT二极管1200电阻，且电压V会出现在NV NT二极管1200两端；电阻器R’也为1兆欧。
在一示例性的信号传送操作中，其中NV NT二极管1200处于ON状态，NVNT二极管1200的ON电阻远小于电阻R，且将图25所示的读取电压波形2300-2施加至电路2400，造成电压V在两个相等的1兆欧电阻值R及R’之 间分压。V’OUT在输入V由0转换至2伏时从零转换至约1伏。这是因为1兆欧的电阻R大于NV NT二极管1200的ON电阻，且电阻R’也等于1兆欧，具有处于ON状态的NV NT二极管1200的信号传送电路2400用作2∶1分压器。
将非易失性纳米管二极管(NV NT二极管)器件用作单元的非易失性存储器
进一步描述如下的位-可选择的基于非易失性纳米管的存储器阵列，包括多个存储单元，每一单元接收一位线及一字线。各存储单元包括具有阳极及阴极端子(节点)的选择二极管。每一单元进一步包括双端子非易失性纳米管开关器件，其状态表现单元的逻辑状态。组合的二极管及非易失性纳米管开关被视为非易失性纳米管二极管(NV NT二极管)，如以上进一步所述。各存储单元使用一个非易失性纳米管二极管形成。非易失性纳米管二极管的非易失性纳米管开关-部分的状态，可在ON电阻状态及OFF电阻状态之间改变(循环)，ON电阻状态及OFF电阻状态相差至少一个数量级，但通常相差两个到五个数量级。非易失性纳米管开关可在ON及OFF状态之间循环的次数没有实际限制。
各存储单元可使用具有内部的阴极-至-非易失性纳米管开关连接的非易失性纳米管二极管形成，或使用具有内部的阳极-至-非易失性纳米管开关连接的非易失性纳米管二极管形成，其具有水平取向或垂直(三维)取向以最大化密度。为了进一步最大化密度，存储器阵列被集成在支持电路及互连之上，该支持电路及互连被集成于下层半导体衬底之中及之上。
使用具有阴极-至-NT开关连接的NV NT二极管器件的非易失性存储器
在一些实施例中，非易失性纳米管二极管(NV NT二极管)是由两个串联器件形成的双端子非易失性器件，即二极管(例如，双端肖特基或PN二极管)与双端子非易失性纳米管开关(NV NT开关)串联。两串联器件中的每一个，具有一个共享的串联电连接。阴极-至-纳米管NV NT二极管的阴极端子电连接至两个非易失性纳米管开关端子中之一。NV NT二极管双端子非易失性器件的一个可用的端子连接至肖特基或PN二极管的阳极，而第二个可用的端子连接至NVNT开关的自由端子。阴极-至-NT非易失性纳米管二极管的示意性实施例在图12中示出。也可使用PIN二极管、FET二极管、以及其它类型二极管。
在一些实施例中，高密度的3D存储器可使用每一单元一个NV NT二极管形成。示意性地说明使用具有阴极-至-NT连接的NV NT二极管的存储器实施例，且存储器操作进一步描述如下。例示了3-D单元结构，包括制造方法。带有形成有兼具垂直取向和水平取向的NV NT开关的NV NT二极管的单元进一步说明如下。
非易失性系统及具有其的电路
非易失性存储器2600的一个实施例在图26A示出。存储器2600包括存储器阵列2610，其具有使用非易失性纳米管二极管形成的单元C00至C33，该非易失性纳米管二极管类似于非易失性纳米管二极管1200(NV NT二极管1200)具有二极管-阴极-至-非易失性纳米管开关端子连接，例如图12所示的。类似于NV NT二极管1200的二极管1205的二极管被用作单元选择器件而类似于NV NT二极管1200的NV NT开关1210的非易失性储存开关用于储存非易失性ON(低电阻)状态或非易失性OFF(高电阻)状态。ON及OFF状态分别代表非易失性逻辑“1”或“0”状态。注意，相对于低及高电阻状态的逻辑“1”及逻辑“0”状态分配是任意的，且可以是例如相反的。
图26A示出的非易失性存储器2600包括存储器阵列2610，存储器阵列2610具有类似于NV NT二极管1200的NV NT二极管单元C00至C33的矩阵，如以上进一步所述。非易失性单元C00与阵列中的其它单元一样包括称为NVNT二极管C00的一个NV NT二极管，其类似于如以上进一步所述的NV NT二极管1200。NV NT二极管C00的阳极被连接至位线BL0，并且NV NT二极管C00的另一端子、即NV NT开关端子连接至字线WL0。
在所示实施例中，存储器阵列2610为4-字线乘4-位线的16位存储器阵列，包括字线WL0、WL1、WL2、及WL3与位线BL0、BL1、BL2、及BL3。字线驱动器电路2630连接至字线WL0至WL3，且由字解码器和WL(字线)选择逻辑2620选择，在写0、写1、以及读取操作期间提供刺激。BL(位线)驱动器和读出电路2640提供数据多路复用器(MUX)、BL驱动器及读出放大器/闩锁，并且连接至位线BL0至BL3且由位解码器和BL选择逻辑2650选择，在写0、写1、以及读取操作期间提供刺激；即，由存储器阵列2610接收数据 并传送数据至存储器阵列2610。存储器阵列2610中的数据被储存于非易失性状态，从而供应至存储器2600的电源(电压)可被移除而不会遗失数据。BL驱动器和读出电路2640还连接至读/写缓冲器2660。读/写缓冲器2660从存储器阵列2610传送数据至读/写缓冲器2660，其接着传送此数据至芯片之外。读/写缓冲器2660还接受来自芯片之外的数据并传送此数据至BL驱动器和读出电路2640，其接着传送数据至非易失性储存的阵列2610。地址缓冲器2670提供地址位置信息。
对于沿字线WL0的示例性写0操作，同时擦除单元C00、C01、C02、及C03，储存于单元C00-C03的数据在擦除及数据储存于相应的读出放大器/闩锁之前可任选地读取。沿字线WL0的写0操作对位线BL0、BL1、BL2、以及B3继续进行，由零转换至5伏，位线驱动器由BL驱动器和读出电路2640中的相应BL驱动器控制。接着，WL驱动器电路2630驱动字线WL0从5伏至零伏，由此分别地使构成单元C00、C01、C02、及C03的NV NT二极管C00、C01、C02、及C03正向偏压。写0电压为约4.5伏(擦除电压5伏减去低于0.5伏的NV NT二极管导通电压，如图21所示)，造成处于ON状态的NV NT二极管从ON状态转换至OFF状态；处于OFF状态的NV NT二极管维持OFF状态。藉此，在沿字线WL0的写0操作之后，NV NT二极管C00-C03都处于OFF状态。未选择的字线WL1、WL2、及WL3都维持未被选择且处于5伏，以及储存于相应单元的非易失性数据维持不变。
注意，虽然图26A示出4x4存储器阵列2610，但阵列可任意地加大(例如，形成约8kB的阵列)，且相关联的电子元件可以适当地修改。
图26B所示的示例性写0及写1操作，相关于施加于NV NT开关的两个端子两端的4.5伏的写0(擦除)电压及3.5伏的写1(写)电压描述。然而，随着NV NT开关沟道长度(在20nm以下)进一步减小，和/或改进的纳米管元件WNT及/或MWNT材料，和/或改进的器件结构，对于如以上进一步所述的这种包括悬浮区域的NV NT开关，写0及写1电压可被降至例如1至3伏范围，或其它范围。
在此例中，示例性的写入操作紧随一写0操作，如以上进一步所述。换言之，相应对应单元C00-C03的NV NT二极管C00-C03在OFF状态中开始写 入操作。针对例如对单元C00的示例性写0操作，其中逻辑0状态将被储存，NV NT二极管C00将维持于逻辑0高电阻状态。因此，位线BL0通过相对应的BL驱动器和读出电路2640保持于零伏。接着，通过来自WL驱动器2630的刺激，字线WL0从4伏转换至零伏。NV NT二极管C00在写0操作期间维持反向偏压，而单元C00维持于OFF(高电阻)逻辑0状态。
在写1操作中，如果NV NT二极管C00从OFF(高电阻状态)转换至表示逻辑1的ON(低电阻状态)，则通过来自BL驱动器和读出电路2640中的相应BL驱动器提供的刺激，位线BL0从零伏转换至4伏。接着，字线WL04伏转换至零伏。约4伏的写1电压造成NV NT二极管C00的相应NV NT开关子组件的端子两端的电压为3.5伏(4伏减去低于0.5伏的NV NT二极管导通电压，如图21所示)，造成NV NT二极管C00从OFF状态转换至ON状态。
针对从例如单元C00-C03的一示例性读取操作，BL驱动器和读出电路2640中的位线驱动器将位线BL0-BL3预充电至高电压，例如读取电压2伏。读取位线电压被选择为低于写0及写1电压两者，以确保在读取操作期间储存的逻辑状态(位)不会被扰乱(改变)。字线驱动器电路2630驱动字线WL0从2伏至零伏。如果单元C00中的NV NT二极管C00处于OFF状态(储存逻辑0)，则位线BL0不会被放电且维持于2伏。BL驱动器和读出电路2640之一相对应的读出放大器/闩锁储存逻辑0。然而，如果单元C00中的NV NT二极管C00处于ON状态，则位线BL0被放电。BL驱动器和读出电路2640中的相应读出放大器/闩锁检测该降低的电压并闩锁逻辑1。
图26B示出操作波形2600’的示例，其可在写0、写1、以及读取操作(或模式)期间施加至图26A所示的存储器2600的实施例。在写0操作之前，预-写0读取操作可任选地进行，以在相应闩锁中，沿着选定字线(诸如字线WL0)记录单元状态。单元C00、C01、C02、及C03(几乎)同时地接收写0脉冲。在写0操作开始时，位线BL0、BL1、BL2、及BL3从零转换至5伏，如图26B中的波形2600’所示。接着，字线WL0从5伏转换至零伏，藉此使NV NT二极管C00-C03正向偏压。由于低于0.5伏的正向偏压电压降，约4.5伏出现在NV NT二极管中的每一相应NV NT开关两端。如果相应NV NT开关的写0电压为4.5伏(或更低)，则NV NT二极管从ON(低电阻)状态转换至OFF(高 电阻)状态；处于OFF状态的NV NT二极管维持于OFF状态。藉此，在沿字线WL0的写0操作之后，NV NT二极管C00-C03都处于于OFF状态。未选择的字线WL1、WL2、及WL3皆维持未被选择且处于5伏。
在此例中，写入操作紧随写0操作，如以上参照图26A进一步所述。换言之，对沿字线WL0的单元而言，NV NT二极管C00-C03在写入操作开始时处于OFF状态。对由波形2600’示出的示例性写入操作而言，针对写0操作，NV NT二极管C00及C03将维持于OFF状态中，而NV NT二极管C01及C02在写1操作中将从OFF状态转换至ON状态。
因此，在写入循环开始时，位线BL0及BL3维持于零伏。接着，字线WL0从4伏转换至零伏。NV NT二极管C00及C03在写0操作期间维持反向偏压，且因此NV NT二极管维持于储存逻辑0状态的OFF状态中。
继续示例性的写入循环，单元C01及C02从OFF状态转换至ON状态。位线BL1及BL2从零转换至4伏。接着，字线WL0从4伏转换至零伏。NV NT二极管C01及C02在写1操作期间为正向偏压，且约3.5伏出现在对应于NV NT二极管C01及C02的NV NT开关两端。NV NT二极管C01及C02从OFF状态转换至储存逻辑1状态的ON状态。
针对示例性的读取操作，如图26B中的波形2600’所示，位线BL0、BL1、BL2、及BL3被预充电至例如2伏，并被允许浮动。然后，字线WL0从2伏转换至零伏。字线WL1、WL2、及WL3维持于2伏。对单元C00及C03而言，位线BL0及BL3电压维持不变，因为NV NT二极管C00及C03处于OFF或高电阻状态，且位线BL0及BL3电容不能放电至接地(零伏)。然而，对单元C01及C02而言，位线BL1及BL2向零伏放电，因为NV NT二极管C01及C02处于ON或低电阻状态且BL1及BL2的位线电容可向接地(零伏)放电。对BL1及BL2而言，相应的读出放大器/闩锁器通常检测在100mV至200mV范围内的位线电压降低，虽然此值可取决于读出/闩锁器电路的特定特性(设计)而改变。BL驱动器和读出电路2640中的相应读出放大器/闩锁确定BL1及BL2读取电压已被改变并闩锁对应于构成单元C01及C02的NV NT二极管C01及C02的ON状态的逻辑1状态。BL驱动器和读出电路2640中的相应读出放大 器/闩锁确定BL0及BL3未被改变并闩锁对应于构成单元C00及C03的NV NT二极管C00及C03的OFF状态的逻辑0状态。
使用NV NT器件的非易失性存储单元的三维单元结构制造方法概览
非易失性纳米管二极管1200及1300(NV NT二极管1200、1300)，以及形成有FET二极管的非易失性纳米管二极管，称为NV NT二极管1400、1500、1600、以及1700或也称为NV NTFET-二极管1400、1500、1600、以及1700，可被用作单元并互连成阵列，以形成非易失性纳米管随机存取存储器系统。这种阵列也可被用于制造基于非易失性阵列的逻辑，例如PLA、FPGA、PLD及其它这种逻辑器件。
图27A示出制造本发明的一些实施例的方法2700的概览。虽然方法2700在以下相关于非易失性纳米管二极管1200及1300进一步描述，方法2700足以涵盖如上进一步描述的许多非易失性纳米管二极管的制造。这些方法2700也可用于基于排列为逻辑阵列的NV NT二极管形成逻辑实施例，诸如，如在PLA、FPGA、以及PLD中使用的具有逻辑支持电路(而非存储器支持电路)的NAND及NOR阵列。
通常，方法2710在半导体衬底之中及之上制造支持电路及互连件。这包括具有漏极、源极、与栅极的NFET及PFET器件，其互连以形成存储器支持电路，例如图26A所示的电路2620、2630、2640、2650、2660以及2670。这种结构及电路可使用已知的技术形成，其不在本文中描述。方法2710可使用已知的制造方法形成基层，在其中和其上制造非易失性纳米管二极管控制器件及电路。
方法2720制造中间结构，包括平面化绝缘体和该平面化绝缘体表面上的互连装置及非易失性纳米管阵列结构。互连装置包括垂直取向的填充触点，或柱栓，用于互连平面化绝缘体下的半导体衬底之中及之上的存储器支持电路，和平面化绝缘体表面上方和之上的非易失性纳米管二极管阵列。
字线及位线可用于3D阵列结构，如以下进一步所述，以互连3-D单元并形成3-D存储器，并可大致垂直于X-Y平面，该X-Y平面与下层存储器支持电路大致平行。在以下进一步描述的示出3D阵列结构及3D阵列结构制造方 法的附图中，字线方向被任意地分派为沿X轴，而位线方向被任意地分派为沿Y轴，。在诸如以下更详细描述的“垂直单元”实施例中，该大致垂直于X-Y平面的Z轴显示3D单元方位的垂直方向。
通过按需添加附加布线层，并钝化芯片及添加封装互连装置，方法2750使用行业标准制造技术来完成半导体芯片的制造，。
使用具有垂直取向的二极管及具有阴极-至-NT开关连接的垂直取向的NT开关的NV NT器件的非易失性单元的三维单元结构
一旦支持电路及互连被限定于半导体衬底之中及之上，方法就可用于制造非易失性纳米管二极管阵列，诸如图28A中示出的支持电路及互连区域上方的截面2800中所示。图28A示出数个可能实施例之一中的包括单元C00及C01的截面。
以上进一步描述的方法2710可被用于限定支持电路及互连2801。
接着，图27B所示的方法2730沉积并平面化绝缘体2803。穿过平坦绝缘体2803的互连装置(未在截面2800中示出，但在以下参照图28C中截面2800”进一步示出)可用于将3-D阵列中的金属阵列线连接至相应的支持电路及互连2801。作为示例，BL驱动器和读出电路2640中的位线驱动器可被连接至图26A所示的存储器2600的阵列2610中的位线BL0。在制造工艺中的此时，方法2740可用于在绝缘体2803表面上形成存储器阵列，与图28A所示的存储器阵列支撑结构2805-1互连。
图27B所示的方法2740沉积并平面化金属、多晶硅、绝缘体、以及纳米管元件，以形成非易失性纳米管二极管，其中在此例中，包括多个垂直取向的二极管及垂直取向的非易失性纳米管开关串联对。为了消除会实质上增加单元面积的单层对准公差的累积，单个单元外尺寸在单个蚀刻步骤中形成，每一单元具有一单个NV NT二极管，其在各层(除WL0层之外)已被沉积及平面化之后由单个沟槽蚀刻步骤所限定。X方向的单个单元尺寸为1F(1最小特征)，如图28A所示，而在垂直于X方向的Y方向(未示出)也为1F，在X与Y方向具有周期2F。因此，每一单元占据的面积约为4F2。垂直取向的(Z方向)NV NT开关元件(纳米管元件)在X方向R处的放置平行于沟槽-限定的外尺寸，在此 例中R约等于F/2，其中NV NT开关(纳米管元件)的分隔距离由自对准装置控制，其如下参照图34A-34FF进一步描述。垂直取向的NV NT开关元件(纳米管元件)在Y方向的配置通常不是关键的，且通常不需要自对准装置。
垂直取向的纳米管元件在约F/2处的放置R采用远小于单元尺寸F的纳米管膜厚度。对45nm技术节点而言，例如，纳米管元件的厚度范围为例如0.5nm至10nm。纳米管元件可使用单个纳米管层形成，或可使用多个层形成。这种纳米管元件层可例如使用旋涂技术或喷涂技术沉积，如所纳入的专利参考文献中更详尽所述。图28A及28B 3-D存储器阵列结构实施例及参照图34A-34FF例示的相应示例性制造方法显示3D阵列结构，假设垂直取向的纳米管元件置于R，R约等于F/2。这种元件包括底部触点、侧壁触点，电分离垂直取向的纳米管元件沟道长度LSW-CH，如以下参照图28A、28B实施例进一步所述及相应的图34A-34FF示例性制造方法。
在一可能的变体中，对具有尺寸F的单元而言，放置于F/2，垂直取向的纳米管元件厚度可能太厚。例如，对35nm的单元尺寸F，以及10-20nm的纳米管膜厚度而言，垂直取向的纳米管元件可能放置于例如F/3，以容纳纳米管元件及保护性绝缘体，如以下参照图39进一步所述。仍可使用具有下方、侧壁、及上方触点的垂直取向的纳米管元件。
在另一可能的变体中，纳米管元件厚度可等于整体单元尺寸F。例如，对35nm的单元尺寸F而言，可使用纳米管膜厚度35nm。或者，例如，对22nm的单元尺寸F而言，可使用纳米管膜厚度22nm。在此例中，纳米管元件触点结构可被修改，以使侧壁触点被消除，并仅由下方及上方触点取代，如以下图40所示。纳米管元件的厚度不需要以任何定方式相关于横向单元尺寸F。
除了无须多个对准步骤而同时定义全部的单元尺寸之外，最小化的存储单元尺寸(面积)在使用次-最小尺寸的存储单元边界(在此例中为由隔离沟槽所限定的单元边界)内，还需要器件元件的自对准放置。图28A及28B的截面2800及2800’分别示出示例性的非易失性纳米管开关，这些截面类似于图7B所示的截面750，除了纳米管沟道元件位置R被自对准至确定整体单元尺寸的隔离沟槽之外。此外，下层、侧壁、及上层触点都是自对准的，且装在隔离沟槽边界 内。在限定边界内，器件元件的自对准放置可通过调整侧壁隔板方法实现，诸如在美国专利4,256,514中所公开的，其全部内容通过引用结合于此。
在一些实施例中，方法用绝缘体填充沟槽，并接着平面化表面。然后，方法在平面化表面上沉积并图案化字线。
在一些实施例中垂直取向的3D单元的制造继续进行如下。参照图28A，方法将位线布线层沉积于绝缘体2803的表面上，其具有厚度50至500nm，例如以下参照图34A-34FF进一步描述的。方法蚀刻位线布线层及限定各条位线，诸如位线2810-1(BL0)及2810-2(BL1)。诸如BL0及BL1的位线被用作阵列布线导体，且还可被用作肖特基二极管的阳极端子。或者，更最优化的肖特基二极管结2818-1及2818-2可使用金属或硅化物触点2815-1及2815-2与N多晶硅区域2820-1及2820-2相接触而形成，同时还与位线2810-1及2810-2形成欧姆接触，如以下参照图34A-34FF进一步所述。N多晶硅区域2820-1及2820-2可掺杂有范围为例如1014至1017掺杂物原子/cm3的砷或磷，并可具有例如20nm至400nm的厚度范围。触点2815-1及2815-2可在例如10nm至500nm的厚度范围中。
在一些实施例中，通过控制多晶硅的材料性质，例如沉积及图案化多晶硅以形成多晶硅区域2820-1及2820-2，肖特基(及PN)二极管的电特性可被改进(例如低漏电)。多晶硅区域可具有相对较大的或相对较小的晶粒边界尺寸，其由半导体区域中所使用的方法确定。可使用半导体工业中所使用的SOI沉积方法，其造成多晶硅区域为单晶(不再是多晶硅)或几乎为单晶，以提升进一步电特性，例如低二极管泄漏电流。
触点及导体材料的示例为元素金属，诸如Al、Au、W、Cu、Mo、Pd、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn、以及金属合金，诸如TiAu、TiCu、TiPd、PbIn、及TiW、其它适合的导体，或导电氮化物，氧化物，或硅化物，诸如，RuN、RuO、TiN、TaN、CoSix及TiSix。绝缘体可为SiO2、SiNx、Al2O3、BeO、聚酰亚胺、麦拉(Mylar，聚酯树脂)或其它适合的绝缘材料。
在一些情形中，导诸如Al、Au、W、Cu、Mo、Ti、及其它的导体可同时被用作触点和导体材料以及肖特基二极管的阳极，在该情形中不需要且可省略分开的可任选肖特基阳极触点，例如2815-1及2815-2。然而，在其它情形中， 针对低正向电压降及低二极管漏电，最优化阳极材料是有利的。肖特基二极管阳极材料可包括Al、Ag、Au、Ca、Co、Cr、Cu、Fe、Ir、Mg、Mo、Na、Ni、Os、Pb、Pd、Pt、Rb、Ru、Ti、W、Zn及其它元素金属。此外，可使用硅化物，诸如，CoSi2、MoSi2、Pd2Si、PtSi、RbSi2、TiSi2、WSi2、及ZrSi2。使用这种金属及硅化物形成的肖特基二极管在参考文献NG，K.K.“Complete Guideto Semiconductor Devices”，Second Edition，John Wiley & Sons，2002m pp.31-41中描述，其全部内容通过引用结合于此。
接着，在已完成肖特基二极管选择器件时，形成N+多晶硅区域2825-1及2825-2以分别接触N多晶硅区域2820-1及2820-2，并且还形成触点区域，用于欧姆接触至触点2830-1及2830-2。N+多晶硅通常掺杂有砷或磷至例如1020掺杂物原子/cm3，且具有例如厚度20至400nm。
接着，方法在每一单元中形成非易失性纳米管开关，使一个端子与例如阴极触点2830-1及2830-2共用。为了提高单元C00及C01的密度，图28A所示的纳米管元件可至少部分地垂直取向，如图7所示。垂直取向的纳米管开关在所纳入的专利参考文献中有更详尽的描述。包括绝缘及触点区域的垂直取向的侧壁，是在形成垂直取向的纳米管元件2845-1及2845-2之前形成的。垂直取向的侧壁使用自对准方法形成于位置R，R约等于F/2。然而，类似的自对准制造方法可用于将垂直取向的侧壁设置于任何位置，例如F/3、F/4、或任何其它期望位置。
形成纳米管元件2845-1及2845-2的方法可包括，首先，形成绝缘体2835-1及2835-2及侧壁触点2840-1及2840-2，与相应的绝缘体2835-1及2835-2相接触，通过定向蚀刻开口穿过金属及绝缘体区域两者形成垂直侧壁。绝缘体2835-1及2835-2的厚度决定纳米管元件沟道长度，如图28A所示。绝缘体2835-1及2835-2的范围可从小于5nm至大于250nm。绝缘体2835-1及2835-2的垂直侧壁及侧壁触点2840-1及2840-2是相对于沟槽侧壁自对准的，沟槽侧壁后来在使用如下参照图34A-34FF进一步描述的制造方法的工艺中蚀刻。
接着，方法形成共形的纳米管元件2845-1及2845-2，如所结合的专利参考文献中所更详尽描述。
然后，方法在共形的纳米管元件2845-1及2845-2的表面上分别形成保护性的共形的绝缘体2850-1及2850-2。
接着，方法形成具有约F的X尺寸的开口，且方法用导体材料填充开口，该导体材料形成上层触点2865-1及2865-2且分别地与侧壁触点2840-1及2840-2相接触。用以形成上层触点2865-1及2865-2的方法可类似于在美国专利4,944,836中公开且如下参照图34A-34FF进一步描述的方法。
触点2865-1及2865-2分别提供侧壁触点2840-1及2840-2与字线2871(WL0)之间的导电路径，其在形成单元C00及C01完成之后形成。
接着，在形成字线2871(WL0)之前，单元C00及单元C01的尺寸可由沟槽蚀刻限定，沟槽蚀刻贯穿单元结构2800中的所有层往下直到绝缘体2803顶面。
接着，方法用绝缘体2860填充沟槽区域，并在沉积字线2871(WL0)之前平面化该结构。
然后，方法沉积并图案化字线2871(WL0)。
示意性重迭于图28A的截面2800上的非易失性纳米管二极管2880为对应于图12的非易失性纳米管二极管1200(即单元C00及C01中的每一个中的一个)的等效电路。图28A所示的截面图2800中所示的单元C00及C01对应于在图26A示意性示出的存储器阵列2610的相应单元C00及C01，并且位线BL0及BL1及字线WL0对应于在存储器阵列2610示意性示出的阵列线。
图28B所示的的截面图2800’示出存储器阵列单元C00’及C01’的实施例，其类似于图28A所示的的存储器阵列单元C00及C01，除了形成于相应单元C00’及C01’中的NV NT二极管C00’及NV NT二极管C01’包括具有PN二极管结2819-1及2819-2的PN二极管，而非具有肖特基二极管结2818-1及2818-2的肖特基二极管之外。
P多晶硅区域2817-1及2817-2形成二极管-阳极，且N多晶硅区域2820-1’及2820-2’形成二极管阴极，它们一起(组合)形成具有PN二极管结2819-1及2819-2的PN二极管。P多晶硅区域2817-1及2817-2还分别与位线2810-1’(BL0)及2810-2’(BL1)形成欧姆或近-欧姆接触。N多晶硅区域2820-1’及2820-2’还与 N+多晶硅区域2825-1及2825-2形成欧姆接触区域。单元C00’及C01’的其它结构分别类似于相关于单元C00及C01所例示及描述的。
图28B所示的的存储器阵列支撑结构2805-2包括支持电路及互连2801’及平面化绝缘体2803’，其类似于图28A所示的存储器支撑结构2801，除了可能需要调整以适应具有PN二极管选择装置，而非肖特基二极管选择装置的存储单元之外。
使用具有垂直取向二极管及具有阴极-至-NT开关连接的水平取向NT开关的NV NT器件的非易失性单元的三维单元结构
图27B所示的的方法2720可被用于沉积并平面化金属、多晶硅、绝缘体、及纳米管元件，以形成具有多个垂直取向的二极管及水平取向的非易失性纳米管开关串联对的非易失性纳米管二极管，如图28C的截面图2800”所示。
图28C的实施例中的单元C00”在存储器阵列支撑结构2805-3上形成，其包括支持电路及互连2801”及平面化绝缘体2803”。支持电路及互连2801”类似于支持电路及互连2801，而平面化绝缘体2803”类似于图28A的平面化绝缘体2803，除了需要调整以容许单元C00”相对于单元C00的差异之外。此外，截面图2800”包括通孔填充触点(柱栓)2807，其将位线2810”(BL0)与支持电路及互连2801”电路互连，如图28C的截面图2800”所示。例如，通孔填充触点(柱栓)2807可连接图26A示意性示出的位线BL0与BL驱动器和读出电路2640。
为了消除会实质上增加单元面积的单层对准公差的累积，单个单元外尺寸在单个蚀刻步骤中形成，每一单元具有单个NV NT二极管，其在各层(除WL0层之外)已被沉积及平面化之后由单个沟槽蚀刻步骤所限定。单个单元尺寸在X方向为上2-3F(1F为最小特征)，如图28C所示，因为水平的非易失性纳米管开关方位通常需要比具有垂直方位的非易失性纳米管开关更大的面积，例如图28A及28B中所示。最小Y方向(垂直于X方向，未示出)，即Y方向尺寸1F是可能的。使用X方向上3-4F的单元周期性及Y方向上2F的周期性，在一些实施例中每一单元占据范围为6-8F2或更大的面积。在用绝缘体填充沟槽之后，接着平面化，诸如字线2875的字线被沉积及图案化。
图28C所示的的截面图2800”示出存储器阵列单元C00”的一实施例，其类似于图28A所示的的存储器阵列单元实施例C00，除了构成单元C00”的NVNT二极管C00”包括水平取向的非易失性纳米管开关，而非图28A中的截面图2800所示的垂直取向的非易失性纳米管开关之外。
在图28C中，截面2800”单元C00”选择肖特基二极管包括肖特基二极管结2821，其对应于图28A的截面2800中的肖特基二极管结2818-1。肖特基二极管结2821通过以位线2810”(BL0)形成阳极，且以N多晶硅2820”形成阴极而形成。可任选的附加金属触点，例如金属触点2815-1未在截面图2800”中示出，但可被添加。N+多晶硅区域2825”被添加以接触N多晶硅区域2820”，且对应于图28A的N+多晶硅区域2825-1。
方法可用于制造具有水平(而非垂直)取向的非易失性纳米管开关，且使非易失性纳米管开关的一侧电(非物理)接触N+多晶硅区域2825”，并使非易失性纳米管开关的另一侧电(非物理)接触字线2875。
首先，方法沉积绝缘体2830”及触点2835”。然后，方法形成贯穿触点2835”及绝缘体2830”两者的开口，以暴露出N+多晶硅区域2825”的表面。
接着，方法将共形绝缘层沉积于下层开口的顶部、侧壁、以及底部上。然后，方法定向蚀刻共形绝缘层，藉此形成侧壁隔板2840，侧壁隔板2840的厚度决定单元C00”中非易失性纳米管开关的沟道长度LSW-CH。截面图2800”示出两个LSW-CH区域。这两个LSW-CH区域电并联(未由截面图2800”示出)。示例性的制造方法进一步参考图35A-S说明如下。
接着，方法用触点金属填充开口，接着进行平面化以形成触点2845，其形成至N+多晶硅区域2825”的欧姆接触，且通过侧壁隔板2840与触点2835”区域隔离。
接着，方法将纳米管元件2850沉积在触点2845、隔板2840、以及侧壁触点2835”上并与它们物理及电接触。触点2845及触点2835”之间的由侧壁隔板2840的厚度形成的间隔，决定非易失性纳米管开关沟道长度LSW-CH。纳米管元件2850可任选地被图案化，如图28C所示，或可被图案化，作为决定最终单元C00”尺寸的后沟槽蚀刻的一部分。示例性的制造方法参考图35A-35S进一步说明如下。
接着，方法沉积绝缘体2855。
接着，方法蚀刻绝缘体2855，从而形成开口。然后，方法蚀刻(移除)纳米管元件2850的暴露部分，例如，如所结合的专利参考文献中更详尽所述。
接着，开口用触点金属2865填充。方法通过金属沉积、然后平面化形成触点金属2865。触点2865物理及电接触触点2835”及纳米管元件2850两者。
接着，方法蚀刻沟槽穿过所有的层，停止于绝缘体2803”的表面上，藉此限定单元C00”的尺寸。
接着，方法沉积并平面化绝缘层，形成绝缘体2874。
然后，方法沉积并图案化字线2875(WL0)，完成单元C00”。示例性的制造方法参考图35A-35S进一步说明如下。
图28C中的非易失性纳米管二极管实施例2885为一等效电路，其对应于图12单元C00”中的非易失性纳米管二极管1200。单元C00”对应于相应单元C00，其在图26A所示的的存储器阵列2610实施例中示意性地示出，且位线BL0及字线WL0对应于存储器阵列2610中示意性地示出的阵列线。
使用具有阳极-至-NT开关连接的NV NT二极管器件的非易失性存储器
在一些实施例中，非易失性纳米管二极管(NV NT二极管)是双端子非易失性器件，其由两个串联的器件形成，即二极管(例如，双端子肖特基或PN二极管)串联双端子非易失性纳米管开关(NV NT开关)。两个串联器件中的每一个具有一个共享的串联电连接。阳极-至-纳米管NV NT二极管使阳极端子电连接至两个非易失性纳米管开关端子之一。NV NT二极管双端子非易失性器件的一个可用的端子连接至肖特基或PN二极管的阴极，而第二个可用的端子连接至NVNT开关的自由端子。示意性的阳极-至-NT非易失性纳米管二极管在图13中示出。还可使用PIN二极管、FET二极管、以及其它类型二极管。
在一些实施例中，高密度3D存储器可使用每一单元一个NV NT二极管形成。使用具有阳极-至-NT连接的NV NT二极管的存储器实施例示意性地例示，而存储器操作进一步描述如下。例示了示例性的3-D单元结构，包括制造方法。具有用NV NT开关与垂直取向的开关形成的NV NT二极管的示例性单元进一步说明如下。
非易失性系统及具有其的电路
非易失性存储器2900的一实施例在图29A中示出。存储器2900包括具有单元C00至C33的存储器阵列2910，单元C00至C33使用类似于诸如图13所示的使用二极管-阳极-至-非易失性纳米管开关端子连接形成的非易失性纳米管二极管1300(NV NT二极管1300)的非易失性纳米管二极管形成。类似于NV NT二极管1300的二极管1305的二极管被用作单元选择器件，而类似于NV NT二极管1300的NV NT开关1310的非易失性储存开关用于储存非易失性ON(低电阻)状态或非易失性OFF(高电阻)状态。ON及OFF状态分别地表示非易失性逻辑“1”或“0”状态。注意，相对于低及高电阻状态的逻辑“1”及逻辑“0”状态分配是任意的并可以是例如相反的。
图29A所示的的非易失性存储器2900包括存储器阵列2910，其具有类似于如以上进一步所述的NV NT二极管1300的NV NT二极管单元C00至C33的矩阵。非易失性单元C00，与阵列中的其它单元一样，包括称为NV NT二极管C00的一个NV NT二极管，其类似于如以上进一步所述的NV NT二极管1300。NV NT二极管C00的阴极连接至字线WL0，且NV NT二极管C00的另一端子、NV NT开关端子连接至位线BL0。
在所示实施例中，存储器阵列2910为4-字线乘4-位线的16位存储器阵列，其包括字线WL0、WL1、WL2、及WL3与位线BL0、BL1、BL2、及BL3。字线驱动器电路2930连接至字线WL0至WL3且由字解码器和WL选择逻辑2920选择，在写0、写1、以及读取操作期间字线驱动器电路2930提供刺激。BL驱动器和读出电路2940提供数据多路复用器(MUX)、BL驱动器及读出放大器/闩锁，其连接至位线BL0至BL3且由位解码器选择，且BL选择逻辑2950在写0、写1、以及读取操作期间提供刺激；即，由存储器阵列2910接收数据及传送数据至存储器阵列2910。存储器阵列2910中的数据被储存于非易失性状态，以使供应至存储器2900的电源(电压)可被移除而不会遗失数据。BL驱动器和读出电路2940还连接至读/写缓冲器2960。读/写缓冲器2960通过存储器阵列2910传送数据至读/写缓冲器2960，其接着传送此数据至芯片之外。读/写缓冲器2960还从芯片之外接受数据并传送此数据至BL驱动器和读出电路 2940，其接着传送数据至非易失性储存的阵列2910。地址缓冲器2970提供地址位置信息。
注意，虽然图29A例示4x4存储器阵列2910，但阵列可被任意地加大(例如，形成约8kB阵列)，且相关联的电子元件可适当地修改。
针对沿字线WL0的示例性写0操作，同时擦除单元C00、C01、C02、及C03，储存于单元C00-C03的数据可在擦除以及数据储存于相应读出放大器/闩锁之前任选地读取。写0操作沿字线WL0继续进行到位线BL0、BL1、BL2、以及B3，由零转换至5伏，位线驱动器由BL驱动器和读出电路2940中的相应BL驱动器控制。接着，WL驱动器电路2930驱动字线WL0从5伏至零伏，藉此分别使构成单元C00、C01、C02、及C03的NV NT二极管C00、C01、C02、及C03正向偏压。写0电压为约4.5伏(写0电压5伏减去低于0.5伏的NV NT二极管导通电压)，造成处于ON状态的NV NT二极管从ON状态转换至OFF状态；处于OFF状态的NV NT二极管维持于OFF状态。藉此，在沿字线WL0的写0操作之后，NV NT二极管C00-C03都处于OFF状态。未选择的字线WL1、WL2、及WL3都维持未被选择且处于5伏，且储存于相应单元的非易失性数据维持不变。
在此例中，写入操作紧随写0操作，如以上进一步所述。换言之，相应对应单元C00-C03的NV NT二极管C00-C03在OFF状态中开始写入操作。针对对单元C00的示例性写0操作，例如，其中要储存逻辑0状态，NV NT二极管C00将维持于逻辑0高电阻状态。因此，位线BL0通过相应的BL驱动器和读出电路2940保持零伏。接着，通过来自WL驱动器2930的刺激，字线WL0从4伏转换至零伏。NV NT二极管C00在写0操作期间维持反向偏压，且单元C00维持于OFF(高电阻)逻辑0状态。
在写1操作中，如果NV NT二极管C00从OFF(高电阻状态)转换至代表逻辑1的ON(低电阻状态)，则通过来自BL驱动器和读出电路2940中的相应BL驱动器所提供的刺激，位线BL0从零伏转换至4伏。接着，字线WL0从4伏转换至零伏。约4伏的写1电压造成NV NT二极管C00的相对应的NV NT开关子元件的端子两端的3.5伏电压(4伏减去低于0.5伏的NV NT二极管导通电压)，造成NV NT二极管C00从OFF状态转换至ON状态。
针对从例如单元C00-C03的一示例性读取操作，BL驱动器及读出电路2940中的位线驱动器将位线BL0-BL3预充电至高电压，例如读取电压2伏。读取位线电压被选择为都低于写0及写1电压，以确保在读取操作期间储存的逻辑状态(位)不会被扰乱(改变)。字线驱动器电路2930驱动字线WL0从2伏至零伏。如果单元C00中的NV NT二极管C00处于OFF状态(储存逻辑0)，则位线BL0不会被放电且维持于2伏。BL驱动器及读出电路2940中的相应读出放大器/闩锁储存逻辑0。然而，如果单元C00中的NV NT二极管C00处于ON状态，则位线BL0被放电。BL驱动器及读出电路2940中的相应读出放大器/闩锁检测降低的电压并闩锁逻辑1。
图29B示出操作波形2900’的示例，其可在写0、写1、以及读取操作(或模式)期间施加至图29A所示的的存储器2900的实施例。在写0操作之前，预-写0读取操作可任选地进行，以在相对应的闩锁器中，沿选定的字线(例如字线WL0)记录单元状态。单元C00、C01、C02、及C03(几乎)同时地接收写0脉冲。在写0操作开始时，位线BL0、BL1、BL2、及BL3从零转换至5伏，如图29B中的波形2900’所示。接着，字线WL0从5伏转换至零伏，藉此使NV NT二极管C00-C03正向-偏压。由于低于0.5伏正向-偏压电压降，约4.5伏出现在NV NT二极管中的每一相应NV NT开关两端。如果相应的NV NT开关的写0电压为4.5伏(或更低)，则NV NT二极管从ON(低电阻)状态转换至OFF(高电阻)状态；处于OFF状态的NV NT二极管维持于OFF状态。藉此，在沿字线WL0的写0操作之后，NV NT二极管C00-C03都处于OFF状态。未选择的字线WL1、WL2、及WL3都维持未被选择且处于5伏。
在此例中，写入操作紧随写0操作，如以上进一步参照图29A所述。换言之，对沿字线WL0的单元而言，NV NT二极管C00-C03在写入操作开始时处于OFF状态。对由波形2900’例示的示例性写入操作而言，针对写0操作，NV NT二极管C00及C03将维持处于OFF状态，且NV NT二极管C01及C02在写1操作中将从OFF状态转换至ON状态。
因此，在写入(编程)循环开始时，位线BL0及BL3维持于零伏。接着，字线WL0从4伏转换至零伏。NV NT二极管C00及C03在写0操作期间维持反向偏压，且因此NV NT二极管维持于储存逻辑0状态的OFF状态中。
继续示例性的写入循环，单元C01及C02从OFF状态转换至ON状态。位线BL1及BL2从零转换至4伏。接着，字线WL0从4伏转换至零伏。NV NT二极管C01及C02在写1操作期间是正向偏压的，且约3.5伏出现在对应于NV NT二极管C01及C02的NV NT开关的两端。NV NT二极管C01及C02从OFF状态转换至储存逻辑1状态的ON状态。
针对如图29B中的波形2900’所例示的示例性读取操作，位线BL0、BL1、BL2、及BL3被预充电至例如2伏，且被允许浮动。然后，字线WL0从2伏转换至零伏。字线WL1、WL2、及WL3维持于2伏。对单元C00及C03而言，位线BL0及BL3电压维持不变，因为NV NT二极管C00及C03处于OFF或高电阻状态，且位线BL0及BL3电容不能放电至接地(零伏)。然而，对单元C01及C02而言，位线BL1及BL2向零伏放电，因为NV NT二极管C01及C02处于ON或低电阻状态且BL1及BL2的位线电容可向接地(零伏)放电。对BL1及BL2而言，相应的读出放大器/闩锁通常检测在100mV至200mV范围内的位线电压降低，虽然此值可取决于读出/闩锁电路的特定特性(设计)而改变。驱动器和读出电路2940中的相应读出放大器/闩锁确定BL1及BL2读取电压已被改变并闩锁对应于构成单元C01及C02的NV NT二极管C01及C02的ON状态的逻辑1状态。驱动器和读出电路2940中的相应的读出放大器/闩锁确定BL0及BL3未被改变并闩锁对应于构成单元C00及C03的NV NT二极管C00及C03的OFF状态的逻辑0状态。
使用具有垂直取向二极管及具有阳极-至-NT开关连接的垂直取向NT开关的NV NT器件的非易失性单元的三维单元结构
图30A示出制造具有垂直取向NT开关的NV NT二极管的实施例的一示例性方法3000。虽然方法3000相关于如图13所示的非易失性纳米管二极管1300进一步描述如下，方法3000足以涵盖以上进一步描述的许多非易失性纳米管二极管的制造。须知，虽然方法3000在下文中以存储器实施例进行描述，方法3000也可用于基于被排列为诸如在PLA、FPGA、以及PLD中使用的具有逻辑支持电路的NAND及NOR阵列的逻辑阵列的NV NT二极管形成逻辑实施例。
通常，方法3010在半导体衬底之中及之上制造支持电路及互连。这包括具有漏极、源极、与栅极的NFET及PFET器件，其互连以形成存储器支持电路，例如图29A所示的的电路2920、2930、2940、2950、2960、以及2970。这种结构及电路可使用已知的技术形成，其不在本文中进行描述。方法3010可用来使用已知的制造方法形成一基层，其中及其上制造有非易失性纳米管二极管控制器件及电路。
方法3020制造一中间结构，包括平面化绝缘体，与平面化绝缘体表面上的互连装置及非易失性纳米管阵列结构。互连装置包括垂直取向的填充触点，或柱栓，用于互连在平面化绝缘体之下的半导体衬底之中及之上的存储器支持电路与平面化绝缘体表面上方及之上的非易失性纳米管二极管阵列。
字线及位线可用于如以下进一步描述的3D阵列结构，以互连3-D单元并形成3-D存储器，并且可大致垂直于X-Y平面，该X-Y平面大致平行于下层存储器支持电路。在例示示例性的3D阵列结构及如下进一步描述的3D阵列结构制造方法的附图中，字线方向被任意地分派为沿着X轴，而位线方向被任意地分派为沿着Y轴。大致垂直于X-Y平面的Z轴显示3D单元方位的方向。
通过按需添加附加布线层，以及保护性芯片并添加封装互连装置，方法3050使用行业标准制造技术来完成半导体芯片的制造。
一旦支持电路及互连被限定于半导体衬底之中及之上，方法就可接着制造非易失性纳米管二极管阵列，诸如如图31A所示的支持电路及互连件区域上方的截面3100所示的。图31A示出数个可能实施例中包括单元C00及C10的截面。
以上进一步描述的方法3010被用于限定支持电路及互连3101。
接着，图30B所示的的方法3030沉积并平面化绝缘体3103。穿过平坦绝缘体3103的互连装置(未在截面3100示出，但在以上参照图28C的截面2800”进一步示出)可用于将阵列中的布线金属线连接至相应支持电路及互连3101。作为示例，WL驱动器2930中的字线驱动器可被连接至图29A所示的的存储器2900的阵列2910中的字线WL0。在制造工艺的此时，方法可用于将存储器阵列形成于绝缘体3103表面上，与图31A所示的的存储器阵列支撑结构3105-1互连。
图30B所示的方法3040沉积并平面化金属、多晶硅、绝缘体、及纳米管元件，以形成非易失性纳米管二极管，其中在此例中包括多个垂直取向的二极管及垂直取向的非易失性纳米管开关串联对。制造方法参照图36A-36FF更详细地进一步描述如下。为了消除实质上会增加单元面积的各层对准公差的累积，单个单元外尺寸在单个蚀刻步骤形成，每一单元具有单个NV NT二极管，其在各层(除BL0层之外)已被沉积及平面化之后由单个沟槽蚀刻步骤所限定。Y方向上单个单元尺寸为1F(1最小特征)，如图31A所示，而在垂直于Y方向的X方向(未示出)也为1F，在X与Y方向具有周期2F。因此，每一单元所占据的面积至少为约4F2。形成每一单元的非易失性纳米管二极管被配置于Z(垂直的)方向。
除了无须多个对准步骤就同时定义全部单元尺寸外，在一些实施例中，缩小的存储单元尺寸(面积)还需要器件元件在存储单元边界内的自对准放置。
方法用绝缘体填充沟槽，并接着平面化表面。方法在平面化表面上沉积并图案化字线。
垂直取向的3D单元的一些实施例的制造继续进行如下。方法将字线布线层沉积于绝缘体3103的表面上，其厚度为50至500nm，例如，如以下参照图36A-36FF进一步所述。方法蚀刻字线布线层并限定各条字线，例如字线3110-1(WL0)及3110-2(WL1)。诸如3110-1及3110-2的字线被用作阵列布线导体，且还可被用作至N+多晶硅区域3120-1及3120-2的各个单元触点。N+多晶硅区域3120-1及3120-2接触由N多晶硅区域3125-1及3125-2形成的阴极。肖特基二极管结3133-1及3133-2可使用与N多晶硅区域3125-1及3125-2相接触的金属或硅化物3130-1及3130-2区域形成。N多晶硅区域3125-1及3125-2可掺杂有砷或磷，其范围为例如1014至1017掺杂物原子/cm3，且厚度可具有范围例如20nm至400nm。N+多晶硅通常例如掺杂有砷或磷至1020掺杂物原子/cm3，且例如具有厚度20至400nm。
触点及导体材料的示例为元素金属例如Al、Au、W、Cu、Mo、Pd、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn、以及金属合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其它适合的导体，或导电氮化物，氧化物，或硅化物，例如， RuN、RuO、TiN、TaN、CoSix及TiSix。绝缘体可为SiO2、SiNx、A12O3、BeO、聚酰亚胺、麦拉或其它适合的绝缘材料。
在一些情形中，例如Al、Au、W、Cu、Mo、Ti、及其它的导体可被用作肖特基二极管的阳极3130-1及3130-2。然而，在其它情形中，针对较低正向电压降及较低二极管漏电，最优化阳极3130-1及3130-2材料是有利的。肖特基二极管阳极材料可包括Al、Ag、Au、Ca、Co、Cr、Cu、Fe、Ir、Mg、Mo、Na、Ni、Os、Pb、Pd、Pt、Rb、Ru、Ti、W、Zn及其它元素金属。此外，可使用硅化物，例如，CoSi2、MoSi2、Pd2Si、PtSi、RbSi2、TiSi2、WSi2、及ZrSi2。使用这种金属及硅化物形成的肖特基二极管在参考文献NG、K.K.“CompleteGuide to Semiconductor Devices”，Second Edition，John Wiley & Sons，2002m pp.31-41中例示，其全部内容通过引用结合于此。
在示例性工艺中的此时，肖特基二极管选择器件已经形成。接着，一个非易失性纳米管开关形成于每一单元中，其一个端子与例如阳极金属3130-1及3130-2公用。为了提升单元C00及C10的密度，相应非易失性纳米管开关中的纳米管元件是垂直取向的，如图31A所示，且具有图7所示的相应纳米管开关700。垂直取向的纳米管开关在所结合并的专利参考文献中有更详尽的描述。包括绝缘及触点区域的垂直取向的侧壁在形成垂直取向的纳米管元件3145-1及3145-2之前形成。垂直取向的侧壁使用自对准的方法形成于R，其中在此例中R约相等于F/2，然而，相似的自对准的制造方法可用于将垂直取向的侧壁设置于任何位置，例如F/3、F/4、或任何其它期望位置。
形成纳米管元件3145-1及3145-2的方法包括，首先，形成绝缘体3135-1及3135-2及触点3140-1及3140-2，与相应绝缘体3135-1及3135-2相接触，通过定向蚀刻开口穿过金属及绝缘体区域两者以形成垂直侧壁。绝缘体3135-1及3135-2的垂直侧壁及侧壁触点3140-1及3140-2相对于沟槽侧壁自对准，沟槽侧壁在使用如下参照图36A-36FF进一步描述的方法的工艺中在后来蚀刻。绝缘体3135-1及3135-2的厚度决定沟道长度LSW-CH，如图31A所示。绝缘体3135-1及3135-2的范围可例如从少于5nm至大于250nm。
接着，方法形成共形的纳米管元件3145-1及3145-2，如所结合的专利参考文献中更详尽所述。
然后，方法分别地在共形的纳米管元件3145-1及3145-2的表面上形成保护性的共形绝缘体3150-1及3150-2。
接着，方法用绝缘材料填充开口，且方法平面化表面，暴露出侧壁触点3140-1及3140-2的顶面。
然后，方法形成触点3165-1及3165-2。触点3165-1及触点3165-2分别在侧壁触点3140-1及3140-2以及位线3171(BL0)之间提供导通路径，位线3171(BL0)将在形成单元C00及C10完成之后形成。触点3165-1及3165-2对应于牺牲层的尺寸，在触点3165-1及3165-2形成之前该牺牲层用作最小尺寸F的沟槽-蚀刻掩模层，如以下参照图36A-36FF进一步所述，其自对准至NV NT开关元件3145-1及3145。
然后，方法蚀刻沟槽区域，用绝缘体填充沟槽，并接着在触点3165-1及3165-2形成之前平面化表面以形成绝缘体3160，进一步参照图36A-36FF描述如下。
然后，方法沉积并图案化位线3171(BL0)。
示意性地重迭于图31A的截面3100上的非易失性纳米管二极管3190为对应于图13的非易失性纳米管二极管1300，即单元C00及C10中每一个中的一个的等效电路。图31A所示的截面3100的单元C00及C10对应于图29A中示意性示出的存储器阵列2910的相应单元C00及C10，并对应于存储器阵列2910中示意性示出的阵列线的字线WL0及WL1及位线BL0。
图31B所示的的截面3100’显示存储器阵列单元C00’及C10’的实施例，其类似于图31A所示的的存储器阵列单元C00及C10的实施例，除了形成于相应单元C00’及C10’中的NV NT二极管C00’及NV NT二极管C10’包括具有PN二极管结3128-1及3128-2的PN二极管，而非具有肖特基二极管结3133-1及3133-2的肖特基二极管之外。
P多晶硅区域3127-1及3127-2形成阳极，而N多晶硅区域3125-1’及3125-2’形成阴极，其一起(组合)形成具有PN二极管结3128-1及3128-2的PN二极管。P多晶硅区域3127-1及3127-2还与触点3130-1’及3130-2’形成欧姆或近-欧姆接触。N多晶硅区域3125-1’及3125-2’还与相应的N+多晶硅区域形 成欧姆接触区域。单元C00’及C10’的其它结构分别类似于相对于单元C00及C10所例示及描述的。
图31B所示的实施例的存储器阵列支撑结构3105，包括支持电路及互连3101’及平面化绝缘体3103’，其类似于图31A所示的的存储器支撑结构3101，除了可能需要调整以容纳具有PN二极管选择装置，而非肖特基二极管选择装置的存储单元之外。
非易失性纳米管二极管3190’为对应于图13的非易失性纳米管二极管1300，即单元C00’及C10’的每一个中的一个的等效电路。单元C00’及C10’对应于图29A中示意性示出的存储器阵列2910的相应单元C00及C10，且对应于存储器阵列2910中示意性示出的阵列线的字线WL0及WL1及位线BL0。
图31C所示的的截面3100”显示存储器阵列单元C00”及C10”的实施例，其类似于图31A所示的的存储器阵列单元C00及C10的实施例，除了形成于相应单元C00”及C101”中的NV NT二极管C00”及NV NT二极管C10”包括PN二极管及肖特基二极管结两者并联的二极管结3147-1及3147-2之外。
P-型半导体纳米管元件，NT元件3145-1”及3145-2”的子集，与N多晶硅区域3125-1”及3125-2”物理及电接触，形成PN二极管-阳极，且N多晶硅区域3125-1”及3125-2”形成阴极，其一起形成PN二极管，从而使PN二极管作为PN及肖特基二极管结3147-1及3147-2组合的一部分。金属型纳米管元件，即NT元件3145-1”及3145-2”的子集，与N多晶硅区域3125-1”及3125-2”物理及电接触，形成肖特基二极管-阳极，且N多晶硅区域3125-1”及3125-2”形成肖特基二极管的阴极，该肖特基二极管具有肖特基二极管结作为组合的PN及肖特基二极管结3147-1及3147-2的一部分。因此，组合的PN及肖特基二极管结3147-1及3147-2由PN-型二极管及肖特基-型二极管并联组成，且通过纳米管元件3145-1”及3145-2”分别与N多晶硅区域3125-1”及3125-2”相接触而形成。
N多晶硅区域3125-1”及3125-2”还分别与相应的N+多晶硅区域3120-1”及3120-2”形成欧姆接触区域。纳米管元件3145-1”及3145-2”还与侧壁触点3140-1”及3140-2”物理及电接触。侧壁触点3140-1”及3140-2”分别与上层触点3165-1”及3165-2”相接触，其与位线3171‘’(BL0)相接触。上层触点的形成 如上进一步参照图31A简述及如下进一步参照图36A-36FF详述。单元C00”及C10”的其它结构分别类似于相对于单元C00及C10所例示及描述的。
图31C的实施例所示的的存储器阵列支撑结构3105-3，包括支持电路及互连3101”及平面化绝缘体3103”，其类似于图31A所示的的存储器支撑结构3101及平面化绝缘体3103，除了可能需要调整以适应具有并联的PN二极管选择装置及肖特基二极管选择装置的存储单元之外。
非易失性纳米管二极管3190”为对应于图13的非易失性纳米管二极管1300，即单元C00”及C10”的每一个中的一个的等效电路。图31C所示的实施例的截面3100”的单元C00”及C10”对应于图29A示意性示出的实施例中的存储器阵列2910的相应单元C00及C10，并对应于存储器阵列2910中示意性示出的阵列线的字线WL0及WL1及位线BL0。
使用兼具有阳极-至-NT开关连接及阴极-至-NT开关连接的NV NT二极管器件的非易失性存储器
图32示出制造实施例的一示例性方法3200，这些实施例具有两个互相堆叠的存储器阵列，这些存储器阵列在支持电路上的绝缘层上，支持电路形成于绝缘层及堆叠阵列下方，并且这些实施例具有穿过绝缘层的连通装置。虽然方法3200相关于非易失性纳米管二极管1200及1300进一步描述如下，但方法3200足以涵盖如上进一步说明的许多非易失性纳米管二极管的制造。还要注意，虽然方法3200以3D存储器实施例描述，方法3200还可用于基于排列为逻辑阵列的NV NT二极管形成3D逻辑实施例，逻辑阵列诸如具有如用于例如PLA、FPGA、以及PLD的逻辑支持电路(而非存储器支持电路)的NAND及NOR阵列。
图33A示出包括一实施例的3D透视图3300，该实施例具有双-高堆栈三维阵列、下方阵列3302及上方阵列3304。下方阵列3302包括非易失性纳米管二极管单元C00、C01、C10、及C11。上方阵列3304包括非易失性纳米管二极管单元C02、C12、C03、及C13。字线WL0及WL1沿着X方向取向，且位线BL0、BL1、BL2、及BL3沿着Y方向取向且大致垂直于字线WL1及WL2。纳米管元件沟道长度LSW-CH及沟道宽度WSW-CH在3D透视图3300中示 出。可用作单元C00、C01、C02及C03的实施例的截面如下在图33B及图33C进一步示出；并且，可用作单元C00、C02、C12、及C10的实施例如下在图33B’进一步示出。
通常，方法3210在半导体衬底之中及之上制造支持电路及互连。这包括具有漏极、源极、与栅极的NFET及PFET器件，其可互连以形成存储器(或逻辑)支持(或选择)电路。这种结构及电路可使用已知的技术形成，其在本申请中不作描述。方法3210用于使用已知制造方法形成支持电路及互连层3301，作为图33B所示的的截面3305及图33B’所示的的截面3305’的一部分，其中非易失性纳米管二极管控制及电路在支持电路及互连层3301之中及之上制造。支持电路及互连3301类似于如上进一步描述的例如支持电路及互连2801及3101，但经过修改以容纳两个堆栈存储器阵列。注意，虽然在图33A-33D例示了双-高堆栈存储器阵列，可形成(制造)超过双-高的3D阵列堆栈，包括但不限于例如4-高及8高堆栈。
接着，方法3210还用以制造中间结构，其包括平面化绝缘体，在诸如图33B的截面3305及相应的图33B’的截面3305’所示的绝缘体3303的平面化绝缘体表面上具有互连装置及非易失性纳米管阵列结构。互连装置包括垂直取向的填充触点，或柱栓，用于互连在平面化绝缘体之下的半导体衬底之中及之上的存储器支持电路，与平面化绝缘体表面上方及之上的非易失性纳米管二极管阵列。平面化绝缘体3303使用类似于图27B所示的的方法2730的方法形成，其中方法沉积并平面化绝缘体3303。穿过平坦的绝缘体3303的互连装置(未在截面图3300示出)类似于图28C所示的触点2807，可用于将第一存储器阵列3310及第二存储器阵列3320中的阵列线连接至相应的支持电路及互连3301，如以下进一步所述。支持电路及互连3301及绝缘体3303形成存储器阵列支撑结构3305-1。
接着，类似于方法2740的方法3220被用来使用基于非易失性纳米管二极管阵列的二极管阴极-至-纳米管开关制造第一存储器阵列3310，该非易失性纳米管二极管阵列类似于图28A所示的的截面2800的非易失性纳米管二极管阵列，且相应的制造方法参照图34A-34FF进一步描述如下。
接着，类似于图30B所示方法3040的方法3230在第一存储器阵列3310的平坦表面上制造第二存储器阵列3320，但使用基于非易失性纳米管二极管阵列的二极管阳极-至-纳米管开关，该非易失性纳米管二极管阵列类似于图31A截面3100所示的的非易失性纳米管二极管阵列，且相应的制造方法进一步参照图36A-36FF描述如下。
图33B示出根据一些实施例的截面3305，其包括第一存储器阵列3310及第二存储器阵列3320，两个阵列共享公用字线3330。诸如3330的字线可在沟槽蚀刻期间被限定(蚀刻)，其中，沟槽蚀刻在形成阵列3320时限定存储器阵列(单元)。截面3305示出字线中或X方向上组合的第一存储器阵列3310及第二存储器阵列3320，其具有共享的字线3330(WL0)，四条位线BL0、BL1、BL2、及BL3，及相应的单元C00、C01、C02、及C03。X方向的阵列周期为2F，其中F为技术节点(代)的最小尺寸。
图33B’示出根据一些实施例的截面3305’，其包括第一存储器阵列3310’及第二存储器阵列3320’，两阵列都共享公用字线3330’及3332。字线3330’为字线3330的截面视图。诸如3330’及3332的字线可在沟槽蚀刻期间被限定(蚀刻)，沟槽蚀刻在形成阵列3320’时限定存储器阵列(单元)。截面3305’示出位线中或Y方向上组合的第一存储器阵列3310’及第二存储器阵列3320’，其具有共享的字线3330’(WL0)及3332(WL1)，两条位线BL0及BL2，以及相应的单元C00、C10、C02、及C12。Y方向上的阵列周期为2F，其中F为技术节点(代)的最小尺寸。
因为在X与Y方向上的2F周期，阵列3310的1个位的存储器阵列单元面积可被降至4F2。因为在X与Y方向上的2F周期，阵列3320的1个位的存储器阵列单元面积可被降至4F2，。因为存储器阵列3320及3310是堆叠的，每位的存储器阵列单元面积可被降至2F2。如果堆叠四个存储器阵列(未示出)，则每位的存储器阵列单元面积可被降至1F2。
再次参考图32，使用行业标准制造技术的方法3240通过添加附加布线层，并钝化芯片及添加封装互连装置完成半导体芯片的制造。
图33B所示的的截面3305显示根据一些实施例的第一存储器阵列3310及第二存储器阵列3320的堆叠，字符位置在垂直的(Z)方向上对齐，然而，偏 移所堆叠的存储器阵列可能有互连及/或制造优点。图33C示出具有截面3350”的实施例，其类似于图33B所示的的截面3305，其中第二存储器阵列3320”相对于第一存储器阵列3310”及共享字线3330”中的单元平移一个单元位置(半个周期)。支持电路及互连3301”及绝缘体3303’形成存储器阵列支撑结构3305-2，其类似于图33B所示的的存储器阵列支撑结构3305-1。
在操作中，图33B所示的的四个堆栈单元对应于存储器阵列2610中示意性示出的单元C00及C01阴极-至-纳米管单元，存储器阵列2610形成构成存储器阵列3320的存储器阵列2910中示意性示出的存储器阵列3310、及C02及C03阳极-至-纳米管单元。全部四个单元共享存储器阵列截面3300中的公用字线WL0。单元C00、C01、C02、及C03还在图33A所示的的3D透视图3300中示出。相较于例如图28A所示的阴极-至-NT截面2800或图31A所示的阳极-至-NT截面3100的存储器阵列，在每位的基础上，存储器阵列3305是约2倍更高密度的。可添加附加的字线及位线(未示出)，以形成MB和GB范围的大存储器阵列。字线WL0及位线BL0、BL1、BL2、及BL3的操作以图33D所示的的选择了字线WL0的波形3375进一步描述如下。
针对沿字线WL0的示例性写0操作，同时擦除单元C00、C01、C02、及C03，储存于单元C00-C03的数据可在擦除以及数据储存于相应的读出放大器/闩锁之前任选地读取。沿字线WL0的写0操作继续进行，且位线BL0、BL1、BL2、以及B3从零转换至5伏，位线电压由相应BL驱动器控制。接着，WL驱动器电路将字线WL0从5伏驱动至零伏，藉此分别使形成单元C00、C01、C02、及C03的NV NT二极管C00、C01、C02、及C03正向偏压。写0电压约为4.5伏(擦除电压5伏减去少于0.5伏的NV NT二极管导通电压，如图21A-21E所示)，造成处于ON状态的NV NT二极管从ON状态转换至OFF状态；处于OFF状态的NV NT二极管维持于OFF状态。藉此，在沿字线WL0的写0操作之后，NV NT二极管C00-C03都处于OFF状态。未选择的字线WL1、WL2、及WL3(未在图33B示出)维持未被选择且处于5伏，且储存于相应单元的非易失性数据维持不变。
在此例中，写入操作紧随写0操作，如以上进一步所述。换言之，相应的对应单元C00-C03的NVNT二极管C00-C03在OFF状态中开始写入操作。 针对例如对单元C00及C03的示例性写0操作，其中逻辑0状态将被储存，NV NT二极管C00及C03将维持于逻辑0高电阻状态。因此，位线BL0及BL3通过相应的BL驱动器及读出电路保持在零伏。接着，通过来自相应WL驱动器的刺激，字线WL0从4伏转换至零伏。NV NT二极管C00及C03在写0操作期间维持反向偏压，且单元C00及C03维持于OFF(高电阻)逻辑0状态。
在表示逻辑1的写1操作中，如果NV NT二极管C01及C02要从OFF(高电阻状态)转换至ON(低电阻状态)，则通过从相应BL驱动器提供的刺激，位线BL1及BL2从零伏转换至4伏。接着，字线WL0从4伏转换至零伏。约4伏的写1电压造成NV NT二极管C01及C02的相应NV NT开关子组件的端子两端3.5伏的电压(4伏减去少于0.5伏的NV NT二极管导通电压，如图21所示)，并造成NV NT二极管C01及C02从OFF状态转换至ON状态。
针对例如对单元C00-C03的示例性读取操作，相应BL驱动器及读出电路将位线BL0-BL3中的相应位线驱动器预充电至高电压，例如读取电压2伏。读取位线电压被选择为均低于写0及写1电压，以确保在读取操作期间所储存的逻辑状态(位)不会被扰乱(改变)。字线驱动器字线WL0从2伏驱动至零伏。相应单元C01及C03中的NV NT二极管C00及C03处于OFF状态(储存逻辑0)，且位线BL0及BL3未被放电且维持于2伏。相应读出放大器/闩锁储存相应的逻辑0状态。然而，由于相应单元C01及C02中的NV NT二极管C01及C02处于ON状态，位线BL1及BL2被放电。相应的读出放大器/闩锁检测到降低的电压，且闩锁储存相应的逻辑1状态。
注意，图33C所示的的截面3350”的存储器阵列，可以类似于如上参照图33B进一步描述的截面3305所示的的存储器阵列的方式操作。
制造将非易失性纳米管二极管(NV NT二极管)器件用作为单元的非易失性存储器的方法
以下参考图34A-34FF进一步描述使用NV NT器件制造非易失性单元的三维单元结构的实施例的示例性方法，NV NT器件具有垂直取向的二极管及具有阴极-至-NT开关连接的垂直取向的NV NT开关，诸如图28A所示的截面2800及图28B所示的截面2800’所示出的。
以下参考图35A-35进一步描述使用NV NT器件制造非易失性单元的三维单元结构的实施例的示例性方法，NV NT器件具有垂直取向的二极管及具有阴极-至-NT开关连接的水平取向的NV NT开关，诸如图28C所示的截面2800”所示出的。
以下参考图36A-FF进一步描述使用NV NT器件制造非易失性单元的三维单元结构的实施例的示例性方法，NV NT器件具有垂直取向的二极管及具有阳极-至-NT开关连接的垂直取向的NV NT开关，诸如图31A所示的截面3100、图31B所示的截面3100’、及图31C所示的截面3100”所示出的。
基于使用NV NT器件的非易失性单元的三维单元结构制造堆栈阵列实施例的示例性制造方法在参照图34A-FF及36A-FF进一步描述如下的制造方法的组合，NV NT器件具有垂直取向的二极管及同时使用阴极-至-NT开关及阳极-至-NT开关连接单元类型两者的垂直取向的NV NT开关，诸如图33A所示的截面3300、图33A’所示的截面3300’、及图33B所示的截面3300’。
制造使用具有阴极-至-NT开关连接的NV NT二极管器件的非易失性存储器的方法
如以下参照图34A-34FF进一步所述，图27A及27B所示的的方法2700可用于使用NV NT二极管器件制造存储器的实施例，NV NT二极管器件具有用于垂直取向的NV NT开关的阴极-至-NT开关连接，垂直取向的NV NT开关诸如图28A所示的截面2800及图28B所示的截面2800’中的那些。诸如截面2800及2800’的结构可用于制造例如图26A中示意性示出的存储器2600。
制造截面2800及2800’的方法在X方向工艺步骤中通常需要临界对准(critical alignment)。Y方向上没有临界对准，因为在此例中沟槽之间的距离确定了纳米管元件的宽度。然而，通过使用类似于如下进一步所述的方法，相对于X方向，纳米管元件的宽度可被形成为小于沟槽-至-沟槽间距。在X方向上，通过使用形成自对准的内部的单元垂直侧壁的方法临界对准需求被消除，这些自对准的内部的单元垂直侧壁限定垂直的纳米管沟道元件位置、垂直的沟道元件长度(LSW_CH)，并相对于沟槽侧壁形成纳米管沟道元件触点，沟槽侧壁使用以下参照图34A-34FF进一步描述的制造方法在工艺中在后来蚀刻以限定外单 元尺寸。在此例中，NV NT二极管单元结构在X与Y方向占据最小尺寸F，其中F为最小光刻尺寸。在此例中，内部的单元垂直侧壁被定位(通过自对准技术)于距沟槽侧壁约R的距离，沟槽侧壁分隔距离F并限定外单元尺寸，如以下参照图34A-34FF进一步所述。图34A-34FF示出具有间距R约为F/2。然而，如下参照图34A-34FF进一步描述的使用自对准技术的方法可使用例如R值F/4、F/3、F/2、3F/4等将垂直侧壁定位于宽度为F的单元区域内的任何位置R。
如以下参照图35A-35S进一步所述，图27A及27B所示的方法2700也可用于使用NV NT二极管器件制造存储器的实施例，NV NT二极管器件具有用于水平取向的NV NT开关的阴极-至-NT开关连接，水平取向的NV NT开关诸如图28C的截面2800”中所示。诸如截面2800”的结构也可用于制造存储器，例如，图26A中示意性示出的存储器2600。
使用具有垂直取向的二极管及具有阴极-至-NT开关连接的垂直取向的NT开关的NV NT器件制造非易失性单元的三维单元结构的方法
图27A所示的的方法2710可被用于限定支持电路及互连，其类似于以上相关于图26A所示的存储器2600进一步所述的。方法2710将熟知的半导体工业技术设计及制造技术应用于在如图34A所示的半导体衬底之中及/或之上制造的支持电路及互连3401。支持电路及互连3401包括半导体衬底中的FET器件以及半导体衬底上的互连，例如通孔及布线。
接着，图27B所示的的方法2730在支持电路及互连3401的表面上沉积并平面化绝缘体3403。未在图34A示出的穿过平坦的绝缘体3403的互连装置如下参照图35A-35S进一步示出。支持电路及互连3401及平面化绝缘体3403的组合被称为存储器支撑结构3405，如图34A所示。
接着，方法使用已知的行业方法将导体层3410沉积于绝缘体3403的平面化表面上，如图34A所示，通常为50至500nm厚。导体层材料的示例为元素金属，诸如Al、Au、W、Cu、Mo、Pd、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn、以及金属合金，诸如TiAu、TiCu、TiPd、PbIn、及TiW、其它适合的导体，或导电氮化物，氧化物，或硅化物，诸如，RuN、RuO、TiN、TaN、CoSix 及TiSix。在一些情形中，例如用于导体层3410中的材料也可被用作为肖特基二极管的阳极，在该示例中分离层，例如用于形成肖特基二极管的阳极的接触层3415，是不需要的且可从制造方法中略去。
接着，方法在导体层3410的表面上沉积任选的导通肖特基阳极接触层3415，其厚度在例如范围10至500nm内。阳极接触层3415可使用与用于形成导体层3410的材料相似的材料(或接触层3415可被完全地略去，且导体层3410可用于形成肖特基阳极)，或者阳极接触层3415材料可被选择成最优化阳极材料，以提升肖特基二极管性质，例如降低的正向电压降及/或降低的二极管泄漏。阳极接触层3415可包括Al、Ag、Au、Ca、Co、Cr、Cu、Fe、Ir、Mg、Mo、Na、Ni、Os、Pb、Pd、Pt、Rb、Ru、Ti、W、Zn及其它元素金属。此外，可使用硅化物，诸如CoSi2、MoSi2、Pd2Si、PtSi、RbSi2、TiSi2、WSi2、及ZrSi2。
接着，方法在阳极接触层3415表面上沉积N多晶硅层3420，厚度为10nm至500nm，。N多晶硅层3420可掺杂有例如砷或磷，其范围为1014至1017掺杂物原子/cm3。N多晶硅层3420可用于形成肖特基二极管的阴极。除掺杂级外，N多晶硅层3420的多晶硅结晶尺寸(或晶粒结构)也可通过已知的工业沉积方法控制。此外，可使用已知的工业SOI沉积方法，其造成多晶硅区域为单晶(不再是多晶硅)或几乎为单晶。
接着，在完成存储器支撑结构3405之后，接着沉积导体层3410，其可被用作阵列布线层，然后完成肖特基二极管形成层3415及3420的沉积，方法将N+多晶硅层3425沉积于N多晶硅层3420表面上，如图34A所示，以形成欧姆接触层。N+多晶硅层3425例如通常掺杂有砷或磷至1020掺杂物原子/cm3，且例如具有厚度20至400nm。
在工艺中的此时，其余方法可用于使用诸如图28A所示的基于肖特基二极管的阴极-至-NT开关结构制造NV NT二极管。然而，如以上进一步参照例如图28B所述的，NV NT二极管可使用PN二极管而非肖特基二极管形成。因此，可选地，PN二极管替代制造方法在图34A’中例示。
以上进一步描述并参照图34A描述的方法2700也可用于描述图34A’的制造。图34A’所示的的支持电路及互连3401’对应于图34A所示的支持电路及互 连3401，除了可能小改变被导入各个电路中，以适应二极管特性的差异，例如肖特基二极管及PN二极管之间的导通电压。
接着，方法将平面化绝缘体3403’沉积于支持电路及互连3401’的表面上，如图34A’所示。平面化绝缘体3403’对应于平面化绝缘体3403，除了可能小改变被导入绝缘体3403’中以适应二极管特性的差异。存储器支撑结构3405’因此类似于支撑结构3405，除了小改变可能被导入支持电路及互连3401’及平面化绝缘体3403’，如以上参照图34A’进一步所述地。
接着，方法沉积与平面化绝缘体3403’的表面相接触的导体层3410’，如图34A’所示，其厚度及材料类似于以上参照图34A进一步描述的导体层3410。
接着，方法将厚度为10nm至500nm的P多晶硅层3417沉积于导体层3410’的表面上，如图34A’所示。P多晶硅层3417可掺杂有硼，其范围例如为1014至1017掺杂物原子/cm3。P多晶硅层3417可用于形成PN二极管的阳极。除掺杂级外，P多晶硅层3417的多晶硅结晶尺寸也可通过已知的工业沉积方法控制。此外，可使用已知的工业SOI沉积方法，其造成多晶硅区域为单晶(不再是多晶硅)，或几乎为单晶。
接着，方法将厚度为10nm至500nm的N多晶硅层3420’沉积于P多晶硅层3417的表面上，其可用于形成PN二极管的阴极。N多晶硅层3420’可掺杂有砷或磷，其范围例如为1014至1017掺杂物原子/cm3。除掺杂级外，N多晶硅层3420’的多晶硅结晶尺寸(晶粒结构)也可通过已知的工业沉积方法控制。此外，可使用已知的工业SOI沉积方法，其造成多晶硅区域为单晶(不再是多晶硅)，或几乎为单晶。
接着，已完成存储器支撑结构3405’之后，接着沉积可被用作阵列布线层的导体层3410’，并且然后完成PN二极管形成层3417及3420’的沉积，N+多晶硅层3425’被沉积于N多晶硅层3420’上，以形成欧姆接触层，如图34A’所示。N+多晶硅层3425’通常例如掺杂有砷或磷至1020掺杂物原子/cm3，且具有例如厚度20至400nm。
制造方法的描述继续相关于参照图34A描述的基于肖特基-二极管的结构，以形成对应于图28A所示的截面2800的NV NT二极管单元结构。然而， 这种制造方法也可应用于参照图34A’描述的基于PN二极管的结构，以形成对应于图28B所示的的截面2800’的NV NT二极管单元结构。
在制造工艺的此时，方法将接触层3430沉积于N+多晶硅层3425的表面上，如图34B所示。接触层3430的厚度可为例如10至500nm。接触层3430可使用下列形成：Al、Au、W、Cu、Mo、Pd、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn、以及金属合金，诸如TiAu、TiCu、TiPd、PbIn、及TiW、其它适合的导体，或导电氮化物，例如氧化物，或硅化物，例如RuN、RuO、TiN、TaN、CoSix及TiSix。
接着，方法将绝缘体层3435沉积于接触层3430上，如图34B所示。绝缘体层3435的厚度可被妥善控制，且在一些实施例中可被用于确定垂直取向的非易失性纳米管开关的沟道长度，如以下参照图34I进一步所述的。绝缘体层3435的厚度可从少于5nm变化至大于例如250nm。绝缘体3435可由CMOS工业或封装工业中的任何已知的绝缘体材料形成，比如SiO2、SiN、A12O3、BeO、聚酰亚胺、PSG(磷硅酸玻璃)、光阻剂、PVDF(聚偏二氟乙烯)、溅镀玻璃、环氧树脂玻璃，以及其它介电材料及介电材料的组合，例如覆盖有A12O3层的PVDF。美国专利申请No.11/280,786包括多种介电材料的一些示例。
接着，方法将接触层3440沉积于绝缘体层3435上，如图34B所示。接触层3440的厚度例如可在范围10至500nm内，并且接触层3440可使用多种导体材料形成，这些导体材料类似于以上相关于触点3430进一步描述的材料。
接着，方法将牺牲层3441沉积于接触层3440上，如图34C所示。牺牲层3441的厚度可在例如范围10至500nm内，且牺牲层3441可使用导体、半导体、或绝缘体材料形成，诸如以上相关于接触层3430、半导体层3420及3425、及绝缘体层3435进一步描述的材料。
接着，方法使用已知的行业方法在如图34C所示的牺牲层3441的顶面上沉积并图案化掩模层，例如掩模层3442，。掩模开口可被对准至例如平坦的绝缘层3403中的对准标记；此对准是非临界的。
然后，方法定向蚀刻牺牲层3441以形成开口，开口在X方向上的尺寸为DOPEN-1(D开口-1)，其使用如图34D所示的的已知工业方法贯穿牺牲层3441停止于接触层3440的表面。如以下进一步所述地，形成两个存储单元，其包 括相对于牺牲区域3441’及3441”的垂直边缘自对准及定位的垂直的纳米管沟道元件。X方向上的尺寸DOPEN-1约为3F，其中F为最小光刻尺寸。对65nm技术节点而言，DOPEN-1为195nm，其在任何技术节点中为非-最小尺寸且因此为非-临界尺寸。在工艺中的此时，侧壁隔板技术被用来将垂直侧壁定位于与牺牲区域3441’及3441”的内表面相距为R处，如以下进一步所述。
接着，方法沉积共形的牺牲层3443，如图34E所示。在一些实施例中，共形的牺牲层3443的厚度被选择为R，在此例中其被选择为约F/2。在此例中，由于R约为F/2，且由于F约65nm，共形的牺牲层3443的厚度为约32.5nm。共形的牺牲层3443可使用导体、半导体、或绝缘体材料，即类似于如上进一步描述的用于形成牺牲层3441的材料形成。
接着，方法使用已知的工业方法，例如使用反应性离子蚀刻(RIE)，定向蚀刻共形的牺牲层3443，从而形成尺寸为DOPEN-2(D开口-2)的开口3444与牺牲区域3443’及3443”，牺牲区域3443’及3443”具有分别自对准且如图34F所示在X方向与牺牲区域3441’及3441”的内垂直侧壁分开距离R的垂直侧壁。距离R约等于F/2，或在此例中约为32.5nm。开口3444的尺寸DOPEN-2约为2F，或对65nm技术节点而言约为130nm，为非-临界尺寸。
接着，方法定向蚀刻开口，该开口贯穿接触层3440至绝缘体层3435的顶面。使用例如RIE的定向蚀刻在接触层3440中形成开口，其尺寸DOPEN-2为约2F(在此例中为130nm)，并形成侧壁触点区域3440’及3440”，如图34G所示。
接着，方法定向蚀刻开口，其贯穿绝缘体层3435至接触层3430的顶面。使用例如RIE的定向蚀刻在绝缘体层3435中形成开口3444’，其尺寸DOPEN-2为约2F(在此例中为130nm)，并形成绝缘体区域3435’及3435”，如图34H所示。
接着，方法垂直(Z)方位地将共形的纳米管元件3445沉积于开口3444’的侧壁上，如图34I所示。开口3444’的尺寸大致与开口3444的尺寸相同。共形的纳米管元件3445的厚度可为例如0.5至20nm，并且可使用例如旋涂及喷涂方法的沉积方法制造为单层或多层。纳米管元件制造方法在所结合的专利参考文献中有更详尽的描述。
由于纳米管元件3445与接触层3430及侧壁触点区域3440’及3440”的侧壁相接触，侧壁触点区域3440’及3440”分别分开绝缘体区域3435’及3435”的厚度，两个非易失性纳米管开关沟道区域部分地形成(沟道宽度尚未被限定)，其Z方向上的沟道长度LSW-CH对应于绝缘体区域3435’及3435”的范围为5nm至250nm的厚度，如图34I所示。纳米管元件3445的垂直(Z-轴)部分与牺牲区域3441’及3441”的内垂直侧壁分开自对准的距离R。这种部分形成的垂直的非易失性纳米管开关分别类似于存储器储存区域760A及760B的垂直取向的非易失性纳米管元件765及765’，如图7B所示。共形的纳米管元件3445还与牺牲区域3443’及3443”及牺牲区域3441’及3441”相接触，如图34I所示。
接着，方法将共形的绝缘体层3450沉积于纳米管元件3445上作为绝缘及保护层，并将开口3444’缩减为开口3451，如图34J所示。开口3451类似于开口3444’，除了添加了共形的绝缘体3450及共形的纳米管元件3445之外。共形的绝缘体3450可为例如5至200nm厚，并且可由CMOS工业或封装工业中的任何已知的绝缘体材料形成，例如SiO2、SiN、Al2O3、BeO、聚酰亚胺、PSG(磷硅玻璃)、光阻剂、PVDF(聚偏二氟乙烯)、溅镀玻璃、环氧树脂玻璃，以及其它介电材料及介电材料的组合，例如覆盖有Al2O3层的PVDF，。绝缘体3450被沉积至足以确保保护纳米管元件3445免遭高密度等离子体(HDP)沉积的厚度。
在工艺中的此时，通过在水平的表面上垂直(Z方向)地增加绝缘体3450的底部部分厚度而在绝缘体3450的侧壁(垂直表面)上有少量或没有厚度增加以形成绝缘体3450’来部分地填充开口3451是合乎需要的。使用HDP沉积来用介电层填充开口的示例性工业方法在美国专利4,916,087中公开，其全部内容通过引用结合于此。然而，美国专利4,916,087通过在水平的和垂直的表面上沉积介电材料来填充开口。定向HDP绝缘体沉积的其它方法可被替代使用，例如，通过定向沉积介电材料以使超过90％的绝缘体材料被沉积于水平的表面上，且少于10％的绝缘体材料在厚度被良好控制的情况下被沉积在垂直表面上。短暂的等向性(isotropic)蚀刻可用于移除沉积于垂直表面上的绝缘体材料。附加的介电材料的厚度是非关键的。附加的介电材料可与共形的绝缘体3450 相同，或可为不同的介电材料。相对于纳米管元件的介电材料选择在美国专利申请No.11/280,786中更详尽地描述。
接着，方法使用例如选择性HDP绝缘体沉积的已知工业方法将绝缘体材料定向沉积于开口3451中，且主要在水平表面上增加绝缘体厚度，如图34K中开口3451’中及顶面上的绝缘体3450’所示。
接着，方法沉积并平面化绝缘体3452，诸如如图34L所示的TEOS填充开口3451’。
接着，方法平面化图34L所示的结构，以移除绝缘体3450’的顶部部分及下层纳米管元件3445的顶部部分，如图34M所示。牺牲区域3441’、3441”、3443’、及3443”的顶部可被用作CMP蚀刻停止参考层。绝缘体3450”与绝缘体3450’相同，除了顶部的水平层已被移除之外。纳米管元件3445’与纳米管元件3445相同，除了顶部的水平层已被移除之外。绝缘体3452’与绝缘体3452相同，除了绝缘体厚度已被减小之外。
接着，方法蚀刻(移除)牺牲区域3443’及3443”与绝缘体3452’。纳米管元件3445’的暴露的垂直侧壁及共形的绝缘体3450”保持原状，如图34N所示。
接着，方法蚀刻(移除)纳米管元件3445’的暴露部分，形成纳米管元件3445”，如图34O所示。蚀刻纳米管结构及元件的方法在所结合的专利参考文献中有更详尽的描述。
然后，诸如定向蚀刻的方法移除绝缘体3450’的暴露部分，以形成绝缘体3450’”。
在工艺中的此时，如以下进一步所例示地应用侧壁隔板方法以形成自对准的牺牲区域，从而在以下进一步例示的制造工艺中被导体材料所取代以形成纳米管元件触点的上部，且还限定自对准的沟槽区域，以用于沿着X方向限定自对准的单元尺寸，也如下进一步所例示。在不需要掩模及对准的情况下使用侧壁隔板方法形成自对准的结构造成最小的单元面积。
在此例中，参照图34P及34Q，X尺寸为F的自对准的牺牲区域，使用类似于图34E及34F中所使用的方法形成。接着，方法沉积共形的牺牲层3455，如图34P所示。共形的牺牲层3455的厚度被选择为F。在此例中，由于F为约65nm，则共形的牺牲层3455的厚度为约65nm。共形的牺牲层3455可使 用导体、半导体、或绝缘体材料形成，类似于以上进一步所述的用于形成牺牲层3441及3443的材料，。
接着，方法使用例如反应性离子蚀刻(RIE)的已知工业方法，定向蚀刻共形的牺牲层3455，形成尺寸为约F的开口3451”，在此例中F为约65nm，如图34Q所示。开口3451”的内侧壁由牺牲区域3455’及3455”限定，且自对准到牺牲区域3441’及3441”的内壁并分离约F的距离。这种内壁将如以下进一步例示地被用来形成纳米管触点区域的上部的一侧，并在X方向限定单元的一侧。
接着，方法沉积并平面化牺牲层，以形成与牺牲区域3455’、3455”、3441’、及3441”共平面的牺牲区域3456，如图34R所示。
接着，方法应用CMP蚀刻以减小牺牲区域3456的厚度，以形成牺牲区域3458；分别减小牺牲区域3455’及3455”的厚度，以形成牺牲区域3455-1及3455-2；以及分别减小牺牲区域3441’及3441”的厚度，以形成牺牲区域3458’及3458”，如图34所示。共平面牺牲区域3458、3458’、3458”、3455-1、及3455-2的厚度值在例如范围10nm至200nm内。
在工艺中的此时，牺牲区域3455-1及3455-2可被用作用于定向蚀刻沟槽的掩模层，其针对使用具有阴极-至-纳米管连接的一个NV NT二极管的3D单元使用沿X方向限定外单元尺寸的方法。授予共同发明人Bertin的美国专利5,670,803公开了一种3-D阵列(在此例中为3D-SRAM)结构，其具有同时限定沟槽的侧壁尺寸。此结构包括垂直侧壁，其通过切割贯穿多层掺杂硅及绝缘区域的沟槽所同时限定，以避免多个对准步骤。此沟槽定向选择性蚀刻方法可切割贯穿多层导体、半导体、及氧化物层，并停止于介于3D阵列结构及下层半导体衬底之间的支撑绝缘体(SiO2)层的顶面上。沟槽3459先形成，然后用绝缘体填充并平面化。然后，沟槽3459’、及3459”同时形成，然后填充并平面化，如以下进一步例示的。其它相应沟槽(未示出)也在形成存储器阵列结构时被蚀刻。可用于形成沟槽区域3459、3459’、及3459”、然后填充沟槽以形成隔离沟槽区域的示例性方法步骤进一步描述如下。
限定沟槽区域3459’及3459”(如下进一步所述地形成)位置的牺牲区域3458’及3458”可用牺牲非临界掩模层(未示出)阻挡，同时方法使用已知的定向 选择性蚀刻方法(诸如，反应性离子蚀刻(RIE))形成沟槽3469。沟槽3459在X方向形成两个相对的垂直侧壁中的第一个，以限定NV NT二极管单元的一侧。或者，限定沟槽区域3459(如下进一步形成)位置的牺牲区域3458可对牺牲区域3458’及3458”选择性蚀刻，而不需要非临界掩模层。
首先，方法使用已知工业方法定向选择性地蚀刻(移除)牺牲区域3458的暴露区域(部分)，如图34T所示。
接着，方法使用已知工业方法选择性地蚀刻共形的绝缘体3450’”的暴露区域(部分)，并形成共形的绝缘体3450-1及3450-2，如图34U所示。
接着，方法选择性地蚀刻纳米管元件3445”的暴露区域并形成纳米管元件3445-1及3445-2，如图34U所示。纳米管元件的蚀刻方法在所结合的专利参考文献中有更详尽的描述。
接着，方法使用已知工业方法选择性地蚀刻接触层3430的暴露区域。
接着，方法使用已知工业方法选择性地蚀刻N+多晶硅层3425的暴露区域。
接着，方法使用已知工业方法选择性地蚀刻N多晶硅层3420的暴露区域。
接着，方法使用已知工业方法选择性地蚀刻接触层3415的暴露区域，。
然后，方法使用已知工业方法蚀刻导体层3410的暴露区域，形成沟槽3459。定向蚀刻停止于平坦的绝缘体3403的表面。
接着，方法使用已知工业方法用比如TEOS的绝缘体填充及平面化沟槽3459，形成绝缘体3460，如图34V所示。
接着，方法在绝缘体3460上形成非临界掩模区域(未示出)。
接着，牺牲区域3458’及3458”被选择性地蚀刻(移除)，如图34W所示。通过移除牺牲区域3458’及3458”且使绝缘体3460被掩模层(未示出)所保护，方法使用已知的定向选择性蚀刻技术，例如RIE形成沟槽3469’及3469”。沟槽3459’及3459”在NV NT二极管单元的X方向形成第二垂直(Z)侧壁。
首先，方法使用已知工业方法定向选择性地蚀刻(移除)触点3440’及3440”的暴露部分，并暴露出半导体层3435’及3435”的顶面的部分及限定触点3440-1及3440-2区域，如图34X所示。
接着，方法使用已知工业方法选择性地蚀刻绝缘体区域3435’及3435”的暴露部分，并形成绝缘体区域3435-1及3435-2。
接着，方法使用已知工业方法选择性地蚀刻触点区域3430’及3430”的暴露部分，并形成触点区域3430-1及3430-2。
接着，方法使用已知工业方法选择性地蚀刻N+多晶硅层3425’及3425”的暴露部分，并形成N+多晶硅区域3425-1及3425-2。
接着，方法使用已知工业方法选择性地蚀刻N多晶硅层3420’及3420”的暴露部分，并形成N多晶硅区域3420-1及3420-2，如图34X所示。
接着，方法使用已知工业方法选择性地蚀刻接触层3415’及3415”的暴露的区域，并形成触点区域3415-1及3415-2。
然后，方法使用已知工业方法选择性地蚀刻导体层3410’及3410”的暴露部分，并形成位线3410-1(BL0)及3410-2(BL1)。定向蚀刻停止于平坦的绝缘体3403的表面，如图34X所示。
接着，方法沉积并平面化例如TEOS的绝缘体，并分别用绝缘体3460’及3460”填充沟槽开口3459’及3459”，如图34Y所示。
接着，方法蚀刻(移除)牺牲区域3455-1及3455-2。
接着，方法沉积并平面化导体3465’，以形成上层触点3465-1及3465-2，如图34Z及34AA所示。
接着，方法使用已知工业方法沉积并平面化导体层3471，以形成截面3470，如图34BB所示。截面3470对应于图28A所示的的截面2800。如果工艺制造开始于图34A’而非图34A，如上进一步所述的方法形成对应于图28B所示的截面2800’的截面(未示出)。
在工艺中的此时，图34BB所示的截面3470已被制造，且包括尺寸在X方向限定为1F(其中F为最小特征尺寸)的NV NT二极管单元以及相应的阵列位线。接着，用以在Y方向限定尺寸的单元尺寸通过定向沟槽蚀刻工艺形成，其类似于以上相关于图34BB所示的截面3470进一步所述。用以在Y方向限定尺寸的沟槽大致与用以在X方向限定尺寸的沟槽垂直。在此例中，Y方向上的单元特性不需要以上相关于X方向尺寸进一步所述的自对准技术。Y方向上结构的截面相关于图34BB所示的截面A-A’例示。
接着，方法在字线层3471的表面上沉积并图案化掩模层，诸如掩模层3473，如图34CC所示。掩模层3473可非临界地对准至平坦绝缘体3403中的对准标记。掩模层3473中的开口3474、3474’、及3474”决定沟槽定向蚀刻区域的位置，在此例中沟槽大致垂直于位线，例如位线3410-1(BL0)。
接着，方法分别形成对应于掩模层3473中的开口3474、3474’、及3474”的沟槽3475、3475’、及3475”。沟槽3475、3475’、及3475”形成Y方向的垂直侧壁的两侧，从而限定NV NT二极管单元的相对两侧，如图34DD所示。
然后，方法使用已知工业方法定向选择性地蚀刻(移除)图34DD所示的字线层3471的暴露部分，以形成图34DD所示的字线3471-1(WL0)及3471-2(WL1)。
接着，方法使用已知工业方法选择性地蚀刻图34CC所示的触点区域3465-1的暴露部分，以形成如图34DD所示的触点3465-1’及3465-1”。
接着，方法使用已知工业方法选择性地蚀刻图34BB所示的触点区域3440-1、纳米管元件3455-1、及共形的绝缘体3450-1的暴露部分，以形成触点3440-1’及3440-1”、共形的绝缘体区域(在图34DD的截面A-A’中未示出)、以及纳米管元件3445-1’及3445-1”，如图34DD所示。
接着，方法使用已知工业方法选择性地蚀刻图34BB所示的绝缘体3435-1、纳米管元件3455-1、及共形的绝缘体3450-1的暴露区域，，以形成绝缘体区域及共形的绝缘体区域(在图34DD截面A-A’中未示出)及图34DD所示的纳米管元件3445-1’及3445-1”。
接着，方法使用已知工业方法选择性地蚀刻图34BB及34CC所示的触点区域3430-1及3430-2的暴露部分，并形成图34DD(截面A-A’)所示的触点3430-1’及3430-1”。
接着，方法使用已知工业方法选择性地蚀刻图34BB所示的N+多晶硅区域3425-1及3425-2的暴露部分，，并形成图34DD(截面A-A’)所示的N+多晶硅区域3425-1’及3425-1”。
接着，方法使用已知工业方法选择性地蚀刻图34BB所示的N多晶硅区域3420-1及3420-2的暴露部分，并形成图34DD(截面A-A’)所示的N多晶硅区域3420-1’及3420-1”。
然后，方法使用已知工业方法选择性地蚀刻图34BB所示的触点区域3415-1及3415-2的暴露部分，并形成图34DD(截面A-A’)所示的绝缘体3415-1’及3415-1”。定向蚀刻停止于位线3410-1的表面。
接着，方法使用已知工业方法沉积如图34EE所示的绝缘体3476。绝缘体3476可为例如TEOS。
然后，方法使用已知工业方法平面化绝缘体3476以形成绝缘体3476’，并形成图34FF所示的截面3470’。图34FF所示的截面3470’及图34BB所示的截面3470是同一被钝化的NV NT二极管垂直取向单元的两个截面的代表。图34BB所示的截面3470对应于图28A所示的截面2800。
在工艺中的此时，图34BB及34FF所示的截面3470及3470’已分别被制造，非易失性纳米管元件的垂直取向沟道长度LSW-CH及水平取向沟道宽度WSW-CH被限定，包括在X方向为1F而在Y方向为1F的整个NV NT二极管单元尺寸，以及相应的位线及字线阵列线。截面3470是X方向上两个相邻的垂直取向的阴极-至-纳米管类型的基于非易失性纳米管二极管的单元的一个截面，而截面3470’是Y方向上单元中两个相邻的垂直取向的阴极-至-纳米管类型的基于非易失性纳米管二极管的单元的一截面。截面3470及3470’包括相应的字线及位线阵列线。非易失性纳米管二极管在各自占据1F乘1F面积的截面3470及3470’所示的每一单元中形成控向及储存元件。相邻单元之间的间距为1F，因此单元周期在X与Y方向都可低至2F。因此一个位可占据的面积低至4F2。在例如65nm技术节点，单元面积小于0.02um2。
使用具有垂直取向二极管及具有阴极-至-NT开关连接的水平取向NT开关的NV NT器件制造非易失性单元的三维单元结构的方法
图27A所示的方法2710可被用于限定支持电路及互连，其类似于相关于图26A所示的存储器2600所述的，如以上进一步所述。示例性方法2710应用熟知半导体工业设计及制造技术，以在半导体衬底之中及之上制造支持电路及互连3501，如图35A所示。支持电路及互连3501可包括，例如，半导体衬底中的FET器件以及半导体衬底上的互连，例如通孔及布线。
接着，图27B所示的方法2730在支持电路及互连3501层的表面上沉积并平面化绝缘体3503。
接着，方法形成穿过平坦绝缘体3503的互连触点3507，如图35A所示。穿过平坦绝缘体3503的触点3507与支持电路及互连3501相接触。支持电路及互连3501及平面化绝缘体3503的组合被称为存储器支撑结构3505，如图35A所示。
接着，方法使用已知工业方法在绝缘体3503的平面化表面上沉积导体层3510，如图35A所示，通常厚度为50至500nm。穿过平坦绝缘体3503的触点3507连接导体层3510与支持电路及互连3501。导体层3510及触点3507的材料的示例为元素金属例如Al、Au、W、Cu、Mo、Pd、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn、以及金属合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其它适合的导体，或导电氮化物，氧化物，或硅化物，例如，RuN、RuO、TiN、TaN、CoSix及TiSix材料，例如用于导体层3410的材料可用于形成阵列线，也可用于形成肖特基二极管的阳极。
接着，方法在导体3510表面上沉积厚度为10nm至500nm的N多晶硅层3520。N多晶硅层3520可掺杂有砷或磷，其范围为例如1014至1017掺杂物原子/cm3。N多晶硅层3520可用于形成肖特基二极管的阴极。除掺杂级外，N多晶硅层3420的多晶硅结晶尺寸(或晶粒结构)也可通过已知的工业沉积方法控制。此外，可使用已知的工业SOI沉积方法，其造成多晶硅区域为单晶(不再是多晶硅)，或几乎为单晶。
接着，方法将N+多晶硅层3525沉积于N多晶硅层3520表面上，如图35A所示，以形成欧姆接触层。N+多晶硅层3525通常掺杂有砷或磷至例如1020掺杂物原子/cm3，且具有例如厚度20至400nm。
接着，方法将绝缘体层3530沉积于N+层3525上，如图35B所示。绝缘体层3530的厚度可例如从10nm变化至大于400nm的厚度。绝缘体3530可由CMOS行业或封装行业中的任何已知的绝缘体材料形成，例如SiO2、SiN、Al2O3、BeO、聚酰亚胺、PSG(磷硅玻璃)、光阻剂、PVDF(聚偏二氟乙烯)、溅镀玻璃、环氧树脂玻璃，以及其它介电材料及介电材料的组合，例如覆盖有Al2O3层的PVDF。美国专利申请No.11/280,786提供多种介电材料的一些示例。
在制造工艺的此时点，方法将接触层3535沉积于绝缘体层3530表面上，如图35B所示。接触层3535的厚度可为例如10至500nm。接触层3535可使用下列形成：Al、Au、W、Cu、Mo、Pd、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn、以及金属合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其它适合的导体，或导电氮化物，氧化物，或硅化物，例如，RuN、RuO、TiN、TaN、CoSix及TiSix。
接着，方法定向蚀刻开口3537，贯穿接触层3535及绝缘体层3530，至N+多晶硅层3525顶面，如图35C所示。定向蚀刻可使用例如RIE。
接着，方法沉积共形的绝缘体层3540’，与触点3535的表面区域及N+多晶硅层3525相接触并在触点3535及绝缘体3530的暴露侧壁表面区域上，如图35D所示。共形的绝缘体3540’可为例如5至250nm厚，且可由CMOS行业或封装行业中的任何已知绝缘体材料形成，例如SiO2、SiN、Al2O3、BeO、聚酰亚胺、PSG(磷硅玻璃)、光阻剂、PVDF(聚偏二氟乙烯)、溅镀玻璃、环氧树脂玻璃，以及其它介电材料及介电材料的组合，例如覆盖有Al2O3层的PVDF。绝缘体3540’沉积至形成纳米管元件沟道长度区域的厚度，如以下相关于图35I进一步所述，且绝缘如下参照图35G进一步所述的触点，使其与触点3535不接触。
接着，方法使用例如RIE的已知工业方法定向蚀刻绝缘体3540’，并形成图35E所示的侧壁隔板区域3540，其限定纳米管元件沟道长度，如以下参照图35I进一步所述。
接着，方法沉积并平面化导体3545’以形成触点3545，如图35F及35G所示。
接着，方法将共形的纳米管元件3550沉积于共平面表面，该共平面表面由触点3535、侧壁3540、及触点3545形成，如图35H所示。共形的纳米管元件3550的厚度可为例如0.5至20nm，且可使用例如旋涂及喷涂方法的沉积方法被制造为单层或多层。纳米管元件制造方法在所结合的专利参考文献中描述。
接着，方法将绝缘体层3555沉积于纳米管元件3550上，作为绝缘及保护层，如图35I所示。纳米管元件3550的沟道长度LSW-CH由侧壁隔板3540的 表面尺寸所限定。绝缘体层3555的厚度可为例如5至200nm，且可由CMOS行业或封装行业中的任何适当的已知绝缘体材料形成，例如，SiO2、SiN、Al2O3、BeO、聚酰亚胺、PSG(磷硅玻璃)、光阻剂、PVDF(聚偏二氟乙烯)、溅镀玻璃、环氧树脂玻璃，以及其它介电材料及介电材料的组合，例如覆盖有Al2O3层的PVDF。相关于纳米管元件的介电材料选择在美国专利申请No.11/280,786中描述。
接着，方法图案化及蚀刻如图35J所示的开口3560至触点3535的顶部。方法使用已知工业方法蚀刻开口3560的一部分。方法接着使用例如灰化(ashing)或所结合的专利参考文献中所述的其它手段蚀刻纳米管元件3550的暴露区域。
接着，方法沉积并平面化导体3565’以形成触点3565，如图35K及35L所示。
接着，掩模层3570在X方向被图案化，如图35L所示，且限定定向选择性沟槽蚀刻的开口，以形成沟槽区域3572及3572’，如下参照图35M进一步所述。
接着，方法使用已知工业方法选择性地蚀刻绝缘体3555的暴露部分，并形成绝缘体区域3555’。
接着，方法选择性地蚀刻纳米管元件3550暴露的区域及形成纳米管元件3550’，如图35M所示的。纳米管元件的蚀刻方法在所结合的专利参考文献中有更详尽的描述。
接着，方法使用已知工业方法选择性地蚀刻触点3535的暴露部分，并形成触点区域3535’.
接着，方法选择性地蚀刻绝缘体3530的暴露部分，并形成绝缘体区域3530’。
接着，方法使用已知工业方法选择性地蚀刻N+多晶硅层3525的暴露部分，并形成N+多晶硅区域3525’。
接着，方法使用已知工业方法选择性地蚀刻N多晶硅层3520的暴露部分，并形成N多晶硅区域3520’，如图35M所示。
然后，方法使用已知工业方法选择性地蚀刻导体层3510的暴露部分，并形成位线3510’(BL0)。定向蚀刻停止于平坦的绝缘体3503表面，如图35M所示。
接着，方法沉积例如TEOS的绝缘体3574以填充沟槽开口3572及3572’，且接着方法平面化绝缘体3574，以形成绝缘体3574’，如图35N及35O所示。
接着，方法使用已知工业方法沉积并平面化对应于阵列字线WL0的导体层3575，以形成截面3580，如图35P所示。截面3580对应于图28C所示的截面2800”。字线WL0的方位沿X方向而位线BL0的方位沿Y轴，如以下进一步所示。
在工艺中的此时，图35P所示的的截面3580已被制造，并包括尺寸在X方向限定于2-3F(其中F为最小特征尺寸)的NV NT二极管单元以及相应的阵列位线。接着，用以在Y方向限定尺寸的单元尺寸通过定向沟槽蚀刻工艺形成，类似于以上相关于图35P所示的截面3580进一步描述。用以在Y方向限定尺寸的沟槽大致与用以在X方向限定尺寸的沟槽垂直。Y方向上结构的截面相关于图35P所示的截面X-X’描述。
接着，方法在字线层3575’的表面上沉积并图案化掩模层，例如掩模层3581，如图35Q所示。掩模层3581可以是非临界地对准至平坦绝缘体3503中的对准标记。掩模层3581中的开口决定沟槽定向蚀刻区域的位置，在此例中沟槽大致垂直于位线，例如位线3510’(BL0)。
接着，方法形成对应于掩模层3581中的开口的沟槽3582及3582’。沟槽3582及3582’形成Y方向的垂直侧壁的两侧，从而限定NV NT二极管单元的相对两侧，如图35Q所示。
接着，方法使用已知工业方法定向选择性地蚀刻(移除)图35P所示的字线层3575的暴露部分，以形成图35Q(截面X-X’)所示的字线3575’(WL0)。
接着，方法使用已知工业方法选择性地蚀刻如图35Q(截面X-X’)所示的绝缘体3555’的暴露部分，且还选择性地蚀刻触点3565(未在图35Q示出)的暴露部分，以形成如图35Q所示的绝缘体区域3555”，且还形成经修改触点3565，其未在图35Q(截面X-X’)中示出。
接着，方法选择性地蚀刻(移除)纳米管元件3550’的暴露部分，形成纳米管元件3550”，如图35Q所示。纳米管元件的蚀刻方法在所结合的专利参考文献中有更详尽的描述。
接着，方法选择性地蚀刻触点3545的暴露部分，形成如图35Q(截面X-X’)所示的触点3545’；方法还选择性地蚀刻侧壁隔板3540的暴露部分，以形成图35Q中未示出的经修改侧壁隔板3440；以及方法还选择性地蚀刻触点3535的暴露部分，以形成未在图35Q示出的经修改触点3535。
接着，方法选择性地蚀刻绝缘体3530’的暴露部分，以形成经修改绝缘体3530’，其未在图35Q(截面X-X’)示出。
接着，方法使用已知工业方法选择性地蚀刻所示出的N+多晶硅区域3525’的暴露部分，并形成图35Q(截面X-X’)所示的N+多晶硅区域3525”。
接着，方法使用已知工业方法选择性地蚀刻所示出的N多晶硅区域3520’的暴露部分，并形成图35Q(截面X-X’)所示的N+多晶硅区域3520”。定向选择性蚀刻停止于位线3510’(BL0)的表面。
接着，方法使用已知工业方法沉积绝缘体3585，如图35R所示。绝缘体3585可为例如TEOS。
然后，方法使用已知工业方法平面化绝缘体3585，以形成绝缘体3585’，并形成图35S所示的截面3580’。图35S所示的截面3580’及图35P所示的截面3580是经钝化的NV NT二极管的同一实施例的两个截面的代表，该NV NT二极管具有垂直取向二极管及水平非易失性的纳米管开关。图35P所示的截面3480对应于图28C所示的截面2800”。
使用具有阳极-至-NT开关连接的NV NT二极管器件制造非易失性存储器的方法
图30A及30B所示的示例性方法3000可用于使用NV NT二极管器件制造存储器的实施例，NV NT二极管器件具有阳极-至-NT开关连接的垂直取向的NV NT开关，其诸如图31A所示的截面3100、图31B所示的截面3100’、及图31C所示的截面3100”中所示的那些，如以下参照图36进一步所述。诸 如截面3000、3000’、及3000”的结构可用于制造图29A中示意性示出的存储器2900。
制造截面3000、3000’、及3000”的示例性方法可使用Y方向工艺步骤中的临界对准执行。X方向上没有临界对准，因为在此例中沟槽之间的距离决定了纳米管元件的宽度。然而，通过使用类似于以下进一步描述的方法，相对于Y方向，纳米管元件的宽度可被形成为小于沟槽-至-沟槽间距。在Y方向，通过使用形成自对准的内部的单元垂直侧壁的方法可消除临界对准需求，自对准的内部的单元垂直侧壁限定垂直的纳米管沟道元件位置、垂直的沟道元件长度(LSW_CH)，并相对于沟槽侧壁形成纳米管沟道元件触点，该沟槽侧壁在工艺中在后来被蚀刻，以使用以下进一步参照图36描述的制造方法限定外单元尺寸。在此例中，NV NT二极管单元结构在X与Y方向占据最小尺寸F，其中F为最小光刻尺寸。在此例中，内部的单元垂直侧壁通过自对准技术被定位于离沟槽侧壁约R的距离，沟槽侧壁分隔开距离F并限定外单元尺寸，如以下参照图36A-36FF进一步所述。图36A-36FF示出具有间距R为约F/2。然而，使用自对准技术的方法，诸如参照图36A-36FF进一步描述如下的，可使用R值例如F/4、F/3、F/2、3F/4等将垂直侧壁定位于宽度F的单元区域内的任何位置R。在一些实施例中，R与F无任何特定的关。
使用具有垂直取向二极管及具有阳极-至-NT开关连接的垂直取向的NT开关的NV NT器件制造非易失性单元的三维单元结构的方法
图30A所示的示例性方法3010可被用于限定支持电路及互连，其类似于以上相关于图29A所示的存储器2900进一步所述。方法3010应用熟知半导体工业技术设计及制造技术，以在半导体衬底之中及之上制造支持电路及互连件3601，如图36A所示。支持电路及互连3601包括半导体衬底中的FET器件以及半导体衬底上的互连，例如通孔及布线。
接着，图30B所示的方法3030在支持电路及互连3601层的表面上沉积并平面化绝缘体3603。穿过平坦绝缘体3603的互连装置(在图36A未示出)如下参照图35A-35S进一步示出。支持电路及互连3601及平面化绝缘体3603的组合被称为存储器支撑结构3605，如图34A所示。
接着，方法使用已知工业方法将导体层3610沉积于绝缘体3603的平面化表面上，如图36A所示，通常为50至500nm厚。导体层材料的示例为元素金属例如，Al、Au、W、Cu、Mo、Pd、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn、以及金属合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其它适合的导体，或导电氮化物，氧化物，或硅化物，例如，RuN、RuO、TiN、TaN、CoSix及TiSix。
接着，方法将N+多晶硅层3620沉积于导体层3610的表面上，如图36A所示的，以形成欧姆接触层。N+多晶硅层3620通常掺杂有砷或磷至例如1020掺杂物原子/cm3，并具有例如厚度20至400nm。
接着，方法将厚度为10nm至500nm的N多晶硅层3625沉积于N+多晶硅层3620的表面上。N多晶硅层3625可掺杂有砷或磷，其范围为例如1014至1017掺杂物原子/cm3。N多晶硅层3625可用于形成肖特基二极管的阴极。除掺杂级外，N多晶硅层3625的多晶硅结晶尺寸(或晶粒结构)也可通过已知的工业沉积方法控制。此外，可使用已知的工业SOI沉积方法，其造成多晶硅区域为单晶(不再是多晶硅)，或几乎为单晶。
接着，方法将接触层3630沉积于N多晶硅层3625的表面上，形成肖特基二极管阳极层。接触层3630也可用于形成纳米管元件的下层触点，如以下参照图36I进一步所述。接触层3630的厚度在例如范围10至500nm内。接触层3630可使用与用于形成导体层3610相似的材料；或者接触层3630材料可被选择成最优化阳极材料，以提升肖特基二极管性质，例如降低正向电压降和/或降低二极管漏电。阳极接触层3630可包括Al、Ag、Au、Ca、Co、Cr、Cu、Fe、Ir、Mg、Mo、Na、Ni、Os、Pb、Pd、Pt、Rb、Ru、Ti、W、Zn及其它元素金属。此外，可使用硅化物，例如，CoSi2、MoSi2、Pd2Si、PtSi、RbSi2、TiSi2、WSi2、及ZrSi2；或者接触层3630可被分层形成，以包括在下层上形成最优化肖特基二极管特性的导电材料，及在上层上最优化至纳米管元件的欧姆接触的导电材料。
在工艺中的此时，其余方法可用于使用诸如图31A所示的基于肖特基二极管的阳极-至-NT开关结构制造NV NT二极管。然而，如以上参照例如图31B 进一步所述，NV NT二极管可使用PN二极管而非肖特基二极管形成。因此，可选择地，PN二极管替代方案制造方法在图34A’示出。
以上进一步所述以及参照图36A所述的方法3000也可被用于描述图36A’的制造。图36A’所示的支持电路及互连3601’对应于图36A所示的支持电路及互连3601，除了可能小改变可被导入各个电路中以适应二极管特性的差异，例如肖特基二极管及PN二极管之间的导通电压。
接着，方法将平面化绝缘体3603’沉积于支持电路及互连件3601’的表面上，如图36A’所示。平面化绝缘体3603’对应于平面化绝缘体3603，除了可能小改变可被导入绝缘体3603’中以适应二极管特性的差异。存储器支撑结构3605’因此类似于支撑结构3605，除了小改变可被导入支持电路及互连3601’及平面化绝缘体3603’，如以上参照图36A’所述。
接着，方法沉积导体层3610’，与平面化绝缘体3603’的表面相接触，如图36A’所示，其在厚度及材料上类似于以上参照图36A进一步所述的导体层3610。
接着，方法将N+多晶硅层3620’沉积于导体层3610’的表面上，如图36A’所示，以形成欧姆接触层。N+多晶硅层3620’通常掺杂有砷或磷至例如1020掺杂物原子/cm3，并具有厚度例如20至400nm。
接着，方法将厚度为10nm至500nm的N多晶硅层3625’沉积于N+多晶硅层3620’的表面上。N多晶硅层3625’可掺杂有砷或磷，其范围为例如1014至1017掺杂物原子/cm3。N多晶硅层3625’可用于形成肖特基二极管的阴极。除掺杂级外，N多晶硅层3625’的多晶硅结晶尺寸(或晶粒结构)也可通过已知的工业沉积方法控制。此外，可使用已知的工业SOI沉积方法，其造成多晶硅区域为单晶(不再是多晶硅)，或几乎为单晶。
接着，方法将厚度为10nm至500nm的P多晶硅层3627沉积于N多晶硅层3625’的表面上，如图36A’所示。P多晶硅层3627可掺杂有硼，其范围为例如1014至1017掺杂物原子/cm3。P多晶硅层3627可用于形成PN二极管的阳极。除掺杂级外，P多晶硅层3627的多晶硅结晶尺寸也可通过已知的工业沉积方法控制。此外，可使用已知的工业SOI沉积方法，其造成多晶硅区域为单晶(不再是多晶硅)，或几乎为单晶。
接着，方法将接触层3630’沉积于P多晶硅层3627的表面上，在接触层3630’及P多晶硅层3627之间形成欧姆接触。接触层3630’也可用于形成纳米管元件的下层触点，如以下参照图36I进一步所述。
在工艺中的此时，其余方法可用于使用诸如图31B所示的基于PN二极管的阳极-至-NT开关结构制造NV NT二极管。然而，如以上参照例如图31C进一步所述的，NV NT二极管可使用肖特基二极管及PN二极管并联形成。因此，可选择地，组合的并联肖特基二极管及PN二极管的替代制造方法在图34A”中示出。
以上进一步所述以及参照图36A所述的方法3000也可被用于描述图36A”的制造。图36A”所示的支持电路及互连3601”对应于图36A所示的支持电路及互连3601，除了可能小改变可被导入各个电路中以适应二极管特性的差异，例如比如介于肖特基二极管及组合的并联肖特基二极管及PN二极管之间的导通电压。
接着，方法沉积导体层3610”，与平面化绝缘体3603”的表面相接触，如图36A”所示，其在厚度及材料上类似于导体层3610，如上参照图36A进一步所述。
接着，方法将N+多晶硅层3620”沉积于导体层3610”的表面上，如图36A”所示，以形成欧姆接触层。N+多晶硅层3620”通常掺杂有砷或磷至例如1020掺杂物原子/cm3，且具有例如厚度20至400nm。
接着，方法将厚度为10nm至500nm的N多晶硅层3625”沉积于N+多晶硅层3620”的表面上。N多晶硅层3625”可掺杂有砷或磷，其范围为例如1014至1017掺杂物原子/cm3。N多晶硅层3625”可用于形成并联的肖特基二极管及PN二极管的阴极。除掺杂级外，N多晶硅层3625”的多晶硅结晶尺寸(或晶粒结构)也可通过已知的工业沉积方法控制。此外，可使用已知的工业SOI沉积方法，其造成多晶硅区域为单晶(不再是多晶硅)，或几乎为单晶。
在工艺中的此时，其余方法可用于使用肖特基二极管及PN二极管并联以形成例如图31C所示的阳极-至-NT开关结构制造NV NT二极管。如果从结构中略去了接触层3630，可形成肖特基二极管及PN二极管并联，如以下参照图36I进一步所述。
如果从结构中略去了接触层3630，因为诸如以下参照图36I进一步所述的纳米管元件3645的纳米管元件会与N多晶硅层3625相接触，肖特基二极管及PN二极管并联形成。P-类型半导体纳米管元件，即NT元件3645的子集会与N多晶硅层3625物理及电接触，且会形成PN二极管-阳极，并与形成阴极的N多晶硅层3625一起形成PN二极管。金属型纳米管元件，即NT元件3645的子集，也会与N多晶硅层3625物理及电接触，并会形成肖特基二极管-阳极，且N多晶硅层3625会形成肖特基二极管的阴极，肖特基二极管具有肖特基二极管结作为并联组合的PN及肖特基二极管结的一部分。
制造方法的描述继续相关于参照图36A所述的基于肖特基二极管的结构进行，以形成对应于图31A所示的截面3100的NV NT二极管单元结构。然而，这种制造方法也可应用于参照图36A’所述的基于PN二极管的结构，以形成对应于图31B所示的截面3100’的NV NT二极管单元结构。此外，这种制造方法也可应用于参照图36A”的结构，以形成对应于图31C所示的截面3100”的NVNT二极管单元结构。
在工艺中的此时，制造通过使用将绝缘体层3635沉积于接触层3630上(如图36B所示)的方法继续。绝缘体层3635的厚度可被妥善控制，且用于决定垂直取向的非易失性纳米管开关的沟道长度，如以下参照图36I进一步所述。绝缘体层3635的厚度可从例如小于5nm变化至大于250nm的厚度。绝缘体3635可由CMOS行业或封装行业中的任何适当的已知绝缘体材料形成，例如，SiO2、SiN、Al2O3、BeO、聚酰亚胺、PSG(磷硅玻璃)、光阻剂、PVDF(聚偏二氟乙烯)、溅镀玻璃、环氧树脂玻璃，以及其它介电材料及介电材料的组合，例如覆盖有Al2O3层的PVDF。美国专利申请No.11/280,786包括多种介电材料的一些示例。
接着，方法将接触层3640沉积于绝缘体层3635上，如图36B所示。接触层3640的厚度可在范围例如10至500nm内，并且接触层3640可使用多种导体材料形成，即类似于以上相关于触点3630进一步所述的材料。
接着，方法将牺牲层3641沉积于接触层3640上，如图36C所示。牺牲层3641的厚度可在范围10至500nm内且牺牲层3641使用导体、半导体、或 绝缘体材料形成，即例如以上相关于接触层3630、半导体层3620及3625、及绝缘体层3635进一步所述的材料。
接着，方法使用已知工业方法沉积并图案化掩模层，诸如如图36C所示的沉积于牺牲层3641的顶面上的掩模层3642，。掩模开口可被对准至例如平坦绝缘层3603中的对准标记；此对准是非临界的。
然后，方法使用已知工业方法定向蚀刻牺牲层3641以贯穿牺牲层3641停止于接触层3640的表面而形成开口，该开口在Y方向上的尺寸为DOPEN-1’(D开口-1’)，如图36D所示。如以下进一步所述，形成两个存储单元，其包括相对于牺牲区域3641’及3641”的垂直边缘自对准及定位的垂直纳米管沟道元件。Y方向的尺寸DOPEN-1’为约3F，其中F为最小光刻尺寸。对65nm技术节点而言，DOPEN-1’为195nm，其在任何技术节点上为非最小且因此为非临界尺寸。在工艺中的此时，使用侧壁隔板技术，以在距牺牲区域3641’及3641”的内表面R处定位垂直侧壁，如以下进一步所述。
接着，方法沉积共形的牺牲层3643，如图36E所示。共形牺牲层3643的厚度可被选择为R，在此例中其被选择为约F/2。在此例中，由于R为约F/2，并且由于F为约65nm，则共形的牺牲层3643厚度为约32.5nm。共形的牺牲层3643可使用导体、半导体、或绝缘体材料形成，即类似于以上进一步所述用于形成牺牲层3641的材料。
接着，方法使用例如反应性离子蚀刻(RIE)的已知工业方法定向蚀刻共形的牺牲层3643，，形成尺寸为DOPEN-2’(D开口-2’)的开口3644与牺牲区域3643’及3643”，牺牲区域3643’及3643”皆具有垂直侧壁，垂直侧壁分别自对准且在Y方向与牺牲区域3641’及3641”的内垂直侧壁分开距离R，如图36F所示。在此例中距离R约等于F/2，或约32.5nm。开口3644的尺寸DOPEN-2’为约2F，或者对65nm技术节点而言约130nm，其为非临界尺寸。
接着，方法定向蚀刻开口，贯穿接触层3640至绝缘体层3635的顶面。使用例如RIE的定向蚀刻在接触层3640中形成一开口，其具有尺寸DOPEN-2’为约2F(在此例中为130nm)，，并形成侧壁触点区域3640’及3640”，如图36G所示。
接着，方法定向蚀刻开口，贯穿绝缘体层3635至接触层3630的顶面。使用例如RIE的定向蚀刻在绝缘体层3635中形成一开口3644’，其具有尺寸DOPEN-2’为约2F(在此例中为130nm)，且形成绝缘体区域3635’及3635”，如图36H所示。
接着，方法在开口3644’的侧壁上垂直(Z)方位地沉积共形的纳米管元件3645，如图36I所示。开口3644’的尺寸与开口3644的尺寸大致相同。共形的纳米管元件3645可为例如0.5至20nm厚，且可使用例如旋涂及喷涂方法的沉积方法被制造为单层或多层。纳米管元件制造方法在所结合的专利参考文献中有更详尽的描述。
由于纳米管元件3645与接触层3630及侧壁触点区域3640’及3640”的侧壁相接触，分别分隔开绝缘体区域3635’及3635”的厚度，所以两个非易失性纳米管开关沟道区域部分地形成(沟道宽度尚未被限定)，其在Z方向具有对应于如图36I所示的绝缘体区域3635’及3635”的范围在5nm至250nm内的厚度的沟道长度LSW-CH。纳米管元件3645的垂直(Z-轴)部分与牺牲区域3641’及3641”的内垂直侧壁分离开自对准距离R。这种部分形成的垂直的非易失性纳米管开关分别类似于在图7B示出的存储器储存区域760A及760B的垂直取向的非易失性纳米管元件765及765’。共形的纳米管元件3645还与牺牲区域3643’及3643”及牺牲区域3641’及3641”相接触，如图36I所示。
接着，方法将共形的绝缘体层3650沉积于纳米管元件3645上作为绝缘及保护层，并将开口3644’缩减至开口3651，如图36J所示。开口3651类似于开口3644’，除了添加了共形的绝缘体3650及共形的纳米管元件3645之外。共形的绝缘体3650可为例如5至200nm厚，且可由CMOS行业或封装行业中的任何已知的绝缘体材料形成，例如SiO2、SiN、Al2O3、BeO、聚酰亚胺、PSG(磷硅玻璃)、光阻剂、PVDF(聚偏二氟乙烯)、溅镀玻璃、环氧树脂玻璃，以及其它介电材料及介电材料的组合，例如覆盖有Al2O3层的PVDF。绝缘体3650被沉积至足以确保保护纳米管元件3645免遭高密度等离子体(HDP)沉积的厚度。
在工艺中的此时，通过如上所述在水平表面上垂直(Z方向)地增加绝缘体3650的底部部分厚度而在绝缘体3650侧壁(垂直表面)上有少量或没有厚度增 加，来部分地填充开口3651是合乎需要的。附加介电材料的厚度是非关键的。附加介电材料可与共形的绝缘体3650的相同或可为不同的介电材料。相关于纳米管元件的介电材料选择在美国专利申请No.11/280,786中更详尽地描述。
接着，方法使用例如定向HDP绝缘体沉积的已知工业方法将绝缘体材料定向沉积于开口3651中，并主要在图36K中的水平表面上(如开口3651中的绝缘体3650’)和顶面上增加绝缘体厚度，从而形成开口3651’。
接着，方法沉积并平面化绝缘体3652，例如填充于开口3651’的TEOS，如图36L所示。
接着，方法平面化图36L所示的结构，以移除绝缘体3650’的顶部部分及下层纳米管元件3645的顶部部分，如图36M所示。牺牲区域3641’、3641”、3643’、及3643”的顶部可被用作为CMP蚀刻停止参考层。绝缘体3650”与绝缘体3650’相同，除了顶部水平层已被移除之外。纳米管元件3645’与纳米管元件3645相同，除了顶部水平层已被移除之外。绝缘体3652’与绝缘体3652相同，除了绝缘体厚度已被减小之外。
接着，方法蚀刻(移除)牺牲区域3643’及3643”及绝缘体3652’。纳米管元件3645’的暴露垂直侧壁及共形的绝缘体3650”保持原状，如图36N所示。
接着，方法蚀刻(移除)纳米管元件3645’的暴露部分，形成纳米管元件3645”，如图36O所示。形成纳米管元件的方法在所结合的专利参考文献中有更详尽的描述。
然后，诸如定向蚀刻的方法移除绝缘体3650’的暴露部分，以形成绝缘体3650’”，如图36O所示。
在工艺中的此时，如以下进一步所述地应用侧壁隔板方法以形成自对准的牺牲区域，从而在以下进一步所述的制造工艺中进一步被导体材料所替代，以形成纳米管元件触点的上部，且还限定自对准的沟槽区域，以用于沿Y方向限定自对准的单元尺寸，如以下进一步例示。在不需要掩模及对准的情况下使用侧壁隔板方法来形成自对准结构可造成具有缩小尺寸的单元面积。
在此例中，参照图36P及36Q，X尺寸为F的自对准牺牲区域使用类似于图36E及36F中所使用的方法形成。接着，方法沉积共形的牺牲层3655，如图36P所示。共形的牺牲层3655的厚度被选择为F。在此例中，由于F为约 65nm，则共形的牺牲层3655的厚度为约65nm。共形的牺牲层3655可使用导体、半导体、或绝缘体材料形成，即类似于以上进一步所述用于形成牺牲层3641及3643的材料。
接着，方法使用例如反应性离子蚀刻(RIE)的已知工业方法，定向蚀刻共形的牺牲层3655，形成尺寸为约F(在此例中为约65nm)的开口3651”，如图36Q所示。开口3651”的内侧壁被自对准到牺牲区域3641’及3641”的内壁并分离开约F的距离。这种内壁将如以下进一步所述地用以形成纳米管触点区域的上部的一侧，并在Y方向限定单元的一侧。
接着，方法沉积并平面化牺牲层，以形成与牺牲区域3655’、3655”、3641’、及3641”共平面的牺牲区域3656，如图36R所示。
接着，方法应用CMP蚀刻以减小牺牲区域3656的厚度，以形成牺牲区域3658；分别减小牺牲区域3655’及3655”的厚度，以形成牺牲区域3655-1及3655-2；以及分别减小牺牲区域3641’及3641”的厚度，以形成牺牲区域3658’及3658”，如图36所示。共平面牺牲区域3658、3658’、3658”、3655-1、及3655-2的厚度值在范围例如10nm至200nm内。
在工艺中的此时，牺牲区域3655-1及3655-2可被用作用于定向蚀刻沟槽的掩模层，沟槽的定向蚀刻使用针对使用具有阴极-至-纳米管连接的一个NVNT二极管的3D单元沿Y方向限定外单元尺寸的方法。沟槽3659先形成，然后用绝缘体填充并平面化。然后沟槽3659’、及3659”同时形成，然后填充并平面化，如以下进一步所述。其它相应的沟槽(未示出)也在形成存储器阵列结构时被蚀刻。示例性方法步骤可用于形成沟槽区域3659、3659’、及3659”，然后填充沟槽以形成隔离沟槽区域，进一步描述如下。
限定沟槽区域3659’及3659”(如下进一步所述地形成)位置的牺牲区域3658’及3658”可用牺牲非临界掩模层(未示出)阻挡，同时方法使用例如反应性离子蚀刻(RIE)的已知定向选择性蚀刻方法形成沟槽3659。沟槽3659在Y方向形成两个相对的垂直侧壁中的第一个，以限定义NV NT二极管单元的一侧。或者，限定沟槽区域3659(如下进一步形成)位置的牺牲区域3658可在不需要非临界掩模层的情况下对牺牲区域3658’及3658”选择性蚀刻。
首先，方法使用已知工业方法定向选择性地蚀刻(移除)牺牲区域3658的暴露区域(部分)，如图36T所示。
接着，方法使用已知工业方法选择性地蚀刻共形的绝缘体3650”’的暴露区域(部分)，并形成共形的绝缘体3650-1及3650-2，如图36U所示。
接着，方法选择性地蚀刻纳米管元件3645”的暴露区域并形成纳米管元件3645-1及3645-2，如图36U所示。纳米管元件的蚀刻方法在所结合的专利参考文献中有更详尽的描述。
接着，方法使用已知工业方法选择性地蚀刻接触层3630的暴露区域，形成接触层区域3630’及3630”。
接着，方法使用已知工业方法选择性地蚀刻N多晶硅层3625的暴露区域，形成区域3625’及3625”。
接着，方法使用已知工业方法选择性地蚀刻N+多晶硅层3620的暴露区域，形成区域3620’及3620”。
然后，方法使用已知工业方法蚀刻导体层3610的暴露区域，形成导体区域3610’及3610”。定向蚀刻停止于平坦绝缘体3603的表面。
接着，方法使用已知工业方法用例如TEOS的绝缘体填充并平面化沟槽3659，形成绝缘体3660如图36V所示。
接着，方法在绝缘体3660上形成非临界掩模区域(未示出)。
接着，牺牲区域3658’及3658”被选择性地蚀刻，如图36W所示。通过移除牺牲区域3658’及3658”且使绝缘体3660被掩模层(未示出)所保护，方法使用例如RIE的已知定向选择性蚀刻技术，形成沟槽3659’及3659”，如图36X所示。沟槽3659’及3659”在NV NT二极管单元的Y方向形成第二垂直(Z)侧壁。
为了形成沟槽3659’及3659”，方法使用已知工业方法定向选择性地蚀刻(移除)触点3640’及3640”的暴露部分，并暴露出绝缘体层3635’及3635”的顶面的一部分且限定触点3640-1及3640-2区域，如图36X所示。
接着，方法使用已知工业方法选择性地蚀刻绝缘体区域3635’及3635”的暴露部分，并形成绝缘体区域3635-1及3635-2。
接着，方法使用已知工业方法选择性地蚀刻触点区域3630’及3630”的暴露部分，并形成触点区域3630-1及3630-2。
接着，方法使用已知工业方法选择性地蚀刻N多晶硅层3625’及3625”的暴露部分，并形成N多晶硅区域3625-1及3625-2。
接着，方法使用已知工业方法选择性地蚀刻N+多晶硅层3620’及3620”的暴露部分，并形成N+多晶硅区域3620-1及3620-2，如图36X所示。
然后，方法使用已知工业方法选择性地蚀刻导体层3410’及3410”的暴露部分，并形成字线3610-1(WL0)及3610-2(WL1)。定向蚀刻停止于平坦的绝缘体3603的表面，如图36X所示。
接着，方法沉积并平面化例如TEOS的绝缘体，并分别用绝缘体3660’及3660”填充沟槽开口3659’及3659”，如图36Y所示。
接着，方法蚀刻(移除)牺牲区域3655-1及3655-2。
接着，方法沉积并平面化导体3665’，以形成上层触点3665-1及3665-2，如图36Z及36AA所示。
接着，方法使用已知工业方法沉积并平面化导体层3671，以形成截面3670，如图36BB所示。截面3670对应于图31A所示的截面3100。在一些实施例中，如果工艺制造开始于图34A’而非图34A，则如上进一步所述的方法形成对应于图31B所示的截面3100’的截面(未示出)。此外，在一些实施例中，如果工艺制造开始于图34A”，则如上进一步所述的方法形成对应于图31C所示的截面3100”的截面(未示出)。
在工艺中的此时，图36BB所示的截面3670已被制造，且包括尺寸在Y方向限定为1F(其中F为最小特征尺寸)的NV NT二极管单元，以及相对应的阵列位线。接着，用以在X方向限定尺寸的单元尺寸通过定向沟槽蚀刻工艺形成，定向沟槽蚀刻工艺类似于以上相关于图36BB所示的截面3670进一步所述的。用以在X方向限定尺寸的沟槽与用以在Y方向限定尺寸的沟槽大致垂直。在此例中，X方向上的单元特性不需要以上相关于Y方向尺寸进一步所述的自对准技术。X方向上结构的截面相关于图36BB所示的截面B-B’例示。
接着，方法在位线导体层3671的表面上沉积并图案化掩模层，诸如掩模层3673，如图36CC所示。掩模层3673可以是非临界地对准至平坦的绝缘体 3603中的对准标记。掩模层3673中的开口3674、3674’、及3674”决定沟槽定向蚀刻区域的位置，在此例中沟槽大致垂直于位线，例如字线3410-1(WL0)。
接着，方法形成分别对应至掩模层3673中的开口3674、3674’、及3674”的沟槽3675、3675’、及3675”。沟槽3675、3675’、及3675”形成X方向的垂直侧壁的两侧，限定出NV NT二极管单元的相对两侧，如图36DD所示。
方法使用已知工业方法定向选择性地蚀刻(移除)图36DD所示的位线导体层3671的暴露部分，以形成图36DD所示的位线3671-1(BL0)及3671-2(BL1)。
接着，方法使用已知工业方法选择性地蚀刻触点区域图36CC所示的3665-1及3665-2的暴露部分，以形成触点3665-1’及3665-1”，如图36DD所示。
接着，方法使用已知工业方法选择性地蚀刻图36BB所示的触点区域3640-1及3640-2、纳米管元件3645-1及3645-2、及共形的绝缘体3650-1及3650-2的暴露部分，以形成触点3640-1’及3640-1”、共形的绝缘体区域(未在图36DD截面B-B’示出)、及纳米管元件3645-1’及3645-1”，如图36DD所示。
接着，方法使用已知工业方法选择性地蚀刻绝缘体3635-1及3635-2的暴露区域，以形成图36DD所示的绝缘体区域3635-1’及3635-1”，。
接着，方法使用已知工业方法选择性地蚀刻图36BB及36CC所示的触点区域3630-1及3630-2的暴露部分，并形成图36DD(截面B-B’)所示的触点3630-1’及3630-1”。
接着，方法使用已知工业方法选择性地蚀刻图36BB所示的N多晶硅区域3625-1及3625-2的暴露部分，并形成图36DD(截面B-B’)所示的N多晶硅区域3625-1’及3625-1”。
接着，方法使用已知工业方法选择性地蚀刻图36BB所示的N+多晶硅区域3620-1及3620-2的暴露部分，并形成图36DD(截面B-B’)所示的N+多晶硅区域3620-1’及3620-1”。定向蚀刻停止于字线3610-1(WL0)表面。
接着，方法使用已知工业方法沉积绝缘体3676，如图36EE所示。绝缘体3676可为例如TEOS。
然后，方法使用已知工业方法平面化绝缘体3676以形成绝缘体3676’，并形成图36FF所示的截面3670’。图36FF所示的截面3670’及图36BB所示的截 面3670是被钝化的NV NT二极管的垂直取向单元的同一实施例的两个截面的代表。图36BB所示的截面3670对应于图31A所示的截面3100。
在工艺中的此时，图36BB及36FF所示的截面3670及3670’已分别地被制造，非易失性纳米管元件的垂直取向沟道长度LSW-CH及水平取向沟道宽度WSW-CH被限定，包括尺寸在Y方向为1F而在X方向为1F的全部NV NT二极管单元尺寸，以及相对应的位及字符阵列线。截面3670是两个相邻的垂直取向的阳极-至-纳米管类型的基于非易失性纳米管二极管的单元在Y方向的一截面，而截面3670’是单元中两个相邻的垂直取向的阳极-至-纳米管类型的基于非易失性纳米管二极管的单元在X方向的一截面。截面3670及3670’包括相对应的字线及位线阵列线。非易失性纳米管二极管在各自占据1F乘1F面积的截面3670及3670’所示的每一单元中形成控向及储存元件，，。相邻单元之间的间距为1F，因此单元周期性在X与Y方向皆为2F。因此一个位占据的面积为4F2。在65nm技术节点，单元面积小于0.02um2。
使用兼具有阳极-至-NT开关连接及阴极-至-NT开关连接的NV NT二极管器件制造非易失性存储器的方法
制造堆栈存储器阵列的方法的一些实施例在图32中示出并如上进一步所述的方法3200中示出。首先，方法3210在半导体衬底上制造支持电路及互连，然后绝缘并平面化，如以上参照图34及36进一步所述。
接着，纳米管上阴极制造方法形成图33B所示的下方阵列3310及图33B’所示的相应下方阵列3310’，如上参照图34进一步所述。
接着，阳极-上-纳米管制造方法形成具有共享字线3330及相对应字线3330’的图33B所示的上方阵列3320及相应上方阵列3320’，如以上参照图36进一步所述。唯的差异在于图36所示的方法被应用于下方阵列3310及3310’的平面化顶面上，且下方及上方阵列之间共享共享的字线布线。
使用具有改变配置以提升性能及密度的纳米管元件的垂直取向的非易失性纳米管开关的非易失性3D存储器
如上进一步所述的基于垂直取向的阴极-至-NT及阳极-至-NT非易失性纳米管二极管的3D结构例示一薄纳米管元件，其中这些薄纳米管元件的厚度通常小于10nm厚(例如1-5nm)，且相对于非易失性纳米管二极管单元边界水平的尺寸较薄。阴极-至-纳米管非易失性纳米管二极管示例在图28A中的截面2800及图34BB中所示的截面3470中示出。阳极-至-纳米管非易失性纳米管二极管示例在图31A所示的截面3100及图36BB所示的截面3670中示出。形成非易失性纳米管二极管数据储存部分的非易失性纳米管开关与阴极--NT及阳极-上-NT二极管相同。因此，以下进一步描述例示各种非易失性纳米管开关配置的单元结构，以示意性形式示出非易失性纳米管器件结构的选择(控向)二极管部分。
图6A-6B及7A-7B分别示出水平及垂直取向的纳米管(纳米结构)层，其由图案化时形成纳米管(纳米结构)层及纳米管元件的纳米管网状物构成。随着单元尺寸被从例如约150缩减至20nm，针对相同纳米管密度(每单位面积的纳米管)，与纳米管端子(触点)相接触的纳米管的数目被减少。为了补偿纳米管-至-更小端子连接的数目的减少，可通过最优化单个层沉积并通过使用如所结合专利参考文献中更详尽描述的旋涂及/或喷涂纳米管沉积技术沉积多个纳米管层，来增加纳米管密度(每单位面积的纳米管)。其结果是纳米管(纳米结构)层及图案化的纳米管元件可随着单元尺寸减小而增加厚度。纳米管(纳米结构)层提升在以下参照图38进一步描述。
如下进一步所述的结构(几何结构)细节例示非易失性纳米管开关的多种选择。不同厚度的非易失性纳米管开关可使用具有不同厚度的纳米管元件形成于隔离沟槽限定单元边界内，以最优化非易失性纳米管开关性质，如以下参照图37、39、及40进一步所述。
不同厚度的非易失性纳米管开关也可使用具有不同厚度的纳米管元件形成于隔离沟槽区域内、隔离沟槽-限定单元边界外，如以下参照图42A-42H及43A-43B进一步所述。
不同厚度的非易失性纳米管开关也可形成于隔离沟槽-限定单元边界内及隔离沟槽区域内，如以下参照图44A-44B进一步所述。
通过每一3D单元储存两个位，可无需堆栈阵列达到两倍(2X)储存密度，如以上参照图33进一步所述，该3D单元使用共享一个选择(控向)二极管的两个非易失性纳米管开关，如以下参照图45及46进一步所述。
使用具有不同厚度的纳米管元件的垂直取向的非易失性纳米管开关的非易失性3D存储器
图37示出截面3700，其包括两个镜像单元，即单元1及单元2，及形成单元1及2的边界的绝缘沟槽A、B、及C。单元1及2是垂直取向的非易失性纳米管二极管。该选择(控向)二极管部分通过二极管D1-1及D1-2使用示意性表示3725来示意性地表示；非易失性纳米管开关储存元件在镜像截面中示出。选择(控向)二极管D1-1与非易失性纳米管开关3705组合，形成NT上阴极的非易失性纳米管二极管单元；选择(控向)二极管D1-2与非易失性纳米管开关3705组合，形成NT上阳极的纳米管二极管单元。单元2中的非易失性纳米管开关3705’为单元1中的非易失性纳米管开关3705的镜像。截面3700将主要相关于单元1及非易失性纳米管开关3705作描述。
图37所示的截面3700示出相对较薄的纳米管元件3745与垂直侧壁相接触，该垂直侧壁位于约为F/2的距离R，其中F为对相应技术节点的最小尺寸。如果选择了选择(控向)二极管D1-1，则图37所示的截面3700对应于图28中的截面2800及图34BB所示的截面3470，而如果选择了选择(控向)二极管D1-2，则截面3700对应于图31A中的截面3100及图36BB中的截面3670。在这两种情况中，非易失性纳米管开关3705是相同的。
针对使用二极管D1-1形成的单元1，截面3700所示的阵列线3710对应于图28A中截面2800所示的阵列位线2810-1；图37中示意性示出的二极管D1-1对应于具有图28A中的结2818-1及相应的结构的肖特基二极管。然而，二极管D1-1也可对应于图28B所示的具有结2819-1及相应结构的PN二极管。图37所示的下层触点3730对应于图28A所示的下层触点2830-1；绝缘体3735对应于用于限定纳米管元件沟道长度LSW-CH的绝缘体2835-1；侧壁触点3740对应于侧壁触点2840-1；纳米管元件3745对应于纳米管元件2845-1；上层触 点3765对应于上层触点2865-1；绝缘体3750对应于绝缘体2850-1；以及阵列线3771对应于阵列字线2871。
针对使用二极管D1-2形成的单元1，截面3700所示的阵列线3710对应于图31A的截面3100所示的阵列字线3110-1；图37中示意性示出的二极管D1-2对应于图31A中具有结3133-1及相应结构的肖特基二极管。然而，二极管D1-2也可对应于图31B所示的具有结3128-1及相应结构的PN二极管。此外，二极管D1-2也可对应于图31C所示的具有结3147-1及相应结构组合的肖特基及PN二极管。图37所示的下层触点3730对应于图31A所示的下层触点3130-1；绝缘体3735对应于用于限定纳米管元件沟道长度LSW-CH的绝缘体3135-1；侧壁触点3740对应于侧壁触点3140-1；纳米管元件3745对应于纳米管元件3145-1；上层触点3765对应于上层触点3165-1；绝缘体3750对应于绝缘体3150-1；以及阵列线3771对应于阵列位线3171。
纳米管网状物形成相对较薄的纳米管(纳米结构)层及相对应的纳米管元件，其通常具有纳米管密度为约500纳米管每平方微米(um2)。纳米管层及相应的纳米管元件通常包括空穴(void)，即纳米管之间的区域。空穴区域可能是相对较大的，例如大于0.0192um2，或者可能相对较小的，例如小于0.0192um2例如。随着单元尺寸被缩减，通过相对应的空穴区域增大和纳米管层及相对应的纳米管元件厚度增加，纳米管密度是增加的。图6A-6B及7A-7B分别示出相对较薄的纳米管元件630及相对较薄的纳米管层700，其以高达500纳米管每um2的纳米管密度通过旋涂方法施加于衬底上，且具有相对较大的空穴区域。图38示出通过喷涂方法形成于衬底上的纳米管层3800，其具有相对较小的空穴区域。例如，纳米管层3800没有大于0.0192um2的空穴。纳米管层3800也没有介于0.0096及0.0192um2之间的空穴区域；没有介于0.0048及0.0096um2之间的空穴区域；相对较小数目的空穴区域3810介于0.0024及0048um2之间；大部分的空穴区域，例如空穴区域3820小于0.0024um2。
针对F约为45nm的技术节点(世代)及厚度约为例如10nm的纳米管元件，垂直侧壁的位置R可位于约F/2或约22nm，如图37所示的截面3700中的非易失性纳米管开关3705的纳米管元件3745所示。在此例中，侧壁触点3740 为约22nm而绝缘体3750为约13nm。上层触点3765的区域至侧壁触点3740为约22nm。下层触点3730的区域至纳米管元件3745为约22nm。
图39示出截面3900，并包括非易失性纳米管开关3905，其中纳米管元件3745’的厚度显著大于图37所示的纳米管元件3745的厚度。非易失性纳米管开关结构3705及3905使用自对准的制造方法制造，如以上参照图34及36进一步所述。针对F为约32nm的技术节点(世代)及厚度为例如约15nm的纳米管元件，垂直侧壁的位置R可位于约F/3或约10nm，如图39所示的截面3900中的非易失性纳米管开关3905的纳米管元件3745’所示。在此例中，侧壁触点3740’为约10nm而绝缘体3750’为约7nm。上层触点3765’的区域至侧壁触点3740’为约10nm。下层触点纳米管元件3745’的区域为约22nm。
图40示出截面4000，并包括纳米管开关4005，其中纳米管元件4050的厚度等于单元尺寸F。在此例中，纳米管元件4050可通过例如喷涂制造方法沉积。针对F为约22nm的技术节点(世代)及厚度为例如约22nm的纳米管元件，纳米管区域填充可用的单元区域。侧壁触点被消除，且下层触点4030及上层触点4065形成至纳米管4050的双端子(触点)区域。
在沟槽隔离区域内使用具有纳米管元件的垂直取向的非易失性纳米管开关的非易失性3D存储器
如上进一步所述的图37、39、及40显示，随着技术节点(世代)缩减至最小尺寸F，以及纳米管元件增加厚度以减小空穴区域，在一些实施例中纳米管元件最终可填满绝缘沟槽-限定单元区域内的可用区域，并藉此避免进一步增加纳米管元件厚度。有可能通过还在隔离沟槽区域内形成纳米管元件继续增加纳米管元件整体厚度，如以下进一步所述。或者，纳米管元件可被完全设置在隔离沟槽区域外而不在单元边界内，如以下进一步所述。
图41A-41B是一工艺的示图，该工艺在凹形(沟槽)结构的垂直侧壁之中及之上选择性地形成具有受控制尺寸的垂直侧壁元件，如在美国专利5,096,849中所述，其全部内容通过引用结合于此(共同发明人Bertin)。美国专利5,096,849中描述的工艺包括用要被移除的抗蚀剂材料填充沟槽，或者用例如留在沟槽区域内的绝缘体填充沟槽。接着，RIE用于精确地移除抗蚀剂或绝缘体至受控制 的深度d1，其从参考顶面起测量。然后，具有受控制厚度的共形材料层被沉积。接着，RIE被用来移除水平表面上的共形层，留下沟槽垂直侧壁上的共形层。接着，第二抗蚀剂或绝缘体填充剩余的沟槽开口。接着，RIE被用来精确地移除侧壁膜及抗蚀剂或绝缘体至受控制的深度d2。在此工艺的此时，具有垂直尺寸d1-d2及受控制厚度的垂直侧壁元件已被形成。如果沟槽用抗蚀剂填充，则该抗蚀剂可被移除。如果沟槽用绝缘体材料填充，则该绝缘体材料会留在沟槽中。然后，沟槽用绝缘体填充及平面化。
图41A示出具有外壁4110的沟槽的示图。沟槽的下部用绝缘体4115(例如SiO2)填充，其顶面在离沟槽表面受控制深度d1处。共形层被沉积，且RIE移除水平表面上的共形层材料，留下部分完成的垂直元件4120及4120’。抗蚀剂或绝缘体4130填充抗蚀剂或绝缘体4115顶面上的沟槽区域。
图41B示出图41A在使用RIE将抗蚀剂或绝缘体材料4130、接着垂直侧壁元件4120及4120’移除至受控制深度d2、并形成填充区域4130’及垂直侧壁元件4145和4145’之后的示图。垂直侧壁元件4145及4145’具有垂直尺寸d1-d2及受控制的由共形层材料厚度所限定的已知厚度。抗蚀剂或绝缘体4130’可被移除或可被留在原地。然后，沟槽开口可用绝缘材料填充及平面化。
图42A-42H示出用于调整美国专利5,096,849的元件(图41所示)以在隔离沟槽内形成纳米管元件的制造方法，隔离沟槽进一步如上参照图28A-28C、31A-31C、33A-33D、34A-34FF、36A-36FF、37、39、及40所述。
图42A示出开口4205，其使用例如选择性控制蚀刻(使用例如RIE)的方法在绝缘沟槽内形成，且其侧壁区域限定下层触点4210及4210’、上层触点4220及4220’、以及绝缘体4215及4215’(分别介于上层及下层触点之间)的垂直表面，其中绝缘体4215及4215’的厚度限定纳米管元件的沟道长度LSW-CH，如图42D进一步所示。
首先，方法用绝缘体4225(例如TEOS)填充沟槽开口4205，如图42B所示。
接着，方法使用选择性及受控的RIE蚀刻将绝缘体4225选择性蚀刻至深度D1(相对于参考表面)，如图42C所示。
接着，方法使用在所结合专利参考文献中更详尽描述的方法沉积共形的纳米管层4235。在工艺中的此时，沟道长度LSW-CH被限定，如图42D所示。
然后，方法沉积保护性的共形绝缘体层4240，如图42D所示。共形绝缘体4240可为例如5至50nm，且可由CMOS行业或封装行业中的任何适当的已知绝缘体材料形成，例如，SiO2、SiN、Al2O3、BeO、聚酰亚胺、PSG(磷硅玻璃)、光阻剂、PVDF(聚偏二氟乙烯)、溅镀玻璃、环氧树脂玻璃，以及其它介电材料及介电材料的组合，例如覆盖有Al2O3层的PVDF，如美国专利申请No.11/280,786所述。绝缘体4240被沉积至足以确保保护纳米管元件4235免遭RIE蚀刻的厚度。
接着，方法使用RIE直接蚀刻共形绝缘体4240及纳米管层4235，并移除顶部水平表面上及在沟槽开口4241底部的底部水平表面上的共形层材料，留下部分完成的垂直元件4240’、4240”、4235’、及4235”，如图42E所示。
接着，方法用例如TEOS的绝缘体4242填充沟槽开口4241，如图42F所示。
接着，方法使用选择性及受控制的RIE蚀刻将绝缘体4242、共形绝缘体4240’及4240”、以及纳米管元件4235’及4235”，选择性地蚀刻至深度D2(相对于表面参考)，如图42G所示。在工艺中的此时，绝缘体4242’被形成；纳米管元件4245及4245’被形成；共形绝缘体4250及4250’被形成，而沟槽开口4255保留。
然后，方法用绝缘体(例如TEOS)填充沟槽开口4255且方法平面化以形成绝缘体4260。在工艺中的此时，截面4275被形成，包括纳米管沟道元件4270及4270’。纳米管沟道元件4270包括纳米管元件4245及共形绝缘体4250，而纳米管沟道元件4270’包括纳米管元件4245’及共形绝缘体4250’。纳米管沟道元件4270及4270’与上层触点及下层触点的垂直侧壁的一部分相接触，且还与限定LSW-CH的绝缘层相接触。例如，纳米管沟道元件4270与上层触点4220、下层触点4210、及绝缘体4215相接触，而纳米管沟道元件4270’与上层触点4220’、下方触点4210’、及绝缘体4215’相接触。
纳米管沟道元件4270及4270’可被用于替代纳米管元件3745(图37所示)及纳米管元件3745’(图39所示)，以形成新的非易失性纳米管开关结构，如图43A、43B，以及43C所示。新的单元结构可为NT上阴极或NT上阳极类型单 元。图43A、43B、及43C示出NT上阴极类型单元，以便于与如上进一步所述的图28A及图34A-34FF作比较。
图43A示出截面4300，其中非易失性纳米管沟道元件储存器件被定位于隔离沟槽B内，如非易失性沟道元件4370-1(定位于单元1一区域的侧壁上)及4370-2(定位于单元2一区域上)所示，其分别对应于图42H的截面4275所示的非易失性沟道元件4270及4270’。图43A所示的截面4300显示相对较薄的纳米管元件4345-1及4345-2的厚度可为例如小于10nm。纳米管沟道元件4370-1的纳米管元件4345-1包括至单元1的下层触点4330-1及上层触点4365-1的侧壁触点。非易失性纳米管开关4305-1由下层触点4330-1及上层触点4365-1形成，两触点都与纳米管沟道元件4370-1的纳米管元件4345-1相接触。纳米管沟道元件4370-2的纳米管元件4345-2包括至单元2的下层触点4330-2及上层触点4365-2的侧壁触点。非易失性纳米管开关4305-2由下层触点4330-2及上层触点4365-2形成，两触点都与纳米管沟道元件4370-2的纳米管元件4345-2相接触。在X方向，单元1及单元2都大于最小尺寸F，但是整个的单元周期维持为2F，且阵列密度维持不变。
图43B示出截面4300’，其中非易失性纳米管沟道元件储存器件被定位在隔离沟槽B’内，如非易失性沟道元件4370-1’(定位于单元1’一区域的侧壁上)及4370-2’(定位于单元2’一区域上)所示，其分别对应于图42H的截面4275所示的非易失性沟道元件4270及4270’。图43B所示的截面4300’显示相对较厚的纳米管元件4345-1’及4345-2’，其厚度可为例如15nm。纳米管沟道元件4370-1’的纳米管元件4345-1’包括至单元1’的下层触点4330-1’及上层触点4365-1’的侧壁触点。非易失性纳米管开关4305-1’由下层触点4330-1’及上层触点4365-1’形成，两触点都与纳米管沟道元件4370-1’的纳米管元件4345-1’相接触。纳米管沟道元件4370-2’的纳米管元件4345-2’包括至单元2’的下层触点4330-2’及上层触点4365-2’的侧壁触点。非易失性纳米管开关4305-2’由下层触点4330-2’及上层触点4365-2’形成，两触点都与纳米管沟道元件4370-2’的纳米管元件4345-2’相接触。在X方向，单元1’及单元2’都大于最小尺寸F，但是整个单元的周期维持2F，且阵列密度维持不变。
图43C示出截面4300”，其中非易失性纳米管沟道元件储存器件被定位于隔离沟槽A”、沟槽B”、及沟槽C”内，如非易失性沟道元件4370-1”及4370-3(定位于单元1”区域的侧壁上)以及非易失性沟道元件4370-2”及4370-4(定位于单元2”区域的侧壁上)所示。图43C所示的截面4300”显示相对较厚的沟道元件4345-1”、4345-2”、4345-3、及4345-4，其厚度可为例如15nm。纳米管沟道元件4370-1”及4370-3的纳米管元件包括至单元1”的下层触点4330-1”及上层触点4365-1”的侧壁触点。非易失性纳米管开关4305-1”由下层触点4330-1”及上层触点4365-1”形成，针对有效沟道元件厚度例如30nm两触点分别与纳米管沟道元件4370-1”及4370-3的纳米管元件4345-1”及4345-3相接触。纳米管沟道元件4370-2”及4370-4的纳米管元件包括至单元2”的下层触点4330-2”及上层触点4365-2”的侧壁触点。非易失性纳米管开关4305-2”由下层触点4330-2”及上层触点4365-2”形成，针对有效沟道元件厚度例如30nm两触点分别与纳米管沟道元件4370-2”及4370-4的纳米管元件4345-2”及4345-4相接触。在X方向，单元1”及单元2”大于最小尺寸F，但是整个单元周期维持2F且阵列密度维持不变。随着单元变得更小(例如22nm)甚至更小，触点之间纳米管的数目减少且电阻上升。每层纳米管可达到的密度是有限制的。因此，通过放置更多的并行纳米管层以尝试保持纳米管的数目几乎相同(如果可能的话)，寻找添加纳米管层的方法会是有帮助的。换言之，纳米管元件可被缩放以保持跟上半导体的尺寸缩减。
使用在控向(选择)二极管上及沟槽隔离区域内具有纳米管元件堆栈的垂直取向的非易失性纳米管开关的非易失性3D存储器
包括在非易失性纳米管开关中的纳米管元件可被结合于由隔离沟槽限定的单元边界内，如以上参照图37及39且还相关于图28A-28C及31A-31C所示的结构及相关于参照图34A-34FF及36A-36FF所述的制造方法所述。此外，包括在非易失性纳米管开关中的纳米管元件也可被结合于隔离沟槽区域内及单元边界之外，如以上参照图43A-43C及参照图42A-42H的制造方法进一步所述。然而，有可能组合在单元边界内的纳米管元件及在隔离沟槽中且在单元边界外的其它纳米管元件，以形成包括两种类型的纳米管配置的非易失性纳米 管开关。随着单元变得更小(例如22nm)甚至更小，触点之间的纳米管元件的数目减少且电阻上升。每层纳米管可达到的密度是有限制的。因此，通过放置更多的并行纳米管层以尝试保持纳米管的数目几乎相同(如果可能的话)，寻找添加纳米管层的方式可能有帮助的。换言之，纳米管元件可被缩放以保持跟上半导体的尺寸缩减。
图44A示出单元1及镜像单元2，其具有非易失性纳米管开关4405及4405’。由于单元2是单元1的镜像，因此仅将详细描述单元1。非易失性纳米管开关4405通过组合非易失性纳米管开关4468(对应于图39所示的非易失性纳米管开关3905)及纳米管沟道元件4470(对应于图43C所示的纳米管沟道元件4370-3)形成。非易失性纳米管开关4405可使用以上参照图34A-34FF进一步所述的制造方法通过首先形成非易失性纳米管开关4468而形成。接着，使用参照图42A-42H描述的制造方法形成纳米管沟道元件4470。纳米管沟道元件4470的纳米管元件4445与纳米管元件4445’共享下层触点4430，且与纳米管元件4445’共享侧壁触点4440及上层触点4465。两纳米管元件4445及4445’具有大致相同的沟道长度LSW-CH，其范围为例如小于5nm至大于250nm。纳米管元件4445及4445’的厚度值可不同。在此例中，最小尺寸F被假设为32nm且针对组合的纳米管元件4445及4445’的有效厚度30nm，每一纳米管元件的厚度可以是15nm。组合的纳米管元件4445及4445’的有效厚度30nm大致等于单元尺寸F 32nm，因为在隔离沟槽区域内纳米管元件不仅被用于单元边界内、而且被用于单元边界外。虽然本示例例示了NT上阴极类型单元，也可形成NT上阳极单元。
包括在非易失性纳米管开关中的纳米管元件可被结合于由隔离沟槽限定的单元边界内，如以上参照图40进一步所述。此外，包括在非易失性纳米管开关中的纳米管元件也可被结合于隔离沟槽区域内及单元边界之外，如以上参照图43A-43C及参照图42A-42H描述的制造方法进一步所述。然而，有可能组合在单元边界内的纳米管元件及在隔离沟槽中且在单元边界外的其它纳米管元件，以形成包括两种类型的纳米管配置的非易失性纳米管开关。
图44B示出单元1及单元2，其具有非易失性纳米管开关4405”及4405’”。由于单元2与单元1相同，因此仅将详细描述单元1。非易失性纳米管开关 4405”通过组合非易失性纳米管开关4469(对应于图40所示的非易失性纳米管开关4050)及纳米管沟道元件4470-1及4470-2(分别对应于图43C所示的纳米管沟道元件4370-3及4370-1”)而形成。非易失性纳米管开关4405”可使用类似于图40的制造方法通过首先形成非易失性纳米管开关4469而形成。接着，纳米管沟道元件4470-1及4470-2使用参照图42描述的制造方法形成。纳米管沟道元件4470-1的纳米管元件4445-1及纳米管沟道元件4470-2的纳米管元件4445-2与纳米管元件4445-3共享下层触点4430，并与纳米管元件4445-3共享上层触点4465。纳米管元件4445-1、4445-2及4445-3具有大致相同的沟道长度LSW-CH，其范围为例如小于5nm至大于150nm。纳米管元件4445-1、4445-2、及4445-3的厚度值可不同。在此例中，最小尺寸F被假设为22nm且针对组合的纳米管元件4445-1、4445-2、及4445-3的组合有效厚度34nm，纳米管元件4445-1及4445-2的厚度各自可为6nm而纳米管元件4445-3可为22nm。组合的纳米管元件4445-1、4445-2、及4445-3的有效厚度34nm大于单元尺寸F 22nm约50％，因为在隔离沟槽区域内纳米管元件不仅被用于单元边界内，而且被用于单元边界外。虽然本示例例示NT上阴极类型单元，但还可形成NT上阳极单元。随着单元变得更小(例如22nm)甚至更小，触点之间的纳米管元件的数目减少且电阻上升。每层纳米管可达到的密度是有限制的。因此，通过放置更多的并行纳米管层以尝试保持纳米管的数目几乎相同(如果可能的话)，寻找添加纳米管层的方法可能有帮助的。换言之，纳米管元件可被缩放以保持跟上半导体的尺寸缩减。
使用共享单个控向(选择)二极管的两个垂直取向的非易失性纳米管开关的每一单元储存两位的非易失性3D存储器
图33A-33D示出两个堆栈存储器阵列，即一个NT上阴极类型阵列以及另一个NT上阳极类型阵列，以使位密度加倍。堆栈中的每一单元具有一个选择(控向)二极管及一个非易失性纳米管开关。如上参照图43C及44A-44B描述的单元，每一单元使用两个并联连接的纳米管元件，以增加有效纳米管元件厚度。然而，在每一单元具有两个纳米管元件的情况下，通过将两个数据状态(位)储 存于两个纳米管元件(共享一个选择(控向)二极管而毋须堆叠两个阵列)中的同一单元中，有可能使位密度加倍，如以上参照图33A-33D进一步所述。
图45所示的存储器阵列截面4500显示单元1及单元2，其具有相同的非易失性纳米管开关。由于单元1及单元2是相同的，因此仅将详细描述单元1。图45示出储存两个位的单元1。一个选择(控向)二极管4525连接字线WL0及下层触点4530。单元1包括共享选择(控向)二极管4525的两个非易失性纳米管开关4505-1及4505-2。
纳米管沟道元件4570-1在沟槽A内形成并类似于图43C所示的纳米管沟道元件4370-3。纳米管元件4545-1与共享的下层触点4530及上层触点4565-1相接触。上层触点4565-1与位线BL0-A相接触。纳米管元件4545-1可经由其电阻状态储存信息。
纳米管沟道元件4570-2在沟槽B内形成。纳米管元件4545-2与共享的下层触点4530及上层触点4565-2相接触。上层触点4565-2与通孔4567相接触，通孔4567与位线BL0-B相接触。纳米管元件4545-2也可经由其电阻状态储存信息。
单元1包括储存例如一个位的非易失性纳米管开关4505-1，而非易失性纳米管开关4505-2也储存例如一个位，使得单元1储存例如两个位。图45所示的截面4500示出每一单元储存两个位的3D存储器阵列，一个位在非易失性纳米管开关4505-1中而另一个位在非易失性纳米管开关4505-2中。图45所示的存储器阵列截面4500具有与图33A-33C所示堆栈阵列相同的密度，而不需要堆叠两个单独阵列。虽然本示例例示NT上阳极类型单元，但也可替代使用NT上阴极单元。
图45示出图43C的一变体，其中次-最小上层触点4565-1及4565-2及触点通孔4567使用对应于自对准隔板技术、牺牲形状、以及填充及平面化技术的制造方法形成，以形成次-最小绝缘体与导体区域，如以上参照图36A-36FF进一步所述。更具体地，自对准隔板技术如上参照图36E及36F进一步描述；形成次-最小牺牲层参照图36P至36S描述；而形成最小及次-最小触点区域参照图36Y、36Z、及36AA描述。
图33A-33C示出两个堆栈阵列，即一个NT上阴极类型阵列以及另一个NT上阳极类型阵列，以使位密度加倍。堆栈中的每一单元具有一个选择(控向)二极管及一个非易失性纳米管开关。如上参照图43C及44A-B描述的单元，每一单元使用两个并联连接的纳米管元件，以增加有效纳米管元件厚度。然而，在每一单元具有两个纳米管元件的情况下，通过将两个数据状态(位)储存于两个纳米管元件(共享一个选择(控向)二极管而毋须堆叠两个阵列)中的同一单元中，有可能使位密度加倍，如以上参照图33A-33C进一步所述。
图46所示的存储器阵列截面4600显示单元1及单元2具有相同的非易失性纳米管开关配置。由于单元1及单元2是相同的，因此仅将详细描述单元1。图46示出储存例如两个位的单元1。一个选择(控向)二极管4625连接字线WL0及下层触点4630。单元1包括共享选择(控向)二极管4625的两个非易失性纳米管开关4605-1及4605-2。
纳米管沟道元件4670-1在沟槽A内形成并类似于图44A所示的纳米管沟道元件4470。纳米管元件4645-1与共享的下层触点4630及上层触点4665-1相接触。上层触点4665-1与位线BL0-A相接触。纳米管元件4645-1可经由其电阻状态储存信息。
纳米管元件4645-2是非易失性纳米管开关4605-2的一部分，其如以上相关于图44A所示的非易失性纳米管4468进一步所述在单元1边界内形成，除了如下进一步所述地修改了上层触点结构。纳米管元件4645-2与共享的下层触点4630及上层触点4665-2相接触。上层触点4665-2与通孔4667相接触，通孔4667与位线BL0-B相接触。纳米管元件4645-2也可经由其电阻状态储存信息。
单元1包括储存例如一个位的非易失性纳米管开关4605-1，以及也储存例如一个位的非易失性纳米管开关4605-2，使得单元1储存例如两个位。图46所示的截面4600示出每一单元可储存两个位的3D存储器阵列，例如一个位在非易失性纳米管开关4605-1中而另一个位在非易失性纳米管开关4605-2中。图46所示的存储器阵列截面4600具有与图33A-33C所示的堆栈阵列相同的密度，而不需要堆叠两个单独的阵列。虽然本示例例示NT上阳极类型单元，NT上阴极单元也可被替代使用。
图46示出图44A-44B的变体，其中次-最小上层触点4665-1及4665-2及触点通孔4667使用对应于自对准隔板技术、牺牲形状、以及填充及平面化技术的制造方法形成，以形成次-最小绝缘体与导体区域，如以上参照图36A-36FF进一步所述。更具体地，自对准隔板技术如上参照图36E及36F进一步描述；形成次-最小牺牲层参照图36P至36S描述；而形成最小及次-最小触点区域参照图36Y、36Z、及36AA描述。
在控向(选择)二极管上使用水平取向的自对准的终端接触的纳米管元件堆栈的非易失性3D存储器
图40示出截面4000，其包括纳米管开关4005，其中纳米管元件4050的厚度可等于单元尺寸F。通常，纳米管元件的厚度不需要以任何定方式相关于横向单元尺寸F。在此例中，可通过例如喷涂制造方法沉积纳米管元件4050。针对F为约22nm的一技术节点(世代)及厚度为例如约22nm的纳米管元件，纳米管区域填充可用的单元区域。侧壁触点被消除，且下层触点4030及上层触点4065形成至纳米管4050的双端子(触点)区域。垂直沟道长度LSW-CH由由上层触点4065及下层触点4030之间的间隔决定。虽然截面4000达到高水平的3D单元密度，沟道长度LSW-CH的尺寸缩减因为纳米管元件4050是多孔性的而被限制。在一些实施例中，LSW-CH必须维持数百纳米的间隔，以确保穿过纳米管元件的上层触点4065与下层触点4030之间不发生短路。然而，多种方法及配置可被用来减小纳米管元件的厚度，以及藉此减小LSW-CH，同时仍避免上层与下层触点之间的短路。用于达到此目的的一些示例性的方法及配置如下更详尽地描述。
图47所示的截面4785显示水平取向的非易失性纳米管元件，其通过绝缘区域而与上层触点及下层触点分离开。纳米管元件终端-触点被用来使用沟槽侧壁布线连接纳米管元件与一个终端上的相应上层触点及另一个终端上的相应下层触点。此结构使单元的纳米管元件沟道长度(LSW-CH)、沟道宽度(WSW-CH)、以及高度(厚度)能够缩减。NT上阴极3D存储器阵列的制造方法在图48A-48BB中描述。
图49绘示使用终端-触点的非易失性纳米管开关。图50示出图49中所绘示的终端接触的非易失性纳米管开关的操作。
图51及52示出用于NT上阳极3D存储器阵列中的纳米管元件终端接触开关的截面。
图53及54A及54B说明双-高存储器堆栈，其使用基于图47、48A-48BB、51、及52中所示的新3D单元的NT上阴极及纳米管上阳极-3D存储器阵列。
图55A-55F示出沟槽侧壁布线的结构及相对应的制造方法，沟槽侧壁布线使用沟槽区域中的共形导体形成。图48A-48BB使用的制造方法在形成沟槽侧壁布线时使用导体沟槽填充方法。
具有垂直取向的二极管及将导体沟槽填充用于NT上阴极开关连接的水平取向的自对准NT开关的NV NT器件的非易失性单元的三维单元结构
图47示出3-D存储器实施例中包括单元C00及C01的截面4785。纳米管层被水平地沉积于平坦的绝缘体表面上，该平坦的绝缘体表面位于预先限定的二极管-形成层(如以上进一步示出的图34A及34B中所示)上。与如上参照图34A-34FF及36A-36FF进一步所述的自-对准方法类似的自对准方法确定用于限定单元边界的沟槽的尺寸及位置。自对准的沟槽侧壁布线将水平取向的纳米管元件连接至垂直取向的二极管，且还连接至阵列布线。
如上参照图27A进一步描述的方法2710被用于限定支持电路及互连3401。
接着，图27B所示的方法2730沉积并平面化绝缘体3403。穿过平坦的绝缘体3403的互连装置(未在截面4785示出，但如上相关于图28C的截面2800”示出)可用于将3-D阵列中的金属阵列线连接至相应的支持电路及互连3401。作为示例，BL驱动器和读出电路2640中的位线驱动器可被连接至存储器2600的阵列2610中的位线BL0及BL1(如以上进一步描述的图26A以及图47所示的截面4785所示)。在制造工艺的此时，方法2740可用于在绝缘体3403的表面上形成存储器阵列，其互连至图47所示的存储器阵列支撑结构3405-1。
图27B所示的方法2740沉积并平面化金属、多晶硅、绝缘体、及纳米管元件，以形成非易失性纳米管二极管，在此例中，其包括多个垂直取向的二极 管及水平取向的非易失性纳米管开关串联对。为了消除实质上会增加单元面积的各个层对准公差的累积，各个单元的边界在单个蚀刻步骤形成，每一单元具有单个NV NT二极管，其在各层(除WL0层之外)已被沉积及平面化之后由单个沟槽蚀刻步骤限定。在X方向单个单元的尺寸为F(1最小特征)，如图47所示，而在垂直于X方向的Y方向(未示出)尺寸也为F，X与Y方向都具有周期2F。因此，每一单元占据的面积为约4F2。
第一单元侧壁上的垂直取向(Z方向)的沟槽侧壁单元布线连接垂直取向的二极管与水平取向的纳米管元件的一端；而第二单元侧壁上的垂直取向的沟槽侧壁单元布线使水平取向的纳米管元件的另一端与阵列布线连接。示例性的形成垂直取向的沟槽侧壁单元布线的方法可从图案化沟槽侧壁上的形状的方法修改而来，该方法在例如美国专利5,096,849中公开，其全部内容通过引用结合于此。水平取向的NV NT开关元件(纳米管元件)X与Y方向上的尺寸由沟槽蚀刻所限定。在X或Y方向，纳米管元件没有对准的需求。纳米管元件厚度(Z方向)通常在5至40nm范围内。然而，纳米管元件厚度可为任何期望的厚度，例如小于5nm或大于40nm。
水平取向的纳米管元件可使用单个纳米管层形成，或可使用多个层形成。这种纳米管元件层可使用例如旋涂涂布技术或喷涂涂布技术沉积，如所结合的专利参考文献中所更详尽描述的。图47示出X方向的3-D存储器阵列截面4785并对应于参照图48例示的制造方法。纳米管元件长度尺寸LSW-CH及宽度尺寸WSW-CH由蚀刻沟槽壁间距决定。在X与Y方向，如果沟槽壁间距基本上等于最小技术节点尺寸F，则例如对技术节点90nm、65nm、45nm、及22nm而言，LSW-CH及WSW-CH将为例如约90nm、65nm、45nm、及22nm。
方法用绝缘体填充沟槽；然后方法平面化表面。然后，方法在平面化表面上沉积并图案化字线。
图47所示的垂直取向的3D单元的制造继续进行如下。方法将位线布线层沉积于绝缘体3403的表面上，其厚度为例如50至500nm，如以下参照图48进一步所述。结构4785的垂直取向的二极管部分的制造与以上进一步所述的图34A及34B相同，并被纳入参照图48描述的制造方法中。方法蚀刻位线布线层并限定各个位线，例如位线导体3410-1(BL0)及3410-2(BL1)。位线， 例如BL0及BL1被用作阵列布线导体，且还可被用作肖特基二极管的阳极端子。或者，肖特基二极管结3418-1及3418-2可使用金属或硅化物触点(未示出)与N多晶硅区域3420-1及3420-2相接触形成，同时还与位线导体3410-1及3410-2形成欧姆接触，N多晶硅区域3420-1及3420-2可掺杂有砷或磷，其范围为从1014至1017掺杂物原子/cm3例如，且可具有厚度范围例如20nm至400nm。
图47示出形成有肖特基二极管的阴极-至-NT类型的NV NT二极管。然而，PN或PIN二极管可被用于替代肖特基二极管，如以下参照图48A进一步所述。
通过控制多晶硅的材料性质，例如沉积及图案化多晶硅以形成多晶硅区域3420-1及3420-2，肖特基(及PN、PIN)二极管的电气特性可以是经改进的(例如低漏电)。。多晶硅区域可具有相对较大的或相对较小的晶粒边界尺寸，其通过用于半导体区域中的方法确定。例如，可使用用于半导体行业中的SOI沉积方法，其造成多晶硅区域为单晶(不再是多晶硅)，或几乎为单晶，用于进一步提升电气性质，例如低二极管漏电流。
触点及导体材料的示例包括元素金属，例如Al、Au、W、Cu、Mo、Pd、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn、以及金属合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其它适合的导体，或导电氮化物，氧化物，或硅化物，例如，RuN、RuO、TiN、TaN、CoSix及TiSix。绝缘体可为SiO2、SiNx、Al2O3、BeO、聚酰亚胺、麦拉或其它适合的绝缘材料。
在一些实例中，例如Al、Au、W、Cu、Mo、Ti、及其它的导体可同时被用作触点及导体材料以及肖特基二极管的阳极。然而，在其它实例中，针对低正向电压降及低二极管漏电，最优化阳极材料是有利的。肖特基二极管阳极材料(未示出)可分别被添加在导体3410-1与3410-2及多晶硅区域3420-1与3420-2之间。这种阳极材料可包括Al、Ag、Au、Ca、Co、Cr、Cu、Fe、Ir、Mg、Mo、Na、Ni、Os、Pb、Pd、Pt、Rb、Ru、Ti、W、Zn及其它元素金属。此外，可使用硅化物，例如，CoSi2、MoSi2、Pd2Si、PtSi、RbSi2、TiSi2、WSi2、及ZrSi2。使用这种金属及硅化物形成的肖特基二极管在参考文献NG，K.K. “Complete Guide to Semiconductor Devices”，Second Edition，John Wiley & Sons，2002m pp.31-41中，其全部内容通过引用结合于此。
接着，在完成肖特基二极管选择器件之后，方法形成N+多晶硅区域3425-1及3425-2，以分别接触N多晶硅区域3420-1及3420-2，并且还形成触点区域，以欧姆接触至触点3430-1及3430-2。N+多晶硅通常掺杂有砷或磷至例如1020掺杂物原子/cm3，且具有厚度为例如20至400nm。N及N+多晶硅区域尺寸在接近制造流程结束时由沟槽蚀刻所限定。
接着，方法分别在下层触点(触点)3430-1及3430-2的表面上形成平坦的绝缘区域4735-1及4735-2，通常例如为SiO2，具有厚度为例如20至500nm，且X与Y尺寸在接近制造流程结束时由沟槽蚀刻所限定。
接着，方法分别在绝缘体区域4735-1及4735-2的表面上形成水平取向的纳米管元件4740-1及4740-2，纳米管元件的长度及宽度在接近制造流程结束时由沟槽蚀刻限定，且纳米管元件绝缘以避免直接与下层触点3430-1及3430-2接触。为了改进单元C00及C01的密度，图47所示的纳米管元件4740-1及4740-2是水平取向的，且沟槽-限定终端-触点4764及4779与纳米管元件4740-1相接触，而终端-触点4764’及4779’与纳米管元件4740-2相接触，如以下进一步所述。水平取向的纳米管元件及其制造方法，在所结合的专利参考文献中有更详尽的描述。
然后，方法分别地在共形的纳米管元件4740-1及4740-2的表面上形成保护性的绝缘体4745-1及4745-2，X与Y尺寸在接近制造流程结束时由沟槽蚀刻所限定。示例性的形成保护性绝缘体4745-1及4745-2的方法进一步参考图48B描述如下。
接着，方法分别在保护性的绝缘体4745-1及4745-2的表面上形成上层触点4750-1及4750-2，X与Y尺寸在接近制造流程结束时由沟槽蚀刻所限定。
接着，方法形成(蚀刻)宽度为F的沟槽开口，沟槽开口形成单元C00及C01及相对应的上层及下层触点、纳米管元件、以及绝缘体的外侧壁，如上进一步所述。
接着，方法形成侧壁的垂直布线4762及4762’。垂直侧壁布线4762形成并连接纳米管元件4740-1的终端-触点4764与下层触点3430-1的终端-触点 4766；垂直侧壁布线4762’形成并连接纳米管元件4740-2的终端-触点4764’与下层触点3430-2的终端-触点4766’。
接着，方法完成沟槽形成(蚀刻)至绝缘体3403的表面。
接着，方法用例如TEOS的绝缘体填充沟槽开口并平面化表面，以完成沟槽填充物4769。
接着，方法形成(蚀刻)宽度为F的沟槽开口，其形成单元C00及C01及相应的上层及下层触点、纳米管元件、及绝缘体的外侧壁，如上进一步所述。
接着，方法形成侧壁的垂直布线4776及4776’。垂直侧壁布线4776形成并连接纳米管元件4740-1的终端-触点4778与上层触点4750-1的终端-触点区域；垂直侧壁布线4776’形成并连接纳米管元件4740-2的终端-触点4778’与上层触点4850-2的终端-触点区域。
接着，方法完成沟槽形成(蚀刻)至绝缘体3403的表面。
接着，方法用例如TEOS的绝缘体填充沟槽开口，并平面化表面，以完成沟槽填充物4882及4882’。
接着，方法通过沉积及平面化字线层，在上层触点4750-1及4750-2的表面上分别定向蚀刻并形成字线触点4784C-1及4784C-2。
接着，方法图案化字线4784。
形成单元C00及C01的非易失性纳米管二极管对应于图12的非易失性纳米管二极管1200，每一单元C00及C01中各有一个。图47所示的截面4785的单元C00及C01对应于图26A中示意性示出的存储器阵列2610的相应单元C00及C01，而位线BL0及BL1及字线WL0对应于存储器阵列2610中示意性示出的阵列线。
图27A及27B所示的方法2700可用于制造存储器，其使用具有阴极-至-NT开关连接的水平取向的自对准的NV NT开关(诸如图47的截面4785中所示的)的NV NT二极管器件，如以下参照图48进一步所述。例如截面4785的结构可用于制造图26A示意性示出的存储器2600。
使用具有垂直取向二极管及将导通沟槽-填充物用作阴极-至-NT开关连接的水平取向的自对准的NT开关的NV NT器件制造非易失性单元的三维单 元结构的方法
图27A所示的方法2710被用来限定支持电路及互连，其类似于以上相关于图26A所示的存储器2600进一步所述。方法2710应用熟知半导体工业技术设计及制造技术，以在半导体衬底之中及之上制造支持电路及互连3401，如图48A所示。支持电路及互连3401包括半导体衬底中的FET器件以及半导体衬底上的互连，例如通孔及布线。图48A对应于图34A，示出一肖特基二极管结构，除了在图34A中示出的任选导电肖特基阳极接触层3415未在图48A中示出之外。注意，如果需要PN二极管结构，则一开始图34A’可被用于替代图34A’。如果图34A’中的N多晶硅层3417用固有掺杂(intrinsically doped)多晶硅层(未示出)取代，则PIN二极管会形成而非PN二极管。因此，虽然图48A所示的结构例示了肖特基二极管结构，但该结构也可使用PN二极管或PIN二极管制造。
图48所示的支持电路及互连3401、绝缘体3403、存储器阵列支撑结构3405、导体层3410、N多晶硅层3420、N+多晶硅层3425、及下层接触层3430的元件及结构的制造方法如上参照图34A及34B进一步描述。
接着，制造方法在下层接触层3430的表面上沉积绝缘体层4835，如图48B所示。绝缘体层4835通常为SiO2，其厚度在范围例如20至500nm内。
接着，方法在绝缘体层4835的平坦表面上沉积水平取向的纳米管层4840，如图48B所示。水平取向的纳米管层4840可使用单个纳米管层形成，或可使用多个纳米管层形成。这种纳米管层可被使用例如旋涂涂布技术或喷涂涂布技术沉积，如所结合的专利参考文献中更详尽所述。
接着，方法在纳米管层4840的表面上形成保护性绝缘体层4845，如图48B所示。保护性绝缘体层4845可使用CMOS行业中适当的已知材料形成，包括但不限于：PVDF(聚偏二氟乙烯)、聚酰亚胺、PSG(磷硅玻璃)氧化物、奥立龙(Orion)氧化物、LTO(平面化低温氧化物)、溅镀氧化物或氮化物、流填(flowfill)氧化物、ALD(原子层沉积)氧化物。也可使用CVD(化学汽相沉积)氮化物，且这些材料可被互相结合使用，例如，PVDF层或PVDF混合物及其它共聚物可被置于纳米管层4840的顶部，且此复合物(complex)可覆盖有ALD Al2O3层，然而任何不含氧的高温聚合物可被用作钝化层。在一些实施例中诸如PVDF的 钝化材料可与诸如PC7的其它有机或介电材料混合或配制，以产生特定钝化性质，例如以提供延长的使用期及可靠性。各种材料及方法在美国专利申请No.11/280,786中描述。
在制造工艺中的此时，方法在绝缘体层4845的表面上沉积上层接触层4850，如图48B所示。上层接触层4850的厚度可为例如10至500nm。上层接触层4850可使用下列形成：Al、Au、W、Cu、Mo、Pd、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn、以及金属合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其它适合的导体，或导电氮化物，氧化物，或硅化物，例如，RuN、RuO、TiN、TaN、CoSix及TiSix。
接着，方法在上层接触层4850上沉积牺牲层4852(牺牲层1)，如图48C所示。牺牲层4852的厚度可在范围10至500nm内并使用导体、半导体、或绝缘体材料形成，例如以上相关于下层接触层3430、半导体层3420及3425、及绝缘体层4835及4845进一步所述的材料。
接着，方法使用已知工业方法沉积并图案化掩模层(未示出)，该掩模层沉积于牺牲层4852的顶面上。掩模开口可被对准至例如平坦绝缘层3403中的对准标记；此对准是非临界的。
然后，方法使用已知工业方法定向蚀刻牺牲层4852，以形成尺寸为DX1的开口，其贯穿牺牲层4852停止于上层接触层4850表面，如图48D所示。如以下进一步所述地，形成两个存储单元，其包括相对于牺牲覆盖层(cap)1区域4852’及牺牲覆盖层1区域4852”的垂直边缘自对准及定位的水平纳米管沟道元件。尺寸DX1为约3F，其中F为最小光刻尺寸。对65nm技术节点而言，DX1为约195nm；对45nm技术节点而言，DX1为约135nm；而对22nm技术节点而言，DX1为约66nm。这些DX1尺寸远大于技术最小尺寸F，因此对任何技术节点为非临界尺寸。
接着，方法沉积第二共形牺牲层4853(牺牲层2)，如图48E所示。共形牺牲层4853的厚度被选择为F。在此例中，如果F为45nm，则共形牺牲层4853的厚度为约45nm；如果F为22nm，则共形牺牲层4853的厚度为约22nm。共形牺牲层4853可使用导体、半导体、或绝缘体材料形成，即类似于以上进一步所述的用于形成牺牲层4852的材料。
接着，方法使用例如反应性离子蚀刻(RIE)的已知工业方法定向蚀刻共形牺牲层4853，形成尺寸为约F的开口4855，F在此例中可在范围22至45nm内，如图48F所示。开口4855中的第二牺牲覆盖层2区域4853’及第二牺牲覆盖层2区域4953”的内侧壁自对准至牺牲区域4852’及4852”的内壁，并分离开约F的距离。
在工艺中的此时，牺牲区域4853’及4853”可被用作定向蚀刻沟槽的掩模层，沟槽的定向蚀刻使用沿X方向限定3D单元的单元边界的方法，该3D单元使用每一单元具有一内部的阴极-至-纳米管连接的一个NV NT二极管。授予共同发明人Bertin的美国专利5,670,803，其全部内容通过引用结合于此，公开了一种3-D阵列(在此例中为3D-SRAM)结构，其具有同时沟槽限定的侧壁尺寸。此结构包括垂直侧壁，由切割贯穿多层掺杂硅及绝缘区域的沟槽所同时限定，以避免多个对准步骤。此沟槽定向选择性蚀刻方法可切割贯穿多层导体、半导体、及氧化物层，如以上相关于图34A-34FF及36A-36FF的沟槽形成进一步所述。在此例中，选择性的定向沟槽蚀刻(RIE)移除上层接触层4850的暴露区域，以形成上层触点区域4850’及4850”；移除保护性绝缘体层4845的暴露区域，以形成保护性绝缘体区域4845’及4845”；移除纳米管层4840的暴露区域，以形成纳米管区域4840’及4840”；移除绝缘层4835的暴露区域，以形成绝缘区域4835’及4835”；移除下层接触层3430的暴露区域，以形成下层触点区域3430’及3430”；以及选择性定向蚀刻停止于N+多晶硅层3425的顶面上，以形成沟槽开口4857，如图48G所示。
接着，诸如蒸镀或溅镀的方法用导体材料4858填充沟槽4857，如图48H所示。导体层材料的示例为元素金属，例如，Al、Au、W、Cu、Mo、Pd、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn、以及金属合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其它适合的导体，或导电氮化物，氧化物，或硅化物，例如，RuN、RuO、TiN、TaN、CoSix及TiSix。导体材料被形成至侧壁布线区域内，如以下进一步所述。因为布线距离很短，所以不必担心产生的沟槽侧壁布线的片电阻。沟槽侧壁布线及纳米管区域4840’及4840”的终端之间的纳米管触点电阻值、纳米管触点电阻差异、及纳米管触点电阻可靠性，是选择导体类型时使用的准则。因为多个并联的纳米管大截面积的纳米管区域通常造成整体触点 电阻降低。至纳米管终端区域及下层金属侧壁区域的沟槽侧壁触点被用于形成单元阴极-至-NT连接。具有终端唯一触点的非易失性纳米管开关如下参照图49及50进一步描述。
接着，方法将导体4858选择性地定向蚀刻至牺牲覆盖层2区域4853’及4853”的顶面下方的深度DZ1，如图48I所示。DZ1被选择成确保完全接触纳米管终端区域，而不接触上层触点区域。在工艺中的此时，导体4858’的侧壁与纳米管区域4840’的一个终端及下层导体3430’的一个终端电接触，且还与纳米管区域4840”的一个终端及下层导体3430”的一个终端电接触。可形成两个分离开的侧壁布线区域，如以下进一步所述。
接着，方法沉积共形的绝缘体层4860，如图48J所示的。共形绝缘体4860可为例如5至50nm厚，且可由CMOS行业或封装行业中的任何适当的已知绝缘体材料形成，例如SiO2、SiN、Al2O3、BeO、聚酰亚胺、PSG(磷硅玻璃)、光阻剂、PVDF(聚偏二氟乙烯)、溅镀玻璃、环氧树脂玻璃，以及其它介电材料及介电材料的组合，例如覆盖有Al2O3层的PVDF，如美国专利申请No.11/280,786中所述。绝缘体4860被沉积至一膜厚，该膜厚决定沟槽侧壁布线的厚度，如以下进一步所述。
接着，方法使用RIE直接蚀刻共形绝缘体4860，并移除顶部水平表面上及沟槽开口底部的底部水平表面上的共形层材料，以形成沟槽开口4861，其具有侧壁绝缘体4860’及4860”及导体4858’，如图48K所示。
接着，方法使用侧壁绝缘体4860’及4860”作为掩模区域并停止于N+多晶硅层3425的表面，定向蚀刻导体4858’，如图48L所示。侧壁绝缘体4860’及4860”的厚度决定沟槽侧壁布线区域的厚度，如下所述。沟槽侧壁布线4862被形成，其在沟槽侧壁布线4862与纳米管区域4840’的一个终端之间形成触点4864。沟槽侧壁布线4862还形成触点4866，其具有下层触点3430’的一个侧壁(终端)。沟槽侧壁布线4862’被形成，其在沟槽侧壁布线4862’与纳米管区域4840”的一个终端之间形成触点4864’。沟槽侧壁布线4862’还形成触点4866’，其具有下层触点3430”的一个侧壁(终端)。
接着，方法定向蚀刻N+多晶硅层3425的暴露区域，以形成N+多晶硅区域3425’及3425”；蚀刻多晶硅层3420的暴露区域，以形成N多晶硅区域3420’ 及3420”；并蚀刻导体层3410的暴露区域，以形成导体区域3410’及3410”，停止于绝缘体3403的表面。侧壁绝缘体4860’及4860”与沟槽侧壁导体4862及4862’被用作掩模。定向蚀刻停止于绝缘体3403的顶面，形成沟槽开口4867’，如图48M所示。
接着，方法用诸如TEOS的绝缘体4869，填充沟槽开口4867’并平面化，如图48N所示。
在工艺中的此时，第二单元边界沿3D存储单元的X方向形成。方法移除(蚀刻)牺牲覆盖层1区域4852’及4852”，暴露上层触点区域4850’及4850”的表面的部分，如图48O所示。
在工艺中的此时，牺牲区域4853’及4853”可被用作用于定向蚀刻沟槽的掩模层，沟槽的定向蚀刻使用沿X方向限定3D单元的另一单元边界的方法，该3D单元使用每一单元具有一内部的阴极-至-纳米管连接的一个NV NT二极管，如以上参照图48F进一步所述。此结构包括垂直侧壁，由切割贯穿多层掺杂硅及绝缘区域的沟槽所同时限定，以避免多个对准步骤。此沟槽定向选择性蚀刻方法可切割贯穿多层导体、半导体、及氧化物层，如以上相关于图48F与图34A-34FF及36A-36FF的沟槽形成进一步所述。在此例中，选择性的定向沟槽蚀刻(RIE)移除上层触点区域4550’及4850”的暴露区域，以分别形成上层触点4850-1及4850-2；移除保护性绝缘体区域4845’及4845”的暴露区域，以分别形成保护性绝缘体4845-1及4845-2；移除纳米管区域4840’及4840”的暴露区域，以分别形成纳米管元件4840-1及4840-2；并选择性定向蚀刻停止于绝缘体区域4835’及4835”的顶面上，形成沟槽开口4871及4871’，如图48P所示。
接着，诸如蒸镀或溅镀的方法用导体材料4872填充沟槽4871及4871’，如图48Q所示，且还如上参照图48H进一步所述。
接着，方法选择性地定向蚀刻导体4872至牺牲覆盖层2区域4853’及4853”的顶面下方的深度DZ2，如图48R所示。DZ2被调整成确保完全接触纳米管终端区域，同时还接触上层触点。在工艺中的此时，导体4872’及4872”的侧壁分别与每一纳米管元件4840-1及4840-2的一个终端电接触，且分别与 上层导体4850-1及4850-2的一个终端电接触。侧壁布线区域可被形成，如以下进一步所述。
接着，方法沉积共形绝缘体层4874，如图48所示。共形绝缘体4874可为例如5至50nm厚，且可由CMOS行业或封装行业中的任何已知绝缘体材料形成，例如，SiO2、SiN、Al2O3、BeO、聚酰亚胺、PSG(磷硅玻璃)、光阻剂、PVDF(聚偏二氟乙烯)、溅镀玻璃、环氧树脂玻璃，以及其它介电材料及介电材料的组合，例如覆盖有Al2O3层的PVDF，如美国专利申请No.11/280,786中所述。绝缘体4874被沉积至一膜厚，该膜厚决定沟槽侧壁布线的厚度，如以下进一步所述。
接着，方法使用RIE直接蚀刻共形绝缘体4874，并移除顶部水平表面上及沟槽开口底部的底部水平表面上的共形层材料，以形成沟槽开口，其具有侧壁绝缘体4874’及4874”及导体4872’及4872”，如图48T所示。
接着，方法分别将侧壁绝缘体4874’及4874”以及在沟槽4880A及4880B的其它侧上的相应绝缘体(未示出)用作掩模区域，并分别停止于绝缘体区域4835’及4835”顶面，分别定向蚀刻导体4872’及4872”，如图48U所示。侧壁绝缘体4874’及4874”的厚度决定沟槽侧壁布线区域的厚度，如下所述。沟槽侧壁布线4876被形成，其接着在沟槽侧壁布线4876与纳米管元件4840-1的一个终端之间形成触点4879。沟槽侧壁布线4876还形成触点4878，其具有上层触点4850-1的一个侧壁(终端)。沟槽侧壁布线4876’被形成，其接着在沟槽侧壁布线4876’与纳米管元件4840-2的一个终端之间形成触点4879’。沟槽侧壁布线4876’还形成触点4878’，其具有上层触点4850-2的一个侧壁(终端)。
接着，方法分别定向蚀刻绝缘体区域4835’及4835”的暴露区域，以形成绝缘体4835-1及4835-2；定向蚀刻下层触点区域3430’及3430”，以分别形成下层触点3430-1及3430-2；定向蚀刻N+多晶硅区域3425’及3425”，以分别形成N+多晶硅区域3425-1及3425-2；定向蚀刻多晶硅区域3420’及3420”的暴露区域，以形成N多晶硅区域3420-1及3420-2；以及定向蚀刻导体区域3410’及3410”的暴露区域，以分别形成导体3410-1及3410-2，停止于绝缘体3403的表面。侧壁绝缘体4874’及4874”与沟槽侧壁导体4876及4876’被用作掩模。 定向蚀刻停止于绝缘体3403的顶面，形成沟槽开口4880A’及4880B’，如图48V所示。
接着，方法用例如TEOS的绝缘体4882填充沟槽开口4880A’及4880B’并平面化，如图48W所示。
接着，方法移除(蚀刻)牺牲覆盖层2区域4853’及4853”以分别形成开口4883及4883’，从而分别暴露上层触点5850-1及5850-2的顶面，如图48X所不。
接着，方法沉积并平面化导体层4884，导体层4884还形成分别接触上层触点4850-1及4850-2的触点4884C-1及4884C-2，如图48Y所示。
接着，导体层4884被图案化以形成垂直于导体(位线)3410-1及3410-2的字线，如以下进一步所述。
在工艺中的此时，图48Y所示的截面4885已被制造，且包括尺寸为F(其中F为最小特征尺寸)且X方向上限定单元周期2F的NV NT二极管单元以及相应阵列位线。接着，用以在Y方向上限定尺寸的单元尺寸通过定向沟槽蚀刻工艺形成，其类似于以上相关于图48Y所示的截面4885进一步所述。用以在Y方向上限定尺寸的沟槽大致垂直于用以在X方向限定尺寸的沟槽。在此例中，相对于X方向尺寸，Y方向的单元特性不需要如上进一步所述的自对准技术。Y(位线)方向的结构的截面相关于图48Y所示的截面X-X’例示。
接着，方法在字线层4884的表面上沉积并图案化掩模层，例如掩模层4884A，如图48Z所示。掩模层4884A可被非临界地对准至平坦绝缘体3403中的对准标记。掩模层4884A中的开口决定沟槽定向蚀刻区域的位置，在此例中沟槽大致垂直于位线，例如导体3410-1(BL0)。
在工艺中的此时，掩模层4884A中的开口可被用于沟槽的定向蚀刻，其使用沿3D单元的Y方向限定新的单元边界的方法，该3D单元使用每一单元具有一内部的阴极-至-纳米管连接的一个NV NT二极管。所有沟槽及相应的单元边界可被同时地形成。此结构包括由沟槽同时限定的垂直侧壁。这种沟槽定向选择性蚀刻方法可切割贯穿多层导体、半导体、及氧化物层，如以下进一步所述且还如上相关于图48F至48M及还在图34A-34FF及36A-36FF中的沟槽形成进一步所述。在此例中，选择性定向沟槽蚀刻(RIE)移除导体层4884的暴 露区域，以形成字线导体4884-1(WL0)及4884-2(WL1)；移除触点区域4884C-1的暴露区域，以形成触点4884C-1’及4884C-1”；移除上层触点区域4850-1及4850-2的暴露区域，以形成上层触点4850-1’及4850-1”；移除保护性绝缘体区域4845-1及4845-2的暴露区域，以形成保护性绝缘体4845-1’及4845-1”；移除纳米管区域4840-1及4840-2的暴露区域，以形成纳米管元件4840-1’及4840-1”；移除绝缘体区域4835-1及4835-2的暴露区域，以形成绝缘体4835-1’及4835-1”；移除下层触点区域3430-1及3430-2的暴露区域，以形成下层触点3430-1’及3430-1”；移除N+多晶硅区域3425-1及3425-2的暴露区域，以形成N+多晶硅区域3425-1’及3425-1”；并移除多晶硅区域3420-1及3420-2的暴露区域，以形成N多晶硅区域3420-1’及3420-1”。定向蚀刻停止于导体3410-1的顶面，形成沟槽开口4886，如图48AA所示。
然后，方法用例如TEOS的绝缘体4888填充沟槽4886并平面化表面，如图48BB的截面4885’所示。图48BB所示的截面4885’及图48Y所示的截面4885为同一3D非易失性存储器阵列的两个截面的代表，该3D非易失性存储器阵列具有由NV NT二极管形成的单元，该NV NT二极管具有通过沟槽侧壁布线在每一终端接触的垂直取向的控向(选择)二极管及水平取向的纳米管元件。图48Y所示的截面4885对应于图47所示的截面4785。
在工艺中的此时，图48Y及48BB所示的截面4885及4885’分别被制造，非易失性纳米管元件的水平取向沟道长度LSW-CH被限定，包括整体尺寸在X方向为1F而在Y方向为1F的NV NT二极管单元，以及相应的位线及字线阵列线。截面4885为两个相邻的阴极-至-纳米管类型的基于非易失性纳米管二极管的单元在X方向上的截面，而截面4885’为两个相邻的阴极-至-纳米管类型的基于非易失性纳米管二极管的单元在Y方向的截面。截面4885及4885’包括相应的字线及位线阵列线。非易失性纳米管二极管在截面4885及4885’所示的每一单元中形成控向及储存元件，且每一单元具有1F乘1F之尺寸。相邻单元之间的间距为1F，因此单元周期在X与Y方向上皆为2F。因此一个位占据的面积为4F2。在45nm技术节点，该单元面积小于0.01um2。
具有沟道-区域终端接触的纳米管元件的非易失性纳米管开关
图49示出NV NT开关4900包括绝缘体4920上的图案化的纳米管元件4910，该绝缘体4920由衬底4930支撑。图案化的保护性绝缘体4935与纳米管元件4910的顶面相接触。纳米管元件4910及保护性绝缘体4935的示例如上参照图48A-48BB进一步描述。端子(导体元件)4940及4950被相邻于纳米管元件4910的终端-区域沉积，且分别形成端子-至-纳米管终端-区域触点4960及4965。至纳米管元件的终端-区域触点的示例如上参照图48L及48U进一步描述。非易失性纳米管开关沟道长度LSW-CH为纳米管元件终端-区域触点4960及4965之间的间隔。衬底4930可为例如陶瓷或玻璃的绝缘体，半导体，或有机的刚性的或柔性的衬底。绝缘体4920可为SiO2、SiN、Al2O3，或其它绝缘体材料。端子(导体元件)4940及4950可使用各种触点及互连元素金属形成，例如Ru、Ti、Cr、Al、Al(Cu)、Au、Pd、Ni、W、Cu、Mo、Ag、In、Ir、Pb、Sn、以及金属合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其它适合的导体，或导电氮化物，氧化物，或硅化物，例如，RuN、RuO、TiN、TaN、CoSix及TiSix。
图50的曲线5000示出单个非易失性纳米管开关4900的实验测试结果，其具有约250nm的纳米管元件4910沟道长度以及由TiPd形成的端子(导电元件)4940及4950。非易失性纳米管开关4900的100个ON/OFF循环周期的开关结果显示，大部分的ON电阻值在范围10千欧至100千欧内，有一些ON电阻值为如电阻值5010所示的800千欧，而OFF电阻值在范围500兆欧至100G欧内，如电阻值5020所示。在一些实例5030，ON电阻值大于100兆欧。
如果3D存储器阵列用于非易失性闪存应用，闪存架构可用于检测实例5030，其ON电阻值大于OFF电阻值5010，并按需施加一个或数个附加循环，以确保ON电阻值小于1兆欧，如曲线5000所示。
非易失性纳米管开关4900的ON/OFF电阻值显示在数十(或数百)循环之后ON电阻值的散布降低而ON电阻值的分布集中。80至100ON/OFF循环范围的曲线5010及5020，显示ON电阻值在例如10千欧与小于1兆欧之间，而OFF电阻值大于80兆欧。此非易失性纳米管开关可被用于任何存储器架构。施加数十或数百循环周期至制造状态的非易失性纳米管开关4900，可被用作存 储器阵列预烧(burn-in)操作的一部分。施加电压及电流导致ON及OFF电阻值之间循环的示例如上参照图11A及11B进一步描述。
使用具有垂直取向的二极管及将导体沟槽-填充物用作NT上阳极开关连接的水平取向的自对准的NT开关的NV NT器件的非易失性单元的三维单元结构
图51示出在3-D存储器实施例中包括单元C00及C10的截面5185。纳米管层被水平地沉积于平坦的绝缘体表面上，该平坦的绝缘体表面位于预先限定的二极管形成层(如以上图36A及36B进一步示出)上。与如上参照图34A-34FF、36A-36FF、及48A-48BB进一步所述的自对准方法类似的自对准方法决定用于限定单元边界的沟槽的尺寸及位置。自对准的沟槽侧壁布线将水平取向的纳米管元件连接至垂直取向的二极管，并且还连接至阵列布线。
如上参照图30A进一步所述的方法3010被用于限定支持电路及互连3601。
接着，图30B所示的方法3030沉积并平面化绝缘体3603。穿过平坦绝缘体3603的互连装置(未在截面5185示出，但如上相关于图28C的截面2800”进一步示出)可用于将3-D阵列中的金属阵列线连接至相应支持电路及互连3601。作为示例，WL驱动器和读出电路2930中的字线驱动器可被连接至存储器2900的阵列2910中的字线WL0及WL1(如上进一步所述的图29A中以及图51示出的截面5185中所示)。在制造工艺的此时，方法3040可用于在绝缘体3603的表面上形成存储器阵列，互连至图51所示的存储器阵列支撑结构3605-1。
图30B所示的示例性方法3040沉积并平面化金属、多晶硅、绝缘体、及纳米管元件，以形成非易失性纳米管二极管，在此例中其包括多个垂直取向的二极管及水平取向的非易失性纳米管开关串联对。为了消除实质上会增加单元面积的单个层对准公差的累积，单个单元边界在单个蚀刻步骤中形成，每一单元具有单个NV NT二极管，其在各层(除了BL0层之外)已被沉积及平面化之后由单个沟槽蚀刻步骤限定。在Y方向单个单元的尺寸为F(1最小特征)，如 图51所示，而在垂直于Y方向的X方向(未示出)也为F，在X与Y方向具有周期性2F。因此，每一单元占据的面积为约4F2。
第一单元侧壁上的垂直取向(Z方向)的沟槽侧壁单元布线，连接垂直取向的二极管与水平取向的纳米管元件的一个终端；而第二单元侧壁上的垂直取向的沟槽侧壁单元布线连接水平取向的纳米管元件的另一终端与阵列布线。形成垂直取向的沟槽侧壁单元布线的示例性方法可从图案化沟槽侧壁上形状的方法(诸如在美国专利5,096,849中公开的方法)修改。水平取向的NV NT开关元件(纳米管元件)在X与Y方向的尺寸由沟槽蚀刻所限定。在X或Y方向，纳米管元件没有对准需求。纳米管元件的厚度(Z方向)通常处于5至40nm的范围内。然而，纳米管元件的厚度可为任何期望的厚度，例如小于5nm或大于40nm。
水平取向的纳米管元件可使用单个纳米管层形成，或可使用多个层形成。这种纳米管元件层可例如使用旋涂涂布技术或喷涂涂布技术沉积，如所结合的专利参考文献中更详尽所述。图51示出Y方向的3-D存储器阵列截面5185并对应于参照图48A-48BB所述的制造方法，但其一小改变在于图36A及36B取代了图34A及34B，以形成NT上阳极3D存储单元(而非NT上阴极存储单元)。NV NT开关使用与以上参照图48A-48BB进一步所述的制造方法相同的制造方法形成。纳米管元件长度尺寸LSW-CH及宽度尺寸WSW-CH由蚀刻沟槽壁间距决定。如果沟槽壁间距在X与Y方向等于最小技术节点尺寸F，则针对例如技术节点90nm、65nm、45nm、及22nm，LSW-CH及WSW-CH将为例如约90nm、65nm、45nm、及22nm。
方法用绝缘体填充沟槽；然后方法平面化表面。然后，方法在平面化表面上沉积并图案化位线。
图51所示的垂直取向的3D单元的制造继续进行如下。方法将字线布线层沉积于绝缘体3603的表面上，其具有厚度例如50至500nm，如以上参照图48A-48BB进一步所示(图51中的字线布线层对应于图48A-48BB的位线布线层)。结构5185的垂直取向的二极管部分的制造与以上进一步所述的图36A及36B相同并被纳入参照图51描述的制造方法。方法蚀刻字线布线层并限定各条字线，例如字线导体3610-1(WL0)及3610-2(WL1)。字线，例如WL0及 WL1被用作阵列布线导体，且还可被用作至N+区域3620-1及3620-2的触点，其与形成肖特基二极管阴极的N区域3625-1及3625-2相接触。N+多晶硅区域3620-1及3620-2可掺杂有砷或磷至1020掺杂物原子/cm3或更多，且N多晶硅区域3625-1及3625-2可掺杂有砷或磷，其范围为例如1014至1017掺杂物原子/cm3，且可具有厚度范围为例如20nm至400nm。
图51示出阳极-至-NT类型的NV NT二极管，其用肖特基二极管形成。然而，PN或PIN二极管可被用于替代肖特基二极管。
通过控制多晶硅的材料性质，例如沉积及图案化多晶硅以形成多晶硅区域3625-1及3625-2，肖特基(及PN、PIN)二极管电特性可被改进(例如低泄漏)。多晶硅区域可具有相对较大的或相对较小的晶粒边界尺寸，其由使用于半导体区域中的方法所决定。例如，为了进一步提升电性质，例如低二极管漏电流，可使用半导体行业中的SOI沉积方法，其造成多晶硅区域为单晶(不再是多晶硅)，或几乎为单晶。
方法形成下层触点3630-1及3630-2。触点导体材料的示例包括元素金属，例如Al、Au、W、Cu、Mo、Pd、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn、以及金属合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其它适合的导体，或导电氮化物，氧化物，或硅化物，例如，RuN、RuO、TiN、TaN、CoSix及TiSix。绝缘体可为SiO2、SiNx、Al2O3、BeO、聚酰亚胺、麦拉或其它适合的绝缘材料。
下层触点3630-1及3630-2还形成具有肖特基二极管结3618-1及3618-2的肖特基二极管的阳极。在一些实例中，诸如Al、Au、W、Cu、Mo、Ti、及其它的导体可被用作触点导体材料以及肖特基二极管的阳极两者。然而，在其它实例中，为了低正向电压降及低二极管漏电而最优化阳极材料是有利的。肖特基二极管阳极材料(未示出)可分别被添加在下层触点(及肖特基二极管阳极)3630-1及3630-2与多晶硅区域3625-1及3625-2之间。这种阳极材料可包括Al、Ag、Au、Ca、Co、Cr、Cu、Fe、Ir、Mg、Mo、Na、Ni、Os、Pb、Pd、Pt、Rb、Ru、Ti、W、Zn及其它元素金属。此外，可使用硅化物，例如，CoSi2、MoSi2、Pd2Si、PtSi、RbSi2、TiSi2、WSi2、及ZrSi2。使用这种金属及硅化物形成的肖特基二极管在参考文献NG，K.K.“Complete Guide to Semiconductor Devices”，Second Edition，John Wiley & Sons，2002m pp.31-41中例示，其全部内容通过引用结合于此。
接着，方法在下层触点(触点)3630-1及3630-2的表面上分别形成平坦的绝缘区域4735-1及4735-2，其通常为例如SiO2，具有厚度为例如20至500nm，且X与Y尺寸在接近制造流程结束时由沟槽蚀刻限定。
接着，方法在绝缘体区域4735-1及4735-2的表面上分别形成水平取向的纳米管元件4740-1及4740-2，纳米管元件长度及宽度在接近制造流程结束时由沟槽蚀刻限定，而纳米管元件分别绝缘以避免直接与下层触点3430-1及3430-2接触。为了最大化单元C00及C10的密度，图51所示的纳米管元件4740-1及4740-2是水平取向的，沟槽-限定终端-触点4764及4779与纳米管元件4740-1相接触，而终端-触点4764’及4779’与纳米管元件4740-2相接触，如下进一步所述，水平取向的纳米管元件在所结合的专利参考文献中有更详尽的描述。
然后，方法在共形的纳米管元件4740-1及4740-2的表面上分别形成保护性绝缘体4745-1及4745-2，X与Y尺寸在接近制造流程结束时由沟槽蚀刻限定。示例性的形成保护性绝缘体4745-1及4745-2的方法如上参照图48B进一步描述。
接着，方法在保护性绝缘体4745-1及4745-2的表面上分别形成上层触点4750-1及4750-2，X与Y尺寸在接近制造流程结束时由沟槽蚀刻限定。
接着，方法形成(蚀刻)宽度为F的沟槽开口，其形成单元C00及C10及相应的上层及下层触点、纳米管元件、及绝缘体的内侧壁，如上进一步所述。
接着，方法形成侧壁的垂直布线4762及4762’。垂直侧壁布线4762形成并连接纳米管元件4740-1的终端-触点4764与下层触点3630-1的终端-触点4766；垂直侧壁布线4762’形成并连接纳米管元件4740-2的终端-触点4764’与下层触点3630-2的终端-触点4766’。
接着，方法完成沟槽形成(蚀刻)至绝缘体3403的表面。
接着，方法用例如TEOS的绝缘体填充沟槽开口并平面化表面，以完成沟槽填充物4769。
接着，方法形成(蚀刻)宽度为F的沟槽开口，其形成单元C00及C10及相应的上层及下层触点、纳米管元件、及绝缘体的外侧壁，如上进一步所述。
接着，方法形成侧壁的垂直布线4776及4776’。垂直侧壁布线4776形成并连接纳米管元件4740-1的终端-触点4779与上层触点4750-1的终端-触点区域4778；垂直侧壁布线4776’形成并连接纳米管元件4740-2的终端-触点4779’与上层触点4850-2的终端-触点区域4778’。
接着，方法完成沟槽形成(蚀刻)至绝缘体3403的表面。
接着，方法用例如TEOS的绝缘体填充沟槽开口，并平面化表面，以完成沟槽填充物4882及4882’。
接着，通过沉积及平面化位线层，方法在上层触点4750-1及4750-2的表面上分别定向蚀刻并形成位线触点5184C-1及5184C-2。
接着，方法图案化位线5184。
形成单元C00及C10的非易失性纳米管二极管对应于图13的非易失性纳米管二极管1300，每一单元C00及C10中各有一个。图51所示的截面5185的单元C00及C10对应于图29A中示意性示出的存储器阵列2910的相应单元C00及C10，而字线WL0及WL1及位线BL0对应于存储器阵列2910示意性示出的阵列线。
在制造了图51所示的截面5185之后，3D存储单元在X方向的边界通过同时沟槽蚀刻形成，沟槽用绝缘体填充及平面化。至上层触点的位线及位线触点接着被形成，以完成图52中的截面5185’(对应于图51的截面5185)。
图52所示的截面5185’示出支持电路及互连3601及绝缘体3603，如以上参照图51进一步所述。截面5185’在X方向沿着字线WL0。
N+多晶硅区域3620-1’及3620-1”分别形成字线3610-1(WL0)及N多晶硅3625-1’及3625-1”之间的触点，以形成二极管阴极区域。下层触点3430-1’及3430-1”作为阳极，以分别形成肖特基二极管结3618-1’及3618-1”以及至纳米管元件4840-1’及4840-1”的触点。纳米管元件及下层触点之间的触点在图51中的相应截面5185中示出。
绝缘体4835-1’及4835-1’分别用于分离纳米管元件4840-1’及4840-1’，以避免电接触下层触点3630-1’及3630-1”。
保护性绝缘体4845-1’及4845-1”在纳米管元件上提供一保护区域，且还分别电气分离纳米管元件4840-1’及4840-1’，以避免电接触上层触点4850-1’及4850-1”。纳米管元件及上层触点之间的触点在相应截面5185中示出。
位线触点5184-1’及5184-1’分别将上层触点4850-1’及4850-1”连接至位线5184-1(BL0)及5184-2(BL1)。
图51及52所示的相应截面5185及5185’分别显示阳极-至-NT 3D存储器阵列具有水平取向的纳米管元件。纳米管沟道长度及沟道宽度(WSW-CH)对应于尺寸在X方向为1F而在Y方向为1F的NV NT二极管单元，以及相对应的位线及字线阵列线。截面5185为两个相邻的基于阳极-至-纳米管类型的非易失性纳米管二极管的单元在Y方向的截面，而截面5185’为两个相邻的基于阳极-至-纳米管类型的非易失性纳米管二极管的单元在X方向的截面。截面5185及5185’包括相对应的字线及位线阵列线。非易失性纳米管二极管在截面5185及5185’所示的每一单元中形成控向及储存元件，且每一单元具有1F乘1F的尺寸。相邻单元之间额间距为1F，因此单元周期在X与Y方向皆为2F。因此一个位占据的面积为4F2。在45nm技术节点，单元面积小于0.01um2。
图51及52所示的相应截面5185及5185’的制造方法对应于参照图48A-48BB描述的制造方法，除了N多晶硅及N+硅层的垂直位置是互换的。制造NV NT开关的制造方法是相同的。唯一的差异在于，当在截面5185及5185’中形成沟槽时，N多晶硅层在N+多晶硅层之前被蚀刻。
使用兼具有阳极-至-NT开关连接及阴极-至-NT开关连接及水平取向的自对准的终端接触的NV NT开关的NV NT二极管器件的非易失性存储器
图32示出制造一实施例的方法3200，该实施例具有两个互相堆叠的存储器阵列，并且在支持电路上的绝缘层上支持电路在绝缘层及堆栈阵列下方形成，且具有穿过绝缘层的通信装置。虽然方法3200相关于非易失性纳米管二极管1200及1300进一步描述如下，方法3200足以涵盖如上进一步所述的许多非易失性纳米管二极管的制造。还要注意，虽然方法3200以3D存储器实施例描述，方法3200还可用于形成基于被排列为逻辑阵列的NV NT二极管的3D 逻辑实施例，诸如当用于PLA、FPGA、以及PLD时具有逻辑支持电路(而非存储器支持电路)的NAND及NOR阵列。
图53示出3D透视图5300，包括双-高堆栈的三维阵列、下方阵列5302及上方阵列5304。下方阵列5302包括非易失性纳米管二极管单元C00、C01、C10、及C11。上方阵列5304包括非易失性纳米管二极管单元C02、C12、C03、及C13。字线WL0及WL1沿着X方向取向，而位线BL0、BL1、BL2、及BL3沿着Y方向取向且大致垂直于字线WL1及WL2。纳米管元件沟道长度LSW-CH是水平取向的，如3D透视图5300所示。单元C00、C01、C02及C03的截面如下在图54A进一步例示，而单元C00、C02、C12、及C10如下在图54B进一步例示。
通常，方法3210在半导体衬底之中及之上制造支持电路及互连。此包括具有漏极、源极、与栅极的NFET及PFET器件，其互连以形成存储器(或逻辑)支持电路。这种结构及电路可使用已知技术形成，其不在本文中描述。方法3210的一些实施例用于使用已知制造方法形成支持电路及互连5401层，作为截面5400及5400’(图54A及54B)的一部分，其中非易失性纳米管二极管控制及电路在支持电路及互连件5401层之中及之上制造。支持电路及互连5401类似于例如图47中的支持电路及互连3401及图51中的3601，但经过修改以容纳两个堆栈存储器阵列。注意，虽然在图54示出双-高堆栈的存储器阵列，可形成(制造)超过双-高3D阵列堆栈，包括但不限于例如4-高及8高堆栈。
接着，方法3210还用于制造包括平面化绝缘体的中间结构，在平面化绝缘体表面上具有互连装置及非易失性纳米管阵列结构，平面化绝缘体诸如图54A及54B中截面5400及5400’所示的绝缘体5403，并类似于图47中所示的绝缘体3403及图51中所示的绝缘体3601，但经修改以容纳两个堆栈存储器阵列。互连装置包括垂直取向的填充触点，或柱栓，用于互连在平面化绝缘体之下的半导体衬底之中及之上的存储器支持电路，且在该平面化绝缘体表面上方及之上具有非易失性纳米管二极管阵列。平面化绝缘体5403使用类似于图27B所示的方法2730的方法形成。穿过平坦绝缘体5403的互连装置(未在截面5400示出)类似于图28C所示触点2807并可用于将第一存储器阵列5410及第二存 储器阵列5420中的阵列线连接至相应的支持电路及互连5401。支持电路及互连5401及绝缘体5403形成存储器阵列支撑结构5405-1。
接着，类似于方法2740的方法3220被用于使用基于非易失性纳米管二极管阵列的二极管阴极-至-纳米管开关制造第一存储器阵列5410，非易失性纳米管二极管阵列类似于图47的截面4785及相应制造方法中所例示的非易失性纳米管二极管阵列。
接着，类似于图30B的方法3040的方法3230在第一存储器阵列5410的平坦表面上制造第二存储器阵列5420，但其使用基于非易失性纳米管二极管阵列的二极管阳极-至-纳米管开关，非易失性纳米管二极管阵列类似于图51的截面5185及相应制造方法中所例示的非易失性纳米管二极管阵列。
图54A示出截面5400，其包括第一存储器阵列5410及第二存储器阵列5420，两阵列共享公用字线5430。字线，例如5430在沟槽蚀刻期间被限定(蚀刻)，其中沟槽蚀刻在形成阵列5420时限定存储器阵列(单元)。截面5400示出字线中或X方向的组合的第一存储器阵列5410及第二存储器阵列5420，其具有共享字线5430(WL0)，四条位线BL0、BL1、BL2、及BL3，及相应的单元C00、C01、C02、及C03。阵列在X方向的周期为2F，其中F为技术节点(世代)的最小尺寸。
图54B示出截面5400’，其包括第一存储器阵列5410’及第二存储器阵列5420’，两阵列共享公用字线5430’及5432。字线5430’为字线5430的截面。字线，例如5430’及5432，可在沟槽蚀刻期间被限定(蚀刻)，沟槽蚀刻形成阵列5420’时限定存储器阵列(单元)在。截面5400’示出，位线中或Y方向的组合的第一存储器阵列5410’及第二存储器阵列5420’，其具有共享字线5430’(WL0)及5432(WL1)，两条位线BL0及BL2，以及相应的单元C00、C10、C02、及C12。阵列在Y方向的周期为2F，其中F为技术节点(世代)的最小尺寸。
因为在X与Y方向的2F周期，1个位的存储器阵列单元面积对阵列5410而言是4F2，。因为在X与Y方向的2F周期，1个位的存储器阵列单元面积对阵列5420而言为4F2。因为存储器阵列5420及5410是堆栈的，所以每个位的存储器阵列单元面积为2F2。如果四个存储器阵列(未示出)是堆栈的，则每个位的存储器阵列单元面积为1F2。
在一些实施例中，通过按需添加附加的布线层，以及钝化芯片及添加封装互连装置，方法3240使用工业标准制造技术完成半导体芯片的制造。
在操作中，图54A的存储器截面5400及图54B的相应存储器截面5400’对应于图33B所示的存储器截面3305及图33B’所示的相应存储器截面3305’的操作。存储器截面5400及相应存储器截面5400’的操作与相关于图33D所示波形3375描述的相同。
将共形导体沉积用作沟槽填充物的替代的形成沟槽侧壁布线的方法
图48G示出沟槽开口4857，其接着用导体4858填充，如图48H所示。沟槽侧壁布线接着形成，如进一步在图48A-48BB的制造方法中所述。
共形导体沉积可被用于替代沟槽填充物导体，以产生沟槽侧壁布线，如图55A-55F所示。图55A-55F所示的示例性制造方法基于美国专利5,096,849的变体(如图41A-41B所示)。
一些方法将共形导体层5510沉积于开口4857(图48G)中，如图55A所示，并形成沟槽开口5515。导体层材料的示例为元素金属，例如，Al、Au、W、Cu、Mo、Pd、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn、以及金属合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其它适合的导体，或导电氮化物，氧化物，或硅化物，例如，RuN、RuO、TiN、TaN、CoSix及TiSix。导体材料被形成至侧壁布线区域内，如以下进一步所述。因为布线距离很短，所以不必考虑所产生的沟槽侧壁布线的片电阻。
接着，方法用牺牲材料5520填充沟槽开口5515，如图55B所示。牺牲材料5520可为导体、半导体、或绝缘体。如果选择了绝缘体，则牺牲材料5520可由CMOS行业或封装行业中的任何已知的绝缘体材料形成，例如，例如SiO2、SiN、Al2O3、BeO、聚酰亚胺、PSG(磷硅玻璃)、光阻剂、PVDF(聚偏二氟乙烯)、溅镀玻璃、环氧树脂玻璃，以及其它介电材料。
接着，方法将(RIE)牺牲材料5520蚀刻至上层触点4850’及4850”的底部之下深度DZ10，如图55C所示，留下牺牲材料5520’。
接着，方法使用已知工业方法移除(蚀刻)共形的沟槽侧壁导体的暴露区域，如图55D所示，并留下牺牲材料5520’。
接着，方法使用已知工业方法移除(蚀刻)剩余的牺牲材料5520’，如图55E所示。
接着，方法RIE剩余的共形导体，以形成沟槽侧壁布线5535及5535’。然后，方法定向蚀刻剩余的半导体及金属层，以形成对应于图48L中侧壁布线4862及4862’的沟槽侧壁布线5535及5535’，并形成沟槽5550。
使用共形导体而非导体沟槽填充物沉积且如参照图55A-55F所述的制造方法可应用于参照图48A-48BB描述的制造方法，以形成图48Y所示的3D存储器截面4885及图48BB所示的3D存储器截面4885’。
使用共形导体沉积且如参照图55A-55F所述的制造方法也可用于形成图51所示的3D存储器截面5185及图52所示的3D存储器截面5185’。
非易失性纳米管区块
非易失性纳米管开关(NV NT开关)在美国专利申请No.11/280,786中详细地描述，而开关示例及操作在本申请中概述，如以上图3-11B所示。图3-6B示出水平取向的NV NT开关300、400、500、及600，而图7B示出垂直取向的NV NT开关750。这些开关通过厚度在例如范围0.5至10nm内的纳米管元件形成，纳米管元件接触金属端子(与位于图案化的纳米管元件的相反端的表面区域相接触)。
图26A及29A示出分别使用NT上阴极及NT上阳极类型非易失性纳米管二极管的基于非易失性纳米管二极管的存储器阵列及电路，如以上参照图12及13进一步所述。在每一技术节点F制造尽可能最高密度的存储器阵列是合乎需要的，其中F为最小技术节点光刻尺寸。如果每一单元为FxF且与相邻单元分离开尺寸F，则单元-至-单元周期为2F且针对技术节点F的最小单元面积为4F2。如果单个单元可存有超过一个位，或如果阵列可被互相堆叠，则有效存储单元可为例如2F2或1F2。
图28C示出截面2800”，其中NV NT二极管单元包括与水平取向纳米管相接触垂直取向二极管控向(选择)器件，该水平取向的纳米管在X方向大于最小特征尺寸F，因为位于纳米管元件2850相反端的水平放置的纳米管元件触 点延伸超出最小特征F。图28A及28B以及及31A、31B、及31C显示垂直取向纳米管，其具有与最小特征尺寸F兼容的底部及侧/顶部触点。
然而，即使是具有垂直取向纳米管，在一些实施例中缩减至小尺寸，例如技术节点F＝22nm(或更小的)可受纳米管元件的纳米管结构密度所限制，纳米管结构密度是在元件的宽度方向中可用的单个纳米管的数目。表达纳米管结构密度的另一个方式是测量如图38所示的空穴区域的大小。图39示出增加厚度的纳米管元件，以增加具有最小特征宽度F的器件的可用纳米管的数目，最小特征宽度F可为例如45nm、35nm、或22nm。图40示出高密度的存储单元，其中纳米管元件4050具有截面FxF。纳米管厚度决定沟道长度LSW-CH，其由纳米管开关4005的上层触点4065及下层触点4030之间的间隔所限定。上层触点也可被称为顶部触点而下层触点也可被称为底部触点。较厚的纳米管元件，例如纳米管元件4050可被称为非易失性纳米管区块。NV NT二极管阵列的制造使用NV纳米管区块，例如如以上在图40进一步示出以及如下参照图57、67及68进一步所述的具有上层及下层触点的纳米管元件4050，造成相对较简单的自对准的三维NV存储器阵列结构。
非易失性纳米管区块(“NV NT区块”)可被视为包括3-D体积纳米管结构的纳米管元件。术语NV NT区块用于区别相对较厚的纳米管元件与相对较薄的纳米管元件(例如图3-7B中所示的)。例如，NV NT区块的厚度在范围，例如从约10nm至200nm(或更大)、例如从约10至50nm内。藉此，区块的厚度通常基本上大于区块中的单个纳米管的直径，例如，至少大于单个纳米管直径10倍，形成3-D体积纳米管。相反，一些其它类型的纳米管元件相对较薄，例如具有大致等于纳米管直径本身的厚度(例如，约1nm)，形成单层。在许多实例中，相对较薄的元件可被称为本质上“2-D”(虽然在纳米级仪器下3-D特征当然可被观察到)。通常，相对较薄的纳米管结构以及相对较厚的NV NT区块(例如，厚度在宽泛范围内，例如从小于约1nm至200nm或更多)都包括纳米管网状物。
在许多实施例中，NV NT区块被成形、调整大小、及/或形成足够高密度，以使端子可在任何表面(多个表面)上接触区块，包括底部、顶部、侧面、以及端部，或任何表面的组合。形成区块的结构的大小及/或密度基本上防止端子通 过结构而彼此互相接触及短路。换言之，结构的大小及/或密度物理地使端子彼此分开。如以上相关于图38讨论地，确保形成NV NT区块的结构有足够高密度的一个方法控制结构内空穴大小的分布。如以下将更详尽地讨论地，NV NT区块的结构的密度可通过选择适当的沉积参数控制。例如，使用喷涂技术或通过使用旋涂以彼此涂布多层，形成结构的纳米管可被高密度地沉积。或者，如以下更详尽地描述地，更薄的层可通过例如在纳米管结构沉积期间或在纳米管结构沉积之后将牺牲材料结合至纳米管结构而形成。当端子被形成时，此牺牲材料基本上防止端子彼此接触，亦即，物理地使端子分离开。牺牲材料可在稍后被基本上移除，留下纳米管结构。纳米管结构不需要与其它实施例中一样高密度或厚，因为端子间已经形成为具有给定的物理间隔。
在一些实施例中，形成NV NT区块的纳米管结构内的许多纳米管基本上平行于其所设置的表面。在一些实施例中，如果纳米管被例如旋涂于表面上，至少有一些纳米管通常还可在给定方向横向地延伸，虽然其方位并不限于该方向。如果有另一层纳米管被旋涂于该层之上，则纳米管可通常在与前一层相同的方向或不同的方向上延伸。附加地，虽然附加层的许多纳米管通常也将平行于表面，但有一些纳米管可向下弯曲以填充前一纳米管层中的空穴。在其它实施例中，如果纳米管被例如喷涂于表面上，则纳米管将通常平行于其所设置的表面，虽然他们可在横向方向相对于彼此具有通常随机的方位。在其它实施例中，纳米管可随机地向所有方向延伸。
在许多实施例中，NV NT区块具有厚度或高度，其在其一个或多个横向尺寸的数量级上。例如，如以下更详尽地所述，NV NT区块的一个或更多尺寸可由光刻所限定，而一个尺寸由形成NV NT区块的纳米管结构的沉积状态厚度所限定。光刻限定尺寸随技术节点(F)缩减，使得能制造具有最小横向尺寸为约F的器件，例如，约65nm(针对F＝65nm)、约45nm(针对F＝45nm)、约32nm(针对F＝32nm)、约22nm(针对F＝22nm)、或以下。例如，针对F＝22nm，NV NT区块可具有尺寸为约22nmx22nmx35nm，假设形成NV NT区块的纳米管结构为约35nm厚。其它尺寸及厚度是可能的。取决于端子的排列以及形成NV NT区块的纳米管结构的厚度与沉积状态的特性，端子之间的距离(即开关沟道长度)可由NV NT区块的光刻限定尺寸限定。或者，端子之间的距离 可由形成NV NT区块的结构的厚度限定，其在一些情况下可以是亚光刻的(sub-lithographic)。或者，开关沟道长度可通过提供端子的一排列方式限定，该排列方式不直接地相关于NV NT区块本身的尺寸，而是通过图案化端子，以具有彼此分离开特定距离的特征。通常，如以下更详尽地描述地，NV NT区块使所制造的开关元件具有至少下降至1F2的面积。
注意，“NV NT区块”不必是方形的，例如，所有尺寸大致相等的体积，或甚至具有平行边，尽管一些实施例将具有这些特征。例如，在特定实施例中，限定于最小尺寸的掩模层的形状可能具有圆角，致使所绘的方形形状在制造状态时可能是大致圆形的，或可能通常为方形但具有圆角特征。大致圆形的掩模层造成大致圆柱形的非易失性纳米管元件，在本发明中其亦称为NV NT区块。因此，如果用于限定沟槽边界的掩模层为FxF方形，则图40的截面4000所示出的纳米管元件4050可具有制造状态的方形截面FxF，如以下图57A中进一步所示。或者，截面4000的纳米管元件4050可具有直径大致为F、制造状态为大致圆形的截面，且作为圆柱状NV NT区块元件的一部分，如以下图57A’中进一步所示。
单个NT-至-NT重迭区域的大小被估计为介于0.5x0.5nm至10x10nm之间，这低于可用的SEM分辨率限制。图3示出NV NT开关300，其对应于图6A及6B所示的NV NT开关600/600’。参照图6A，NV NT开关600处于ON状态，致使施加至端子620的电压通过处于电气连续ON状态(如SEM电压对比图所示)的具有NV NT网状物的图案化纳米管元件630被传送至端子610。图6B示出对应于NV NT开关600但处于OFF状态的NV NT开关600’。处于OFF状态，图案化纳米管元件630形成处于电气不连续状态的NV NT网状物，且不电连接端子610及620。图6B的NV NT开关600’的SEM电压对比图示出图案化纳米管元件630，其中图案化纳米管元件区域630’被电连接至端子620(亮的区域)，而图案化纳米管元件区域630”被电连接至端子610’(暗的区域)，但是其中图案化的纳米管元件区域630’及630”未电连接至彼此。因为图案化纳米管元件区域630’及630”之间的NV NT网状物的电气不连续性，施加至端子620的电压未到达端子610’，因此端子610’是暗的。注意，端子610’与端子610相同，除了其未电连接至NV NT开关600’的端子620之外。虽然 NV NT网状物的电气不连续性根据区域630’的亮部分及区域630’的暗部分是可观察到的，但是形成NV NT网状物的各个纳米级NV NT开关由于SEM分辨率限制是无法观察到的。
在操作中，如以上在图9A-9B进一步示出地且具有图11A-11B所示的测试电压及定时，开关300在ON及OFF状态之间切换。在ON状态中，在读取操作期间测量的电阻是近-欧姆的。如上参照图49及50以及如下参照图56A-65进一步所述的以各种厚度及端子(触点)配置制造的NV NT元件，在施加类似于图11A-11B的测试条件时产生类似于图9A-9B所示的电气开关特性。纳米管元件开关显然对于几何结构的变化相对较不敏感，可能的例外是在较短开关沟道长度LSW-CH上以较低电压操作，如图10所示。
以下，图56A-56F及57A-57C在三维透视图中进一步示出各种相对较薄的NV纳米管元件及相对较厚的NV纳米管元件(NV NT区块)，且具有各种端子触点位置配置。
图58A-65示出使用各种非易失性纳米管元件制造的非易失性开关，及相应的所测量的电气开关特性。这些非易失性纳米管元件及端子触点配置对应于图56A-56F及57A-57C。
图66A-66C示出各种制造各种非易失性纳米管区块的方法，诸如图40、47、49、56A-56F、57A-57C、及58A-65所示的。
图67及68A-68I示出制造存储单元的结构及方法，如以上相关于图40中截面4000所述。图67及68A-68I相关于NT上阴极NV NT二极管配置进行描述。图69及70示出基于阳极-至-NT NV NT二极管配置的存储单元的结构。
图71及72A-72B示出基于3-D NV NT二极管的单元的2-高堆栈阵列，包括共享阵列线(例如共享字线)。图73及74示出基于3-D NV NT二极管的单元的2-高堆栈阵列，其不共享阵列线(例如共享字线)。
图75及76A-76D示出基于3-D NV NT二极管的结构及相应的简化制造方法。简化制造方法使4、8、16及更多数目的层的多层阵列成为可能，如图77所示的透视图所示出的。
制造具有非易失性纳米管区块、不同端子位置的NV NT开关，以及其开关特性
图56A的3-D透视图所示的NV NT开关5600A，显示具有相对较薄的(例如，约0.5至小于10nm)非易失性纳米管元件5602A及顶部触点位置5605A及5607A的一NV NT开关。触点位置示出端子(未显示)接触纳米管元件5602A的表面的位置。NV NT开关5600A对应于图3所示的NV NT开关300，其中纳米管元件5602A对应于纳米管元件330，触点位置5605A对应于端子310的位置，而触点位置5607A对应于端子320的位置。
图56B的3-D透视图所示的NV NT开关5600B显示一NV NT开关，其具有薄的非易失性纳米管元件5602B及底部触点位置5605B及5607B。触点位置示出端子(未示出)接触纳米管元件5602B的表面的位置。NV NT开关5600B对应于图5所示的NV NT开关500，其中纳米管元件5602B对应于纳米管元件530，触点位置5605B对应于端子510的位置，以及触点位置5607B对应于端子520的位置。
图56C的3-D透视图所示的NV NT开关5600C显示一NV NT开关，其具有薄的非易失性纳米管元件5602C及顶部触点位置5605C及底部触点位置5607C。触点位置示出端子(未示出)接触纳米管元件5602B的表面的位置。NVNT开关5600C将顶部及底部触点组合于同一纳米管元件。
图56D的3-D透视图所示的NV NT开关5600D显示一NV NT开关，其具有NV NT区块(厚NV NT元件)5610及触点位置5612及5614。NV NT开关5600D对应于分别具有如下参照图58A-58D及59进一步描述的结构及电气开关结果的NV NT开关5800/5800’/5870。在所示出的实施例中，相对应的开关5800被缩减尺寸至用于光刻限定横向尺寸的技术节点。例如，针对此实施例技术节点F＝22nm可提供约22nm的开关沟道长度，以及约22nm的宽度。如以上所讨论地，在许多实施例中，将开关沟道长度制造成尽可能地小，例如，小至技术节点所允许的是合乎需要的，虽然在其它实施例中更大的沟道长度可能会是所期望的。NV NT区块的厚度限定了开关5600D的高度，其在特定实施例中为约10nm，虽然如他处所讨论地其它厚度是可能的。图56D中的触点位置5612包括侧触点位置5612-1及5612-2、顶部触点位置5612-3、及终端触 点位置(不可见)，并对应于图58A-58D中的触点5830-1及5830-2。触点位置5614包括侧触点位置5614-1、第二侧触点位置(不可见)、顶部触点位置5614-2、及终端触点5614-3，并对应于触点5840-1及5840-2。
图56E的3-D透视图所示的NV NT开关5600E显示一NV NT开关，其具有NV NT区块5620及终端-触点位置5622及5625。NV NT区块5620对应于纳米管元件4910，终端-触点位置5622对应于终端-区域触点4965，而终端-触点位置5625对应于终端-区域触点4960，如上相关于图49所示的NV NT开关4900进一步所述。开关操作在图50中示出。还如下相关于图60A-60C所示的NV NT开关6000/6000’/6050进一步所述，NV NT区块5620对应于纳米管元件6010，终端-触点位置5622对应于终端-区域触点6040，而终端-触点位置5625对应于终端-区域触点6030。电气开关特性参照图61进行描述。
图56F的3-D透视图所示的NV NT开关5600F显示一NV NT开关，其具有NV NT区块5630、底部触点位置5632、以及组合的终端-触点位置5634(包括组合的终端-触点位置5634-1及顶部触点位置5634-2)。NV NT开关5600F对应于如下参照图62A-62B进一步描述的NV NT开关6200/6200’。NV NT区块5630对应于NV NT区块6210，底部触点位置5632对应于底部触点6230，而组合的终端触点位置5634-1及顶部触点位置5634-2分别对应于组合的终端触点6240-1及6240-2。电气开关特性参照图63A-63B进行描述。
图57A的3-D透视图所示的NV NT开关5700A显示一NV NT开关，其具有NV NT区块5710及底部触点位置5715及顶部触点位置5720。NV NT开关5700A对应于NV NT开关6400/6400’/6450，其结构及电气开关结果如下参照图64A-64C及65分别进一步描述。NV NT区块5710对应于NV NT区块6410，底部触点位置5715对应于底部触点6427，而顶部触点位置5720对应于图64B所示的顶部触点6437。开关6400的开关结果示出，尽管NV NT区块为例如35nm的给定厚度，但顶部触点-至-底部触点没有短路。
如果在制造时使用FxF掩模层，则NV NT开关5700A还对应于图40所示的纳米管元件4050。图57A’的3-D透视图所示的NV NT开关5700A’形成有大致圆形的直径为F的掩模层，其通过掩模层中绘示图的圆角化造成，如以上进一步所述。NV NT区块5710’的形状大致为圆柱状，其具有圆形的直径 为约F的截面以及底部触点位置5715’及顶部触点位置5720’。截面4000中的相应二极管区域与纳米管元件4050同时形成，且可具有方形截面FxF或圆形具有直径为约F的截面。换言之，形成截面4000中储存单元的3-D NV NT二极管形成NVNT区块开关在控向(选择)二极管顶部的堆栈，该堆栈的截面形状是大致方形或大致圆形的。
如以上相关于图38所示纳米管层3800进一步描述的大小及数目足够小的空穴区域可用于制造如下在图64A-64C中进一步示出的NV NT区块6410，而无短路在分隔开例如约35nm的给定距离的底部触点5425及顶部触点6435之间。NV NT区块6410对应于在图57A的3-D透视图中示出的NV NT区块5710。
图57B示出显示NV NT开关5700B的3-D透视图，其中区块5730中底部触点位置5735及顶部触点位置5740之间的间隔相较于图57A所示的相应触点位置之间的相应间隔更小。区块体积也被加以阴影，显示其与区块5710不同地制造。制造差异之处将如下参照图66A-66C进一步描述。然而，将提供显著差异的简短概括。参照图56A-56F、图57A及图57A’、及以上进一步示出的相应附图描述的NV NT区块，可使用碳纳米管制造，该碳纳米管由水性或非水性溶剂中的CMOS兼容、无痕量金属的标准分散体沉积，如所结合的专利参考文献中更详尽所述。这种纳米管元件层可使用旋涂技术或喷涂技术沉积。图57B所示的区块5730可用溶解于例如NMP或环己酮的有机溶剂的牺牲聚合物(例如聚碳酸丙烯酯)制造，如下参照图66A-66C进一步所述。顶部端子被形成为与顶部触点区域5740相接触。在NV NT区块5730结构中存在牺牲聚合物，使得顶部及底部触点能够被制造得相对较靠近，例如小于约35nm、例如约22nm或更小、例如约10nm(例如，约10-22nm)。在图案化及绝缘之后，或在绝缘之前，在蒸发温度范围例如200至400℃，牺牲聚合物(例如聚碳酸丙烯酯)通过一绝缘层被蒸发，基本上没有留下残余物。图57B’所示的NV NT开关5700B’显示牺牲聚合物材料移除之后(例如，在蒸发之后)的区块5730’，且具有底部触点区域5735’及顶部触点区域5740’。NVNT区块5730B’类似于NV NT区块5700A，除了顶部及底部触点区域可更紧密地设置之外。
图57C示出显示NV NT开关5700C的3-D透视图，其中NV NT区块5750包括阴影区域，显示NV NT区块5750在单个纳米管之间包括附加材料，如以下参照图66A-66C进一步所述。底部触点区域5755在NV NT区块5750沉积之前形成，而顶部触点区域5760在NV NT区块5750沉积之后形成。此附加材料可提升NV NT区块5750的性能特性。这种附加材料可为聚合物，例如聚碳酸丙烯酯，不会被蒸发且会残留成为NV NT区块5750结构的一部分。或者，聚碳酸丙烯酯可被蒸发，如图57B’所示，且NV NT区块5730’接着在顶部触点形成之前用多孔性介电材料填充，以提升NV NT开关5700C的开关特性。
制造具有缩减至技术节点的非易失性纳米管区块尺寸的NV NT开关
图58A示出NV NT开关5800的俯视图，而图58B示出对应于图58A所示截面Z1-Z1’的截面5800’。在特定实施例中，衬底5820上的非易失性纳米管区块5810具有约800nm的整体尺度，约24nm的宽度，以及约10nm的厚度。如上所讨论地，截面尺寸通常由技术节点决定，然而垂直于截面的厚度尺寸可能不会对应于技术节点。端子5825在终端-触点(终端-区域触点)5830-1及顶部触点5830-2接触NV NT区块5810。还使用侧触点(未示出)，如图56D的相应3-D示图所示。端子5835在终端-触点5840-1及顶部触点5840-2接触NV NT区块5810。还使用侧触点(未示出)，如图56D的相应3-D示图所示。NV NT开关5800/5800’沟道长度LSW-CH由端子5825及5835的间隔决定，其为例如约22nm。开关沟道宽度WSW-CH为例如约24nm，且由蚀刻决定。膜厚HSW-CH在沉积时为例如约10nm。区块5810的电气性能由NV NT网状物部分地决定，在一些实施例中该NV NT网状物被包含于约22nm(LSW-CH)x24nm(WSW-CH)x10nm(HSW-CH)的体积中，并对应于用尺寸缩减至技术节点F 22nm的NV NT区块形成的NV NT开关。在此例中，端子5825及5835使用Ti/Pd形成，然而端子可使用各种触点及互连元素金属形成，例如Ru、Ti、Cr、Al、Al(Cu)、Au、Pd、Pt、Ni、Ta、W、Cu、Mo、Ag、In、Ir、Pb、Sn、以及金属合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其它适合的导体，或导电氮化物，氧化物，或硅化物，例如，RuN、RuO、TiN、TaN、CoSix及TiSix。衬底5820 可以是绝缘体(例如陶瓷或玻璃)、具有绝缘表面的半导体、具有绝缘表面的金属、或有机的刚性的或柔性的衬底。
图58C示出钝化之前的示例性非易失性纳米管开关5850的SEM图，且对应于图58A及58B所示的非易失性纳米管开关5800/5800’。非易失性纳米管开关5850包括对应于NV NT区块5810的NV NT区块5855，对应于端子5825的端子5860，对应于端子5835的端子5865，以及对应于衬底5820的衬底5868。非易失性纳米管开关5850被制造，其端子-至-端子沟道长度LSW-CH为21.9nm、沟道宽度WSW-CH为24.4nm，如图58C所示，而厚度为约10nm(未在图58C示出)。图58D示出用于形成NV NT区块5855的纳米管层5875的SEM图。纳米管层5875使用水性溶剂中的纳米管18旋涂沉积而沉积，且具有四点探针(four point probe)电阻测量值150欧姆。纳米管层5875的SEM无法解析单个纳米管，其取决于纳米管类型例如SWNT、DWNT以及MWNT，或其组合通常直径在范围约0.5nm至约10nm内。SEM图中的纳米管显然远大于其实际直径。纳米管层5875使用半导体及金属-类型纳米管形成。
非易失性纳米管开关5850的实验测试结果由图59的曲线5900示出。非易失性纳米管开关5850的100个ON/OFF循环周期的开关结果，显示大部分ON电阻值5910处于范围50千欧至75千欧内，而OFF电阻值5920大于500兆欧。实验测试类似于如上参照图11A-11B进一步所述的测试。
制造具有终端触点的非易失性纳米管区块的NV NT开关
图60A示出NV NT开关6000的俯视图，而图60B示出对应至图60A所示截面Z2-Z2’的截面6000’，其包括只具有终端触点的NV NT区块6010。衬底6020上的非易失性纳米管区块6010还包括保护性绝缘体6015。在一示例性实施例中，保护性绝缘体6015为厚度为100nm，及大小为250nmx250nm的SiO2氧化物，虽然通常可使用其它尺寸及绝缘材料。保护性绝缘体6015可被用作掩模层，以将NV NT区块6010图案化至期望尺寸，在所示实施例中为例如，250x250nm的横向尺寸。NV NT 6010具有给定的厚度，例如约50nm。端子6025在终端-触点(终端-区域触点)6030接触NV NT区块6010。端子6035在终端-触点6040接触NV NT区块6010。在图60A及60B所示的实施例中， NV NT开关沟道长度LSW-CH及WSW-CH直接相关于NV NT区块6010的横向尺寸，例如使用以上提供的示例区块尺寸皆为约250nm。端子6025及6035在制造状态重迭保护性绝缘体6015，然而重迭区域基本上对电气操作不具有影响。NV NT开关5600E为图56E中对应于图60A及60B中NV NT开关6000/6000’的3-D表示，其具有对应于NV NT区块6010的NV NT开关5620。区块6010的电性能由NV NT网状物决定，该NV NT网状物包含于区块的体积中，例如使用以上提供的示例尺寸为约250nm(LSW-CH)x250nm(WSW-CH)x50nm(HSW-CH)。在此例中，端子6025及6035使用Ti/Pd形成，然而，端子可使用各种触点及互连件元素金属形成，例如Ru、Ti、Cr、Al、Al(Cu)、Au、Pd、Pt、Ni、Ta、W、Cu、Mo、Ag、In、Ir、Pb、Sn、以及金属合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其它适合的导体，或导电氮化物，氧化物，或硅化物，例如，RuN、RuO、TiN、TaN、CoSix及TiSix。衬底6020可以是绝缘体(例如陶瓷或玻璃)、具有绝缘表面的半导体，具有绝缘表面的金属，或有机的刚性的或柔性的衬底。
图60C示出钝化之前的非易失性纳米管开关6050的SEM图，且对应于图60A及60B所示的非易失性纳米管开关6000/6000’。非易失性纳米管开关6050包括NV NT区块6010(在此俯视图中不可见)，保护性绝缘体6055的暴露部分对应于保护性绝缘体6015，端子6065及突出(overhang)区域6060对应于端子6025、端子6075，突出区域6070对应于端子6035，而衬底6080对应于衬底6020。非易失性纳米管开关6050被制造为其端子-至-端子沟道长度LSW-CH为约250nm、沟道宽度WSW-CH为约250nm、且厚度约50nm(未在图60C示出)。
NV NT开关6000/6000’对应于如上参照图49进一步所述的NV NT开关4900，但提供更详细的NV NT开关结构，包括SEM图。NV NT区块6010对应于纳米管元件4910，保护性绝缘体6015对应于保护性绝缘体4935、端子6025及6035分别对应于端子4940及4950，除了端子6025及6035还包括重迭保护性绝缘体6015的区域之外。终端触点(终端-区域触点)6030及6040分别对应于终端-区域触点4960及4965，而衬底6020对应于绝缘体4920及衬底4930的组合。
只具有终端-区域触点的纳米管开关6050的实验ON/OFF开关测试结果对应于NV NT开关4900的电特性，如上相关于图50所示曲线5000进一步所述。非易失性纳米管开关4900的100个ON/OFF循环周期的开关结果显示大部分ON电阻值处于范围10千欧至100千欧内，有一部分的ON电阻值为800千欧，如电阻值5010所示，而OFF电阻值处于范围500兆欧至100G欧内，如电阻值5020所示。在少数实例5030中，ON电阻值大于100兆欧。处于ON状态中的NV NT开关6050的I-V特性由图61中的曲线6100示出，显示近-欧姆ON电阻特性。
制造具有底部及终端/顶部触点的非易失性纳米管区块的NV NT开关
图62A示出NV NT开关6200的俯视图，而图62B示出对应于图62A所示截面Z3-Z3’的截面6200’。在一个实施例中，衬底6220上的非易失性纳米管区块6210的尺寸为约100x80nm的截面且高为50nm，虽然其它尺寸也是可能的。底部端子6225形成底部触点6230，而端子6235形成组合的终端触点6240-1及顶部触点6240-2。底部触点6230及顶部触点6240-2重迭约150nm。NV NT开关6200沟道长度LSW-CH并未在此配置中妥善限定，因为端子6225及6235放置成接触NVNT区块6210。开关6200在图56F所示的相应3-D透视图中示出，其中NV NT区块5630对应于NV NT区块6210，底部触点位置5632对应于底部触点6225，终端触点位置5634-1对应于终端触点6240-1，而顶部触点位置5634-2对应于顶部触点6240-2。在此例中，端子6225及6235使用Ti/Pd形成，然而，端子可使用各种触点及互连元素金属而形成，例如Ru、Ti、Cr、Al、Al(Cu)、Au、Pd、Pt、Ni、Ta、W、Cu、Mo、Ag、In、Ir、Pb、Sn、以及金属合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其它适合的导体，或导电氮化物，氧化物，或硅化物，例如，RuN、RuO、TiN、TaN、CoSix及TiSix。衬底6220可以是绝缘体(例如陶瓷或玻璃)、具有绝缘表面的半导体、具有绝缘表面的金属、或有机的刚性的或柔性的衬底。
纳米管开关6200/6200’的实验ON/OFF开关测试结果相关于图63A所示的曲线6300及图63B所示的曲线6350描述。测试条件类似于如上参照图11A-11B进一步所述的；写0对应于擦除，而写1对应于编程。曲线6300测 试施加一个写0电压脉冲6伏，一个写1电压脉冲6V，并在每一ON/OFF循环测量ON电阻，达100个循环。ON电阻值6310处于120千欧至1兆欧范围内而OFF电阻值6320超过100兆欧。在两个实例中，ON电阻值6330超出1G欧，显示切换至ON状态失败。曲线6350测试施加一个写0电压脉冲6伏，五个写1电压脉冲6V，并在每一ON/OFF循环测量ON电阻，达100个循环。ON电阻值6360处于130千欧至1兆欧范围内而OFF电阻值6370超过800兆欧。在一个实例中，ON电阻值6380超出1G欧，显示开关至ON状态失败。
制造具有顶部及底部触点的非易失性纳米管区块的NV NT开关
图64A示出NV NT开关6400的俯视图，而图64B示出具有顶部及底部触点的NV NT区块6410的截面6400’(对应于图64A所示截面Z4-Z4’)。非易失性纳米管区块6410在衬底6420上的绝缘体6415的表面上形成，并重迭嵌入绝缘体6415中的底部端子6425，以形成底部触点6427。底部端子6425用厚度为25nm的Ti/Pd形成。端子6425的水平尺寸是非关键的。NV NT区块6410可由大纳米管结构6410’蚀刻。在一个实施例中，绝缘体6430为约50nm厚、宽度WINSUL(W绝缘体)为约200nm的SiO2氧化物，并重迭一部分的纳米管结构6410’。其它实施例可具有其它适合绝缘体，其具有其它适合尺寸。宽度WTOP CONTACT(W顶部触点)为例如100nm的顶部端子6435重迭一部分的绝缘体6430并延伸超出绝缘体6430以重迭一部分超出绝缘体6430边缘的纳米管结构6410’，以形成具有尺寸C1及C2的顶部触点区域6440并形成顶部触点6437。由顶部端子6435、绝缘体6430、及纳米管结构6410’限定的边界外的纳米管结构6410’的暴露区域6445使用纳米管蚀刻技术蚀刻(在所结合的参考文献中描述)，以形成NV NT区块6410。NV NT区块6410的ON/OFF开关大部分发生于由顶部触点区域中的尺寸C1及C2限定的区域，该顶部触点区域将顶部触点6437形成于底部触点6427上。顶部触点6437及底部触点6427分离开NV NT区块6410的厚度，其在一个示例中为约35nm，虽然其它厚度是可能的。在一个实施例中，C1大致在范围40至80nm内而C2为约100nm。在ON及OFF状态之间切换的一部分NV NT网状物大部分介于顶部及底部触点6437及6427之间，这些触点分别具有大致的尺寸，例如使用以上提供的示例 尺寸为约100x40x35nm的NV NT区块6410的体积(有一些尺寸在图64A-64C不可见)。沟道长度LSW-CH是顶部及底部触点之间的距离，在一个实施例中为约35nm。图57A所示的NVNT开关5700A是对应于图64A及64B中的NV NT开关6400/6400’的3-D表示，其具有对应于NV NT区块6410的NV NT区块5710。底部触点位置5715对应于底部触点6427，而顶部触点位置6720对应于顶部触点6437。区块6410的电气性能由NV NT网状物决定，该NV NT网状物大部分包含于约100nmx40nmx35nm的体积内，如以上使用示例尺寸进一步所述。在此例中，端子6425及6435使用Ti/Pd形成，然而，端子可使用各种触点及互连件元素金属形成，例如Ru、Ti、Cr、Al、Al(Cu)、Au、Pd、Pt、Ni、Ta、W、Cu、Mo、Ag、In、Ir、Pb、Sn、以及金属合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其它适合的导体，或导电氮化物，氧化物，或硅化物，例如，RuN、RuO、TiN、TaN、CoSix及TiSix。绝缘体64156430可以是SiO2、AL2O3、SiN、聚酰亚胺，以及其它兼容绝缘体材料。衬底6420可以是绝缘体(例如陶瓷或玻璃)、具有绝缘表面的半导体，具有绝缘表面的金属、或有机的刚性的或柔性的衬底。
图64C示出刚好在最终蚀刻及钝化之前的非易失性纳米管开关6450的SEM图，其对应于图64A及64B所示的非易失性纳米管开关6400/6400’。最终蚀刻限定区块6410的尺寸。非易失性纳米管开关6450显示：刚好在NVNT区块6410形成之前绝缘体6455的暴露部分对应于绝缘体6415，在最终蚀刻之前纳米管结构6460对应于纳米管结构6410’，绝缘体6465对应于绝缘体6430，顶部端子6470对应于顶部端子6435，而顶部触点区域6475对应于顶部触点区域6440。非易失性纳米管开关6450被制造为其沟道长度LSW-CH为约35nm，对应于顶部及底部触点之间的NV NT区块的厚度。
非易失性纳米管开关6450的100个ON/OFF循环周期的开关结果的曲线6500在图65示出。ON电阻值6510显示大部分ON电阻值处于范围100千欧至1兆欧内，而OFF电阻值6520为约1G欧或更高。测试条件类似于如上参照图11进一步所述的；写0对应于擦除而写1对应于编程。图65所示的曲线6500使用一个7伏写0脉冲，五个6伏写1脉冲，且在ON及OFF状态之间切换NV NT开关达100循环。重迭的顶部及底部触点之间没有观察到短路。
将NV NT区块用作开关元件的NV NT开关，显示涵盖宽泛范围的水平尺寸，例如从22nm至300nm的制造器件的ON/OFF切换，且接触方案包括底部、顶部、终端、及侧触点的多种组合。NV NT区块可被用于多种集成方案，以形成各种各样的基于三维非易失性纳米管二极管的存储器阵列。例如，图40所示的截面4000显示被称为纳米管元件4050的NV NT区块，其具有顶部触点(称为上层触点4065)及底部触点(称为下层触点4030)，形成非易失性纳米管开关4005。图47所示的截面4785显示NV NT区块具有被称为纳米管元件4740-1的终端触点，其具有终端触点4779及4764，且纳米管元件4740-2具有终端触点4779’及4764’。
NV NT区块的灵活性使得集成于各种结构及产品应用成为可能。例如，使用NV NT区块形成的NV NT开关可被用作结构及电路中的可缩放的非易失性纳米管开关，例如美国专利临时申请No.60/836,343中所述的结构及电路。此外，使用NV NT区块形成的NV NT开关可被用于存储器阵列，例如美国专利申请No.11/280,786及11/274,967中所述的存储器阵列。此外，使用NV NT区块形成的NV NT开关可被用于非易失性阴影闩锁，以形成逻辑电路中使用的缓存器堆(register files)，例如美国专利申请No.11/280,599中所述的缓存器堆。使用NV NT区块形成的这些可缩放的NV NT开关可被用于替代DRAM单元中的堆栈电容器，以建立较不复杂的可缩放的非易失性储存结构。
使用非易失性纳米管区块的NV NT开关的制造方法
由分散于水性或非-水性溶液中的CNT(碳纳米管)沉积及图案化一层或多个CNT层的碳纳米管(CNT)的方法的一些实施例，可用于制造非易失性纳米管区块，如所结合的专利参考文献所述。这种NV NT区块的示例在图56D、56E、56F、57A及57A’的3-D示图中示出。这种方法可用于制造使用NV NT区块的非易失性纳米管开关，如以上参照图58A-65进一步所述。这种方法还可被使用于制造使用NV NT区块的3-D存储单元，例如图40所示的截面4000，其中纳米管元件4050为具有顶部及底部触点的NV NT区块，以及图47所示的截面4785，其中纳米管元件4740-1及4740-2具有终端触点的NVNT区块。
NV NT区块制造方法的一些实施例，可延伸至包括由分散在溶解于有机溶剂的牺牲聚合物的CNT沉积一CNT层(或多层)，如相关于图66A所示的制造方法6600A所述。这种方法在一些实施例中可被用以提升电气性能，例如可循环性(ON/OFF循环的次数)和/或使NV NT区块制造成为可能，例如，NV NT区块具有更佳紧密地设置的顶部及底部触点位置，如通过比较NV NT区块5730(图57B的3-D示图所示)与NV NT区块5710(图57A的3-D示图所示)所示出的。较短的NV NT开关沟道长度LSW-CH(对应于顶部-至-底部触点间隔)可降低NV NT开关操作电压，如以上参照图10进一步所述。牺牲聚合物可留在NV NT结构5730中(图57B的3-D示图所示)，或者通常在温度范围200℃至400℃可通过蒸发而从NV NT区块移除，如NV NT区块5730’(图57B’的3-D示图所示)所示出的。
NV NT区块制造方法的一些实施例还可延伸至包括添加性能增进材料，例如多孔性电介质，如相关于图66B中制造方法6600B及图66C中制造方法6600C描述。区块5750(图57C的3-D示图所示)示出NV NT区块结合有性能增进材料，例如多孔性电介质。
使用牺牲聚合物的非易失性纳米管区块的制造方法
图66A示出经提升NV NT区块的某些制造方法6600A。通常，方法6605例如用如上参照图27A-27B进一步所述的方法2710在半导体衬底之中及之外分离地制造支持电路及互连。示例性方法6605沉积并图案化半导体、金属、及绝缘层并在CNT层沉积之前形成结构。
接着，方法6608由溶解于有机溶剂的牺牲聚合物中的CNT分散体沉积一CNT层(或多层)。例如，牺牲聚合物聚碳酸丙烯酯(PPC)溶解于一种或更多种有机溶剂中，例如工业中可用的NMP或环己酮。聚碳酸丙烯酯性质的描述可在例如恩鲍瓦材料(Empower Materials，Inc)公司的参考技术数据中找到。虽然牺牲聚合物PPC被用于此例中，但还可使用其它牺牲聚合物，例如联合(Unity)牺牲聚合物及聚碳酸乙烯酯牺牲聚合物。在工艺中的此时，CNT层可被图案化，继续图66A中所示的制造流程1A。或者，附加的层可在图案化多个层(包括CNT层)之前被添加，继续图66A中所示的制造流程2A。示例性方法将首先相 关于CNT层图案化(制造流程1A)描述，并接着描述图案化包括CNT层的多个层(制造流程2A)的方法。
继续使用制造流程1A进行制造方法6600A的描述，接着，方法6610使用所结合专利参考文献中描述的纳米管蚀刻技术接着图案化(蚀刻)CNT层。在某些实施例中，方法包括基本上移除(例如，蚀刻)暴露区域中的牺牲聚合物，例如聚碳酸丙烯酯(PPC)。此移除可例如使用非等向性物理蚀刻，如Ar离子切割蚀刻；或反应性离子蚀刻(RIE)，包括O2等离子体；或两的组合进行。
接着，方法6612完成NV NT区块制造。这种方法包括沉积及图案化导体层，以形成与NV NT区块在顶部、侧、或终端区域、或其触点的组合相接触的端子，如例如图58A-58D所示。或者，此方法可包括沉积及图案化绝缘层，接着沉积及图案化导体层，如图60A-60C所示。
在工艺中的此时，结合有NV NT区块的NV NT开关已被形成，而方法6680使用已知的工业制造方法完成制造包括钝化及封装互连装置的芯片。封装的NV NT区块包括牺牲聚合物，如相关于区块5730(图57B的3-D示图所示)示出的。
或者，方法6615通过将晶片加热至范围为200C至400C的温度，可基本上移除(例如蒸发)牺牲聚合物，例如聚碳酸丙烯酯。在此例中，NV NT区块5730变成类似NV NT区块5730’(图57B’的3-D示图所示)，NV NT区块具有基本上只有由单个纳米管形成的CNT结构。
然后，方法6680使用已知的工业制造方法完成制造包括钝化及封装互连装置的芯片(，。封装的NV NT区块基本上不包括牺牲聚合物，如相关于区块5730’(图57B’的3-D示图)示出的。在工艺中的此时，使用制造流程1A的制造方法6600A结束。
在替代方案制造程序中，制造方法6600A包括制造流程2A，其使用方法6620沉积附加的制造层，该附加的制造层被添加至CNT层(或多层)(使用制造方法6608在先前步骤沉积)。
接着，方法6622图案化多个层(包括CNT层)。已知的工业方法移除(蚀刻)金属、绝缘体、及半导体层的暴露区域。CNT层蚀刻的示例性方法在所结合的专利参考文献中描述。一些方法移除(蚀刻)暴露区域中的牺牲聚合物，例如聚 碳酸丙烯酯(PPC)。示例性方法可包括非等向性物理蚀刻，如Ar离子切割蚀刻；或反应性离子蚀刻(RIE)，包括O2等离子体；或两的组合。
作为示例，图64A-64C所示的NV NT开关6400/6400’显示NV NT区块6410的形成，其将顶部触点(及端子)导体及绝缘层用作掩模，以移除(蚀刻)下层的CNT层。图40所示的截面4000也显示通过图案化在NV NT区块表面的附加层，形成称为纳米管元件4050的NV NT区块。然而，实质移除牺牲聚合物的暴露区域未在此两个示例中描述。
在工艺中的此时，结合有NV NT区块的NV NT开关已被形成，且方法6680使用已知的工业制造方法完成制造包括钝化及封装互连装置的芯片。封装的NV NT区块包括牺牲聚合物，如相关于区块5730(图57B的3-D示图所示)所示出的。
或者，方法6615通过将晶片加热至范围在200℃至400℃的温度，基本上移除(例如，蒸发)牺牲聚合物，例如聚碳酸丙烯酯。在此例中，NV NT区块5730变成类似于NV NT区块5730’(图57B’的3-D示图所示)，NV NT区块具有基本上只由单个纳米管形成的CNT结构。
然后，方法6680使用已知的工业制造方法完成制造包括钝化及封装互连装置的芯片。封装的NV NT区块基本上不包括牺牲聚合物，如相关于区块5730’(图57B’的3-D示图所示)示出的。在工艺中的此时，使用制造流程2A的制造方法6600A结束。
具有多孔性电介质的非易失性纳米管区块的第一制造方法
图66B示出经提升NV NT区块的制造方法6600B。通常，方法6605例如使用如上参照图27进一步所述的方法2710在半导体衬底之的中及之外制造支持电路及互连。方法6605沉积并图案化半导体、金属、及绝缘层并在CNT层沉积之前形成结构。
接着，方法6608由溶解于有机溶剂的牺牲聚合物中的CNT分散体沉积一CNT层(或多个层)。例如，牺牲聚合物聚碳酸丙烯酯(PPC)溶解于有机溶剂，例如工业中可用的NMP或环己酮。在工艺中的此时，制造流程的方法6600B可继续进行制造流程1B。或者，制造流程的方法6600B可继续进行制造流程 2B。示例性的制造方法6600B将首先相关于制造流程1B描述，接着描述相关于制造流程2A的制造方法。
使用制造流程1B继续制造方法6600B的描述，接着，方法6625使用所结合专利参考文献中描述的纳米管蚀刻技术接着图案化(蚀刻)CNT层。在一些实施例中，方法基本上移除(例如，蚀刻)暴露区域中的牺牲聚合物，例如聚碳酸丙烯酯(PPC)。示例性方法包括非等向性物理蚀刻，如Ar离子切割蚀刻；或反应性离子蚀刻(RIE)，包括O2等离子体；或两的组合。
接着，方法6628通过将晶片加热至范围为200℃至400℃的范围，基本上移除(例如，蒸发)牺牲聚合物，例如聚碳酸丙烯酯。在此例中，NV NT区块5730变成类似于NV NT区块5730’(图57B’的3-D示图所示)，NV NT区块具有基本上只由单个纳米管形成的CNT结构。
接着，方法6630形成性能增进材料，例如多孔性电介质。多孔性电介质可使用旋涂玻璃(SOG)及旋涂低-κ(low-κ)有机电介质形成，如Thanawala等人的文献“Reduction in the Efffective Dielectric Constant of Integrated InterconnectStructures Through an All-Spin-On Strategy”(可从美国加州桑尼维尔94089的霍尼韦尔国际公司的霍尼韦尔电子材料获得)中所述。或者，形成非易失性纳米管区块结构的单个纳米管可被共价地或非共价地衍生，以产生一修饰表面，如美国专利公开No.2006/0193093中所述，其包括共同发明人Bertin且其全部内容通过引用结合于此。衍生的单个纳米管可包括例如氧、氟、氯、溴、碘(或其它)原子，藉此形成包括性能提升目的的多孔性电介质的非易失性纳米管区块。
接着，方法6632完成NV NT区块制造。这种方法包括沉积及图案化导体层，以形成与NV NT区块在顶部、侧、或终端区域、或其触点的组合相接触的端子。在此例中，具有顶部及底部触点的封装的NV NT区块包括性能增进材料，例如多孔性电介质，如相关于区块5750(图57C的3-D示图所示)示出的。
在工艺中的此时，结合有NV NT区块的NV NT开关已被形成，且方法6680使用已知的工业制造方法完成制造包括钝化及封装互连装置的芯片。封装的NV NT区块包括性能增进材料，例如多孔性电介质，如相关于区块5750(图57C的3-D示图所示)示出的。
在替代方案制造工序中，制造方法6600B包括制造流程2B，其使用方法6635通过将晶片加热至范围在200℃至400℃内的温度，从CNT层基本上移除(例如，蒸发)牺牲聚合物，例如聚碳酸丙烯酯。
接着，方法6638形成性能增进材料，例如多孔性电介质。多孔性电介质可使用旋涂玻璃(SOG)及旋涂低-κ(low-κ)有机电介质形成，如Thanawala等人的文献“Reduction in the Efffective Dielectric Constant of Integrated InterconnectStructures Through an All-Spin-On Strategy”(可从美国加州桑尼维尔94089的霍尼韦尔国际公司的霍尼韦尔电子材料获得)中所述。或者，形成非易失性纳米管区块结构的单个纳米管可被共价地或非共价地衍生，以产生一修饰表面，如美国专利公开No.2006/0193093中所述。衍生的单个纳米管可包括例如氧、氟、氯、溴、碘(或其它)原子，藉此形成包括性能提升目的的多孔性电介质的非易失性纳米管区块。
接着，制造方法6640沉积添加至CNT层(或多个层)的附加制造层，例如使用工业制造方法沉积的导体、绝缘体、或半导体层。
接着，方法6642图案化多个层(包括CNT层)。已知的工业方法移除(蚀刻)金属、绝缘体、及半导体层的暴露区域。CNT层蚀刻的示例性方法在所结合的专利参考文献中描述。示例性方法使用蚀刻介电材料的已知工业方法移除(蚀刻)性能增进材料的暴露部分，例如多孔性电介质。
在工艺中的此时，结合有NV NT区块的NV NT开关已被形成，且方法6680使用已知的工业制造方法完成制造包括钝化及封装互连装置的芯片。封装的NV NT区块包括性能增进材料，例如多孔性电介质，如相关于区块5750(图57C的3-D示图所示)示出的。
具有多孔性电介质的非易失性纳米管区块的第二制造方法
图66C示出经提升NV NT区块的制造方法6600C。通常，方法6605例如使用如上参照图27进一步所述的方法2710，在半导体衬底之中及之外制造支持电路及互连。在一些实施例中，方法6605沉积并图案化半导体、金属、及绝缘层并在CNT层沉积之前形成结构。
接着，方法6650由水性或非-水性溶液中的CNT分散体沉积一CNT层(或多个层)，其被用于制造非易失性纳米管区块，如所结合的专利参考文献所述。在工艺中的此时，制造流程的方法6600C可继续进行制造流程1C。或者，制造流程的方法6600C可继续进行制造流程2C。示例性制造方法6600C将首先相关于制造流程1C描述，接着描述相关于制造流程2C的制造方法6600C。
使用制造流程1C继续制造方法6600C的描述，接着，方法6655使用所结合专利参考文献中描述的纳米管蚀刻技术接着图案化(蚀刻)CNT层。
接着，方法6658形成性能增进材料，例如多孔性电介质。多孔性电介质可使用旋涂玻璃(SOG)及旋涂低-κ(low-κ)有机电介质形成，如Thanawala等人的文献“Reduction in the Efffective Dielectric Constant of Integrated InterconnectStructures Through an All-Spin-On Strategy”(可从美国加州桑尼维尔94089的霍尼韦尔国际公司的霍尼韦尔电子材料获得)中所述。或者，形成非易失性纳米管区块结构的单个纳米管可被共价地或非共价地衍生，以产生一修饰表面，如美国专利公开No.2006/0193093中所述。衍生的单个纳米管可包括例如氧、氟、氯、溴、碘(或其它)原子，藉此形成包括性能提升目的的多孔性电介质的非易失性纳米管区块。
接着，方法6660完成NV NT区块制造。这种方法包括沉积及图案化导体层，以形成与NV NT区块在顶部、侧、或终端区域、或其触点的组合相接触的端子。在此例中，具有顶部及底部触点的封装的NV NT区块包括性能增进材料，例如多孔性电介质，如相关于区块5750(图57C的3-D示图所示)示出的。
在工艺中的此时，结合有NV NT区块的NV NT开关已被形成，且方法6680使用已知的工业制造方法完成制造包括钝化及封装互连装置的芯片。封装的NV NT区块包括性能增进材料，例如多孔性电介质，如相关于区块5750(图57C的3-D示图所示)示出的。
在替代方案制造工序中，制造方法6600C包括制造流程2C，其使用方法6665以形成性能增进材料，例如多孔性电介质。多孔性电介质可使用旋涂玻璃(SOG)及旋涂低-κ(low-κ)有机电介质形成，如Thanawala等人的文献“Reductionin the Efffective Dielectric Constant of Integrated Interconnect Structures Throughan All-Spin-On Strategy”(可从美国加州桑尼维尔94089的霍尼韦尔国际公司的 霍尼韦尔电子材料获得)中所述。或者，形成非易失性纳米管区块结构的单个纳米管可被共价地或非共价地衍生，以产生一修饰表面，如美国专利公开No.2006/0193093中所述。衍生的单个纳米管可包括例如氧、氟、氯、溴、碘(或其它)原子，藉此形成包括性能提升目的的多孔性电介质的非易失性纳米管区块。
接着，制造方法6670沉积添加至CNT层(或多层)的附加制造层，例如使用工业制造方法沉积的导体、绝缘体、或半导体层。
接着，方法6675图案化多个层(包括CNT层)。已知的工业方法移除(蚀刻)金属、绝缘体、及半导体层的暴露区域。CNT层蚀刻的示例性方法在所结合专利参考文献中描述。在一些实施例中，通过使用蚀刻介电材料的已知工业方法，尤其是用气体的氧等离子体及反应性离子蚀刻，它们能够移除不受光阻剂或其它工艺材料所保护的碳纳米管，方法移除(蚀刻)性能增进材料的暴露部分，例如多孔性电介质。这种蚀刻取决于所需的方位可以是等向性或非等向性的。
在工艺中的此时，结合有NV NT区块的NV NT开关已被形成，而方法6680使用已知的工业制造方法完成制造包括钝化及封装互连装置的芯片。封装的NV NT区块包括性能增进材料，例如多孔性电介质，如相关于区块5750(图57C的3-D示图所示)示出的。
将具有垂直取向二极管及非易失性纳米管区块的NV NT器件用作使用顶部及底部触点形成NT上阴极开关的非易失性NT开关的非易失性单元的三维单元结构
图67示出在3-D存储器实施例中包括单元C00及C01的截面6700。纳米管层通过涂布、喷涂、或其它手段被沉积于平坦的触点表面上，该平坦的触点表面在预先限定的二极管形成层(如以上进一步示出的图40所例示)上。图67所示的截面6700对应于图40所示的结构4000，且一些附加细节关联于具有NT上阴极实现及元件数目以便于描述制造方法。绝缘体、半导体、导体、及纳米管层沉积之后的沟槽蚀刻形成侧壁边界，其限定基于非易失性纳米管区块的非易失性纳米管二极管的3-D存储单元并限定非易失性纳米管区块尺寸、二极管尺寸、及三维非易失性储存单元中的所有其它结构的尺寸。所有单元结 构的水平3-D单元尺寸(X与Y大致为垂直方向)通过沟槽蚀刻而形成，且因此在制造时是自对准的。垂直尺寸(Z)由用于形成3-D单元的垂直层的厚度及数目决定。图67示出截面6700沿着字线(X)方向。串联-连接的垂直取向的堆栈控向二极管及非易失性纳米管区块开关是对称的，且在X与Y方向皆具有大致相同截面尺寸。截面6700示出阵列单元，其中控向二极管连接至NT上阴极配置的非易失性纳米管区块的底部(下层)触点。字线沿着X轴和位线(沿着Y轴)取向，如图33A的透视图所示。
以上参照图27A进一步描述的方法2710的一些实施例被用于限定支持电路及互连件6701。
接着，图27B所示的方法2730沉积并平面化绝缘体6703。穿过平坦绝缘体6703的互连装置(未在截面6700示出，但在以上参照图28C的截面2800”示出)可用于将3-D阵列中的金属阵列线连接至相应的支持电路及互连6701。作为示例，BL驱动器和读出电路2640中的位线驱动器可被连接至以上进一步描述的图26A所示的与图67的截面6700中所示的存储器2600的阵列2610中的位线BL0及BL1。在制造工艺的此时，方法2740可用于在绝缘体6703的表面上形成存储器阵列，与图67的存储器阵列支撑结构6705互连。存储器阵列支撑结构6705对应于图47所示的存储器阵列支撑结构3405，支持电路及互连6701对应于支持电路及互连3401，而绝缘体6703对应于绝缘体3403，除了有一些改变，以适应包括具有顶部(上层)及底部(下层)触点的非易失性纳米管区块的3-D存储单元的新存储器阵列结构。
图27B所示的示例性方法2740沉积并平面化金属、多晶硅、绝缘体、及纳米管元件层，以形成非易失性纳米管二极管，在此例中其包括多个垂直取向的二极管及非易失性纳米管区块(NV NT区块)开关NT上阴极串联对。为了消除实质上会增加单元面积的单个层对准公差的累积，针对X方向，单个单元边界在单个蚀刻步骤形成(而针对Y方向单独的单个蚀刻)，每一单元具有单个NV NT二极管，其在各层(除了WL0层之外)已被沉积及平面化之后由单个沟槽蚀刻步骤所限定。在X方向单个单元尺寸为F(1最小特征)，如图40及相对应的图67所示，而在大致垂直于X方向的Y方向(未示出)也为F，在X与Y方向具有周期2F。因此，每一单元占据的面积为约4F2。
如上在图40及相对应的图67(通过纳米管元件4050-1及4050-2)进一步示出的具有顶部(上层)及底部(下层)触点的NV NT区块，，进一步在如上的图57A-57C的透视图中示出。NV NT区块器件结构及电气ON/OFF切换开关结果，如上参照图64A-64C及65进一步描述。具有顶部及底部触点的NV NT区块的制造方法分别相关于图66A、66B、及66C所示的方法6600A、6600B、及6600C描述。具有顶部及底部触点的NV NT区块的沟道长度LSW-CH大致等于顶部及底部触点之间的间隔，例如35nm。NV NT区块开关截面X乘Y可被形成为X＝Y＝F，其中F为最小技术节点尺寸。针对35nm技术节点，NVNT区块可具有尺寸35x35x35nm；针对22nm技术节点，NV NT区块可具有尺寸例如22x22x35nm。
方法用绝缘体填充沟槽；接着方法平面化表面。然后，方法在平面化表面上沉积并图案化字线。
图67所示的垂直取向的3D单元的制造继续进行如下。在一些实施例中，方法将位线布线层沉积于绝缘体6703的表面上，其具有厚度例如50至500nm，如以下参照图68A-68I进一步所述。结构6700的垂直取向的二极管部分的制造可与以上图34A及34B进一步示出的相同，并纳入参照图68A-68I描述的制造方法中。方法蚀刻位线布线层并限定单个位线，例如位线导体6710-1(BL0)及6710-2(BL1)。位线，例如BL0及BL1被用作阵列布线导体，且还可被用作肖特基二极管的阳极端子。或者，更最优化的肖特基二极管结可使用金属或硅化物触点(未示出)与N多晶硅区域6720-1及6720-2相接触而形成，同时还与位线导体6710-1及6710-2形成欧姆接触。N多晶硅区域6720-1及6720-2可掺杂有砷或磷，其范围为例如1014至1017掺杂物原子/cm3，且可具有厚度范围为例如20nm至400nm。
图67示出用肖特基二极管形成的阴极-至-NT类型的NV NT二极管。然而，PN或PIN二极管可被用于替代肖特基二极管，如以下参照图68A进一步所述。
通过控制多晶硅的材料性质，例如沉积及图案化多晶硅以形成多晶硅区域6820-1及6820-2，肖特基(及PN、PIN)二极管的电气特性可以是经改进的(例如低漏电)。多晶硅区域可具有相对较大的或相对较小的晶粒边界尺寸，这由 制造方法决定，例如退火(anneal)时间及温度。在一些实施例中，可使用半导体行业中的SOI沉积方法，其造成多晶硅区域为单晶(不再是多晶硅)，或几乎为单晶，用于进一步提升电气性质，例如低二极管漏电流。
触点及导体材料的示例包括元素金属，例如Al、Au、Pt、W、Ta、Cu、Mo、Pd、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn、以及金属合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其它适合的导体，或导电氮化物，例如TiN，氧化物，或硅化物，例如，RuN、RuO、TiN、TaN、CoSix及TiSix。在一些示例中，例如Al、Au、W、Cu、Mo、Ti、及其它的导体可同时被用作触点及导体材料以及肖特基二极管的阳极。然而，在其它示例中，针对低正向电压降及低二极管漏电，最优化阳极材料是有利的。肖特基二极管阳极材料(未示出)可分别被添加于导体6710-1及6710-2及多晶硅区域6720-1及6720-2之间。这种阳极材料可包括Al、Ag、Au、Ca、Co、Cr、Cu、Fe、Ir、Mg、Mo、Na、Ni、Os、Pb、Pd、Pt、Rb、Ru、Ti、W、Ta、Zn及其它元素金属。此外，可使用硅化物，例如，CoSi2、MoSi2、Pd2Si、PtSi、RbSi2、TiSi2、WSi2、及ZrSi2。使用这种金属及硅化物形成的肖特基二极管在参考文献NG，K.K.“CompleteGuide to Semiconductor Devices”，Second Edition，John Wiley & Sons，2002，pp.31-41中描述，其全部内容通过引用结合于此。
接着，在完成肖特基二极管选择器件之后，方法形成N+多晶硅区域6725-1及6725-2，以分别接触N多晶硅区域6720-1及6720-2。N+多晶硅通常掺杂有砷或磷至例如1020掺杂物原子/cm3，并具有例如厚度20至400nm。N及N+多晶硅区域尺寸在接近制造流程结束时由沟槽蚀刻所限定。
接着，方法分别形成底部(下层)触点区域4030-1及4030-2，其具有至多晶硅区域6725-1及6725-2的欧姆或近欧姆接触。触点及导体材料的示例包括元素金属，例如Al、Au、W、Ta、Cu、Mo、Pd、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn、以及金属合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其它适合的导体，或导电氮化物，例如TiN，氧化物，或硅化物，例如，RuN、RuO、TiN、TaN、CoSix及TiSix。
接着，方法在触点区域4030-1及4030-2的表面上分别形成NV NT区块4050-1及4050-2，NV NT区块的纳米管元件长度由垂直Z方向中的纳米管厚 度限定，而X-Y截面在接近制造流程结束时由沟槽蚀刻所限定。注意，图67中的NV NT区块4050-1对应于图40中的纳米管元件4050。为了提升单元C00及C01的密度，图67中的NV NT区块4050-1及4050-2在沟槽-限定单元边界内包括简单的顶部及底部触点。
接着，方法分别地形成顶部(较上层)触点4065-1及4065-2于NV NT区块4050-1及4050-2的顶表面上，X与Y尺寸由接近制造流程的末端的沟槽蚀刻所限定。
接着，方法形成(蚀刻)各自具有宽度F的沟槽开口4075、4075A、及4075B，藉此形成单元C00及C01及相应的顶部(上层)及底部(下层)触点、纳米管元件、及绝缘体的内外侧壁。底部(下层)触点4030-1及4030-2分别在NV NT区块4050-1及4050-2以及相对应的下层控向二极管阴极端子之间形成电气连接，并形成位线6710-1及6710-2。沟槽形成(蚀刻)停止于绝缘体6703的表面。
接着，方法分别用例如TEOS的绝缘体4060、4060A、及4060B填充沟槽开口4075、4075A、及4075B，并平面化表面。所有的沟槽可同时地形成。
接着，方法沉积并平面化字线层。
接着，方法图案化字线6770。
接着，图27A所示的方法2750使用已知工业方法完成制造半导体芯片，其具有使用包括钝化及封装互连装置的非易失性纳米管二极管单元结构的非易失性存储器阵列。
形成单元C00及C01的非易失性纳米管二极管对应于图12中示出的非易失性纳米管二极管1200，还示意地由图67中的NV NT二极管6780示出，每一单元C00及C01中各有一个。图67所示的截面6700的单元C00及C01对应于图26A中示意性示出的存储器阵列2610的相应单元C00及C01，而位线BL0及BL1及字线WL0对应于存储器阵列2610中示意性示出的阵列线。
图27A及27B所示的方法2700的实施例可用于使用具有阴极-至-NT开关连接至NV NT区块开关的NV NT二极管器件制造非易失性存储器，NV NT区块开关诸如图67所示的截面6700及如以下参照图68A-68I进一步所述的。结构，例如截面6700，可用于制造图26A示意性示出的存储器2600。
将具有垂直取向的二极管及非易失性纳米管区块的NV NT器件用作使用顶部及底部触点形成NT上阴极开关的非易失性NT开关制造非易失性单元的三维单元结构的方法
图27A所示的方法2710的实施例可用于限定支持电路及互连，其类似于以上相关于图26A所示的存储器2600进一步所述的。方法2710应用熟知半导体工业技术设计及制造技术，以在半导体衬底之中及之上制造支持电路及互连6801，如图68A所示。支持电路及互连6801包括半导体衬底中的FET器件以及半导体衬底上的互连，例如通孔及布线。图68A对应于示出肖特基二极管结构的图34A，除了任选的导电肖特基阳极接触层3415在图34A示出，而未在图68A示出。注意，如果PN二极管结构是需要的，则一开始图34A’可被用于替代图34A’，。如果图34A’中的N多晶硅层3417被固有掺杂多晶硅层(未示出)所取代，则会形成PIN二极管，而非PN二极管。因此，虽然图68A所示的结构示出肖特基二极管结构，该结构还可使用PN二极管或PIN二极管制造。
图68A所示的支持电路及互连6801、绝缘体6803、存储器阵列支撑结构6805、导体层6810、N多晶硅层6820、N+多晶硅层6825、以及底部(下层)接触层6830的元件及结构的制造方法如上参照图34A及34B进一步描述，其中支持电路及互连6801对应于支持电路及互连3401；绝缘体6803对应于绝缘体3403；存储器阵列支撑结构6805对应于存储器阵列支撑结构3405；导体层6810对应于导体层3410；N多晶硅层6820对应于N多晶硅层3420；N+多晶硅层6825对应于N+多晶硅层3425；而底部(下层)接触层6830对应于底部(下层)接触层3430。
接着，方法使用多层旋涂、喷涂、或其它手段将纳米管层6835沉积于接触层6830的平坦表面上，如图68B所示。纳米管层6835可在范围例如10-200nm内。厚度为35nm的示例性器件被制造并在ON/OFF状态之间切换，如图64A-64C及65所示。具有顶部及底部触点的NV NT区块的制造方法分别相关于图66A、66B、及66C所示的方法6600A、6600B、及6600C描述。
在制造工艺的此时，方法将顶部(上层)接触层6840沉积于纳米管层6835的表面上，如图68B所示。顶部(上层)接触层6840的厚度可为例如10至500nm。 顶部(上层)接触层6840可使用下列形成：Al、Au、Ta、W、Cu、Mo、Pd、Pt、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn、以及金属合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其它适合的导体，或导电氮化物，例如TiN，氧化物，或硅化物，例如，RuN、RuO、TiN、TaN、CoSix及TiSix。
接着，方法使用已知工业方法将掩模层6850沉积并图案化于顶部(上层)接触层6840上，如图68C所述。掩模层6850的厚度可在范围10至500nm内，且可使用抗蚀剂形成，例如光阻剂，电子束(e-beam)阻剂，或导体，半导体，或绝缘体材料。掩模层6850的开口6855、6855A及6855B暴露出下层区域，用于沟槽蚀刻的目的。掩模开口可被对准至例如平坦的绝缘层6803中的对准标记；此对准是非临界的。为了达到最小单元尺寸，掩模层6850的开口6855、6855A、及6855B大致等于最小容许技术尺寸F。F可为例如90nm、65nm、45nm、35nm、25nm、12nm、或亚-10nm。
在工艺中的此时，使用沿3D单元的X方向限定单元边界的方法，掩模层6850开口6855、6855A、及6855B可被用于沟槽的定向蚀刻，该3D单元使用每一单元具有一内部的阴极-至-纳米管连接的一个NV NT二极管。授予共同发明人Bertin的美国专利5,670,803，其全部内容通过引用结合于此，公开一3-D阵列(在此例中为3D-SRAM)结构，具有同时沟槽限定的侧壁尺寸。此结构包括垂直侧壁，由切割贯穿多层掺杂硅及绝缘区域的沟槽所同时限定，以避免多个对准步骤。此沟槽定向选择性蚀刻方法可切割贯穿多层导体、半导体、氧化物、及纳米管层，如以上相关于图34A-34FF及36A-36FF的沟槽形成进一步所述。在此例中，选择性的定向沟槽蚀刻(RIE)移除顶部(上层)接触层6840的暴露区域，以形成上层触点区域6840-1及6840-2；移除纳米管层6835的暴露区域，以形成纳米管区域6835-1及6835-2；移除底部(下层)接触层6830的暴露区域，以形成底部(下层)触点区域6830-1及6830-2；定向蚀刻移除N+多晶硅层6825的暴露区域，以形成N+多晶硅区域6825-1及6825-2；移除多晶硅层6820的暴露区域，以形成N多晶硅区域6820-1及6820-2；以及移除导体层6810的暴露区域，以形成导体区域6810-1及6810-2，停止于绝缘体6803的表面且同时形成沟槽开口6860、6860A、及6860B，如图68D所示。
接着，方法分别用例如TEOS的绝缘体6865、6865A、及6865B填充沟槽开口6860、6860A、及6860B，并平面化，如图68E所示。
接着，方法沉积并平面化接触顶部(上层)触点6840-1及6840-2的导体层6870，如图68F所示。
接着，导体层6870被图案化以形成大致垂直于导体(位线)6810-1及6810-2的字线，如以下进一步示出的。
在工艺中的此时，图68F所示的截面6875已被制造，且包括尺寸为F(其中F为最小特征尺寸)及单元周期在X方向限定为2F的NV NT二极管单元以及相应阵列位线。接着，用于在Y方向限定尺寸的单元尺寸通过定向沟槽蚀刻工艺形成，类似于以上相关于图68F所示的截面6875进一步所述。用以于在Y方向限定尺寸的沟槽大致垂直于用以在X方向限定尺寸的沟槽。Y(位线)方向中结构的截面相关于图68F所示的截面Y-Y’示出。
接着，方法沉积并图案化掩模层，例如在字线层6870的表面上具有开口6882、6882A、及6882B的掩模层6880，如图68G所示。掩模层6880开口可被非临界地对准至平坦的绝缘体6803中的对准标记。掩模层6880中的开口6882、6882A、及6882决定沟槽定向蚀刻区域的位置，在此例中沟槽大致垂直于位线，例如位线6810-1(BL0)。
在工艺中的此时，使用沿着3D单元的Y方向限定新的单元边界的方法，掩模层6880中的开口6882、6882A、及6882B可被用于沟槽的定向蚀刻，该3D单元使用每一单元具有一内部的阴极-至-纳米管连接的一个NV NT二极管。使用如参照图68D描述的用于形成X-方向沟槽的制造方法，所有的沟槽及相应的单元边界可被同时地形成(例如，使用一个蚀刻步骤)。此结构包括垂直侧壁，其同时由沟槽限定；X与Y方向尺寸及材料是相同的。在此例中，选择性的定向沟槽蚀刻(RIE)的方法移除导体层6870的暴露区域，以形成字线6870-1(WL0)及6870-2(WL1)(大致垂直于位线6810-1(BL0)及6810-2(BL1))；移除顶部(上层)接触层6840-1，以形成上层触点区域6840-1’及6840-1”；移除纳米管层6835-1的暴露区域，以形成纳米管区域6835-1’及6835-1”；移除底部(下层)接触层6830-1的暴露区域，以形成底部(下层)触点区域6830-1’及6830-1”；选择性地定向蚀刻移除N+多晶硅层6825-1的暴露区域，以形成N+多晶硅区域 6825-1’及6825-1”；移除多晶硅层6820-1的暴露区域，以形成N多晶硅区域6820-1’及6820-1”；以及蚀刻停止于导体层6810-1的暴露区域的表面，如图68H所示。
接着，方法用绝缘体6885、6885A、及6885B(例如TEOS)填充例如沟槽开口6884、6884A、及6884B，并平面化，如图68I中的截面6890所示。在工艺中的此时，基于非易失性纳米管二极管的单元完全形成且与位线互连并大致垂直于字线。图68F所示的截面6875及图68I所示的截面6890为同一3D非易失性存储器阵列的两个截面示图，该3D非易失性存储器阵列的单元用具有垂直取向的控向(选择)二极管及非易失性纳米管区块的NV NT二极管形成。二极管的阴极端子接触位于单元边界内的区块的下表面。二极管的阳极侧与位线相接触，例如位线6810-1(BL0)，而区块的顶面与大致垂直的字线相接触，例如字线6870-1(WL0)，如图68I中的截面6890所示。
在工艺中的此时图68F及68I分别示出的截面6875及6890对应于图67所示的截面6700，且用单元制造，这些单元具有垂直取向的控向二极管及相对应的非易失性纳米管区块开关串联，垂直取向(Z方向)沟道长度LSW-CH被限定，包括：X方向为1F而Y方向为1F的整体NV NT二极管单元尺寸，及相对应的位线及字线阵列线。截面6875为两个相邻的基于阴极-至-纳米管类型的非易失性纳米管二极管的单元在X方向的截面，而截面6890为两个相邻的基于阴极-至-纳米管类型的非易失性纳米管二极管的单元在Y方向的截面。截面6875及6890包括相对应的字线及位线阵列线。非易失性纳米管二极管在截面6875及6890所示的每一单元中形成控向及储存元件，且每一单元具有1F乘1F的尺寸。相邻单元之间的间距为1F，因此单元周期在X与Y方向皆为2F。因此一个位占据的面积为4F2。在45nm技术节点，单元面积小于0.01um2，或在此例中为约0.002um2。
使用具有垂直取向的二极管及非易失性纳米管区块的NV NT器件作为使用顶部及底部触点以形成NT上阳极开关的非易失性NT开关的非易失性单元的三维单元结构
图69示出在3-D存储器实施例中包括单元C00及C10的截面6900。纳米管层通过涂布、喷涂、或其它手段被沉积于平坦的触点表面上，平坦的触点表面在预先限定的二极管形成层(如以上进一步示出的图40所示)上。图69所示的截面6900对应于图40所示的结构4000，且一些附加细节关联于NT上阴极实现及元件数目，以便于描述制造方法。绝缘体、半导体、导体、及纳米管层沉积之后的沟槽蚀刻形成侧壁边界，限定基于非易失性纳米管区块的非易失性纳米管二极管的3-D存储单元并限定非易失性纳米管区块尺寸、二极管尺寸、及三维非易失性储存单元中的所有其它结构的尺寸。所有单元结构的水平的-D单元尺寸(X与Y大致为垂直方向)通过沟槽蚀刻而形成，且因此在制造时是自对准的。垂直尺寸(Z)由用于形成3-D单元的垂直层的厚度及数目决定。图69示出截面6900沿着位线(Y)方向。串联-连接的垂直取向的堆栈控向二极管及非易失性纳米管区块开关是对称的，且在X与Y方向皆具有大致相同的截面尺寸。截面6900示出阵列单元，其中控向二极管连接至NT上阳极配置的非易失性纳米管区块的底部(下层)触点。字线沿着X轴而位线沿着Y轴配置，如图33A的透视图所示。
在一些实施例中，如上参照图30A进一步所述的方法3010被用于限定支持电路及互连6901。
接着，图30B所示的方法3030沉积并平面化绝缘体6903。穿过平坦绝缘体6903的互连装置(未在截面6900示出，但在以上相关于图28C中的截面2800”示出)可用于将3-D阵列中的金属阵列线连接至相对应的支持电路及互连6901。作为示例，字线驱动器2930中的字线驱动器可被连接至字线WL0及WL1(以上进一步示出的图29A的存储器2900的阵列2910以及图69所示的截面6900中所示)。在制造工艺的此时，方法3040可用于在绝缘体6903的表面上形成存储器阵列，与图69的存储器阵列支撑结构6905互连。存储器阵列支撑结构6905对应于图51所示的存储器阵列支撑结构3605，而支持电路及互连件6901对应于支持电路及互连3601，而绝缘体6903对应于绝缘体3603，除了有一些改变，以适应包括具有顶部(上层)及底部(下层)触点的非易失性纳米管区块的3-D存储单元的新存储器阵列结构。
在一些实施例中，图30B所示的方法3040沉积并平面化金属、多晶硅、绝缘体、及纳米管元件层，以形成非易失性纳米管二极管，在此例中其包括多个垂直取向的二极管及非易失性纳米管区块(NV NT区块)开关阳极串联对。为了消除实质上会增加单元面积的单个层对准公差的累积，单个单元外尺寸在单个蚀刻步骤形成，每一单元具有单个NV NT二极管，其在各层(除了BL0层之外)已被沉积及平面化之后由单个沟槽蚀刻步骤所限定。单个单元尺寸在X方向为F(1最小特征)，如图40及相对应的图67所示，并且在大致垂直于X方向的Y方向也为F，如图69所示，在X与Y方向具有周期2F。因此，每一单元占据的面积为约4F2。
如上在图69中藉由纳米管元件4050-1及4050-2示出的具有顶部(上层)及底部(下层)触点的NV NT区块，进一步在如上图57的透视图中示出。NV NT区块器件结构及电气ON/OFF切换结果，如上参照图64及65进一步描述。具有顶部及底部触点的NV NT区块的制造方法分别相关于图66A、66B、及66C所示的方法6600A、6600B、及6600C进行描述。具有顶部及底部触点的NV NT区块的沟道长度LSW-CH大致等于顶部及底部触点之间的间隔，例如35nm，如以上参照图64A-64C进一步所述。NV NT区块开关截面X乘Y可被形成为X＝Y＝F，其中F为最小技术节点尺寸。针对35nm技术节点，NV NT区块可具有尺寸35x35x35nm；针对22nm技术节点，NV NT区块可具有例如尺寸22x22x35nm。纳米管元件的厚度不需要以任何定方式相关于F。
方法用绝缘体填充沟槽；然后方法平面化表面。然后，方法在平面化表面上沉积并图案化位线。
图69所示的垂直取向的3D单元的制造继续进行如下。在一些实施例中，方法将字线布线层沉积于绝缘体6903的表面上，其具有厚度例如50至500nm。结构6900的垂直取向的二极管部分的制造与如上进一步所述的图36A的相同。在一些实施例中，方法蚀刻字线布线层并限定单个字线，例如字线导体6910-1(WL0)及6910-2(WL1)。字线，例如WL0及WL1被用作阵列布线导体，且也可被用作近-欧姆接触至肖特基二极管的N+多晶硅阴极端子。
触点及导体材料的示例包括元素金属，例如Al、Au、W、Ta、Cu、Mo、Pd、Pt、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn，以及金属合金，例如TiAu、 TiCu、TiPd、PbIn、及TiW、其它适合的导体，或导电氮化物，例如TiN，氧化物，或硅化物，例如，RuN、RuO、TiN、TaN、CoSix及TiSix。绝缘体可为SiO2、SiNx、Al2O3、BeO、聚酰亚胺、麦拉或其它适合的绝缘材料。
接着，方法形成N+多晶硅区域6920-1及6920-2，以分别接触字线区域6910-1及6920-2。N+多晶硅通常掺杂有砷或磷至例如1020掺杂物原子/cm3，并具有厚度例如20至400nm。
接着，N多晶硅区域6925-1及6925-2被形成，以分别接触N+多晶硅区域6920-1及6920-2，并可掺杂有砷或磷，其范围为例如1014至1017掺杂物原子/cm3，且可具有厚度为例如范围20nm至400nm。N多晶硅区域6925-1及6925-2形成相应的肖特基二极管的阴极区域。N及N+多晶硅区域尺寸在接近制造流程结束时由沟槽蚀刻所限定。
接着，方法在N多晶硅区域6925-1及6925-2上分别形成触点区域6930-1及6930-2。触点区域6930-1及6930-2形成阳极区域，这完成了垂直取向的控向二极管结构的形成。触点区域6930-1及6930-2还分别形成NV NT区块4050-1及4050-2的底部(下层)触点。结构6900的垂直取向的二极管部分的制造类似于以上参照图36A进一步描述的制造方法。虽然图69示出用肖特基二极管形成的NT上阳极类型的NV NT二极管，然而，PN或PIN二极管可被用于替代肖特基二极管，如以上参照图36A’进一步所述。
在一些示例中，例如Al、Au、W、Cu、Mo、Ti、及其它的导体，可同时被用作NV NT区块触点及肖特基二极管的阳极。然而，在其它示例中，针对低正向电压降及低二极管漏电，最优化阳极材料是有利的。在此示例中(未示出)，三明治结构(sandwich)可被形成，通过肖特基二极管阳极材料与N多晶硅区域及NV NT区块触点材料(形成底部(下方区域)触点)相接触。此阳极材料可包括Al、Ag、Au、Ca、Co、Cr、Cu、Fe、Ir、Mg、Mo、Na、Ni、Os、Pb、Pd、Pt、Rb、Ru、Ta、Ti、W、Zn及其它元素金属。此外，可使用硅化物，例如，CoSi2、MoSi2、Pd2Si、PtSi、RbSi2、TiSi2、WSi2、及ZrSi2。使用这种金属及硅化物形成的肖特基二极管在参考文献NG，K.K.“Complete Guide toSemiconductor Devices”，Second Edition，John Wiley & Sons，2002，pp.31-41中描述，其全部内容通过引用结合于此。还与阳极材料相接触的NV NT区块触 点及材料的示例，包括元素金属，例如Al、Au、W、Ta、Cu、Mo、Pd、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn、以及金属合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其它适合的导体，或导电氮化物，例如TiN，氧化物，或硅化物，例如，RuN、RuO、TiN、TaN、CoSix及TiSix。
接着，方法在触点区域6930-1及6930-2的表面上分别形成NV NT区块4050-1及4050-2，该NV NT区块的纳米管元件长度由垂直的Z方向中的纳米管厚度限定，而X-Y截面在接近制造流程结束时由沟槽蚀刻所限定。注意，图69中的NV NT区块4050-1对应于图40中的纳米管元件4050。为了最大化单元C00及C10的密度，图69所示的NV NT区块4050-1及4050-2在沟槽-限定单元边界内包括简单的顶部及底部触点。
接着，方法在NV NT区块4050-1及4050-2的顶面上分别形成顶部(上层)触点4065-1及4065-2，X与Y尺寸在接近制造流程结束时由沟槽蚀刻所限定。
接着，方法形成(蚀刻)各自具有宽度F的沟槽开口6975、6975A、及6975B，藉此形成单元C00及C10及相对应的顶部(上层)及底部(下层)触点、纳米管元件、及绝缘体的内及外侧壁。底部(下层)触点6930-1及6930-2分别在NV NT区块4050-1及4050-2之间形成电连接，并且还形成下层控向二极管阳极端子，以及形成字线6910-1及6910-2。沟槽形成(蚀刻)停止于绝缘体6903的表面。
接着，方法用绝缘体6960、6960A、及6960B(例如TEOS)填充沟槽开口6975、6975A、及6975B，并平面化表面。所有的沟槽可被同时形成。
接着，方法沉积并平面化位线层。
接着，方法图案化位线6970。
形成单元C00及C10的非易失性纳米管二极管对应于图13中示出的非易失性纳米管二极管1300，其还由图69中的NV NT二极管6980示意性地示出，每一单元C00及C10中各有一个。图69所示的截面6900的单元C00及C10对应于图29A中的存储器阵列2910示意性示出的相应单元C00及C10，而字线WL0及WL1及位线BL0对应于存储器阵列2910中示意性示出的阵列线。
在工艺中的此时，X方向上相应的结构被形成以完成基于NV NT二极管的单元结构。图70示出截面7000沿着字线WL0，字线WL0沿着字线(X轴)方向。串联-连接的垂直取向的堆栈控向二极管及非易失性纳米管区块开关是 对称的，且在X与Y方向都具有大致相同的截面。截面7000示出阵列单元，其中控向二极管连接至NT上阳极配置的非易失性纳米管区块的底部(下层)触点。字线沿着X轴而位线沿着Y轴取向，如图33A的透视图所示。
图70所示的截面7000示出支持电路及互连件6901及绝缘体6903，如以上参照图69进一步所述。截面7000在X方向沿着字线6910-1(WL0)。
N+多晶硅区域6920-1’及6920-1”分别形成字线6910-1(WL0)及N多晶硅区域6925-1’及6925-1”(形成二极管阴极区域)之间的触点。底部(下层)触点6930-1’及6930-1”作为阳极，以分别形成肖特基二极管的N多晶硅区域6925-1’及6925-1”，并分别接触非易失性纳米管区块4050-1’及4050-1”，如图70中所示截面7000所例示的。
在触点区域6930-1’及6930-1”的表面上的NVNT区块4050-1’及4050-1”分别具有NV NT区块的纳米管元件长度LSW-CH，其由垂直Z方向中的纳米管厚度限定，而X-Y截面在接近制造流程结束时由沟槽蚀刻所限定。注意，图70中的NV NT区块4050-1’对应于图69中所示的NV NT区块4050-1。为了最大化图70中所示的单元C00及C01的密度，NV NT区块4050-1’及4050-1”在沟槽-限定单元边界内包括简单的顶部及底部触点。
至NV NT区块的顶面的触点在图70中藉由分别位于NV NT区块4050-1’及4050-1”顶面上的顶部(上层)触点4065-1’及4065-1”示出。
位线6970-1(BL0)及6970-2分别与顶部(上层)触点4065-1’及4065-1”直接接触，如图70所示。
接着，图30A所示的方法3050使用已知的工业方法完成制造半导体芯片，其具有使用包括钝化及封装互连装置的非易失性纳米管二极管单元结构的非易失性存储器阵列。
图69及70所示的相应截面6900及7000，分别显示具有基于非易失性纳米管区块的开关的阳极-至-NT 3D存储器阵列。纳米管沟道长度LSW-CH对应于Z方向的NV NT二极管单元尺寸，且X-Y截面具有X＝Y＝F，以及相应的位线及字线阵列线。截面6900为两个相邻的基于阳极-至-纳米管类型的非易失性纳米管二极管的单元在Y方向的截面(包括基于NV NT区块的开关)，而截面7000为两个相邻的基于阳极-至-纳米管类型的非易失性纳米管二极管的单元在 X方向的截面(包括基于NV NT区块的开关)。截面6900及7000包括相应的字线及位线阵列线。非易失性纳米管二极管在截面6900及7000所示的每一单元中形成控向及储存元件，且每一单元具有1F乘1F的尺寸。相邻单元之间的间距为1F，因此单元周期在X与Y方向都为2F。因此一个位占据的面积为4F2。在45nm技术节点，单元面积小于约0.01um2，或者在此例中为约0.002um2。
图69及70所示的相应截面6900及7000的制造方法对应于参照图68描述的制造方法，除了N多晶硅及N+硅层的垂直位置是互换的。制造NV NT区块开关的制造方法是相同的。唯一的差异在于，当在截面6900及7000中形成沟槽时，N多晶硅层在N+多晶硅层之前被蚀刻。
使用具有共享阵列线及非共享的阵列线堆栈及阴极-至-NT开关连接的NVNT二极管器件及具有形成3-D NV NT开关的顶部及底部触点的非易失性纳米管区块的非易失性存储器
图32示出制造一实施例的方法3200，该实施例具有两个互相堆叠的存储器阵列，且其堆叠于支持电路上的绝缘层上，该支持电路形成于绝缘层及堆栈阵列下方，以及具有穿过绝缘层的连通装置。虽然方法3200相关于非易失性纳米管二极管1200及1300进一步描述如下，但方法3200足以涵盖如上进一步描述的许多非易失性纳米管二极管的制造。还要注意，虽然方法3200根据3D存储器实施例进行描述，但方法3200还可用于形成基于被排列为逻辑阵列的NV NT二极管的3D逻辑实施例，逻辑阵列诸如用于例如PLA、FPGA、以及PLD时具有逻辑支持电路(而非存储器支持电路)的NAND及NOR阵列。
图71示出3D透视图7100，其包括双-高堆栈的三维阵列，下方阵列7102及上方阵列7104。下方阵列7102包括非易失性纳米管二极管单元C00、C01、C10、及C11。上方阵列7104包括非易失性纳米管二极管单元C02、C12、C03、及C13。在上方及下方阵列之间共享的字线WL0及WL1沿着X方向取向，而位线BL0、BL1、BL2、及BL3沿着Y方向取向且大致垂直于字线WL1及WL2。纳米管元件沟道长度LSW-CH垂直地取向，如3D透视图7100所示。对应于单元C00、C01、C02及C03的截面7200进一步如下在图72A示出，且对应于单元C00、C02、C12、及C10的截面7200’进一步如下在图72B示出。
通常，方法3210在半导体衬底之中及之上制造支持电路及互连。此包括具有漏极、源极、与栅极的NFET及PFET器件，其互连以形成存储器(或逻辑)支持电路。这种结构及电路可使用已知的技术形成，其不在本文中进行描述。在一些实施例中，方法3210用于使用已知制造方法形成支持电路及互连7201层，作为图72A及72B所示的截面7200及7200’的一部分，其中非易失性纳米管二极管控制及电路在支持电路及互连7201层之中及之上制造。支持电路及互连7201类似于例如图67所示的支持电路及互连6701及图69所示的6901，但经过修改以容纳两个堆栈存储器阵列。注意，虽然在图72A-72B中示出双-高堆栈的存储器阵列，但可形成(制造)超过双-高3D阵列堆栈，包括但不限于例如4-高及8高堆栈。
接着，方法3210还用于制造中间结构，包括平面化绝缘体，在该平面化绝缘体表面上具有互连装置及非易失性纳米管阵列结构，该平面化绝缘体诸如分别在图72A及72B中截面7200及7200’中示出的绝缘体7203，并类似于图67所示的绝缘体6703及图69所示的绝缘体6901，但经过修改以容纳两个堆栈存储器阵列。互连装置包括垂直取向的填充触点，或柱栓，用于互连在平面化绝缘体之下的半导体衬底之中及之上的存储器支持电路，在该平面化绝缘体表面上方及之上具有非易失性纳米管二极管阵列。平面化绝缘体7203使用类似于图27B所示的方法2730的方法形成。穿过平坦绝缘体7203的互连装置(未在截面7200示出)类似于图28C所示的触点2807，并可用于将第一存储器阵列7210及第二存储器阵列7220中的阵列线连接至相应的支持电路及互连7201。支持电路及互连7201及绝缘体7203形成存储器阵列支撑结构7205。
接着，类似于方法2740的方法3220被用于使用基于非易失性纳米管二极管阵列的二极管阴极-至-纳米管开关制造第一存储器阵列7210，该非易失性纳米管二极管阵列类似于图67中的截面6700及相应的制造方法所示的非易失性纳米管二极管阵列。
接着，类似于图30B所示的方法3040的方法3230，在第一存储器阵列7210的平坦表面上制造第二存储器阵列7220，但其使用基于非易失性纳米管二极管阵列的二极管阳极-至-纳米管开关，该非易失性纳米管二极管阵列类似于图69的截面6900及相应的制造方法所示的非易失性纳米管二极管阵列。
图72A示出截面7200，其包括第一存储器阵列7210及第二存储器阵列7220，两阵列都共享公用字线7230。字线，例如7230，在沟槽蚀刻期间被限定(蚀刻)，其中，沟槽蚀刻在形成阵列7220时限定存储器阵列(单元)。截面7200示出，在字线或X方向中的组合的第一存储器阵列7210及第二存储器阵列7220，其具有共享的字线7230(WL0)，四条位线BL0、BL1、BL2、及BL3，以及相应的单元C00、C01、C02、及C03。该阵列在X方向的周期为2F，其中F为技术节点(世代)的最小尺寸。
图72B示出截面7200’，其包括第一存储器阵列7210’及第二存储器阵列7220’，两阵列共享公用字线7230’及7232。字线7230’为字线7230的一截面。字线，例如7230’及7232在沟槽蚀刻期间被限定(蚀刻)，沟槽蚀刻在形成阵列7220’时限定存储器阵列(单元)。截面7200’示出，在位线中或Y方向的组合的第一存储器阵列7210’及第二存储器阵列7220’，其具有共享的字线7230’(WL0)及7232(WL1)，两条位线BL0及BL2，以及相应的单元C00、C10、C02、及C12。该阵列在Y方向的周期为2F，其中F为技术节点(世代)的最小尺寸。
因为在X与Y方向的2F周期，1个位的存储器阵列单元面积对阵列7210而言为4F2。因为在X与Y方向的2F周期，1个位的存储器阵列单元面积对阵列7220而言为4F2。因为存储器阵列7220及7210是堆栈的，所以每位的存储器阵列单元面积为2F2。如果四个存储器阵列(未示出)是堆栈的，则每位的存储器阵列单元面积为1F2。
通过按需添加附加的布线层，以及钝化芯片及添加封装互连装置，示例性方法3240使用工业标准制造技术完成半导体芯片的制造。
在操作中，图72A所示的存储器截面7200及图72B所示的相对应的存储器截面7200’，对应于图33B所示的存储器截面3305及图33B’所示的相应存储器截面3305’的操作。存储器截面7200及相应的存储器截面7200’的操作与相关于图33D所示的波形3375所述的相同。
图71显示具有共享字线WL0及WL1的2-高堆栈的阵列的3D透视图7100。图72A示出X方向上的相对应的2-高截面7200，而图72B示出Y方向上的相对应的2-高截面7200’。下方阵列中的单元C00及C01使用阴极-至-NTNV NT二极管形成，而上方阵列中的单元C02及C03使用阳极-至-NT NV NT 二极管形成。替代方案的堆栈阵列结构不共享阵列布线(例如字线)，如图73及74所示。不共享字线的堆栈阵列可使用相同的NV NT二极管类型。例如，图73及74的上方及下方阵列均使用NT上阴极NV NT二极管。然而，NT上阳极NV NT二极管单元可被用于替代。如果需要，堆栈可继续使用NT上阴极及NT上阳极的NV NT二极管单元的混合。通过上方及下方阵列之间不共享阵列线，更大的制造弹性及互连弹性是可能的，如以下参照图75、76A-76D、及77进一步所述。
图73示出3D透视图7300，其包括双-高堆栈的三维阵列，下方阵列7302及上方阵列7304，在上方阵列7204及下方阵列7302之间没有共享的阵列线。取向于X方向的字线WL0及WL1与取向于Y方向的位线BL0及BL1互连单元C00、C01、C10、及C11，以形成下方阵列7302的阵列互连。下方阵列7302的单元C00、C01、C10、及C11通过NT上阴极NV NT二极管形成，然而，NT上阳极NV NT二极管可被用于替代。取向于X方向的字线WL2及WL3以及取向于Y方向的位线BL2及BL3互连单元C22、C32、C23、及C33，以形成上方阵列7304的阵列互连。上方阵列7304单元C22、C32、C23、及C33通过NT上阴极NV NT二极管形成，然而，NT上阳极NV NT二极管可被用于替代。位线是大致平行的，字线是大致平行的，而位线及字线是大致垂直的。纳米管元件沟道长度LSW-CH被垂直取向，如3D透视图7300所示。图74所示的截面7400对应于进一步如下在图74所示的单元C00、C01、C22、及C23。
图74示出包括第一存储器阵列7410及第二存储器阵列7420的截面7400，第一存储器阵列7410包括单元C00及C01、位线BL0及BL1、及字线WL0，而第二存储器阵列7420包括单元C22及C23、位线BL2及BL3、及字线WL2。下方阵列7410及上方阵列7420被绝缘体及互连区域7440分隔开，且不共享字线。截面7400示出在字线或X方向中堆叠的第一存储器阵列7210及第二存储器阵列7220，其具有字线WL0及WL2，四条位线BL0、BL1、BL2、及BL3，以及相对应的单元C00、C01、C22、及C23。该阵列在X方向的周期为2F，其中F为技术节点(世代)的最小尺寸。对应于X方向截面7400的Y方向上的截面未示出。然而，NV NT二极管单元在X与Y方向都是对称的，因此NV NT 二极管单元看起来是相同的。由于90度的旋转，只有位线及字线的方位改变了。
因为在X与Y方向的2F周期，1个位的存储器阵列单元面积对阵列7410而言为4F2。因为在X与Y方向的2F周期，1个位的存储器阵列单元面积对阵列7420而言为4F2。因为存储器阵列7420及7410是堆栈的，所以每位的存储器阵列单元面积为2F2。如果四个存储器阵列(未示出)是堆栈的，则每位的存储器阵列单元面积为1F2。
将具有垂直取向的二极管及非易失性纳米管区块的NV NT器件用作使用顶部及底部触点以形成NT上阴极开关的非易失性NT开关的非易失性单元的三维单元结构的简化替代方案
图75示出非易失性存储器阵列7500的3-D透视图，其包括四个3-D非易失性存储单元C00、C01、C10、及C11，每一单元包括一3-D非易失性纳米管二极管，以及由位线BL0及BL1与字线WL0及WL1形成的单元互连。图75所示的非易失性存储器阵列7500对应于图40所示的截面4000，图67所示的截面6700，以及分别在图68F及图68I示出的截面6875及6890，如上进一步所示。用于形成截面6700、6875、及6890中的单元的3-D NV NT二极管尺寸在两个掩模步骤中限定。首先，第一掩模方法使用定向沟槽蚀刻方法限定用于形成单元边界的沟槽边界。在一些实施例中，如上参照图68A-68I进一步所述的制造方法，在X方向形成单元边界，用绝缘体填充沟槽，以及平面化表面。然后，第二掩模方法限定沟槽，然后如上参照图68A-68I进一步所述的制造方法，在Y方向上形成单元边界，用绝缘体填充沟槽，以及平面化表面。单元边界在X与Y方向是大致垂直的。
图40、67、及68A-68I所示的具有顶部(上层)及底部(下层)触点的存储器区块结构，在X与Y方向是对称的。具有顶部(上层)及底部(下层)触点的NV NT区块形成的3-D存储器阵列使3-D对称单元成为可能，其可被用来使简化制造方法能图案化及同时制造3-D NV NT二极管的存储器阵列。X与Y方向尺寸可被同时限定，选择性的定向蚀刻可用于同时地限定3-D NV NT二极管单元，然后用绝缘体填充开口，并平面化表面。因此，例如，制造方法(对应于相关 于图68D所示的结构描述的制造方法)还同时形成图68H所示的结构。这种简化的制造方法便于多层阵列的堆叠，因为每一层以较少的工艺步骤制造。在此例中，X＝Y＝F，其中针对选定的技术节点F为最小技术尺寸。例如，针对F＝45nm技术节点，X＝Y＝45nm。如下相关于76C进一步描述的阵列掩模的设计，示出FxF形状(如绘示)的平面图，每一FxF形状在X与Y方向步进一距离F。在将掩模层图曝光于芯片表面上的工艺期间，圆角通常发生在最小技术节点尺寸F，并且掩模层图近似于约为直径F的圆，如以下在图76D的平面图中进一步示出。因为圆化效应，形成存储器阵列7500的单元的3-D NV NT二极管的形状将大致为圆柱状，如图75所示。图75所示的存储器阵列7500使用NT上阴极类型的3-D NV NT二极管。然而，例如图69及70所示的NT上阳极类型的3-D NV NT二极管可替代形成。
非易失性存储器阵列的制造方法对应于如上参照图68A-68I进一步所述的制造方法。然而，位线尺寸在3-D NV NT二极管单元形成之前限定，因为位线不再与限定单元边界同时地由蚀刻工艺步骤限定，并且图68A被修改成如图76A所示。此外，图68C所示的掩模6850的尺寸只有X方向等于F。然而，Y方向则与存储器阵列或用于形成存储器阵列的存储器子阵列等长。简化的制造方法(如下参照图76C及76D进一步示出)示出掩模在X与Y方向具有相同的尺寸。在一些实施例中，对应于参照图68D、68E、及68F描述的制造方法的制造方法，可用于完成制造存储器阵列7500结构。
在3-D NV NT二极管形成之前限定位线BL0及BL1，需要使掩模被对准至预限定位线BL0及BL1。使用半导体工业方法，对准可约+-F/3的范围内实现。因此，例如，针对F＝45nm节点，对准将在±15nm内，且位线BL0及BL1因此与3-D NV NT二极管存储单元的阳极区域的大部分相接触，如如下参照图76B进一步所示。
支持电路及互连7501(图75所示的非易失性存储器阵列7500中所例示的)对应支持电路及互连6701(图67中截面6700所示)。
平面化绝缘体7503(图75所示)对应于平面化绝缘体6703(图67所示)。穿过平坦的绝缘体7503的互连装置(未在截面7500示出，但如上相关于图28C的截面2800”示出)可用于将3-D阵列中的金属阵列线连接至相对应的支持电 路及互连7501。作为示例，BL驱动器和读出电路2640中的位线驱动器可被连接至位线BL0及BL1(在以上进一步所述的图26A中所示的存储器2600的阵列2610中，以及在图75所示的非易失性存储器阵列7500中)。
位线7510-1(BL0)及7510-2(BL1)被图案化，如以下参照图76A进一步所述。单元C00、C01、C10、及C11藉由相对应的3-D NV NT二极管形成，该3-D NV NT二极管包括具有顶部(上层)及底部(下层)触点的NV NT区块，如以下参照图76A-76D进一步所述。
单元C00包括由控向二极管形成的相应3-D NV NT二极管，该控向二极管具有至NV NT区块的底部(下层)触点的阴极-至-NT串联连接。阳极7515-1与位线7510-1(BL0)相接触，而NV NT区块7550-1的顶部(上层)触点7565-1与字线7570-1(WL0)相接触。对应于单元C00的NV NT二极管包括与位线7510-1(BL0)相接触，并且也与N多晶硅区域7520-1相接触的阳极7515-1。N多晶硅区域7520-1与N+多晶硅区域7525-1相接触。阳极7515-1、N多晶硅区域7520-1、及N+多晶硅区域7525-1形成肖特基-类型的控向二极管。注意，PN或PIN二极管(未示出)可被用于替代。N+多晶硅区域7525-1与底部(下层)触点7530-1相接触，其还形成NV NT区块7550-1的底部(下层)触点。NV NT区块7550-1还与顶部(上层)触点7565-1相接触，其接着与字线7570-1(WL0)相接触。NV NT区块7550-1沟道长度LSW-CH是垂直取向的，且大致等于顶部(上层)触点7565-1与底部(下层)触点7530-1之间的距离，其可由NV NT区块的厚度限定。
单元C01包括由控向二极管形成的相对应的3-D NV NT二极管，该控向二极管具有至NV NT区块的底部(下层)触点的阴极-至-NT串联连接。阳极7515-2与位线7510-2(BL1)相接触，而NV NT区块7550-2的顶部(上层)触点7565-2与字线7570-1(WL0)相接触。对应于单元C01的NV NT二极管包括与位线7510-2(BL1)相接触，并且也与N多晶硅区域7520-2相接触的阳极7515-2。N多晶硅区域7520-2与N+多晶硅区域7525-2相接触。阳极7515-2、N多晶硅区域7520-2、及N+多晶硅区域7525-2形成肖特基-类型的控向二极管。注意，PN或PIN二极管(未示出)可被用于替代。N+多晶硅区域7525-2与底部(下层)触点7530-2相接触，其还形成NV NT区块7550-2的底部(下层)触点。NV NT 区块7550-2还与顶部(上层)触点7565-2相接触，其接着与字线7570-1(WL0)相接触。NV NT区块7550-2沟道长度LSW-CH是垂直取向的，并且大致等于顶部(上层)触点7565-2与底部(下层)触点7530-2之间的距离，并且可由NV NT区块的厚度限定。
单元C10包括由控向二极管形成的相对应的3-D NV NT二极管，该控向二极管具有至NV NT区块的底部(下层)触点的阴极-至-NT串联连接。阳极7515-3与位线7510-1(BL0)相接触，而NV NT区块7550-3的顶部(上层)触点7565-3(不可见，在字线7570-1后方)与字线7570-2(WL1)相接触。对应于单元C10的NV NT二极管包括与位线7510-1(BL0)相接触，并且还与N多晶硅区域7520-3相接触的阳极7515-3。N多晶硅区域7520-3与N+多晶硅区域7525-3相接触。阳极7515-3、N多晶硅区域7520-3、及N+多晶硅区域7525-3形成肖特基-类型的控向二极管。注意，PN或PIN二极管(未示出)可被用于替代。N+多晶硅区域7525-3与底部(下层)触点7530-3相接触，其还形成NV NT区块7550-3的底部(下层)触点。NV NT区块7550-3还与顶部(上层)触点7565-3相接触，其又与字线7570-2(WL1)相接触。NV NT区块7550-3沟道长度LSW-CH是垂直取向的，且大致等于顶部(上层)触点7565-3与底部(下层)触点7530-3之间的距离，并且可由NV NT区块的厚度限定。
单元C11包括由控向二极管形成的相对应的3-D NV NT二极管，该控向二极管具有至NV NT区块的底部(下层)触点的阴极-至-NT串联连接。阳极7515-4与位线7510-2(BL1)相接触，且NV NT区块7550-4的顶部(上层)触点7565-4(不可见，在字线7570-1后方)与字线7570-2(WL1)相接触。对应于单元C11的NV NT二极管包括与位线7510-2(BL1)相接触，并且还与N多晶硅区域7520-4相接触的阳极7515-4。N多晶硅区域7520-4与N+多晶硅区域7525-4相接触。阳极7515-4、N多晶硅区域7520-4、及N+多晶硅区域7525-4形成肖特基-类型的控向二极管。注意，PN或PIN二极管(未示出)可被用于替代。N+多晶硅区域7525-4与底部(下层)触点7530-4相接触，其还形成NV NT区块7550-4的底部(下层)触点。NV NT区块7550-4还与顶部(上层)触点7565-4相接触，其又与字线7570-2(WL1)相接触。NV NT区块7550-4沟道长度LSW-CH是垂直取向的，且大致等于顶部(上层)触点7565-4与底部(下层)触点7530-4之 间的距离，并且可由NV NT区块的厚度限定。基于3-D NV NT二极管的单元C00、C01、C10、及C11之间的开口7575用例如TEOS的绝缘体(未示出)填充。
形成单元C00、C01、C10、及C11的非易失性纳米管二极管对应于非易失性纳米管二极管1200(图12所示)。图75所示的非易失性存储器阵列7500的单元C00C01、C10、及C11对应于相对应的单元C00、C01、C10、及C11(在图26A中的存储器阵列2610示意性地示出)，并且位线BL0及BL1与字线WL0及WL1对应于存储器阵列2610中示意性示出的阵列线。
将具有垂直取向的二极管及非易失性纳米管区块的NV NT器件用作使用顶部及底部触点以形成NT上阴极开关的非易失性NT开关制造非易失性单元的三维单元结构的替代简化方法
在一些实施例中，图27A中所示的方法2710被用来限定支持电路及互连，其类似于如上相关于图26A所示的存储器2600进一步所述的。示例性方法2710应用熟知半导体工业技术设计及制造技术，以在半导体衬底之中及之上制造支持电路及互连件7601，如图76A所示。支持电路及互连7601包括半导体衬底中的FET器件以及半导体衬底上的互连件，例如通孔及布线。图76A对应于示出肖特基二极管结构的图34A，包括任选的导电肖特基阳极接触层3415(图34A及图76A所示)作为阳极接触层7615。注意，如果需要PN二极管结构，则一开始图34A’可被用于替代图34A’。如果图34A’中的N多晶硅层3417被固有掺杂多晶硅层(未示出)所取代，则PIN二极管而非PN二极管会被形成。因此，虽然图76A所示的结构示出肖特基二极管结构，但该结构也可使用PN二极管或PIN二极管制造。
形成存储器阵列支撑结构7605的支持电路及互连7601及绝缘体7603的元件及结构的制造方法对应于如上参照图34A及34B进一步所述的制造方法，其中支持电路及互连7601对应于支持电路及互连3401；绝缘体7603对应于绝缘体3403。形成存储器阵列支撑结构7605的支持电路及互连7601及绝缘体7603的元件及结构的制造方法也对应于支持电路及互连6801，且绝缘体7603 对应于绝缘体6803，如图68A所示，并且还分别对应于图75中的支持电路及互连7501及绝缘体7503。
在工艺中的此时，制造方法图案化导体层7610，以形成位线7610-1及位线7610-2以及被绝缘区域7612分隔开的其它位线，如图76A所示。位线7610-1及7610-2分别对应于图75所示的位线7510-1(BL0)及7510-2(BL1)。绝缘区域7612对应于图75所示的绝缘区域7512。在一些实施例中，方法使用半导体行业中熟知的掩模方法形成掩模层(未示出)。接着，方法(例如定向蚀刻)使用半导体行业中熟知的方法限定位线7610-1及7610-2。然后，方法使用半导体行业中熟知的方法沉积并平面化绝缘区域(例如TEOS)，形成绝缘区域7612。
导体(及触点)材料的示例包括元素金属，例如Al、Au、Pt、W、Ta、Cu、Mo、Pd、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn、以及金属合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其它适合的导体，或导电氮化物，例如TiN，氧化物，或硅化物，例如，RuN、RuO、TiN、TaN、CoSix及TiSix。
在一些实例中，例如用于导体层7610中的材料也可用作肖特基二极管的阳极，在实例中例如触点(阳极)层7615的分离层可能是不需要的。在其它实例中，分离的触点(阳极)层7615可被使用，以提升二极管特性。例如，图34A所示的接触层3415对应于图76A中的触点(阳极)层7615，用于形成肖特基二极管的阳极。
在一些实施例中，方法可沉积肖特基二极管阳极材料，以如图76A中在导体层7610上形成触点(阳极)层7615，其具有的厚度在范围例如10至500nm内。此阳极材料可包括Al、Ag、Au、Ca、Co、Cr、Cu、Fe、Ir、Mg、Mo、Na、Ni、Os、Pb、Pd、Pt、Rb、Ru、Ti、W、Ta、Zn及其它元素金属。此外，可使用硅化物，例如，CoSi2、MoSi2、Pd2Si、PtSi、RbSi2、TiSi2、WSi2、及ZrSi2。使用这种金属及硅化物形成的肖特基二极管在参考文献NG，K.K.“Complete Guide to Semiconductor Devices”，Second Edition，John Wiley & Sons，2002，pp.31-41中描述，其全部内容通过引用结合于此。
在工艺中的此时，方法在接触(阳极)层7615上沉积N多晶硅层7620；在N多晶硅层7620上沉积N+多晶硅层7625；以及在N+多晶硅层7625上沉积底部(下层)接触层7630，如图76A所示。
图76A所示的N多晶硅层7620的示例性制造方法如上相关于相对应的N多晶硅层6820(图68A所示)及相对应的N多晶硅层3420(图34A所示)进一步描述；N+多晶硅层7625对应于N+多晶硅层6825(图68A所示)及N+多晶硅层3425(图34A所示)；底部(下层)接触层7630对应于底部(下层)接触层6830(图68A所示)及底部(下层)接触层3430(图34B所示)。
接着，方法使用多层的旋涂、喷涂、或其它手段将纳米管层7650沉积于接触(阳极)层7630的平坦表面上，如图76B所示。纳米管层7650可在例如范围10-200nm内。纳米管层7650对应于纳米管层6835(图68B所示)。具有35nm厚度的示例性器件被制造并在ON/OFF状态之间切换，如图64及65所示。具有顶部及底部触点的NV NT区块的制造方法分别相关于方法6600A、6600B、及6600C(图66A、66B、及66C所示)描述。
在制造工艺的此时，方法在纳米管层7650的表面上沉积顶部(上层)接触层7665，如图76B所示。顶部(上层)接触层7665的厚度可为例如10至500nm。顶部(上方触点)层7665可使用下列形成：Al、Au、Ta、W、Cu、Mo、Pd、Pt、Ni、Ru、Ti、Cr、Ag、In、Ir、Pb、Sn、以及金属合金，例如TiAu、TiCu、TiPd、PbIn、及TiW、其它适合的导体，或导电氮化物，例如TiN，氧化物，或硅化物，例如，RuN、RuO、TiN、TaN、CoSix及TiSix。顶部(上层)接触层7665对应顶部(上层)接触层6840(图68B所示)。
接着，方法使用已知工业方法在顶部(上层)接触层7650上沉积并图案化掩模层7672，如图76B所示。掩模层7672可为范围10至500nm内厚且使用抗蚀剂形成，例如光阻剂、电子束抗蚀剂，或导体，半导体，或绝缘体材料。掩模层7672开口暴露出下层区域，用于沟槽蚀刻的目的。掩模开口可被对准至导体层7610中的对准标记，方法使用已知的半导体方法将掩模开口对准至+F/3的对准精度AL或更佳。针对F＝45nm的技术节点，相对于位线边缘，例如图76B所示的位线7610-1的边缘，对准AL等于或优于±15nm。为了实现缩减的单元尺寸，掩模层7672开口可被排列为大致等于最小容许技术尺寸F。F可为例如90nm、65nm、45nm、35nm、25nm、12nm，或亚-10nm。
图76C示出掩模层7672的平面图，其在顶部(上层)接触层7665上具有如所绘示的形状。每一掩模图7672-1、7672-2、7672-3、及7672-4的形状为约FxF(如所绘示)，并且所有形状互相分离开距离F。
图76D示出当方法使用已知的半导体工业方法在技术节点最小尺寸F在顶部(上层)接触层7665的表面上图案化掩模区域时的圆角效应。绘示状态的形状7672-1变成图案化状态的大致圆形的形状7672-1R，直径为约F；绘示状态的形状7672-2变成图案化状态的大致圆形的形状7672-2R，直径为约F；绘示状态的形状7672-3变成图案化状态的大致圆形的形状7672-3R，直径为约F；以及绘示状态的形状7672-4变成图案化状态的大致圆形的形状7672-4R，直径为约F。
在工艺中的此时，方法选择性地定向蚀刻掩模形状7672-1R、7672-2R、7672-3R、及7672-4R之间的暴露区域，开始于顶部(上层)接触层7665，结束于导体层7610的表面，位于位线(例如位线7610-1及7610-2)的顶面，藉此形成开口7675(未示出)且同时形成3-D NV NT二极管(形成图75中的单元C00、C01、C10、及C11)的所有表面(边界)。在一些实施例中，方法用绝缘体(例如TEOS)(未示出)填充开口7675，并平面化表面。开口7675对应于图75的开口7575。如果需要矩形(例如，方形)截面，则掩模形状7672-1、7672-2、7672-3、及7672-4可被用来替代7672-1R、7672-2R、7672-3R、及7672-4R。
授予共同发明人Bertin的美国专利5,670,803，其全部内容通过引用结合于此，公开了一3-D阵列(在此例中为3D-SRAM)结构，其具有同时沟槽-限定的侧壁尺寸。此结构包括垂直侧壁，其由切割贯穿多层掺杂硅及绝缘区域的沟槽所同时限定，以避免多个对准步骤。此沟槽定向选择性蚀刻方法可切割贯穿多层导体、半导体、氧化物、及纳米管层，如如上相关于例如图34A-34FF、36A-36FF、及68A-68I的沟槽形成。在此例中，选择性的定向沟槽蚀刻(RIE)移除顶部(上层)接触层7665的暴露区域，以形成顶部(上层)触点7565-1、7565-2、7565-3、及7565-4(图75所示)；移除纳米管层7650的暴露区域，以形成NV NT区块7550-1、7550-2、7550-3、及7550-4(图75所示)；移除底部(下层)接触层7630的暴露区域，以形成底部(下层)触点7530-1、7530-2、7530-3、及7530-4(图75所示)；定向蚀刻移除N+多晶硅层7625的暴露区域，以形成 N+多晶硅区域7525-1、7525-2、7525-3、及7525-4，如图75所示；移除多晶硅层7620的暴露区域，以形成N多晶硅区域7520-1、7520-2、7520-3、及7520-4，如图75所示。选择性的定向蚀刻的示例性方法停止于导体层7610的顶面及位线7610-1及7610-2的顶面，如图76B及75所示。
选择性地定向蚀刻掩模形状7672-1R、7672-2R、7672-3R、及7672-4R之间的暴露区域的示例性方法，对应至于形成图68D中沟槽区域的定向蚀刻方法，除了由于位线BL0及BL1已经于较早的步骤中被图案化蚀刻停止于位线BL0及BL1的表面之外，如图76B所示。
接着，方法用例如TEOS的绝缘体填充沟槽开口7675，并平面化，填充图75所示的区域7575(填充物未示出)。填充及平面化沟槽开口7675的示例性方法对应于如参照图68E所述的填充及平面化沟槽开口6860、6860A、及6860B的方法。
接着，方法沉积，平面化，以及图案化(形成)导体，例如图75所示的字线7570-1(WL0)及7570-2(WL1)。示例性的形成字线7570-1及7570-2的方法对应于如上参照图68I进一步描述的形成字线WL0及WL1的方法。
使用具有非共享阵列线的堆栈三维单元结构的替代简化的非易失性存储器
简化的三维非易失性存储器阵列7500使得堆叠多层的基于存储器阵列7500的子阵列成为可能，以实现每单位面积的高密度位储存。非易失性存储器阵列7500具有单元面积4F2及4F2/位的位密度。然而，2-高堆栈在相同的4F2面积中保存有两个位及达到2F2/位的位密度。同样地，4-高堆栈实现1F2/位的位密度，8-高堆栈实现0.5F2/位的密度，而16-高堆栈实现0.25F2/位的密度。
图77示出基于图75所示的非易失性存储器阵列7500的堆栈非易失性存储器阵列7700的示图。堆栈非易失性存储器阵列7700(图77所示)的支持电路及互连7701对应于支持电路及互连7501(图75中截面7500所示)，除了电路被修改以容纳堆栈阵列之外。BL驱动器和读出电路7705，即支持电路及互连7701的子集，被用于通过接口连接至堆栈易失性存储器阵列7700中的位线。
平面化绝缘体7707(图77所示)对应于平面化绝缘体7503(图75所示)。穿过平坦的绝缘体7707的互连装置(未在堆栈非易失性存储器阵列7700中示出， 但进一步在以上图28C的截面2800”中示出)可用于将3-D阵列中的金属阵列线(在此例中为位线)连接至相对应的BL驱动器和读出电路7705及其它电路(未示出)。作为示例，BL驱动器和读出电路2640中的位线驱动器可被连接至位线BL0及BL1(在以上进一步所述的图26A所示的存储器2600的阵列2610中，以及在图77所示的堆栈非易失性存储器阵列7700中)。
三堆栈层的左右侧3-D子阵列对应于图75中的非易失性存储器阵列7500，其具有以上的附加存储器堆栈(未示出)。具有8、16、32、及64及更多非易失性存储器堆栈的存储器可被形成。在此例中，第一堆栈存储器层被形成，包括非易失性存储器阵列7710L，其包括mxn个NV NT二极管单元(由m条字线WL0_LA至WLM_LA及n条位线BL0_LA至BLN_LA互连)，且非易失性存储器阵列7710R包括mxn个NV NT二极管单元(由m条字线WL0_RA至WLM_RA及n条位线BL0_RA至BLN_RA互连)。接着，第二堆栈存储器层被形成，包括非易失性存储器阵列7720L，其包括mxn个NV NT二极管单元(由m条字线WL0_LB至WLM_LB及n条位线BL0_LB至BLN_LB互连)，且非易失性存储器阵列7720R包括mxn个NV NT二极管单元(由m条字线WL0_RB至WLM_RB及n条位线BL0_RB至BLN_RB互连)。接着，第三堆栈存储器层被形成，包括非易失性存储器阵列7730L，其包括mxn个NV NT二极管单元(由m条字线WL0_LC至WLM_LC及n条位线BL0_LC至BLN_LC互连)，且非易失性存储器阵列7730R包括mxn个NV NT二极管单元(由m条字线WL0_RC至WLM_RC及n条位线BL0_RC至BLN_RC互连)。附加的堆栈非易失性存储器阵列是包括在内的(但未在图77示出)。
子阵列位线区段由垂直的互连件互连，然后扇出至BL驱动器和读出电路7705，如图77中的堆栈非易失性存储器阵列7700所示。例如，BL0_L互连位线BL0-LA、BL0_LB、BL0-LC区段，以及其它位线区段(未示出)，以及将这些位线区段连接至BL驱动器和读出电路7705。此外，BLN_L互连位线BLN-LA、BLN_LB、BLN-LC区段，以及其它位线区段(未示出)，以及将这些位线区段连接至BL驱动器和读出电路7705。此外，BL0_R互连位线BL0-RA、BL0_RB、BL0-RC区段，以及其它位线区段(未示出)，以及将这些位线区段连接至BL驱动器及读出电路7705。此外，BLN_R互连位线BLN-RA、BLN_RB、 BLN-RC区段，以及其它位线区段(未示出)，以及将这些位线区段连接至BL驱动器和读出电路7705。
BL驱动器和读出电路7705可用于读取或写入至字符位置(在图77所示的堆栈非易失性存储器阵列7700中的任何堆栈层上)。字线也可由支持电路及互连7701(未在此例中示出)选择。
当形成非易失性存储器阵列时，可能需要在温度范围700至800℃内退火多晶硅层达约一小时，以控制晶粒边界尺寸及实现期望的电气参数，例如控向二极管的正向电压降及击穿电压。针对3-D阵列而言，此退火可以在NV NT区块开关形成之前或之后进行。当堆叠存储器阵列以形成堆栈非易失性存储器阵列7700时，可能需要在温度范围700至800℃退火达一小时，以改进NV NT区块开关形成之后的控向二极管电性质，因为二极管层可能被安置于NV NT区块上方。底部(下层)及顶部(上层)触点材料可能需要承受高达800℃的温度而不形成碳化物(注意，纳米管承受的温度远超过800℃)。选择区块触点材料，例如Pt，可有助于确保碳化物不形成，因为Pt在碳中是不可溶的。此外，选择高熔点材料，例如Mo、Cr、及Nb，也可避免碳化物形成。Mo及Nb碳化物在超过1000℃形成，而Cr碳化物在超过1200℃形成。也可使用其它高-熔点金属。通过选择不形成碳化物或在超过800℃时形成碳化物的触点金属，可进行堆栈非易失性存储器阵列(其中二极管被置于NV NT区块及其相关触点之上及/或之下)的退火，而不造成触点-至-纳米管的劣化。藉此，至少本发明的一些实施例对高温度工艺是有恢复力的，而不会劣化。多种金属及碳的相图可在多种参考文献中找到。
本发明可以其它定形式实施，而不悖离其精神或基本特性。所提供的实施例因此将被视为是示例性的而非限制性的。例如，如上进一步示出的3D示例可用于形成独立式存储器阵列。或者，如上进一步示出的3D示例可被用作逻辑芯片中的嵌入式存储器。此外，如上进一步示出的3D示例可堆叠于逻辑芯片上的一个或更多微处理器上，致使地址、时序、及数据线长度大部分是垂直取向的且距离较短，以降低电源提升性能。此外，例如，如上所述的许多实施例相关于最小技术节点F描述。然而，其可用于以最小技术节点所容许的最小 尺寸制造存储器元件，实施例可以最小技术节点所容许的任何尺寸(例如，大于最小特征尺寸)制造。
所结合的专利参考数据
下列共同拥有的参考文献，在本文中称为″所结合的专利参考文献″，描述用于制造纳米管元件(纳米管结构制品及开关)的各种技术，例如，创建及图案化纳米管结构，其全部内容通过引用结合于此：
2001年7月25日提交的美国专利申请No.09/915,093，现为美国专利No.6,919,592，题为″使用纳米管带状元件的机电存储器阵列及其制造方法″；
2001年7月25日提交的美国专利申请No.09/915,173，现为美国专利No.6,643,165，题为″用纳米管技术构造的具有单元选择电路的机电存储器″；
2001年7月25日提交的美国专利申请No.09/915,095，现为美国专利No.6,574,130，题为″具有纳米管机电存储器的混合电路″；
2001年12月28日提交的美国专利申请No.10/033,323，现为美国专利No.6,911,682，题为″机电三迹线结器件″；
2001年12月28日提交的美国专利申请No.10/033,032，现为美国专利No.6,784,028，题为″机电三迹线结器件的制造方法″；
2002年4月23日提交的美国专利申请No.10/128,118，现为美国专利No.6,706,402，题为″纳米管膜及制品″；
2002年4月23日提交的美国专利申请No.10/128,117，现为美国专利No.6,835,591，题为″纳米管膜及制品的方法″；
2003年1月13日提交的美国专利申请No.10/341,005，题为″碳纳米管膜、层、组织、带状元件、元件及制品的制造方法″；
2003年1月13日提交的美国专利申请No.10/341,055，题为″使用薄金属层制造碳纳米管膜、层、组织、带状元件、元件及制品的方法″；
2003年1月13日提交的美国专利申请No.10/341,054，题为″使用预先形成的纳米管制造碳纳米管膜、层、组织、带状元件、元件及制品的方法″；
2003年1月13日提交的美国专利申请No.10/341,130，题为″碳纳米管膜、层、组织、带状元件、元件及制品″；
2004年6月9日提交的美国专利申请No.10/864,186，现为美国专利No.7,115,901，题为″非易失性机电场效应器件及其电路及其形成方法″；
2004年2月11日提交的美国专利申请No.10/776,059，现为美国专利刊物No.2004/0181630，题为″具有水平设置的纳米结构制品的器件及其制造方法″；
2004年2月11日提交的美国专利申请No.10/776,572，现为美国专利No.6,924,538，题为″具有垂直设置的纳米结构制品及其制造方法″；以及
2004年9月8日提交的美国专利申请No.10/936,119，现为美国专利公开No.2005/0128788，题为″图形化纳米级制品及其制造方法″。
Claims (16)
1.一种非易失性纳米管二极管器件，包括：
第一端子及第二端子；
半导体元件，包括阴极及阳极，且能响应于施加至所述第一端子的电刺激，在所述阴极与阳极之间形成导电路径；以及
纳米管开关元件，包括与所述半导体元件电连通的纳米管结构制品，所述纳米管结构制品设置在所述半导体元件与所述第二端子之间，且能在所述半导体元件与所述第二端子之间形成导电路径；
其中施加在所述第一及第二端子上的电刺激造成第一逻辑状态和第二逻辑状态；
其中所述纳米管结构制品由非织物网状物的纳米管元件所构成；并且
其中所述非织物网状物的纳米管元件提供贯穿所述纳米管结构制品的至少一个导电路径。
2.如权利要求1所述的非易失性纳米管二极管器件，其特征在于，在所述第一逻辑状态中，在所述第一及第二端子之间的导电路径实质上被禁用，并且，其中在所述第二逻辑状态中，在所述第一及第二端子之间的导电路径被启用。
3.如权利要求2所述的非易失性纳米管二极管器件，其特征在于，在所述第一逻辑状态中所述纳米管制品具有相对较高的电阻，并且，在所述第二逻辑状态中所述纳米管制品具有相对较低的电阻。
4.如权利要求3所述的非易失性纳米管二极管器件，其中所述纳米管结构制品包括未对准的纳米管的非织物网状物。
5.如权利要求4所述的非易失性纳米管二极管器件，其特征在于，在所述第二逻辑状态中，所述未对准的纳米管的非织物网状物包括在所述半导体元件与所述第二端子之间的至少一电导电路径。
6.如权利要求4所述的非易失性纳米管二极管器件，其特征在于，所述纳米管结构制品包括一多层结构。
7.如权利要求1所述的非易失性纳米管二极管器件，其特征在于，在所述第一及第二端子之间的阈值电压以上，所述半导体元件能够使电流从所述阳极流动至所述阴极，并且，其中在所述第一及第二端子之间的所述阈值电压以下，所述半导体元件无法使电流从所述阳极流动至所述阴极。
8.如权利要求2所述的非易失性纳米管二极管器件，其特征在于，在所述第一逻辑状态中，在所述阳极与所述第二端子之间的一导电路径被禁用。
9.如权利要求2所述的非易失性纳米管二极管器件，其特征在于，在所述第二逻辑状态中，在所述阳极与所述第二端子之间的一导电路径被启用。
10.如权利要求2所述的非易失性纳米管二极管器件，其特征在于，所述纳米管开关元件进一步包括导电触点，其设置在所述纳米管结构制品与所述半导体元件之间，并在所述纳米管结构制品与所述半导体元件之间提供电连通路径。
11.如权利要求10所述的非易失性纳米管二极管器件，其特征在于，所述第一端子与所述阳极电连通，并且，所述阴极与所述纳米管开关元件的所述导电触点电连通。
12.如权利要求11所述的非易失性纳米管二极管器件，其特征在于，当在所述第二逻辑状态时，所述非易失性纳米管二极管器件能够实质上带动电流由所述第一端子流动至所述第二端子。
13.如权利要求10所述的非易失性纳米管二极管器件，其特征在于，所述第一端子与所述阴极电连通，并且，所述阳极与所述纳米管开关元件的所述导电触点电连通。
14.如权利要求13所述的非易失性纳米管二极管器件，其特征在于，当在所述第二逻辑状态时，所述元件能够实质上带动电流由所述第二端子流动至所述第一端子。
15.如权利要求1所述的非易失性纳米管二极管器件，其特征在于，所述阳极包括导电材料，并且，所述阴极包括n型半导体材料。
16.如权利要求10所述的非易失性纳米管二极管器件，其特征在于，所述阳极包括p型半导体材料，并且，所述阴极包括n型半导体材料。
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