CN102067315B - 包括具有被电隔离的柱的二极管的共享的二极管器件部的叠轨式堆叠的非易失性存储器阵列 - Google Patents
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Abstract
提供了一种集成电路及及其制造方法，该集成电路包括导体之间垂直取向的二极管结构。二端子装置例如无源元件存储器单元可以包括与反熔丝和/和其它状态改变元件串连的二极管操纵元件。所述装置使用柱结构在所述上和下导体组的交点形成。所述柱结构的高度通过每个柱的部分二极管与导体的其中之一形成叠轨式堆叠而被减小。在一实施例中，二极管可以包括第一导电类型的第一二极管器件和第二导电类型的第二二极管器件。所述二极管器件其中之一的一部分被划分为第一和第二部，所述部的其中之一形成为叠轨式堆叠，该部在该叠轨式堆叠与使用柱形成的其它二极管共享该叠轨式堆叠。
Description
技术领域
根据本公开的实施例涉及包含非易失性存储器单元阵列的集成电路并且具体地涉及结合无源元件存储器单元的阵列。
背景技术
具有可探测水平的状态改变(例如电阻变化或者相变)的材料，被用于形成各种类型的非易失性半导体基存储器装置。例如，简单的反熔丝被用于在一次场可编程(OTP)存储器阵列中二进制数据存储，其给存储器单元的较低电阻的初始物理状态指派第一逻辑状态，例如逻辑“0”，并且给单元的较高电阻的物理状态指派第二逻辑状态，例如逻辑“1”。一些材料可以使得其电阻在其初始电阻的方向被转换回来。这些类型的材料可以被用于形成可重写存储器单元。在材料中可探测的电阻的多个水平可以进而被用于形成多状态装置，该多状态装置可以或者不可以重写。
具有记忆效应例如可探测水平的电阻的材料经常与操纵元件(steeringelement)串连从而形成存储器单元。二极管或者其它具有非线性传导电流的装置被典型地用作操纵元件。单元的记忆效应经常被称为状态改变元件。在许多实施中，一组字线和位线基本垂直配置，存储器单元在各字线和位线的交点。二端子存储器单元可以在交点被构造，一个端子(例如，单元或者单元的分离层的端部)与形成对应的字线的导体接触，并且另一端子与形成对应的位线的导体接触。这样的单元有时被称为无源元件存储器单元。
具有电阻状态改变元件的二端子存储器单元已经被用于三维场可编程非易失性存储器阵列之中，因为当与其它三端子存储器装置(例如闪EEPROM)相比时其设计更为简单。三维非易失性存储器阵列是有吸引力的，因为其可以极大地增加在给定的晶片面积中可以被制造的存储器单元的数量的潜力。在三维存储器中，存储器单元的多层可以在衬底上方被制造，没有居间的衬底层。一种类型的三维存储器包括在上和下导体的交点形成的层 的柱。柱可以取各种配置，在一示例中包括与状态改变元件(例如反熔丝)或者其它状态改变材料串连的操纵元件(例如二极管)。
柱结构的形成经常包括在第一方向将第一多层蚀刻为多个带，用电介质材料填充带之间的间隙，沉积第二多层，并且随后在与第一方向垂直的第二方向蚀刻第一多层和第二多层两者。这些柱结构的形成可以包括在形成结构的小特征尺寸时要求精确对齐的一些制造工艺。这些工艺可以有一些困难。例如，第二蚀刻工艺典型是选择性的，从而不蚀刻电介质填充材料。这可以有时导致不利的相邻结构的短路，其由于陷在电介质下面而没有被第二蚀刻所去除的一部分材料所形成的桁条引起。
仍有改善柱设计和对应的在非易失性存储器阵列技术中形成其的制造工艺的需求。
发明内容
提供了一种集成电路及其制造方法，该集成电路包括在导体之间垂直取向的二极管结构。二端子装置(例如无源元件存储器单元)可以包括与反熔丝和/或其它状态改变元件串连的二极管操纵元件。所述装置使用柱结构在所述上和下导体组的交点形成。所述柱结构的高度通过每个柱的部分二极管与导体的其中之一形成叠轨式堆叠而被减小。在一实施例中，二极管可以包括第一导电类型的第一二极管器件和第二导电类型的第二二极管器件。所述二极管器件其中之一的一部分被划分为第一和第二部，所述部的其中之一形成为叠轨式堆叠，该部在该叠轨式堆叠与使用柱形成的其它二极管共享该叠轨式堆叠。
根据一实施例的集成电路装置包括在衬底上方在第一方向延伸的第一导体，包括第二导体和第一二极管器件的第一部的第一组带，和在第一导体和第一组带之间形成的柱。第一组带在衬底上方在第二方向延伸，其中第二方向基本垂直于第一方向。柱包括第一二极管器件的第二部，第二二极管器件，和在第一导体和第一组带之间串连的状态改变元件。
根据另一实施例的非易失性半导体存储器包括衬底、在衬底上方的第一高度的多个基本平行和基本共面的第一导体、在衬底上方的第二高度的多个基本平行和基本共面的叠轨式堆叠，和多个形成于多个第一导体和多个叠轨式堆叠的交点之间的多个柱。第一导体在第一方向延伸，并且叠轨式堆叠在 与第一方向基本垂直的第二方向延伸。各叠轨式堆叠包括第二导体和与叠轨式堆叠相关的多个二极管的第一二极管器件的第一部。多个柱包括在第一叠轨式堆叠和多个第一导体的交点形成的第一组柱。第一组柱的每个包括多个与第一叠轨式堆叠相关的多个二极管的第一二极管器件的第二部，第二二极管器件和状态改变元件。
在一实施例中提供一种制造集成电路装置的方法，所述方法包括在衬底上方的第一高度形成多个基本平行并且基本共面的第一导体，在衬底上方的第二高度形成多个基本平行并且基本共面的叠轨式堆叠，并且形成多个第一导体和多个叠轨式堆叠的交点之间的多个柱。第一导体在第一方向延伸并且叠轨式堆叠在与第一方向基本垂直的第二方向延伸。各叠轨式堆叠包括第二导体和多个与叠轨式堆叠相关的柱的二极管的第一二极管器件的第一部。多个柱可以包括在第一叠轨式堆叠和多个第一导体的交点形成的第一组柱。第一组柱可以各自包括对应于第一叠轨式堆叠的多个二极管的第一二极管器件的第二部、第二二极管器件和状态改变元件。
本公开的技术的其它特征、方面和目的可以从说明书、图和权利要求的阅读中获得。
附图说明
图1描绘了具有与状态改变元件和反熔丝串连的典型二端子非易失性存储器单元。
图2描绘了具有二极管器件之间的反熔丝层的典型二端子非易失性存储器单元。
图3A和3B分别是三维存储器阵列的透视图和截面图。
图4A是根据本公开的技术的一实施例的部分非易失性存储器阵列的透视图。
图4B是图4A的非易失性存储器阵列的另一透视图，描绘了在非易失性存储器工作期间未被选择和被选择的柱中的空穴电流。
图5是描绘作为柱的高度的函数的在未被选择的阵列线中的空穴电流的曲线图。
图6A-6I是描绘根据本公开的技术的一实施例的非易失性存储器阵列的制造的截面图。
图7是根据一实施例的非易失性存储器系统的框图。
具体实施方式
图1描绘了二端子非易失性存储器单元的示例性结构，其包括在上和下导体之间的交点形成的多层的柱100。存储器单元的第一端部连接至第一导体110并且存储器单元的第二端部连接至第二导体112。存储器单元与柱100同延，柱100包括与状态改变元件104和反熔丝106串连的操纵元件102以便提供非易失性数据存储。
操纵元件可以取展示非线性导电电流特征的任何合适的装置，例如简单的二极管。状态改变元件将随实施例而变化，并且可以包括许多类型的材料以便通过代表性的物理状态而存储数据。状态改变元件104可以包括电阻改变材料，相变电阻性材料等。具有至少二可探测电阻改变水平(例如低至高和高至低)的半导体或者其它材料可以被用于形成无源存储元件。通过指派逻辑数据值给电阻的各水平(电阻的各水平可以被设置并且从电阻改变元件104读取，由柱100形成的存储器单元可以提供可靠的数据读/写能力。反熔丝106还可以提供可以应用于非易失性数据存储的电阻状态改变能力。反熔丝以高电阻状态制造并且可以爆裂或者熔融为低电阻状态。反熔丝的初始状态典型是非导电的，并且在爆裂或者熔融状态展示具有低电阻的高导电性。因为分立装置或者元件可以具有电阻和不同电阻状态，术语电阻率和电阻率状态被用于指称材料自身的特性。因而，尽管电阻改变元件或者装置可以具有电阻状态，电阻率改变材料也可以具有电阻率状态。各种类型的反熔丝可以被使用，包括但不限于例如电介质破裂反熔丝，本征或者轻掺杂的多晶半导体反熔丝和非晶半导体反熔丝。
反熔丝106可以对于存储器单元100提供其状态改变能力之外的收益。例如，反熔丝可以用于将存储器单元的导通电阻设置在相对于与该单元相关的读-写电路的合适的水平。这些电路被典型地用于爆裂反熔丝并且具有相关的电阻。因为这些电路驱动电压和电流水平以便爆裂反熔丝，反熔丝趋向对于这些相同的电路在后面的工作期间将存储器单元设置为合适的导通电阻状态。
各种材料展示了适于实现状态改变元件104的电阻改变性能。合适的材料的示例包括，但不局限于，掺杂的半导体(例如多晶硅)、过渡金属氧化 物、复合金属氧化物、可编程金属化连接、相变电阻元件、有机材料可变电阻器、碳聚合物膜、掺杂的硫族化物玻璃，和包含改变电阻的可移动原子的肖特基势垒二极管。这些材料的电阻率在一些情形中可以仅在第一方向(例如高至低)设置，而在其它中，电阻率可以被设置从第一水平(例如高电阻)至第二水平(例如低电阻)，并且随后重置回第一电阻率水平。状态改变元件104在一实施例中可以是反熔丝。
一个范围的电阻值可以被指派给一个物理数据状态，以便包容装置之间的差别以及设置和重置循环之后装置内的变化。术语“设置”和“重置”被典型地分别用于指称将元件从高电阻物理状态改变为低电阻物理状态(设置)和将元件从低电阻物理状态改变为高电阻物理状态(重置)的过程。
根据本公开的实施例其它类型的二端子非易失性存储器单元可以被使用。例如，一个实施例不包括反熔丝106并且仅包括状态改变元件104和操纵元件102。其它实施例可以包括另外的状态改变元件替代或者添加至反熔丝。各种类型的合适的存储器单元在美国专利No.6,034,882(名称为“Vertically Stacked Field Programmable Non-volatile Memory and Method ofFabrication”)中描述。各种其它类型的单元也可以被使用，包括在美国专利No.6,420,215和美国专利申请No.09/897,705(2001年6月29日提交，名称为“Three-Dimensional Memory Array Incorporating Serial Chain Diode Stack”，和美国专利申请No.09/560,626(2000年4月28日提交，名称为“Three-Dimensional Memory Array and Method of Fabrication”)，全部通过引用整体合并于此。
图2描绘了二端子非易失性存储器单元的另一示例性结构，其由在上和下导体的交点多层的柱形成。在该示例中，操纵元件是具有被反熔丝106所分离的第一二极管器件114和第二二极管器件116的二极管。这样的布置有时被称为初发二极管(incipient diode)。二极管可以包括各种适于形成合适的二极管结的不同导电类型的材料的组合。例如，第一二极管器件114可以是高度掺杂的多晶硅层，并且第二器件可以是本征或者轻掺杂的不同导电类型的多晶硅层。未被掺杂的区可以不是完全电中性，由缺陷、污染等引起，其导致它如被轻微掺杂一样表现。这样的二极管仍然被认为具有本征层。在一实施例中，第一器件114是重掺杂的P+硅层，并且第二器件是本征或者轻掺杂的N-层116。当然，N-和P+型层在另一实施例中可以被反转。另 外，重掺杂的N+硅层可以被用于一个器件并且本征或者轻掺杂的P-硅层用于另一器件。在另一示例中第二器件也可以是重掺杂的。
状态改变元件104不包括在图2中，尽管在另一实施例中可以加入与反熔丝和二极管串连的状态改变元件。注意在一实施例中二极管操纵元件自身可以被用作状态改变元件。已经发现在一些存储器单元中用于形成二极管的材料自身展示电阻改变能力。例如，在一实施例中，二极管的本征区由多晶硅形成，该多晶硅展示了从高电阻率状态设置到的电阻率状态，并且随后从低电阻率状态被重置回高电阻率状态的能力。因而，二极管自身，或者其部分，也可以形成存储器单元的状态改变元件。在其它实施例中，一或者更多的附加层可以被包括在存储器单元的柱100中以便形成状态改变元件。例如，多晶硅的附加层、过渡金属氧化物等可以被包括在单元中以便提供状态改变记忆效应。该附加层例如可以包括在二极管器件和导体之一之间。
导体110和112典型地相互垂直，并且形成部分阵列端线，用于存取存储器单元的阵列。在一层的阵列端线(也被称为阵列线)可以被冠以字线或者X线。在垂直相邻的层的阵列线可以被冠以位线或者Y线。存储器单元可以形成在各字线和各位线的投影交点，并且在对应的交叉字线和位线之间连接，如对于在柱100的存储器单元的形成所示出的。具有至少二层存储器单元(即二个存储平面)的三维存储器阵列可以利用多于一层字线和/或多于一层位线。
图3A-3B描绘了部分示例性的单片三维存储器阵列。单片三维存储器阵列是其中多个存储器层被形成于单个衬底上方(例如晶片)，而没有居间的衬底的存储器阵列。字线和位线层两者都在图3A的透视图中所描绘的结构中的存储器单元之间被共享。该配置经常被称为全镜像结构。多个基本平行和共面的导体在第一存储器层L0形成第一组位线162。在存储器层L0的存储器单元152包括在位线和相邻的字线164之间形成的柱。在图3A-3B的布置中，字线164在存储器层L0和L1之间被共享，并且因而，进一步连接至在存储器层L1的存储器单元170。第三组导体形成在层L1的那些单元的位线174。这些位线174继而在存储器层L1和存储器层L2之间被共享，在图3B的截面图中被描绘。存储器单元178被连接至位线174和字线176从而形成第三存储器层L2，存储器单元182被连接至字线176和位线180从而形成第四存储器层L3，并且存储器单元186被连接至位线180和字线 184，从而形成第五存储器层L5。二极管的极性的布置和对应的字线和位线的布置可以随实施例而变化。另外，可以使用多于或者少于5个存储器层。
在图3A的实施例中给定的存储器单元层的二极管的操纵元件可以相对于前一存储器层的二极管被倒置形成。例如，如果单元152包括P+型的底部重掺杂区和顶部本征或者轻掺杂的N-型区，则在第二层的单元170中，底部轻掺杂的区可以是N-型而顶部重掺杂的区是P+型。
在替代实施例中，层间电介质可以在相邻的存储器层之间形成。在存储器层之间没有导体被共享。该类型的结构对于三维单片存储器经常被称为非镜像结构。在一些实施例中，共享导体的相邻的存储器层和不共享导体的相邻的存储器层可以被堆叠在同一单片三维存储器阵列中。在其它实施例中，一些导体被共享而其它导体不被共享。例如，在一些配置中仅字线或者仅位线可以被共享。第一存储器层L0可以包括位线层BL0和字线层WL0之间的存储器单元。在层WL0的字线可以被共享以便形成存储器层L1的单元，其连接至第二位线层BL1。位线层不被共享使得下一层可以包括层间电介质从而将位线BL1与下一层导体分离。该类型的配置经常被称为半镜像。存储器层无需全部都被形成具有相同类型的存储器单元。如果希望，使用电阻改变材料的存储器层可以与使用其它类型的存储器单元等的存储器层交替。
图4A描绘了根据本公开的一个实施例的一部分单片三维非易失性存储器阵列。存储器单元使用在第一导体202和第二导体204之间的交点的柱结构230形成。为了清楚起见，仅一个第一导体202在图4A中描绘。各第二导体204是层的叠轨式堆叠的一部分，其进一步包括重掺杂的N+型硅层206和本征或者轻掺杂的N-型硅层208。叠轨式堆叠通过电介质材料(例如氧化硅)的带210与相邻的叠轨式堆叠分离。重掺杂的层206提供与下面的金属导体层204的良好的电接触。该高掺杂的硅层将停止欧姆转变，由此避免金属导体与下面的例如本征或者轻掺杂的层的结非有意地形成肖特基二极管。各种掺杂技术可以用于形成这里所描绘的掺杂的材料中。通过示例的方式，在一实施例中在沉积期间可以使用原处掺杂。其它掺杂技术(例如离子植入、等离子体沉浸、气体源扩散或者固体源扩散)也可以被使用。此外，在一实施例中，当形成阵列的不同的层时可以使用不同的掺杂技术。
多个柱结构230在层208上方形成，每个柱结构230包括本征或者轻掺杂的N-型硅的附加层212、反熔丝层214、和重掺杂的P+型硅的层216。 P+型硅层216形成对应的柱的存储器单元的第一二极管器件。轻掺杂或者每个柱中的本征的N型硅层212形成对应的柱的存储器单元的第二二极管器件的第一部。各存储器单元的第二二极管器件包括由本征或者轻掺杂的N-型材料的下面的带208形成的第二部。这些带208由此由各上面的柱沿其长度在第一方向共享，以便形成各柱的第二二极管器件的一部分。
通过移动部分第二二极管器件至叠轨式堆叠220，形成减小了高度的柱。已经发现第二二极管器件的一些部分可以被移动至叠轨式堆叠，而没有不利地影响存储器单元的电性能。在这种方式中，柱高度可以被减小，同时仍然在上和下导体的交点形成分立的存储器单元。下面提供关于形成叠轨式堆叠中的第二二极管器件的第二部的电效应的更多的细节。
尽管在图4A中第一二极管器件是重掺杂的P+型硅，并且第二二极管器件是本征或者轻掺杂的N-型硅，但是不同的材料组合可以被用于形成二极管操纵元件。例如，在一替代实施例中，重掺杂的N+型材料可以与本征或者轻掺杂的P-型材料配对。另外，材料关于上和下导体的取向在其它实施例中可以被反转。
图4B描绘了来自图4A的非易失性存储器的一部分，示出了所述阵列的存储器单元可以被单独地选择，而不干扰连接至公共选择线的未被选择的存储器单元。在图4B中，该阵列的取向已经被垂直翻转，并且一些部分由于清晰表达的原因被省略。一组偏置条件被描绘用于选择在柱230a形成的存储器单元，同时不选择在柱230b形成的存储器单元。该偏置条件可以被用于编程存储器单元，通过例如爆裂或裂开在柱230a的反熔丝214a。重要的是，在这样的操作中足够地隔离柱230a的存储器单元，使得反熔丝214a可以被恰当地裂开，同时不干扰或者以其他方式影响反熔丝214b。在所述的具体实施例中，10V被施加于被选择的第一导体202a，而1V被施加于未被选择的第一导体202b并且被选择的导体204a被接地。在一实施例中，在第二组导体中其它未被选择的导体204a(未被示出)可以具有施加于其上的大约8V的电压。
在施加偏压的条件下，强电场通过柱230a以从导体202a至导体204a的方向产生。因为N-层208a是电耦合至柱230a和230b两者的公共节点，所以在被选择的导体202a和未被选择的导体202b之间的通过N-层208a被感应的电流可以被期待。这样的驱动电流可以引起柱230b的存储器单元 可以被不利地编程或者干扰的担忧。然而，已经发现，第二二极管器件的一些部可以在公共的叠轨式堆叠中被共享，而仍然避免在未被选择的柱中的存储器单元的非有意的干扰。
导体202a和导体204a之间的强电场引发由箭头240所描绘的电场方向的注入空穴电流。电场也存在于未被选择的柱230b中，从导体202b至导体204a的方向。该电场也在从导体202b至导体220a的方向引起由箭头242所指示的空穴电流。尽管比在被选择的柱中的电场小，在未被选择的柱中的电场也可强到足以排斥多数注入空穴到达未被选择的反熔丝214b，由此避免在柱230b的存储器单元的干扰。
注意少数扩散空穴电流仍然可以到达未被选择的存储器单元中的反熔丝。但是，扩散电流随距离的指数下降，使得可以选择合适的柱高度以最小化或者消除可以由少数电流所引起的任何干扰。图5是示出一示例性实施例中少数扩散空穴电流和柱高度之间的关系的曲线图。空穴电流沿y轴用对数表示，作为柱高度的函数，柱高度被设置为沿x轴。在所具体描述的实施例中，形成二极管器件的第二部的N-层和柱的整体高度被假定为大约3000埃 
随着柱高度下降，在叠轨式堆叠中N-层的高度增加了对应的量，使得总高度保持为大约3000
在被选择的导体202a中在施加的偏压条件下的电流由线250示出并且在未被选择的导体202b中的电流由线252示出。在大约450 
的柱高度，在选择的导体柱的电流稍稍大于1×10-3安培，而在未被选择的导体中的电流稍稍小于1×10-4安培。在未被选择的柱中的该水平的电流可以被期望产生对应的存储器单元的干扰，例如通过裂开反熔丝214b。随着柱高度增加，在被选择的导体中的电流保持大致相同，而在未被选择的导体中的电流下降。在大约1050 
的高度，在未被选择的导体中的电流下降至大约1×10-6安培。该电流可以低到足以不引起对干扰的担忧。在大约1300 电流进一步被降低至大约1×10-7安培。注意在图5中所表示的实际值仅是示例性的并且将根据材料/掺杂水平和在给定的实施中的其它层的尺寸而变化。被制造的装置可以经历测试以便特征化在不同柱高度所经历的干扰的数量，从而对于希望的实施精确地选择合适的尺寸。
图6A-6I示意性地示出了根据一实施例的单片三维非易失性存储器阵列的制造。在一实施例中所述制造可以在形成一或者更多的下面的存储器层 之后发生。绝缘层302L在衬底(未示出)上方形成，如在图6A中所示出。在一些实施例中，绝缘层302L可以被省略，例如在镜像单元层布置被使用，以及工艺被用于在一或者更多的在先的层上方形成附加的存储器层。下面的衬底可以是任何半导体衬底，例如单晶硅、IV-IV化合物、III-V化合物、II-VII化合物等，并且包括在衬底上方形成的外延或者其它半导体层。衬底可以包括形成于其中的集成电路。绝缘层302L可以包括任何合适的绝缘材料，例如二氧化硅、氮化硅、高电介质膜等。
可选的粘合层304L在绝缘材料上方形成以便帮助导电层306L粘合。粘合层可以包括，通过非限制性的示例，例如氮化钽、氮化钨、钛钨、被溅射的钨、氮化钛或者其组合的材料。粘合层可以通过本领域中任何已知的工艺形成，例如化学气相沉积(CVD)、物理气相沉积(PVD)或者原子层沉积(ALD)。在一实施例中，粘合层304L被沉积至大约100 
的厚度。术语“厚度”指称垂直厚度，在垂直于其上形成所述层的衬底的方向测量。
导电层306L使用已知工艺(例如CVD或者PVD)在粘合层304L上方形成。导电层可以包括本领域中已知的任何合适的导电材料，包括但不局限于，钽、钛、钨、铜、钴或者其合金。在一实施例中，钨通过CVD被沉积至大约3000 
的厚度，尽管所使用的厚度、材料和工艺可以根据实施例而变化。可选的粘合层308L在第一导电层306L上方形成至大约100 
的厚度。粘合层可以由与层304L所述的不同的材料形成。具有第一导电类型的硅层310L形成于导电层308L上方。在一实施例中，具有大约200 
厚度的硅层是重掺杂的P+型多晶硅层。其它厚度可以被使用。通过示例的方式，在一实施例中，重掺杂的P+多晶硅层可以被掺杂以大于5×1018原子/cm3的浓度。在另一实施例中P+层被掺杂以大于1×1019原子/cm3的浓度，并且在又一实施例中被掺杂以大于1×1020原子/cm3的浓度。
反熔丝层312L在重掺杂的P+型层上方形成。在一实施例中反熔丝材料是沉积至大约20-100 
厚度的二氧化硅。其它厚度也可以被使用。具有与层310L不同导电类型的材料的硅层314L在反熔丝层上方形成。层314L将形成每个柱的第二二极管器件的第一部。当层310L是重掺杂的P+型硅层时，层314L可以是未被掺杂的本征硅层或者是轻掺杂的相反导电类型的硅层，即在该示例中是N-。在一实施例中，层314L被沉积至大约1300 的厚度。在层314L是轻掺杂的N-型材料的一实施例中，硅被掺杂至小于 5×1017原子/cm3的浓度。在另一实施例中，小于1×1017原子/cm3或者1×1016原子/cm3的浓度被使用。硬掩模层316L形成于N-层314L上方。任何合适的硬掩模材料都可以被使用，包括但不局限于例如氮化硅。光致抗蚀剂的带318随后使用传统光刻技术形成于硬掩模上方。光致抗蚀剂的带在硬掩模上方在第一方向延伸，在与第一方向基本垂直的第二方向在相邻带之间具有间隔。在一实施例中，隔离体辅助构图或者纳米压印技术也可以被用于以小于光刻工艺的最小可界定的特征尺寸形成图案。
使用光致抗蚀剂作为图案，硬掩模层被蚀刻，随后蚀刻穿过下面的层，如在图6B中所描绘的。蚀刻持续进行，直至到达绝缘层302L。任何合适的蚀刻工艺或者多个工艺可以被使用。多层被蚀刻为在第一方向延伸的带，在第二方向相邻的带之间具有间距。带的宽度可以随实施例而变化，但是在一实施例中是大约450 蚀刻层堆叠形成在衬底上方在第一方向延伸的第一组导体306S(1)-(3)。层308L、310L、312L、314L和316L都被蚀刻为带308S(1)-(3)、310S(1)-(3)、312S(1)-(3)、314S(1)-(3)和316S(1)-(3)。
在蚀刻从而形成第一导体之后，光致抗蚀剂的带和硬掩模带316S(1)-(3)被去除。传统工艺(例如在含氧等离子体中的灰化)可以被用于去除光致抗蚀剂，随后通过传统工艺(例如化学湿法蚀刻)以去除硬掩模层。去除光致抗蚀剂和硬掩模之后，电介质材料320沉积于带上方和带之间，如在图6C中所示出。电介质材料可以是任何合适的电绝缘材料，例如二氧化硅、氮化硅或者氧氮化硅。过量的电介质材料使用传统技术(例如化学机械抛光)而被去除。在一实施例中基本平坦表面由带314S(1)、314S(2)和314S(3)，以及分离相邻的带的电介质材料的上表面形成。在另一实施例中电介质层紧接着在带314S(1)-(3)的上表面之下凹入，如在图6C中所示。
图6D是沿图6C的线A-A所取的截面图，示出在第一方向通过阵列的图。粘合层带304S(1)覆盖绝缘层302L，随后是第一导体306S(1)，另一粘合层308S(1)，重掺杂的P+硅带310S(1)，反熔丝层带312S(1)，和本征或者轻掺杂的硅带314S(1)。
随后在带314S(1)上方形成具有与层310L不同导电类型的材料的第二层330L。层330L具有与材料314L相同的导电类型，并且将形成多存储器单元的第二二极管器件的第二部。层330L在一实施例中是轻掺杂的N-硅的第二层，具有与层314L基本相似的掺杂浓度。在一实施例中，层330L是大约 1300 
尽管厚度可以随实施例变化。在层330L上方使用传统工艺(比如CVD)形成重掺杂的层332L。层332L在一实施例中是重掺杂的N+型硅层，其提供与上覆的导电层的良好的电接触并且避免肖特基二极管的形成。在一实施例中，层332L形成至大约200 
的厚度。粘合层334L形成于层332L上方。在一实施例中，粘合层是沉积至大约100 
深度的TiN的层，尽管其它材料和厚度也可以被使用，如对于层304L所描述的。第二导电层336L随后形成于粘合层上方。在一实施例中，第二导电层336L是通过CVD或者PVD沉积至大约3000 
厚度的钨。也可以使用其它材料、工艺和尺寸，如对于第一导电层306L所描述的。
使用下一系列的工艺来形成用于将层336L、334L、332L和330L蚀刻为第二组叠轨式堆叠的图案。所述图案也被用于将带314S、312S、310S和308S蚀刻为柱。首先，在导电层336L上方，硅层338L被沉积至大约300 
的厚度。可选的粘合层可以形成于导电层336L和硅层338L之间。氧化物层340L随后在硅层上方被沉积至大约200 
的厚度。其它厚度也可以被使用。在第二方向延伸的光致抗蚀剂的带342形成于氧化物层上方。光致抗蚀剂的带在第一方向被间距隔开。
使用光致抗蚀剂作为掩模，氧化物层被蚀刻为在硅层上方在第二方向延伸的带340S(1)、340S(2)和340S(3)，如在图6E中所示。蚀刻之后，光致抗蚀剂使用合适的工艺被去除，随后沉积钴层344L于氧化物层340L的相邻的带340S之间的间距中并且在各带的上表面上方。钴示出良好的抗蚀性，使得它可以形成对于蚀刻的合适的硬掩模层。在一实施例中，钴层344L形成至大约500 的深度。沉积钴之后，晶片在高温(例如650℃)被退火，引起在氧化物层的相邻的带之间的区域中钴硅(CoSi)的生长。图6F示出了由退火工艺所产生的CoSi的带346S(1)、346S(2)和346S(3)。
在退火之后，钴层344L、氧化物层340L和硅层338L的剩余的部分被去除，如在图6G中所示。在一实施例中化学湿法蚀刻被用于剥离这些层。选择性或者非选择性的蚀刻工艺也可以被使用。CoSi的带可以随后被用作蚀刻下面的层的掩模。蚀刻穿过下面的层持续进行直至到达粘合层304L，如在图6H中所示。在一实施例中选择性的蚀刻工艺被用于蚀刻穿过这些层，而不蚀刻用于填充从第一蚀刻工艺形成的带之间的间距的电介质材料320。蚀刻导电层336L形成在第二方向延伸横过衬底的第二组导体336S(1)、 336S(2)、336S(3)，在其之间在第一方向具有间距。第二组导体是叠轨式堆叠组的一部分，它还包括粘合层334L的带334S(1)-(3)，重掺杂的N+型欧姆接触层的带332S(1)-(3)和本征或者轻掺杂的层330L的带330S(1)-(3)。蚀刻带314S(1)、312S(1)、310S(1)和308S(2)形成柱。第一柱由区308P(1)、310P(1)、312P(1)和314P(1)形成，第二柱由区308P(2)、310P(2)、312P(2)和314P(2)形成，并且第三柱由区308P(3)、310P(3)、312P(3)和314P(3)形成。
蚀刻之后，电介质材料的另一层350被沉积于叠轨式堆叠和柱的上方和其之间。任何合适的电绝缘材料(例如氧化硅)可以被使用。附加的电介质层可以在电介质层350上方形成以便形成层间电介质层，从而隔离刚刚形成的存储器层与后续形成的存储器层。在其它实施例中，不形成层间电介质层，使得导体336S(1)等可以在镜像或者半镜像布置中被下一存储器层共享。在一实施例中，在形成附加的存储器层之前可以去除CoSi硬掩模层，尽管这不是必须的。
前述制造工艺仅是形成具有在叠轨式堆叠中形成的部分二极管器件的三维存储器阵列的合适技术的一示例。例如，在一实施例中，镶嵌工艺可以被用于形成柱的本征或者轻掺杂的二极管器件材料。在形成每个包括本征或者轻掺杂的二极管器件层的下叠轨式堆叠之后，氧化物可以作为间隙填充沉积在叠轨式堆叠之间，并且也在叠轨式堆叠上方被沉积至下叠轨式堆叠上方的柱的希望的高度。氧化物可以被构图，例如通过印刷以便在其中界定柱的位置。氧化物可以随后被蚀刻以便界定氧化物中的孔，在孔中本征或者轻掺杂的硅层被沉积以形成柱。工艺随后可以以相似于已经描述的方式继续。
图7是包括存储器阵列402的示例性集成电路的框图，存储器阵列402可以如在图4A-4B和6A-6I中所述形成。存储器阵列402的阵列端线包括组织为行的字线的各层，和组织为列的位线的各层。集成电路400包括行控制电路420，行控制电路420的输出被连接至存储器阵列402对应的字线。行控制电路接收M个行寻址信号组和一或者更多的各种控制信号，并且典型地可以包括例如行解码器422、阵列端子驱动器424，和用于读和写(即编程)两者的操作的块选择电路426的电路。集成电路400还包括列控制电路41，列控制电路410的输入/输出406被连接至存储器阵列402的对应的位线。列控制电路410接收N个列寻址信号的组和一或者更多的各种控制信号，并且典型地可以包括例如列解码器412、阵列端子接收器或者驱动器414、 块选择电路416、以及读/写电路、和I/O多路复用器的电路。例如行控制电路420和列控制电路410的电路可以被共同地冠以控制电路或者阵列端子电路，由于其连接至存储器阵列402的各阵列端子。
本发明的前述详细的说明已经为了图示和描述的目的被阐述。其不旨在是穷举的或者限制本发明于所公开的精确的形式。许多改进和变更按照上述的教导是可能的。所述实施例被选择以便最好地解释本发明的原理及其实际应用，由此使得本领域中的其它技术人员在各实施例中最好地利用本发明，并且各种改进适于所考虑的具体用途。本发明的范围旨在由所附权利要求所界定。
Claims (18)
1.一种集成电路装置，包括：
在衬底上方的第一方向延伸的第一导体；
包括第二导体和第一二极管器件的第一部的第一组带，所述第一组带在所述衬底上方在第二方向延伸，所述第二方向与所述第一方向基本垂直；和
在所述第一导体和所述第一组带之间形成的柱，所述柱包括所述第一二极管器件的第二部、第二二极管器件、和串连于所述第一导体和所述第一组带之间的状态改变元件，
其中所述第一二极管器件的第一部和所述第一二极管器件的第二部具有相同的导电类型，
其中所述第一二极管器件的第一部包括多晶硅的本征层；并且
所述第一二极管器件的第二部包括多晶硅的本征层。
2.根据权利要求1的集成电路装置，其中：
所述第二二极管器件包括第一导电类型的重掺杂的硅区。
3.根据权利要求2的集成电路装置，其中
所述第一组带还包括：
在所述第二导体和所述第一二极管器件的第一部之间形成的第二导电类型的重掺杂的多晶硅区。
4.根据权利要求1、2或者3的集成电路装置，其中所述状态改变元件是反熔丝。
5.根据权利要求4的集成电路装置，其中所述反熔丝形成于所述第一二极管器件的第二部和所述第二二极管器件之间。
6.根据权利要求1、2或者3的集成电路装置，其中所述柱还包括与所述第一二极管器件、所述第二二极管器件和所述状态改变元件串连的反熔丝。
7.根据前述权利要求1、2或者3的集成电路装置，其中：
所述第一导体、所述第二导体、所述第一二极管器件的第一部、所述第一二极管器件的第二部和所述第二二极管器件形成至少一非易失性存储器单元。
8.根据权利要求7的集成电路装置，其中：
所述集成电路包括单片三维非易失性存储器阵列；
所述至少一非易失性存储器单元在所述单片三维非易失性存储器阵列的第一存储器层形成；并且
所述集成电路包括至少一附加的存储器层。
9.一种集成电路装置，包括：
在衬底上方的第一方向延伸的第一导体；
包括第二导体和第一二极管器件的第一部的第一组带，所述第一组带在所述衬底上方在第二方向延伸，所述第二方向与所述第一方向基本垂直；和
在所述第一导体和所述第一组带之间形成的柱，所述柱包括所述第一二极管器件的第二部、第二二极管器件、和串连于所述第一导体和所述第一组带之间的状态改变元件，
其中所述第一二极管器件的第一部和所述第一二极管器件的第二部具有相同的导电类型，
其中所述第一二极管器件的第一部包括第一导电类型的轻掺杂的多晶硅层；
所述第一二极管器件的第二部包括第一导电类型的轻掺杂的多晶硅层；
所述第二二极管器件包括第二导电类型的重掺杂的多晶硅区，所述第二导电类型与所述第一导电类型相反。
10.根据权利要求9集成电路装置，其中所述状态改变元件是反熔丝。
11.根据权利要求10的集成电路装置，其中所述反熔丝形成于所述第一二极管器件的第二部和所述第二二极管器件之间。
12.根据权利要求9的集成电路装置，其中所述柱还包括与所述第一二极管器件、所述第二二极管器件和所述状态改变元件串连的反熔丝。
13.根据前述权利要求9-12的任一项的集成电路装置，其中：
所述第一导体、所述第二导体、所述第一二极管器件的第一部、所述第一二极管器件的第二部和所述第二二极管器件形成至少一非易失性存储器单元。
14.根据权利要求9的集成电路装置，其中：
所述集成电路包括单片三维非易失性存储器阵列；
所述至少一非易失性存储器单元在所述单片三维非易失性存储器阵列的第一存储器层形成；并且
所述集成电路包括至少一附加的存储器层。
15.一种集成电路装置的制造方法，包括：
在衬底上方的第一高度形成多个基本平行并且基本共面的第一导体，所述第一导体在第一方向延伸；
在所述衬底上方的第二高度形成多个基本平行和基本共面的叠轨式堆叠，所述叠轨式堆叠在与所述第一方向基本垂直的第二方向延伸，每个叠轨式堆叠包括第二导体和与所述叠轨式堆叠相关的多个二极管的第一二极管器件的第一部；并且
形成所述多个第一导体和所述多个叠轨式堆叠的交点之间的多个柱，所述多个柱包括在第一叠轨式堆叠和所述多个第一导体的交点形成的第一组柱，所述第一组柱每个包括与所述第一叠轨式堆叠相关的多个二极管的所述第一二极管器件的第二部、第二二极管器件和状态改变元件，
其中所述第一二极管器件的第一部和所述第一二极管器件的第二部具有相同的导电类型，
其中在所述第一组柱中的每个柱的所述第二二极管器件是具有第一导电类型的重掺杂的多晶硅；
每个叠轨式堆叠的第一二极管器件的第一部是多晶硅的本征层；并且
在所述第一组柱中的每个柱的所述第一二极管器件的第二部是多晶硅的本征层。
16.根据权利要求15的方法，其中：
所述多个第一导体、所述第二导体、所述第一二极管器件、所述第二二极管器件和所述状态改变元件形成多个非易失性存储器单元；
所述非易失性半导体存储器包括单片三维非易失性存储器阵列；
所述多个非易失性存储器单元在所述单片三维非易失性存储器阵列的第一存储器层形成；并且
所述集成电路包括至少一附加的存储器层。
17.根据权利要求15或者16的方法，其中：
所述衬底上方的第二高度比所述衬底上方的第一高度高。
18.根据权利要求15的方法，还包括：
在所述衬底上方形成第一导电层；
在所述第一导电层上方形成重掺杂的多晶硅层；
在所述重掺杂的多晶硅层上方形成反熔丝层；
在所述反熔丝层上方形成第一本征多晶硅层；
在所述第一本征多晶硅层上施加第一图案；
根据所述第一图案蚀刻所述第一导电层、所述重掺杂的多晶硅层、所述反熔丝层、和所述第一本征多晶硅层，其中构图和蚀刻形成在所述第一方向延伸的各层的带，所述带包括多个第一导体；
在构图和蚀刻之后形成第二本征多晶硅层于所述第一本征多晶硅层上方；
在所述第二本征多晶硅层上方形成第二导电层；
在所述第二导电层上方施加第二图案；
根据所述第二图案蚀刻所述第二导电层和所述第二本征多晶硅层以便形成多个叠轨式堆叠，所述第二本征多晶硅层形成各叠轨式堆叠的所述第一二极管器件的第一部并且第二导电层形成各叠轨式堆叠的第二导体；并且
根据所述第二图案蚀刻所述第一本征多晶硅层、所述反熔丝层和所述重掺杂的多晶硅层以便形成所述多个柱。
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| C14 | Grant of patent or utility model | ||
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