CN1278645A - 高密度集成电路之存储器 - Google Patents

Abstract

本发明对高密度集成电路,尤其对高密度集成电路的存储器的操作模式和周边电路做了进一步完善和提高。除了汲取了当今SRAM、DRAM和其它一些只读存储器的技术外,本发明还提供了静态操作模式、动态操作模式、位线分组、读出放大器反馈、互补存储亚元对、参照哑元、数据就绪哑元、极性元、多存储块等方法来缩短访问时间,以提高高密度集成电路的存储器的性能。

Description

高密度集成电路之存储器

本发明涉及高密度集成电路，更确切地说，涉及三维存储器的操作模式和周边电路。

专利申请“高密度集成电路”(申请人：张世熹；申请日：98．11．9；申请号：98121834．2)提供了一种布置在三维空间的存储器-三维存储器。三维存储器特征在于：含有至少一个第一电路元件的第一集成电路层，该第一电路元件与第一集成电路层上别的电路元件耦合；含有至少一个第二电路元件的第二集成电路层，该第二电路元件与第二集成电路层上别的电路元件耦合；一介于第一和第二集成电路层之间的层间绝缘介质层；至少一个穿过该层间绝缘介质层并将第一和第二集成电路层耦合的层间连接通道口；同时，该第一和第二集成电路层中至少有一集成电路层含有一由多个存储元以及多条含有高导电率材料的选址线组成的存储阵列。三维存储器可以分类为：三维只读存储器(3D-ROM)，三维随机存取存储器(3D-RAM)等。其中，三维只读存储器(3D-ROM)存储非易失性的信息，它包括三维掩膜编程只读存储器(3D-MROM)，三维电编程只读存储器(3D-EPROM)，三维可擦可编程只读存储器(3D-E²PROM)和三维快闪存储器(3D-flash)等；三维随机存取存储器(3D-RAM)中存储的信息读写速度都较快，它包括三维静态随机存取存储器(3D-SRAM)和三维动态随机存取存储器(3D-DRAM)等。与现有存储器技术比较，三维存储器具有高密度、高容量、高带宽等优点。

本发明的目的是完善三维存储器的操作模式和周边电路。

本发明的另一个目的是提高三维存储器的性能，尤其是缩短三维存储器的访问时间。

本发明以三维掩膜编程只读存储器(3D-MROM)为例，对前述专利申请中的三维存储器的操作模式和周边电路做了进一步完善和提高。除了汲取了当今SRAM、DRAM和其它一些只读存储器的技术外，本发明还提供了静态操作模式、动态操作模式、位线分组、读出放大器反馈、互补存储亚元对、参照哑元、数据就绪哑元、极性元、多存储块等方法来缩短访问时间，以提高三维存储器的性能。虽然本发明的技术方案以三维掩膜编程只读存储器(3D-MROM)为例，这些技术方案可以很容易地推广到3D-ROM和其他三维存储器，如三维随机存取存储器(3D-RAM)中。

以下结合附图对三维存储器的操作模式和周边电路作详细说明。

图1是一含有两层集成电路层的三维存储器的透视图。第二层集成电路层中含有一存储器。

图2A是一基于二极管的三维掩膜编程只读存储器(3D-MROM)的线路图。这里，图1中的三维的结构图被简化为一个二维线路图。图2B是一全二极管的断面图；图2C是一半二极管的断面图。

图3A是一三维掩膜编程只读存储器(3D-MROM)的第一静态操作模式，其包括电流电压转换器的第一实施例。图3B是电流电压转换器的第二实施例。

图4是一三维掩膜编程只读存储器(3D-MROM)的第二静态操作模式，此静态操作模式使用了位线分组。

图5提供一三维掩膜编程只读存储器(3D-MROM)的第一动态操作模式，图5A是时序图，图5B是时间为t1b+时字线和位线上的电压。

图6提供一三维掩膜编程只读存储器(3D-MROM)的第二动态操作模式，图6A是时序图，图6B是时间为t1b+时字线和位线上的电压。此动态操作模式使用了位线分组。

图7是一行周边电路的一实施例及其时序图。

图8A、图8B是对应于图5中的第一动态操作模式的列周边电路的第一实施例及其时序图；图8C、图8D是对应于图6中的第二动态操作模式的列周边电路的第二实施例及其时序图。

图9A、图9C是单端读出放大器的第一实施例及其时序图；图9B、图9D是单端读出放大器的第二实施例及其时序图，此第二实施例具有读出放大器反馈线路。

图10A提供了一含有互补存储亚元对的三维掩膜编程只读存储器(3D-MROM)；图10B是差分读出放大器的第一实施例；图10C提供了一含有参照哑元的三维掩膜编程只读存储器(3D-MROM)；图10D是差分读出放大器的第二实施例。

图11A提供了一含有数据就绪哑元的三维掩膜编程只读存储器(3D-MROM)；图11B提供了一含有极性元的三维掩膜编程只读存储器(3D-MROM)。

图12A提供了一含有两个存储块的三维存储器；图12B提供了一含有四个存储块的三维存储器。

图13A是一只读存储元的断面图，图13B是另一只读存储元的断面图。

图14A、图14B描述了一个制造只读存储元的工艺流程图。

图1是一含有两层集成电路层的三维存储器的透视图。这里，第一集成电路层SUIC000，也称作衬底集成电路层，建在衬底10上；第二集成电路层ASIL100建在一高于衬底10的表面110上。在第一集成电路层SUIC000和第二集成电路层ASIL100之间有一层间绝缘介质层90。该层间绝缘介质层90可以通过如化学机械抛光法的方法进行平面化。第二集成电路层ASIL100上含有一存储器矩阵。该存储器矩阵含有存储元11aa，11ab，11ba，11bb……以及和它们相关的第一类选址线-字线12a，12b……和第二类选址线-位线13a，13b……。至少有一类选址线含有高导电率的材料，如：铝(Al)、铜(Cu)、金(Au)、银(Ag)等。选址线的薄层电阻率最好能低于0．5Ω／□。这样在选址线上不至于有太大的电压降。这里，存储元和字／位线的布置和标准集成电路中的存储器相似。存储元11aa，11ab，11ba，11bb……可以是随机存取存储元或只读存储元。如何使用有源和／或无源元件形成随机存取存储元或只读存储元，可参考戚琦等著《微型计算机组成原理》P．193～199。存储元11aa，11ab，11ba，11bb……可以含有无源元件和／或有源元件。无源元件包括电阻性元件、电容性元件、电感性元件、二极管等；有源元件包括三极管、场效应管(MOS)等。字线12a……通过ASIL100接触点14a1、层间连接通道14a、SUIC000接触点14a0和SUIC000上的行周边电路5的一个输入相接。类似地，位线13a…通过ASIL100接触点15a1、层间连接通道口15a、SUIC000接触点15a0和SUIC000上的列周边电路6的一个输入相接。这里，每条字线的两端通过连接通道口和SUIC000上的行周边电路4，5相耦合。在图1的三维存储器中，只有第二集成电路层ASIL100上含有存储器矩阵，并且此存储器矩阵的周边电路都建在第一集成电路层SUIC000(衬底10)上。在实际应用中，三维存储器可以有多层(≥2)的结构，存储器矩阵可以布置在衬底集成电路层上、第二集成电路层上、第三集成电路层上等。这些存储器矩阵的周边电路可以建在与存储器矩阵相同的集成电路层上，也可以建在与存储器矩阵不同的集成电路层上。

以下说明书部分将以三维掩膜编程只读存储器为例，对三维存储器的操作模式和周边电路做了进一步完善和提高。

图2A是一基于二极管的三维掩膜编程只读存储器的线路图。这个三维掩膜编程只读存储器是图1中的三维存储器的一个特例，也就是说，图1中的存储元11aa，11ab，11ba，11bb……是图2A中二极管。图2A并将图1中的三维结构图简化为二维线路图。为了简单起见，在本说明书中如不加说明，三维存储器的三维结构图都被简化为二维线路图。图2A中的三维掩膜编程只读存储器具有一个8×8的存储元阵列。它包括字线10a～10h和相应的行周边电路4、5；位线20a～20h和相应的列周边电路6。因为字线要给多个位线提供电流，即字线上的电流比位线上的电流大，所以最好字线的电阻比位线的电阻要小。这也适合于别的基于二极管的三维只读存储器。这里应注意到行周边电路4、5是在存储器的两侧。这种布置的好处是行访问时间比较短，这是因为用来对字线充电的电流是由字线两边的周边电路提供的。当然，如果硅的面积有限，也可以使用布置在存储器单侧的行周边电路。同时，每个位线上附作了一个读出放大器21a～21h。这里，当位线上电压变化大于0．1～0．2V时，读出放大器可以将这个电压变化转化为逻辑“1”的输出。类似于动态随机存取存储器(DRAM)，也可以由多条字线共用一个读出放大器。这些读出放大器可以缩短列访问时间，在每个字线和位线的交叉处，有一个二极管1aa～1hh。根据该存储元存储的信息，该二极管可以是一个全二极管(图2B)或一个半二极管(图2C)。一个全二极管可以用来表示“1”，而半二极管可以用来表示“0”。如图2B所示，在一个全二极管中，一个通道孔505存在于顶电极(位线)501和底电极(字线)503之间，并将二极管层(包含p-膜502b和n-膜502a)暴露；另一方面，在一个半二极管中，顶电极501和底电极503之间并不存在通道孔，因此字线和位线之间由域氧化层504隔开并绝缘。根据这些存储元的结构(图2B和图2C)，我们知道，当在底电极503和顶电极501之间加一正向电压时，全二极管是一个低阻抗元件；当在底电极503和顶电极501之间加一反向电压时，全二极管是一高阻抗元件；对半二极管来说，无论顶电极和底电极之间的电压方向如何，都显示一高阻抗状态。这里，并不一定必须由顶电极501作为位线以及由底电极503作为字线。实际上，顶电极501可以作为字线而底电极503可以作为位线，当然二极管膜需要相应的颠倒。存储器的操作并不受到影响。

图3A是一三维掩膜编程只读存储器的第一静态操作模式。所谓静态操作，即指在访问存储元任意时刻，位线通过一有限阻抗元件和一电源相连接(这与标准集成电路中静态逻辑的定义相同)。图3A中的8×8存储器矩阵的行周边电路是3-8解码器7，8。所有字线10a……和解码器的输出相接。所有位线20a……和读出放大器21a……的输入相接，同时通过一有限阻抗元件接地。这些有限阻抗元件主要作用是电流电压转换器，即将流过它们的电流转换为电压，并将这个电压提供给读出放大器21a……，以作为它们的输入。图3A包括第一静态操作模式中有限阻抗元件的第一实例，即使用电阻51a……作为有限阻抗元件。这些电阻51a……合在一起组成列周边电路一部分54。在存储器工作时，如3线-8线地址解码器7、8的输入是“0”(2a)，“0”(2b)，“1”(2c)，那么字线10e的电势被提高到V_D，其余字线继续接地；同时所有位线20a……通过一电阻51a……接地。这时，如位线(20c，20e，20g)在与字线10e相交处的二极管(1ec，1ee，1eg)是全二极管，那么字线10e会通过全二极管向位线20c，20e，20g提供电流；反之，如位线(20a，20b，20d，20f，20h)在与字线10e相交处的二极管(1ea，1eb，1ed，1ef，1eh)是半二极管，那么字线10e不能向位线20a，20b，20d，20f，20h提供电流，也就是说，位线20a，20b，20d，20f，20h上无电流。然后，电阻51a……将位线电流转换为电压，并将这个电压提供给读出放大器21a……。如位线20c上有电流，那么读出放大器的输入是电阻上的电压降(＞0)；另一方面，位线20a上无电流，那么读出放大器的输入是零。读出放大器将这些字线上的电压差别转换为不同的逻辑值，即“0”或“1”。相应地，字线10e上的数字信息被读出。

图3B是第一静态操作模式中有限阻抗元件的第二实施例。这里使用了多个MOS管52a……。这些MOS管52a……的源都接地，栅都和控制信号53a连接在一起，漏和不同的字线20a……分别连在一起。当MOS管的栅电压超过阈值电压时，MOS管的漏和源之间的表现和一有限阻抗元件类似。使用MOS管的好处是，漏和源之间的阻抗可以通过栅电压的大小来调整，同时MOS管还可以限制位线上的电流大小。

图4A是一三维掩膜编程只读存储器的第二静态操作模式。与图3A不同之处是，图3A中所有的有限阻抗元件都接地，而图4A使用了位线分组，即这里位线分为两组：A组，包括20a，20b，20g，20h；B组，包括20c～20f。每组中的有限阻抗元件接在一起，并可以由控制电路决定是接地或接V_D。控制电路的设计可以参考图8C的设计。在此实施例中使用电阻51a……作为有限阻抗元件，它们合在一起组成列周边电路一部分55。如果B组中的数字信息希望被读出，那么A组中的有限阻抗元件接VD，B组中的有限阻抗元件接地。因为A组中位线电压和字线10e电压相同，即都为V_D，A组中位线无电流，也就是说，字线10e不用向A组中的位线提供电流。同时，B组中位线都接地。如位线(20c，20e)在与字线10e相交处的二极管(1ec，1ee)是全二极管，那么字线10e会通过全二极管向位线20c，20e提供电流；反之，如位线(20d，20f)在与字线10e相交处的二极管(1ed，1ef)是半二极管，那么位线20d，20f上无电流。当A组中的数字信息希望被读出时，那么B组中的有限阻抗元件接V_D，A组中的有限阻抗元件接地。其操作与读B组中数字信息的操作类似。与第一静态操作模式相比较，第二静态操作模式中字线只给一半位线(如B组位线)提供电流，因此每条字线能分配到的电流较大，这能缩短访问时间。

图4B是第二静态操作模式中有限阻抗元件的第二实施例。类似地，这里使用了多个MOS管52a……作为有限阻抗元件。A组中的MOS管的源都一起接地或接V_D，栅都一起接控制信号53b1；B组中的MOS管的源都一起接地或接V_D，栅都一起接控制信号53b2。其优点在图3B中已提到。

图5描述了三维掩膜编程只读存储器的第一动态操作模式。图5A是时序图；图5B是在时刻t1b+时的各条字线和位线上的电势分布。图5A表示了三个访问周期：t1a～t2a，t2a～t3a，t3a～t4a。在每个访问周期中，字线10e，10a，10h上的所有数字信息分别被读出。现在着重讨论访问周期t1a～t2a。此周期至少由两个阶段组成：预充电阶段t_预，t1a～t1b；读出阶段t_读，t1b～t2a。在预充电阶段t预中，所有的字线和位线都接地(或接到一底电平V_L上)。在预充电阶段结束时，所有的位线进入一个与所有的电源为高阻抗的状态(这与标准集成电路中动态逻辑的定义相同)。在t1b～t2a时，字线10a，10h继续保持其接地(或接VL)的状态，而字线10e上的电势升到一高电平V_D(也称为V_H)上。这时，任一位线上的电势变化决定于此条位线和字线10e交叉处的二极管的状态。如果该二极管是一个全二极管(如图2B)，那么字线与位线之间则是一低阻抗元件，相应地，位线上的电势也会随字线的电势升高而升高。另一方面，如果该条位线和字线交叉处的二极管是一半二极管，那么字线与位线是相互绝缘的，没有电流可以从字线10e流到位线上，位线的电势相应地处于低电平0／V_L，这个操作模式在图5B中被更明显地表示出了。在预充电结束后，所有的字线和位线处于0／V_L电平。在读出阶段开始后，字线10e与高电平V_D(V_H)接通，同时所有的位线进入悬浮状态(高阻抗)。对于位线20a来说，其与字线10e交叉处的存储元1ea是个半二极管，因此，字线10e上的电势变化不会影响到位线20a上的电势。因此，位线20a上的电势保持在0电平。另一方面，对位线20c来说，其与字线10e的交叉处的存储元1ec是一个全二极管，因此，位线20c上的电势将逐渐升高至高电平V_D／V_H，如图5A所示。与位线20a～20h相连接的读出放大器21a～21h相应地将位线上的电势变化转变为数字输出信号(“0”或“1”)。在图5B中，三维掩膜编程只读存储器假设使用了一个像图1一样的双侧行周边电路。在这种布置下，靠近字线10e两尽头的(也就是说离行周边电路较近的)存储元信息先被读出来，而在接近字线10e中间的存储元的访问周期则比较长，这在图5A上可以看出。如果单侧行周边电路被使用，那么离行周边电路较近的存储元的访问周期则较离行周边电路较远的存储元要短。在此操作模式中，所有在一条字线10e上的数字信息1ea～1eh同时被读出。类似于页模式DRAM、同步DRAM和带高速缓冲器DRAM，通过使用一个像高速缓冲器的缓冲器，三维掩膜编程只读存储器可以有很高的带宽。在第一动态操作模式中，所有的字线10a～10h始终和一电源(0／V_L或V_D／V_H)保持低阻抗，所有位线20a～20h在预充电阶段与0／V_L电源处于低阻抗状态，在读出阶段则处于高阻抗状态。

图6描述了一种三维掩膜编程只读存储器(3D-MROM)的第二动态操作模式。图6A是时序图；图6B是在时刻t1b+时各条字线和位线上的电势分布。类似于图5，图6也有三个访问周期，即t1a～t2a，t2a～t3a，t3a～t4a。不同的是，在每个访问周期中有四个阶段：预充电阶段1，t_预1(t1a～t1b)，读出阶段1，t_读1(t1b～t1c)，预充电阶段2，t_预2(t1c～t1d)，读出阶段2，t_读2(t1d～t2a)。在读出阶段1，t_读1，B组中的数字信息1ec～1ef被读出；在读出阶段2，t_读2，A组中的数字信息1ea～1eb和1eg～1eh被读出。这里，位线20a～20h被划分成两组：A组，包括20a，20b，20g，20h；B组，20c～20f。字线上的存储元也相应地分成两组。在读出阶段中，控制系统将提供选组信号。字线的预充电类似于第一动态操作模式。但位线的预充电与第一动态操作模式不同。在t1a～t1c间隔内，需要读出B组中的信息。因此，在预充电期间t_预1(t1a～t1b)，在A组中的位线20a，20b，20g，20h的电势升至V_D／V_H，而在B组中的位线20c～20f接地(0／V_L)。在预充电阶段t预1。结束时，B组中的位线进入一高阻抗状态而A组中的位线仍与V_D电源相连接。如图6B，在读出阶段t_读1中，字线10e上的电势提升到V_D。在A组中的位线20a，20b，20g，20h因为处于高电势V_D，所以它们不会从字线10e上汲取电流。B组中的位线的工作原理与第一动态操作模式类似。因为A组中的位线没有汲取电流，故字线10e上的所有电流都提供给了B组中位线的充电。因此，相对于第一动态操作模式而言，第二动态操作模式中的访问时间较短(因为每条位线上接受的充电电流比较大)。当B组中的数字信息1ec～1ef被读出后，A组中的数字信息1ea，1eb，1eg，1eh可以接着在第二预充电t预2，第二读出阶段t读2中读出。在第二预充电t_预2(t1c～t1d)阶段中，A组中的位线20a，20b，209，20h接地，B组中的位线20c～20f上的电势升至V_D／V_H，在第二读出阶段t_读2中，A组中位线20a，20b，20g，20h进入一高阻抗状态并根据存储元1ea，1eb，1eg，1eh中的数字信息而使其电势继续处于0或升高至V_D。类似于高速缓冲存储嚣中使用的“要求字组首先"或“重要字组首先”的方法，第二动态操作模式能随机访问存储元组并能提供一个较短的访问时间。

图7是一个行周边电路的框图。行周边电路与一般的存储器的行周边电路类似。在图7A的实施例中，它包括一个3线一8线的解码器7，八个电压转换器14a～14h。电压转换器14a～14h也同时由一个同步时钟信号 $\stackrel{\‾}{30a}$ 控制。 $\stackrel{\‾}{30a}$ 在t_预时是“0”，t_读时是“1”(图7C)。电压转换器的主要功能是将解码器7上的电压摆幅(如01．8V或03．3V)转化成存储元所需要的电势(V_L，V_H)。在图5和图6中，V_L=0，V_H=V_D。在其它可能的情形下，V_L可以在O．5～O．6V左右，这样读出放大器的设计比较简单。如果V_L，V_H和解码器上电压摆幅相同，那么没有必要使用电压转换器。图7B表示了一个电压转换器的实现方法，其包括了与非门120和一个反相器121。同步时钟信号 $\stackrel{\‾}{30a}$ 的时序图由图7C表示。其上的时刻t1a～t4a，t1b～t3b与图5、图6上的t1a～t4a，t1b～t3b相同。

图8是两种形式的列周边电路。图8A和图8B是对于第一动态操作模式(图5)的列周边电路及其时序图；图8C和图8D是对应于第二动态操作模式(图6)的列周边电路及其时序图。在第一动态操作模式下(图8A和图8B)，当同步时钟信号30b是高电平时，所有控制MOS门22a～22h全部与V_L接通，完成预充电阶段。当同步时钟信号30b是低电平时，所有控制MOS门22a～22h全部断开，因此位线20a～20h全部悬浮。这是读出阶段时我们希望位线所处的状态。因此，通过控制30b的高低，我们可以很自然把位线控制在预充电或读出状态。另一方面，第二动态操作模式的列周边电路较为复杂(图8C和图8D)。它含有一个1线-2线的解码器8。解码器的输入2d由控制系统提供。同步时钟30c通过其电平之高低决定位线处于预充电或读出状态，譬如说，在t1a～t1c时，控制信号2d是低电平，因此解码器8的输出2d0是高，2d1是低。当同步时钟信号30c是高电平时(t1a～t1b)，控制信号41、42是高电平，相应地，所有的传输门23a～23h都接通，解码器8的输出也都传输到位线20a～20h上。因此，A组中的20a，20b，20g，20h都接到高电平，而B组中的20c～20f都接到低电平。这正是预充电阶段所要实现的状态。当同步时钟信号30c变为低电平时(t1b～t1c)，解码器8的输出2d0仍是高电平，因此控制信号41仍处于高电平状态，传输门23a，23b，23g，23h仍是接通状态，因此位线20a，20b，20g，20h上的电势不变。另一方面，解码器8的输出2d1是低电平，因此控制信号42处于低电平，相应的传输门23c～23f开启，因此位线20c～20f处于悬浮状态。这正是读出阶段所需要实现的状态。综上所述，图8中的实施例可以完成图5和图6的操作模式。

图9、图10是一些读出放大器的实施例。图9中的读出放大器是单端读出放大器(指只有一个输入)。图9a中的读出放大器使用了4个MOS晶体管。这些晶体管放大器的原理在别的存储器(如DRAM)中都早已有所描述，这里就不再赘述了。这里需要指出的是如果V_L是0伏的话，MOS管220的阈值电压最好是+0．1～+0．2V左右。把阈值电压调整在+0．1到+0．2V之间是保证当位线20a是0V时，MOS管220处于断开状态，即放大器输出19a是低电平。而当位线20a上的电压超过+0．1～+0．2V时，MOS管220导通，从而使放大器输出19a跃迁到高电平。如果使用标准MOS晶体管(阈值电压～0．7V)220，那么最好把VL调整在0．5～0．6V左右，这样，放大器输出不会出错。在图9B中，除了使用如图9A相同的单端放大器231a以外，还有一个反馈电路231b。此反馈电路在输出19a改变成高电平之后使PMOS225接通，这样可以由电源V_D将位线20a充电。也就是说，对位线20a进行充电的电流将主要来自电源V_D，而不需要由字线来提供。因此字线上的电流可以对别的位线进行充电，这样三维存储器的访问时间和带宽可以提高。图9C和图9D是图9A和图9B上位线19a和输出20a上的电势的时序图。在图9C(9A)中，当位线20a上的电势改变超过一个阈值V_x(如0．1～0．2V)时，输出19a有一个跃迁，也就是说从“0”变成了“1”。类似地在图9D(9B)中，当位线20a上的电势改变超过一个阈值时，输入19a也从“0”变成“1”。不同的是，当输出19a变成高电平时，反馈电路也使位线20a上的电势迅速地变成了高电势。

图10是一些差分放大器的实施例。差分放大器有两个输入，这两个输入一般是互补的，也就是说，如果一个输入是“0”，另一个输入则是“1”。差分放大器在SRAM和DRAM中使用极其广泛。图10A和图10B是一个使用差分放大器的三维掩膜编程只读存储器。每个存储元含有互补存储亚元对，即每个存储元中含有两个存储亚元，这两个存储亚元存储着相反的数字信息。在这里，两个存储亚元是两个互补的二极管对。举例说来，存储元1ca含有两个二极管-半二极管1ca′和全二极管1ca″，半二极管1ca′与左位线20a相连，全二极管1ca″与右位线20a′相连。一个存储元的状态由与右位线(或左位线)相连的二极管的状态决定。因为读出放大器26a～26c的两根输入是反相的，因此差分放大器在这里可以有很强的抗干扰性。图10B中的差分放大器是一个很常见的差分放大器，其工作原理在这里就不再赘述了。一般说来，这些MOS晶体管都是对称的。

图10C和图10D是另一种使用差分放大器的三维掩膜编程只读存储器。这里，位线被分成多组，如C组包括位线20a，20b，20x1，D组包括20c，20d，20x2。这里，每组位线群中包括一条参照哑位线，如C组中的20x1，D组中的20x2，与哑位线相连的存储元1ax1，1ax2，……是参照哑元。这些参照哑元是“已知为‘1”的存储元，即它们的状态已被定为“1”，这些存储元本身并不携带任何有意义的数字信息。它们的功能只是提供一个参考信号，以供别的位线上的差分放大器进行比较。如图10C，参照哑位线20x1，20x2上的信号被馈送给它们所在位线组中的每个差分放大器作为其中的一个输入。因此，当别的位线上的信号小于它时，输入为“0”，大于或等于它时，输入为“1”。图10D是差分放大器的一个实施例，它类似于图10B。这里MOS晶体管230可以比231做得大一些，最好是其宽长比是231的两倍左右，即(W／L)₂₃₀≈2×(W／L)₂₃₁。这样可以使产生一个位于“0”和“1”之间的偏差电压，因此当输入20a和20x1都是高电平时，输出19a是高电平。

图11A和图11B表示了两种编码方式。在图11A中，所有的位线被分为两组，E组和F组。在每组中，离行周边电路最远的一个存储元被与其它存储元分离开来做为一个哑元，如E组中的20x3和F组中的20x4。这些哑元都是全二极管(逻辑“1”)，这些哑元在读的过程中其读出放大器21x3、21x4是本组中所有存储元的读出放大器中最后一个跃迁到“1”的。因此其信号19x3、19x4可以作为一个“数据就绪”信号。这个信号送给系统告知其这组的数据都已经就绪，可以送到下一级数据处理单元。同时，“数据就绪”信号19x3、19x4可以作为数据传输门29a……的控制信号。当“数据就绪”信号19x3、19x4是高时，读出放大器的信号19a……则被传到输出28a……，否则输出28a……无信号。

图11B中所有的位线都被分为两组，G组和H组。每组的存储元中有一个“极性元”1ex5，1ex6。这个“极性元”的状态(“0”或“1”)决定了这组存储元是使用正逻辑或反逻辑。如极性元是“1”，那么半二极管代表“0”，全二极管代表“1”；如极性元是“0”，那么半二极管代表“1”，全二极管代表“0”。如“极性生元”1ex5是“0”，表示G组的存储元1ea～1ed是反逻辑，也就是说输出28a～20d分别是1，0，1，1。另一方面，“极性元”1ex6是“1”，表示H组的存储元是正逻辑，也就是说输出28e～28h分别是1，1，1，0。同样地，在字线10f上的“极性元”也可以表示字线10f上存储元的极性(逻辑状态)。通过将存储元适当分组并使用“极性元”，可以保证一条字线上的全二极管和半二极管的数目大致相同。而不致出现一条字线上全二极管和半二极管数目不平衡的现象，尤其是一条字线上含大量的全二极管的现象(这样需要极大的电流来对这些全二极管充电，或需要极长时间来充电，这两种现象都不是所希望的)。这些“极性元”可以通过使用与非门31a、31b……来实现对逻辑极性的控制。输出28a=

当19x5=“1”时，28a=19a；当19x5=“0”时，28a=

图12A、图12B是一个三维存储器的芯片，可以看到它含有至少两个以上存储块。图12A上含有两个存储块100，200，图12B上有四个存储块300，400，500，600。每个存储块有其自己的行周边电路和列周边电路。在图12A中字线长度减少了，因此需要字线提供电流的位线数目减少了，这样使访问时间减少；图12B中不仅字线长度减少，位线长度也减少了。这样位线上的寄生电容减少了，因此访问时间也相应地减少。图12A、图12B中，三维存储器被画成二维的结构。实际上，与图1类似，这些含有多个独立存储块的芯片都具有三维结构。如图12A中的存储矩阵101、201，可以布置在第二集成电路层ASIL100上，而它们的周边电路则可以布置在衬底集成电路层SUIC000上。

图13A是一个只读存储元的截面图，其结构含有一顶电极501，底电极503和一准导通膜502。这里，至少顶电极501和底电极503中有一个电极含有高导电率的材料，如：铝(Al)、铜(Cu)、金(Au)、银(Ag)等。电极的薄层电阻率最好能低于0．5Ω／□。为了使本发明中的操作模式及周边电路正常工作，该存储元的正向电流应远远大于其反向电流，除使用二极管膜(图2B、图2C)外，另外一个方法是顶电极501和底电极503使用不同的金属，至少是这些电极与准导通膜502界面上使用不同的金属。譬如说，一电极在界面处使用铜(Cu)，另一电极在界面处使用钨(W)。根据不同金属与准导通膜不同的界面特性，如功函数的不同，可以降低反向漏电流的大小。此方法与二极管膜合并使用效果更佳。图13B是另一只读存储元的断面图。其结构含有一顶电极501，一底电极503和一是二极极管膜的准导通膜502。这里，至少顶电极501和底电极502中有一个电极含有高导电率的材料，如：铝(Al)、铜(Cu)、金(Au)、银(Ag)等。电极的薄层电阻率最好能低于0．5Ω／□。同时，该二极管膜502含有一p-膜502b(第一准导通膜)和一n-膜502a(第二准导通膜)。这里，p-膜502b和n-膜502a可以由不同的半导体材料组成，譬如说，p-膜502b可以是硅(Si)，n-膜502a可以是锗(Ge)。根据不同半导体材料的界面特性，可以进一步降低反向漏电流的大小。这种方法也可以和图13A中的方法合并使用。

图14A、图14B描述了一个制造只读存储元的工艺流程图。该只读存储元含有一顶电极501，一底电极503和一含有二极管膜的准导通膜502。这里，至少顶电极501和底电极503中有一个电极含有高导电率的材料，如：铝(Al)、铜(Cu)、金(Au)、银(Ag)等。电极的薄层电阻率最好能低于O．5Ω／口。其制造工艺流程包括：首先形成底电极503和准导通膜502。这里，准导通膜502具有高电阻率。它含有至少一层不掺杂或低掺杂的非定型硅(Si)或其它半导体材料。然后形成场区膜504和其中的通道孔505。这时，可以利用场区膜504作为掩膜，对暴露出的准导通膜502进行掺杂以形成p-n二极管膜(图14A)。掺杂的方式包括离子注入法、扩散法等。如准导通膜502的下半层502b需要是p型掺杂而上半层502a需要是n型掺杂，那么在p型离子注入时可以使用较高能量而在n型离子注入时可以使用较低能量。掺杂结束后形成顶电极501(图14B)。通过观察这个只读存储元的结构，可以看出：在通道孔505下的准导通膜502通过掺杂变成一二极管膜，在正向电压下具有低阻抗；但在场区膜504覆盖下的地方，准导通膜502仍具有高电阻率。因此，底电极503和顶电极501之间具有一二极管，同时相邻的顶电极之间的漏电流极小，也就是说，相邻的顶电极之间的干扰很小。这些都是只读存储元希望具有的特性。

虽然以上说明书具体描述了本发明的一些实例，熟悉本专业的技术人员应该了解，在不远离本发明的精神和范围前提下，可以对本发明形式和细节改动。譬如说，在图4A，图6B，图10A，图l0C，图11A，图11B中，位线只被分作两组，实际上，在存储器设计时，位线可以被分为多组，具体的组数视设计要求而定。同时，本发明中提供的各种方法都可以合并起来一起运用。譬如说，图11A中提供数据就绪哑元和图11B中的极性元可以都存在于一组存储元中。这样数据就绪哑元可以给系统“数据就绪”的信号，而极性元可以调整全二极管和半二极管之间的数目平衡。同时，每组存储元中还可以加入参照哑元(图10C)，以提供差分放大器的一个输入。并且，在图3、图4中的字线和位线电压摆幅在0V_D之间，与图5、图6类似，它们也可以是在V_LV_H之间。这些可能性都是无限的。因此，除了根据附加的权利要求书的精神，本发明不应受到任何限制。

Claims (21)

1．一种三维存储器，其特征在于：含有至少一个第一电路元件的第一集成电路层(000)，该第一电路元件与第一集成电路层上别的电路元件耦合；含有至少一个第二电路元件的第二集成电路层(100)，该第二电路元件与第二集成电路层上别的电路元件耦合；一介于第一和第二集成电路层之间的层间绝缘介质层(90)；至少一个穿过该层间绝缘介质层并将第一和第二集成电路层耦合的层间连接通道口(14a，14b……)；该第一和第二集成电路层中至少有一集成电路层含有一存储阵列，该存储阵列含有多条含有金属材料的字线(12a，12b……)、多条含有金属材料的位线(13a，13b……)以及多个存储元(11aa，11ab……)；该三维存储器还含有该存储阵列的周边电路。

2．根据权利要求1所述的三维存储器，其特征在于还含有：第一位线、第一电源、第一有限阻抗元件。在访问过程中，该第一有限阻抗元件将第一位线和第一电源连接。

3．根据权利要求2所述的三维存储器，其特征在于还含有：第二位线、第二电源、第二有限阻抗元件。在访问过程中，该第二有限阻抗元件将第二位线和第二电源连接，该第二位线上的电流小于该第一位线上的电流。

4．根据权利要求1所述的三维存储器，其特征在于还含有：第三位线、第三电源、第三有限阻抗元件。在预充电过程中，该第三有限阻抗元件将第三位线和第三电源连接；在读过程中，第三位线悬浮。

5．根据权利要求4所述的三维存储器，其特征在于还含有：第四位线、第四电源、第四有限阻抗元件。在预充电过程，该第四有限阻抗元件将第四位线和第四电源连接。在读过程中，该第四位线上的电流小于该第三位线上的电流。

6．根据权利要求2～5中所述的有限阻抗元件是无源元件。

7．根据权利要求6中所述的无源元件是电阻。

8．根据权利要求2～5中所述的有限阻抗元件是有源元件。

9．根据权利要求8中所述的有源元件是场效应管(MOS)。

10．根据权利要求1所述的三维存储器，其特征在于：还含有行周边电路，该行周边电路布置在存储阵列两边。

11．根据权利要求1所述的三维存储器，其特征在于：还含有至少一个读出放大器，该读出放大器的输入和至少一条位线相连接。

12．根据权利要求11所述的读出放大器还具有；一反馈电路，该反馈电路根据读出放大器的输出对该位线充电。

13．根据权利要求1所述的三维存储器，其特征在于：还含有至少一个含有互补存储亚元对的存储元，该存储亚元对中的两个亚元存储相反的信息。

14．根据权利要求1所述的三维存储器，其特征在于：还含有至少一个参照哑元，该参照哑元通过一条位线与至少一差分放大器的一输入相连接。

15．根据权利要求1所述的三维存储器，其特征在于：还含有至少一个数据就绪哑元，该数据就绪哑元控制至少一条位线。

16．根据权利要求1所述的三维存储器，其特征在于：还含有至少一个极性元，该极性元决定至少一个存储元的逻辑状态。

17．根据权利要求1所述的三维存储器，其特征在于：还含有至少两个存储块，每个存储块有独立的存储阵列和周边电路。

18．根据权利要求1所述的三维存储器，其特征在于：该存储元是只读存储元。

19．一只读存储元，其特征在于：含有金属材料的第一电极(501)；含有金属材料的第二电极(503)；以及夹在所述第一电极和第二电极之间的准导通膜(502)；该第一电极和该第二电极含有不同导体。

20．一只读存储元，其特征在于：含有金属材料的第一电极(501)；含有金属材料的第二电极(503)；以及夹在所述第一电极和第二电极之间的准导通膜(502)；该准导通膜含有至少两层准导通膜，第一准导通膜和第二准导通膜；该第一准导通膜和该第二准导通膜含有不同半导体材料。

21．一只读存储元的制造方法，包括以下步骤：

   1)形成含有金属材料的第一电极(503)和一有高电阻率的准导

   通膜(502)；

   2)形成场区膜(504)和通道孔(505)；

   3)对通道孔(505)下方的准导通膜掺杂；

   4)形成含有金属材料的第二电极(501)。

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