CN101694841B - 三维存储器集成电路的互连线层 - Google Patents

Abstract

一个系统芯片(SoC)含有嵌入式处理器(eP)和嵌入式存储器(eM)，eP所需的互联层数目大于eM。为了利用eM上方的闲置空间，本发明提供了一种三维存储器集成电路(3D-M SoC)，它将三维存储器(3D-M)集成到SoC的eM上方。相应地，3D-M SoC具有两层相邻互连线，它们在eM上方(即3D-M内)是单向电连接，在eP内是双向电连接。

Description

三维存储器集成电路的互连线层

本发明是申请号为200410040968.3、申请日为2004年11月5日、发明名称为“三维存储器系统芯片”的发明专利申请的分案申请。 

技术领域

本发明涉及集成电路领域，更确切地说，涉及三维存储器集成电路。 

背景技术

集成电路日新月异的进步使芯片功能日益增加。由于现有技术中存储器和数据处理器均基于衬底晶体管1t，故很容易地集成在同一衬底上，这导致系统芯片(system-on-a-chip，简称为SoC)的广泛应用(图1A和图1B)。如图1A所示，一个SoC芯片一般含有嵌入式存储器(embedded memory，简称为eM，其所占的芯片区域称为eM区)0EM和嵌入式数据处理器(embedded processor，简称为eP，其所占的芯片区域称为eP区)0EP。eM含有RAM和/或ROM，它用来存储数据；eP具有逻辑和/或模拟功能，它对数据进行处理。 

在SoC芯片中，eM区中所需互连线的层数一般远少于eP区。如图1B所示，该SoC芯片的eP区0EP共使用了4层互连线1EP，即IL1-IL4，而其eM区0EM只使用了2层互连线1EM，即IL1和IL2，故有2层互连线在eM区内未被使用(IL3和IL4)。本发明将这些由未被使用的互连线层(如IL3和IL4)所占据的空间称为闲置空间1DY。对于基于damascene的工艺流程，该闲置空间1DY由哑金属(dummy metal，如30d、40d)填充。 

现有的SoC芯片中eM区0EM可能占有多于～50％的芯片面积。同时，eM区0EM所需互连线1EM的层数(～3)远小于eP区0EP所需互连线1EP的层数(～8)。相应地，SoC芯片有很大的闲置空间1DY(在>～50％的芯片面积上>～5层互连线)。为了充分应用该闲置空间1DY，本发明提供了一种含有半3D-M层的三维存储器系统芯片(three-dimensional memorysystem-on-a-chip，简称为3DM-SoC)。它充分利用了三维存储器(three-dimensional memory，简称为3D-M)可堆叠于衬底电路上的特点，将闲置空间1DY转化为3D-M。该转化过程以极低的额外工艺成本，在基本不增加芯片面积的前提下能极大地增加SoC的存储容量，从而提高其功能。 

本发明还提供了一种具有大3D-M基本阵列的3DM-SoC。当3D-M与eP、eM集成时，最好使用大3D-M基本阵列，即3D-M基本阵列最好能够覆盖至少一个独立衬底电路块，如eP、eM(至少eM的单位阵列)，甚至于整个芯片，这样能够避免因为集成而需要对eP、eM的版图进行改动。 

发明目的

本发明的主要目的是提供一种额外工艺成本极低，且在基本不增加芯片面积的前提下，具有更大存储容量、更强功能的SoC芯片。 

本发明的另一目的是提供一种能避免对现有SoC芯片中独立电路块的版图设计作较大改动的SoC芯片。 

根据这些以及别的目的，本发明提供了多种三维存储器集成电路。 

发明内容

本发明提供了一种含有半3D-M层的三维存储器系统芯片(3DM-SoC)。一般说来，系统芯片(SoC)含有基于衬底晶体管的嵌入式数据处理器(eP)和嵌入式存储器(eM)。由于eP区所需的互连线层数要大于eM区，eM区内一般有多个互连线层未被利用，它们形成一闲置空间。本发明充分利用了三维存储器(3D-M)可堆叠于衬底电路上的特点，将该闲置空间转化为3D-M。该3D-M层由于仅覆盖eM区，而不覆盖eP区，故称为半3D-M层。该转化过程以极低的额外工艺成本(对于某些实施例来说，每个3D-M层仅需一次额外光刻步骤)，在基本不增加芯片面积的前提下能极大地增加SoC的存储容量，从而使其具有更强功能。 

本发明还提供了一种具有大3D-M基本阵列的3DM-SoC。当3D-M与eP、eM集成时，最好使用大3D-M基本阵列，即3D-M基本阵列最好能够覆盖至少一个独立衬底电路块，如eP、eM(至少eM的单位阵列)，甚至于整个芯片，这样能够避免因为集成而需要对eP、eM的版图进行改动。 

附图说明

图1A是一种现有系统芯片(SoC)的顶视图；图1B是图1A中现有SoC芯片沿AA’的截面图； 

图2是一种三维存储器(3D-M)的截面图； 

图3是一种具有半3D-M层的三维存储器系统芯片(3DM-SoC)的截面图； 

图4表示第一种在3DM-SoC中使用的3D-M/互连线； 

图5A-图5E表示该第一种3D-M/互连线的一种生产工艺流程； 

图6表示一种使用电编程三维存储器(EP-3DM)的3DM-SoC； 

图7A-图7C表示几种3D-M膜的实施例； 

图8表示第二种在3DM-SoC中使用的3D-M/互连线； 

图9A-图9C表示该第二种3D-M/互连线的一种生产工艺流程； 

图10表示第三种在3DM-SoC中使用的3D-M/互连线； 

图11A-图11D表示该第三种3D-M/互连线的一种生产工艺流程； 

图12表示第四种在3DM-SoC中使用的3D-M/互连线； 

图13A-图13D表示该第四种3D-M/互连线的一种生产工艺流程； 

图14A-图14CB表示一种混合型互连线层及其两种生产工艺流程； 

图15表示一种具有半3D-M层和全3D-M层的3DM-SoC，该全3D-M层能覆盖eM和eP区域； 

图16是一种现有技术采用的小基本阵列3D-M的版图设计；

图17对本发明所定义的3D-M基本阵列作了详细描述； 

图18A-图18C是三种具有大3D-M基本阵列的3DM-SoC的版图设计。 

具体实施方式

三维存储器(3-dimensional memory，简称为3D-M)将一个或多个存储层在垂直于衬底的方向上相互叠置在衬底电路上(参见中国专利ZL98119572.5、美国专利5,835,396、6,717,222等)。如图2所示，3D-M含有至少一个(最好是两个以上)叠置于衬底电路10上的3D-M层100，3D-M层100上有多条地址选择线(包括字线102a和位线108i、108j)和多个介于字线和位线间的3D-M元，层间连接通道孔100av提供3D-M层100和衬底电路10之间的电连接。 

3D-M可以根据其编程的方式来分类(参见美国专利6,717,222)：如果其所存储的内容是通过电的形式来编程的，则该3D-M被称为电编程3D-M(EP-3DM)；如果其所存储的内容是通过非电的形式(如掩模)来编程的，则该3D-M被称为非电编程3D-M(NEP-3DM)。电编程3D-M(EP-3DM)可以进一步分为三维随机存取存储器(3D-RAM)、三维一次电编程存储器(3-D one-time programmable，简称为3D-OTP)和三维多次电编程存储器(3-Dwrite-many，简称为3D-WM)。另一方面，一种典型的非电编程3D-M(NEP-3DM)是掩模编程三维只读存储器(3D-MPROM)。图2中的3D-M即为3D-MPROM：它以隔离介质106的存在与否来表示逻辑“0”或“1”。 

3D-M也可以采用常规半导体存储器的分类法来分类，即它可以分为三维随机存取存储器(3D-RAM)和三维只读存储器(3D-ROM，包含3D-MPROM、3D-OTP、3D-WM等)。由同一发明人提出的中国专利(专利号ZL98119572.5)和中国专利申请(如专利申请02131089.0等)即采取这种分类法。在本申请中，上述分类法被交替使用。 

图3表示一种具有半3D-M层的三维存储器系统芯片(3DM-SoC)。在该实施例中，图1B中的闲置空间1DY被转换成一3D-M层3DM。由于该3D-M层只覆盖了eM区，而非整个芯片，故其称为半3D-M层(图15中的3D-M层3DMB由于基本覆盖了整个芯片，包括eM区0EM和eP区0EP，故其称为全3D-M层)。在半3D-M层3DM，互连线层IL3构成位线30m，互连线层IL4构成字线40m，在位线和字线之间有一3D-M膜36。该3D-M膜36含有二极管膜(包括p-n二极管、p-i-n二极管、Schottky二极管等)或其它有源元件(参见中国专利ZL98119572.5、美国专利5,835,396、6,717,222等)。 

在该实施例中，eP区0EP和eM区0EM中互连线层数的差别为2(即4-2)。相应地，可以在闲置空间1DY中建成1个3D-M层.如果该互连线层数的差别为6，则可以建成3个3D-M层(如使用分离的3D-M结构)到5个3D-M层(如使用相互交叉的3D-M结构)(对于分离的3D-M和相互交叉的3D-M，可参见美国专利6,717,222中的图9-图10)。 

图4表示第一种在3DM-SoC中使用的3D-M/互连线。这里，3D-M/互连线是指在3DM-SoC中相邻两互连线层ILa(包括低层导体30L、30M)、ILb(包括高层导体40L、40M1、40M2)的两种连接方式： 

1)在eP区0EP，通过通道孔38形成常规互连线连接，该通道孔38对低层和高层导体提供双向电连接(两个方向的电阻相近)； 

2)在eM区0EM，通过3D-M膜36形成3D-M元(3D-M元存储的数字信息由，如3D-M膜的存在与否，来表示)，该3D-M膜36对低层和高层导体提供单向电连接(两个方向的电阻相差较大)。

注意到，现有技术中，相邻两互连线层一般只具有第1)种连接方式，即通过通道孔的双向电连接。 

图5A-图5E表示该第一种3D-M/互连线的一种生产工艺流程。该工艺流程与常规dualdamascene工艺相比，只多了一个额外的光刻步骤(参看图5B)。相应地，其额外工艺成本很低。它含有如下步骤： 

1)通过damascene等方法，形成第一布线层ILa。这里，数字31表示低层导体30L、30M之间的层内介质(图5A)； 

2)淀积并刻蚀3D-M层。在该步骤后，在eM区0EM的逻辑“1”存储元处形成了3D-M柱36(图5B)； 

3)淀积、平面化并刻蚀第一层间介质33直到在eM区0EM中的3D-M柱36被暴露。紧接着淀积第二层间介质35(图5C)。第一和第二层间介质33、35的结构和构成与常规dual damascene中所用层间介质类似； 

4)刻蚀通道孔和沟槽图形，直到：在eM区0EM中的3D-M柱36上表面被暴露；在eP区0EP中的低层导体30L上表面被暴露(图5D)。该步骤与常规dual damascene类似； 

5)通过CMP等方法，填充并平面化第二布线层ILb(图5E)。该步骤也与常规dualdamascene类似。 

图4、图5A-图5E的实施例以3D-MPROM(掩膜编程)为例。图6的实施例则以EP-3DM(电编程)为例。该EP-3DM与3D-MPROM不同处在于：它不像3D-MPROM一样需要在不同存储元的位置处选择性地刻蚀3D-M膜，而是在每个存储元处形成3D-M膜36P。该3D-M膜36P可以含有二极管-反熔丝膜、或其它有源元件。有关EP-3DM的细节可参看中国专利ZL98119572.5、美国专利5,835,396、6,717,222等。对于熟悉本专业的人士来说，虽然本说明书的大部分实施例均以3D-MPROM为例，但其精神可以很容易地推广到别的3D-M中(如EP-3DM)。 

图7A-图7C表示几种3D-M膜的实施例。图7A中的3D-M膜36含有一p膜36a和一n膜36b。在p膜36a和n膜36b之间还可含有一i膜。该i膜可以是轻微掺杂的。图7B中的3D-M膜36还含有一底缓冲膜36d和一顶缓冲膜36c。这些缓冲膜36c、36d含有导体材料，如TiW、W、Cu或强掺杂的半导体材料。它们可与p和n膜36a、36b分别同时形成。底缓冲膜36d可以防止低层导体30M上的缺陷对n膜36b产生不良影响；顶缓冲膜36c可在刻蚀第一层间介质33时保护p膜36a。图7C中的3D-M膜36P还含有一反熔丝膜36e。该3D-M膜36P可用于EP-3DM。对于熟悉本专业的人士，上述3D-M膜的实施例仅代表了极少部分可能的3D-M膜(参见中国专利ZL98119572.5、美国专利5,835,396、6,717,222等)。 

图8表示第二种在3DM-SoC中使用的3D-M/互连线。与图4相似，该3D-M/互连线与dual damascene工艺匹配且额外工艺成本极低。其与图4的唯一差别是：高层导体40M2在eM区0EM通过一半通道孔38M与3D-M膜36接触(而不是直接与之接触)。这里，半通道孔38M只穿越了层间介质33的一部分(其深度小于全通道孔38)，即从高层导体40M2到3D-M膜36的顶端。与之比较，全通道孔38完全穿越了层间介质33，即从高层导体40M2到低层导体30L。 

图9A-图9C表示该第二种3D-M/互连线的一种生产工艺流程。与图5A-图5E类似，在eM区0EM形成多个3D-M柱36(图9A)。在该实施例中，每个3D-M元处均有一个3D-M柱36。接着，第一和第二层间介质33、35被淀积并平面化。与图5C不同的是，在该步骤时，eM区0EM内没有3D-M柱36被暴露。图9B-图9C类似图5D-图5E，即形成通道孔和沟槽并填充高层导体。3D-M中存储的数码信息通过半通道孔38M的存在与否表示。

图10表示第三种在3DM-SoC中使用的3D-M/互连线。该3D-M/互连线是个自对准柱形3D-M，其细节详见美国专利6,717,222。自对准柱形3D-M的3D-M膜36成矩形，其一边长等于低层导体30M的宽度；另一边长等于高层导体40M2的宽度。 

图11A-图11D表示该第三种3D-M/互连线的一种生产工艺流程。它包含如下步骤： 

1)依次淀积低层导体(30M、30L)和3D-M膜36。接着在eP区0EP除去3D-M膜36。之后，在eM区0EM连续刻蚀3D-M膜36和低层导体30M。接着淀积并平面化一介质膜133(图11A)； 

2)在eM区0EM刻蚀开口36o、在eP区0EP刻蚀开口38o(图11B)。在该实施例中，这些开口是nF开口。有关nF开口的细节参见序列号为10/230,648、10/230,610的美国专利申请； 

3)形成低层导体140(图11C)； 

4)刻蚀低层导体140。该步骤将刻蚀穿3D-M膜36直到低层导体30M被暴露。 

图12表示第四种在3DM-SoC中使用的3D-M/互连线。该3D-M/互连线是个自对准自然结3D-M，其细节详见美国专利6,717,222。3D-M膜36b自然形成在高层导体40M2和低层导体30M的交叉处。 

图13A-图13D表示该第四种3D-M/互连线的一种生产工艺流程。它包含如下步骤： 

1)依次淀积低层导体(30M、30L)和第一3D-M半膜36a。该3D-M半膜36a可能是图7A中3D-M膜36中的n膜。接着在eP区0EP除去该第一3D-M半膜36a。之后，在eM区0EM连续刻蚀该第一3D-M半膜36a和低层导体30M。接着淀积并平面化一介质膜133，并在eM区0EM形成nF开口36o(图13A)； 

2)形成第二3D-M半膜36b，并在eP区0EP除去该第二3D-M半膜36b(图13B)； 

3)在eP区0EP刻蚀nF开口38o，并淀积高层导体140(图13C)； 

4)刻蚀高层导体140。该步骤类似与图11D(图13D)。 

图14A-图14CB表示一种混合型互连线层及其两种生产工艺流程。其中，图14A表示一种混合型互连线层ILx。所谓混合型互连线层ILx，即在同一互连线层的不同区域内使用不同导体。在不同区域内使用不同导体可以满足这些区域内不同器件(如常规互连线、3D-M元等)的不同需求。对于图14A中的实施例，eM区0EM内的eM导体30M含有TiSi₂等适用于3D-M的导体材料；eP区0EP内的eP导体30L含有Cu等适用于常规互连线的导体材料。 

图14BA-图14BB表示了该混合型互连线层ILx的一种生产工艺流程。首先形成eP导体30L及其覆盖介质32t。接着在其两边形成spacer膜32s(图14BA)。之后，淀积eM导体30M(图14BB)。在刻蚀eM导体30M后，形成所需的混合型互连线层ILx。 

图14CA-图14CB表示了该混合型互连线层ILx的另一种生产工艺流程。该工艺流程与damascene工艺匹配。首先，在第一介质31内通过damascene形成eP导体30L。接着在整个硅片表面覆盖一层保护介质32u(图14CA)。之后，刻蚀穿保护介质32u并在第一介质31内形成沟槽32Mt(图14CB)。然后在沟槽32Mt内填充eM导体30M并平面化，形成混合型互连线层ILx。 

图15表示一种具有半3D-M层和全3D-M层的3DM-SoC。在该实施例中，除了在eM区0EM的闲置空间中形成3D-M3DMA，还形成了至少一个全3D-M层3DMB。这里，全3D-M层3DMB是指该3D-M层几乎能覆盖整个芯片，如至少一部分eP区0EP和至少一部分eM区0EM。该3D-M层3DMB也含有多个低层地址选择线50、高层地址选择线60和3D-M元56。由于全3D-M层的加入，3DM-SoC的功能变得更为强大。

图16是一种现有技术采用的小基本阵列3D-M的版图设计。该3D-M芯片00a采用小基本阵列，故含有多个(4×4＝16个)基本阵列03A、03B...。虽然3D-M存储元本身不占用衬底面积，但其周边电路(如地址解码器、读出电路等)需要占用衬底。这些周边电路将衬底割裂开来，导致在衬底设计别的电路极大不便。相应地，系统集成较难于实现。 

图17对本发明所定义的3D-M基本阵列作了详细描述。3D-M基本阵列03K的范围可通过如下方法得到：在3D-M存储阵列中任选一存储元(如1aa)，并在x和y方向分别将与其相连的地址选择线(x方向为88a，y方向为86a)向两端延伸，直到它们遇到第一个占用衬底的3D-M周边电路(x方向为98a、98b，y方向为96a、96b)。这样，3D-M基本阵列03K在x方向的范围介于周边电路98a、98b之间，y方向的范围介于周边电路96a、96b之间。该3D-M基本阵列的定义保证其所覆盖的衬底可以不含任何3D-M电路，从而可以将其用作别的用途(如在该处设计与3D-M集成的eP、eM)。注意，图17的实施例中3D-M基本阵列在x方向的范围大于地址选择线88a的长度，在y方向的范围大于地址选择线86a的长度(当3D-M采取单端读出、单端驱动等设计时，这些情形是可能的，参见美国专利6,717,222等)。 

当3D-M与eP、eM集成时，其3D-M基本阵列需要大到能覆盖至少一个具有独立功能的衬底电路块(即独立衬底电路块，如eP、eM或eM单位阵列)的程度。这样，这些独立衬底电路块不会因为与3D-M的集成而需改变版图设计。图18A-图18C是三种含有大3D-M基本阵列的3DM-SoC的版图设计。图18A中的3DM-SoC芯片00b含有一个3D-M基本阵列03X，它能完全覆盖与3D-M集成的eP区0EP和eM区0EM。图18B中的3DM-SoC芯片00c含有两个3D-M基本阵列03Y、03Z，它们能分别覆盖eP区0EP和eM区0EM。图18C中的3DM-SoC芯片00d的eM区含有三个eM单位阵列0EM1-0EM3，其3D-M含有四个3D-M基本阵列03Y、03Z1-03Z3。其中，3D-M基本阵列03Y能覆盖eP区0EP，3D-M基本阵列03Z1-03Z3能分别覆盖一个eM单位阵列0EM1-0EM3。 

最后，我们将讨论3DM-SoC的应用。3DM-SoC中的3D-M可以用来存储各种多媒体资料，如音乐文件(如MP3文件)、影像文件(如MPEG文件)、GPS中的地图、电子词典中的文档/发音/图像等。它也可以用来存储被测试芯片的测试矢量。这些可能性是无限的。有关3DM-SoC的应用可参考美国专利6,717,222等。 

虽然以上说明书具体描述了本发明的一些实例，熟悉本专业的技术人员应该了解，在不远离本发明的精神和范围的前提下，可以对本发明的形式和细节进行改动。因此，除了根据附加的权利要求书的精神，本发明不应受到任何限制。

Claims (3)

1.一种三维存储器集成电路，其特征在于含有一嵌入式处理器区域(0EP)和一嵌入式存储器区域(0EM)，并含有紧邻的第一和第二互连线层(IL3，IL4)，其中：

1)所述嵌入式处理器区域内含有多个通道孔(38)，所述通道孔对所述第一和第二互连线层提供双向电连接；

2)所述嵌入式存储器区域上含有多个三维存储器(3D-M)膜(36)，所述3D-M膜为所述第一和第二互连线层提供单向电连接。

2.根据权利要求1所述的三维存储器集成电路，其特征还在于：所述第一或第二互连线层中至少有一层为混合型互连线层(ILx)，该混合型互连线层在所述嵌入式处理器区域含有第一导线(30L)，在所述嵌入式存储器区域含有第二导线(30M)，所述第一和第二导线含有不同导体材料。

3.根据权利要求2所述的三维存储器集成电路，其特征还在于：所述第一导线(30L)与该通道孔(38)相接触；所述第二导线(30M)与该3D-M膜(36)接触。

Images