CN100388500C - 三维只读存储器集成电路 - Google Patents

Abstract

本发明提供了一种三维只读存储器(3D-ROM)集成电路。它充分利用了3D-ROM元不占衬底面积，从而能与较为复杂的周边电路、RAM、可写存储器等衬底电路集成的优势，提高了3D-ROM的速度、成品率和其所载软件的可升级性。同时，本发明为进一步提高3D-ROM的容量、成品率，提供了新的3D-ROM元的材料、结构和工艺流程。

Description

三维只读存储器集成电路

技术领域

本发明涉及集成电路，更确切地说，三维只读存储器(3D-ROM)集成电路。

背景技术

三维只读存储器(3D-ROM)是一低成本、大容量的固态存储器，其存储元-3D-ROM元-分布在三维空间中。三维只读存储器的基本结构可见授予本发明人的美国专利5,835,396和中国专利申请98119572.5。如图1所示，该3D-ROM含有两个存储层100和200，每个存储层上有多个地址选址线20a...和多个3D-ROM元1aa...。半导体衬底000含有多个晶体管。层间连接通道孔20av，30av，...为存储元1aa...和衬底上的周边电路提供电连接。

3D-ROM可以分成两类：掩膜编程3D-ROM(3D-MPROM)和电编程3D-ROM(3D-EPROM)，如图1B-图1D所示，3D-ROM元1是由两个电极20和30以及夹在它们之间的3D-ROM膜组成。在图1B和图1C中，3D-MPROM元由通道孔24的存在与否来代表数字信息(″0″和″1″)。3D-MPROM膜22含有准导通膜，一种常见的准导通膜是二极管膜。而在图1D中，3D-EPROM膜含有准导通膜22和反熔丝膜22′。3D-EPROM元通过反熔丝膜22′的完整性来代表数字信息。

上述专利未提供3D-ROM周边电路的细节。同时，3D-ROM元堆叠在衬底晶体管之上。在工艺流程中，是当衬底晶体管完成之后才形成3D-ROM元。为了保持晶体管之间互联线的完整性，3D-ROM的工艺流程最好是一低温工艺。因为非晶材料可以在低温下形成。工业界一直在探索将常规非晶硅p-n二极管用作准导通膜22。对于使用常规非晶硅p-n二极管的3D-ROM元，其正向电流较小而反向漏电流较大。这种特性会导致较长的延迟(μs量级)，并限制存储容量。因此，需要进一步完善3D-ROM的周边电路和提高3D-ROM元的性能。

3D-ROM的最大优势是低成本。为了充分发挥该优势，3D-ROM要有很高的成品率。因此，在形成3D-ROM中对缺陷比较敏感的膜时，需要避免可能引入缺陷的工艺步骤。同时，还需要找到可以纠正和修复缺陷存储元的办法。

3D-ROM为软件码提供了一低成本、高容量的载体。在软件的使用过程中，一般说来会经过几次升级换代。每次升级的过程中，部分原始码需要由升级码来替代。3D-ROM，尤其是3D-MPROM，自身的可升级有限。因此，需要找到使以3D-ROM作载体的软件升级的方法。

本发明提供了一3D-ROM集成电路的完全设计方案。它进一步提高了3D-ROM的速度、容量、成品率和可升级性。本发明同时提供了新的3D-ROM元的材料、结构和工艺流程。

发明目的

本发明主要目的是提供一3D-ROM集成电路。

本发明的另一目的是进一步完善3D-ROM的速度、容量、成品率和升级性。

本发明的另一目的是提供一低能耗的3D-ROM集成电路。

本发明的另一目的是提供一自定时的3D-ROM集成电路。

本发明的另一目的是提供一具有抗噪音性的3D-ROM集成电路。

根据这些以及别的目的，本发明提供了一新的3D-ROM集成电路。

发明的总结

本发明提供了了一3D-ROM集成电路。它含有一3D-ROM阵列和衬底电路，实际上它是一种3D-ROM系统芯片(3D-ROM SoC)。3D-ROM集成电路充分利用了3D-ROM不占衬底面积且易于与衬底电路集成的优势，在衬底形成较为复杂的周边电路、RAM、可写存储器等衬底电路。这些衬底电路可帮助3D-ROM进一步提高速度、容量、成品率和其所载软件的可升级性。

存储器的速度是由延迟和带宽两个因素来决定的，而3D-ROM一般说来具有较长的延迟。为解决这个问题有两个办法：第一个办法是直接缩短延迟，第二个办法是隐藏延迟，即让外界系统不能察觉3D-ROM的延迟。

为了缩短3D-ROM的延迟，需使用读出放大器(S/A)。同时，在读之前，位线被预放电至读出放大器最敏感的电势-翻转电压V_M。触发读出放大器位线电压所需的摆幅较小(～100mV)。因此，对位线充电需要较短的时间，即缩短了延迟。除了这些缩短延迟的办法，3D-ROM集成电路还可以使用一些别的设计技巧，它们可以产生自定时信号、降低能耗及提高抗噪音性。

为了隐藏延迟，可以使用一种新的3D-ROM集成电路-三维集成存储器(3DiM)。在3DiM中，3D-ROM和RAM垂直地集成在一起。这里RAM的功能是3D-ROM的高速缓冲存储器。3D-ROM特别适合这种形式的集成，因为它的存储元不占衬底面积，大量的RAM可以放在衬底上。在每个读周期T里，3D-ROM一根字线上所有位都被同时读出，它们被锁存在读出放大器上，这些位并组成多个字，每个字在时钟信号控制下被传送到RAM。相应地，RAM保留了3D-ROM数据的一个备份。当一外界系统(片内或片外)从3DiM中寻找数据时，它先从RAM中读数据，如果是“命中”，则数据直接从RAM中读取；否则，3DiM从3D-ROM中读数据。使用该方法，外界系统不能察觉3D-ROM的延迟。同时，3DiM具有与RAM相同的带宽。

3D-ROM的容量等于它的字线数目乘以它的位线数目。3D-ROM膜的正反(电流)比限制了3D-ROM的字线数目。为得到一个大的正反比，最好使用一二极化的3D-ROM元膜和3D-ROM元结构。具体说来，3D-ROM膜的上部分和下部分最好使用不同的基材料；一个电极与3D-ROM膜具有强化场的界面，而另一个电极与3D-ROM膜之间的界面较平滑。由于位线数目没有任何限制，因此，3D-ROM阵列可以设计成一矩形阵列，其位线数目大于其字线数目。

提高3D-ROM的成品率有两种方法：第一种方法是直接减少3D-ROM阵列中的缺陷数目，即提高3D-ROM的本征成品率。这可以通过一无缝3D-ROM元来实现。这里使用的术语“无缝”，表示所有3D-ROM元中对缺陷敏感的膜(即缺陷敏感膜，包括底电极、3D-ROM膜以及至少一部分顶电极)是以一种无缝形式来形成的。它们形成的过程是连续的并无间断的。在一无缝3D-ROM元中，至少一部分顶电极和一部分3D-ROM膜具有相同的横截面形状，无缝3D-ROM元可以减少工艺环境带来的缺陷。第二种提高成品率的方法是，针对3D-ROM阵列在工艺流程结束后残留下的缺陷，使用纠错(ECC)和冗余(redundancy)电路。对ECC方案，3D-ROM阵列使用列冗余码(如海明码(Hamming code))。ECC解码器集成在衬底上并在列冗余码通过列译码器之后作ECC运算。对冗余方案，冗余电路中含有可写存储器块，譬如说RAM、EPROM或快闪。它们存储缺陷位的地址及相应的正确数据。不同的冗余电路可以用来修复个别位错误、位线错误以及字线错误。这个修复过程可以在完成列译码后进行(″读时″修复)，也可以在保留3D-ROM数据备份的RAM中进行(″读后″修复)。

除了修复字线错误外，字线冗余电路还有一个非常重要的应用。它可以对3D-ROM所载的软件码提供升级能力。因为它如此之重要，在软件升级应用中的字线多余阵列被称作″机动码块″。升级码的替换可以在列译码之后进行，也可以在RAM中进行。另一种实现机动码的形式是，机动码块和3D-ROM形成一单一存储空间。同时，3D-ROM集成电路还含有一地址转换块。它将输入地址视为逻辑地址并将其转换成对应于以上单个存储空间的物理地址。如果执行码使用软件的原始码，那么，该物理地址指向3D-ROM；如果执行码使用软件的升级码，那么，该物理地址指向机动码块。

附图的简要说明

图1A是一3D-ROM的透视图；图1B是一逻辑″1″3D-MPROM元的截面图；图1C是一逻辑″0″3D-MPROM元的截面图；图1D是一3D-EPROM元的截面图。

图2表示3D-ROM核的电路符号以及输入输出(I/O)端口。

图3是一3D-ROM核的框图。

图4是一3D-ROM核更详细的框图。

图5表示一哑位线及其与差分读出放大器的联接。

图6A是第一差分读出放大器核的电路图；图6B是一使用第一差分读出放大器核的数据读出放大器的电路图；图6C是一使用第一差分读出放大器核的定时读出放大器的电路图；图6D是第二差分读出放大器核的电路图；图6E是一使用第二差分读出放大器核的数据读出放大器的电路图；图6F是一使用第二差分读出放大器核的定时读出放大器的电路图。

图7是一S/A偏置电路。

图8是一列译码器的使无效电路。

图9是一V_M产生电路。

图10是一3D-ROM定时电路。

图11A表示位线寄生电容的各个组成部分，图11B是一用来模拟位线电压时序特性的等效电路，图11C是一3D-ROM元的静态电流电压特性，图11D是一位线电压的时序图。

图12A表示与一数据位线并列的参考位线，图12B比较它们的电压时序特性。

图13A-图13C表示三种参考位线的实现方法。

图14表示在一3D-ROM阵列中数据位线、哑位线和定时位线的实现方法。

图15是一3D-ROM核中各种信号的时序图。

图16是一三维集成存储器(3DiM)的电路符号。

图17是一3DiM的框图。

图18A是一3DiM的定时电路，图18B表示其中的同步电路块。

图19A、图19B表示两种RAM块的排列。

图20是3DiM中各种信号的时序图。

图21解释二极化膜的概念。

图22A-图22C表示几种二极化的3D-ROM元膜。

图23解释二极化元结构的概念。

图24A-图24C表示几种二极化的3D-ROM元结构。

图25表示容量被进一步提高的3D-ROM阵列。

图26A-图26F表示各种3D-ROM阵列中会导致读无效的结构缺陷。

图27是一无缝3D-ROM元的截面图。

图28A-图28B是在形成了所有缺陷敏感膜之后的两种无缝3D-ROM元的横截面。

图29A-图29C是几种在顶缓冲膜形成后的无缝3D-ROM元的截面图。

图30A-图30C是几种经过边缘修复后的无缝3D-ROM元的截面图。

图31是3D-ROM堆形成后的无缝3D-ROM元的截面图。

图32表示一具有一逻辑″0″存储元、一逻辑″1″存储元和一层内通道孔的无缝3D-MPROM结构。

图33A、图33B表示两种准无缝3D-EPROM元。

图34是一具有纠错(ECC)的3D-ROM集成电路。

图35是一具有冗余电路的3D-ROM集成电路。

图36A是第一种个别位冗余电路；图36B是第一种位线冗余电路。

图37A是第二种具有个别位和位线冗余电路的3D-ROM集成电路；图37B是其中的冗余定时电路块；图37C是该第二种冗余电路中的各种信号的时序图。

图38A是一载码3D-ROM集成电路；图38B是在3D-ROM阵列中软件模块的一种组织方式。

图39A是第一种机动码块的电路图；图39B是一″软断电″电路。

图40是第二种机动码块的电路图。

实现本发明的最佳方式

本发明公开了一3D-ROM集成电路0000的晶体管层次的完全设计(图1)，该3D-ROM集成电路含有一3D-ROM阵列00和一衬底电路001。衬底电路001可以含有RAM、纠错块、冗余电路、机动码块等。相应地，3D-ROM的速度、容量、成品率以及可升级性得到进一步提高。另外的设计技巧包括自定时、低能耗以及稳定的抗噪音性。

速度

图2是3D-ROM核0的电路符号及I/O端口。这里使用了″3D-ROM核″这个术语是因为3D-ROM最好用在单芯系统(SoC)中作为嵌入式存储器。当3D-ROM与其它诸如像RAM之类的片内部件集成在一起时，其潜能才能被完全开发出来。它的输入信号包括字地址ROM_ADD 2以及读启动信号READ 6，输出信号包括输出数据ROM_DATA 4以及3D-ROM数据就绪信号RDY 8。RDY 8表示3D-ROM数据在3D-ROM的输出端口已经就绪。

图3是3D-ROM核0的框图，它含有一个3D-ROM阵列00、读出放大器(S/A)块42、一翻转电压(V_M)产生电路块、一3D-ROM行译码器40、一位线使无效电路块48、一3D-ROM定时电路块46，以及一寄存器50。

3D-ROM阵列00含有一个二极管矩阵(1cc...)以及与其相联的字线(20c...)和位线(30c...)。N_WL是字线数目，N_BL是位线数目。在此特例中，N_WL和N_BL均为4。字线和位线交叉处如有一二极管，则表示逻辑″1″；如无二极管，则表示逻辑″0″。这里二极管仅仅被用作一个例子来解释3D-ROM的操作，其它形式的3D-ROM膜也可以被使用。

读出放大器(S/A)块42将位线30c上的小模拟信号放大成一逻辑信号4。它由S/A使能信号SE 12控制。当SE 12高的时候，S/A块12工作；当SE 12低时，S/A块12则不工作(无效)。

V_M产生电路块44产生一偏置电压14。该偏置电压等于读出放大器的翻转电压V_M。V_M指读出放大器对输入变化最敏感的偏置电压。

3D-ROM行译码器40基于输入地址2′选择一条字线。信号DS 16能使3D-ROM行译码器40不工作并选中位线使无效电路块48。当DS 16高时，所有的字线和位线都预放电至翻转电压V_M。

从SA块42中来的信号TS 4T为3D-ROM定时电路块46提供时序信息。当TS 4T高的时候，SE 12被置高一段时间；当SE 12变低后，RDY 8被送出。同时，DS 16被置高并最好能被置高到下一个READ 6的开始。该时序关系由图15表示。

图4是一3D-ROM核0更详细的框图。它给出了自定时、S/A 42、3D-ROM行译码器40和位线使无效电路块48的细节。

除了数据位线30a-30d，3D-ROM阵列00还包括一定时位线30T。这里，字线30a-30d被称作数据位线是因为它们上面传输″真正″数据的信号。而定时位线30T只是对3D-ROM核0的其它部分提供定时信号。定时位线30T和3D-ROM阵列00中每条与之相交的字线都有一二极管联结1aT...。在读过程中，当定时位线30T上的电压超过读出放大器的阈值电压V_T，读出放大器翻转。这样读出信号4T升高变为逻辑″1″。为保险起见，当30T能触发读出放大器时，所有数据″1″位线上的电压升值都应该大到足以能够触发读出放大器的程度。相应地，定时位线30T上的电压上升速度应该比最慢的数据″1″位线还要慢。这里数据″1″位线是指读逻辑″1″存储元的数据位线。

S/A电路块42含有多个数据读出放大器43a-43d、一定时读出放大器43T和一S/A偏置电路块42b。数据读出放大器43a-43d将字线30a-30d上的信号放大；定时读出放大器43T将定时位线30T上的信号放大。当位线(数据或定时位线)上的电压超过阈值电压V_T，读出放大器的输出由低变成高。数据读出放大器43a-43d由偏置信号12B控制，只在该周期T中的一部分时间内工作。使用这种方法可以减少能耗，为了提取时序信息，定时读出放大器43T需要在读时一直对其位线电压进行监控。它在读过程中始终工作。定时读出放大器43T有一个恒定的偏置信号12T。偏置信号12B、12T由S/A偏置电路块42b产生。

3D-ROM行译码器40含有一标准行译码器40′和多个行译码器使无效电路块41a-41d。当DS 16为高时，译码器40失效，且所有的字线都与V_M 14短接。同时，所有位线使无效电路块48中的晶体管49a-49d被接通。这样，所有的位线都与V_M 14相短接。

以下描述图3和图4中3D-ROM核0的读出流程。这个读出流程的时序图如图15所示。3D-ROM核0最初处于默认状态，即所有的字线和位线都偏置于翻转电压V_M，且所有的数据读出放大器均不工作。在READ 6的上升沿，寄存器50捕获ROM_ADD 2(譬如说″00″)。这个被捕获的地址被送到行译码器40，然后与该地址相对应的字线20a上的电压升到电源电压V_dd。因为所有位线都处于翻转电压V_M(～V_dd/2)，字线20a开始对每一条与它有二极管联结的位线(30a...)进行充电。注意到此时所有的数据读出放大器43a-43d均不工作，因此无数据输出。在此过程中，定时读出放大器43T对定时位线30T上的电压进行监测。当该电压超过阈值电压V_T时，4T变高。这样SE 12被置高，所有的数据读出放大器43a-43d开始对它们各自相应的位线电压进行取样。相应地，输出信号ROM_DATA 4被产生了。当SE 12被置0后，字线20a没有必要再保持在电源电压V_dd。DS 16被送出，它使3D-ROM核0回到默认状态。这样完成一个读周期T。

图5表示一哑位线30AD以及其与读出放大器43a、43b之间的联结。哑位线30AD为读出放大器提供一参考电压。该电压最好是在数据″1″位线电压和数据″0″位线电压之间。哑位线30AD与其在3D-ROM阵列00相交的每条字线都有一二极管联结1AD。

图6A是第一差分读出放大器核sac1的电路图。它是一种差分放大器。其使用NMOS对51a、51b作为输入，以及镜像对称的PMOS对51d、51e作为负载。它使用两个电源电压V_dd和GND。图6B表示一使用第一差分读出放大器核51f的数据读出放大器。它还含有一由NMOS51g和反相器51h构成的锁存器51w。通过锁存信号12′，NMOS 51g在SE 12变高时同时关闭；但先于SE 12变低时打开。这样，即使无输入信号30a，30aD，输出4仍保持原值。也就是说，51w具有锁存器的功能。图6C表示一使用第一差分读出放大器核51i的定时读出放大器。该差分读出放大器核51i始终工作。反相器511，51m组成一锁存器51x。在每次读开始时，NMOS 51n在READ 6控制下，将锁存器51x清零(平衡化)。

图6D是第二差分读出放大器核的电路图。它是另一种差分放大器。其使用NMOS对51a、51b作为输入，以及交叉耦合的PMOS对51o、51p作为负载。它也使用两个电源电压V_dd和GND。偏置信号b通过NMOS 51c来控制尾电流。当b低的时候，读出放大器核的输出o+，o-保持其在b刚变低前的水平。在这个意义上读出放大器核功能是一锁存器。图6E表示一使用第二差分读出放大器核51q的数据读出放大器。它还包含一反相器51r。反相器51r可以调整波形。图6F表示一使用第二差分读出放大器核51s的定时读出放大器。该差分读出放大器核51s始终工作。在每次读开始时，NMOS 51u在READ 6控制下，将该差分读出放大器核51s清零(平衡化)。

图7显示一S/A偏置电路。电流源52a可以是片内电流源或片外电流源。偏置信号12T是由一二极管联结的NMOS 52b产生。当SE 12高时，偏置信号12T被传送至偏置信号12B。当SE 12低时，偏置信号12B接地。

图8是一行译码器使无效电路块41a。当DS 16高时，NMOS 53b被接通。字线20a与V_M源 4短接。当20a′高且DS 16为低时，PMOS 53c被接通，字线20a与电源V_dd相接。这里应该注意到与PMOS 53c相接的电源不一定要与芯片别的部分电源相同。它可以是一专用电源。这样可以更容易地控制3D-ROM的读过程。

图9是一V_M产生电路44。它使用图6A或图6D中的读出放大器，并含有运算放大器54a和一驱动NMOS 54b。读出放大器43B的所有输入输出端均被短接在一起而产生翻转电压V_M 14′。翻转电压V_M 14′的大小在读出放大器43B的两个电源电压之间。运算放大器54a和驱动NMOS 54b组成一稳压器，它使V_M产生电路44的输出保持在翻转电压V_M，并提供足够大的电流。对熟悉集成电路的人士来说，PMOS也可以用作驱动晶体管。

图10是一3D-ROM定时电路块46。它含有三个延迟元件55a、55b和55c。它们的延迟时间分别是τ₀、τ₁和τ₂。本专业人士很容易理解图10中的操作。

图11A-图11D描述位线电压的时序特性。当行译码器40开始工作并选择字线20y，字线20y上的电压被升至V_dd。从这时起，字线20y开始通过二级管1yj对位线30j充电。位线30j上的电压从其初始值(翻转电压V_M)升高。该电压升高的速度是由二极管电流对位线30j的寄生电容充电的速率来决定。

图11A表示位线寄生电容3j的各个组成部分。它们包括字线20x和位线30j的耦合电容3jx(对应于″0″存储元)、反向偏置的二极管1zj的结电容3jz(对应于″1″存储元)、与相邻位线30i和30k之间的耦合电容3ji和3jk、与别的互联线层之间的耦合电容3j′。因为位线30j上的电压在读过程中高于翻转电压V_M，而别的字线20x、20z均处于翻转电压V_M。因此，位线30j通过二极管1zj有漏电流流到别的字线20z上。该漏电流产生的放电效果与字线20y产生的充电效果相反。

图11B表示一用来模拟位线电压时序特性的等效电路。它含有一二极管1yj、一寄生电容3j和一等效二极管1j。等效二极管1j实际上是由n个二极管并联组成。这里n是所有与位线30j有二极管联结的字线(除去与正在被读的存储元1yj相对应的字线20y)数目。在最坏的读模式下，n等于N_WL-1。从这个等效电路看，字线30j上的电压V_b由三个因素决定：二极管1yj、寄生电容3j和等效二极管1j。当二极管1xj的正向电流等于等效二极管的反向电流时，V_b达到静态平衡电压V_be。

图11C是二极管1yj所期望的电流电压(IV)特性。它的正向电流I_f(V)1f比它的反向电流I_r(V)1r的数值大。可以用图像法来找到最坏读模式下的静态平衡电压V_be。首先将反向IV曲线乘以N_WL-1，然后将它向右移V_dd-V_M。这样得到的曲线1rs与1f的交点即为最坏读模式下的静态平衡电势V_be。在平衡状态下，字线20y上的电势升高ΔV_be(ΔV_be＝V_be-V_M)可由以下方程得到，

I_f(V_dd-V_M-ΔV_be)＝(N_WL-1)×I_r(ΔV_be)      Eq.(1)

                ≈N_WL×I_r(ΔV_be)for large N_WL

图11D是一位线电势的时序图，位线电势升值ΔV_b最终能达到其静态平衡电势升值ΔV_be。当ΔV_b的值超过阈值电压V_T时，数字输出成为有效输出。对位线30j来说，达到V_T的时间即其延迟τ_300j。它可以表示如下，

${\mathrm{\τ}}_{30j}=\frac{V_T\×C_{3j}}{I_f}$ Eq.(2)

图12A表示一与数据位线30a并列的参考位线30r。图12B是它们所期望的电压时序图。参考位线30r可以是定时位线30T或哑位线30D。考虑到芯片上不同二极管特性的差异，参考位线30r上的电压上升时间要比别的数据″1″位线上的电压上升时间长(这在图15中也有所表示)。根据Eq.(2)，这可以通过增加参考位线30r上的寄生电容3r来达到。图13A-图13C表示了几种实现方法。

图13A表示第一参考位线30r。它比数据位线30a要宽，因此它有较大的寄生电容。图13B表示第二参考位线30r。它包括两条次参考位线30r1和30r2。这些次位线和一般的数据位线有相同宽度，但它们在一端短接。次参考位线30r1与每条和它相交的字线有二极管联结；另一方面，次参考位线30r2没有和任何字线有二极管联结。在读的过程中，字线20a通过一个二极管1ar1对两条次位线30r1、30r2充电。而对数据位线30a来说，字线20a通过二极管1aa只对一条位线30a充电。相应地，参考位线30r上的电压上升速率较慢。在此特例中，次参考位线30r2的长度与数据位线30a相同。实际上它可以只是一条完整字线长度的一部分x(0＜x≤1)。也就是说，参考位线30r的分布电容是C_3r＝(1+x)×C_3a。相应地，参考位线30r的延迟τ_30r是τ_30r＝(1+x)×τ_30a。它可以通过改变位线版图来调整。图13C表示第三参考位线30r。它与一物理电容30r0相联，物理电容30r0可以是MOS电容、金属电容或别的常规电容。这些电容对延迟τ_30r有类似的效果。

图14表示在一3D-ROM阵列中数据位线、哑位线和定时位线的设计。这里有两个位线组D1、D2。在每个位线组D1中，哑位线30D含有两条次哑位线30D1、30D2。哑位线提供的参考电势被位线组中的所有数据位线共享。同时，还有一定时位线组在该阵列中。它包含定时位线30T以及30T的哑参考位线30TD。定时位线30T含有两条次定时位线30T1、30T2。它的哑参考位线30TD含有4条次位线30TD1-30TD4。很明显，哑位线30D和定时位线30T上的电压上升速率是数据位线30a上升速率的一半，哑定时位线30TD上的电压上升速率更被减半。因此，这种设计能满足所有对哑位线和定时位线的要求。在此特例中，哑位线和定时位线的x值均取为1。实际哑位线和定时位线的x值可以小于1而且它们可以有不同的x值。

图15是一3D-ROM核0中各信号的时序图。在时刻t1，30T达到读出放大器43T的阈值电压V_T，并产生定时信号4T。通过图10中的延迟元件55a、55b增加的延迟τ₀+τ₁之后，DS 16被置″1″。3D-ROM的最终延迟时间为，

$\mathrm{\τ}=(1+x)\×\frac{V_T\·C_{3j}}{I_f}+{\mathrm{\τ}}_1.$

三维集成存储器(3DiM)可以用来隐藏3D-ROM的延迟。3DiM是由一3D-ROM和一片内RAM通过垂直集成来形成。RAM在衬底里，而3D-ROM堆叠在RAM之上。对外部系统来说3DiM可被视为一单个的数据存储器，RAM中保留了一部分3D-ROM数据的备份以及它们的3D-ROM行地址。在读数据之前，外界系统提供一输入地址。3DiM先在RAM中查找，如果输入地址与RAM中存放的3D-ROM行地址符合，即“命中”，那么，数据将直接从RAM中读出。如果没有命中，那么，与该输入地址相对应的3D-ROM数据被下载到RAM中。数据可以是在3D-ROM数据被传送到RAM中时直接在列译码器之后读出，也可以是在3D-ROM数据已经下载到RAM后从RAM中读出。第一种方法的延迟要短一些，第二种方法可以满足冗余电路和软件升级的要求。RAM的功能是3D-ROM数据缓冲器。也可以说，3DiM是一带有高速缓冲存储器的3D-ROM。对命中的情形来说，3DiM的延迟是RAM的延迟，外界系统无法察觉3D-ROM的延迟。对于未命中的情形，3DiM的延迟与3D-ROM的延迟相近。如果RAM的容量足够大，那么命中的可能性较大。这样可以减少读数据的平均延迟时间。3DiM的带宽等于系统带宽，即系统总线宽度和系统时钟频率之乘积。

对外界系统来说，以上3DiM读数据的过程与计算机中高速缓冲存储器的操作类似。以下的图16-图19B描述了3DiM的更多细节，尤其是其内部数据流。

图16表示一3DiM 100的电路符号和I/O端口，其I/O端口包括3D-ROM行地址ROM_ADD 2、RAM块地址RAM_ADD 74t、读启动信号READ 6和时钟信号CLK 70。RAM_ADD 74t是3D-ROM数据所要存放的RAM块的地址。为了简便计，在此没有画出3DiM的输出端。

图17是一3DiM 100的框图。它含有3D-ROM核0、RAM 82、列译码器80和3DiM定时电路块84。在此特例中，3D-ROM核0的大小是1024×1024。RAM 82含有一RAM核和一RAM标签块。RAM核存储3D-ROM数据的一个备份，RAM标签块存放与这些数据相对应的ROM_ADD 2。3DiM定时块84控制3D-ROM核0到RAM 82之间的数据流动。在此应注意到如果系统能够承受大的延迟，数据可以在76直接输出，而不需要RAM 82。

以下描述数据从3D-ROM核0下载至RAM的过程。其时序图由图20表示。首先如图2-图15所示，3D-ROM核0中的数据4被读出，一旦RDY 8置高，3DiM定时电路块84将RAM读使能信号WE 71置高，并开始与每个时钟脉冲CLK 70同步地发出列地址74。在此特例中，每个列地址74有4位。列译码器80根据列地址74从1024位DADT_OUT4中选择一个64位的字，并把它们下载至RAM 82中。当CLK脉冲70的数目达到一个预定值时，3DiM定时电路块84将WE 71置低，并停止发送列地址。同时，它产生一个RAM数据就绪信号FNS 75。这里不要把FNS 75和RDY 8混淆。RDY 8表示ROM数据就绪，即3D-ROM中一行数据已被读出，且3D-ROM可以接受下一个行地址ROM_ADD 2。另一方面，FNS 75表示RAM数据就绪，即3D-ROM一行中的所有数据已经被下载至RAM 82中，RAM 82可以作别的操作。3DiM定时电路块84将DRY 8与CLK 70同步化，而产生信号SRDY 8′。同时，它将RAM_ADD 74t保持到SRDY 8′变高。然后该被延迟的RAM地址DRAM_ADD 74t′被送到RAM 82。在此特例中，DRAM_ADD 74t′组成了RAM地址的高2位A[5:4]，列地址74组成RAM地址的低4位A[3:0]。

图18A是一3DiM定时电路块84。它含有一同步电路块88、四个触发器92d-92g、一计数器92b和一比较器92c。同步电路块88产生同步信号SRDY 8′。3DiM定时电路块84的主要操作如下。在SRDY 8′的上升沿触发器92d捕获一逻辑″1″，从而接通计数器92b的时钟输入端。但只要SDRY 8′是高，计数器92b始终被清零。当SDRY 8′变低后，计数器92b开始随着每个时钟脉冲CLK 70的到来而增加。它的输出被用作列地址74。该列地址74始终和一个预置的地址码78比较。这个预置的地址码78表示将ROM_DATA 4完全传送至RAM 82所需的时钟周期数。在此特例中，预置的地址码78是″111″。当列地址74等于该预置地址码78时，触发器92d被清零、计数器92b的时钟输入被断开、FSN75被置高。熟悉本专业的人士很容易理解该电路的其它部分。

图18B表示一同步电路块88。它通过将RDY 8与CLK 70对准而产生一同步信号SRDY 8′。它含有两个触发器94a、94b和一个与门。熟悉本专业的人士应很容易理解其操作。

图19A、图19B表示两种RAM块的排列。在图19A中的第一种RAM块排列中，RAM块82含有RAM核82a和一RAM标签块82b。RAM核82a储存3D-ROM核0的数据的备份，它有256行79a0...和64列。每行79a0储存3D-ROM核0中的一个字(64位)。RAM标签块82b存储与RAM核82a中数据对应的3D-ROM行地址ROM_ADD 2。它有256行79b0...和10列。RAM 82a、82b列地址的高2位A[5:4]由DRAM_ADD 74t′提供，低4位A[3:0]由列地址74提供。在RAM核82a中，每列79a0的3D-ROM行地址ROM_ADD2被存储在RAM标签块82b中与之相应的行79b0中。在图19B中的第二种RAM块排列中，RAM核82a与图19A中的RAM核一样。它被分为4个RAM扇区77s0-77s3。每个RAM扇区77s0...含有16行79a0并存储3D-ROM一条字线上的所有数据(1024位)。因为在每个扇区77s0中的数据来自同一条3D-ROM字线，它们可以共享一标签行77r0(来储存3D-ROM行地址ROM-ADD 2)。相应地，RAM标签块82c只需要4个标签行77r0-77r3。RAM标签块82c的行地址A[1:0]由DRAM_ADD 74t′提供。3D-ROM行地址ROM_ADD2在每次读周期T中只需要被下载至RAM标签块82中一次。相应地，SDRY 8′可被用作RAM标签块82b的使能写信号。第二种RAM块的排列需要的RAM空间容量较小，并可以节省一些能耗。

容量

3D-ROM的容量等于其字线数目N_WL与位线数目N_BL之乘积。根据方程Eq.(2)，3D-ROM中最大的字线数目N_WL，MAX可以表示如下

$N_{\mathrm{WL},\mathrm{MAX}}=\frac{I_f(V_{\mathrm{dd}}-V_M-\mathrm{\Δ}{V}_{\mathrm{be}})}{I_r\left({\mathrm{\ΔV}}_{\mathrm{be}}\right)}$

$=\frac{I_f(V_{\mathrm{dd}}-V_M-n{V}_T)}{I_r\left(n{V}_T\right)}$ Eq.(3)

这里ΔV_be等于nV_T(n＞1)，即在静态平衡时位线电压高于翻转电压(V_M)nV_T。为了让位线电压升幅ΔV_b在一合理的时间内超过读出放大器的阈值电压V_T，n最好设置在～2。一般来说读出放大器的阈值电压～100mV。当V_dd等于3.3V，且V_M～V_dd/2时，方程(3)可以简化为

$N_{\mathrm{WL},\mathrm{MAX}}=\frac{I_f\left(1.4V\right)}{I_r\left(0.2V\right)}.$ Eq(4)

根据方程(4)，最大的字线数目N_WL，MAX是由3D-ROM元的正反比来决定的。与常规的正反比定义不同，方程(4)中正向电流的偏置电压远大于反向电流的偏置电压。该定义可以让3D-ROM元的设计更为简单。另一方面，在读时除被读存储元对应的字线外，而别的字线都固定在翻转电压V_M。因为在这些字线中的电流很小，它们上面不会产生大的电势差。相应地，从漏电流的角度来说，最大的位线数目N_BL，MAX不受限制。

提高3D-ROM容量的方法包括：增加最大字线数目N_WL，MAX；增加最大位线数目N_BL，MAX。如前所述，N_BL，MAX不受限制，另一方面N_WL，MAX由3D-ROM元的正反比决定。为了得到一个大的正反比，最好能使用一个二极化的3D-ROM元，即3D-ROM元的一边与另一边有极大差别。该差别有两种形式：一种是材料上的差别，一种是结构上的差别。一个有材料上差别的3D-ROM元被称作二极化的3D-ROM元膜。这里3D-ROM元膜是指3D-ROM膜以及其上下方的二电极。另一方面，一个具有结构上差别的3D-ROM元被称作二极化的3D-ROM元结构。这些概念将在图21和图23中具体描述。

图21解释二极化膜的概念。对一个含有至少两个次膜25a、25b的膜25来说，当次膜25a、25b之间有足够的材料差别时，膜25被称作二极化膜。当电流沿着方向27a流过二极化膜25(从端口29a到端口29b)，它首先遇到次膜25a，然后遇到次膜25b；另一方面，当它沿方向27b(从端口29b到端口29a)流动时，它先遇到次膜25b，然后再遇到次膜25a。对于二极化膜25来说，电流遇到次膜25a、25b的顺序能够极大地影响到电流的大小。一个很熟悉的例子即p-n结二极管。通过在次膜25a、25b中使用不同的掺杂类型，二极管现象可以发生。在一常规p-n二极管中，只有掺杂类型改变，而次膜25a、25b的基材料都是一样的。这里基材料是指一层膜中的主要组成材料。通过使用不同的基材料，次膜25a、25b可以更加二极化。相应地，二极管现象得到增强，可得到一个更大的正反比。图22A-图22C表示了几个二极化的3D-ROM元膜。

图22A表示第一二极化的3D-ROM元膜。在此特例中，3D-ROM膜32被分为两个次膜32a、32b。这两个次膜的基材料不同。譬如说，次膜32a基于硅，次膜32b基于碳硅合金(Si_yC_1-y，0＜y＜1)。其它半导体材料，如锗、锗硅合金(Si_zGe_1-z，0＜z＜1)、金钢石也可用作基材料。除了使用不同的半导体材料外，还可以使用别的方法将3D-ROM元膜二极化。它们包括：半导体材料和介质材料的复合膜(譬如说，次膜32a含一半导体材料，次膜32b含一介质材料)；不同的介质材料(譬如说，次膜32a含非晶硅，而次膜32b含氮化硅)；不同的基材料的结构(譬如说，次膜32a具有非晶结构，次膜32b具有多晶或微晶结构，这在图22B中也有表示)；不同的电极材料(譬如说，使用具有不同功函数的金属和/或与3D-ROM膜有不同界面特性的金属)。所有这些方法可以进一步提高3D-ROM元的正反比。

图22B表示第二二极化的3D-ROM元膜。在此特例中，一层微晶材料32au被放置在电极31和3D-ROM膜32a之间。微晶材料可以在金属材料和非晶半导体材料之间建立一个较好的界面。如果只在一个电极(譬如说31)和3D-ROM膜32之间有一微晶膜，则3D-ROM膜被二极化，且能得到一个较大的正反比。同时，微晶材料可以降低接触电阻。因此，该3D-ROM元膜能够通过大的正向电流，从而缩短3D-ROM的延迟。

图22C表示第三种二极化的3D-ROM元膜。在此特例中，3D-ROM膜32含有一p⁺膜32p、v膜32x和n⁺膜32n。v膜32x是轻度n掺杂的。这些膜都是基于非晶硅且n⁺膜32n形成在靠衬底的一边。该3D-ROM元可以达到＞10A/cm²的正向电流和＜6×10^-5A/cm²的反向电流。它们比常规p-i-n二极管结构正反向性能都要好。

图23解释二极化的3D-ROM元结构的概念。3D-ROM膜32与顶电极31和底电极33分别有两个界面32ti、32bi。在一二极化的3D-ROM元结构中，这些界面的形状有大的差别。最好一个界面具有一强化场的形状，即至少具有一尖端33t，而在另一界面上无尖端。相应地，沿着一个方向的电子发射得到加强，从而正反比也就得到提高。图24A-图24C表示几种二极化的3D-ROM元结构。

图24A表示第一种二极化的3D-ROM元结构。在此特例中，顶电极31被用作字线，底电极33(在衬底一边的电极)被用作位线。其原因如下。因为底电极33使用了具有多晶结构的金属，其表面32bi比较粗糙。当3D-ROM膜32淀积在底电极33之上后，其使用的非晶材料使它和顶电极31之间的界面32ti变得较为平滑。相应地，从底电极33到顶电极31的电子发射得到增强，即从顶电极31到底电极33的电流变得更大。

图24B表示第二种二极化的3D-ROM元结构。3D-ROM膜32形成在通道孔塞34上。拐角32C1增强了向顶电极31的电子发射。相应地，在此特例中，字线使用顶电极。

图24C表示第三种二极化的3D-ROM元结构。3D-ROM膜32在通道孔35中形成。拐角32C2增强了向底电极33的电子发射。相应地，在此特例中，字线使用底电极33。

图25表示一具有大容量的3D-ROM阵列。因为3D-ROM阵列中字线的数目不受限制，它最好具有大的N_BL。在此特例中，3D-ROM阵列的形状为一矩形。在一个3D-ROM芯片中可以有多个这种3D-ROM阵列。它们可以沿着Y方向上放置，因此，最后的3D-ROM芯片的形状仍可大致保持矩形。

成品率

3D-ROM的本征成品率由3D-ROM阵列中的缺陷数目来决定。缺陷会导致各种形式的读失效。如图26A-图26F所示，在3D-ROM阵列中有6种读失效模式。它们包括：

1.字线断路20o(图26A)；

2.字线短路20s(图26B)；

3.位线断路30o(图26C)；

4.位线短路30s(图26D)；

5.小的3D-ROM元正向电流(图26E)；

6.大的3D-ROM元反向电流(图26F)。

对字线失效模式，即失效模式1和2，整条字线上没有正确数据能读出，这被称为字线错误。对位线失效模式，即失效模式3和4，整条位线上没有正确数据能读出，这被称为位线错误。字线错误和位线错误可以通过对金属工艺进一步提高来改善。

在3D-ROM阵列中有两种3D-ROM元失效模式，即失效模式5和6，对失效模式5来说，正向电流1f′太小，这会导致平衡态位线电势升幅ΔV_be过低(图26E)，而不能够触发读出放大器。也就是说，一个逻辑″1″存储元被误读成逻辑″0″。所幸的是，该失效模式只会影响到有缺陷的个别位，相应它被称作个别位错误。对失效模式6来说，有缺陷的3D-ROM元的反向漏电流太大。当读取与该有缺陷存储元处于同一条位线上的别的存储元时，在该有缺陷的存储元上的漏电流会限制位线电势升幅ΔV_be。如果该电势升幅ΔV_be过小，以致于不能触发读出放大器，则不能读出有效数据(图26F)。在这种失效模式下，有缺陷存储元所处位线上的所有存储元的数据都不能被读出。因此，它是一位线错误。失效模式5和6，尤其是失效模式6，对3D-ROM阵列的本征成品率影响很大。

大多数3D-ROM元的失效是由工艺流程中对3D-ROM膜引入的缺陷造成的。缺陷可能在工艺流程的几个阶段引入，即在3D-ROM膜形成之前(如对底电极)，在3D-ROM膜形成中(对3D-ROM膜)，在3D-ROM膜形成之后(如蚀刻一通道孔并暴露一部分3D-ROM膜)。3D-ROM的成品率对形成底电级、3D-ROM膜以及顶电极的底部的工艺流程非常敏感。这些膜被视为缺陷敏感膜。一个常见的引入缺陷的工艺步骤是图形转换。在图形转换过程中，硅片要经过光刻、蚀刻和/或平面化。所有这些步骤会引入外界有害杂质或损伤3D-ROM膜。为了不使3D-ROM元失效，应在这些缺陷敏感膜的形成过程中避免图形转换。

根据本发明中第一种提高成品率的办法，首先要减少3D-ROM阵列中的缺陷。这可以通过一无缝3D-ROM元来实现。在无缝3D-ROM元中，至少一部分顶电极和至少一部分3D-ROM膜具有相同的截面。在其工艺流程中，底电极、3D-ROM膜及至少一部分顶电极是以一种无缝的形式形成的，即连续地并无中断地形成。在这些工艺步骤之间没有图形转换。该工艺流程最好能在一集束设备(cluster tool)中进行。相应地，无缝3D-ROM元具有低缺陷密度。图27-图33B显示其结构及工艺流程。

图27是一无缝3D-ROM元。它含有一底电极64、一3D-ROM膜62，一顶缓冲膜60，以及一顶金属65。在层内介质68中的通道孔67将顶缓冲膜60和顶金属65相联结。顶缓冲膜60和顶金属65组成顶电极66。在顶缓冲膜60和3D-ROM膜62之间的界面被称为顶界面62ti，在3D-ROM膜62和底电极64之间的界面被称为底界面62bi。对3D-MPROM来说，3D-ROM膜62含有一准导通膜；对3D-EPROM来说，3D-ROM膜含有准导通膜及反熔丝膜(最好在它们之间有一层金属缓冲膜)。至少一部分顶缓冲膜60与至少一部分3D-ROM膜62具有相同的截面。这种无缝3D-ROM元的工艺流程不会对顶界面62ti和底界面62bi引入外界杂质，因此，它能够提高3D-ROM成品率。其工艺流程的细节在图28A-图32中描述。

图28A中，所有3D-ROM的缺陷敏感膜，包括底电极64、3D-ROM膜62以及一部分顶电极(即顶缓冲膜60)是以一种无缝的形式形成的，即连续地并无中断地形成的。因为在这些工艺步骤中没有图形转换，它们可以在一集束设备中形成。这也就排除了引入外界杂质和损伤暴露了的表面的可能性。因此，顶界面62ti和底界62bi有很少的缺陷。

图28B是在形成了所有缺陷敏感膜之后的另一种无逢3D-ROM元。它在3D-ROM膜62和顶缓冲膜60之间有另外一层膜-抗蚀膜(etchstoplayer)62b。这些膜都可以用无缝的形式形成。抗蚀膜62b的功能在图29C中描述。

图29A-图29C描述几个在顶缓冲膜60形成后的无缝3D-ROM元。在图29A的特例中，经过光刻和蚀刻顶缓冲膜60后暴露了一部分底电极64。在图29B的特例中，经过光刻和蚀刻顶缓冲膜60暴露了一部分3D-ROM膜62。图29C的特例对应于图28B的特例。在顶缓冲膜60蚀刻进程中，可选择蚀刻的配方，从而使蚀刻在抗蚀膜62b处停止。这样能保护3D-ROM膜62。

在顶缓冲膜60成形之后，最好还要一个修复3D-ROM膜62边缘的工艺步骤。这在图30A-图30C中描述。这个步骤类似于常规MOS工艺中，在栅成形后的再氧化步骤。图30A中的特例对应于图29A中的特例。一部分底电极64通过氧化等方法转换成一介质68d。图30B中的特例对应于图29B中的特例。至少一部分3D-ROM膜62通过氧化等方法转换成一介质68d。图30C中的特例对应于图29C中的特例。至少一部分抗蚀膜62b通过氧化等方法转换成一介质68d。

图31表示一在3D-ROM堆69成形后的无缝3D-ROM元。在该工艺步骤中，底电极64被光刻和蚀刻。

图32描述两个无缝3D-ROM元99a、99b，它们分别代表逻辑″1″和逻辑″0″。它也描述了一层内通道孔99c。层内通道孔99c提供字线金属层和位线金属之间的电联结。逻辑″1″和逻辑″0″使用相同的3D-ROM堆69。它们之间的不同之处是逻辑″1″存储元99a中有一通道孔67；在逻辑″0″存储元99b中则没有这个通道孔67b。层间联结通道孔的工艺流程不需要多余的光刻步骤。在形成顶缓冲膜60时，层内通道孔99c处的顶缓冲膜60和3D-ROM膜62均被蚀刻掉。通道孔67c和通道孔67同时形成。只是在通道孔67c中需要被蚀刻的介质更多。这可以在形成通道孔67时，通过一过度蚀刻来达到。

图33A和图33B描述两种准无缝3D-EPROM元。它们被称为准无缝的是因为3D-EPROM中的一次膜(如准导通膜62a)是以无缝形式形成的；而另一次膜(如反熔丝膜62b)，则是以一常规方式形成。在图33A的特例中，准导通膜62a在顶缓冲膜60和底电极64之间。这三层膜是以一种无缝形式形成的。另一方面，反熔丝膜62b，则是介于通道孔塞63和顶电极65之间。它们是以常规方法形成的。在图33B的特例中，反熔丝膜62b介于顶缓冲膜60和顶电极65之间。它们也是以常规方法形成的。在这两个特例中，准导通膜的缺陷极少。这里应该知道，准导通膜和反熔丝膜的位置可以互换。

本发明的第二种提高成品率的方法是，针对在工艺流程结束后3D-ROM阵列中仍存在的缺陷使用纠错(ECC)和冗余电路。

图34表示一含有ECC的3D-ROM集成电路。它包括一具有ECC码的3D-ROM核0、列译码器80和一ECC解码器102。在数据76被输出到片内RAM或外部系统之前，错误得到纠正。在3D-ROM核0中，每条字线上有1024位有效数据，它们被分成16个64位的字。每个字需要7个校对位。对此含有ECC的3D-ROM集成电路特例，每条字线上的数据位有16×71＝1136。在读之后，这些数据位被传送到列译码器80。列译码器80的输出有71位。ECC解码器将这71位转换成64位数据。实际上ECC解码器可以放在3D-ROM核0里面，但因为其面积较大，最好将其放在列译码器80之后。它会对3D-ROM集成电路导致多余的延迟(几十个时钟周期)。这个多余的延迟和3D-ROM核0的本征延迟(μs量级)相比很小。ECC解码器102不会影响到带宽。

ECC最适合于纠正3D-ROM中的个别位和位线错误。ECC较难纠正字线错误，原因如下：如要纠正字线错误，在对字线错误进行纠正之前需要读几十根字线上的数据。由于3D-ROM的读是以字线为单位进行的且每次读的延迟很长(μs量级)，当第一个经过校正后的数据出现时，已经等待几百个μs了。对于许多应用来说，这是不希望看到的。冗余电路是一纠正字线错误更好的方法。

冗余电路可以纠正所有错误，包括个别位错误，字线错误、位线错误。图35是第一种具有冗余电路的3D-ROM集成电路的框图。它含有一3D-ROM核0、一列译码器80、三组64位的二选一多路选择器108S、108B、108W、一个别位冗余电路块118S、一位线冗余电路块118B和一字线冗余电路块118W。在数据76被输出到片内RAM或外部系统之前，错误位被冗余电路块118S、118B、118W中的正确数据替换。多路选择器108S、108B、108W从3D-ROM核0中选择数据76″′或从冗余电路块118S、118B、118W选择数据至输出76。

个别位冗余电路块118S为个别位错误提供正确数据。它的输入包括3D-ROM行地址ROM_ADD 2和列地址74。其输出包括与个别缺陷位应携带的正确数据110S(1位)和一纠错使能信号112S(64位)。110S为多路选择器108S的每个″1″输入共享。112S中只有1位是高，而别的位均为低。对个别位错误来说，输出76″′中只有1位需要被替换。这由112S中为高的那位来决定。正确数据(1位)以及它的行和列地址被存储在个别位冗余电路118S中。当输入ROM_ADD 2和列地址74与在个别位冗余电路块118S中存储的地址相符时，118S中的数据替换错误位。

位线冗余电路块118B为位线错误提供正确数据，它的输入包括3D-ROM行地址ROM_ADD 2和列地址74。其输出包括在此ROM_ADD2与缺陷位线相交处存储元应携带的正确数据110B(1位)和一纠错使能信号112B(64位)。对位线错位来说，整个有缺陷的位线上的所有位都要被替换。这些正确数据(1024位)以及它们的列地址被存储在位线冗余电路块118B中。当输入列地址74与118B中的列地址的高4位相符时，ROM_ADD 2在1024位中选一位并通过多路选择器108B送到RAM82。同时，118B中的列地址的低6位在112B中选一位。相应地，错误位被位线冗余电路块118B中的正确数据替换。

字线冗余电路块118W为字线错误提供正确数据，它的输入包括3D-ROM行地址ROM_ADD 2和列地址74。其输出包括在此缺陷字线上应携带部分正确数据110W(64位)和一纠错使能信号112W(1位)。对字线错位来说，整个有缺陷的字线上的所有位都要被替换。这些正确数据(1024位)以及它们的字地址被存储在字线冗余电路块118W中。当输入行地址ROM_ADD 2与118W中的行地址相符时，112W被选中。同时，列地址74在1024位中选64位并替换错误位。

图36A-图37C表示第一和第二种个别位和位线冗余电路，因为字线冗余电路也可提高3D-ROM的升级性，它的细节在本发明的″升级性″部分描述。图36A是第一种个别位冗余电路块118S。在此特例中，它含有两组正确数据/地址、编码器125g和几个与、或门。这两组正确数据/地址可以纠正两处个别位错误。熟悉本专业技术的人士应该知道，在该电路块中可以具有更多组的正确数据地址。每组正确数据/地址含有存储器阵列vs1、bs1、ws1、bs1′、ds1以及两个比较器bcs1、wcs1。每个存储阵列有一行存储元，它的选中端由″＞″表示。当存储阵列被选中后，其中的数据被直接输出，或通过一译码器输出。存储阵列vs1含有一有效位(1位)，它表示该组正确数据/地址的有效性。只有当有效位是高的时候，该组中的正确数据/地址才有效。存储阵列vs1的选中端131一般与V_dd接在一起。它也可和别的时序信号，诸如WE 71相联结。存储器阵列bs1含有缺陷存储元位地址的高4位。存储阵列ws1含有缺陷存储元的行地址(10位)。在读过程中，列地址74与存在存储阵列bs1中的列地址相比较。同时，ROM_ADD 2与存在存储阵列ws1中的行地址进行比较。比较的结果cbs1、cws1如果均为高，则读出存储阵列bs1′、ds1中的数据。存储阵列bs1′含有缺陷存储元列地址的低6位，存储阵列ds1含有与缺陷存储元相对应的正确数据(1位)。基于存储阵列bs1′中的数据，译码器125g将112S上的1位电压升高。同时，存储阵列ds1中的正确数据被传送至110S。应注意到通过信号133可以使译码器125g失效。

图36B是第一种位线冗余电路块118B的电路图。在此特例中含有两组正确数据/地址、译码器125g和几个与、或门。这两组正确数据/地址能改正两处位线错误。熟悉本专业的人士应了解在此电路块中可以具有更多组的正确数据/地址。每组正确数据/地址包括存储器阵列vb1、bb1、bb1′、db1和一比较器bcb1。与图36A类似，存储阵列vb1含有一有效位(1位)，存储元阵列bb1含有缺陷位线的位地址的高4位。在读时，列地址74与存在存储阵列bb1中的列地址比较。比较结果cb1，如果是高的话，则选中并读存储阵列bb1′、db1。存储阵列bb1′含有缺陷位线的列地址的低6位，存储阵列db1含有缺陷位线上所有存储元的正确信息(1024位)。基于从存储阵列bb1′中读出的数据，译码器125g将112B上1位电压升高。同时，基于ROM_ADD 2(10位)中的地址信息，从存储阵列bb1中选中一正确数据并送到110B。

在图36A、图36B中的个别位及位线冗余电路块，是在读3D-ROM时将缺陷位在列译码器80处用正确数据替换。这个替换的过程是整个读出过程中的一部分，是一个″读时″过程。在很多情形下，如在3DiM中，3D-ROM与片内RAM集成在一起。在3D-ROM数据被读到外界系统之前，它放在RAM这个缓冲区内。根据本发明的第二种冗余电路块，3D-ROM中缺陷位首先与″好″的数据同时被下载到RAM中。然后，这些缺陷位再被冗余电路中的正确数据替换。这个替换过程是一″读后″过程。这在图37A-图37C中描述。

冗余电路块118SB修复个别位错误以及位线错误。如图37A所示，它含有两个多路选择器168b、168d、RAM 82、个别位扇区200S、位线扇区200W。在个别位扇区200S中，有一冗余定时电路块162s、一计数器164s、一译码器166s、一比较器160和存储阵列150s。冗余定时电路块162s由图37B所示。其操作对熟悉本专业人士很容易理解。存储阵列150s含有多个存储行。每个存储行rs0含有一有效位vs(1位)、缺陷位的位地址bs(10位)、缺陷位的字地址ws(10位)以及正确数据ds(1位)。正确数据以及它们对应的地址最好从存储阵列150s的底端往上排。类似地，在位线扇区200B中，有冗余定时电路块162b、计数器164b、译码器166b和存储阵列150b。冗余定时电路块162b与冗余定时电路块162s相同。存储阵列150b含有多个存储行。每个存储行rb0含有一有效位vb(1位)、缺陷位线的列地址bb(10位)以及缺陷位线上所有存储元的正确数据db(1024位)。

第二种冗余电路块的操作解释如下。其时序图由图37C所示。在此特例中，个别位错误首先纠正，接着纠正位线错误。当3D-ROM中一条字线上的数据被完全下载到RAM 82中时，FNS 75被置高。这时个别位扇区200S中的计数器164s开始随着时钟脉冲增加。译码器166s基于计数器164s的值cts选择一存储行(譬如说rs0)。如有效位vs是1，则列地址bs通过多路选择器168b送至RAM地址的低10位74。同时，字地址ws与ROM_ADD 2比较。若它们相等，正确数据ds通过多路选择器168d送到RAM 82的数据端口。当有效位vs变成″0″后，这表示所有个别位错误已被纠正，冗余定时电路块162s的输出信号75s变高。这样就开始纠正位线错误。

位线扇区200B的操作与个别位扇区200S的操作类似。当接收到一高的75s后，计数器164b开始随着每个时钟脉冲增加。译码器166b基于计数器的值ctb选择一存储行(譬如说rb0)。如有效位vb为″1″，位地址bb通过多路选择器168b送到RAM的低10位74。同时，基于ROM_ADD 2从正确数据db中选出一单独数据位db′，并通过多路选择器168d送到RAM 82数据端。当有效位vs变为″0″时，所有的位线错误已被纠正，冗余定时电路块162b的输出信号75b变高。对一个使用第二种冗余电路块118SB的3DiM来说，信号75b应用来替换信号75，以作为RAM数据就绪信号。

可升级性

3D-ROM为软件码提供了一低成本、大容量的存储载体。这里软件可以是程序(譬如说，系统程序、应用程序等)，也可以是数据(譬如说，字典、书、地图等)。在软件使用过程中，它一般会经历多次升级。每次升级过程中，一部分存储在3D-ROM中的原始码被升级码替代。人们对于只读存储器，尤其是掩膜只读存储器，有一错误的概念：即芯片生产出来后，就无法再修改，如数据有错或软件有升级，则只有废弃所有的芯片。这对于常规的只读存储器是正确的，但是对于3D-ROM来说，这个概念并不正确。3D-ROM本身也许较难变动，但它能与大量可写存储器集成。这些可写存储器可以存储补丁程序和数据。一般说来，升级码所需存储器空间远比原始码小得多，可写存储器的容量要求不大。因此，在软件升级情况下，仍可使用3D-ROM。根据图38A中的载码3D-ROM集成电路，软件原始码存放在3D-ROM阵列00中，升级码存放在衬底里的机动码块300里。这里机动码块是指可写存储块，最好是能重复写的存储块。它能存储软件的升级码。它可以含有未编程的3D-EPROM、EPROM、EEPROM、快闪EEPROM或RAM。

大部分软件的设计都使用模块化的方法，即一个软件含有多个模块。图38B表示软件模块在3D-ROM中的组成。因为在3D-ROM中最容易替换数据的方法是整条字线一起替换，软件模块220、222是以3D-ROM页为单位存放在3D-ROM阵列中。这里一个3D-ROM页(如28[0])是指一条字线(如20[0])上所能存储的所有数据。如果此二软件模块220、222均大于一个3D-ROM页的容量，它们最好不要共享同一3D-ROM页。在此特例中，软件模块220含有2047位。它被存储在两个3D-ROM页中28[0]、28[1]。因为每个3D-ROM页有1024位，软件模块220不能完全填充3D-ROM页28[1]。字线20[1]上的最后1位1bz应存放一哑元，而不应为软件模块222使用。同样地，软件模块222有3070位，字线20[4]上的最后2位1ey、1ez应存放哑元。如果软件模块220在升级过程中需要替换，字线20[0]、20[1]上的数据则被升级码替换。这可以通过机动码块300来实现。

图39A-图40表示两种机动码块，这里应注意到，机动码块也可用来纠正字线错误，即具有字线冗余电路块的功能。在图39A中的第一机动码块是在读3D-ROM时，将3D-ROM阵列中存放的原始码用存放在机动码块中的升级码替换。它含有二个升级组。它们可以对两个3D-ROM页进行升级。对熟悉本专业的人士来说，在该机动码块中可以含有多个升级组。每个升级组含有存储阵列vw1、ww1、dw1和一比较器wcw1。存储阵列vw1含有一有效位(1位)。它的选中端132最好与READ6相联。存储阵列ww1含有需升级的数据的行地址。在读过程中，ROM_ADD 2与存储阵列ww1中的地址比较。比较结果cw1是高的话，则选中并读存储阵列dw1，存储阵列dw1含有与一条3D-ROM字线上存储的原始码相对应的升级码(1024位)。基于列地址74，1024位升级码中的一个字(64位)被送到110W。同时，一位字线替换信号112W通过图35中的多路选择器108W送到输出76。因此，外界系统只会看到升级后的软件码。

当3D-ROM中整条字线上的数据都从机动码块中读出时，在此读周期中没有必要从3D-ROM阵列中读数据。相应地，最好能把3D-ROM阵列00断电。这个″断电″最好是一种″软断电″，即所有的字线和位线都保持在翻转电压V_M上。一般情形下的″硬断电″，是将所有的位线和字线都接地，这会导致下一个读周期开始的时候，需要更多的时间把字线和位线充电至翻转电压V_M，并消耗更多的能量。图39B是一″软断电″电路的电路图。它增加了一个或门。当112W高时，3D-ROM行译码器40失效，且位线使无效电路块48工作。

图40表示第二机动码块。该机动码块可以解决任何3D-ROM中软件升级的问题。它借用计算机虚拟存储器中分页管理的概念。除了3D-ROM外，它还含有一升级块186和一地址转换块182。升级块含有可写存储器，譬如说，未编程的3D-EPROM、EPROM、EEPROM、快闪EEPROM和RAM。它与3D-ROM阵列00有相同的宽度。3D-ROM阵列00和升级块186组成一单个载码存储空间188。在此特例中，3D-ROM阵列00占据了载码存储器空间188的低1020行R[00000 00000]-R[1111111011]，升级块186占据高4行R[11111 11100]-R[11111 11111]。地址转换块182含有多行可写存储器。每行可写存储器存有载码存储器188的物理地址。地址转换块将它的输入地址高10位A[13:14]192视为逻辑地址，并将它们转换成物理地址B[9:0]196。当存储在3D-ROM阵列00中的原始码需要被186中的升级码替换时，地址转换块182中的物理地址196指向升级块186。在此特例中，当输入地址的高10位192是00000 00000，基于地址转换块186中行191a中的信息，该输入地址对应的物理地址196是00000 00000。这指向3D-ROM阵列00中的行R[00000 00000]。当输入地址192是00000 00100，基于地址转换块186中行191d的信息，与其对应的物理地址196是11111 11110。这指向升级块186的行R[11111 11110]。地址转换块186可以很容易地从3D-ROM阵列00或升级块186中寻找所需的数字信息，因此，可以完成软件升级。

虽然以上说明书具体描述了本发明的一些实例，熟悉本专业的技术人员应该了解，在不远离本发明的精神和范围的前提下，可以对本发明的形式和细节进行改动，譬如说，以上说明书是基于如二极管的无源元件构成的3D-ROM，但同样的发明精神可以适用于基于如薄膜晶体管等有源元件构成的3D-ROM，也就是说，它们适用于3D-EPROM、3D-EEROM和3D快闪。同时，此发明中的3D-ROM特例含有1024×1024位。实际生活中，3D-ROM的容量一般是～10⁴×～10⁴位。这并不妨碍它们应用本发明的精神。因此，除了根据附加的权利要求书的精神，本发明不应受到任何限制。

Claims (10)

1.一种三维只读存储器(3D-ROM)集成电路(0000)，其特征在于含有：

一衬底电路(001)，该衬底电路含有一RAM块(82)；

多个堆叠在该衬底电路上的3D-ROM层(100)；

多个位于该衬底电路和该3D-ROM层之间、并将它们耦合的层间连接通道孔(20av...)；

该RAM块位于至少部分3D-ROM层下方并存储至少部分3D-ROM层的数据备份。

2.根据权利要求1中所述三维只读存储器(3D-ROM)集成电路，其特征在于：

所述RAM块(82)还含有RAM核(82a)和RAM标签块(82b/82c)。

3.一种三维只读存储器(3D-ROM)集成电路(0000)，其特征在于含有：

一衬底电路(001)，该衬底电路含有一纠错(ECC)解码器(102)；

多个堆叠在该衬底电路上的3D-ROM层(100)，至少一3D-ROM层具有校对位；

多个位于该衬底电路和该3D-ROM层之间、并将它们耦合的层间连接通道孔(20av...)；

该纠错(ECC)解码器位于至少部分3D-ROM层下方并利用该校对位纠正该3D-ROM层的缺陷。

4.一种三维只读存储器(3D-ROM)集成电路(0000)，其特征在于含有：

一衬底电路(001)，该衬底电路含有一冗余电路块(118S，118B...)；

多个堆叠在该衬底电路上的3D-ROM层(100)，该3D-ROM层具有至少一个缺陷位；

多个位于该衬底电路和该3D-ROM层之间、并将它们耦合的层间连接通道孔(20av...)；

该冗余电路块位于至少部分3D-ROM层下方并存储该缺陷位的地址和正确数据。

5.根据权利要求4中所述三维只读存储器(3D-ROM)集成电路，其特征在于：所述冗余电路块在“读时”或“读后”替换缺陷位。

6.根据权利要求4中所述三维只读存储器(3D-ROM)集成电路，其特征在于：该冗余电路块为只读存储器(ROM)。

7.一种三维只读存储器(3D-ROM)集成电路(0000)，其特征在于含有：

一衬底电路(001)，该衬底电路含有一机动码块(300)；

多个堆叠在该衬底电路上的3D-ROM层(100)，该3D-ROM层存储软件码(220)；

多个位于该衬底电路和该3D-ROM层之间、并将它们耦合的层间连接通道孔(20av...)；

该机动码块位于至少部分3D-ROM层下方并存储该软件码的升级码。

8.根据权利要求7中所述三维只读存储器(3D-ROM)集成电路，其特征在于：

所述机动码块还含有地址转换块(182)，在读已升级的数码信息时，该地址转换块不激活对应于陈旧码的字线，而只激活对应于升级码的字线。

9.根据权利要求7中所述三维只读存储器(3D-ROM)集成电路，其特征在于：

所述机动码块为可读可写存储器(RWM)。

10.根据权利要求7中所述三维只读存储器(3D-ROM)集成电路，其特征在于：

该软件码(220)以页(28[0])为单位存储在3D-ROM层中，该页对应于3D-ROM层中一条字线(20[0])存储的所有数据。

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