JP3488433B2 - メモリ回路用の２相電荷共有データ・ラッチ回路 - Google Patents
メモリ回路用の２相電荷共有データ・ラッチ回路Info
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- JP3488433B2 JP3488433B2 JP2001036096A JP2001036096A JP3488433B2 JP 3488433 B2 JP3488433 B2 JP 3488433B2 JP 2001036096 A JP2001036096 A JP 2001036096A JP 2001036096 A JP2001036096 A JP 2001036096A JP 3488433 B2 JP3488433 B2 JP 3488433B2
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- G11C—STATIC STORES
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ集積回路用
の読出し経路回路に関し、特に、高速メモリ集積回路で
使用するために最適化された読出しデータ・ラッチ回路
に関する。
の読出し経路回路に関し、特に、高速メモリ集積回路で
使用するために最適化された読出しデータ・ラッチ回路
に関する。
【０００２】
【従来の技術】半導体メモリ・ユニットは、デバイス内
へ、またデバイスから外へ情報（データ）を転送するた
めに必要な関連回路を含む記憶セルの集合体である。半
導体メモリの二つの基本的なタイプは、不揮発性メモリ
と揮発性メモリであるが、前者の代表的なものがＲＯＭ
（読出し専用メモリ）であり、後者の代表的なものがＲ
ＡＭ（ランダム・アクセス・メモリ）である。
へ、またデバイスから外へ情報（データ）を転送するた
めに必要な関連回路を含む記憶セルの集合体である。半
導体メモリの二つの基本的なタイプは、不揮発性メモリ
と揮発性メモリであるが、前者の代表的なものがＲＯＭ
（読出し専用メモリ）であり、後者の代表的なものがＲ
ＡＭ（ランダム・アクセス・メモリ）である。
【０００３】ＲＯＭの場合には、データは永久的に、ま
たは半永久的に記憶され、いつでも読み出すことができ
る。データが永久的に記憶されるＲＯＭの場合には、デ
ータはデバイスにされるか、またはデバイスにプログラ
ムされ、変更することはできない。データが半永久的に
記憶されるＲＯＭの場合には、紫外線による照射、また
は電気的手段のような特殊な方法によりデータを変更す
ることができる。ＲＯＭの書込み動作には特殊な方法を
必要とする。
たは半永久的に記憶され、いつでも読み出すことができ
る。データが永久的に記憶されるＲＯＭの場合には、デ
ータはデバイスにされるか、またはデバイスにプログラ
ムされ、変更することはできない。データが半永久的に
記憶されるＲＯＭの場合には、紫外線による照射、また
は電気的手段のような特殊な方法によりデータを変更す
ることができる。ＲＯＭの書込み動作には特殊な方法を
必要とする。
【０００４】ＲＡＭは、読出しも書込みも行うことがで
きるメモリである。ＲＡＭ回路は、通常、二つのタイプ
に分類される。ＲＡＭの第一のタイプは、スタティック
ＲＡＭ回路（「ＳＲＡＭ」）と呼ばれる。ＳＲＡＭ回路
の主な特徴は、回路に電力供給されている間は、その内
部にデータを永久的に記憶しておくことができるラッチ
を持っていることである。ＲＡＭの第二のタイプは、ダ
イナミックＲＡＭ回路（「ＤＲＡＭ」）と呼ばれる。Ｄ
ＲＡＭ回路の主な特徴は、この回路が、記憶場所に記憶
データを保持するために、コンデンサのような電荷を蓄
積するための素子を使用していることであり、そのデー
タを保持するためには、回路が、上記データを周期的に
リフレッシュしてやらなければならないことである。
きるメモリである。ＲＡＭ回路は、通常、二つのタイプ
に分類される。ＲＡＭの第一のタイプは、スタティック
ＲＡＭ回路（「ＳＲＡＭ」）と呼ばれる。ＳＲＡＭ回路
の主な特徴は、回路に電力供給されている間は、その内
部にデータを永久的に記憶しておくことができるラッチ
を持っていることである。ＲＡＭの第二のタイプは、ダ
イナミックＲＡＭ回路（「ＤＲＡＭ」）と呼ばれる。Ｄ
ＲＡＭ回路の主な特徴は、この回路が、記憶場所に記憶
データを保持するために、コンデンサのような電荷を蓄
積するための素子を使用していることであり、そのデー
タを保持するためには、回路が、上記データを周期的に
リフレッシュしてやらなければならないことである。
【０００５】従来のコンピュータまたはプロセッサは、
内部（またはメイン）ＲＡＭを有する。上記コンピュー
タは、データがメイン・メモリ内に存在する場合だけ、
データを処理することができる。実行したすべてのプロ
グラムおよびアクセスしたすべてのファイルは、記憶デ
バイスからメイン・メモリにコピーされなければならな
い。プログラムまたはファイル・データを処理した後、
または使用した後で、そのデータを含むＲＡＭビットを
消去することもできるし、他のプログラムまたはファイ
ルで上書きすることができる。それ故、コンピュータの
メイン・メモリの容量は重要である。何故なら、メイン
・メモリの容量により一度に実行することができるプロ
グラムの数、およびあるプログラムに対してすぐに使用
することができるデータの量が決まるからである。
内部（またはメイン）ＲＡＭを有する。上記コンピュー
タは、データがメイン・メモリ内に存在する場合だけ、
データを処理することができる。実行したすべてのプロ
グラムおよびアクセスしたすべてのファイルは、記憶デ
バイスからメイン・メモリにコピーされなければならな
い。プログラムまたはファイル・データを処理した後、
または使用した後で、そのデータを含むＲＡＭビットを
消去することもできるし、他のプログラムまたはファイ
ルで上書きすることができる。それ故、コンピュータの
メイン・メモリの容量は重要である。何故なら、メイン
・メモリの容量により一度に実行することができるプロ
グラムの数、およびあるプログラムに対してすぐに使用
することができるデータの量が決まるからである。
【０００６】コンピュータのメモリ（ＲＯＭまたはＲＡ
Ｍ）容量に対する一つの制限は、ディスクまたはチップ
の物理的な大きさである。ＲＡＭの容量は、また、電
力、熱および製造上の制限によっても制限される。一つ
のチップは、数百万ビットのデータを記憶することがで
きるので、ＲＯＭまたはＲＡＭの内部または外部で、ビ
ットを処理するためのチップ回路を簡単なものにするこ
とはきわめて望ましいことである。
Ｍ）容量に対する一つの制限は、ディスクまたはチップ
の物理的な大きさである。ＲＡＭの容量は、また、電
力、熱および製造上の制限によっても制限される。一つ
のチップは、数百万ビットのデータを記憶することがで
きるので、ＲＯＭまたはＲＡＭの内部または外部で、ビ
ットを処理するためのチップ回路を簡単なものにするこ
とはきわめて望ましいことである。
【０００７】メモリとその環境との間の通信は、データ
入力ラインおよび／またはデータ出力ライン、アドレス
選択ライン、および転送の方向を指定する制御ラインを
通して行われる。従来のメモリ回路の場合には、データ
は、メモリ・セルのアレイ（または、サブアレイのグル
ープ）の形に配置されている複数の記憶場所に記憶され
る。各記憶場所は、行識別子および列識別子の両方を含
むことができるアドレスにより識別される。従来のメモ
リ回路の場合には、内部データ・ラインは、書込みサイ
クル中には、データを記憶場所に転送し、読出しサイク
ル中には、記憶場所からデータを転送させる。
入力ラインおよび／またはデータ出力ライン、アドレス
選択ライン、および転送の方向を指定する制御ラインを
通して行われる。従来のメモリ回路の場合には、データ
は、メモリ・セルのアレイ（または、サブアレイのグル
ープ）の形に配置されている複数の記憶場所に記憶され
る。各記憶場所は、行識別子および列識別子の両方を含
むことができるアドレスにより識別される。従来のメモ
リ回路の場合には、内部データ・ラインは、書込みサイ
クル中には、データを記憶場所に転送し、読出しサイク
ル中には、記憶場所からデータを転送させる。
【０００８】従来技術の読出しサイクルの簡単な全体図
について説明する。図１は、従来技術の読出しサイクル
の三つの汎用構成部材を示す。メモリ・セル１０は、メ
モリ１２内の数千または数百万の記憶場所の中の一つで
ある。各記憶場所は、一つまたはそれ以上のビットを収
容することができるが、説明を簡単にするために、メモ
リ・セル１０は、ビットを一つだけ含んでいるものと仮
定する。説明上、メモリ・セル１０の内容にアクセスす
るために、適切なアドレス信号および制御信号が作動し
たものと仮定する。当業者であれば周知のように、ビッ
ト・データ処理は、所定のタイミング指定内に行わなけ
ればならない。ビット処理の速度は、プロセッサの全体
の速度に影響を与えるばかりでなく、ビットは順次同じ
処理構成部材およびラインを占有する。それ故、ビット
・データ処理速度は速い方がよい。
について説明する。図１は、従来技術の読出しサイクル
の三つの汎用構成部材を示す。メモリ・セル１０は、メ
モリ１２内の数千または数百万の記憶場所の中の一つで
ある。各記憶場所は、一つまたはそれ以上のビットを収
容することができるが、説明を簡単にするために、メモ
リ・セル１０は、ビットを一つだけ含んでいるものと仮
定する。説明上、メモリ・セル１０の内容にアクセスす
るために、適切なアドレス信号および制御信号が作動し
たものと仮定する。当業者であれば周知のように、ビッ
ト・データ処理は、所定のタイミング指定内に行わなけ
ればならない。ビット処理の速度は、プロセッサの全体
の速度に影響を与えるばかりでなく、ビットは順次同じ
処理構成部材およびラインを占有する。それ故、ビット
・データ処理速度は速い方がよい。
【０００９】
【発明が解決しようとする課題】しかし、通常、メモリ
記憶装置内の一つのビットを表わすために記憶した電荷
の量は、出力回路を高速で駆動させるには小さ過ぎる。
従って、従来は、データの読出しサイクルの速度を速く
するために、回路は、メモリ・チップに内蔵されてい
た。上記処理速度および電力制限を改善するために、読
出し処理回路１４は、外部回路１８へのビット・データ
を処理するためのメモリ・チップに内蔵されてきた。通
常、上記回路は、ビットの状態、すなわち、「０」また
は「１」を迅速に検出し、それに応じて、外部回路が、
迅速に、正確に検出することができるビット状態データ
信号を供給するために考案されたものである。
記憶装置内の一つのビットを表わすために記憶した電荷
の量は、出力回路を高速で駆動させるには小さ過ぎる。
従って、従来は、データの読出しサイクルの速度を速く
するために、回路は、メモリ・チップに内蔵されてい
た。上記処理速度および電力制限を改善するために、読
出し処理回路１４は、外部回路１８へのビット・データ
を処理するためのメモリ・チップに内蔵されてきた。通
常、上記回路は、ビットの状態、すなわち、「０」また
は「１」を迅速に検出し、それに応じて、外部回路が、
迅速に、正確に検出することができるビット状態データ
信号を供給するために考案されたものである。
【００１０】従来技術の読出し処理回路１４は、メモリ
・セル・バンク内に表示するビット・データを、処理す
るのにより適しているフォーマットに変換するためのも
のである。上記フォーマットのあるものは、下記表に示
すように、二つのデータ・ライン上、ＡおよびＢにビッ
ト・データ（０または１）を表示する。
・セル・バンク内に表示するビット・データを、処理す
るのにより適しているフォーマットに変換するためのも
のである。上記フォーマットのあるものは、下記表に示
すように、二つのデータ・ライン上、ＡおよびＢにビッ
ト・データ（０または１）を表示する。
【００１１】
【表１】
【００１２】この例においては、ラインＡおよびライン
Ｂ上の信号は、データ・ラインからラッチへ並列に処理
される。ラッチは、ラッチ入力のところで、ラインＡお
よびラインＢ上の信号を受信し、それに応じて、出力ラ
インＡおよびＢ上に出力信号を供給する。出力ライン上
の信号は、好適には、システム電源により高レベルに駆
動され、アース・システムにより低レベルに駆動され、
外部回路に比較的強い出力信号を供給することが好まし
い。
Ｂ上の信号は、データ・ラインからラッチへ並列に処理
される。ラッチは、ラッチ入力のところで、ラインＡお
よびラインＢ上の信号を受信し、それに応じて、出力ラ
インＡおよびＢ上に出力信号を供給する。出力ライン上
の信号は、好適には、システム電源により高レベルに駆
動され、アース・システムにより低レベルに駆動され、
外部回路に比較的強い出力信号を供給することが好まし
い。
【００１３】上記二つのデータ・ラインの実施形態の場
合には、データ・ライン等化回路およびラッチ・ノード
等化回路によりデータ・ラインおよびラッチ・ノードを
「等化」する利点があることを当業者は昔から知ってい
る。この等化により、データ・ラインは、同じ電位で確
実にスタートし、それにより、（例えば、高レベルまた
は低レベルのような）対向ビット表示電圧を供給するた
めのラインが予め調整される。それ故、受信したデータ
・ビット信号は、迅速に正確に検出される。従来技術の
場合には、上記および他の利点は、ライン「Ａ」および
ライン「Ｂ」上で、高レベルおよび低レベルのデータ・
ビット信号を受信し、それに応じて、高レベルおよび低
レベルの出力信号を供給するデータ・ラッチ入力ノード
を等化することにより達成される。
合には、データ・ライン等化回路およびラッチ・ノード
等化回路によりデータ・ラインおよびラッチ・ノードを
「等化」する利点があることを当業者は昔から知ってい
る。この等化により、データ・ラインは、同じ電位で確
実にスタートし、それにより、（例えば、高レベルまた
は低レベルのような）対向ビット表示電圧を供給するた
めのラインが予め調整される。それ故、受信したデータ
・ビット信号は、迅速に正確に検出される。従来技術の
場合には、上記および他の利点は、ライン「Ａ」および
ライン「Ｂ」上で、高レベルおよび低レベルのデータ・
ビット信号を受信し、それに応じて、高レベルおよび低
レベルの出力信号を供給するデータ・ラッチ入力ノード
を等化することにより達成される。
【００１４】従来技術の場合には、データ・ラッチ・ノ
ードおよびデータ・ラインは、ラッチ・ノードおよびデ
ータ・ラインの両方を同じ電圧の高さにプレチャージす
ることにより平衡状態にしている。通常、ラッチ・ノー
ドおよびデータ・ラインは両方とも、一時的にチップ電
源のような電圧源に接続している。この例の場合には、
データ・ラインおよびラッチ・ノードは、両方ともＶＣ
Ｃに帯電し、その後で、チップ電源から切り離される。
平衡状態のデータ・ライン（「Ａ」および「Ｂ」）は、
ビット・データ信号を受信し、その後で、この信号は、
（プロセッサのタイミング指定に従って）平衡状態のデ
ータ・ラッチ・ノードに供給される。上記プレチャージ
・プロセスおよびラッチング・プロセスの特徴は、以下
に説明するように、３相ラッチであることである。
ードおよびデータ・ラインは、ラッチ・ノードおよびデ
ータ・ラインの両方を同じ電圧の高さにプレチャージす
ることにより平衡状態にしている。通常、ラッチ・ノー
ドおよびデータ・ラインは両方とも、一時的にチップ電
源のような電圧源に接続している。この例の場合には、
データ・ラインおよびラッチ・ノードは、両方ともＶＣ
Ｃに帯電し、その後で、チップ電源から切り離される。
平衡状態のデータ・ライン（「Ａ」および「Ｂ」）は、
ビット・データ信号を受信し、その後で、この信号は、
（プロセッサのタイミング指定に従って）平衡状態のデ
ータ・ラッチ・ノードに供給される。上記プレチャージ
・プロセスおよびラッチング・プロセスの特徴は、以下
に説明するように、３相ラッチであることである。
【００１５】図２は、３相読出しデータ・ラッチ・シス
テム２０である。この読出しデータ・ラッチ・システム
２０は、制御ライン２４、５４、６４および６６の制御
下で機能する。トランジスタ２６、２８および３４は、
データ・ビット入力ライン２２Ａおよび２２Ｂのプレチ
ャージおよび等化を制御するためのスイッチとして機能
する。これらのスイッチ・トランジスタは、データ・ラ
イン制御ライン２４の制御下で動作する。
テム２０である。この読出しデータ・ラッチ・システム
２０は、制御ライン２４、５４、６４および６６の制御
下で機能する。トランジスタ２６、２８および３４は、
データ・ビット入力ライン２２Ａおよび２２Ｂのプレチ
ャージおよび等化を制御するためのスイッチとして機能
する。これらのスイッチ・トランジスタは、データ・ラ
イン制御ライン２４の制御下で動作する。
【００１６】（相Ｉ）最初に、データ・ライン制御ライ
ン２４は高レベルであり、制御ライン６６も高レベルで
あり、制御ライン５４は低レベルである。一方、制御ラ
イン６４は、低レベルに維持される。この状態におい
て、データ・ライン２２Ａおよび２２Ｂは、相互に、お
よびデータ・ラッチ電源６０から切り離される。データ
・ライン２２Ａおよびラッチ・ノード６２Ａは、スイッ
チ５６を介して直接電気的に接続していて、データ・ラ
イン２２Ｂおよびラッチ・ノード６２Ｂは、スイッチ５
８を介して直接電気的に接続している。データ・ラッチ
・ノード６２Ａおよび６２Ｂは、相互に切り離されてい
る。それ故、この状態において、ライン２２Ａおよび２
２Ｂ上に供給されたデータ・ビット信号は、ラッチ４２
内のノード上に差動信号を確立する。
ン２４は高レベルであり、制御ライン６６も高レベルで
あり、制御ライン５４は低レベルである。一方、制御ラ
イン６４は、低レベルに維持される。この状態におい
て、データ・ライン２２Ａおよび２２Ｂは、相互に、お
よびデータ・ラッチ電源６０から切り離される。データ
・ライン２２Ａおよびラッチ・ノード６２Ａは、スイッ
チ５６を介して直接電気的に接続していて、データ・ラ
イン２２Ｂおよびラッチ・ノード６２Ｂは、スイッチ５
８を介して直接電気的に接続している。データ・ラッチ
・ノード６２Ａおよび６２Ｂは、相互に切り離されてい
る。それ故、この状態において、ライン２２Ａおよび２
２Ｂ上に供給されたデータ・ビット信号は、ラッチ４２
内のノード上に差動信号を確立する。
【００１７】（相II）次に、制御ライン６４が高レベル
に設定され、その結果、ラッチ・ノード６２Ａおよび６
２Ｂは、データ・ライン２２Ａおよび２２Ｂから受信し
た差動データ・ビット信号に従って、アースおよびラッ
チ電源６０により駆動される。同時にラッチ・ノードか
らデータ・ラインを分離するために制御ライン５４が高
レベルに設定され、制御ライン２４が低レベルに設定さ
れる。この状態において、データ・ライン２２Ａおよび
２２Ｂは、電源６０によりプレチャージされ、スイッチ
３０により等化され、ラッチ２０は、ラッチ・ノード６
２Ａおよび６２Ｂ上のデータ・ビット信号を出力し、デ
ータ・ビット信号は、電源６０およびアースにより駆動
される。
に設定され、その結果、ラッチ・ノード６２Ａおよび６
２Ｂは、データ・ライン２２Ａおよび２２Ｂから受信し
た差動データ・ビット信号に従って、アースおよびラッ
チ電源６０により駆動される。同時にラッチ・ノードか
らデータ・ラインを分離するために制御ライン５４が高
レベルに設定され、制御ライン２４が低レベルに設定さ
れる。この状態において、データ・ライン２２Ａおよび
２２Ｂは、電源６０によりプレチャージされ、スイッチ
３０により等化され、ラッチ２０は、ラッチ・ノード６
２Ａおよび６２Ｂ上のデータ・ビット信号を出力し、デ
ータ・ビット信号は、電源６０およびアースにより駆動
される。
【００１８】（相III）次に、制御ライン６６は低レベ
ルに設定され、制御ライン６４も低レベルに設定され
る。この状態において、データ・ラッチ・ノード６２Ａ
および６２Ｂは、相Ｉに戻った場合に、新しい差動信号
の受信に備えて、高電圧レベルに等化される。
ルに設定され、制御ライン６４も低レベルに設定され
る。この状態において、データ・ラッチ・ノード６２Ａ
および６２Ｂは、相Ｉに戻った場合に、新しい差動信号
の受信に備えて、高電圧レベルに等化される。
【００１９】上記ラッチの場合、各相は、スイッチを上
記のように設定し、ノードおよびラインを、その各電圧
レベルに駆動させるのに実行時間を必要とする。データ
読出しサイクルの総和時間は、ラッチ設計が必要とする
相の数により異なるし、また制限される。それ故、３相
ラッチは、本来、データ読出しサイクルのクロック速度
を制限する。それ故、３相データ読出しラッチのクロッ
ク速度制限を克服することが望ましい。
記のように設定し、ノードおよびラインを、その各電圧
レベルに駆動させるのに実行時間を必要とする。データ
読出しサイクルの総和時間は、ラッチ設計が必要とする
相の数により異なるし、また制限される。それ故、３相
ラッチは、本来、データ読出しサイクルのクロック速度
を制限する。それ故、３相データ読出しラッチのクロッ
ク速度制限を克服することが望ましい。
【００２０】
【課題を解決するための手段】本発明は、内部バス上の
データを捕捉するために、ラッチを使用するすべての回
路と一緒に使用することができる。本発明を使用するこ
とにより、ラッチおよびプレチャージ・サイクル全体を
実行するのに二つのクロック・エッジだけを使用するこ
とができる。本発明は、内部バス上で小さな差動電圧を
捕捉し、それを増幅する。その結果、サイクル時間が短
縮し、それによりより高速な動作が可能になる。
データを捕捉するために、ラッチを使用するすべての回
路と一緒に使用することができる。本発明を使用するこ
とにより、ラッチおよびプレチャージ・サイクル全体を
実行するのに二つのクロック・エッジだけを使用するこ
とができる。本発明は、内部バス上で小さな差動電圧を
捕捉し、それを増幅する。その結果、サイクル時間が短
縮し、それによりより高速な動作が可能になる。
【００２１】本発明のデータ読出し回路の場合には、デ
ータ・ラッチ・ノードは等化されるが、それは、電源へ
の直接接続を通してではない。反対に、各ラッチ・ノー
ドは、プレチャージされたデータ・ラインのそれぞれの
電荷を共有することにより等化される。より詳細に説明
すると、データ・ラインは、ラッチ・ノードから切り離
されている間に、ＶＣＣにおいて平衡状態になる。デー
タ・ライン上のビット・データを供給する前に、スイッ
チが作動し、その結果、各ラッチ・ノードは、その各デ
ータ・ラインに電気的に接続する。その各データ・ライ
ンのキャパシタンスよりはるかに小さい各ラッチ・ノー
ドのキャパシタンスは、それによりラッチ・ノードがＶ
ＣＣと等しい電位になる電荷共有スキームを提供する。
ータ・ラッチ・ノードは等化されるが、それは、電源へ
の直接接続を通してではない。反対に、各ラッチ・ノー
ドは、プレチャージされたデータ・ラインのそれぞれの
電荷を共有することにより等化される。より詳細に説明
すると、データ・ラインは、ラッチ・ノードから切り離
されている間に、ＶＣＣにおいて平衡状態になる。デー
タ・ライン上のビット・データを供給する前に、スイッ
チが作動し、その結果、各ラッチ・ノードは、その各デ
ータ・ラインに電気的に接続する。その各データ・ライ
ンのキャパシタンスよりはるかに小さい各ラッチ・ノー
ドのキャパシタンスは、それによりラッチ・ノードがＶ
ＣＣと等しい電位になる電荷共有スキームを提供する。
【００２２】
【発明の実施の形態】添付の図面を参照しながら、本発
明（および従来技術）について説明する。本発明の場合
には、データ・ラッチは、パス・トランジスタを通して
データ・ラインに接続している。パス・トランジスタを
オンにする前に、データ・ラッチ・ノードを等化する代
わりに、明示のデータ・ラッチ等化段階を省略し、デー
タ・ラッチ・ノードは、データ・ラインと電荷を共有す
る。実際には、これによりラッチ・ノードが等化され
る。何故なら、データ・ラインが既に等化され、プレチ
ャージされていて、データ・ライン上のキャパシタンス
が、データ・ラッチ・ノード上のキャパシタンスより遥
かに大きいからである。それ故、ラッチ・ノードを切り
離すための制御ラインの切換え、およびラッチ・ノード
が等化することができるようにするための別々の読出し
サイクル段階を使用しないですむ。
明（および従来技術）について説明する。本発明の場合
には、データ・ラッチは、パス・トランジスタを通して
データ・ラインに接続している。パス・トランジスタを
オンにする前に、データ・ラッチ・ノードを等化する代
わりに、明示のデータ・ラッチ等化段階を省略し、デー
タ・ラッチ・ノードは、データ・ラインと電荷を共有す
る。実際には、これによりラッチ・ノードが等化され
る。何故なら、データ・ラインが既に等化され、プレチ
ャージされていて、データ・ライン上のキャパシタンス
が、データ・ラッチ・ノード上のキャパシタンスより遥
かに大きいからである。それ故、ラッチ・ノードを切り
離すための制御ラインの切換え、およびラッチ・ノード
が等化することができるようにするための別々の読出し
サイクル段階を使用しないですむ。
【００２３】図３は、２相データ読出しラッチ７０が内
蔵する好適な電子構成部材である。２０００年２月２８
日付けの、キム・カーバ・ハーディおよびジョン Ｄ．
ハイトレイの米国特許仮特許出願第６０／１８５，３０
０号が、この回路および関連回路を開示している。上記
米国特許出願は、引用によって本明細書の記載に援用す
る。
蔵する好適な電子構成部材である。２０００年２月２８
日付けの、キム・カーバ・ハーディおよびジョン Ｄ．
ハイトレイの米国特許仮特許出願第６０／１８５，３０
０号が、この回路および関連回路を開示している。上記
米国特許出願は、引用によって本明細書の記載に援用す
る。
【００２４】データ読出しラッチ７０は、読出し動作中
のグローバル読出しデータ・ライン７２Ａと、グローバ
ル読出しデータ・ライン７２Ｂとの間の差電圧を増幅
し、外部回路による以降の処理のために信号をラッチす
るためのものである。データ読出しラッチ７０は、メモ
リ回路の外部に設置することができるが、必ずしもそう
しなくてもよい。図３の場合には、電圧源または電力源
への接続は、参照番号１１２で示す。
のグローバル読出しデータ・ライン７２Ａと、グローバ
ル読出しデータ・ライン７２Ｂとの間の差電圧を増幅
し、外部回路による以降の処理のために信号をラッチす
るためのものである。データ読出しラッチ７０は、メモ
リ回路の外部に設置することができるが、必ずしもそう
しなくてもよい。図３の場合には、電圧源または電力源
への接続は、参照番号１１２で示す。
【００２５】データ読出しラッチ７０は、好適には、四
つのドライバ・トランジスタ７６、７８、８０および８
２、および等化トランジスタ８４を持つことが好まし
い、プレチャージ回路７４を含む。プレチャージ回路７
４は、プレチャージ制御ライン８６により制御される。
理解してもらえると思うが、プレチャージ回路７４は、
グローバル・データ・ライン７２Ａ、およびグローバル
・データ・ライン７２Ｂを、読出し動作を行う前に、高
レベルにし、等化する働きをする。読出し動作中、プレ
チャージ制御ライン８６は、低レベルに切り換わり、そ
れにより、プレチャージ回路７４は動作不能になる。デ
ータ読出しラッチ７０は、さらに、他方のグローバル読
出しデータ・ライン７２Ａ、７２Ｂを低レベルに駆動す
る一方で、一方のグローバル読出しデータ・ライン７２
Ａおよび７２Ｂを高レベルに保持する働きをするドライ
バ・トランジスタ８８および９０を含む。図の場合、ド
ライバ・トランジスタ８８および９０は、ＰＭＯＳデバ
イスである。
つのドライバ・トランジスタ７６、７８、８０および８
２、および等化トランジスタ８４を持つことが好まし
い、プレチャージ回路７４を含む。プレチャージ回路７
４は、プレチャージ制御ライン８６により制御される。
理解してもらえると思うが、プレチャージ回路７４は、
グローバル・データ・ライン７２Ａ、およびグローバル
・データ・ライン７２Ｂを、読出し動作を行う前に、高
レベルにし、等化する働きをする。読出し動作中、プレ
チャージ制御ライン８６は、低レベルに切り換わり、そ
れにより、プレチャージ回路７４は動作不能になる。デ
ータ読出しラッチ７０は、さらに、他方のグローバル読
出しデータ・ライン７２Ａ、７２Ｂを低レベルに駆動す
る一方で、一方のグローバル読出しデータ・ライン７２
Ａおよび７２Ｂを高レベルに保持する働きをするドライ
バ・トランジスタ８８および９０を含む。図の場合、ド
ライバ・トランジスタ８８および９０は、ＰＭＯＳデバ
イスである。
【００２６】上記の他に、データ読出しラッチ７０は、
図の場合には、ＰＭＯＳデバイスある、一組のパス・ト
ランジスタ９２、９４を含む。パス・トランジスタ９２
は、グローバル・データ・ライン７２Ａと、ラッチ読出
しデータ・ライン９６Ａの間に直列に接続している。パ
ス・トランジスタ９４は、グローバル・データ・ライン
７２Ｂと、ラッチ読出しデータ・ライン９６Ｂの間に直
列に接続している。パス・トランジスタ９２、９４は、
ラッチ制御ライン９８により制御され、グローバル・デ
ータ・ライン７２Ａおよび７２Ｂの間の増幅された小さ
な差電圧信号をラッチ読出しデータ・ライン９６Ａおよ
び９６Ｂに送るために、読出しサイクルの初期相の間導
電性になる。
図の場合には、ＰＭＯＳデバイスある、一組のパス・ト
ランジスタ９２、９４を含む。パス・トランジスタ９２
は、グローバル・データ・ライン７２Ａと、ラッチ読出
しデータ・ライン９６Ａの間に直列に接続している。パ
ス・トランジスタ９４は、グローバル・データ・ライン
７２Ｂと、ラッチ読出しデータ・ライン９６Ｂの間に直
列に接続している。パス・トランジスタ９２、９４は、
ラッチ制御ライン９８により制御され、グローバル・デ
ータ・ライン７２Ａおよび７２Ｂの間の増幅された小さ
な差電圧信号をラッチ読出しデータ・ライン９６Ａおよ
び９６Ｂに送るために、読出しサイクルの初期相の間導
電性になる。
【００２７】データ読出しラッチ７０は、さらに、Ｎチ
ャネル・トランジスタ１０２、１０４および１０６、お
よびＰチャネル・トランジスタ１０８および１１０を持
つラッチ回路１００を含む。ラッチ回路１００は、ラッ
チ制御ライン９８により制御される。ラッチ制御ライン
９８が、ラッチ回路１００を動作可能にしている場合に
は、ラッチ読出しデータ・ライン７２Ａと、ラッチ読出
しデータ・ライン７２Ｂとの間の小さな差電圧は、増幅
されラッチされる。この場合、初期の差電圧が決定した
ように、一方のラインはＶｃｃ電位に保持され、他方の
ラインは、Ｖｓｓ（アース）電位に保持される。
ャネル・トランジスタ１０２、１０４および１０６、お
よびＰチャネル・トランジスタ１０８および１１０を持
つラッチ回路１００を含む。ラッチ回路１００は、ラッ
チ制御ライン９８により制御される。ラッチ制御ライン
９８が、ラッチ回路１００を動作可能にしている場合に
は、ラッチ読出しデータ・ライン７２Ａと、ラッチ読出
しデータ・ライン７２Ｂとの間の小さな差電圧は、増幅
されラッチされる。この場合、初期の差電圧が決定した
ように、一方のラインはＶｃｃ電位に保持され、他方の
ラインは、Ｖｓｓ（アース）電位に保持される。
【００２８】図４について説明すると、この図は、図３
の数本のライン上の信号に対するタイミング・スキーム
である。読出し動作が行われていない間は、データ・ラ
イン制御信号８６、およびラッチ制御ライン信号９８は
高レベルであり、グローバル・データ読出しライン７２
Ａおよび７２Ｂ上の信号は、ＶＣＣ電位にプレチャージ
され、ラッチ・ノード９６Ａ、９６Ｂ上の信号は、前の
電位に保持される。
の数本のライン上の信号に対するタイミング・スキーム
である。読出し動作が行われていない間は、データ・ラ
イン制御信号８６、およびラッチ制御ライン信号９８は
高レベルであり、グローバル・データ読出しライン７２
Ａおよび７２Ｂ上の信号は、ＶＣＣ電位にプレチャージ
され、ラッチ・ノード９６Ａ、９６Ｂ上の信号は、前の
電位に保持される。
【００２９】読出し動作がスタートすると、データ・ラ
イン制御信号８６、およびラッチ制御ライン信号９８は
低レベルになり、ラッチ・ノードは、データ読出しライ
ンの前のプレチャージレベルに等しくなる。同時に、デ
ータ・ビット信号を示す差電圧は、グローバル・データ
・ライン７２Ａおよび７２Ｂ、およびラッチ・ノードに
供給される。データ・ライン制御信号８６、およびラッ
チ制御ライン信号９８が高レベルに戻ると、データ読出
しラッチは、グローバル・データ・ライン７２Ａおよび
７２Ｂの間の差電圧を増幅し、その信号をラッチ・ノー
ド９６Ａおよび９６Ｂの間にラッチする。
イン制御信号８６、およびラッチ制御ライン信号９８は
低レベルになり、ラッチ・ノードは、データ読出しライ
ンの前のプレチャージレベルに等しくなる。同時に、デ
ータ・ビット信号を示す差電圧は、グローバル・データ
・ライン７２Ａおよび７２Ｂ、およびラッチ・ノードに
供給される。データ・ライン制御信号８６、およびラッ
チ制御ライン信号９８が高レベルに戻ると、データ読出
しラッチは、グローバル・データ・ライン７２Ａおよび
７２Ｂの間の差電圧を増幅し、その信号をラッチ・ノー
ド９６Ａおよび９６Ｂの間にラッチする。
【００３０】データ読出しライン７２Ａおよび７２Ｂ上
のキャパシタンスよりも、データ・ラッチ・ノード９６
Ａおよび９６Ｂ上のキャパシタンスを小さく維持するこ
とにより、前に必要としたクロックの第三の相が除去さ
れ、電荷を共有する２相データ・ラッチ回路を設計する
ことができる。前の第三の相は、ショートさせる前に、
データ・ラッチ・ノードをデータ読出しラインに等化す
る。本発明の好適な実施形態の場合には、データ読出し
ラインが、グローバル・データ読出しラインとなる。
のキャパシタンスよりも、データ・ラッチ・ノード９６
Ａおよび９６Ｂ上のキャパシタンスを小さく維持するこ
とにより、前に必要としたクロックの第三の相が除去さ
れ、電荷を共有する２相データ・ラッチ回路を設計する
ことができる。前の第三の相は、ショートさせる前に、
データ・ラッチ・ノードをデータ読出しラインに等化す
る。本発明の好適な実施形態の場合には、データ読出し
ラインが、グローバル・データ読出しラインとなる。
【００３１】本発明を使用すると、ラッチ・ノード９６
Ａおよび９６Ｂ上の前の対向データにより、データ読出
しライン上の電圧のズレが小さくなる。読出し動作中、
データ読出しライン７２Ａおよび７２Ｂ上に発生する全
差電圧と比較した場合、上記電圧のズレの方が小さい限
り、２相スキームを使用することができる。実際には、
クロック相を除去し、それによりメモリ回路の速度を増
大するために、信号のマージンのある部分が捨てられ
る。５００ＭＨｚの回路の場合には、クロック・パルス
幅を、それぞれ１ナノ秒にすることができる。
Ａおよび９６Ｂ上の前の対向データにより、データ読出
しライン上の電圧のズレが小さくなる。読出し動作中、
データ読出しライン７２Ａおよび７２Ｂ上に発生する全
差電圧と比較した場合、上記電圧のズレの方が小さい限
り、２相スキームを使用することができる。実際には、
クロック相を除去し、それによりメモリ回路の速度を増
大するために、信号のマージンのある部分が捨てられ
る。５００ＭＨｚの回路の場合には、クロック・パルス
幅を、それぞれ１ナノ秒にすることができる。
【００３２】当業者であれば、感知アンプ・ラッチ、列
選択および行デコーダ回路、およびローカル・データ・
ライン選択およびデータ・ライン・デコーダ回路の好適
な実施形態の詳細は周知のものである。本発明の読出し
ラッチは、出願日２，０００年６月１７日、発明者ジョ
ン・ハイトレイおよびキム・ハーディ、弁理士整理番号
ＵＭ１３７、「比較的多数の内部データ・ラインを持つ
高速メモリ回路用のアーキテクチャ」という名称の、米
国特許出願が開示しているメモリ回路で使用することが
できる。
選択および行デコーダ回路、およびローカル・データ・
ライン選択およびデータ・ライン・デコーダ回路の好適
な実施形態の詳細は周知のものである。本発明の読出し
ラッチは、出願日２，０００年６月１７日、発明者ジョ
ン・ハイトレイおよびキム・ハーディ、弁理士整理番号
ＵＭ１３７、「比較的多数の内部データ・ラインを持つ
高速メモリ回路用のアーキテクチャ」という名称の、米
国特許出願が開示しているメモリ回路で使用することが
できる。
【００３３】上記実施形態は、本発明の原理を単に説明
するためのものであること、当業者であれば、本発明の
範囲から逸脱することなしに、多くの変更を考えつくこ
とができることを理解されたい。例えば、図に示したも
のをＰＭＯＳまたはＮＭＯＳまたは他のトランジスタ・
タイプに置き換えることができる。それ故、上記および
その他の変更は、特許請求の範囲に含まれる。
するためのものであること、当業者であれば、本発明の
範囲から逸脱することなしに、多くの変更を考えつくこ
とができることを理解されたい。例えば、図に示したも
のをＰＭＯＳまたはＮＭＯＳまたは他のトランジスタ・
タイプに置き換えることができる。それ故、上記および
その他の変更は、特許請求の範囲に含まれる。
【図１】従来技術の読出しサイクルの基本的な構成部材
のブロック図である。
のブロック図である。
【図２】３相データ読出しラッチ回路の概略図である。
【図３】本発明の２相データ読出しラッチ回路のある実
施形態の概略図である。
施形態の概略図である。
【図４】図３に示す読出しラッチ回路の特定ライン上の
ある信号に対する好適なタイミング・スキームを示すタ
イミング図である。
ある信号に対する好適なタイミング・スキームを示すタ
イミング図である。
７０ データ読出しラッチ
７２Ａ 読出し動作中のグローバル読出しデータ・ラ
イン ７２Ｂ グローバル読出しデータ・ライン ７６，７８，８０，８２ ドライバ・トランジスタ ８４ 等化トランジスタ ８６ プレチャージ制御ライン ８８，９０ ドライバ・トランジスタ ９２，９４ パス・トランジスタ ９６Ａ，９６Ｂ ラッチ読出しデータ・ライン ９８ ラッチ制御ライン １００ ラッチ回路 １０２，１０４，１０６ Ｎチャネル・トランジスタ １０８，１１０ Ｐチャネル・トランジスタ
イン ７２Ｂ グローバル読出しデータ・ライン ７６，７８，８０，８２ ドライバ・トランジスタ ８４ 等化トランジスタ ８６ プレチャージ制御ライン ８８，９０ ドライバ・トランジスタ ９２，９４ パス・トランジスタ ９６Ａ，９６Ｂ ラッチ読出しデータ・ライン ９８ ラッチ制御ライン １００ ラッチ回路 １０２，１０４，１０６ Ｎチャネル・トランジスタ １０８，１１０ Ｐチャネル・トランジスタ
フロントページの続き
(72)発明者 キム カーバー ハーディー
アメリカ合衆国 コロラド州 コロラド
スプリングス キットカルソンレーン
9760
(56)参考文献 特開 平11−339482（ＪＰ，Ａ)
特開 平４−53083（ＪＰ，Ａ)
特開 平２−143982（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/40 - 11/419
Claims (4)
- 【請求項１】 データメモリ回路において、データを表
す信号を増幅およびラッチする方法であって、 第１キャパシタンスを有する第１データラッチノードを
備えること、 第２キャパシタンスを有する第２データラッチノードを
備えること、 前記第１キャパシタンスより大きいキャパシタンスを有
し、選択的に第１データラッチノードに接続される第１
データラインを備えること、 前記第２キャパシタンスより大きいキャパシタンスを有
し、選択的に第２データラッチノードに接続される第２
データラインを備えることを有し、 第１ステップでは、第１および第２データラインを第１
および第２データラッチノードから切り離した状態で第
１および第２データラインに対してプレチャージと等化
を行い、 第２ステップでは、第１および第２データラッチノード
を第１および第２データラインに接続して、第１および
第２データライン上の電荷により第１および第２データ
ラッチノードをプレチャージおよび等化し、その後、第
１および第２データライン上に読み出された信号を第１
および第２データラッチノード部分で増幅ラッチし、 以後第１および第２ステップを繰り返すことを特徴とす
る方法。 - 【請求項２】 ダイナミックデータアンプ用の２相電荷
共有データラッチ回路であって、 第１および第２データラッチノードと、 第１および第２データラインと、 前記第１データラインを前記第1データラッチノードに
選択的に接続する第１スイッチと、 前記第２データラインを前記第２データラッチノードに
選択的に接続する第２スイッチとを具備し、 各データラインのキャパシタンスはデータラッチノード
のキャパシタンスより大きく、 第１ステップでは、第１および第２データラインを第１
および第２データラッ チノードから切り離した状態で第
１および第２データラインに対してプレチャージと等化
を行い、 第２ステップでは、第１および第２データラッチノード
を第１および第２データラインに接続して、第１および
第２データライン上の電荷により第１および第２データ
ラッチノードをプレチャージおよび等化し、その後、第
１および第２データライン上に読み出された信号を第１
および第２データラッチノード部分で増幅ラッチし、 以後第１および第２ステップを繰り返すことを特徴とす
る２相電荷共有データラッチ回路。 - 【請求項３】 前記第１および第２データラインに接続
され、第１および第２データラインに対してプレチャー
ジと等化を実施するプレチャージ回路をさらに備えるこ
とを特徴とする請求項２に記載の２相電荷共有データラ
ッチ回路。 - 【請求項４】 前記第１および第２スイッチとして第１
および第２ＰＭＯＳトランジスタを備えることを特徴と
する請求項２に記載の２相電荷共有データラッチ回路。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US18530000P | 2000-02-28 | 2000-02-28 | |
| US09/595099 | 2000-06-16 | ||
| US09/595,099 US6434069B1 (en) | 2000-02-28 | 2000-06-16 | Two-phase charge-sharing data latch for memory circuit |
| US60/185300 | 2000-06-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001243779A JP2001243779A (ja) | 2001-09-07 |
| JP3488433B2 true JP3488433B2 (ja) | 2004-01-19 |
Family
ID=26881020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001036096A Expired - Fee Related JP3488433B2 (ja) | 2000-02-28 | 2001-02-13 | メモリ回路用の２相電荷共有データ・ラッチ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6434069B1 (ja) |
| JP (1) | JP3488433B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7793180B1 (en) | 2006-09-19 | 2010-09-07 | Marvell International Ltd. | Scan architecture for full custom blocks |
| KR20090119143A (ko) * | 2008-05-15 | 2009-11-19 | 삼성전자주식회사 | 비트라인 센스 앰프, 이를 포함하는 메모리 코어 및 반도체메모리 장치 |
| US7975195B1 (en) | 2008-08-28 | 2011-07-05 | Marvell International Ltd. | Scan architecture for full custom blocks with improved scan latch |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0329910B1 (en) * | 1988-02-26 | 1991-05-29 | International Business Machines Corporation | Double stage sense amplifier for random access memories |
| US5796665A (en) * | 1997-10-17 | 1998-08-18 | Vanguard International Semiconductor Corporation | Semiconductor memory device with improved read signal generation of data lines and assisted precharge to mid-level |
| US6188624B1 (en) * | 1999-07-12 | 2001-02-13 | Winbond Electronics Corporation | Low latency memory sensing circuits |
-
2000
- 2000-06-16 US US09/595,099 patent/US6434069B1/en not_active Expired - Lifetime
-
2001
- 2001-02-13 JP JP2001036096A patent/JP3488433B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001243779A (ja) | 2001-09-07 |
| US6434069B1 (en) | 2002-08-13 |
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