JPH06103755A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06103755A JPH06103755A JP4253271A JP25327192A JPH06103755A JP H06103755 A JPH06103755 A JP H06103755A JP 4253271 A JP4253271 A JP 4253271A JP 25327192 A JP25327192 A JP 25327192A JP H06103755 A JPH06103755 A JP H06103755A
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- Japan
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- bit line
- sense amplifier
- circuit
- data
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Abstract
(57)【要約】
【目的】 メモリセル部の無駄な領域が生じることなし
にセンスアンプ部のレイアウトを容易にすることがで
き、センスアンプ部の設計ルールの緩和及びチップサイ
ズの減少等をはかり得るＤＲＡＭを提供すること。 【構成】 オープンビットライン方式のＤＲＡＭにおい
て、複数のビット線ＢＬに対し、１本のダミービット線
ＤＢＬが設けられ、そのダミービット線ＤＢＬに接続さ
れているセルは全てダミーセルＭＣとなり、このダミー
ビット線ＤＢＬを参照入力端子とし、同じワード線ＷＬ
で選択されるメモリセルＭＣの情報が読み出される各々
のビット線ＢＬをデータ入力端子とするカレントミラー
型センスアンプ（インバータ型回路１０，１１）により
センスアンプ部ＳＡＧが構成されていることを特徴とす
る。
にセンスアンプ部のレイアウトを容易にすることがで
き、センスアンプ部の設計ルールの緩和及びチップサイ
ズの減少等をはかり得るＤＲＡＭを提供すること。 【構成】 オープンビットライン方式のＤＲＡＭにおい
て、複数のビット線ＢＬに対し、１本のダミービット線
ＤＢＬが設けられ、そのダミービット線ＤＢＬに接続さ
れているセルは全てダミーセルＭＣとなり、このダミー
ビット線ＤＢＬを参照入力端子とし、同じワード線ＷＬ
で選択されるメモリセルＭＣの情報が読み出される各々
のビット線ＢＬをデータ入力端子とするカレントミラー
型センスアンプ（インバータ型回路１０，１１）により
センスアンプ部ＳＡＧが構成されていることを特徴とす
る。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特にオープンビットライン方式のダイナミック型半
導体記憶装置（ＤＲＡＭ）に関する。
り、特にオープンビットライン方式のダイナミック型半
導体記憶装置（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】近年、１トランジスタ／１キャパシタの
メモリセル構造をもつＤＲＡＭは、メモリセル構造の改
良と微細加工技術の進歩により、著しく集積化が進んで
いる。メモリセルの高集積化をできるだけ小さいチップ
サイズで実現するためには、上記技術の他、セルアレイ
の配置方法が重要である。
メモリセル構造をもつＤＲＡＭは、メモリセル構造の改
良と微細加工技術の進歩により、著しく集積化が進んで
いる。メモリセルの高集積化をできるだけ小さいチップ
サイズで実現するためには、上記技術の他、セルアレイ
の配置方法が重要である。
【０００３】図９（ａ）に、現在主流となっているセル
アレイ構成である折り返しビット線方式を示す。ＳＡＧ
はセンスアンプ部、ＢＬはビット線、ＷＬはワード線、
ＤＷＬはダミーワード線である。ここで、センスアンプ
部とは、セルデータ及び書込みデータの増幅，外部との
データのやりとり，ビット線のイコライズ等の機能を有
する回路ブロックであり、その一例を図９（ｂ）示す。
アレイ構成である折り返しビット線方式を示す。ＳＡＧ
はセンスアンプ部、ＢＬはビット線、ＷＬはワード線、
ＤＷＬはダミーワード線である。ここで、センスアンプ
部とは、セルデータ及び書込みデータの増幅，外部との
データのやりとり，ビット線のイコライズ等の機能を有
する回路ブロックであり、その一例を図９（ｂ）示す。
【０００４】図９（ａ）の構成では、センスアンプ部
は、ビット線４本に１セット入ればよく、比較的レイア
ウト設計は容易である。しかし、１本のワード線で活性
化されるメモリセルはビット線１本毎に配置されるた
め、１つのメモリセルの面積は、最小レイアウトルール
をｆとすると８ｆ2 以上にしかできず、チップ面積を小
さくすることは困難である。
は、ビット線４本に１セット入ればよく、比較的レイア
ウト設計は容易である。しかし、１本のワード線で活性
化されるメモリセルはビット線１本毎に配置されるた
め、１つのメモリセルの面積は、最小レイアウトルール
をｆとすると８ｆ2 以上にしかできず、チップ面積を小
さくすることは困難である。
【０００５】そこで、ワード線とビット線の全ての交点
にセルを配置するオープンビットライン方式の検討が進
められている。この方式の場合、メモリセル面積は最小
４ｆ2 にすることが可能となり、折り返しビット線構成
に比較してチップ面積を大幅に低減することが可能であ
る。
にセルを配置するオープンビットライン方式の検討が進
められている。この方式の場合、メモリセル面積は最小
４ｆ2 にすることが可能となり、折り返しビット線構成
に比較してチップ面積を大幅に低減することが可能であ
る。
【０００６】図１０（ａ）に、オープンビット線構成に
した場合のセルアレイ構成を示す。この場合、メモリセ
ル部の集積度は増すものの、センスアンプ部はビット線
１本に対して１セット配置しなければならず、そのレイ
アウト設計は非常に困難である。
した場合のセルアレイ構成を示す。この場合、メモリセ
ル部の集積度は増すものの、センスアンプ部はビット線
１本に対して１セット配置しなければならず、そのレイ
アウト設計は非常に困難である。
【０００７】図１０（ｂ）に、この問題を緩和するため
に提案された例を示す。この方式では、センスアンプ部
はビット線２本に対し１セット配置するため、図１０
（ａ）に示した例よりはレイアウト設計が容易である。
しかし、最も端に置かれるメモリセルアレイ内のセルは
半分しか使うことができず、かなりの無駄な領域ができ
てしまう上に制御が複雑になるという問題がある。
に提案された例を示す。この方式では、センスアンプ部
はビット線２本に対し１セット配置するため、図１０
（ａ）に示した例よりはレイアウト設計が容易である。
しかし、最も端に置かれるメモリセルアレイ内のセルは
半分しか使うことができず、かなりの無駄な領域ができ
てしまう上に制御が複雑になるという問題がある。
【０００８】
【発明が解決しようとする課題】このように従来、オー
プンビット線方式のＤＲＡＭにおいては、メモリセル部
の集積度は増すが、センスアンプ部のレイアウトが困難
になる、メモリセル部に無駄な領域が生じるという問題
があった。
プンビット線方式のＤＲＡＭにおいては、メモリセル部
の集積度は増すが、センスアンプ部のレイアウトが困難
になる、メモリセル部に無駄な領域が生じるという問題
があった。
【０００９】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、メモリセル部の無駄な
領域が生じることなしにセンスアンプ部のレイアウトを
容易にすることができ、センスアンプ部の設計ルールの
緩和及びチップサイズの減少等をはかり得る半導体記憶
装置を提供することにある。
ので、その目的とするところは、メモリセル部の無駄な
領域が生じることなしにセンスアンプ部のレイアウトを
容易にすることができ、センスアンプ部の設計ルールの
緩和及びチップサイズの減少等をはかり得る半導体記憶
装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明の骨子は、カレン
トミラー型センスアンプを用いた新しいセンスアンプ方
式を採用することで、オープンビット線方式を用いた小
面積のＤＲＡＭを実現することにある。さらに、データ
ラッチ用のフリップフロップ型センスアンプを他のセル
アレイのセンスアンプと共用することで、チップサイズ
の縮少，センスアンプ設計ルールの緩和できるセンスア
ンプ方式を実現することにある。
トミラー型センスアンプを用いた新しいセンスアンプ方
式を採用することで、オープンビット線方式を用いた小
面積のＤＲＡＭを実現することにある。さらに、データ
ラッチ用のフリップフロップ型センスアンプを他のセル
アレイのセンスアンプと共用することで、チップサイズ
の縮少，センスアンプ設計ルールの緩和できるセンスア
ンプ方式を実現することにある。
【００１１】即ち本発明は、ＤＲＡＭ等の半導体記憶装
置において、マトリクス状に配置された複数個のメモリ
セルと、これらのメモリセルとデータの授受を行う複数
本のビット線と、これらのビット線と交差して配設され
てメモリセルの選択を行うワード線と、ビット線と平行
に配設されたダミービット線と、ワード線により選択さ
れてダミービット線と基準信号電荷の授受を行う複数個
のダミーセルと、各ビット線にゲートが接続されるドラ
イバトランジスタを持つインバータ型回路、及びダミー
ビット線にゲートが接続されるドライバトランジスタを
持つインバータ型回路からなり、ダミービット線側を参
照入力端子とするカレントミラー型差動増幅器を含むセ
ンスアンプ領域と、ビット線方向に水平な位置にある複
数のセンスアンプ領域のデータ入出力端子に接続され、
メモリセルアレイ外部とのデータの授受を行うデータ転
送用配線とを備えたことを特徴とする。
置において、マトリクス状に配置された複数個のメモリ
セルと、これらのメモリセルとデータの授受を行う複数
本のビット線と、これらのビット線と交差して配設され
てメモリセルの選択を行うワード線と、ビット線と平行
に配設されたダミービット線と、ワード線により選択さ
れてダミービット線と基準信号電荷の授受を行う複数個
のダミーセルと、各ビット線にゲートが接続されるドラ
イバトランジスタを持つインバータ型回路、及びダミー
ビット線にゲートが接続されるドライバトランジスタを
持つインバータ型回路からなり、ダミービット線側を参
照入力端子とするカレントミラー型差動増幅器を含むセ
ンスアンプ領域と、ビット線方向に水平な位置にある複
数のセンスアンプ領域のデータ入出力端子に接続され、
メモリセルアレイ外部とのデータの授受を行うデータ転
送用配線とを備えたことを特徴とする。
【００１２】また、本発明の望ましい実施態様として
は、次のものがあげられる。
は、次のものがあげられる。
【００１３】(1) センスアンプ領域は、カレントミラー
型差動増幅器と共に、この増幅器の出力をフィードバッ
クしてビット線に再書き込みを行うリストア回路と、ビ
ット線を所望の基準電位にプリチャージするためのビッ
ト線プリチャージ回路とを備えていること。
型差動増幅器と共に、この増幅器の出力をフィードバッ
クしてビット線に再書き込みを行うリストア回路と、ビ
ット線を所望の基準電位にプリチャージするためのビッ
ト線プリチャージ回路とを備えていること。
【００１４】(2) センスアンプ領域は、ビット線プリチ
ャージ回路とリストア回路との双方を含む領域と、ビッ
ト線プリチャージ回路は含むがリストア回路は含まない
領域とが混在して設けられ、リストア回路を含まないセ
ンスアンプ領域においては、データ転送用配線を介して
接続されたリストア回路を含むセンスアンプ領域により
データのリストアがなされること。
ャージ回路とリストア回路との双方を含む領域と、ビッ
ト線プリチャージ回路は含むがリストア回路は含まない
領域とが混在して設けられ、リストア回路を含まないセ
ンスアンプ領域においては、データ転送用配線を介して
接続されたリストア回路を含むセンスアンプ領域により
データのリストアがなされること。
【００１５】(3) センスアンプ領域は、ビット線プリチ
ャージ回路を含むがリストア回路を含まない構成で、デ
ータ転送用配線の複数箇所にリストア回路が設けられて
おり、センスアンプ領域におけるデータのリストアは、
データ転送用配線の複数箇所に設けられたリストア回路
により行われること。
ャージ回路を含むがリストア回路を含まない構成で、デ
ータ転送用配線の複数箇所にリストア回路が設けられて
おり、センスアンプ領域におけるデータのリストアは、
データ転送用配線の複数箇所に設けられたリストア回路
により行われること。
【００１６】(4) データ転送用配線を任意の場所で電気
的に分離することにより、セルアレイ両端に向かう２種
類のデータを同時に取り出し可能としたこと。
的に分離することにより、セルアレイ両端に向かう２種
類のデータを同時に取り出し可能としたこと。
【００１７】
【作用】本発明にかかるＤＲＡＭは、複数のビット線に
対し１本のダミービット線が設けられ、このダミービッ
ト線を参照入力端子とし、同じワード線で選択されるメ
モリセル情報が読み出される各々のビット線をデータ入
力端子とするカレントミラー型センスアンプによりセン
スアンプ部が構成されている。このため、オープンビッ
ト線方式を採用しても無駄な面積増加を招くことなく、
小面積のＤＲＡＭを実現できる。また、フリップフロッ
プ型センスアンプを他の複数のセルアレイに含まれるセ
ンスアンプ部と共有することにより、センスアンプ部の
面積縮少及び設計ルールの緩和をはかることが可能とな
る。
対し１本のダミービット線が設けられ、このダミービッ
ト線を参照入力端子とし、同じワード線で選択されるメ
モリセル情報が読み出される各々のビット線をデータ入
力端子とするカレントミラー型センスアンプによりセン
スアンプ部が構成されている。このため、オープンビッ
ト線方式を採用しても無駄な面積増加を招くことなく、
小面積のＤＲＡＭを実現できる。また、フリップフロッ
プ型センスアンプを他の複数のセルアレイに含まれるセ
ンスアンプ部と共有することにより、センスアンプ部の
面積縮少及び設計ルールの緩和をはかることが可能とな
る。
【００１８】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【００１９】図１は、本発明の第１の実施例に係わるＤ
ＲＡＭのセルアレイ部の概略構成を示す図である。
ＲＡＭのセルアレイ部の概略構成を示す図である。
【００２０】複数のメモリセルＭＣ（ＭＣ11，ＭＣ
12…，ＭＣ21，ＭＣ22…）がマトリクス状に配列され、
これらのメモリセルＭＣと情報電荷の授受を行うビット
線ＢＬ（ＢＬ1 ，ＢＬ2 …）が配列されている。メモリ
セルＭＣは良く知られている１トランジスタ／１キャパ
シタ構造のものである。メモリセルＭＣを選択するワー
ド線ＷＬ（ＷＬ0 ，ＷＬ1 …）には、メモリセルＭＣと
共にそれぞれダミーセルＤＣ（ＤＣ11，ＤＣ12…，ＤＣ
21，ＤＣ22…）が配設されている。これらダミーセルＤ
ＣはメモリセルＭＣと同じ構造であり、ビット線ＢＬと
平列に配置されたダミービット線ＤＢＬ（ＤＢＬ1 ，Ｄ
ＢＬ2 ）との間で電荷の授受を行うようになっている。
ここで、ダミービット線ＤＢＬは複数のビット線に対し
て１本設けられている。
12…，ＭＣ21，ＭＣ22…）がマトリクス状に配列され、
これらのメモリセルＭＣと情報電荷の授受を行うビット
線ＢＬ（ＢＬ1 ，ＢＬ2 …）が配列されている。メモリ
セルＭＣは良く知られている１トランジスタ／１キャパ
シタ構造のものである。メモリセルＭＣを選択するワー
ド線ＷＬ（ＷＬ0 ，ＷＬ1 …）には、メモリセルＭＣと
共にそれぞれダミーセルＤＣ（ＤＣ11，ＤＣ12…，ＤＣ
21，ＤＣ22…）が配設されている。これらダミーセルＤ
ＣはメモリセルＭＣと同じ構造であり、ビット線ＢＬと
平列に配置されたダミービット線ＤＢＬ（ＤＢＬ1 ，Ｄ
ＢＬ2 ）との間で電荷の授受を行うようになっている。
ここで、ダミービット線ＤＢＬは複数のビット線に対し
て１本設けられている。
【００２１】各ビット線ＢＬには、各々ｎＭＯＳドライ
バトランジスタＱ11とｐＭＯＳ負荷トランジスタＱ21か
らなる第１のインバータ型回路１０（１０1 ，１０
2 …) が接続されている。ダミービット線ＤＢＬにはｎ
ＭＯＳドライバトランジスタＱ1DとｐＭＯＳ負荷トラン
ジスタＱ2Dからなる第２のインバータ型回路１１（１１
1，１１2 …) が接続されている。ｐＭＯＳ負荷トラン
ジスタＱ2Dのゲート，ドレインは共通接続されている。
そして、各ビット線ＢＬのインバータ型回路１０とダミ
ービット線ＤＢＬのインバータ型回路１１は、ワード線
ＷＬ方向に対応するｐＭＯＳ負荷トランジスタＱ21，Ｑ
2Dのゲートを共通接続したカレントミラー型差動増幅器
を構成しており、これがビット線センスアンプとなって
いる。
バトランジスタＱ11とｐＭＯＳ負荷トランジスタＱ21か
らなる第１のインバータ型回路１０（１０1 ，１０
2 …) が接続されている。ダミービット線ＤＢＬにはｎ
ＭＯＳドライバトランジスタＱ1DとｐＭＯＳ負荷トラン
ジスタＱ2Dからなる第２のインバータ型回路１１（１１
1，１１2 …) が接続されている。ｐＭＯＳ負荷トラン
ジスタＱ2Dのゲート，ドレインは共通接続されている。
そして、各ビット線ＢＬのインバータ型回路１０とダミ
ービット線ＤＢＬのインバータ型回路１１は、ワード線
ＷＬ方向に対応するｐＭＯＳ負荷トランジスタＱ21，Ｑ
2Dのゲートを共通接続したカレントミラー型差動増幅器
を構成しており、これがビット線センスアンプとなって
いる。
【００２２】各ビット線ＢＬには、ビット線ＢＬに基準
電位を与えるためのビット線プリチャージ回路１２（１
２1 ，１２2 …）、カレントミラー型センスアンプの出
力ラッチ及びセルへのデータ書き込みのためのリストア
回路１３（１３1 ，１３2 …）、及び外部回路との間で
データの入出力を行うためのデータ転送用トランジスタ
ＱT （ＱT1，ＱT2…）等が接続され、ひとつのセンスア
ンプ領域ＳＡＧ（ＳＡＧ１，ＳＡＧ２…）を構成してい
る。同様に、ダミービット線ＤＢＬには、ダミービット
線ＤＢＬに基準電位を与えるためのダミービット線プリ
チャージ回路１２D （１２D1，１２D2…）、及びダミー
セルＣＤに基準電位を与えるためのダミーセルプリチャ
ージ回路１４（１４1 ，１４2 …）が接続されている。
電位を与えるためのビット線プリチャージ回路１２（１
２1 ，１２2 …）、カレントミラー型センスアンプの出
力ラッチ及びセルへのデータ書き込みのためのリストア
回路１３（１３1 ，１３2 …）、及び外部回路との間で
データの入出力を行うためのデータ転送用トランジスタ
ＱT （ＱT1，ＱT2…）等が接続され、ひとつのセンスア
ンプ領域ＳＡＧ（ＳＡＧ１，ＳＡＧ２…）を構成してい
る。同様に、ダミービット線ＤＢＬには、ダミービット
線ＤＢＬに基準電位を与えるためのダミービット線プリ
チャージ回路１２D （１２D1，１２D2…）、及びダミー
セルＣＤに基準電位を与えるためのダミーセルプリチャ
ージ回路１４（１４1 ，１４2 …）が接続されている。
【００２３】また、データ線ＤＬ1 はビット線ＢＬに水
平に配置され、センスアンプ領域の一つおきに直列に接
続された２つのトランスファゲートトランジスタＱD1、
ＱD2を持ち、その共通ノードがセンスアンプ領域の出力
端に接続される。
平に配置され、センスアンプ領域の一つおきに直列に接
続された２つのトランスファゲートトランジスタＱD1、
ＱD2を持ち、その共通ノードがセンスアンプ領域の出力
端に接続される。
【００２４】なお、この実施例においては、センスアン
プ領域を左右のセルアレイで共有しているため、セルア
レイ選択用のトランスファートランジスタＱP1、ＱP2も
各センスアンプ領域とビット線ＢＬの間に配置されてい
る。なお、この場合ビット線プリチャージ回路１２の位
置はＱP1，ＱP2の外でも内側でもよい。
プ領域を左右のセルアレイで共有しているため、セルア
レイ選択用のトランスファートランジスタＱP1、ＱP2も
各センスアンプ領域とビット線ＢＬの間に配置されてい
る。なお、この場合ビット線プリチャージ回路１２の位
置はＱP1，ＱP2の外でも内側でもよい。
【００２５】このような構成にすることで、センスアン
プグループＳＡＧは、そのワードライン方向の幅をビッ
ト線の設計ルールをｆとした場合４ｆとすることがで
き、従来例のオープンビット線方式のように無駄な領域
もできない。
プグループＳＡＧは、そのワードライン方向の幅をビッ
ト線の設計ルールをｆとした場合４ｆとすることがで
き、従来例のオープンビット線方式のように無駄な領域
もできない。
【００２６】本実施例の回路動作を、図２のタイミング
図を用いて詳細に説明する。／ＲＡＳ＝“Ｈ”のプリチ
ャージ状態においては、ビット線プリチャージ信号ＥＱ
Ｌ＝“Ｈ”とし、各ビット線ＢＬ及びダミービット線Ｄ
ＢＬは全てビット線プリチャージ電位ＶＢＬにされてい
る。ここで、ＶBLは特に規定しないが、例えば（１／
２）Ｖccとする。
図を用いて詳細に説明する。／ＲＡＳ＝“Ｈ”のプリチ
ャージ状態においては、ビット線プリチャージ信号ＥＱ
Ｌ＝“Ｈ”とし、各ビット線ＢＬ及びダミービット線Ｄ
ＢＬは全てビット線プリチャージ電位ＶＢＬにされてい
る。ここで、ＶBLは特に規定しないが、例えば（１／
２）Ｖccとする。
【００２７】次に、／ＲＡＳ＝“Ｌ”でアクティブサイ
クルに入ると（t1）、活性化されたアレイに属するセン
スアンプ領域においてＥＱＬ＝“Ｌ”となって（t2）、
各ビット線がフローティング状態となり、その後１本の
ワード線ＷＬが立ち上がる（t3）。これにより、メモリ
セル情報が各ＢＬに読み出される。この時、ダミーセル
ＤＣの情報もＤＢＬに読み出される。このワード線立ち
上げにより、各センスアンプはそれぞれのビット線電位
とダミービット線の電位を比較し、反転増幅して出力す
る。
クルに入ると（t1）、活性化されたアレイに属するセン
スアンプ領域においてＥＱＬ＝“Ｌ”となって（t2）、
各ビット線がフローティング状態となり、その後１本の
ワード線ＷＬが立ち上がる（t3）。これにより、メモリ
セル情報が各ＢＬに読み出される。この時、ダミーセル
ＤＣの情報もＤＢＬに読み出される。このワード線立ち
上げにより、各センスアンプはそれぞれのビット線電位
とダミービット線の電位を比較し、反転増幅して出力す
る。
【００２８】次に、リストア回路活性化信号ＲＳＴＲに
よりリストア回路１２が動作し（t4）、センスアンプ出
力の情報が各ＢＬに反転書込みされる。次に、ダミーセ
ル書き込み信号ＤＣＷが“Ｈ”となって（t5）、ＤＢＬ
がダミーセルレベルＶDCにセットされる。ここで、ＶDC
のレベルは例えば（１／２）Ｖccとする。
よりリストア回路１２が動作し（t4）、センスアンプ出
力の情報が各ＢＬに反転書込みされる。次に、ダミーセ
ル書き込み信号ＤＣＷが“Ｈ”となって（t5）、ＤＢＬ
がダミーセルレベルＶDCにセットされる。ここで、ＶDC
のレベルは例えば（１／２）Ｖccとする。
【００２９】なお、この実施例では、ダミーセルプリチ
ャージ回路１４を設けＶDCを任意に設定できるようにし
ているが、これはビット線プリチャージ回路１２D で共
用することもできる。その後、／ＲＡＳ＝“Ｈ”とな
り、プリチャージ状態に入ると、ＷＬが立ち下がり、続
いて各制御信号がリセットされる。これらの一連の動作
はリフレッシュ時のものであり、以下データを外部へ読
み出す際の動作について説明する。
ャージ回路１４を設けＶDCを任意に設定できるようにし
ているが、これはビット線プリチャージ回路１２D で共
用することもできる。その後、／ＲＡＳ＝“Ｈ”とな
り、プリチャージ状態に入ると、ＷＬが立ち下がり、続
いて各制御信号がリセットされる。これらの一連の動作
はリフレッシュ時のものであり、以下データを外部へ読
み出す際の動作について説明する。
【００３０】プリチャージ状態においては、データをセ
ンスアンプ領域ＳＡＧからデータ転送線ＤＬへ送るトラ
ンジスタＱT1の制御信号ＤＴＲは“Ｌ”、データ線上の
トランスファゲートＱD1、ＱD2…は“Ｈ”となり、デー
タ線はデータ線プリチャージ電位ＶDLにプリチャージさ
れている。ここで、ＶDL＝（１／２）Ｖccとする。デー
タ線のプリチャージもＢＬと同様、／ＲＡＳ＝“Ｌ”で
解除されフローティング状態になる。
ンスアンプ領域ＳＡＧからデータ転送線ＤＬへ送るトラ
ンジスタＱT1の制御信号ＤＴＲは“Ｌ”、データ線上の
トランスファゲートＱD1、ＱD2…は“Ｈ”となり、デー
タ線はデータ線プリチャージ電位ＶDLにプリチャージさ
れている。ここで、ＶDL＝（１／２）Ｖccとする。デー
タ線のプリチャージもＢＬと同様、／ＲＡＳ＝“Ｌ”で
解除されフローティング状態になる。
【００３１】次に、ワード線が立ち上がると、その結果
活性化される２つのセンスアンプ領域のデータ線への出
力端子を開放するために、必要なＤＴＲＬ或いはＤＴＲ
Ｒが“Ｌ”となる。例えば本実施例において、ＷＬ0 が
立ち上がるとすると、活性化されるセンスアンプ領域は
ＳＡＧ１，ＳＡＧ２であり、それらのデータはＤＬ1で
ある。従って、ＤＴＲＲ1 を“Ｌ”にすることで異なっ
たセルデータの短絡を防ぐ。その後、セルデータがリス
トア回路によりリストアされるとデータ転送制御信号Ｄ
ＴＲ1 ，ＲＴＲ2 が“Ｈ”となり、ＳＡＧ１のデータは
ＤＬ1 上を図面上左へ、ＳＡＧ２からは右へ転送され
る。
活性化される２つのセンスアンプ領域のデータ線への出
力端子を開放するために、必要なＤＴＲＬ或いはＤＴＲ
Ｒが“Ｌ”となる。例えば本実施例において、ＷＬ0 が
立ち上がるとすると、活性化されるセンスアンプ領域は
ＳＡＧ１，ＳＡＧ２であり、それらのデータはＤＬ1で
ある。従って、ＤＴＲＲ1 を“Ｌ”にすることで異なっ
たセルデータの短絡を防ぐ。その後、セルデータがリス
トア回路によりリストアされるとデータ転送制御信号Ｄ
ＴＲ1 ，ＲＴＲ2 が“Ｈ”となり、ＳＡＧ１のデータは
ＤＬ1 上を図面上左へ、ＳＡＧ２からは右へ転送され
る。
【００３２】このように本実施例によれば、複数のビッ
ト線ＢＬに対し１本のダミービットＤＢＬ線が設けら
れ、このダミービット線ＤＢＬを参照入力端子とし、同
じワード線ＷＬで選択されるメモリセル情報が読み出さ
れる各々のビット線ＢＬをデータ入力端子とするカレン
トミラー型センスアンプ（１０，１１）によりセンスア
ンプ部ＳＡＧを構成している。このため、オープンビッ
ト線方式を採用しても無駄な面積増加することなく、小
面積のＤＲＡＭを実現できる。また、１本のデータ線で
複数のデータを転送できるため、データ線の設計ルール
の緩和をはかることが可能となる。
ト線ＢＬに対し１本のダミービットＤＢＬ線が設けら
れ、このダミービット線ＤＢＬを参照入力端子とし、同
じワード線ＷＬで選択されるメモリセル情報が読み出さ
れる各々のビット線ＢＬをデータ入力端子とするカレン
トミラー型センスアンプ（１０，１１）によりセンスア
ンプ部ＳＡＧを構成している。このため、オープンビッ
ト線方式を採用しても無駄な面積増加することなく、小
面積のＤＲＡＭを実現できる。また、１本のデータ線で
複数のデータを転送できるため、データ線の設計ルール
の緩和をはかることが可能となる。
【００３３】図３は、本発明の第２の実施例の回路構成
を示す図である。基本的な構成は図１と同様であるが、
本実施例ではデータ転送用トランジスタＱT1には、カレ
ントミラー型センスアンプの第１のインバータ型回路１
０の出力が直接接続されている。この場合、第１の実施
例と比較し、データの転送をより高速に行うことができ
る。
を示す図である。基本的な構成は図１と同様であるが、
本実施例ではデータ転送用トランジスタＱT1には、カレ
ントミラー型センスアンプの第１のインバータ型回路１
０の出力が直接接続されている。この場合、第１の実施
例と比較し、データの転送をより高速に行うことができ
る。
【００３４】また、第１，第２の実施例において、信号
ＤＴＲはセルアレイを選択する信号より生成されれば全
てのＤＬにデータが出てくることになるが、低消費電力
化の観点からＤＴＲをセルアレイ選択信号とカラム方向
の選択信号の論理合成より得ることで、一部のＤＬのみ
にデータを取り出すこともできる。
ＤＴＲはセルアレイを選択する信号より生成されれば全
てのＤＬにデータが出てくることになるが、低消費電力
化の観点からＤＴＲをセルアレイ選択信号とカラム方向
の選択信号の論理合成より得ることで、一部のＤＬのみ
にデータを取り出すこともできる。
【００３５】図４は、本発明の第３の実施例の回路構成
を示す図である。ＳＡＧＡ，ＳＡＧＢはセンスアンプ領
域を示すが、ＳＡＧＡはカレントミラー型差動増幅器１
０，データ転送用トランジスタ，リストア回路１３及び
ビット線プリチャージ回路１２等から構成され、ＳＡＧ
Ｂはカレントミラー型差動増幅器，データ転送回路及び
ビット線プリチャージ回路１２から構成される。ＤＬは
データ転送線であり、ビット線方向に並ぶ各センスアン
プ領域に対し共通になっている。
を示す図である。ＳＡＧＡ，ＳＡＧＢはセンスアンプ領
域を示すが、ＳＡＧＡはカレントミラー型差動増幅器１
０，データ転送用トランジスタ，リストア回路１３及び
ビット線プリチャージ回路１２等から構成され、ＳＡＧ
Ｂはカレントミラー型差動増幅器，データ転送回路及び
ビット線プリチャージ回路１２から構成される。ＤＬは
データ転送線であり、ビット線方向に並ぶ各センスアン
プ領域に対し共通になっている。
【００３６】この実施例の動作について、図５のタイミ
ング図を用い説明する。／ＲＡＳ＝“Ｌ”でアクティブ
状態となり（ｔ1 ）、ＥＱＬ＝“Ｌ”でビット線及びデ
ータ線をフローティング状態とし（ｔ2 ）、ＷＬを立ち
上げる（ｔ3 ）。以下、ＷＬ0 が立ち上がった場合につ
いて説明する。ＷＬ0 が立ち上がると、メモリセルＭＣ
11，ＭＣ21のデータがＢＬ1 ，ＢＬ2 に読み出され、各
々センスアンプ領域ＳＡＧＡ１，ＳＡＧＢ２で増幅され
る。また、ＷＬが確定してデータ線上のトランスファゲ
ートＱD2はオフしてデータ線を分割する。
ング図を用い説明する。／ＲＡＳ＝“Ｌ”でアクティブ
状態となり（ｔ1 ）、ＥＱＬ＝“Ｌ”でビット線及びデ
ータ線をフローティング状態とし（ｔ2 ）、ＷＬを立ち
上げる（ｔ3 ）。以下、ＷＬ0 が立ち上がった場合につ
いて説明する。ＷＬ0 が立ち上がると、メモリセルＭＣ
11，ＭＣ21のデータがＢＬ1 ，ＢＬ2 に読み出され、各
々センスアンプ領域ＳＡＧＡ１，ＳＡＧＢ２で増幅され
る。また、ＷＬが確定してデータ線上のトランスファゲ
ートＱD2はオフしてデータ線を分割する。
【００３７】データのリストアを行うために、データ転
送用トランジスタＱT3，ＱT4がオンして、ＳＡＧＢ2 で
増幅された信号はＳＡＧＡ2 内のリストア回路でラッチ
される。また、この時リストアを高速に行うため、
ＱD1，ＱD4もオフ状態となる。データを転送する場合
は、ＱD2をオフした状態でＱD1，ＱD4をオンすること
で、外部へ送ることができる。
送用トランジスタＱT3，ＱT4がオンして、ＳＡＧＢ2 で
増幅された信号はＳＡＧＡ2 内のリストア回路でラッチ
される。また、この時リストアを高速に行うため、
ＱD1，ＱD4もオフ状態となる。データを転送する場合
は、ＱD2をオフした状態でＱD1，ＱD4をオンすること
で、外部へ送ることができる。
【００３８】このように、従来は動作させないセンスア
ンプ領域のリストア回路を使用することでセンスアンプ
領域内の素子数を減らすことが可能となり、チップ面積
をより縮小することができる。
ンプ領域のリストア回路を使用することでセンスアンプ
領域内の素子数を減らすことが可能となり、チップ面積
をより縮小することができる。
【００３９】図６は、本発明の第４の実施例の回路構成
を示す図である。セルアレイのビット線と直接接続され
るセンスアンプグループＳＡＧＢは前述したようにラッ
チ回路をもたないグループであり、複数のＳＡＧＢに対
し、データ線を介して１つのラッチ回路（リストア回
路）１５を共有する構成となる。
を示す図である。セルアレイのビット線と直接接続され
るセンスアンプグループＳＡＧＢは前述したようにラッ
チ回路をもたないグループであり、複数のＳＡＧＢに対
し、データ線を介して１つのラッチ回路（リストア回
路）１５を共有する構成となる。
【００４０】この構成では、ラッチ回路１５と他の回路
を完全に分けることでレイアウトが容易になり、また、
セルアレイと直接接続されるセンスアンプグループは全
て同じ回路であるためレイアウトの対称性も向上し、ま
たチップ面積を小さくする効果もある。動作は、第３の
実施例と基本的に同様である。
を完全に分けることでレイアウトが容易になり、また、
セルアレイと直接接続されるセンスアンプグループは全
て同じ回路であるためレイアウトの対称性も向上し、ま
たチップ面積を小さくする効果もある。動作は、第３の
実施例と基本的に同様である。
【００４１】図７，図８はセンスアンプグループの具体
的回路構成であり、それぞれ（ａ）はセンスアンプＳＡ
ＧＡを示し、（ｂ）はセンスアンプＳＡＧＢを示してい
る。ここで、ＳＡＰ，ＳＡＮのノードはプリチャージ状
態は（１／２）Ｖcc等にプリチャージされており、ＲＳ
ＴＲ＝“Ｈ”で、各々Ｖcc，Ｖssとなる。
的回路構成であり、それぞれ（ａ）はセンスアンプＳＡ
ＧＡを示し、（ｂ）はセンスアンプＳＡＧＢを示してい
る。ここで、ＳＡＰ，ＳＡＮのノードはプリチャージ状
態は（１／２）Ｖcc等にプリチャージされており、ＲＳ
ＴＲ＝“Ｈ”で、各々Ｖcc，Ｖssとなる。
【００４２】なお、本発明は上述した各実施例に限定さ
れるものではない。例えばセンスアンプ回路にはｎＭＯ
Ｓドライバ，ｐＭＯＳ負荷型としたが、ｐＭＯＳドライ
バ，ｎＭＯＳ負荷型でもよい。その他、本発明の要旨を
逸脱しない範囲で、種々変形して実施することができ
る。
れるものではない。例えばセンスアンプ回路にはｎＭＯ
Ｓドライバ，ｐＭＯＳ負荷型としたが、ｐＭＯＳドライ
バ，ｎＭＯＳ負荷型でもよい。その他、本発明の要旨を
逸脱しない範囲で、種々変形して実施することができ
る。
【００４３】
【発明の効果】以上述べたように本発明によれば、オー
プンビット線方式のセルアレイに適したセンスアンプ領
域を提供することが可能であり、同じ設計ルールではチ
ップサイズの小さいＤＲＡＭを得ることができる。
プンビット線方式のセルアレイに適したセンスアンプ領
域を提供することが可能であり、同じ設計ルールではチ
ップサイズの小さいＤＲＡＭを得ることができる。
【図１】第１の実施例に係わるＤＲＡＭの回路構成を示
す図。
す図。
【図２】第１の実施例の動作波形を示す図。
【図３】第２の実施例に係わるＤＲＡＭの回路構成を示
す図。
す図。
【図４】第３の実施例に係わるＤＲＡＭの回路構成を示
す図。
す図。
【図５】第３の実施例の動作波形を示す図。
【図６】第４の実施例に係わるＤＲＡＭの回路構成を示
す図。
す図。
【図７】センスアンプグループの具体的な回路構成を示
す図。
す図。
【図８】センスアンプグループの具体的な回路構成を示
す図。
す図。
【図９】折り返しビット線方式を用いたセルアレイ部と
センスアンプの構成を示す図。
センスアンプの構成を示す図。
【図１０】オープンビット線方式を用いたセルアレイ部
の構成を示す図。
の構成を示す図。
１０…第１のインバータ型回路、 １１…第２のインバータ型回路、 １２…ビット線プリチャージ回路、 １３…リストア回路、 １４…ダミーセルプリチャージ回路、 １５…ラッチ回路、 ＭＣ…メモリセル、 ＤＣ…ダミーセル、 ＢＬ…ビット線、 ＤＢＬ…ダミービット線、 ＤＬ…データ線、 ＳＡＧ…センスアンプ領域。
Claims (5)
- 【請求項１】マトリクス状に配置された複数個のメモリ
セルと、 これらのメモリセルとデータの授受を行う複数本のビッ
ト線と、 これらのビット線と交差して配設されてメモリセルの選
択を行うワード線と、 前記ビット線と平行に配設されたダミービット線と、 前記ワード線により選択されて前記ダミービット線と基
準信号電荷の授受を行う複数個のダミーセルと、 前記各ビット線にゲートが接続されるドライバトランジ
スタを持つインバータ型回路と、前記ダミービット線に
ゲートが接続されるドライバトランジスタを持つインバ
ータ型回路とからなり、前記ダミービット線側を参照入
力端子とするカレントミラー型差動増幅器を含むセンス
アンプ領域と、 前記ビット線方向に水平な位置にある複数のセンスアン
プ領域のデータ入出力端子に接続され、メモリセルアレ
イ外部とのデータの授受を行うデータ転送用配線と、を
備えたことを特徴とする半導体記憶装置。 - 【請求項２】前記センスアンプ領域は、前記カレントミ
ラー型差動増幅器の出力をフィードバックして前記ビッ
ト線に再書き込みを行うリストア回路と、前記ビット線
を所望の基準電位にプリチャージするためのビット線プ
リチャージ回路と、を備えたことを特徴とする請求項１
記載の半導体記憶装置。 - 【請求項３】前記センスアンプ領域は、前記カレントミ
ラー型差動増幅器の出力をフィードバックして前記ビッ
ト線に再書き込みを行うリストア回路と前記ビット線を
所望の基準電位にプリチャージするためのビット線プリ
チャージ回路との双方を含む領域と、ビット線プリチャ
ージ回路は含むがリストア回路は含まない領域とが混在
して設けられ、前記リストア回路を含まないセンスアン
プ領域においては、データ転送用配線を介して接続され
たリストア回路を含むセンスアンプ領域によりデータの
リストアがなされることを特徴とする請求項１記載の半
導体記憶装置。 - 【請求項４】前記センスアンプ領域は、前記ビット線を
所望の基準電位にプリチャージするためのビット線プリ
チャージ回路を含み、前記カレントミラー型差動増幅器
の出力をフィードバックしてビット線に再書き込みを行
うリストア回路を含まず、前記センスアンプ領域におけ
るデータのリストアは、データ転送用配線の複数箇所に
設けられたリストア回路により行われることを特徴とす
る請求項１記載の半導体記憶装置。 - 【請求項５】前記データ転送用配線を任意の場所で電気
的に分離することにより、１本の配線でセルアレイ両端
に向かう２種類のデータを同時に取り出し可能としたこ
とを特徴とする請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4253271A JPH06103755A (ja) | 1992-09-22 | 1992-09-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4253271A JPH06103755A (ja) | 1992-09-22 | 1992-09-22 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06103755A true JPH06103755A (ja) | 1994-04-15 |
Family
ID=17248964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4253271A Pending JPH06103755A (ja) | 1992-09-22 | 1992-09-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103755A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997023875A1 (en) * | 1995-12-22 | 1997-07-03 | Micron Technology, Inc. | Dram with array edge reference sensing |
| JP2005196935A (ja) * | 2003-12-29 | 2005-07-21 | Hynix Semiconductor Inc | 高速にデータアクセスをするための半導体メモリ装置 |
| JP2006338877A (ja) * | 2006-09-21 | 2006-12-14 | Renesas Technology Corp | 半導体記憶装置 |
| US8116158B2 (en) | 2008-04-28 | 2012-02-14 | Samsung Electronics Co., Ltd. | Semiconductor device guaranteeing stable operation |
-
1992
- 1992-09-22 JP JP4253271A patent/JPH06103755A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997023875A1 (en) * | 1995-12-22 | 1997-07-03 | Micron Technology, Inc. | Dram with array edge reference sensing |
| US5726931A (en) * | 1995-12-22 | 1998-03-10 | Micron Technology, Inc. | DRAM with open digit lines and array edge reference sensing |
| US5844833A (en) * | 1995-12-22 | 1998-12-01 | Micron Technology, Inc. | DRAM with open digit lines and array edge reference sensing |
| JP2005196935A (ja) * | 2003-12-29 | 2005-07-21 | Hynix Semiconductor Inc | 高速にデータアクセスをするための半導体メモリ装置 |
| JP2006338877A (ja) * | 2006-09-21 | 2006-12-14 | Renesas Technology Corp | 半導体記憶装置 |
| JP4542074B2 (ja) * | 2006-09-21 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US8116158B2 (en) | 2008-04-28 | 2012-02-14 | Samsung Electronics Co., Ltd. | Semiconductor device guaranteeing stable operation |
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