JP2809676B2 - ダイナミック型半導体メモリ装置 - Google Patents
ダイナミック型半導体メモリ装置Info
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- JP2809676B2 JP2809676B2 JP1069230A JP6923089A JP2809676B2 JP 2809676 B2 JP2809676 B2 JP 2809676B2 JP 1069230 A JP1069230 A JP 1069230A JP 6923089 A JP6923089 A JP 6923089A JP 2809676 B2 JP2809676 B2 JP 2809676B2
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- Dram (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、１トランジスタ/1キャパシタからなるメモ
リセルを用いたダイナミック型半導体メモリ装置（DRA
M）に関する。
リセルを用いたダイナミック型半導体メモリ装置（DRA
M）に関する。
（従来の技術） MOS型半導体メモリ装置のうちDRAMは、高集積書と共
に高速化が進んでいる。DRAMの高速化には、微細化によ
るトランジスタのスイッチング速度の向上が大きく寄与
している。この微細トランジスタの高速性を利用してDR
AMは、アクセスタイムのみならず、サイクルタイムも短
縮され続けてきており、サブミクロン微細加工技術を利
用した4MビットDRAMの動作周波数は、10MHz程度になる
ことはほぼ間違ない。
に高速化が進んでいる。DRAMの高速化には、微細化によ
るトランジスタのスイッチング速度の向上が大きく寄与
している。この微細トランジスタの高速性を利用してDR
AMは、アクセスタイムのみならず、サイクルタイムも短
縮され続けてきており、サブミクロン微細加工技術を利
用した4MビットDRAMの動作周波数は、10MHz程度になる
ことはほぼ間違ない。
DRAMの動作周波数を決定するサイクルタイムは、第６
図（ａ）（ｂ）に示されるように、１ビットのランダム
アクセス時、すなわちリード・サイクル（読出しサイク
ル）或いはライト・サイクル（書込みサイクル）におい
てその最小値が規定されている。この値をtRC（Random
Read or Write Cycle Time）としている。DRAMにはこれ
とは別に、第６図（ｃ）に示すように１サイクル中に読
出しと書込みを行うリード・ライト・モード（リード・
モディファイ・ライト・モード）が一般的に可能であ
る。この場合のサイクルタイムtRWC（Read−Write Cycl
e Time）は、前述のtRCより長くなる。この理由を第４
図および第５図を参照して次に説明する。
図（ａ）（ｂ）に示されるように、１ビットのランダム
アクセス時、すなわちリード・サイクル（読出しサイク
ル）或いはライト・サイクル（書込みサイクル）におい
てその最小値が規定されている。この値をtRC（Random
Read or Write Cycle Time）としている。DRAMにはこれ
とは別に、第６図（ｃ）に示すように１サイクル中に読
出しと書込みを行うリード・ライト・モード（リード・
モディファイ・ライト・モード）が一般的に可能であ
る。この場合のサイクルタイムtRWC（Read−Write Cycl
e Time）は、前述のtRCより長くなる。この理由を第４
図および第５図を参照して次に説明する。
第４図は、従来のDRAMにおけるコア回路と読出し／書
込みの制御を行う中間バッファの要部を示す。メモリセ
ルアレイの各ビット線対は、カラム・デコーダの出力線
であるカラム選択信号線CSL0,CSL1,…がゲート入力され
たトランスファゲートQ1,Q2,…を介して各カラムで共有
されている入出力線DQ,▲▼に接続されている。チ
ップ上をワード線WLと平行に長く走るこの入出力線DQ,
▲▼は、読出し／書込みの制御を行う中間バッファ
11が接続されている。読出しデータは、この中間バッフ
ァ11を経て読出しデータ線RD,▲▼に転送され、そ
の後図示しない出力バッファを介して外部に出力され
る。ここでは中間バッファ11内の読出しデータ増幅器と
してCMOSフリップフロップ型センスアンプ13を示してい
る。また入出力線DQ,▲▼のプリチャージ回路12も
併せて示している。
込みの制御を行う中間バッファの要部を示す。メモリセ
ルアレイの各ビット線対は、カラム・デコーダの出力線
であるカラム選択信号線CSL0,CSL1,…がゲート入力され
たトランスファゲートQ1,Q2,…を介して各カラムで共有
されている入出力線DQ,▲▼に接続されている。チ
ップ上をワード線WLと平行に長く走るこの入出力線DQ,
▲▼は、読出し／書込みの制御を行う中間バッファ
11が接続されている。読出しデータは、この中間バッフ
ァ11を経て読出しデータ線RD,▲▼に転送され、そ
の後図示しない出力バッファを介して外部に出力され
る。ここでは中間バッファ11内の読出しデータ増幅器と
してCMOSフリップフロップ型センスアンプ13を示してい
る。また入出力線DQ,▲▼のプリチャージ回路12も
併せて示している。
書込みバッファ（図示しない）に入力された入力デー
タは、書込みデータ線WD,▲▼に転送され、書込み
制御信号▲▼との論理和をとって入出力線DQ,▲
▼に転送されるようになっている。
タは、書込みデータ線WD,▲▼に転送され、書込み
制御信号▲▼との論理和をとって入出力線DQ,▲
▼に転送されるようになっている。
第５図は、第４図の回路のリード・ライト・サイクル
時のタイミング図である。メモリセルからの読出しデー
タは“0"、メモリセルへの書込みデータは“1"とする。
時のタイミング図である。メモリセルからの読出しデー
タは“0"、メモリセルへの書込みデータは“1"とする。
外部制御信号▲▼が降下し、ロウ・アドレスが
チップ内部に取り込まれると、これにしたがって１本の
ワード線が選択される。引続きセンスアンプ活性化信号
▲▼,SAPが活性化され、メモリセル・データがセ
ンスアンプで増幅されてからラッチされる。次に外部制
御信号▲▼の降下により、チップ内部にカラム・
アドレスが取り込まれ、これにしたがって１本のカラム
選択信号線CSLが選択され、センスアンプにラッチされ
たデータが入出力線DQ,▲▼に転送される。入出力
線DQ,▲▼に十分データが転送された後、中間バッ
ファ11の活性化信号DQSが立上り、中間バッファ11にて
データの増幅，ラッチが行われる。同時にトランスファ
ゲートQ7,Q8により、入出力線DQ,▲▼と読出しデー
タ線RD,▲▼、および書込みデータ線WD,▲▼と
が分離される。この後、外部制御信号▲▼の降下に
より書込み動作が起動されていれば、中間バッファ11の
書込み制御信号▲▼が降下し、コア回路の入出力
線DQ,▲▼に書込みデータが転送されて、ビット線
を介してメモリセルに書込みがなされる。
チップ内部に取り込まれると、これにしたがって１本の
ワード線が選択される。引続きセンスアンプ活性化信号
▲▼,SAPが活性化され、メモリセル・データがセ
ンスアンプで増幅されてからラッチされる。次に外部制
御信号▲▼の降下により、チップ内部にカラム・
アドレスが取り込まれ、これにしたがって１本のカラム
選択信号線CSLが選択され、センスアンプにラッチされ
たデータが入出力線DQ,▲▼に転送される。入出力
線DQ,▲▼に十分データが転送された後、中間バッ
ファ11の活性化信号DQSが立上り、中間バッファ11にて
データの増幅，ラッチが行われる。同時にトランスファ
ゲートQ7,Q8により、入出力線DQ,▲▼と読出しデー
タ線RD,▲▼、および書込みデータ線WD,▲▼と
が分離される。この後、外部制御信号▲▼の降下に
より書込み動作が起動されていれば、中間バッファ11の
書込み制御信号▲▼が降下し、コア回路の入出力
線DQ,▲▼に書込みデータが転送されて、ビット線
を介してメモリセルに書込みがなされる。
上述のように、リード・ライト・サイクル時における
書込み動作の起動は、カラム系が起動されてから、すな
わちカラム選択信号線CSLが選択されてから中間バッフ
ァ11が活性化するまでの時間T1と、中間バッファ11が完
全に読出しデータをラッチするまでの時間T2の和、T1＋
T2だけ起動を遅らせることが必要になる。これが、tRWC
＞tRCとなる理由である。
書込み動作の起動は、カラム系が起動されてから、すな
わちカラム選択信号線CSLが選択されてから中間バッフ
ァ11が活性化するまでの時間T1と、中間バッファ11が完
全に読出しデータをラッチするまでの時間T2の和、T1＋
T2だけ起動を遅らせることが必要になる。これが、tRWC
＞tRCとなる理由である。
（発明が解決しようとする課題） 以上のように現在のDRAMにおいては、リード・ライト
・モードでのサイクルタイム（tRWC）は、ランダム・リ
ード／ライト・モードでのサイクルタイム（tRC）に比
べて長く、通常約1.25倍程度となっている。従って、リ
ード・ライト・モードを多用する場合、システム全体の
性能を著しく低下させる、という問題があった。
・モードでのサイクルタイム（tRWC）は、ランダム・リ
ード／ライト・モードでのサイクルタイム（tRC）に比
べて長く、通常約1.25倍程度となっている。従って、リ
ード・ライト・モードを多用する場合、システム全体の
性能を著しく低下させる、という問題があった。
本発明はこの様な問題を解決し、リード・ライト・モ
ードでのサイクルタイムの短縮を図ったDRAMを提供する
ことを目的とする。
ードでのサイクルタイムの短縮を図ったDRAMを提供する
ことを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明に係るDRAMは、メモリセルアレイのビット線配
列の一方の端部に読出し用のセンスアンプが設けられ、
他方の端部には書込み用のセンスアンプが設けられる。
読出し用センスアンプとビット線の間にはスイッチング
MOSトランジスタが配置される。データ線は、読出し用
センスアンプにつながる出力データ線と書込み用センス
アンプにつながる入力データ線とが別々に設けられる。
さらに、読出し用センスアンプと出力データ線間のトラ
ンスファゲートを制御する読出し用カラム・デコーダ
と、書込み用センスアンプと入力データ線間のトランス
ファゲートを制御する書込み用カラム・デコーダが設け
られる。
列の一方の端部に読出し用のセンスアンプが設けられ、
他方の端部には書込み用のセンスアンプが設けられる。
読出し用センスアンプとビット線の間にはスイッチング
MOSトランジスタが配置される。データ線は、読出し用
センスアンプにつながる出力データ線と書込み用センス
アンプにつながる入力データ線とが別々に設けられる。
さらに、読出し用センスアンプと出力データ線間のトラ
ンスファゲートを制御する読出し用カラム・デコーダ
と、書込み用センスアンプと入力データ線間のトランス
ファゲートを制御する書込み用カラム・デコーダが設け
られる。
（作 用） 本発明の構成によれば、リード・ライト・モードにお
いてデータ読出しと書込みを同時に並行して行うことが
できる。すなわち選択されたワード線を立ち上げてメモ
リセルのデータをビット線に転送した後、センスアンプ
を活性化するまでの任意の時間に読出し用センスアンプ
とビット線間のスイッチングMOSトランジスタをオフに
する。その後は読出し用センスアンプを活性化して選択
されたカラムのデータを出力データ線を介して読出すこ
とができる。このとき読出し用センスアンプはビット線
から切り離されているから、同時に、入力データ線を介
してデータを送り込み、書き込み用センスアンプを用い
て選択されたカラムに新たなデータの書込みを行ない、
また残りのカラムでの再書込を行なうことができる。
いてデータ読出しと書込みを同時に並行して行うことが
できる。すなわち選択されたワード線を立ち上げてメモ
リセルのデータをビット線に転送した後、センスアンプ
を活性化するまでの任意の時間に読出し用センスアンプ
とビット線間のスイッチングMOSトランジスタをオフに
する。その後は読出し用センスアンプを活性化して選択
されたカラムのデータを出力データ線を介して読出すこ
とができる。このとき読出し用センスアンプはビット線
から切り離されているから、同時に、入力データ線を介
してデータを送り込み、書き込み用センスアンプを用い
て選択されたカラムに新たなデータの書込みを行ない、
また残りのカラムでの再書込を行なうことができる。
従って本発明によれば、リード・ライト・モードのサ
イクルタイムをランダム・リード／ライト・モードでの
サイクルタイムと同じにすることができ、高性能のDRAM
が得られる。
イクルタイムをランダム・リード／ライト・モードでの
サイクルタイムと同じにすることができ、高性能のDRAM
が得られる。
（実施例） 以下、本発明の実施例を説明する。
第１図は、一実施例のDRAMの要部構成を示す等価回路
である。複数のワード線WLと複数のビット線対BL,▲
▼の交差位置に１トランジスタ/1キャパシタのメモリ
セルを配列して構成されたメモリセルアレイ１は従来の
ものと異ならない。このメモリセルアレイ１の右側の端
部には、ビット線をある時間で２分割するためのスイッ
チングMOSトランジスタQ1（Q11,Q12,Q13,Q14,…）が設
けられ、このMOSトランジスタを介してビット線対に接
続される読出し用センスアンプ２が設けられている。こ
の読出し用センスアンプ２は、読出し用カラム・デコー
ダ３の出力線であるカラム選択信号線RCSLにより制御さ
れるトランスファゲートQ2（Q21,Q22,Q23,Q24,…）を介
して出力データ線OL,▲▼に接続されている。出力
データ線OL,▲▼の先に読み出されたデータの増
幅，ラッチを行なう中間バッファ６が設けられ、中間バ
ッファ６の出力は出力バッファ７を介して外部に出力さ
れるようになっている。
である。複数のワード線WLと複数のビット線対BL,▲
▼の交差位置に１トランジスタ/1キャパシタのメモリ
セルを配列して構成されたメモリセルアレイ１は従来の
ものと異ならない。このメモリセルアレイ１の右側の端
部には、ビット線をある時間で２分割するためのスイッ
チングMOSトランジスタQ1（Q11,Q12,Q13,Q14,…）が設
けられ、このMOSトランジスタを介してビット線対に接
続される読出し用センスアンプ２が設けられている。こ
の読出し用センスアンプ２は、読出し用カラム・デコー
ダ３の出力線であるカラム選択信号線RCSLにより制御さ
れるトランスファゲートQ2（Q21,Q22,Q23,Q24,…）を介
して出力データ線OL,▲▼に接続されている。出力
データ線OL,▲▼の先に読み出されたデータの増
幅，ラッチを行なう中間バッファ６が設けられ、中間バ
ッファ６の出力は出力バッファ７を介して外部に出力さ
れるようになっている。
メモリセルアレイ１の左側には、ビット線対に接続さ
れる書込用センスアンプ４が設けられている。この書込
み用センスアンプ４は、書込み用カラム・デコーダ５の
出力線であるカラム選択信号線WCSLにより制御されるト
ランスファゲートQ3（Q31,Q32,Q33,Q34,…）を介して入
力データ線IL,▲▼に接続されている。入力データ
線IL,▲▼には、入力バッファ９により外部からを
取り込まれたデータが書込みバッファ８を介して転送さ
れるようになっている。
れる書込用センスアンプ４が設けられている。この書込
み用センスアンプ４は、書込み用カラム・デコーダ５の
出力線であるカラム選択信号線WCSLにより制御されるト
ランスファゲートQ3（Q31,Q32,Q33,Q34,…）を介して入
力データ線IL,▲▼に接続されている。入力データ
線IL,▲▼には、入力バッファ９により外部からを
取り込まれたデータが書込みバッファ８を介して転送さ
れるようになっている。
第２図は、１カラムについて、メモリセルアレイとそ
の両側のセンスアンプ部の具体的構成例を示す。読出し
用センスアンプ２は、二つのｎチャネルMOSトランジス
タQ41,Q42のゲート・ドレインを交差接続して構成され
るダイナミック型センスアンプ（いわゆるNMOSセンスア
ンプ）である。これに対して書込み用センスアンプ４
は、二つのｎチャネルMOSトランジスタQ51,Q52用いたNM
OSセンスアンプと、二つのｐチャネルMOSトランジスタQ
61,Q62を用いたPMOSセンスアンプを組み合せて構成して
いる。読出し用センスアンプ２は読出し専用であって、
高レベル側の増幅を必要としないから、NMOSセンスアン
プのみとしているのである。
の両側のセンスアンプ部の具体的構成例を示す。読出し
用センスアンプ２は、二つのｎチャネルMOSトランジス
タQ41,Q42のゲート・ドレインを交差接続して構成され
るダイナミック型センスアンプ（いわゆるNMOSセンスア
ンプ）である。これに対して書込み用センスアンプ４
は、二つのｎチャネルMOSトランジスタQ51,Q52用いたNM
OSセンスアンプと、二つのｐチャネルMOSトランジスタQ
61,Q62を用いたPMOSセンスアンプを組み合せて構成して
いる。読出し用センスアンプ２は読出し専用であって、
高レベル側の増幅を必要としないから、NMOSセンスアン
プのみとしているのである。
このように構成されたDRAMのリード・ライト・モード
の動作を次に、第３図を参照して説明する。
の動作を次に、第３図を参照して説明する。
外部制御信号▲▼が降下してチップ内部にロウ
・アドレスが取り込まれ、これに従って時刻t1で１本の
ワード線とダミーワード線が選択されて立ち上がる。こ
れにより選択されたロウ・アドレスのセル・データとダ
ミーセル・データがビット線対に転送される。ここまで
は従来と同じである。この後従来のものではセンスアン
プを活性化するが、この実施例ではその前に時刻t2でメ
モセルアレイ１のビット線対BL,▲▼と読出し用セ
ンスアンプ２の間のスイッチングMOSトランジスタQ1の
ゲート入力信号ψＡが“L"レベルになり、このMOSトラ
ンジスタがオフになる。その後活性化信号▲▼,S
APにより読出し用センスアンプ２および書込み用センス
アンプ４によりセンス動作が開始される。そして外部制
御信号▲▼の降下によりカラム・アドレスが取り
込まれ、カラム系が起動される。即ち読出し用カラム・
アドレス・デコーダ３の出力線であるカラム選択信号線
RCSLにより選ばれたカラムのデータが読出し用センスア
ンプ２から出力データ線OL,▲▼を介し、中間バッ
ファ６に転送されて増幅され読み出される。これと同時
に、書込み用カラム・アドレス・デコーダ４の出力線で
あるカラム選択信号WCSLにより選ばれたカラムについ
て、入力バッファ9,書込み用バッファを介し、入力デー
タ線IL,▲▼に転送されたデータが書込み用センス
アンプ４で増幅されて対応ビット線を介してメモリセル
に新たに書き込まれる。残りのカラムについては、書込
み用センスアンプ４と入力データ線IL,▲▼の間は
切り離されており、書込み用センスアンプ４の働きで読
み出されたデータの再書込みがなされる。この様に読出
し動作と書込み動作が同時に並行して行われて、リード
・ライト・サイクルが終了する。
・アドレスが取り込まれ、これに従って時刻t1で１本の
ワード線とダミーワード線が選択されて立ち上がる。こ
れにより選択されたロウ・アドレスのセル・データとダ
ミーセル・データがビット線対に転送される。ここまで
は従来と同じである。この後従来のものではセンスアン
プを活性化するが、この実施例ではその前に時刻t2でメ
モセルアレイ１のビット線対BL,▲▼と読出し用セ
ンスアンプ２の間のスイッチングMOSトランジスタQ1の
ゲート入力信号ψＡが“L"レベルになり、このMOSトラ
ンジスタがオフになる。その後活性化信号▲▼,S
APにより読出し用センスアンプ２および書込み用センス
アンプ４によりセンス動作が開始される。そして外部制
御信号▲▼の降下によりカラム・アドレスが取り
込まれ、カラム系が起動される。即ち読出し用カラム・
アドレス・デコーダ３の出力線であるカラム選択信号線
RCSLにより選ばれたカラムのデータが読出し用センスア
ンプ２から出力データ線OL,▲▼を介し、中間バッ
ファ６に転送されて増幅され読み出される。これと同時
に、書込み用カラム・アドレス・デコーダ４の出力線で
あるカラム選択信号WCSLにより選ばれたカラムについ
て、入力バッファ9,書込み用バッファを介し、入力デー
タ線IL,▲▼に転送されたデータが書込み用センス
アンプ４で増幅されて対応ビット線を介してメモリセル
に新たに書き込まれる。残りのカラムについては、書込
み用センスアンプ４と入力データ線IL,▲▼の間は
切り離されており、書込み用センスアンプ４の働きで読
み出されたデータの再書込みがなされる。この様に読出
し動作と書込み動作が同時に並行して行われて、リード
・ライト・サイクルが終了する。
以上のようにこの実施例によれば、リード・ライト・
サイクルでのサイクルタイムtRWCをランダム・リード／
ライト・サイクルでのサイクルタイムtRCと等しくする
ことができる。またこの実施例では、読出し用センスア
ンプ２としてNMOSセンスアンプのみを用いている。これ
は再書込みにはこの読出し用センスアンプが用いられな
いからであり、これによりセンスアンプの素子数が少な
くなり、チップ面積の増大が最小限に抑えられる。
サイクルでのサイクルタイムtRWCをランダム・リード／
ライト・サイクルでのサイクルタイムtRCと等しくする
ことができる。またこの実施例では、読出し用センスア
ンプ２としてNMOSセンスアンプのみを用いている。これ
は再書込みにはこの読出し用センスアンプが用いられな
いからであり、これによりセンスアンプの素子数が少な
くなり、チップ面積の増大が最小限に抑えられる。
本発明は上記実施例に限られない。例えば、読出し用
センスアンプにPMOSセンスアンプを組み合わせることも
できる。またDRAMは汎用の場合に限られず、フィールド
・メモリやビデオ・メモリにも同様に適用可能である。
センスアンプにPMOSセンスアンプを組み合わせることも
できる。またDRAMは汎用の場合に限られず、フィールド
・メモリやビデオ・メモリにも同様に適用可能である。
［発明の効果］ 以上述べたように本発明によれば、データ読出しと書
込みを同時に並行して行うことのできるリード・ライト
・モードを有する高性能のDRAMを提供することができ
る。
込みを同時に並行して行うことのできるリード・ライト
・モードを有する高性能のDRAMを提供することができ
る。
第１図は本発明の一実施例にかかるDRAMの要部構成を示
す図、 第２図はそのメモリセルアレイとセンスアンプ部の具体
的構成例を示す図、 第３図はそのDRAMのリード・ライト・モードの動作説明
のためのタイミング図、 第４図は従来のDRAMの要部構成を示す図、 第５図はそのDRAMの動作を説明するためのタイミング
図、 第６図（ａ）〜（ｃ）は従来のDRAMの各種動作サイクル
の説明図である。 １……メモリセルアレイ、２……読出し用センスアン
プ、３……読出し用カラム・デコーダ、４……書込み用
センスアンプ、５……書込み用カラム・デコーダ、６…
…中間バッファ、７……出力バッファ、８……書込み用
バッファ、９……入力バッファ、Q1（Q11,Q12,Q13,Q14,
…）……スイッチングMOSトランジスタ、Q2（Q21,Q22,Q
23,Q24,…）,Q3（Q31,Q32,Q33,Q34,…）……トランスフ
ァゲート、OL,▲▼……出力データ線、IL,▲▼
……入力データ線。
す図、 第２図はそのメモリセルアレイとセンスアンプ部の具体
的構成例を示す図、 第３図はそのDRAMのリード・ライト・モードの動作説明
のためのタイミング図、 第４図は従来のDRAMの要部構成を示す図、 第５図はそのDRAMの動作を説明するためのタイミング
図、 第６図（ａ）〜（ｃ）は従来のDRAMの各種動作サイクル
の説明図である。 １……メモリセルアレイ、２……読出し用センスアン
プ、３……読出し用カラム・デコーダ、４……書込み用
センスアンプ、５……書込み用カラム・デコーダ、６…
…中間バッファ、７……出力バッファ、８……書込み用
バッファ、９……入力バッファ、Q1（Q11,Q12,Q13,Q14,
…）……スイッチングMOSトランジスタ、Q2（Q21,Q22,Q
23,Q24,…）,Q3（Q31,Q32,Q33,Q34,…）……トランスフ
ァゲート、OL,▲▼……出力データ線、IL,▲▼
……入力データ線。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/407
Claims (5)
- 【請求項１】複数のダイナミック型メモリセルがマトリ
ックス配列され、各メモリセルと信号の授受を行う複数
対のビット線、およびこれと直行して配列されてメモリ
セルの選択を行う複数本のワード線を有するメモリセル
アレイと、 このメモリセルアレイの各カラムのビット線対の一方の
端部にスイッチングMOSトランジスタを介して接続さ
れ、同じ導電型の二つのMOSトランジスタのドレイン・
ゲートを交差接続してなるダイナミック型フリップフロ
ップにより構成されている複数の読出し用センスアンプ
と、 これら読出し用センスアンプのノードが読出し用トラン
スファゲートを介して接続されたデータ出力線と、 前記読出し用トランスファゲートを制御する出力を出す
読出し用カラム・デコーダと、 前記メモリセルアレイの各カラムのビット線対の他方の
端部に接続された複数の書込み用センスアンプと、 これらの書込み用センスアンプのノードが書き込み用ト
ランスファゲートを介して接続された入力データ線と、 前記書込み用トランスファゲートを制御する出力を出す
書込み用カラム・デコーダと、 を有することを特徴とするダイナミック型半導体メモリ
装置。 - 【請求項２】ダイナミック型メモリセルが配列されたメ
モリセルアレイのビット線対の一方の端部にスイッチン
グMOSトランジスタを介して読出し用センスアンプが、
他方の他端に書込み用センスアンプが設けられ、 前記読出し用センスアンプは読出し用トランスファゲー
トを介して出力データ線に、前記書込み用センスアンプ
は書込み用トランスファゲートを介して入力データ線に
それぞれ接続され、 アクティブ動作時、ロウ・アドレスにより選択されたメ
モリセルのデータがビット線対に転送された後、前記ス
イッチングMOSトランジスタがオフ制御され、その後読
出し用および書込み用のカラム・アドレスによりそれぞ
れ選択された読出し用トランスファゲートおよび書込み
用トランスファゲートが同時にオンとなり、データ読み
出しとデータ書き込みが同時に並行して行われるリード
・ライト・モードを有し、 アクティブ動作時、ロウ・アドレスにより選択されたワ
ード線を立ち上げてメモリセルのデータをビット線に転
送した後、センスアンプを活性化するまでの任意の時間
に読出し用センスアンプとビット線間のスイッチングMO
Sトランジスタをオフし、 読出し用および書込み用のカラム・アドレスによりそれ
ぞれ選択された読出し用トランスファゲートおよび書込
み用トランスファゲートを同時にオンし、読出し用セン
スアンプを活性化して選択されたカラムのデータを出力
データ線を介して読出し、同時に、入力データ線を介し
てデータを送り込み、書込み用センスアンプを用いて選
択されたカラムに新たなデータの書き込みを行い、残り
のカラムでは再書込みを行うことにより、データ読み出
しとデータ書き込みを同時に並行して行うリード・ライ
ト・モードを有し、 このリード・ライト・モードのサイクルタイムをランダ
ム・リード／ライト・モードでのサイクルタイムと等し
くする ことを特徴とするダイナミック型半導体メモリ装置。 - 【請求項３】前記読出し用センスアンプは、同じ導電型
の二つのMOSトランジスタのドレイン・ゲートを交差接
続してなるダイナミック型フリップフロップにより構成
されている請求項（２）に記載のダイナミック型半導体
メモリ装置。 - 【請求項４】前記書込み用センスアンプは、第１導電型
の二つのMOSトランジスタのドレイン・ゲートを交差接
続してなるダイナミック型フリップフロップと、第２導
電型の二つのMOSトランジスタのドレイン・ゲートを交
差接続してなるダイナミック型フリップフロップとから
構成されている請求項（１）または（２）のいずれかに
記載のダイナミック型半導体メモリ装置。 - 【請求項５】複数のダイナミック型メモリセルがマトリ
ックス配列され、各メモリセルと信号の授受を行う複数
対のビット線、およびこれと直行して配列されてメモリ
セルの選択を行う複数本のワード線を有するメモリセル
アレイと、 このメモリセルアレイの各カラムのビット線対の一方の
端部にスイッチングMOSトランジスタを介して接続さ
れ、第１導電型の二つのMOSトランジスタのドレイン・
ゲートを交差接続してなるダイナミック型フリップフロ
ップにより構成されている複数の読出し用センスアンプ
と、 これら読出し用センスアンプのノードが読出し用トラン
スファゲートを介して接続されたデータ出力線と、 前記読出し用トランスファゲートを制御する出力を出す
読出し用カラム・デコーダと、 前記メモリセルアレイの各カラムのビット線対の他方の
端部に接続され、第１導電型の二つのMOSトランジスタ
のドレイン・ゲートを交差接続してなるダイナミック型
フリップフロップと、第２導電型の二つのMOSトランジ
スタのドレイン・ゲートを交差接続してなるダイナミッ
ク型フリップフロップとから構成されている複数の書込
み用センスアンプと、 これらの書込み用センスアンプのノードが書き込み用ト
ランスファゲートを介して接続された入力データ線と、 前記書込み用トランスファゲートを制御する出力を出す
書込み用カラム・デコーダと、 を有することを特徴とするダイナミック型半導体メモリ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1069230A JP2809676B2 (ja) | 1989-03-23 | 1989-03-23 | ダイナミック型半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1069230A JP2809676B2 (ja) | 1989-03-23 | 1989-03-23 | ダイナミック型半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02249195A JPH02249195A (ja) | 1990-10-04 |
| JP2809676B2 true JP2809676B2 (ja) | 1998-10-15 |
Family
ID=13396720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1069230A Expired - Lifetime JP2809676B2 (ja) | 1989-03-23 | 1989-03-23 | ダイナミック型半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2809676B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940007639B1 (ko) * | 1991-07-23 | 1994-08-22 | 삼성전자 주식회사 | 분할된 입출력 라인을 갖는 데이타 전송회로 |
| JPH1031886A (ja) * | 1996-07-17 | 1998-02-03 | Nec Corp | ランダムアクセスメモリ |
| JP2000076845A (ja) * | 1998-08-28 | 2000-03-14 | Sony Corp | 記憶装置および記憶装置の制御方法 |
| KR100506456B1 (ko) * | 2003-07-30 | 2005-08-05 | 주식회사 하이닉스반도체 | 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치 |
-
1989
- 1989-03-23 JP JP1069230A patent/JP2809676B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02249195A (ja) | 1990-10-04 |
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Legal Events
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