JPS63133395A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63133395A JPS63133395A JP61279931A JP27993186A JPS63133395A JP S63133395 A JPS63133395 A JP S63133395A JP 61279931 A JP61279931 A JP 61279931A JP 27993186 A JP27993186 A JP 27993186A JP S63133395 A JPS63133395 A JP S63133395A
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- Japan
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- address signal
- inverse
- signal
- differential amplifier
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Links
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- 239000003990 capacitor Substances 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims description 3
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- 239000000872 buffer Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、高集積化と高速化を図ったダイナミック型半
導体記憶装置（ｄＲＡＭ）に関する。
導体記憶装置（ｄＲＡＭ）に関する。
（従来の技術）
ｄＲＡＭの集積度は微細加］二技術の進歩と共に高まり
、微細化による素子の性能向上によってｄＲＡＭのアク
セイタイムはますます短くなってきている。今後ＭＯＳ
）ランジスタのゲート長が０．５μｍ程度迄微細化が進
むと、素子の信頼性を確保するために外部電源を下げな
ければならず、これまでのような微細化による高速化は
もはや不可能になる。
、微細化による素子の性能向上によってｄＲＡＭのアク
セイタイムはますます短くなってきている。今後ＭＯＳ
）ランジスタのゲート長が０．５μｍ程度迄微細化が進
むと、素子の信頼性を確保するために外部電源を下げな
ければならず、これまでのような微細化による高速化は
もはや不可能になる。
第４図は、一般的なＣＭＯＳ構成のｄＲＡＭのブロック
ダイヤグラムである。１はメモリアレイ、２はセンスア
ンプ、３はロウ・デコーダ、４はカラム・デコーダであ
る。アドレス信号はマルチプレクスされて入力され、ロ
ウ・アドレス・ストローブＲＡＳとカラム・アドレス・
ストローブＣＡＳによって２回に分けて先ず、ロウ・ア
ドレス信号がロウ・アドレス・バッファ６に、次いでカ
ラム・アドレス信号がカラム・アドレスφバッファ５に
取り込まれる。そしてロウ・アドレス信号がロウ・デコ
ーダ３により解読されてワード線選択が行われ、カラム
・アドレス信号がカラム・デコーダ４により解読されて
ビット線選択が行われるようになっている。７，８はク
ロック壷ジェネレータ、９はリフレッシュ・カウンタ、
１０はデータイン・バッファ、１１はデータアウト争バ
ッファ、１２は基板バイアスジェネレータである。
ダイヤグラムである。１はメモリアレイ、２はセンスア
ンプ、３はロウ・デコーダ、４はカラム・デコーダであ
る。アドレス信号はマルチプレクスされて入力され、ロ
ウ・アドレス・ストローブＲＡＳとカラム・アドレス・
ストローブＣＡＳによって２回に分けて先ず、ロウ・ア
ドレス信号がロウ・アドレス・バッファ６に、次いでカ
ラム・アドレス信号がカラム・アドレスφバッファ５に
取り込まれる。そしてロウ・アドレス信号がロウ・デコ
ーダ３により解読されてワード線選択が行われ、カラム
・アドレス信号がカラム・デコーダ４により解読されて
ビット線選択が行われるようになっている。７，８はク
ロック壷ジェネレータ、９はリフレッシュ・カウンタ、
１０はデータイン・バッファ、１１はデータアウト争バ
ッファ、１２は基板バイアスジェネレータである。
この様な従来のｄＲＡＭでは、メモリセル情報がビット
線対に出てビット線センスアンプによりデータの“Ｈ”
レベル、′Ｌ”レベルの決管がついてから、カラム選択
信号により読み出したデータを入出力線に転送する、と
いう動作が行われる。
線対に出てビット線センスアンプによりデータの“Ｈ”
レベル、′Ｌ”レベルの決管がついてから、カラム選択
信号により読み出したデータを入出力線に転送する、と
いう動作が行われる。
この動作では、メモリセルデータがビット線に出てから
夏１０センスアンプが動作し終わる迄に３ Ｑ ｎ、ｓ
ｃｃ近くかかり、このことがｄ ＲＡ Ｆｖｌの高速化
を図る上で問題となっていた。
夏１０センスアンプが動作し終わる迄に３ Ｑ ｎ、ｓ
ｃｃ近くかかり、このことがｄ ＲＡ Ｆｖｌの高速化
を図る上で問題となっていた。
（発明が解決しようとする問題点）
以上のように従来のｄＲＡＭでは、素子の微細化のみで
は更なる高速化を図る供とは困難になっている。
は更なる高速化を図る供とは困難になっている。
本発明はこの様な問題を解決して高速化を図ったｄＲＡ
Ｍを提倶することを目的とする。
Ｍを提倶することを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明にがかるｄＲＡＭは、ビット線センスアンプとし
て、バイポーラトランジスタをドライバ・トランジスタ
として構成した差動増幅器を用い、かつマルチプレクス
されて人力されるアドレス信号のうち最初に人力される
ロウ・アドレス信号によりビット線選択を行い、次いで
入力されるカラム・アドレス信号によりワード線選択を
行なうようにしたことを特徴とする。
て、バイポーラトランジスタをドライバ・トランジスタ
として構成した差動増幅器を用い、かつマルチプレクス
されて人力されるアドレス信号のうち最初に人力される
ロウ・アドレス信号によりビット線選択を行い、次いで
入力されるカラム・アドレス信号によりワード線選択を
行なうようにしたことを特徴とする。
（作用）
この様な構成とすれば、電流駆動能力の大きいバイポー
ラトランジスタを用いた差動増幅器の導入により高速動
作を可能としたｄＲＡＭを実現することができる。しか
も本発明では、メモリセルのデータはワード線が立」二
がると直ぐにバイポーラトランジスタを用いた差動増幅
器で増幅されて出力されるので、メモリセルのデータが
ビット線に出てからＩ１０センスアンプが動作し終える
迄の時間が大幅に短縮される。
ラトランジスタを用いた差動増幅器の導入により高速動
作を可能としたｄＲＡＭを実現することができる。しか
も本発明では、メモリセルのデータはワード線が立」二
がると直ぐにバイポーラトランジスタを用いた差動増幅
器で増幅されて出力されるので、メモリセルのデータが
ビット線に出てからＩ１０センスアンプが動作し終える
迄の時間が大幅に短縮される。
（実施例）
以下、本発明の詳細な説明する。
第１図は一実施例のｄＲＡＭの全体構成を示す等価回路
である。第４図と対応する部分には第４図と同−ｎ号を
付して詳細な説明は省略する。第４図の従来構成と異な
る点は、ＲＡＳ系とＣＡＳ系が逆になっていることであ
る。即ち最初にＲＡＳにより取込まれるロウ・アドレス
信号によりビット線選択が行われ、次にＣＡＳにより取
込まれるカラム・アドレス信号によりワード線選択が行
われるようになっている。
である。第４図と対応する部分には第４図と同−ｎ号を
付して詳細な説明は省略する。第４図の従来構成と異な
る点は、ＲＡＳ系とＣＡＳ系が逆になっていることであ
る。即ち最初にＲＡＳにより取込まれるロウ・アドレス
信号によりビット線選択が行われ、次にＣＡＳにより取
込まれるカラム・アドレス信号によりワード線選択が行
われるようになっている。
第２図はこのｄＲＡＭの要部構成を示す等価回路である
。図では、それぞれ−個のＭＯＳ）ランジスタと一個の
キャパシタにより構成される一個のメモリセルＭＣと一
個のダミーセルＤＣ，及びその情報を読み取るビット線
センスアンプ部を示している。ビット線センスアンプは
、ＣＭＯＳフリップフロップ２１とバイポーラトランジ
スタと０ＭＯ３を組合わせた所謂ＢＩＣＭＯ３差動増幅
器２２とから構成される。ＣＭＯＳフリップフロップ２
１は、ｐチャネルＭＯ８）−ランジスタＱｐ１〜Ｑｐｔ
とｎチャネルＭＯＳトランジスタＱＮＩ〜ＱＮ３により
構成され、そのノードは直接ビット線対ＢＬ、ＢＬに接
続されている。このＣＭＯＳフリップフロップ２１はデ
ータの再書込みのために必要とされる。Ｂ Ｉ ＣＭＯ
３差動増幅″ＪＳＩ２２は、バイポーラトランジスタＴ
１□〜ＴＩ４、ｐチャネルＭＯＳトランジスタＱＰ４゜
Ｑｐｓ及びｎチャネルＭＯＳ）ランジスタＱＮ８により
構成されている。この差動増幅器２２の出力ノードが入
出力線Ｉ１０．Ｉ１０に接続されている。ビット線対Ｂ
Ｌ、ＢＬとＢＩＣＭＯＳ差動増幅器２２の間には、直流
的な分離を行なうためにＣ２ＭＯＳインバータ２３１，
２３２が設けられている。一方のＣ２ＭＯＳインバータ
２３１は、ｐチャネルＭＯＳトランジスタＱＰ８．ＱＰ
７とｎチャネルＭＯＳトランジスタＱＮ４．ＱＮＳによ
り構成され、他方のＣ２ＭＯＳインバータ２３２はｐチ
ャネルＭＯＳトランジスタＱｐ８゜Ｑｐｅとｎチャネル
ＭＯ５）ランジスタＱＮ６゜ＱＮ７により構成されてい
る。
。図では、それぞれ−個のＭＯＳ）ランジスタと一個の
キャパシタにより構成される一個のメモリセルＭＣと一
個のダミーセルＤＣ，及びその情報を読み取るビット線
センスアンプ部を示している。ビット線センスアンプは
、ＣＭＯＳフリップフロップ２１とバイポーラトランジ
スタと０ＭＯ３を組合わせた所謂ＢＩＣＭＯ３差動増幅
器２２とから構成される。ＣＭＯＳフリップフロップ２
１は、ｐチャネルＭＯ８）−ランジスタＱｐ１〜Ｑｐｔ
とｎチャネルＭＯＳトランジスタＱＮＩ〜ＱＮ３により
構成され、そのノードは直接ビット線対ＢＬ、ＢＬに接
続されている。このＣＭＯＳフリップフロップ２１はデ
ータの再書込みのために必要とされる。Ｂ Ｉ ＣＭＯ
３差動増幅″ＪＳＩ２２は、バイポーラトランジスタＴ
１□〜ＴＩ４、ｐチャネルＭＯＳトランジスタＱＰ４゜
Ｑｐｓ及びｎチャネルＭＯＳ）ランジスタＱＮ８により
構成されている。この差動増幅器２２の出力ノードが入
出力線Ｉ１０．Ｉ１０に接続されている。ビット線対Ｂ
Ｌ、ＢＬとＢＩＣＭＯＳ差動増幅器２２の間には、直流
的な分離を行なうためにＣ２ＭＯＳインバータ２３１，
２３２が設けられている。一方のＣ２ＭＯＳインバータ
２３１は、ｐチャネルＭＯＳトランジスタＱＰ８．ＱＰ
７とｎチャネルＭＯＳトランジスタＱＮ４．ＱＮＳによ
り構成され、他方のＣ２ＭＯＳインバータ２３２はｐチ
ャネルＭＯＳトランジスタＱｐ８゜Ｑｐｅとｎチャネル
ＭＯ５）ランジスタＱＮ６゜ＱＮ７により構成されてい
る。
第３図はこのｄＲＡＭの主要ノードの動作波形タイミン
グ図である。アクティブサイクルで、先ずＲＡＳが立ち
下が・リロウ・アドレス信号が取込まれると、これがデ
コードされた信すφ１が立上がって一対のビット線に対
応するＣ２ＭＯＳインバータ２３１，２３２が動作状態
になる。はぼ同時に信号φ２が立上り、選択されたビッ
ト線対に接続されるＢ Ｉ ＣＭＯ８差動増幅器２２が
活性化される。次いでＣＡＳが立ち下がり、これにより
取込まれたカラム・アドレス信号がデコードされて一本
のワード線ＷＬとダミーワード線ＤＷＬが立上がる。こ
れによりビット線対ＢＬ、ＢＬに転送された情報は直ち
にＢＩＣＭＯ８差動増幅器２２に入って増幅されて人出
力線Ｉ１０．Ｉ１０に転送される。！１０センスアンプ
やデータ出力バッファもＢＩＣＭＯ３で構成すれば、Ｃ
ＭＯ３構成の場合のようなりロック制御を要せず、その
ままデータ出力端子まで取出すことができる。
グ図である。アクティブサイクルで、先ずＲＡＳが立ち
下が・リロウ・アドレス信号が取込まれると、これがデ
コードされた信すφ１が立上がって一対のビット線に対
応するＣ２ＭＯＳインバータ２３１，２３２が動作状態
になる。はぼ同時に信号φ２が立上り、選択されたビッ
ト線対に接続されるＢ Ｉ ＣＭＯ８差動増幅器２２が
活性化される。次いでＣＡＳが立ち下がり、これにより
取込まれたカラム・アドレス信号がデコードされて一本
のワード線ＷＬとダミーワード線ＤＷＬが立上がる。こ
れによりビット線対ＢＬ、ＢＬに転送された情報は直ち
にＢＩＣＭＯ８差動増幅器２２に入って増幅されて人出
力線Ｉ１０．Ｉ１０に転送される。！１０センスアンプ
やデータ出力バッファもＢＩＣＭＯ３で構成すれば、Ｃ
ＭＯ３構成の場合のようなりロック制御を要せず、その
ままデータ出力端子まで取出すことができる。
情報のｉＭ再書込は、クロックφＰ、φＮが順次人力さ
れ、ＣＭＯＳフリップフロップ２１が活性化されること
により行われる。もし、読み出したメモリセルＭ Ｃの
内容が論理“１”の場合、ビット線ＢＬはドレイン電源
電圧ｖＤＤに、ＢＬはソース電源電圧ＶＳＳになり、メ
モリセルのキャパシタにはＶＤＤが書込まれる。このメ
モリセルの再書込みは、ワード線が選択された後、ある
所定時間経過すると選択されたワード線に関して全ＣＭ
ＯＳフリップフロップが活性化されるようにしておく。
れ、ＣＭＯＳフリップフロップ２１が活性化されること
により行われる。もし、読み出したメモリセルＭ Ｃの
内容が論理“１”の場合、ビット線ＢＬはドレイン電源
電圧ｖＤＤに、ＢＬはソース電源電圧ＶＳＳになり、メ
モリセルのキャパシタにはＶＤＤが書込まれる。このメ
モリセルの再書込みは、ワード線が選択された後、ある
所定時間経過すると選択されたワード線に関して全ＣＭ
ＯＳフリップフロップが活性化されるようにしておく。
この実施例によれば、ｄＲＡＭの高集積化という性能を
生かしながら、ｓＲＡＭ並の高速動作可能なｄＲＡＭを
得ることができる。特にワード線をＣＡＳにより立ち上
げるため、ビット線対に出力されたデータは直ちにＢ
Ｉ ＣＭＯ３差動増幅器で増幅されて出力されるので、
一層の高速化が図られる。従来のＩＭビットｄＲＡＭで
はアクセスタイムが９５ ｎ ｓｅｅ程度であったのに
対し、この実施例によりアクセスタイムを従来の１／２
程度にすることができる。
生かしながら、ｓＲＡＭ並の高速動作可能なｄＲＡＭを
得ることができる。特にワード線をＣＡＳにより立ち上
げるため、ビット線対に出力されたデータは直ちにＢ
Ｉ ＣＭＯ３差動増幅器で増幅されて出力されるので、
一層の高速化が図られる。従来のＩＭビットｄＲＡＭで
はアクセスタイムが９５ ｎ ｓｅｅ程度であったのに
対し、この実施例によりアクセスタイムを従来の１／２
程度にすることができる。
また従来の一般的なｄＲＡＭのセンスアンプでは、その
感度はビット線容ＨＣＢとセル容Ｑ Ｃｓの比で決り、
動作マージンとの関係でＣ５を４０ｆＦ以下にすること
はできなかった。本発明では、ビット線センスアンプが
電流増幅型であるため、セル容量が２０ｆＦ以下でも充
分に動作する。現在、４Ｍ以上の高集積化ｄＲＡＭでは
、４０ｆＦ以上の容量を確保するために、メモリセル製
造工程が複雑になり、これが歩留り低下やコストアップ
につながっている。この点本発明ではセル容量が小さく
てよいので、メモリセル製造工程を複雑にすること必要
がなく、ビット当りのコスト低下が図られる。
感度はビット線容ＨＣＢとセル容Ｑ Ｃｓの比で決り、
動作マージンとの関係でＣ５を４０ｆＦ以下にすること
はできなかった。本発明では、ビット線センスアンプが
電流増幅型であるため、セル容量が２０ｆＦ以下でも充
分に動作する。現在、４Ｍ以上の高集積化ｄＲＡＭでは
、４０ｆＦ以上の容量を確保するために、メモリセル製
造工程が複雑になり、これが歩留り低下やコストアップ
につながっている。この点本発明ではセル容量が小さく
てよいので、メモリセル製造工程を複雑にすること必要
がなく、ビット当りのコスト低下が図られる。
［発明の効果］
以−１ユ述べたように本発明によれば、ビット線センス
アンプ部にＢＩＣＭＯ３差動増幅器を導入することによ
り高速化を図ったｄＲＡＭを実現することができる。特
に本発明ではＢＩＣＭＯ３差動増幅器の導入に当り、マ
レチブレクスされたアドレス信号のうち先に入力される
ロウ・アドレス信号によりビット線選択を行い、カラム
・アドレス信号によりワード線選択を行なって、ビット
線に出力されたデータが直ちにＢＩＣＭＯ３差動増幅器
で増幅されて取出されるようにすることで、より一層の
高速動作を実現している。
アンプ部にＢＩＣＭＯ３差動増幅器を導入することによ
り高速化を図ったｄＲＡＭを実現することができる。特
に本発明ではＢＩＣＭＯ３差動増幅器の導入に当り、マ
レチブレクスされたアドレス信号のうち先に入力される
ロウ・アドレス信号によりビット線選択を行い、カラム
・アドレス信号によりワード線選択を行なって、ビット
線に出力されたデータが直ちにＢＩＣＭＯ３差動増幅器
で増幅されて取出されるようにすることで、より一層の
高速動作を実現している。
第１図は本発明の一実施例のｄＲＡＭの全体（、＋４成
を示すブロック図、第２図はその要部（１η成を示す等
（ｄｌｉ回路図、第３図はその動作タイミング図、第４
図は従来のｄ ＲＡ Ｍの全体）を成を示すブロック図
である。 １・・・メモリアレイ、２・・・センスアンプ、３・・
・ロウ・デコーダ、４・・・カラム・デコーダ、５・・
・カラム・アドレスφバッファ、６・・・ロウ◆アドレ
スΦバッファ、７，８・・・クロック・ジェネレータ、
９・・・リフレッシュ・カウンタ、１０・・・データイ
ン・バッファ、１・・・データアウト・バッファ、１２
・・・基板バイアスジェネレータ、２１・・・ＣＭＯＳ
フリップフロップ、２２・・・ＢＩＣＭＯ５差動増幅器
、２３１．２３２・・・Ｃ２ＭＯＳインバータ、ＭＣ・
・・メモリセル、ＤＣ・・・ダミーセル、ＢＬ、ＢＬ・
・・ビット線対、ＷＬ・・・ワード線、ＤＷＬ・・・ダ
ミーワード線。 出願人代理人 弁理士 鈴江武彦 １１ ロ
を示すブロック図、第２図はその要部（１η成を示す等
（ｄｌｉ回路図、第３図はその動作タイミング図、第４
図は従来のｄ ＲＡ Ｍの全体）を成を示すブロック図
である。 １・・・メモリアレイ、２・・・センスアンプ、３・・
・ロウ・デコーダ、４・・・カラム・デコーダ、５・・
・カラム・アドレスφバッファ、６・・・ロウ◆アドレ
スΦバッファ、７，８・・・クロック・ジェネレータ、
９・・・リフレッシュ・カウンタ、１０・・・データイ
ン・バッファ、１・・・データアウト・バッファ、１２
・・・基板バイアスジェネレータ、２１・・・ＣＭＯＳ
フリップフロップ、２２・・・ＢＩＣＭＯ５差動増幅器
、２３１．２３２・・・Ｃ２ＭＯＳインバータ、ＭＣ・
・・メモリセル、ＤＣ・・・ダミーセル、ＢＬ、ＢＬ・
・・ビット線対、ＷＬ・・・ワード線、ＤＷＬ・・・ダ
ミーワード線。 出願人代理人 弁理士 鈴江武彦 １１ ロ
Claims (3)
- （１）半導体基板にダイナミックランダムアクセスメモ
リセルが集積形成されアドレス信号がマルチプレクスさ
れて入力される半導体記憶装置において、ビット線セン
スアンプとして、バイポーラトランジスタをドライバ・
トランジスタとして構成された差動増幅器を用い、最初
に入力されるロウアドレス信号によりビット線選択が行
われ、次に入力されるカラムアドレス信号によりワード
線選択が行われるようにしたことを特徴とする半導体記
憶装置。 - （２）ビット線センスアンプは、バイポーラトランジス
タを用いた差動増幅器とＣＭＯＳフリップフロップを併
用した特許請求の範囲第１項記載の半導体記憶装置。 - （３）前記ダイナミックランダムアクセスメモリセルは
一個のＭＯＳトランジスタと一個のキャパシタにより構
成される特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61279931A JPS63133395A (ja) | 1986-11-25 | 1986-11-25 | 半導体記憶装置 |
| US07/118,009 US4831597A (en) | 1986-11-25 | 1987-11-09 | Dynamic random access semiconductor memory wherein the RAS and CAS strobes respectively select the bit line and word line pairs |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61279931A JPS63133395A (ja) | 1986-11-25 | 1986-11-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63133395A true JPS63133395A (ja) | 1988-06-06 |
Family
ID=17617907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61279931A Pending JPS63133395A (ja) | 1986-11-25 | 1986-11-25 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4831597A (ja) |
| JP (1) | JPS63133395A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2504137B2 (ja) * | 1988-09-27 | 1996-06-05 | 日本電気株式会社 | メモリ書き込みプロテクト回路 |
| US5142637A (en) * | 1988-11-29 | 1992-08-25 | Solbourne Computer, Inc. | Dynamic video RAM incorporating single clock random port control |
| USRE35680E (en) * | 1988-11-29 | 1997-12-02 | Matsushita Electric Industrial Co., Ltd. | Dynamic video RAM incorporating on chip vector/image mode line modification |
| JPH0778989B2 (ja) * | 1989-06-21 | 1995-08-23 | 株式会社東芝 | 半導体メモリ装置 |
| JP2504571B2 (ja) * | 1989-08-04 | 1996-06-05 | 富士通株式会社 | 半導体集積回路装置 |
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