JPS61165886A - ダイナミツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ダイナミック型ＲＡＭに関するもので、例
えば、カラム系選択回路がスタティック型回路により構
成されたものに利用して有効な技術に関するものである
。

〔背景波１馳 カラム系選択回路をスタティック型回路により構成し、
ワード線を選択状態にしたまま：リラムアドレス信号を
変化させてデータ線を切り換えることによって、上記リ
ード線に結合されたメモリセルの連続的な読み出し／書
き込み動作を行うようにしたダイナミック型ＲＡ　Ｍが
考えられる。

しかしながら、半導体基板上において形成されたダイナ
ミック型メモリセルにおいては、記憶用キャパシタに酊
積された電荷が、リーク電流等によって時間の経過とと
もに減少してしまう。したがって、常にメモリセルに正
確な情報を記憶させておくためには、メモリセルに記憶
されている情報を、その情報が失ｌフれる前に読み出し
て、これを増幅して再び同じメモリセルに書き込む動作
、いわゆるリフレッシュ動作を行う必要がある。

したがって、上記のような連続読み出し／書き込、？１
機間を設けても、リフレッシュ動作によつて上記連続動
作が中断される可能性が極めて大きくなる。特に、約１
Ｍビットのような大記憶容量を持つダイナミ’７り型Ｒ
ＡＭにあっては、上記連続アクセスのデータ量が多くな
るので、その途中にｄ・すりフレ７シ工動作を行うこと
が必要になつてしまう。

そこで、本願発明者等は、メモリアレイの相補データ線
とカラムスイッチ回路との間に、次のようなラッチ回路
を設けることを考えた。すなわち、相補データ線に伝送
デー）ＭＯＳＦＥＴを介してその入出力端子が結合され
るラッチ回路を設けて、このラッチ回路にメモリセルか
らの読み出し情報を取り込み、情報の取り込みが終了す
ると、上記伝送ゲートＭＯＳＦＥＴをオフ状態にしてメ
モリ７レイとラッチ回路を分離させるものである。これ
により、メモリアレイ側は、必要なタイミングで任意に
リフレッシュ動作を行うことができる。

一方、ラッチ回路側は、カラムスイッチ回路により選択
され、上記取り込んだ情報を連続的に出力させるもので
ある。しかし、ラッチ回路に供給した書き込みデータに
より、多数のメモリセルに同時書き込みを行う時、過大
なピーク電流が流れること、及びラッチ回路として比較
的大きなサイズのＭＯＳＦＥＴを用いる必要があるとい
う問題が生じる。

なお、ダイナミック型ＲＡＭに関し°ζは−１例えば１
９８３年７月１８イ寸の雑誌「日経エレクトロニクスｊ
第１６９頁ないし１９３頁参照。

（発明の目的〕 この発明の目的は、動作の安定、多機能化を図ったダイ
ナミック型ＲＡＭを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
このｒＩＡ細書の記述および添付図面から明らかになる
であろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
をＷｉ単に説明すれば、下記の通りである。

すなわち、ダイナミック型メモリセルがマトリックス配
置されて構成されたメモリアレイのデータ線の１６号を
所定のタイミング信号に従って結合されるラッチ回路を
設け、このラッチ回路の入出力端子と共通データ線との
間にカラムスイッチを配置し、ラッチ回路の保持清報を
メモリセルに書き込む時、は−”同時にセンスアンプを
動作させるようにするものである。

〔実施例〕

第１１１！ｌには、この発明に係るダイナミック型ＲＡ
Ｍの一実施例の回路図が示されている。

同図に示した実施例回路では、ＮチャンネルＭＯＳ　Ｆ
Ｅ　Ｔを代表とするｌ　Ｇ　Ｆ　Ｅ　Ｔ　（Ｉ　ｎ５ｕ
ｌａＬｅｄＧａｔｅ　Ｆｉｅｌｄ　　Ｅｆｆｅｃｔ　Ｔ
ｒａｎｓｉｓｔｏｒ　）を例にして説明する。同図の各
回路素子及び回路ブロックは、公知の半導体集積回路の
製造技術によって、特に制限されないが、１個の単結晶
シリコンのような半導体基板上に形成される。

１ビツトのメモリセルＭＣは、その代表として示されて
いるようにアドレス選択用ＦＡ　ＯＳ　Ｆ　Ｅ　ＴＱｍ
と、その一方の電極がＱｍに結合されその他方の電極が
回路の電源電圧レベルに維持される情報記憶キャパシタ
Ｃ３とがらな幻１．論理“１”。

“Ｏ”の情報はキャパシタＣｓに′ａ荷が有るか無いか
の形と対応して記憶される。

ｔ＋ｖ　報の読み出しは、ＭＯＳＦＥＴＱｍをオン状態
にしてキャパシタＣ３を共通のデータ線Ｄ　Ｌにつなぎ
、データ線ＤＬの電位がキャパシタＣｓに蓄積された！
荷量に応じてどのような変化が起きるかをセンスするこ
とによって行われる。

特に＊ＪＩａされないが、このような微少な信号を検出
するための基準としてダミーセルＤＣが設けられている
。このダミーセルＤＣは、そのキャパシタＣｄの容量値
がメモリセルＭＣのキャパシタＣｓのほぼ半分であるこ
とを除き、メモリセルＭＣと同じ製造条件、同じ設計定
数で作られている。

キャパシタＣｄは、アドレッシングに先立って発生され
たタイミング信号φｄを受け、キャパシ・りＣｄと回路
の接地点との間に配置されたＭ　ＯＳ　ＦＥＴＱｄ’　
によって電源電圧に充電される。上記のように、キャパ
シタＣｄは、キャパシタＣｓの約半分の容量値に設定さ
れているので、メモリセルＭＣかりのη６み出し信号の
ほぼ半分に等しい基準電圧を形成することになる。

同図においてＳＡは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号（七ノスア
ンプ制御信号２φρｂで決まるセンス期間に拡大するセ
ンスアンプてあり、１対の平行に配置された相補データ
線ＤＬ、ＤＬにその入出力ノードが結合されている。こ
のセンスアンプＳＡは、一対の交差結線され、モＭＯＳ
ＦＥＴＱ１゜Ｑ２を有し、これらの正帰還作用により、
相補データ線ＤＬ、ＤＬに現れた微少な信号を差動的に
増幅する。

相補データ線ＤＬ、ＤＬに結合されるメモリセルの数は
、検出精度を上げるため等しくされ、ＤＬ、ＤＬのそれ
ぞれに１　個ずつのダミーセルか結合されている。また
、各メモリセルＭＣは、１本のワード線ＷＬと相補デー
タ線対の一方との間に結合される。各ワード線ＷＬは双
方のデータ線対と交差し′ζいるので、ワード線Ｗ　Ｌ
に生じる雑音成分が静電結合によりデータ線にのっても
、その雑音成分が双方のデータ線対ＤＬ、ＤＬに等しく
現れ、差動型のセンスアンプＳＡによって相殺される。

上記アドレッシングにおいて、相補データ線対ＤＬ、Ｄ
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が選
択される。

上記のアドレッシングの際、一旦破壊されたかかったメ
モリセルＭＣの記憶情報は、このセンス動作によって得
られたハイレベル若しくはロウレベルの電位をそのまま
受は取ることによって回復する。しかしながら、前述の
ようにハイレベルがｍ源電圧Ｖｃｃに対して一定以上落
ち込むと、何回かの読み出し、再署込みを繰り返してい
るうちに論理°Ｏ”として読み取られるところの誤動作
が生じる。この誤動作を防ぐために設けられるのがアク
ティブリストア回路ＡＲである。このアクティブリスト
ア回路ＡＲは、タイミング信号φｒｓによりロウレベル
の信号に対して何ら影響を与えずハイレベルの信号にの
み選択的に７１１８’Ｎ＆圧Ｖ　ｃｃの電位にブースト
（昇圧）する働きがある。

同図において代表として示されているデータ線対ＤＬ、
Ｌ）Ｌは、タイミング信号φＬによって動作状態にされ
る伝送ゲートＭＯＳＦＥＴＱＩ　Ｏ。

Ｑｌｌを介してラッチ回路ＦＦの入出力端子に結合され
る。このラッチ回路Ｆ’　Ｆの入出力端子は、カラムス
イッチＣＷを構成するＭＯＳＦＥＴＱ３゜Ｑ４を介して
共通相補データ線対ＣＤＬ、ＣＤＬにｆｆ１ｆｆｌされ
る。他の代表として示されているデータ線対にも同様な
伝送ゲートＭＯＳＦＥＴＱｌ　２゜Ｑ１３とラッチ回路
ＦＦが設けられ、その入出力端子も同様ながラムスイッ
チＣＷを構成するＭＯＳＦＥＴＱ５．Ｑ６を介して共通
相補データ線対ＣＤＬ、ＣＤＬに接続される。この共通
相補データ線対ＣＤＬ、ＣＤＬは、データ人力バッファ
ＤＩＢの出力端子とメインアンプを含むデータ出力バッ
フ７ＤＯＢの入力端子に結合される。上記データ人力バ
ッファＤＩＢの入力端子は、書き込みデータが供給され
る外部端子Ｄｉｎに結合される。

上記データ出力バッファＤＯＢの出力端子は、読み出し
データを送出する外部端子ＤｏｕＬに結合される。

上記カラムスイッチＣＷを構成するＭＯＳＦＥＴＱ３．
Ｑ４及びＱ５．Ｑ６のゲートは共通接続され、後述する
カラムデコーダＣ−０ＣＲによって形成されたデータ線
選択信号が共通に供給される。

ロウデコーダ及びカラムデコーダＲ，Ｃ−ＤＣＲは、ロ
ウアドレスバッファ及びカラムアドレスバッファＲ，Ｃ
−ＡＤＨで形成された内部相補アドレス信号を受けて、
１本のワード線及びダミーワード線並びにカラムスイッ
チ選択信号を形成してメモリセル及びダミーセルのアド
レッシングを行つ、ロウアドレスバッファＲ−ＡＤＨは
、ロウアドレスストローブ信号ＲＡＳにより形成された
タイミング信号φａｒにより動作状態にされ、上記ロウ
アドレスストローブ信号ＲＡＳに同期して外部端子から
供給されたアドレス信号ＡＸＯ〜ＡＸｎを取込み、それ
を保持するとともにマルチプレクサＭＰＸを介してロウ
デコーダＲ−ＤＣＲに伝える。ロウデコーダＲ−ＤＣＲ
は、上記伝えられたアドレス信号をデコードしてワード
線選択タイミング信号φＸにより所定のワード線及びダ
ミー＋＋ワード線選択動作を行う。

一方、カラムアドレスバッファＣ−ＡＤＢは、カラムア
ドレスストローブ信号ＣＡＳにより形成されたタイミン
グ信号φａｃにより動作状態にされ、特に制限されない
が、スタティック型回路により構成される。これにより
、カラムアドレスストローブ信号ＣＡＳに同期して外部
端子から供給されたアドレス信号ＡＹＯ〜ＡＹｎに応答
して内部相補アドレス信号を形成する。この内部相補ア
ドレス信号は、特に制限されないが、上記同様にスタテ
ィック型回路により構成されたカラムデコーダＣ−ＤＣ
Ｈに伝えられる。カラムデコーダＣ−ＤＣＲは、上記伝
えられたアドレス信号をデコードしてデータ線選択タイ
ミング信号φｙによりデータ線の選択動作を行う、した
がって、上記ロウアドレスストローブ信号ξτ：をロウ
レベルの状態にして、アドレス信号を変化させると、上
記アドレスバッファＣ−ＡＤＢとアドレス信号−、５Ｆ
’　Ｃ−０ＣＲが応答して、カラムスイッチの切り換え
を行う。

タイミング制御回路ＴＣは、外部端子を通して供給され
たロウアドレスストローブ信号ＲＡＳ。

カラムアドレスストローブ信号ＣＡＳ、ライトイネーブ
ル信号ＷＥを受けて、上記各種内部タイミング信号を形
成する。なお、この実施例では後述するようなカラム系
の同時書き込みを実現するため、特に制限されないが、
カラムライト信号ｃｗが新たに設けられる。

自動リフレッシュ制御回路ＲＥＦＣは、内蔵のりフレフ
シエアドレスカウンタとタイマー回路を含んでおり、リ
フレッシュ制御信号ＲＥＦに応答して、２通りのリフレ
ッシュ動作を実現する。すなわち、リフレッシュ制御信
号ＲＥＦを一定の短い時間だけロウレベルにすると、そ
の毎にリフレフシェアドレス信号の歩進させて上記マル
チプレクサＭＰＸを介してアドレスデコーダＲ−ＤＣＲ
に伝えてオートリフレッシュ動作を行う、また、リフレ
ッシュ制御信号ＲＥＦをロウレベルにし続けると、内蔵
のタイマー回路がこれに応答して、一定の周期でリフレ
ッシュアドレス信号の歩進させて上記マルチプレクサＭ
ＰＸを介してアドレスデコーダＲ−ＤＣＨに伝えてセル
フリフレッシュ動作を行う、このような自動リフレッシ
ュ動作と動作は、例えばｒ電子技術１誌のＶｏ１２３、
胤３のｐｐ３ｏ〜３３により公知であるので、その詳細
な説明を省略する。

次に、第２図に示したタイミング図に従ってζ書き込み
動作の一例を説明する。

カラムライト信号ＣＷをロウレベルに変化させる。ロウ
アドレスストローブ信号ＲＡＳがハイレベルからロウレ
ベルに変化すると、タイミング制御回路ＴＣは、タイミ
ング信号φａｒ　（図示せず）を発生させる。ロウアド
レスバッファＲ−ＡＤＢは、上記タイミング信号φａｒ
により外部端子から供給されたアドレス信号をロウアド
レスＨ号Ｘ　１として取り込み、それを保持する。上記
のようにカラムライト信号ＣＷがロウレベルなら、上記
取り込まれたアドレス信号のロウデコーダＲ−ＤＣＲへ
の供給が禁止される。したがって、この時点ではメモリ
セルの選択動作は行われない。また、伝送デー）ＭＯＳ
ＦＥＴＱＩ　Ｏ，Ｑｌ　１等を制御するタイミング信号
φＬはロウレベルのままにされる。

次に、カラムアドレスストローブ信号ＣＡＳがハイレベ
ルからロウレベルに変化すると、上記タイミング制御回
路ＴＣは、タイミング信号φａｃ　（図示せず）を発生
させる。カラムアドレスバッファＣ−ＡＤＢは、上記タ
イミング信号φａｃにより外部端子から供給されたアド
レス（８号をカラムアドレス信号として取り込む。この
アドレスデコーダＣ−ＡＤＢは、上述のようにスタティ
ック型回路により構成されているので、上記カラムアド
レスストローブ信号ＣＡＳが口うレベルであり続ける間
、上記タイミング信号φａｃによって動作状態とされる
。したがって、外部端子のアドレス信号がＹ１〜Ｙｎの
ように切り替わると直ちにこれに応答して、内部相補ア
ドレス信号を形成してカラムデコーダＣ−ＤＣＨに供給
する。

カラムデコーダＣ−ＤＣＲは、カラムアドレスバッファ
Ｃ−ＡＤＢから供給されたアドレス信号（Ｙｌ〜Ｙｎ）
をデコードして、データ線の選択信号を形成し°Ｃカラ
ムスイッチ回ｖＩＩｃｗのＭＯＳＦＥＴを選択的に動作
する。これにより、ラッチ回路と共通データ線ＣＤＬ、
ＣＤＬ、が選択的に結合される。ライトイネーブル信号
ＷＥのロウレベルにより、タイミング信号φｒｗ　（図
示せず）が形成されてデータ人力バッファＤＩＢは動作
状態にされるので、外部端子Ｄｉｎから供給された書き
込みデータは、次々に選択されたラッチ回路に取り込ま
れる（図示せず）。

このような連続的な書き込みデータの入力動作期間にお
いて、リフレッシュ制御信号ＲＥＦを一定期間にロウレ
ベルにするオートリフレッシュ動作を行わせると、その
ロウレベル毎に歩進されるリフレッシエアドレス信号が
マルチプレクサＭＰＸを介してアドレスデコーダＲ−Ｄ
ＣＲに供給され、メモリセルの選択動作が行われる。そ
して、センスアンプのタイミング信号φｐａｌ　とφｐ
ａ２が形成されることによって、リフレッシュ動作か実
現される。

そして、必要な数のデータをそれぞれラッチ回路に入力
した後、ライトイネーブル信号ＷＥをハイレベルにする
と、これに同期して上記既に取り込んだアドレス信号ｘ
１により、ワード線の選択動作が行われる。また、上記
ライトイネーブル信号ｆπｂハイレベルにより、タイミ
ング信号φＬをハイレベルにして、伝送ゲートＭＯＳＦ
ＥＴＱ１０、Ｑｌｌ等をオン状態にするとともに、セン
スアンプの動作タイミング信号φｐａｌとφｐａ２とを
発生される。これによって、相補データ線ＤＬ。

ＤＬに現れたラッチ回路ＦＦの保持情報に従った信号の
レベル差をセンスアンプＳＡの動作によって増幅し、そ
れがメモリセルに一斉に書き込まれる。すなわち、読み
出し動作とばり同じ形態でメモリセルの記憶情報が一斉
に書き替えられる。この書き込み動作では、センスアン
プＳＡの増幅動作を利用するものであるので、ラッチ回
路ＦＦのＭ　ＯＳ　ＦＥＴを小さくできるとともに、相
補データ線のロウレベルをハイレベルに引き上げるよう
な従来の書き込み動作と異なり、読み出し動作のはｙ同
じ電流によってワード線方向の全メモリセルの書き替え
を行うことができる。

なお、書き替えを行わないメモリセルがある場合、上記
の一斉書き込み動作では、カラム選択動作が行われなか
ったラッチ回路ＦＦに記憶された前の動作サイクルでの
情報か書き込まれるという不都合が生じる。そこで、ロ
ウアドレス信号Ｘ１の供給によってワード線の選択動作
及びセンスアンプＳＡを一旦動作させるとともに、上記
タイミング信号φＬを一時的にハイレヘルにしてメモリ
セルの記憶情報をラッチ回路ＦＦに取り込むようにする
ことが望ましい、これにより、カラム選択動作が行われ
なかったメモリセルには、上記ラッチ回路ＦＦにより同
じ情報が書き込まれる。

次に、第３図に示したタイミング図に従って、読み出し
動作の一例を説明する。

カラムライト信号ＣＷをハイレベルのままとして、ロウ
アドレスストローブ信号ＲＡＳをハイレベルからロウレ
ベルに変化させると、タイミング制御回路ＴＣは、タイ
ミング信号φａｒ　（図示せず）を発生させる。ロウア
ドレスバッファＲ−ＡＤＢは、上記タイミング信号φａ
ｒにより外部端子から供給されたアドレス信号をロウア
ドレス信号Ｘ１として取り込み、それを保持する。上記
のようにカラムライト信号ＣＷがハイレベルなら、上記
取り込まれたアドレス信号のロウデコーダＲ−ＤＣＲに
供給される。これにより、ワード線とダミーワード線の
選択動作が行われる。そして、タイミング信号φｐａｌ
＋φｐａ２により、センスアンプＳＡが動作し、相補デ
ータ線ＤＬ、ＤＬには選択されたメモリセルの読み出し
増幅信号が現れる。この信号は、タイミング信号φＬの
ハイレベルによって動作する伝送ゲートＭＯＳＦＥＴＱ
ＩＯ，Ｑ１１等を介して；それぞれラッチ回路ＦＦに取
り込まれる。この後、タイミング信号φＬはロウレベル
にされ、伝送デー）ＭＯＳＦＥＴＱＩＯ，ＱＩｌｌはオ
フ状態にされ、メモリアレイとラッチ回路が分離される
。この状態で、必要ならリフレッシュ制御信号ＲＥＦに
より、上記第２図に示したのと同様にオートリフレッシ
ュ（又はセルフリフレッシュ）動作を行う。

カラムアドレスストローブ信号ＣＡＳをロウレベルにし
て、アドレスバッファＣ−ＡＤＢとアドレスデコーダＣ
−ＤＣＲとを動作状態にして、カラムアドレス信号Ｙｌ
−ｗＹｎを順次切り換えて供給すると、それに従ってラ
ッチ回路ＦＦの選択動作が行われて共通データ線ＣＤＬ
、ＣＤＬに保持情報が現れる。読み出し動作の時にはラ
イトイネーブル（ｔ１号ＷＥのハイレベルによってデー
タ出カバソファＤＯＢが動作状態にされるので、上記共
通データ線ＣＤＬ、ＣＤＬの読み出しデータは外部端子
Ｄｏｕｔから順次送出される（図示せず）。

なお、１ビツトの単位での読み出しは、アドレス信号Ｙ
ｌを供給して、その読み出しを行った後アドレスストロ
ーブ信号ＲＡＳとＣＡＳとがハイレベルにされることに
よってチップ非選択状態にされる。また、１ビツトの単
位での書き込みは、上記カラムライト信号ＣＷがハイレ
ベルにして、ライトイネーブル信号ＷＥのロウレベルに
より行われる。

〔効　果〕

（１）メモリアレイのデータ線に読み出された記憶情報
をラッチ回路に取り込んでラッチ回路とデータ線との間
を電気的に分離するとともに、ラッチ回路と共通データ
線との間をカラムスイッチによりそれぞれ接続させるこ
とにより、カラムアドレスの切り換えによる連続読み出
し動作又は暑き込みデータの連続入力動作において、メ
モリアレイ側のリフレッシュを行うことができるという
効果が得られる。

（２）上記ラッチ回路による書き込み動作において、そ
れと同期してセンスアンプを動作状態にさせることによ
り、少ない電流によって一斉書き込みを行うことができ
るという効果が得られる。すなわち、従来の反転書き込
み動作のように、ロウレベルのデータ線をハイレベルに
持ち上げるような大きな電流を必要としない。

（３）上記（２）により、ラッチ回路の出力に従った相
補データ線のレベルをセンスアンプが）１％Ｉするので
、読み出し動作とはソ°同じ程度の電流しか流れない。

これにより、電源線のノイズレベルの低減が図られ、結
果として動作の安定化を実現することができ・ｂという
効果が得られる。

（４）上記（２）により、ラッチ回路は大きな電流供給
能力を持つ必要がない、したがって、ラッチ回路を構成
するＭＯＳＦＥＴのサイズの小型化が図られ、高集積化
と低消費電力化を実現できるという効果が得られる。

（５）上記（１）により、リフレッシュ動作と連続読み
出し／書き込みデータ入力とを並行し°ζ行うことがで
きるから、ＣＲＴ　（陰極線管）ディスプレイ装置等に
用いられる文字データ又は画素データを保持するリフレ
ッシュメモリ　（ビディオＲＡＭ）に利用できるという
効果が得られる。すなわち、リフレッシュメモリにあっ
ては、ＣＲＴのラスクスキャンタイミングに同期してそ
の読み出しを行う必要があり、あるいは表示データの変
更を高速に行うためには、メモリセルのリフレッシュに
よってその動作が中断されてはならないからである。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、上記ラッチ回
路は、ＣＭＯ３（ＮチャンネルＭＯＳ　Ｆ　ＥＴとＰチ
ャンネルＭＯＳＦＥＴとで構成された相補型ＭＯＳ）イ
ンバータ回路の入力と出力とを交差結合させたＣＭＯＳ
フリップフロップ回路等、種々の実施形態を採ることが
できる。また、第２図に示したタイミング図において、
ロウアドレスストローブ信号ＲＡＳをアドレス信号Ｙｎ
を供給した後にロウレベルにして、アト【／大信号Ｘ１
を供給するものであっＣもよい。

この場合には、カラムライト信号ＣＷを設ける必要がな
い、また、ライトイネーブル信号ＷＥを電源電圧ＶＣＣ
より高いレベルにした場合、第２図に示したような書き
込みデータの連続入力と一斉百き込みを行うよ・５にす
るものであっζもよい。このように、動作モードを指示
する外部制御信号の人力方式は種々の実施形態を採るこ
とができる。

また、ダイナミック型ＲＡＭを構成する周辺回路は、す
べてｃｈｔｏｓスタティック型回路により構成し、それ
ぞれ独立した外部端子からアドレス信号を供給し、この
アドレス信号の変化を検出して内部回路の動作に必要な
一連のタイミング信号を発生させる内部同期式のもの、
あるいは上記カラム系の回路のダイナミック型回路によ
り構成し、カラムアドレスストローブ信号ＣＡＳを１つ
の動作毎にハイレベルにして、上記連続読み出し動作又
は書き込みデータの連続入力を行うようにするものであ
ってもよい。

〔利用分野〕

この発明は、ダイナミック型ＲＡＭに広く利用すること
ができるものである。

【図面の簡単な説明】

第１図は、この発明に係るダイナミック型ＲＡＭの一実
施例を示す回路図、 第２図は、動作の一例を示すタイミング図、第３図は、
その動作の他の一例を示すタイミング図である。 ＭＡＲＹ・・メモリアレイ、ＭＣ・・メモリセル、ＤＣ
・・ダミーセル、ＣＷ・・カラムスイッチ、ＳＡ・・セ
ンスアンプ、ＡＲ・・アクティブリストア回路、Ｒ，Ｃ
−ＤＣＲ・・ロウ／カラムデコーダ、Ｒ，Ｃ−ＡＤＢ・
・ロウ／カラムアドレスバッファ、ＤＯＢ・・データ出
力パフファ、ＤＩＢ・・データ人力バッファ、ＴＣ・・
タイミング制御回路、ＦＦ・・ラッチ回路、ＲＥＦＣ・
・自動リフレッシュ制御回路、

Claims (1)

1. 【特許請求の範囲】 １、ダイナミック型メモリセルがマトリックス配置され
   て構成されたメモリアレイと、このメモリアレイの相補
   データ線にその入出力ノードが結合され、所定のタイミ
   ング信号によって動作状態にされるセンスアンプと、上
   記メモリアレイの相補データ線に所定のタイミング信号
   によって動作状態にされる一対の伝送ゲートＭＯＳＦＥ
   Ｔを介してその入出力端子が結合されるラッチ回路と、
   このラッチ回路の入出力端子と共通データ線との間に設
   けられたカラムスイッチとを含み、上記伝送ゲートＭＯ
   ＳＦＥＴをオフ状態にして、ラッチ回路に対してカラム
   系アドレス信号の切り換えによりデータの授受を行う動
   作モードと、上記所定のタイミング信号によって一対の
   伝送ゲートＭＯＳＦＥＴをオン状態にしてラッチ回路の
   保持情報をメモリセルに書き込む時とほゞ同時にセンス
   アンプＳを動作状態にさせる動作モードを設けたことを
   特徴とするダイナミック型ＲＡＭ。 ２、上記伝送ゲートＭＯＳＦＥＴをオフ状態にしてラッ
   チ回路に対するデータの授受を行う動作モードの時に、
   これと並行して内蔵の自動リフレッシュ回路によるリフ
   レッシュ動作が行われるものであることを特徴とする特
   許請求の範囲第１項記載のダイナミック型ＲＡＭ。