JPH0785358B2

JPH0785358B2 - 半導体記憶装置

Info

Publication number: JPH0785358B2
Application number: JP59264466A
Authority: JP
Inventors: 隆夫渡部; 五郎橘川; 陵一堀; 紀之本間; 邦彦山口; 清男伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-12-17
Filing date: 1984-12-17
Publication date: 1995-09-13
Anticipated expiration: 2010-09-13
Also published as: JPS61142594A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、大容量ダイナミック型半導体記憶装置に関
し、特に高速の動作速度を実現しようとするものであ
る。

〔発明の背景〕

半導体記憶装置において高速性と大容量化を実現するた
めにメモリセルを絶縁ゲート型電界効果トランジスタ
（以下ではMISトランジスタと記載する。）により構成
し、記憶セルと信号の授受を行なう周辺回路はパイポー
ラトランジスタを含んで構成したものとして特開昭55-1
29994号公報、特開昭56-58193号公報、特開昭57-23356
4、特開昭59-75487号公報に示されたものが挙げられ
る。このうち、特開昭55-129994号公報、特開昭56-5819
3号公報、特開昭57-233564に示された発明によれば、ス
タテイツク型半導体記憶装置において大容量と高速動作
が実現できる。

しかし、スタテイツク型半導体記憶装置では、記憶情報
を保持するためメモリセルをフリツプフロツプで構成す
る。すなわちメモリセルをMISトランジスタで構成して
も例えば第１図に示したように各セルに４個のMIDトラ
ンジスタを必要とする。このためメモリセルの占有面積
が大きく、大容量化が図りにくい。

一方、特開昭59-75487号公報には、メモリセルをビット
線とワード線間にドレイン・ソースが接続されたMISト
ランジスタで構成したテーパ・アイソレーテツド型ダイ
ナミックRAM等のワード線駆動回路に大電流を流す必要
のある半導体記憶装置において、バイポーラトランジス
タからなる駆動回路を用いる事により、大容量化と高速
動作が実現できることが述べられている。上記テーパア
イソレーテツド型ダイナミックRAMのメモリセルは、１
個のMISトランジスタで構成されているため、上記スタ
テイツクRAMに比べると大容量化の点では有利である。

しかし、高速性を保つたまま大容量化をさらに進める
と、上記ワード線駆動回路に流れる電流が増大するので
高信頼性を保つため該ワード線駆動回路に用いるバイポ
ーラトランジスタを大きな寸法にしなくてはならなくな
り、チツプ面積の増大を招いてしまう。したがつて大容
量化の利点が損なわれる。

〔発明の目的〕

本発明は、ダイナミックメモリの高速な読み出しができ
る半導体記憶装置を提供することにある。

〔発明の概要〕

本発明は、第５図を参照して説明すれば、情報を記憶す
るダイナミックメモリセル２と、上記ダイナミックメモ
リセル２をアクセスするためのワード線W₀と、上記ダイ
ナミックメモリセル２に記憶された情報を伝達するデー
タ線D₀と、上記データ線D₀に接続され、上記ダイナミッ
クメモリセル２から読み出された情報を上記ダイナミッ
クメモリセルに再書き込みするための再書き込みアンプ
SA1と、上記データ線D₀に読み出した上記ダイナミック
メモリセル２からの上記情報をセンスするための読み出
しプリアンプSA2と、上記読み出しプリアンプSA2の出力
に接続された共通データ線とを具備してなり、上記読
み出しプリアンプSA2は、そのゲートが上記データ線に
接続され、そのドレインまたはソースが上記共通データ
線に接続されたMOSトランジスタQ21を含んでなり、上記
共通データ線への情報の読み出しに際して、上記読み
出しプリアンプSA2が上記再書き込みアンプSA1より先に
活性化されることを特徴とするものである。

〔発明の実施例〕

以下、本発明の一実施例を図面を参照して説明する。

第２図は、メモリセルにMISトランジスタで構成したダ
イナミック型メモリセルを用いて大容量化を図り、該メ
モリセルとの間で信号の授受を行なう周辺回路にバイポ
ーラトランジスタを含んで構成して高速化を実現した本
発明によるＮビットダイナミック型半導体記憶装置の１
実施例のブロツク図である。６はメモリセルアレーを示
す。該メモリセルアレー６には、ｉ本のワード線Ｗとｊ
本のデータ線Ｄが交差配列され、該ワード線とデータ線
の交点のうちＮ個にメモリセルＣが配置されている。ア
ドレスバツフア回路5X,5Yには各々アドレス入力X₀〜
X_n，Y₀〜Y_mが入力され、その出力が、デコーダ・ドライ
バ回路8X,8Yに伝達される。該デコーダ・ドライバ回路8
X,8Yのうち8Xによりワード線が、8Yにより書き込み・読
み出し回路７が駆動されメモリセルアレー６内の選択さ
れたメモリセルＣへの情報の書き込みあるいは該メモリ
セルＣからの情報の読み出しを行なう。９は書き込み・
読み出し制御回路で、該回路９は、チツプセレクト信号
▲▼、書き込み動作制御信号▲▼、入力信号DI
によつて前述デコーダ・ドライバ回路8X,8Y、書き込み
・読み出し回路７、出力回路10を制御する。該出力回路
10は、前記書き込み・読み出し回路７により読み出され
た情報を外部へ出力するための回路である。なお上記書
き込み・読み出し回路７は、後述するように、その一部
を、デコーダ・ドライバ回路8Yと反対側のメモリセルア
レー６の端に配置して、デコーダ・ドライバ回路8Yから
の制御信号をメモリセルアレー６の上を通して制御する
こともできる。第２図においては、Ｘ系のアドレス入力
X₀〜X_nと、Ｙ系のアドレス入力Y₀〜Y_mとを別々に入力端
子より入力しているが、これらの入力端子を共用とし時
間差を設けて入力する方式、いわゆる‘アドレスマルチ
プレツクス方式’を採用することもできる。又、以下の
実施例では、外部インタフエイスは、エミツタ結合ロジ
ツク（以下ではECLと記す。）レベルとするが、本発明
はトランジスタトランジスタロジツク（以下ではTTLと
記す。）にも応用できる。なお、以下に示す実施例で
は、メモリセルＣとして第３図に、示す１個のMISトラ
ンジスタを用いたダイナミック型メモリセルを用いる
が、本発明は、該メモリセルを用いる事に限定されるも
のではなく、例えば第４図に示す３個のMISトランジス
タを用いたメモリセル等、ワード線がMISトランジスタ
のゲートに接続されたダイナミック型メモリセルに対し
ても実施できる。これらのメモリセルは、従来より、周
辺回路を含めてMISトランジスタで構成したダイナミッ
ク型半導体記憶装置に用いられてきたもので、大容量メ
モリーの将来、テレビジヨン学会誌、33 pp.466-473、
６（1979）、あるいは伊藤・角南：高集積ダイナミツク
RAM実現の基礎となるメモリセルの設計、日経エレクト
ロニクス、pp.169-193（1983）に詳細がある。なお、第
３図、第４図のメモリセルは、ＰチヤンネルMISトラン
ジスタを用いて構成することもできる。

以下では、上記各回路のうち、書き込み・読み出し回路
７および出力回路10につき具体的に説明する。なお、デ
コーダ・ドライバ回路8Xに用いてワード線を駆動するの
に効果的なバイポーラトランジスタを含む回路について
は、‘駆動回路’と称する筆者らによる先願の特許願に
実施例がある。

まず第５図、第６図に示したセンス回路11と上記出力回
路10につき説明する。該センス回路11は、後述する書き
込み回路12と合わせて前記書き込み・読み出し回路７を
構成する回路で、情報の読み出し動作と後述する再書き
込み動作を行なう。該センス回路11は前記メモリセルア
レー６中の一対のデータ線D,毎に設置されるサブセン
ンス回路11Sにより構成されている。該サブセンス回路1
1SにおいてHPはプリチヤージ回路、SA1は第１の差動増
巾器、SA2は第２の差動増巾器である該サブセンス回路1
1Sの出力は、抵抗R3,R4を通して接地された出力線O,
を通してバイポーラトランジスタを含む出力回路10に伝
達される。出力回路10の構成例を第６図に示す。なお、
第１の差動増巾器SA1におけるＮチヤンネルMISトランジ
スタQ17,Q19は従来、センスアツプと称するもので、Ｐ
チヤンネルMISトランジスタQ16,Q18は従来、アクテイブ
リストア回路と称するものであるが、これらは一種の増
巾器なのでここでは総称して第１の差動増巾器SA1と称
する。

次に、第５図、第６図に示した上記センス回路11ならび
に出力回路10による読み出し動作を第７図を用いて説明
する。読み出し動作を始めるにあたり、第１の差動増巾
器SA1に接続された充電線Ｈならびに放電線Ｌの電位をM
ISトランジスタQ16〜Q19がオフする電位たとえば1/2V_EE
に設定して該第１の差動増巾器SA1をオフし、プリチヤ
ージ信号φ_Pを高レベルに設定してプリチヤージ回路HP
を起動しておく。この結果プリチヤージ信号φ_Pによ
り、ＮチヤンネルMISトランジスタQ11,Q12,Q13が導通
し、D₀，₀あるいはD₁，₁等のデータ線対は短絡され
るとともにプリチヤージ電圧V_Hに電位が設定される。該
プリチヤージ電圧V_Hは、負電源V_EEの電圧の約半分に値
にしておく。チツプセレクト信号▲▼が低レベルと
なり読み出し動作が始まると該チツプセレクオト信号▲
▼を検出してプリチヤージ信号φ_Pを立ち下げプリ
チヤージ回路HPをオフし、前記アドレス信号X₀〜X_n，Y₀
〜Y_mによつて選択されたワード線W₀とＹ選択信号φ_Y0を
高レベルに遷移させる。このとき第５図に示されていな
い非選択のワード線ならびに非選択のデータ線対D₁ ₁
等のＹ選択信号φ_Y1等は低レベルに設定する。ワード線
W₀の電位が高レベルとなると、W₀に接続されたすべての
メモリセル２（第３図）のMISトランジスタQ8が導通
し、容量C_Sと該メモリセル２の接続されたデータ線との
間に電荷が流れて該データ線電位がわずかに変動する。
データ線対D₀，₀に注目すると上記の結果、データ線D
₀の電位が変動し、データ線₀の電位は前記プリチヤー
ジ電圧V_Hのまま変化しない。例えばデータ線D₀とワード
線W₀とに接続されたメモリセルの容量C_Sに高レベルの電
位（0V）が蓄えられていたとすると第７図の実線で示し
たように該データ線D₀の電位は、₀の電位よりわずか
に高くなる。その結果抵抗R4を通して前記第２の差動増
巾器SA2のMISトランジスタQ21を流れる電流が、抵抗R3
を通してMISトランジスタQ22に流れる電流より多くな
り、出力線の電位は、出力線０の電位より低レベルに
遷移する。このときデータ線対D₀，₀以外の非選択デ
ータ線対に接続された第２の差動増巾器SA2は、φ_Y1等
のＹ選択信号が低レベルにあるため動作しない。出力線
O,に生じた電位差は、第６図に示した出力回路10に伝
達され、バイポーラトランジスタQ50,Q51のベースに電
位差が生じる。出力線O,の電位は、バイポーラトラン
ジスタQ50、ダイオードQD1、ならびにバイポーラトラン
ジスタQ51、ダイオードQD2によりそれぞれベースエミツ
タ間順方向電圧V_BEの２倍、約1.6V下がつてバイポーラ
トランジスタQ52,Q53のベースに印加される。ここでは
出力線Ｏの電位が出力線より高いため、バイポーラト
ランジスタQ52がオンし、バイポーラトランジスタQ53が
オフする。このため、定電流源I₃による電流は主にバイ
ポーラトランジスタQ52を通して流れ、バイポーラトラ
ンジスタQ54のベース電位が上昇し、出力DOに高レベル
が出力される。該出力回路10においてバイポーラトラン
ジスタQ50,Q51、ダイオードQD1,QD2により出力線電位を
下げたのは、バイポーラトランジスタQ52,Q53の飽和を
防ぐためである。又、これらバイポーラトランジスタQ5
0,Q51、によつて、配線26,27の容量は、第２の差動増巾
器SA2の負荷としてはおよそ該バイポーラトランジスタ
の直流電流増巾率h_FE分の一に軽減される。この事は高
速化を促進するとともにレイアウトの自由度を増す。な
お、上記出力回路10において出力線O,の電位差の検出
はバイポーラトランジスタQ52,Q53によつて行なわれ
る。このため、出力線O,に生ずる電位差を数10mVとい
う小さな電位差のうちより検出し出力できる。又、出力
トランジスタQ54にバイポーラトランジスタを用いたこ
とにより、大きな駆動能力を容易に得ることができる。
以上の読み出し動作の説明では、出力DOに高レベルが出
力される。いわゆる“１読み出し”について説明した
が、第７図に破線で示した出力DOに低レベルが出力され
る“０読み出し”についても同様である。該出力回路10
を多少変更する事により、第２図の制限信号発生回路９
の信号を用いて待機時あるいは、後述する書き込み動作
時に出力DOの電位を制御することも可能である。さら
に、データ線毎に、いわゆるダミーセルを設け、ワード
線が立ち上る時のデータ線とのカツプリングによる雑音
を低減したり“０読み出し”と“１読み出し”の信号量
を等しくしたりできることはもちろんである。又、プリ
チヤージ回路HPは、プリチヤージ信号φ_P、プリチヤー
ジ電圧V_Hを適当に設定することによりＰチヤンネルMIS
トランジスタで構成することも可能である。ところで、
本実施例では、メモリセルに第３図の２を用いた。この
ようなメモリセルにおいては、よく知られているよう
に、読み出し動作時に再書き込み動作が必要となる。つ
まり前記読み出し動作では、ワード線電位が高レベルに
遷移すると、該ワード線に接続されたすべてのメモリセ
ルにおいてメモリセル容量C_Sと、データ線の間が短絡さ
れ、該メモリセル容量C_Sの電位が変化する。このため、
記憶情報を保持するには、メモリセル容量C_Sの電位を回
復する必要がある。それには、全てのデータ線対につい
てデータ線対に生じた微小電位差を増巾し、高電位側の
データ線電位を0Vに、低電位側のデータ線電位をV_EEに
遷移して該データ線に短絡されたメモリセル容量C_Sの電
位を回復すればよい。本実施例では、第１の差動増巾器
SA1により、上記再書き込み動作を行なう。すなわち、
第７図において、データ線対に微小な電位差が生じたの
ち、駆動回路15,16により第１の差動増巾器SA1に接続さ
れている充電線Ｈを0Vに、放電線ＬをV_EEに駆動する。
このとき、フリツプフロツプを成す１対のＰチヤンネル
MISトランジスタQ16,Q18のうち、ゲートが低電位側のデ
ータ線に接続されたＰチヤンネルMISトランジスタの相
互コンダクタンスg_mは、ゲートが高電位側のデータ線に
接続されたＰチヤンネルMISトランジスタの相互コンダ
クタンスg_mより大きく、又、フリツプフロツプを成す１
対のＮチヤンネルMISトランジスタQ17,Q19のうち、ゲー
トが高電位側のデータ線に接続されたＮチヤンネルMIS
トランジスタの相互コンダクタンスg_mは、ゲートが低電
位側のデータ線に接続されたＮチヤンネルMISトランジ
スタの相互コンダクタンスg_mより大きい。したがつて高
電位側のデータ線には、充電線Ｈより電流が流れ込み、
低電位側のデータ線からは、放電線Ｌを通して電流が流
れ出す。その結果データ線対に生じた微小な電位差は増
巾され、上記相互コンダクタンスの差は増大して高電位
側のデータ線電位は0Vに、低電位側のデータ線電位はV
_EEまで達して前記再書き込み動作が成される。上記第１
の差動増巾器SA1は、MISトランジスタで構成したため占
有面積が小さく、データ線対の間に容易にレイアウトす
ることができる。又、ＰチヤンネルMISトランジスタQ1
6,Q18によりデータ線を充電し、ＮチヤンネルMISトラン
ジスタQ17,Q19によりデータ線を放電するので、データ
線の電位をMISトランジスタのしきい電圧に依らずに電
源電圧いつぱいに増巾できる。このためメモリセル容量
C_Sに再書き込みするレベルが高くなり、α線によるソフ
トエラーにも強くなる。ところで、上記再書き込み動作
の終了時には、データ線対のうち片方の電位は0Vになる
ため非選択のデータ線に接続されたMISトランジスタのQ
21あるいはQ22ゲートと出力線に接続された接点には、
第２の差動増巾器SA2の設計によつては、これらのMISト
ランジスタのしきい電圧V_TH以上の電圧のかかる場合が
ある。その場合には、出力線O,の容量が増して読み出
し動作に悪影響の出ることもあり得る。そのときには、
出力線O,の電位がMISトランジスタQ21,Q22のしきい電
圧V_TH以上に下がらないように抵抗R3,R4、第２差動増巾
器SA2を設計すればよい。

以上のように、本実施例においては、データ線対毎に差
動増巾器を２つ設けて、第１の差動増巾器SA1により再
書き込み動作を行ない、第２の差動増巾器SA2により出
力線O,を通して出力回路10へ情報を読み出す。出力回
路10は、前記したように出力線O,へ読み出された電位
差をバイポーラトランジスタにより高感度でかつ高速に
検出し出力できる。したがつて、再書き込み表示の第１
の差動増巾器SA1が動作する以前に第２の差動増巾器SA2
を介して出力DOを得ることが可能である。なお、第５図
に示したように、第２の差動増巾器SA2では、データ線
対をMISトランジスタQ21とQ22のゲートに接続している
ので、データ線を通して該第２の差動増巾器SA2に電流
が流れない。このため、第１の差動増巾器SA1が起動す
る以前に第２の差動増巾器SA2を起動してもデータ線電
位が変動せず、第１の差動増巾器SA1の誤動作を招くお
それはない。さらに、ワード線を高レベルとしたまま第
２の差動増巾器を起動するφ_Y0，φ_Y1等Ｙ選択信号を切
り換えると、出力線O,には、新しく起動された第２の
差動増巾器につながるデータ線対から情報が読み出され
る。したがつてワード線を高レベルとしたまま、Ｙ選択
信号を切り換えることにより、該ワード線に接続された
メモリセルの情報を続けて読み出すことができる。すな
わちよく知られているページモード動作やスタテイツク
カラムモードの動作が可能となる。これらの動作につい
ては、馬場・望月・宮坂：メモリ・システムを容易に高
速化できるスタテイツク・コラム方式64KダイナミツクR
AM、日経エレクトロニクス、pp.153-175、９（1983）に
詳細がある。

ところで、前記したように第６図に示した出力回路10
は、第２の差動増巾器SA2により出力線O,に生じた電
位差が、数10mVに達すれば動作する。しかし、バイポー
ラトランジスタの特性によつては、出力線O,の電位差
をある程度大きくする必要のある場合がある。低速にす
ることなくこれを実現するには、第８図に示したよう
に、バイポーラトランジスタを含んで構成した第３の差
動増巾器SA3を複数のデータ線毎に設けるとよい。第８
図において、出力線O₁，₁あるいはO₂，₂は、複数の
データ線対毎に設けた、レベルシフト回路LS、第３の差
動増巾器SA3を通して出力回路10に接続される。なお第
８図において、レベルシフト回路LSは、第３の差動増巾
器SA3のバイポーラトランジスタQ30,Q31を飽和させない
ように、出力線O₁，₁やO₂，₂の電位を各々均等に下
げるためのものである。第３の差動増巾器SA3は、MISト
ランジスタQ32のゲートに印加される信号φ₁又はφ₂等
で制御される。例えば、データ線対D₁，₁に接続され
ているメモリセルが選択されるときには、φ_Y1又はφ₁
を高レベルに遷移すれば、出力線O₁，₁の電位差とし
て読み出された該メモリセルからの情報が、第３の差動
増巾器によつて出力回路10へ伝達される。同じくデータ
線D₃，₃に読み出された情報を出力回路10へ伝達する
ときには、φ_Y3又はφ₂を高レベルに遷移すればよい。
以上のような構成によると、出力回路10の入力に必要な
電位差が大きい場合にも、バイポーラトランジスタで構
成した第３の差動増巾器SA3により高速な読み出しがで
きる。又、出力線O,を複数のデータ線ごとに設けるこ
とで、第２の差動増巾器SA2に接続される出力線の配線
容量も小さくすることができる。

なお、第５図においては、第２の差動増巾器をMISトラ
ンジスタで構成した。しかし、データ線ピツチ内に収め
ることが可能であれば、第９図のように第２の差動増巾
器をバイポーラトランジスタを含んで構成してもよい。
第９図のようにバイポーラトランジスタのベースにデー
タ線対を直接接続すると、データ線の電位差を高感度に
検出できる。ただし、前記したMISトランジスタのゲー
トに接続する場合と異なり、データ線からバイポーラト
ランジスタのベース電流を供給しなくてはならない。該
ベース電流はメモリセルの蓄積電荷ではまかなえないた
めこの場合には第１の差動増巾器SA1が起動されて前記
ベース電流が供給できる状態とした後、第２の差動増巾
器SA2を起動する必要がある。又、バイポーラトランジ
スタQ24,Q25の飽和が問題となる場合にはデータ線D,
にレベルシフト回路を設置してもよい。

第10図は、第５図に示した第１の差動増巾器SA1の駆動
回路15,16の構成例である。第10図において充電線Ｈ
は、ＰチヤンネルMISトランジスタQ34とバイポーラトラ
ンジスタQ36を通して接地され、放電線Ｌは、Ｎチヤン
ネルMISトランジスタQ37とバイポーラトランジスタQ39
を通して負電源V_EEに接続されている。又、バイポーラ
トランジスタQ36とQ39のベースには、ベース電流制御用
のMISトランジスタQ35,Q38をそれぞれ接続してある。第
７図に示したように読み出し動作以前にはプリチヤージ
信号φ_pは高レベルにあるため、ＮチヤンネルMISトラン
ジスタQ15により充電線Ｈと放電線Ｌは短絡され、充電
線Ｌと放電線Ｈの電位はほぼ1/2V_EEとなり第１の差動増
巾器SA1は非動作状態にある。このとき、駆動信号_SA1
を高レベル、φ_SA1を低レベルに設定し、MISトランジス
タQ34,Q37、バイポーラトランジスタQ36,Q39を非導通状
態としておく。そのため、充電線Ｈと放電線Ｌを短絡し
ても電源V_EEへ貫通電流が流れることはない。読み出し
動作が始まり、プリチヤージ信号φ_pが低レベルとな
り、選択ワード線の電位が高レベルとなつてデータ線対
に微小な電位差が生じた後に駆動信号_SA1を低レベル
に、φ_SA1を高レベルに遷移する。この結果、Ｐチヤン
ネルMISトランジスタQ34とQ35が導通してバイポーラト
ランジスタQ36とMISトランジスタQ34を通して充電線Ｈ
から高レベルにあるデータ線に電流が流れる。又、Ｎチ
ヤンネルMISトランジスタQ37とQ38が導通して低レベル
にあるデータ線より放電線Ｌを通じて負電源へ電流が流
れる。こうして第１の差動増巾器SA1により、デーガ線
対の電位差が増巾されてデータ線対D,のうち高レベル
のものは、0Vに、低レベルのものは、V_EEに電位が達す
る。第10図に示した駆動回路15,16では、MISトランジス
タと、バイポーラトランジスタを並列に設置したため、
データ線をバイポーラトランジスタで高速に充放電でき
ると同時に、最終的なデータ線電位をMISトランジスタ
で電源電圧に等しくすることができる。さらに、駆動能
力の大きいバイポーラトランジスタを用いることによ
り、MISトランジスタのみで構成するよりも小さい占有
面積で構成することができる。なお、バイポーラトラン
ジスタQ36とQ39のベースに電荷が蓄積すると動作速度の
低下を招く場合がある。その場合には破線で示したＮチ
ヤンネルMISトランジスタQ35BとＰチヤンネルMISトラン
ジスタQ38Bを付加すればよい。又、ＮチヤンネルMISト
ランジスタQ38のドレインを接地してバイポーラトラン
ジスタQ39のベース電流を大きくすることも場合によつ
ては可能である。その場合には、バイポーラトランジス
タQ39が飽和する可能性があるが、ベースに抵抗をそう
入したり、MISトランジスタQ38の相互コンダクタンスg_m
を適当に選んだりあるいはQ38のドレインを接地するの
ではなく、負電源V_EEと0Vとの間の適当な電位に選ぶこ
とにより飽和を防止できる。

第11図は、書き込み回路12の構成例である。書き込み回
路12は、データ線D₁，D₂等に接続された第１の入力線Ｉ
と、データ線₁ ₂等に接続された第２の入力線と、
データ線対に各各直列に接続されたMISトランジスタQ40
〜Q43より構成される。第12図を用いてワード線W₁とデ
ータ線D₁とに接続されたメモリセル2Aに記憶されている
情報“1"を“0"に書き換える場合につき、上記書き込み
回路12の動作を説明する。“0"を書き込む場合には、書
き込み線Ｉの電位をV_EEに、の電位を0Vにする。この
状態で、前記読み出し動作を開始する。読み出し動作が
始まり、ワード線W₁の高レベルに遷移するとデータ線対
に電位差が生じ、第１の差動増巾器により該電位差の増
巾が開始される。この時点で書き込み信号φ_RWを高レベ
ルに遷移する。その結果、データ線対、D₁，₁の電位
は、書き込み線I,を通じて各々、低レベルと高レベル
に遷移し、データ線D₁の電位がメモリセル2Aに伝達され
て該メモリセルに低レベル、すなわち“0"が書き込まれ
る。上記動作において、書き込み信号φ_RWを高レベルに
遷移しても、非選択メモリセルが接続されたデータ線対
D₂，₂等のＹ選択信号φ_Y2等は低レベルにあるため、
該データ線に接続されたMISトランジスタQ42,Q43に相当
するトランジスタは非導通であり、ワード線W₁に接続さ
れた非選択のメモリセルに情報が書き込まれることはな
い。なお、書き込み信号φ_RWは、チツプ外より印加され
る書き込み動作制御信号W_Eより発生する。信号φ_RWの発
生方法はよく知られているので省略する。なお、第12図
に示した書き込み動作例では、第１の差動増巾器SA1が
操作を開始してから書き込み信号φ_RWを高レベルへ遷移
したが、該信号φ_RWのタイミングは、必要に応じて早め
てもよい。さらに書き込み信号φ_RWと選択ワード線を高
レベルとしたままＹ選択信号を切り換えると、一本のワ
ード線に接続されたメモリセルに連続に書き込みを行な
うことも可能である。この際書き込み情報に応じ定着書
き込み線I,の電位を切り換える事はもちろんである。

以上説明してきたように、メモリセルにMISトランジス
タで構成されたダイナミック型のメモリセルを用い、該
メモリセルとの間で信号の授受を行なう周辺回路をバイ
ポーラトランジスタを含んで構成することにより大容量
で高速動作の可能な半導体記憶装置を実現できる。しか
し、記憶容量を非常に大きくすると、データ線が長くな
りデータ線容量が増大する。よく知られているように、
データ線に読み出される増巾直前の信号量V_sigはメモリ
セル容量をC_S、データ線容量をC_DとしてC_S／（C_S＋C_D）
に比例する。メモリセル容量C_Sを大きくすることでデー
タ線容量C_Dの増大をおぎなう事は集積度の点から一般に
は限度がある。したがつてデータ線容量C_Dが増大する
と、前記信号量V_sigが減少する。信号量V_sigが減少する
と信頼性の低下はもちろん、その他にも前記第１の差動
増巾器SA1に入力される初期の電位差が小さくなり、読
み出し動作速度の低下を招く等の問題が生じる場合があ
る。さらにデータ線容量C_Dの増大は、第２の差動増巾器
SA2による再書き込み動作の時間を増加を招く場合もあ
る。データ線容量C_Dの増大に伴なう問題点は、従来の半
導体記憶装置においても指摘され、解決法の一つとして
メモリセルアレーをデータ線方向に分けて設置しデータ
線を分割する方式が知られており、特開昭57-198592号
等においてその具体例が開示されている。データ線を分
割する方式は、本発明による周辺回路にバイポーラトラ
ンジスタを含むダイナミック型半導体記憶装置に対して
も応用できる。第13図と第14図にその一実施例を示す。
第13図においては、メモリセルアレーをデータ線方向に
２つのサブアレーに分割し該サブアレーの各々に書き込
み回路12、センス回路11を設置して２つのブロツクＡと
Ｂに分ける。各々のブロツクからの出力線O_A，_A，
O_B，_Bは第14図に示す出力回路20に入力される。書き
込みあるいは読み出し動作を行なうときには、アレー上
を通過するＹ選択信号φ_YはブロツクＡの一対のデータ
線とブロツクＢの一対のデータ線の各々の書き込み回路
12Sと第１の差動増巾器SA1に同時に印加され、どちらの
ブロツクを選択するかはアドレス信号より発生するブロ
ツク選択信号φ_BSAとφ_BSBとで制御する。書き込み動作
においては書き込み信号φ_RWおよび入力線駆動信号
φ_W，_Wは、ブロツク選択信号φ_BSA，φ_BSBとAND論理
をとつて書き込み回路12へ印加される。したがつて、Ｙ
選択信号φ_Yの印加されているデータ線対のうち、ブロ
ツクＡの方のデータ線対のメモリセルへ書き込みをする
にはブロツク選択信号φ_BSAを高レベルにしφ_BSBを低レ
ベルとしてブロツクＢを選択する場合には、φ_BSBを高
レベルとしてφ_BSAを低レベルとすればブロツクの選択
ができる。又、読み出し動作においては、第２の差動増
巾器SA2のMISトランジスタQ23と負電源V_EEとの間にＮチ
ヤンネルMISトランジスタを設置してブロツク選択信号
によりどちらかの第２差動増巾器SA2を動作させる。例
えば、ブロツク選択信号φ_BSAを高レベルとし、φ_BSBを
低レベルとすれば、φ_Yで選択された２つの差動増巾器S
A2のうちブロックＡのもののみが動作し、出力線O_A，
_Aに電位差が読み出される。出力線O_A，_A又はO_B，_B
に読み出された電位差は、第14図の出力回路20へ伝えら
れる。該出力回路20においては、ＮチヤンネルMIDトラ
ンジスタQ64,Q65により２つのブロツクからの出力線対
のどちらかを選択して出力する。例えば、ブロツク選択
信号φ_BSAを低レベルとしてφ_BSBを高レベルとすれば、
MISトランジスタQ64が非導通、Q65と導通となり、バイ
ポーラトランジスタQ62,Q63により出力線O_B，_Bの電位
差が増巾される。第14図において、LSはバイポーラトラ
ンジスタ飽和防止用レベルシフト回路であり、出力線
O_A，_AとO_B，_Bの電位差を変えずに下げる回路であ
る。該回路は例えば第６図において出力線O,の電位を
下げたようにバイポーラトランジスタを用いて容易に構
成できる。なお、MISトランジスタQ64,Q65にバイポーラ
トランジスタを用いることも可能である。そのときには
バイポーラトランジスタを飽和させるようにφ_BSA，φ
_BSBのレベルを変換する必要がある。

以上説明してきた実施例においては、負荷抵抗を、MIS
トランジスタに置き換える等の種々の変更の可能な事は
もちろんである。又、以上の実施例においては、データ
線に情報を読み出す以前に、データ線の電位を電源電圧
のほぼ半分、約1/2V_EEに設定した。この方法は、消費電
力の低減に有効であるが、従来のダイナミック型半導体
記憶装置で用いられてきたようにデータ線電位を正電源
電圧（ECLでは0V、TTLではV_CC）に設定する方式にも本
発明は応用できる。その他本発明の主旨を変えない範囲
で種々の変形して実施可能なことはもちろんである。

〔発明の効果〕

本発明によれば、読み出しブリアンプSA2を再書き込み
アンプSA1より先に活性化することにより、ダイナミッ
クメモリの高速な読み出しができる。

【図面の簡単な説明】

第１図は、従来より知られているMISトランジスタで構
成したスタテツク型メモリセルの回路図、第２図は本発
明による半導体記憶装置の一例を示すブロツク図、第３
図、第４図は従来より知られているダイナミック型メモ
リセルの回路図、第５図は第２図中のセンス回路11の例
を示す回路図、第６図は第２図中の出力回路10の例を示
す回路図、第７図は第５図のセンス回路11と第６図の出
力回路10の動作を示すタイミング図、第８図はセンス回
路11と第２の構成例を示す回路図、第９図はセンス回路
11における第２の差動増巾器SA2の第２例を示す回路
図、第10図は第５図に示す第１の差動増巾器SA1を駆動
する回路15,16の例を示す回路図、第11図は第５図の書
き込み回路12の例を示す回路図、第12図は第11図の書き
込み回路12の動作を示すタイミング図、第13図はこの発
明の他の実施例を示す回路図、第14図は第13図における
出力回路20の例を示す回路図である。１……スタテイツク型メモリセル、2,3……ダイナミッ
ク型メモリセル、W,WW,WR,W₀，W₁，W₂……ワード線、D,
，D₀，₀，D₁，₁，D₂，₂，D₃，₃，D₄，₄，D
_A，_A，D_B，_B……データ線、5X,5Y……アドレスバツ
フア回路、６……メモリセルアレー、７……書き込み・
読み出し回路、8X,8Y……デコーダ・ドライバ回路、９
……書き込み・読み出し制御回路、10,20……出力回
路、11……センス回路、12……書き込み回路、SA1……
第１の差動増巾器、SA2……第２の差動増巾器、SA3……
第３の差動増巾器。

───────────────────────────────────────────────────── フロントページの続き (72)発明者本間紀之東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者山口邦彦東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者伊藤清男東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開昭49−14053（ＪＰ，Ａ) 特開昭59−210589（ＪＰ，Ａ) 特開昭54−162425（ＪＰ，Ａ) 特開昭59−75487（ＪＰ，Ａ) 特開昭59−60793（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】情報を記憶するダイナミックメモリセル
と、上記ダイナミックメモリセルをアクセスするためのワー
ド線と、上記ダイナミックメモリセルに記憶された情報を伝達す
るデータ線と、上記データ線に接続され、上記ダイナミックメモリセル
から読み出された情報を上記ダイナミックメモリセルに
再書き込みするための再書き込みアンプと、上記データ線に読み出した上記ダイナミックメモリセル
からの上記情報をセンスするための読み出しプリアンプ
と、上記読み出しプリアンプの出力に接続された共通データ
線とを具備してなり、上記読み出しプリアンプは、そのゲートが上記データ線
に接続され、そのドレインまたはソースが上記共通デー
タ線に接続されたMOSトランジスタを含んでなり、上記共通データ線への情報の読み出しに際して、上記読
み出しプリアンプは上記再書き込みアンプより先に活性
化されることを特徴とする半導体記憶装置。
【請求項２】特許請求の範囲第１項記載の半導体記憶装
置において、上記共通データ線の電圧振幅が上記データ線の電圧振幅
より小さく設定されてなることを特徴とする半導体記憶
装置。
【請求項３】特許請求の範囲第１項記載の半導体記憶装
置において、上記共通データ線に電圧振幅を制限するための素子を設
けたことを特徴とする半導体記憶装置。
【請求項４】特許請求の範囲第１項乃至第３項の何れか
に記載の半導体記憶装置において、上記読み出しプリアンプは、書き込み動作時にも活性化
されることを特徴とする半導体記憶装置。
【請求項５】特許請求の範囲第１項乃至第４項の何れか
に記載の半導体記憶装置において、異なるデータ線に接続された複数の上記読み出しプリア
ンプを同一の選択信号で活性化することを特徴とする半
導体記憶装置。
【請求項６】特許請求の範囲第１項乃至第５項の何れか
に記載の半導体記憶装置において、上記読み出しプリアンプはＹデコーダ出力信号により活
性化されることを特徴とする半導体記憶装置。
【請求項７】特許請求の範囲第１項乃至第６項の何れか
に記載の半導体記憶装置において、上記メモリセルは１つのトランジスタと１つの容量より
構成されたダイナミック型メモリセルであることを特徴
とする半導体記憶装置。
【請求項８】特許請求の範囲第１項乃至第７項の何れか
に記載の半導体記憶装置において、上記読み出しプリアンプの出力信号は出力回路により増
幅されることを特徴とする半導体記憶装置。
【請求項９】特許請求の範囲第１項乃至第８項の何れか
に記載の半導体記憶装置において、上記ワード線を選択する選択信号と上記データ線を選択
する選択信号とをそれぞれ異なる端子から同タイミング
で入力することを特徴とする半導体記憶装置。
【請求項１０】特許請求の範囲第１項乃至第９項の何れ
かに記載の半導体記憶装置において、上記メモリセルに情報の書き込みを行う際に、上記共通
データ線と異なる共通書き込み線から選択したデータ線
に情報を伝達することを特徴とする半導体記憶装置。