JP2696087B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】この発明はワード線の選択駆
動方法を改良した半導体記憶装置に関する。 【０００２】 【従来の技術】集積回路化された半導体記憶装置（以
下、ＩＣメモリと称する）において、高速、高集積度お
よび低消費電力等の特性を実現するためには情報の書き
込み、読み出し動作におけるワード線での信号伝播遅延
時間を小さくするとともに、メモリセルからビット線に
読み出される信号電圧を十分に確保する必要がある。こ
のような要望から、ＩＣメモリではメモリセルを複数の
ブロックに分割し、それぞれのメモリブロック毎にメモ
リセルを選択するようにしている。 【０００３】図３はメモリセルが複数のブロックに分割
され、複数のメモリブロックを有する従来のＩＣメモリ
のブロック図である。図において、11，11…はそれぞれ
複数のメモリセルが設けられているメモリブロックであ
る。これらメモリブロック11内には一つのメモリブロッ
クで示されるように、メモリセルを選択するためのワー
ド線12およびビット線13がそれぞれ設けられている。図
示しないが、メモリセルはこのワード線12とビット線13
の各交差位置にそれぞれ配置されている。 【０００４】14，14…は上記メモリブロック11それぞれ
に対応して設けられ、行アドレス信号に応じて各メモリ
セルブロック11内のワード線12を選択する行デコーダで
ある。15，15…は例えば横方向で隣接した一対のメモリ
ブロック11毎に設けられ、列アドレス信号に応じてメモ
リブロック11内のビット線13を選択する列デコーダであ
る。なお、この場合、上記行デコーダ14は各メモリブロ
ック11に一対一に対応して設けられているが、上記列デ
コーダ15と同様に例えば縦方向で隣接した一対のメモリ
ブロック11毎にそれぞれ１個づつ設けるようにしてもよ
い。 【０００５】16，16…はそれぞれ上記行デコーダ14およ
び列デコーダ15によって選択される少なくとも一つのメ
モリセルに関し、情報の読み出し時には対応するメモリ
セルからの読み出し情報を増幅して保持し、情報の書き
込み時には対応するメモリセルに対して書き込むべき外
部からの書き込み情報を保持するセンスアンプである。
さらに17は駆動信号φ１を発生し上記行デコーダ14に対
して出力する駆動信号発生回路である。ここで、このメ
モリがダイナミック型のＲＡＭ（ランダム・アクセス・
メモリ）である場合、上記駆動信号発生回路17は行アド
レス信号に同期して供給される行アドレス・ストローブ
信号／ＲＡＳの変化に応動して上記駆動信号φ１を発生
する。 【０００６】図４は上記従来のメモリにおける各行デコ
ーダ14の具体的な構成を示す回路図である。なお、以下
の説明においてＭＯＳトランジスタはすべてエンハンス
メントモードでＮチャネルのものであるとする。高電位
の電源電圧Ｖｃｃ印加点とデコード信号出力端21との間
にはトランジスタ22が挿入されている。このトランジス
タ22のゲートにはプリチャージ信号φ２が供給されるよ
うになっている。また、上記デコード信号出力端21と基
準電位の電源電圧Ｖｓｓ印加点との間には複数のトラン
ジスタ23，23…が並列に挿入されている。これら複数の
トランジスタ23，23…はデコード用のものであり、各ゲ
ートには前記行アドレス信号の特定の組合わせからなる
各ビット信号が供給されるようになっている。 【０００７】また、上記デコード信号出力端21にはトラ
ンジスタ24のゲートが接続されている。このトランジス
タ24のソース、ドレイン間の一端には前記駆動信号発生
回路17で発生される駆動信号φ１が供給されるようにな
っており、ソース、ドレイン間の他端は対応するワード
線12に接続されている。 【０００８】すなわち、このような行デコーダ14では、
始めにトランジスタ22のゲートにプリチャージ信号φ２
が供給されてデコード信号出力端21が“１”レベルに充
電される。次に行アドレス信号が成立し、行アドレス・
ストローブ信号／ＲＡＳに基づいて駆動信号発生回路17
で駆動信号φ１が発生される際に、ただ一つの行デコー
ダ14で論理が成立してそのデコード用のすべてのトラン
ジスタ23，23…がオフ状態にされる。すると、そのデコ
ード信号出力端21は“１”レベルのままにされ、トラン
ジスタ24はオン状態にされる。従って、このトランジス
タ24に供給された駆動信号φ１により、対応するワード
線12が“１”レベルに充電される。この後、このワード
線12に接続されているすべてのメモリセルがアクセスさ
れ、その後に供給される列アドレス信号に基づき列デコ
ーダ15が特定のビット線13を選択することによって一つ
のメモリブロック11内で少なくとも一つのメモリセルが
選択され、この後、このメモリセルに対して情報の書き
込みもしくは読み出しが行われる。このとき、他の行デ
コーダ14では論理が成立せず、デコード用のいずれか一
つのトランジスタ23がオン状態にされて、そのデコード
信号出力端21は“０”レベルに放電される。従って、ト
ランジスタ24はオフ状態にされ、駆動信号φ１は対応す
るワード線12には供給されない。 【０００９】 【発明が解決しようとする課題】従来のメモリでは、ワ
ード線12を選択するために用いられる駆動信号φ１をす
べての行デコーダ14に対して並列に供給し、各行デコー
ダ14でそれぞれのワード線12を各行アドレス信号に応じ
て“１”レベルに充電するかどうかを決定している。こ
のようなメモリは、メモリセルの数が少なく、信号φ１
を供給すべき行デコーダ14の数が少ないような場合には
特に問題は発生しない。しかしながら、集積度の著しい
向上に伴い、メモリセルの数が増大し、これに比例して
行デコーダ14の数が多くなるような場合に問題となる。
このような場合には駆動信号発生回路17と行デコーダ14
との間の配線の数が増加し、かつそれぞれの配線長も長
くなる。また、これらの配線に存在する容量は、最終的
に駆動信号φ１で駆動すべき一つのワード線12に存在す
るものの数倍にも達する。加えてこの配線の抵抗値も増
加するので、ワード線12に電荷を供給して“１”レベル
に充電する前に駆動信号φ１はかなり減衰する。従っ
て、従来では選択されたワード線12が十分“１”レベル
に立ち上がるまでに多くの時間が必要となり、この結
果、動作速度が遅くなるという欠点がある。 【００１０】また、動作速度を改善するには信号φ１の
電流容量を大きくする必要があり、そのためには駆動信
号発生回路17を構成するトランジスタの素子面積を大き
くする必要がある。すると、この場合には集積化の際の
チップ面積が大きくなってしまう。 【００１１】この発明は上記のような事情を考慮してな
されたものであり、その目的は、選択されたワード線を
短時間で駆動でき、これにより動作速度の高速化を達成
することができ、かつ集積化の際のチップ面積も十分に
小さくできる半導体記憶装置を提供することにある。 【００１２】 【課題を解決するための手段】この発明の半導体記憶装
置は、少なくとも二つの組に分類された複数のメモリブ
ロックと、上記各メモリブロック内に設けられたメモリ
セル選択用のワード線と、ワード線選択用の複数ビット
からなるアドレス信号のうち特定ビットのアドレス信号
を除いた残りのアドレス信号に応じて各メモリブロック
内のワード線をそれぞれ選択する複数の行デコーダと、
上記複数のメモリブロックに対して１個設けられ、上記
ワード線を直接充放電駆動するための駆動信号を発生す
る駆動信号発生手段と、上記駆動信号発生手段と上記分
類された各組のメモリブロックに対応した行デコーダと
の間に挿入され、ワード線選択用の複数ビットからなる
アドレス信号のうち上記特定ビットのアドレス信号に応
じて導通制御され、上記駆動信号をいずれか１組のメモ
リブロックに対応した行デコーダに選択出力する複数の
ＭＯＳトランジスタからなる駆動信号選択手段とを具備
し、上記駆動信号選択手段は、ソース、ドレイン間が上
記駆動信号発生手段と上記分類された一つの組のメモリ
ブロックに対応した行デコーダとの間に挿入され、ワー
ド線選択用の複数ビットからなるアドレス信号のうち上
記特定ビットのアドレス信号に応じて導通制御される第
１のＭＯＳトランジスタと、ソース、ドレイン間が上記
駆動信号発生手段と上記分類された他の組のメモリブロ
ックに対応した行デコーダとの間に挿入され、ワード線
選択用の複数ビットからなるアドレス信号のうち上記特
定ビットのアドレス信号に応じて導通制御される第２の
ＭＯＳトランジスタとを少なくとも具備し、上記第１お
よび第２のＭＯＳトランジスタは同時に導通状態となら
ないようにワード線選択用の複数ビットからなるアドレ
ス信号のうち上記特定ビットのアドレス信号で制御され
ることを特徴とする。 【００１３】 【実施の形態】以下、図面を参照してこの発明を実施の
形態により説明する。図１はこの発明に係る半導体記憶
装置をダイナミック型のＲＡＭに実施した場合の構成を
示すブロック図である。この実施の形態では従来例と同
様にＤＲＡＭセルが複数のメモリブロックに分割されて
いる。すなわち、31Ａ，31Ａ…および31Ｂ，31Ｂ…はそ
れぞれメモリブロックである。これらメモリブロック31
Ａ，31Ａ…および31Ｂ，31Ｂ…は、例えば行アドレス信
号の最上位ビット信号に基づいて31Ａの組と31Ｂの組と
の２組に分類されている。すなわち、一方の組の各メモ
リブロック31Ａ内のメモリセルは行アドレス信号の最上
位ビット信号Ａｎが“０”レベルのときに選択されるも
のであり、他方の組の各メモリブロック31Ｂ内のメモリ
セルは行アドレス信号の最上位ビット信号Ａｎが“１”
レベルのときに選択されるものである。これらメモリブ
ロック31Ａ，31Ａ…および31Ｂ，31Ｂ…内には一つのメ
モリブロックで示されるように、メモリセルを選択する
ためのワード線32およびビット線33がそれぞれ設けられ
ている。図示しないが、メモリセルはこのワード線32と
ビット線33の各交差位置にそれぞれ配置されている。 【００１４】34Ａは上記一方の組の各メモリブロック31
Ａそれぞれに対応して設けられ、上記最上位ビットの信
号Ａｎを除く残りの行アドレス信号Ａ１ないしＡｎ−１
に応じて、各メモリブロック31Ａ内のワード線32を選択
するための駆動信号を発生する行デコーダである。同様
に34Ｂは上記他方の組の各メモリブロック31Ｂそれぞれ
に対応して設けられ、上記最上位ビットの信号Ａｎを除
く残りの行アドレス信号Ａ１ないしＡｎ−１に応じて、
各メモリブロック31Ｂ内のワード線32を選択するための
駆動信号を発生する行デコーダである。35，35…は例え
ば横方向で隣接した一対のメモリブロック31毎に設けら
れ、列アドレス信号に応じてメモリブロック31内のビッ
ト線33を選択する列デコーダである。なお、この場合、
上記行デコーダ34Ａおよび34Ｂは各メモリブロック31に
一対一に対応して設けられているが、上記列デコーダ35
と同様に例えば縦方向で隣接した一対のメモリブロック
３１毎にそれぞれ１個づつ設けるようにしてもよい。そ
してこれら各行デコーダ３４は、最上位ビット信号Ａｎ
もしくは／Ａｎがそのゲートに供給されるデコード用の
トランジスタが削除されている点を除けば、それぞれ前
記図４と同様に構成されている。 【００１５】36，36…はそれぞれ上記行デコーダ34Ａも
しくは34Ｂと列デコーダ35によって選択される少なくと
も一つのメモリセルに関し、情報の読み出し時には対応
するメモリセルからの読み出し情報を増幅して保持し、
情報の書き込み時には対応するメモリセルに対して書き
込むべき外部からの書き込み情報を保持するセンスアン
プである。さらに37は情報の書き込み時もしくは読み出
し時に駆動信号φ１を発生する駆動信号発生回路であ
り、この駆動信号発生回路37は行アドレス信号Ａ１ない
しＡｎに同期して供給される行アドレス・ストローブ信
号／ＲＡＳの変化に応動して上記駆動信号φ１を発生す
る周知のものである。上記駆動信号発生回路37で発生さ
れる駆動信号φ１は駆動信号選択回路38に供給される。
この駆動信号選択回路38には前記行アドレス信号の最上
位ビット信号Ａｎが供給されている。駆動信号選択回路
38はこの信号Ａｎに応じて上記駆動信号φ１をφ３もし
くはφ４として選択出力する。ここで選択された一方の
選択信号φ３は前記各行デコーダ34Ａに並列に供給さ
れ、他方の選択信号φ４は前記各行デコーダ34Ｂに並列
に供給される。 【００１６】図２は上記駆動信号選択回路38の具体的な
構成を示す回路図である。この回路は、ゲートに前記行
アドレス信号の最上位ビット信号Ａｎの反転信号／Ａｎ
が供給され、ソース、ドレイン間の一端には上記信号φ
１が供給され、かつ他端からは上記選択信号φ３が出力
されるトランジスタ41と、ゲートに前記行アドレス信号
の最上位ビット信号Ａｎが供給され、ソース、ドレイン
間の一端には上記信号φ１が供給され、かつ他端からは
上記選択信号φ４が出力されるトランジスタ42と、上記
信号φ３の出力端とＶｓｓ印加点との間に挿入され、ゲ
ートに信号Ａｎが供給されるトランジスタ43と、上記信
号φ４の出力端とＶｓｓ印加点との間に挿入され、ゲー
トに信号／Ａｎが供給されるトランジスタ44とで構成さ
れている。 【００１７】上記構成でなるメモリにおいて、行アドレ
ス信号の最上位ビット信号Ａｎが“０”レベルにされ、
一方の組のメモリブロック31Ａ，31Ａ…内のメモリセル
に対して情報の書き込みもしくは読み出しを行なう場
合、駆動信号選択回路38では行アドレス信号の最上位ビ
ット信号Ａｎに基づきトランジスタ41、44がオン状態
に、トランジスタ42、43がオフ状態にされる。従って、
駆動信号発生回路37で信号／ＲＡＳに応動して発生され
た駆動信号φ１は、駆動信号選択回路38からは信号φ３
として出力される。なお、駆動信号選択回路38内でトラ
ンジスタ44がオン状態にされることによって、信号φ４
の出力端は“０”レベルに放電される。このとき、信号
φ３が供給される行デコーダは一方の行デコーダ34Ａ，
34Ａ…のみである。従って、信号φ１を行デコーダ34
Ａ，34Ａ…に対して伝達する配線は従来の半分になり、
信号φ１が伝達される配線の配線容量および配線抵抗は
従来よりも減少する。 【００１８】他方、行アドレス信号の最上位ビット信号
Ａｎが“１”レベルにされ、他方の組のメモリブロック
31Ｂ，31Ｂ…内のメモリセルに対して情報の書き込みも
しくは読み出しを行なう場合、駆動信号選択回路38では
行アドレス信号の最上位ビット信号Ａｎに基づきトラン
ジスタ42、43がオン状態に、トランジスタ41、44がオフ
状態にされる。従って、駆動信号発生回路37で発生され
た駆動信号φ１は、駆動信号選択回路38からは信号φ４
として出力される。このとき、信号φ４が供給される行
デコーダは他方の行デコーダ34Ｂ，34Ｂ…のみである。
従って、信号φ１を行デコーダ34Ｂ，34Ｂ…に対して伝
達する配線は従来の半分になり、この場合にも配線容量
および配線抵抗は従来よりも減少する。 【００１９】このように上記実施の形態によれば、ワー
ド線32を選択駆動するために用いられる駆動信号φ１を
従来のようにすべての行デコーダ34に対して並列に供給
するのではなく、メモリセルが選択されるメモリブロッ
ク31に対応した行デコーダ34にのみ選択的に供給するよ
うにしたので、行デコーダ34の総数が多い場合でも、実
際に信号φ１が供給される行デコーダ34の数は従来の半
分になる。この結果、信号φ１が駆動すべき配線容量は
従来の半分となり、配線の抵抗値も減少するので、選択
されたワード線32が“１”レベルに立ち上がるまでの時
間は従来に比較して大幅に短縮される。この結果、動作
速度の向上が達成される。 【００２０】また、信号φ１の電流容量をさほど大きく
しなくても動作速度を向上させることができるので、駆
動信号発生回路37を構成するトランジスタの素子面積を
大きくする必要がなく、集積化の際にチップ面積の縮小
化も達成することができる。 【００２１】さらに上記実施の形態によれば、駆動信号
選択回路38において行アドレス信号の最上位ビット信号
Ａｎに基づいて信号φ１の選択を行なうようにしている
ので、各行デコーダ34ではこの最上位ビット信号Ａｎに
よるデコードは不要である。このため、各行デコーダ34
においてそれぞれデコード用のトランジスタが１個不要
となり、行デコーダ34の構成が簡単になるという効果も
生じる。 【００２２】なお、この発明は上記実施の形態に限定さ
れるものではなく種々の変形が可能であることはいうま
でもない。例えば、上記実施の形態では複数のメモリブ
ロックを行アドレス信号の最上位ビット信号Ａｎに基づ
いて31Ａの組と31Ｂの組との２組に分類する場合につい
て説明したが、これは行アドレス信号の最上位ビット以
外の信号に基づいて複数のメモリブロックを２組に分類
するように構成してもよい。さらに、駆動信号選択回路
38において信号φ１の選択を１ビットの行アドレス信号
に応じて行なう場合について説明したが、これは駆動信
号選択回路38に供給する行アドレス信号のビット数を増
加させることによって選択数を増加させ、信号φ１を供
給すべき行デコーダの数がさらに少なくなるように構成
してもよい。 【００２３】 【発明の効果】以上説明したようにこの発明によれば、
選択されたワード線を短時間で駆動でき、これにより動
作速度の高速化を達成することができ、かつ集積化の際
のチップ面積も十分に小さくできる半導体記憶装置を提
供することができる。

【図面の簡単な説明】 【図１】この発明に係る半導体記憶装置の一実施の形態
の構成を示すブロック図。 【図２】上記実施の形態による半導体記憶装置の一部分
の具体的回路図。 【図３】従来の半導体記憶装置のブロック図。 【図４】図３の従来装置の一部分の回路図。 【符号の説明】 31Ａ，31Ｂ…メモリブロック、 32…ワード線、 33…ビット線、 34Ａ，34Ｂ…行デコーダ、 35…列デコーダ、 36…センスアンプ、 37…駆動信号発生回路、 38…駆動信号選択回路 41、42、43、44…ＭＯＳトランジスタ。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−1890（ＪＰ，Ａ) 特開 昭57−66587（ＪＰ，Ａ) 特開 昭57−227091（ＪＰ，Ａ) 特開 昭56−19584（ＪＰ，Ａ)

Claims (1)

1. (57)【特許請求の範囲】 １．少なくとも二つの組に分類された複数のメモリブロ
   ックと、 上記各メモリブロック内に設けられたメモリセル選択用
   のワード線と、 ワード線選択用の複数ビットからなるアドレス信号のう
   ち特定ビットのアドレス信号を除いた残りのアドレス信
   号に応じて各メモリブロック内のワード線をそれぞれ選
   択する複数の行デコーダと、 上記複数のメモリブロックに対して１個設けられ、上記
   ワード線を直接充放電駆動するための駆動信号を発生す
   る駆動信号発生手段と、 上記駆動信号発生手段と上記分類された各組のメモリブ
   ロックに対応した行デコーダとの間に挿入され、ワード
   線選択用の複数ビットからなるアドレス信号のうち上記
   特定ビットのアドレス信号に応じて導通制御され、上記
   駆動信号をいずれか１組のメモリブロックに対応した行
   デコーダに選択出力する複数のＭＯＳトランジスタから
   なる駆動信号選択手段とを具備し、 上記駆動信号選択手段は、 ソース、ドレイン間が上記駆動信号発生手段と上記分類
   された一つの組のメモリブロックに対応した行デコーダ
   との間に挿入され、ワード線選択用の複数ビットからな
   るアドレス信号のうち上記特定ビットのアドレス信号に
   応じて導通制御される第１のＭＯＳトランジスタと、 ソース、ドレイン間が上記駆動信号発生手段と上記分類
   された他の組のメモリブロックに対応した行デコーダと
   の間に挿入され、ワード線選択用の複数ビットからなる
   アドレス信号のうち上記特定ビットのアドレス信号に応
   じて導通制御される第２のＭＯＳトランジスタとを少な
   くとも具備し、 上記第１および第２のＭＯＳトランジスタは同時に導通
   状態とならないようにワード線選択用の複数ビットから
   なるアドレス信号のうち上記特定ビットのアドレス信号
   で制御されることを特徴とする半導体記憶装置。 ２．前記第１及び第２のＭＯＳトランジスタが共にＮチ
   ャネルであることを特徴とする請求項１に記載の半導体
   記憶装置。 ３．前記特定ビットのアドレス信号が最上位ビットのア
   ドレス信号であり、前記駆動信号選択手段は前記駆動信
   号を２組のメモリブロックに対応した行デコーダに選択
   出力することを特徴とする請求項１に記載の半導体記憶
   装置。 ４．前記複数の各行デコーダは、 ワード線選択用の複数ビットからなるアドレス信号のう
   ち前記特定ビットのアドレス信号を除いた残りのアドレ
   ス信号をデコードするデコード手段と、 ソース、ドレイン間が前記駆動信号発生手段で発生され
   る前記駆動信号とワード線との間に挿入され、上記デコ
   ード手段のデコード出力で導通制御される第３のＭＯＳ
   トランジスタとを有することを特徴とする請求項１に記
   載の半導体記憶装置。 ５．前記第３のＭＯＳトランジスタがＮチャネルである
   ことを特徴とする請求項４に記載の半導体記憶装置。 ６．前記駆動信号発生手段は、ワード線選択用のアドレ
   ス信号に同期して供給される行アドレス・ストローブ信
   号の変化に応動して前記前記駆動信号を発生することを
   特徴とする請求項１に記載の半導体記憶装置。 ７．駆動信号選択手段はさらに、 ソース、ドレイン間が、上記分類された一つの組のメモ
   リブロックに対応した行デコーダと上記第１のＭＯＳト
   ランジスタとの接続点と基準電位との間に挿入され、ワ
   ード線選択用の複数ビットからなるアドレス信号のうち
   前記特定ビットのアドレス信号に応じて導通制御される
   第４のＭＯＳトランジスタと、 ソース、ドレイン間が、上記分類された他の組のメモリ
   ブロックに対応した行デコーダと上記第２のＭＯＳトラ
   ンジスタとの接続点と基準電位との間に挿入され、ワー
   ド線選択用の複数ビットからなるアドレス信号のうち前
   記特定ビットのアドレス信号に応じて導通制御される第
   ５のＭＯＳトランジスタとを具備していることを特徴と
   する請求項１に記載の半導体記憶装置。 ８．前記第４及び第５のＭＯＳトランジスタが共にＮチ
   ャネルであることを特徴とする請求項７に記載の半導体
   記憶装置。