JPS5975487A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS5975487A JPS5975487A JP57185089A JP18508982A JPS5975487A JP S5975487 A JPS5975487 A JP S5975487A JP 57185089 A JP57185089 A JP 57185089A JP 18508982 A JP18508982 A JP 18508982A JP S5975487 A JPS5975487 A JP S5975487A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、テーパ・アイソレーテッド型グイナミソクＲ
ＡＭや或種のＲＯＭの駆動回路をバイポーラ・トランジ
スタで構成した半導体記憶装置に関する。
ＡＭや或種のＲＯＭの駆動回路をバイポーラ・トランジ
スタで構成した半導体記憶装置に関する。
従来技術と問題点
従来、ＭＩＳメモリに於いては、ＭＩＳトランジスタで
構成されたメモリ・セル・プレイを駆動する回路、特に
ワード線駆動回路はメモリ・セル・アレイと同様にＭＩ
ＳＩ−ランシスクで構成されている。これは、ワード線
に接続される負荷が各メモリ・セルのトランスファ・ケ
ートを介した容量性負荷である為、電流が流れるのは瞬
時的であり、駆動回路のトランジスタに於けるソース・
トレイン間電圧降下が顕著になる程の直流的大電流が流
れることはなく、従って、電流容量が小さいＭＩＳトラ
ンシスクで充分であることに依るものである。また、ｎ
チャネル型ＭＩＳＩ−ランシスタで構成された半導体記
憶装置の場合、駆動回路にｎチャネル型ＭＩＳトランジ
スタ以外の素子を使用することは製造工程の共通性を欠
くことになるので、該駆動回路に電流容量が大である例
えばバイポーラ・１〜ランシスタを用いようとすると、
著しい製造コストの上昇を招来する。
構成されたメモリ・セル・プレイを駆動する回路、特に
ワード線駆動回路はメモリ・セル・アレイと同様にＭＩ
ＳＩ−ランシスクで構成されている。これは、ワード線
に接続される負荷が各メモリ・セルのトランスファ・ケ
ートを介した容量性負荷である為、電流が流れるのは瞬
時的であり、駆動回路のトランジスタに於けるソース・
トレイン間電圧降下が顕著になる程の直流的大電流が流
れることはなく、従って、電流容量が小さいＭＩＳトラ
ンシスクで充分であることに依るものである。また、ｎ
チャネル型ＭＩＳＩ−ランシスタで構成された半導体記
憶装置の場合、駆動回路にｎチャネル型ＭＩＳトランジ
スタ以外の素子を使用することは製造工程の共通性を欠
くことになるので、該駆動回路に電流容量が大である例
えばバイポーラ・１〜ランシスタを用いようとすると、
著しい製造コストの上昇を招来する。
ところで、テーパ・アイソし・−チット型タイナミノク
ＲＡ Ｍや一部の１２０Ｍの如く、メモリ・セルがビッ
ト線とワード線間にＦ’レイン・ソースが接続されたＭ
ＩＳＩ−ランジスタ自体で構成されていて、そのメモリ
・セル・アレイのある行番地を指定してワード線を駆動
すると、例えばそのワード線に接続されている全てのメ
モリ・セルが導通状態になるよ・うなデータ・パターン
か記憶されていたような場合、当該ワード線には全メモ
リ・セルの電流が流れ込むことになる。従って、この場
合の駆動トランジスタは直流的大電流を流しｉ↓Ｉるも
のでなければならず、高集積化された半導体記憶装置で
あると、Ｍ Ｉ Ｓ ｌ−ランシスタに依る駆動は不可
能である。
ＲＡ Ｍや一部の１２０Ｍの如く、メモリ・セルがビッ
ト線とワード線間にＦ’レイン・ソースが接続されたＭ
ＩＳＩ−ランジスタ自体で構成されていて、そのメモリ
・セル・アレイのある行番地を指定してワード線を駆動
すると、例えばそのワード線に接続されている全てのメ
モリ・セルが導通状態になるよ・うなデータ・パターン
か記憶されていたような場合、当該ワード線には全メモ
リ・セルの電流が流れ込むことになる。従って、この場
合の駆動トランジスタは直流的大電流を流しｉ↓Ｉるも
のでなければならず、高集積化された半導体記憶装置で
あると、Ｍ Ｉ Ｓ ｌ−ランシスタに依る駆動は不可
能である。
このような場合、メモリ・セル電流を低減すればワード
線の駆動は容易になるが、読み出しの速度が遅くなる。
線の駆動は容易になるが、読み出しの速度が遅くなる。
この理由は、ピッ１−線寄牛容尾にブリ・チャージされ
た電荷を放出さゼる時定数が大きくなるからである。
た電荷を放出さゼる時定数が大きくなるからである。
これを、例えばテーバ・アイソレーテソＦ型ダイナミッ
クＲＡＭにフいて更に検討する。
クＲＡＭにフいて更に検討する。
このメモリ・セル・アレイに於けるメモリ・セルは、埋
め込みチャネル型ＭＩＳ）ランジスタの埋め込めチャネ
ル部分に、通當は電気的にフローティング状態にあり、
書き込み時には非フローティング状態にある接合ケ−１
・領域を形成し、該領域が保持する電荷に依って埋め込
みチャネル型ＭＩＳＩランシスタのしきい値組Ｕｔが変
化することを利用している。そして、データの読み出し
は、ヒツト線・ワード線間に接続された前記埋め込みチ
ャネル型ＭＩＳＩ−ランジスクにヒツト線からワード線
に向かって電流を流し、該トランジスタのチャネル抵抗
に対応してピッｈ線に生ずる電圧降下を検出するもので
ある。
め込みチャネル型ＭＩＳ）ランジスタの埋め込めチャネ
ル部分に、通當は電気的にフローティング状態にあり、
書き込み時には非フローティング状態にある接合ケ−１
・領域を形成し、該領域が保持する電荷に依って埋め込
みチャネル型ＭＩＳＩランシスタのしきい値組Ｕｔが変
化することを利用している。そして、データの読み出し
は、ヒツト線・ワード線間に接続された前記埋め込みチ
ャネル型ＭＩＳＩ−ランジスクにヒツト線からワード線
に向かって電流を流し、該トランジスタのチャネル抵抗
に対応してピッｈ線に生ずる電圧降下を検出するもので
ある。
従って、例えば１メガ・ヒツトＲＡＭを考えると、最も
自然な配置では、１ワード線当り１０２４ 〔個〕のメ
モリ・セルが接続される。
自然な配置では、１ワード線当り１０２４ 〔個〕のメ
モリ・セルが接続される。
ここて、ヒツト線寄η；容量を０．８（ｐ＋”）とし、
そして５〔Ｖ〕にブリ・チャージされたヒフ１〜線の電
圧を４ 〔Ｖ〕まで降下さゼる動作を２０（ｎ Ｓ）で
行なうものとすると、メモリ・セルに定電流が流れるも
のとして４０ 〔μ△）のセル電流を流すことが必要で
あると計算される。若し、１０２４ Ｃ個〕のメモリ
・セルが同時にこの電流を流すものとすると、ワード線
駆動回路には、４１ ［ｍＡ）の大電流が流れること
になるから、オフ・チップ・トライバのような大型のト
ランジスタを用いない限り、ＭＩＳトランジスタでは、
このような大電流を流すことばできない。
そして５〔Ｖ〕にブリ・チャージされたヒフ１〜線の電
圧を４ 〔Ｖ〕まで降下さゼる動作を２０（ｎ Ｓ）で
行なうものとすると、メモリ・セルに定電流が流れるも
のとして４０ 〔μ△）のセル電流を流すことが必要で
あると計算される。若し、１０２４ Ｃ個〕のメモリ
・セルが同時にこの電流を流すものとすると、ワード線
駆動回路には、４１ ［ｍＡ）の大電流が流れること
になるから、オフ・チップ・トライバのような大型のト
ランジスタを用いない限り、ＭＩＳトランジスタでは、
このような大電流を流すことばできない。
発明の目的
本発明は、テーバ・アイツレ−テント型タイナミノクＲ
ＡＭや或種のＲＯＭの如く、ソート線駆動回路に大電流
を流すことか必要である半導体記憶装置に於いて、ソー
ト線駆動回路に小面積でも駆動能力が犬であるバイポー
ラ・トランジスタを用い、しかも、そのバイポーラ・１
−ランジスタとメモリ・セル・アレイを構成するＭＩＳ
トランノスタとを混在させることが容易であるようにす
るものである。
ＡＭや或種のＲＯＭの如く、ソート線駆動回路に大電流
を流すことか必要である半導体記憶装置に於いて、ソー
ト線駆動回路に小面積でも駆動能力が犬であるバイポー
ラ・トランジスタを用い、しかも、そのバイポーラ・１
−ランジスタとメモリ・セル・アレイを構成するＭＩＳ
トランノスタとを混在させることが容易であるようにす
るものである。
発明の構成
本発明では、ワード線をバイポーラ・トランジスタで駆
動する構成として、面積が大であるコレクタ領域を各ワ
ード線の共通領域とし、そして、コレクタ領域の分離に
伴なう駆動回路の面積増加はエミッタ電極でワード線を
駆動することに依り抑制するようにしている。
動する構成として、面積が大であるコレクタ領域を各ワ
ード線の共通領域とし、そして、コレクタ領域の分離に
伴なう駆動回路の面積増加はエミッタ電極でワード線を
駆動することに依り抑制するようにしている。
発明の実施例
第１図は、本発明一実施例の要部切断側面説明図である
。
。
図に於いて、１はｎ型シリコン半導体基板、２及び３は
ｐ型ウェル領域、４はｎ型埋め込みチャネル領域、５ば
書き込み時を除き電気的にフローティング状態にある接
合ゲートｆｉｎ域、６はツー１−線に接続される１〕１
型ソース領域、７はヒント綿に接続されるｎ＋型トドレ
イン領域８は書き込めケート電極、９はｎ型ベース領域
、１０はｒ１＋型ヘース・コンタクト領域、１１はｐ＋
＋エミッタ領域、Ｉ２及び１３はいずれか一力がソース
領域で他方が１−レ１′ン領域となるｎ＋型領領域１４
はゲート電極、Ｉ５は出力電圧かＶＢＩｌ＋で３’）る
バイア□ス電源、１６及び１７はいずれか一方かソース
領域で他方がドレイン領域となるｐ＋型領領域１８はゲ
ート電極、ＱＴはテーパ・アイソレーテッド型夕′イナ
ミノク）≧へＭセル、ＱＩ）はバイポーラ・トランジス
タである駆動ｌ・ランジスタ、ＱＣＮはｎチャネル型Ｍ
Ｉ Ｓ ＋−ランジスタ、Ｑ ＣＰはｐチャネル型Ｍ
Ｉ Ｓ’ ）−ランジスタをそれぞれ示す。
ｐ型ウェル領域、４はｎ型埋め込みチャネル領域、５ば
書き込み時を除き電気的にフローティング状態にある接
合ゲートｆｉｎ域、６はツー１−線に接続される１〕１
型ソース領域、７はヒント綿に接続されるｎ＋型トドレ
イン領域８は書き込めケート電極、９はｎ型ベース領域
、１０はｒ１＋型ヘース・コンタクト領域、１１はｐ＋
＋エミッタ領域、Ｉ２及び１３はいずれか一力がソース
領域で他方が１−レ１′ン領域となるｎ＋型領領域１４
はゲート電極、Ｉ５は出力電圧かＶＢＩｌ＋で３’）る
バイア□ス電源、１６及び１７はいずれか一方かソース
領域で他方がドレイン領域となるｐ＋型領領域１８はゲ
ート電極、ＱＴはテーパ・アイソレーテッド型夕′イナ
ミノク）≧へＭセル、ＱＩ）はバイポーラ・トランジス
タである駆動ｌ・ランジスタ、ＱＣＮはｎチャネル型Ｍ
Ｉ Ｓ ＋−ランジスタ、Ｑ ＣＰはｐチャネル型Ｍ
Ｉ Ｓ’ ）−ランジスタをそれぞれ示す。
図から明らかなように、テーパ・アイソレーテシト型ダ
イナミックＲＡＭセルＱＴはｎ型シリコン半導体基板１
に形成したｐ型ウェル領域２内に形成されたｎチャネル
・トランジスタである。このセルＱＴをｐ型ウェル領域
２内に形成する理由は、該セルＱＴが書き込み動作の都
合上、基板バイアス電圧を与えることができない為、メ
そり・セル・アレイの基板となるｐ型ウェル領域２を他
の回路と分けて接地する為である。尚、セルＱＴに於い
ては、基板バイアス電圧が印加されていると、埋め込み
チ中ネル領域４内に於けるボール蓄積領域へのホール注
入電位障壁が大になり書き込みが不可能になる。
イナミックＲＡＭセルＱＴはｎ型シリコン半導体基板１
に形成したｐ型ウェル領域２内に形成されたｎチャネル
・トランジスタである。このセルＱＴをｐ型ウェル領域
２内に形成する理由は、該セルＱＴが書き込み動作の都
合上、基板バイアス電圧を与えることができない為、メ
そり・セル・アレイの基板となるｐ型ウェル領域２を他
の回路と分けて接地する為である。尚、セルＱＴに於い
ては、基板バイアス電圧が印加されていると、埋め込み
チ中ネル領域４内に於けるボール蓄積領域へのホール注
入電位障壁が大になり書き込みが不可能になる。
周辺回路としては、ｎチャネル型ＭＩＳトランジスタＱ
ＣＮ及びｐチャネル型ＭＩＳトランジスタＱＣＰからな
るＣＭ Ｉ Ｓ回路を使用している。
ＣＮ及びｐチャネル型ＭＩＳトランジスタＱＣＰからな
るＣＭ Ｉ Ｓ回路を使用している。
本実施例の場合、ＣＭＩＳ回路のランチ・アップ対策上
、ｎチャネル型ＭＩＳトランジスタＱＣＮのｐ型ウェル
３にバイアス電圧ＶＢＢを印加するようにしである。こ
のバイアス電圧ＶＢＢを発生ずるバイアス電源Ｉ５をチ
ップ内に設げるごとは容易である。囚に、本実施例では
、ｐ型ウェル３に−３（Ｖ：］を印加するようにしてい
る。
、ｎチャネル型ＭＩＳトランジスタＱＣＮのｐ型ウェル
３にバイアス電圧ＶＢＢを印加するようにしである。こ
のバイアス電圧ＶＢＢを発生ずるバイアス電源Ｉ５をチ
ップ内に設げるごとは容易である。囚に、本実施例では
、ｐ型ウェル３に−３（Ｖ：］を印加するようにしてい
る。
さて、テーパ・アイソレーテノｌ−型ダイナミノクＲＡ
ＭセルＱＴが保持状態に在る時、メモリ・セル・１ラ
ンシスタのソース領域６及び１−レイン領域７は共に電
源電圧である５ 〔Ｖ〕にする。
ＭセルＱＴが保持状態に在る時、メモリ・セル・１ラ
ンシスタのソース領域６及び１−レイン領域７は共に電
源電圧である５ 〔Ｖ〕にする。
読み出し及び書き込・）状態にするには、メモリ・セル
・トランジスタのソース電極をハック・デー１−・バイ
アス印加用電極となるｐ型ウェル領域２と略同電位にす
る。この為、ソース領域６叩も・ノート線とｐ型ウェル
領域２間に・ノー１−線駆動回路である駆動トランジス
タＱＤが介在することになる。ここに用いる１−ランジ
スタは数十〔ｍΔ〕に及ぶ電流を小面積で流す必要があ
るのでバイポーラ・トランジスタが好適である。
・トランジスタのソース電極をハック・デー１−・バイ
アス印加用電極となるｐ型ウェル領域２と略同電位にす
る。この為、ソース領域６叩も・ノート線とｐ型ウェル
領域２間に・ノー１−線駆動回路である駆動トランジス
タＱＤが介在することになる。ここに用いる１−ランジ
スタは数十〔ｍΔ〕に及ぶ電流を小面積で流す必要があ
るのでバイポーラ・トランジスタが好適である。
ところで、この場合、バイポーラ・トランジスタのコレ
クタ、即ちｐ型ウェル領域２をワード線に接続する構成
と、エミッタ領１５１１をワード線に接続する構成とが
考えられるが、本発明では、エミッタ領域１１をワード
線に接続し、ワード線駆動回路のレイアウト上の効率化
を図り、また、メモリ・セル・アレイが形成されている
ｐ型ウェル領域２をバイポーラ・トランジスタである駆
動トランジスタのコレクタ領域としても共通使用してい
る。 若し、ワード線にコレクタ領域を接続するとした
場合は、バイポーラ・トランジスタのコレクタ領域は半
導体基板ｌ内に深く形成されたｐ型ウェル領域２である
から、各ワード線毎にｐル領域２の分離領域に多大の面
積を必要とする為である。
クタ、即ちｐ型ウェル領域２をワード線に接続する構成
と、エミッタ領１５１１をワード線に接続する構成とが
考えられるが、本発明では、エミッタ領域１１をワード
線に接続し、ワード線駆動回路のレイアウト上の効率化
を図り、また、メモリ・セル・アレイが形成されている
ｐ型ウェル領域２をバイポーラ・トランジスタである駆
動トランジスタのコレクタ領域としても共通使用してい
る。 若し、ワード線にコレクタ領域を接続するとした
場合は、バイポーラ・トランジスタのコレクタ領域は半
導体基板ｌ内に深く形成されたｐ型ウェル領域２である
から、各ワード線毎にｐル領域２の分離領域に多大の面
積を必要とする為である。
これに対し、本発明に於ける如く、エミッタ領域λ１を
ワード線に接続する場合、駆動トランジスタの各コレク
タは共通領域として構成でき、素子分離の為の面積が不
要となり、狭（１ピ・ノチで多数が並んでいるワード線
を接続するのＧこｌｌ子者Ｂ合である。
ワード線に接続する場合、駆動トランジスタの各コレク
タは共通領域として構成でき、素子分離の為の面積が不
要となり、狭（１ピ・ノチで多数が並んでいるワード線
を接続するのＧこｌｌ子者Ｂ合である。
第２図は、本発明一実施例の要部を回１２＆として表わ
した図であり、ワード線駆動回路及びデコーダ回路が示
されている。
した図であり、ワード線駆動回路及びデコーダ回路が示
されている。
図に於いて、Ｑ１〜Ｑｎはチー１電極ｊくそわ７それア
ドレス・ハスに接続され且つ゛ノース領域力＜電位がＶ
−ＤＤである電源に接続され−ζ（、Ｍイ） Ｎ ＯＲ
型ロウ・デー）−ダ駆４Ｊトランジスタ、Ｑ ａ １．
まロウ・−デコーダをダイナミ・ツク動作さ−Ｕる為の
ブｌＪ、−ノーヤーン用ｎ−１−ヤネル型トランシフ、
り、ＱｂＬま１−ランジスクＱｃのゲートをノーＹ・・
スｌ−ラ・ノブｍ ’ｌｉＪ＋ １−る為の１−ランス
ファ・ケート・トランジスタ、Ｑｃはデコーダの出力ト
ランジスタ、Ｑ ｄ ２ｙ−びＱ ｅｔ、；ｒ。
ドレス・ハスに接続され且つ゛ノース領域力＜電位がＶ
−ＤＤである電源に接続され−ζ（、Ｍイ） Ｎ ＯＲ
型ロウ・デー）−ダ駆４Ｊトランジスタ、Ｑ ａ １．
まロウ・−デコーダをダイナミ・ツク動作さ−Ｕる為の
ブｌＪ、−ノーヤーン用ｎ−１−ヤネル型トランシフ、
り、ＱｂＬま１−ランジスクＱｃのゲートをノーＹ・・
スｌ−ラ・ノブｍ ’ｌｉＪ＋ １−る為の１−ランス
ファ・ケート・トランジスタ、Ｑｃはデコーダの出力ト
ランジスタ、Ｑ ｄ ２ｙ−びＱ ｅｔ、；ｒ。
ワード線駆動トランジスタ、Ｐ（Ｉｔブ１）・：５−
ｔ−−ジ用ｎチャネル型トランジスタＱａσンノｙ’
ｌ・電１すλに印加されるブリ・チャージ・り１」ツ
ク、φｘ＋より−ド線駆動クロ・ツク、Ｗは・ノート１
皐をそ、ｌＬそ１Ｌ示す。
ｔ−−ジ用ｎチャネル型トランジスタＱａσンノｙ’
ｌ・電１すλに印加されるブリ・チャージ・り１」ツ
ク、φｘ＋より−ド線駆動クロ・ツク、Ｗは・ノート１
皐をそ、ｌＬそ１Ｌ示す。
前記実施例の動作を第３図のタイミング・チャートを参
照しつつ説明する。
照しつつ説明する。
今、メモリ・セルが保持状態にあるとすると、ブリ・チ
ャージ用クロックＰＣは高レベルにあるのでトランジス
タＱａば導通し、トランジスタＱ、Ｃはゲートが略接地
電位となり導通ずる。ワード線駆動クロックφ８は保持
状態に於いて電源電圧ＶＤＤに近いレベルにある為、ト
ランジスタＱｄ及びＱｅのゲート及びベースは高レベル
であり、ワーｌ”１１ｉ１ＷはトランジスタＱｄの導通
で高レベルに維持されている。行アドレス・ストローフ
（ＲＡＳ）クロックに同期してトランジスタＱｌ−Ｑ
ｎのゲー１−はアドレス信号に応した導通或いは非導通
状態が確定する。非選択番地ではｌ・ランジスタＱ１〜
Ｑｎの何れかのトランジスタが導ｉＪＴ＋Ｌ、トランジ
スタＱｃのゲートを高レベルにする。選択番地ではトラ
ンジスタＱ １− Ｑ ｎの何れも非導通となり、トラ
ンジスタ９Ｃのゲートを低レベル、即５、接地レベルに
維持する。この動作に依り、選択された番地のトランジ
スタＱｃはオン、その他のトランジスタＱｃはオフとな
るのである。
ャージ用クロックＰＣは高レベルにあるのでトランジス
タＱａば導通し、トランジスタＱ、Ｃはゲートが略接地
電位となり導通ずる。ワード線駆動クロックφ８は保持
状態に於いて電源電圧ＶＤＤに近いレベルにある為、ト
ランジスタＱｄ及びＱｅのゲート及びベースは高レベル
であり、ワーｌ”１１ｉ１ＷはトランジスタＱｄの導通
で高レベルに維持されている。行アドレス・ストローフ
（ＲＡＳ）クロックに同期してトランジスタＱｌ−Ｑ
ｎのゲー１−はアドレス信号に応した導通或いは非導通
状態が確定する。非選択番地ではｌ・ランジスタＱ１〜
Ｑｎの何れかのトランジスタが導ｉＪＴ＋Ｌ、トランジ
スタＱｃのゲートを高レベルにする。選択番地ではトラ
ンジスタＱ １− Ｑ ｎの何れも非導通となり、トラ
ンジスタ９Ｃのゲートを低レベル、即５、接地レベルに
維持する。この動作に依り、選択された番地のトランジ
スタＱｃはオン、その他のトランジスタＱｃはオフとな
るのである。
次に、ワード線駆動クロックφ８を高レベルから低レベ
ルに低下させると、トランジスタＱｃが導通している選
択番地に於いては、１−ランジスタＱｄ及びトランジス
タＱｅのケーｉ−及びベースは低レベルとなり、Ｉ・ラ
ン、シスタＱｅの導通でワード線Ｗはエミノク゛・ホロ
ワ動作に依って急速に低レベルに駆動される。そして、
非選択番地に於けるワード線駆動り１コツクφつの低レ
ベル−、の遷移は、１−ランジスクＱｃの遮断に（在り
、！ノードを泉駆動ｌ・ランジスタＱｄ及びＱｅに対し
て実質的に影響を与えない。その理由は、ワード線駆動
期間中のトランジスタＱｃの遮断状態に於いては、１ラ
ンジスクＱｄ及びＱｅのゲート及びベースか電気的に）
Ｕ−ティング状態になるももの、１−ランンスタＱ ｅ
の導通を開始劣る為には該トランジスタＱｅの電流増幅
率が２０〜５０程度と比較的低い為、ミリアンペア・オ
ーク程度のベース電流を必要とし、そのような電流はリ
ーク電流成分を考慮しても、或いは、容量性結合を考慮
してもフローティング状態のトランジスタＱｅのベース
に供給されることはあり得す、従って、トランジスタＱ
ｅば確実にオフ状態を継続するものである。
ルに低下させると、トランジスタＱｃが導通している選
択番地に於いては、１−ランジスタＱｄ及びトランジス
タＱｅのケーｉ−及びベースは低レベルとなり、Ｉ・ラ
ン、シスタＱｅの導通でワード線Ｗはエミノク゛・ホロ
ワ動作に依って急速に低レベルに駆動される。そして、
非選択番地に於けるワード線駆動り１コツクφつの低レ
ベル−、の遷移は、１−ランジスクＱｃの遮断に（在り
、！ノードを泉駆動ｌ・ランジスタＱｄ及びＱｅに対し
て実質的に影響を与えない。その理由は、ワード線駆動
期間中のトランジスタＱｃの遮断状態に於いては、１ラ
ンジスクＱｄ及びＱｅのゲート及びベースか電気的に）
Ｕ−ティング状態になるももの、１−ランンスタＱ ｅ
の導通を開始劣る為には該トランジスタＱｅの電流増幅
率が２０〜５０程度と比較的低い為、ミリアンペア・オ
ーク程度のベース電流を必要とし、そのような電流はリ
ーク電流成分を考慮しても、或いは、容量性結合を考慮
してもフローティング状態のトランジスタＱｅのベース
に供給されることはあり得す、従って、トランジスタＱ
ｅば確実にオフ状態を継続するものである。
前記実施例では、ｎチャネル型テーバ・アイソレーテッ
ド型ダイナミックＲＡＭについて説明しんが、ｐチャネ
ル型のものであっても、電圧極性を逆にすれば同効であ
ることは謂うまでもない。
ド型ダイナミックＲＡＭについて説明しんが、ｐチャネ
ル型のものであっても、電圧極性を逆にすれば同効であ
ることは謂うまでもない。
また、メモリとしては、テーバ・アイソレーテッド型ダ
イナミックＲＡＭの外にＲＯＭも使用することができる
。更に、ワード線駆動トランジスタであるバイポーラ・
トランジスタのコレクタとテーバ・アイソレーテッド型
ダイナミックＲＡ Ｍセルの基板になるウェル領域は冶
金学的に共通領域として形成されているが、これは、分
離して形成されたものを電気的に接続しても良いことば
勿論である。
イナミックＲＡＭの外にＲＯＭも使用することができる
。更に、ワード線駆動トランジスタであるバイポーラ・
トランジスタのコレクタとテーバ・アイソレーテッド型
ダイナミックＲＡ Ｍセルの基板になるウェル領域は冶
金学的に共通領域として形成されているが、これは、分
離して形成されたものを電気的に接続しても良いことば
勿論である。
発明の効果
本発明に依れば、しきい値電圧の変調が可能であるＭＩ
Ｓメモリ・トランジスタを有し、δ亥ＭｌＳメモリ・１
〜ランジスタのソース電極及びドレイン組換がワード線
及びビット線に接続され、該ＭＩｓメモリ・トランジス
タのチャネル抵抗を検知して記憶情報の読み出しを行な
う半導体記憶装置に於いて、前記ワード線を駆動する為
のバイポーラ・トランジスタからなる駆動回路を備えて
なる半導体記憶装置が得られるので、前記の如きメモリ
、即ちテーバ・アイソレーテッド型ダイナミックＲＡ、
Ｍや一部のＲＯＭ等の如く、各ビット線からワード線に
流入するセル電流が集中するメモリであっても、ワード
線を小型の１−ランシスタで高速に駆動することができ
、集積ビット数の増大、チップ面積の小型化が可能とな
る。
Ｓメモリ・トランジスタを有し、δ亥ＭｌＳメモリ・１
〜ランジスタのソース電極及びドレイン組換がワード線
及びビット線に接続され、該ＭＩｓメモリ・トランジス
タのチャネル抵抗を検知して記憶情報の読み出しを行な
う半導体記憶装置に於いて、前記ワード線を駆動する為
のバイポーラ・トランジスタからなる駆動回路を備えて
なる半導体記憶装置が得られるので、前記の如きメモリ
、即ちテーバ・アイソレーテッド型ダイナミックＲＡ、
Ｍや一部のＲＯＭ等の如く、各ビット線からワード線に
流入するセル電流が集中するメモリであっても、ワード
線を小型の１−ランシスタで高速に駆動することができ
、集積ビット数の増大、チップ面積の小型化が可能とな
る。
第１図は本発明一実施例の要部切断側面説明図、第２図
は本発リドー実施例を表わす要部回路図、第３図は第２
図に示した実施例の動作を説明する為のタイミング・チ
ャートである。 図に於いて、１はｎ型シリコン半導体基板、２及び３ば
ｐ型ウェル領域、４はｎ型埋め込みチャネル領域、５は
接合ゲート領域、６はｎ＋＋ソース領域、７はｎ＋型ト
ドレイン領域８はデー１〜電極、９はｎ型ベース領域、
１０はｎ＋＋ベース・コンタクト領域、１１はｐ＋＋エ
ミッタ領域、１２及び１３はｎ＋型領領域１４はゲート
電極、１５はバイアス電源、１６及び１７はｐ＋型領領
域１．８はゲート電極、ＱＴはテーパ・アイソレーテッ
ド型グイナミソクＲＡＭセル、ＱＤは駆動トランジスタ
、ＱＣＮはｎチャネル型ＭＩＳＩ−ランジスタ、ＱＣＰ
はｐヂャネル型ＭＩＳＩ−ランジスタである。 特許出願人 富士通株式会社 代理人弁理士 １蟲 久五部 （外３名） 第 １ 図 第２図 ワード線
は本発リドー実施例を表わす要部回路図、第３図は第２
図に示した実施例の動作を説明する為のタイミング・チ
ャートである。 図に於いて、１はｎ型シリコン半導体基板、２及び３ば
ｐ型ウェル領域、４はｎ型埋め込みチャネル領域、５は
接合ゲート領域、６はｎ＋＋ソース領域、７はｎ＋型ト
ドレイン領域８はデー１〜電極、９はｎ型ベース領域、
１０はｎ＋＋ベース・コンタクト領域、１１はｐ＋＋エ
ミッタ領域、１２及び１３はｎ＋型領領域１４はゲート
電極、１５はバイアス電源、１６及び１７はｐ＋型領領
域１．８はゲート電極、ＱＴはテーパ・アイソレーテッ
ド型グイナミソクＲＡＭセル、ＱＤは駆動トランジスタ
、ＱＣＮはｎチャネル型ＭＩＳＩ−ランジスタ、ＱＣＰ
はｐヂャネル型ＭＩＳＩ−ランジスタである。 特許出願人 富士通株式会社 代理人弁理士 １蟲 久五部 （外３名） 第 １ 図 第２図 ワード線
Claims (1)
- しきい値電圧の変調が可能であるＭＩＳメモリトランジ
スタを有し、該ＭＩＳメモリ・トランジスタのソース電
極及びドレイン電極がワード線及びビット線に接続され
、該ＭＩＳメモリ・トランジスタのチャネル抵抗を検知
して記憶情報の読み出しを行なう半導体記憶装置に於い
て、前記ソート線を駆動する為のバイポーラ・トランジ
スタからなる駆動回路を備えてなることを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57185089A JPS5975487A (ja) | 1982-10-20 | 1982-10-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57185089A JPS5975487A (ja) | 1982-10-20 | 1982-10-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5975487A true JPS5975487A (ja) | 1984-04-28 |
Family
ID=16164637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57185089A Pending JPS5975487A (ja) | 1982-10-20 | 1982-10-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5975487A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61142594A (ja) * | 1984-12-17 | 1986-06-30 | Hitachi Ltd | 半導体記憶装置 |
-
1982
- 1982-10-20 JP JP57185089A patent/JPS5975487A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61142594A (ja) * | 1984-12-17 | 1986-06-30 | Hitachi Ltd | 半導体記憶装置 |
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