JP3225533B2 - ダイナミック型半導体メモリ装置 - Google Patents
ダイナミック型半導体メモリ装置Info
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特にダイナミック型半導体メモリのリフレッシュ方
式に関する。
し、特にダイナミック型半導体メモリのリフレッシュ方
式に関する。
【０００２】
【従来の技術】ダイナミック型半導体メモリ装置（以
下、ＤＲＡＭという）は、メモリセル内に電荷の形で蓄
えられたデータが時間の経過に伴いリークしてしまうの
で、一定時間毎に電荷を蓄え直すリフレッシュ動作が必
要となる。従来より汎用のＤＲＡＭのリフレッシュモー
ドとしては、ＲＡＳ(オーハ゛ーライン)オンリーリフレッシュ、
ヒドンリフレッシュ、ＣＢＲオートリフレッシュが知ら
れている。とりわけ、ＣＢＲオートリフレッシュは外部
から、ロウアドレスを与える必要がなく、ＣＢＲオート
リフレッシュモードエントリー後、すなわち、ＣＡＳ(オ
ーハ゛ーライン)のレベルを所定のタイミングで降下させた後
（以下、「Ｌにする」もしくは「Ｌ」という。その反対
は「Ｈ」という）。半導体メモリ装置は内部のロウアド
レスカウンタをカウントアップするためにＲＡＳ(オーハ゛ー
ライン)に矩形波を与えなければならない。したがって、全
ビットをリフレッシュするには、カウンタのカウントア
ップは１ＭビットＤＲＡＭで５１２回、４ＭビットＤＲ
ＡＭでは１０２４回必要である。
下、ＤＲＡＭという）は、メモリセル内に電荷の形で蓄
えられたデータが時間の経過に伴いリークしてしまうの
で、一定時間毎に電荷を蓄え直すリフレッシュ動作が必
要となる。従来より汎用のＤＲＡＭのリフレッシュモー
ドとしては、ＲＡＳ(オーハ゛ーライン)オンリーリフレッシュ、
ヒドンリフレッシュ、ＣＢＲオートリフレッシュが知ら
れている。とりわけ、ＣＢＲオートリフレッシュは外部
から、ロウアドレスを与える必要がなく、ＣＢＲオート
リフレッシュモードエントリー後、すなわち、ＣＡＳ(オ
ーハ゛ーライン)のレベルを所定のタイミングで降下させた後
（以下、「Ｌにする」もしくは「Ｌ」という。その反対
は「Ｈ」という）。半導体メモリ装置は内部のロウアド
レスカウンタをカウントアップするためにＲＡＳ(オーハ゛ー
ライン)に矩形波を与えなければならない。したがって、全
ビットをリフレッシュするには、カウンタのカウントア
ップは１ＭビットＤＲＡＭで５１２回、４ＭビットＤＲ
ＡＭでは１０２４回必要である。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来のＤＲＡＭはリフレッシュ動作の開始だけでな
く、メモリビットを指定するアドレスの歩進もＲＡＳ(オ
ーハ゛ーライン)等の外部制御信号で制御しているので、これら
の外部制御信号の制御が複雑となり、外部装置の負担が
大きいという問題点があった。
た従来のＤＲＡＭはリフレッシュ動作の開始だけでな
く、メモリビットを指定するアドレスの歩進もＲＡＳ(オ
ーハ゛ーライン)等の外部制御信号で制御しているので、これら
の外部制御信号の制御が複雑となり、外部装置の負担が
大きいという問題点があった。
【０００４】
【課題を解決するための手段】本願請求項１に規定され
たダイナミック型半導体メモリ装置の要旨は、外部から
所定のタイミングで所定レベルのロウアドレスストロ−
ブ信号及びカラムアドレスストロ−ブ信号が供給される
と第１検出信号を出力するセルフリフレッシュ内部カウ
ンタ制御回路と、前記第１検出信号により活性化され所
定周期のパルスを発振するパルス発振回路と、前記所定
周期のパルスを分周して分周信号を出力する分周回路
と、前記分周信号を受け前記所定のタイミングで所定レ
ベルのロウアドレスストロ−ブ信号及びカラムアドレス
ストロ−ブ信号が供給された時点からの経過時間を計時
するタイマ−回路と、該経過時間が第１の所定時間に達
した時に第２検出信号を出力するセルフリフレッシュ制
御回路と、前記第２検出信号により制御され内部ロウア
ドレスストロ−ブ信号および内部カラムアドレスストロ
−ブ信号を出力する内部ロウアドレスストロ−ブ信号発
生回路および内部カラムアドレスストロ−ブ信号発生回
路と、複数のメモリセルよりなるメモリセルアレイと、
前記メモリセルアレイに対しアクセスを行う周辺回路
と、前記内部カラムアドレスストローブ信号発生回路の
出力を受け前記周辺回路を制御する第１制御信号を出力
するキャスビフォアラスカウンタ制御回路とを具備し、
前記セルフリフレッシュ制御回路が前記第２検出信号を
出力した後、前記タイマー回路は外部から供給されたロ
ウアドレスストロ−ブ信号及びカラムアドレスストロ−
ブ信号が所定のレベルに保持している間第２の所定時間
を計時し、該第２の所定時間毎に第２制御信号を前記内
部ロウアドレスストローブ信号発生回路に与えることで
前記内部ロウアドレスストローブ信号発生回路の出力を
活性化させてリフレッシュ動作を実行し、前記内部ロウ
アドレスストロ−ブ信号発生回路は、前記ロウアドレス
ストロ−ブ信号が所定のレベルから変化すると前記周辺
回路から出力されるセンス終了検出信号に応答して前記
第２の所定時間毎のリフレッシュ動作を解除することで
あり、本願請求項２に規定されたダイナミック型半導体
メモリ装置では、前記タイマ−回路は前記メモリのセル
デ−タ保持時間特性を表す選択信号に応答して分周回路
の複数の分周信号のうちから使用する分周信号を選択し
前記第１の所定時間及び第２の所定時間を計時すること
であり、本願請求項３に規定されたダイナミック型半導
体メモリ装置の要旨は、外部から所定のタイミングで所
定レベルのロウアドレスストロ−ブ信号及びカラムアド
レスストロ−ブ信号が供給されると第１検出信号を出力
するセルフリフレッシュ内部カウンタ制御回路と、前記
第１検出信号により活性化され所定周期のパルスを発振
するパルス発振回路と、前記所定周期のパルスを分周し
て分周信号を出力する分周回路と、前記分周信号を受け
前記所定のタイミングで所定レベルのロウアドレススト
ロ−ブ信号及びカラムアドレスストロ−ブ信号が供給さ
れた時点からの経過時間を計時するタイマ−回路と、該
経過時間が第１の所定時間に達した時に第２検出信号を
出力するセルフリフレッシュ制御回路と、前記第２検出
信号により制御され内部ロウアドレスストロ−ブ信号お
よび内部カラムアドレスストロ−ブ信号を出力する内部
ロウアドレスストロ−ブ信号発生回路および内部カラム
アドレスストロ−ブ信号発生回路と、複数のメモリセル
よりなるメモリセルアレイと、前記メモリセルアレイに
対しアクセスを行う周辺回路と、前記内部カラムアドレ
スストローブ信号発生回路の出力を受け前記周辺回路を
制御する第１制御信号を出力するキャスビフォアラスカ
ウンタ制御回路とを具備し、前記セルフリフレッシュ制
御回路が前記第２検出信号を出力した後、前記タイマー
回路は外部から供給されたロウアドレスストロ−ブ信号
及びカラムアドレスストロ−ブ信号が所定のレベルに保
持している間第２の所定時間を計時し、該第２の所定時
間毎に第２制御信号を前記内部ロウアドレスストローブ
信号発生回路に与えることで前記内部ロウアドレススト
ローブ信号発生回路の出力を活性化させてリフレッシュ
動作を実行し、前記リフレッシュ制御回路はライトイネ
−ブル信号を活性レベルに移行させた状態で上記所定の
タイミングにロウアドレスストロ−ブ信号とカラムアド
レスストロ−ブ信号を所定レベルに移行させると、周辺
回路がリフレッシュ動作の対象となっているメモリセル
のセンス動作が終了していることを確認して直ちにセル
フリフレッシュ動作モ−ドに入ることである。
たダイナミック型半導体メモリ装置の要旨は、外部から
所定のタイミングで所定レベルのロウアドレスストロ−
ブ信号及びカラムアドレスストロ−ブ信号が供給される
と第１検出信号を出力するセルフリフレッシュ内部カウ
ンタ制御回路と、前記第１検出信号により活性化され所
定周期のパルスを発振するパルス発振回路と、前記所定
周期のパルスを分周して分周信号を出力する分周回路
と、前記分周信号を受け前記所定のタイミングで所定レ
ベルのロウアドレスストロ−ブ信号及びカラムアドレス
ストロ−ブ信号が供給された時点からの経過時間を計時
するタイマ−回路と、該経過時間が第１の所定時間に達
した時に第２検出信号を出力するセルフリフレッシュ制
御回路と、前記第２検出信号により制御され内部ロウア
ドレスストロ−ブ信号および内部カラムアドレスストロ
−ブ信号を出力する内部ロウアドレスストロ−ブ信号発
生回路および内部カラムアドレスストロ−ブ信号発生回
路と、複数のメモリセルよりなるメモリセルアレイと、
前記メモリセルアレイに対しアクセスを行う周辺回路
と、前記内部カラムアドレスストローブ信号発生回路の
出力を受け前記周辺回路を制御する第１制御信号を出力
するキャスビフォアラスカウンタ制御回路とを具備し、
前記セルフリフレッシュ制御回路が前記第２検出信号を
出力した後、前記タイマー回路は外部から供給されたロ
ウアドレスストロ−ブ信号及びカラムアドレスストロ−
ブ信号が所定のレベルに保持している間第２の所定時間
を計時し、該第２の所定時間毎に第２制御信号を前記内
部ロウアドレスストローブ信号発生回路に与えることで
前記内部ロウアドレスストローブ信号発生回路の出力を
活性化させてリフレッシュ動作を実行し、前記内部ロウ
アドレスストロ−ブ信号発生回路は、前記ロウアドレス
ストロ−ブ信号が所定のレベルから変化すると前記周辺
回路から出力されるセンス終了検出信号に応答して前記
第２の所定時間毎のリフレッシュ動作を解除することで
あり、本願請求項２に規定されたダイナミック型半導体
メモリ装置では、前記タイマ−回路は前記メモリのセル
デ−タ保持時間特性を表す選択信号に応答して分周回路
の複数の分周信号のうちから使用する分周信号を選択し
前記第１の所定時間及び第２の所定時間を計時すること
であり、本願請求項３に規定されたダイナミック型半導
体メモリ装置の要旨は、外部から所定のタイミングで所
定レベルのロウアドレスストロ−ブ信号及びカラムアド
レスストロ−ブ信号が供給されると第１検出信号を出力
するセルフリフレッシュ内部カウンタ制御回路と、前記
第１検出信号により活性化され所定周期のパルスを発振
するパルス発振回路と、前記所定周期のパルスを分周し
て分周信号を出力する分周回路と、前記分周信号を受け
前記所定のタイミングで所定レベルのロウアドレススト
ロ−ブ信号及びカラムアドレスストロ−ブ信号が供給さ
れた時点からの経過時間を計時するタイマ−回路と、該
経過時間が第１の所定時間に達した時に第２検出信号を
出力するセルフリフレッシュ制御回路と、前記第２検出
信号により制御され内部ロウアドレスストロ−ブ信号お
よび内部カラムアドレスストロ−ブ信号を出力する内部
ロウアドレスストロ−ブ信号発生回路および内部カラム
アドレスストロ−ブ信号発生回路と、複数のメモリセル
よりなるメモリセルアレイと、前記メモリセルアレイに
対しアクセスを行う周辺回路と、前記内部カラムアドレ
スストローブ信号発生回路の出力を受け前記周辺回路を
制御する第１制御信号を出力するキャスビフォアラスカ
ウンタ制御回路とを具備し、前記セルフリフレッシュ制
御回路が前記第２検出信号を出力した後、前記タイマー
回路は外部から供給されたロウアドレスストロ−ブ信号
及びカラムアドレスストロ−ブ信号が所定のレベルに保
持している間第２の所定時間を計時し、該第２の所定時
間毎に第２制御信号を前記内部ロウアドレスストローブ
信号発生回路に与えることで前記内部ロウアドレススト
ローブ信号発生回路の出力を活性化させてリフレッシュ
動作を実行し、前記リフレッシュ制御回路はライトイネ
−ブル信号を活性レベルに移行させた状態で上記所定の
タイミングにロウアドレスストロ−ブ信号とカラムアド
レスストロ−ブ信号を所定レベルに移行させると、周辺
回路がリフレッシュ動作の対象となっているメモリセル
のセンス動作が終了していることを確認して直ちにセル
フリフレッシュ動作モ−ドに入ることである。
【０００５】
【発明の作用】外部から供給されるロウアドレスストロ
ーブ信号とカラムアドレスストローブ信号とが所定のタ
イミングで所定レベルに移行すると、第１検出信号が発
生し、該第１検出信号に応答してパルス発振回路が所定
周期のパルスを分周回路に供給する。分周回路は所定周
期のパルスを分周して分周信号を形成し、タイマー回路
はこの分周信号を計数する。タイマー回路の計数値が第
１の所定時間を示すとセルフリフレッシュ制御回路が内
部ロウアドレスストローブ信号発生回路と内部カラムア
ドレスストローブ信号とに内部ロウアドレスストローブ
信号と内部カラムアドレスストローブ信号を周辺回路に
供給させ、周辺回路はメモリセルアレイのメモリセルの
リフレッシュ動作を開始する。
ーブ信号とカラムアドレスストローブ信号とが所定のタ
イミングで所定レベルに移行すると、第１検出信号が発
生し、該第１検出信号に応答してパルス発振回路が所定
周期のパルスを分周回路に供給する。分周回路は所定周
期のパルスを分周して分周信号を形成し、タイマー回路
はこの分周信号を計数する。タイマー回路の計数値が第
１の所定時間を示すとセルフリフレッシュ制御回路が内
部ロウアドレスストローブ信号発生回路と内部カラムア
ドレスストローブ信号とに内部ロウアドレスストローブ
信号と内部カラムアドレスストローブ信号を周辺回路に
供給させ、周辺回路はメモリセルアレイのメモリセルの
リフレッシュ動作を開始する。
【０００６】
【実施例】次に本発明の実施例を図面を参照して説明す
る。以下の説明でロウアドレスストローブはＲＡＳ、カ
ラムアドレスストローブはＣＡＳの略称を使用する。
る。以下の説明でロウアドレスストローブはＲＡＳ、カ
ラムアドレスストローブはＣＡＳの略称を使用する。
【０００７】図１は、本発明の第１実施例を示すブロッ
ク図である。図１において１は内部ＲＡＳ発生回路であ
り、その詳細構成は図６，図７に示す。２は内部ＣＡＳ
発生回路であり、図９に詳示した回路構成を有してい
る。３はキャスビフォアラス（以下、ＣＢＲと略す）カ
ウンタ制御回路を示しており、セルフリフレッシュ制御
回路４の詳細構成は図１０に示されている。５はセルフ
リフレッシュ内部カウンタ制御回路であり、図８に詳示
された回路構成を有している。６はパルス発振回路を示
しており、タイマー回路７は図１１に詳示された回路構
成を有している。８は分周回路であり、その詳細構成は
図１２に示されている。
ク図である。図１において１は内部ＲＡＳ発生回路であ
り、その詳細構成は図６，図７に示す。２は内部ＣＡＳ
発生回路であり、図９に詳示した回路構成を有してい
る。３はキャスビフォアラス（以下、ＣＢＲと略す）カ
ウンタ制御回路を示しており、セルフリフレッシュ制御
回路４の詳細構成は図１０に示されている。５はセルフ
リフレッシュ内部カウンタ制御回路であり、図８に詳示
された回路構成を有している。６はパルス発振回路を示
しており、タイマー回路７は図１１に詳示された回路構
成を有している。８は分周回路であり、その詳細構成は
図１２に示されている。
【０００８】図１２において５３〜５７で示されたフリ
ップフロップ（以下、Ｆ／Ｆと略す）ブロックは５２に
示された回路構成をそれぞれ有している。９は周辺回路
を、１０はメモリセルアレイをそれぞれ示している。Ｒ
ＡＳ(オーハ゛ーライン)はロウアドレスストローブ信号を、ＣＡ
Ｓ(オーハ゛ーライン)はカラムアドレスストローブ信号を示して
おり、φ１はセルフリフレッシュ期間中内部カウンタを
駆動する所定周期のパルスとしてのクロックパルスであ
る。φ２，φ３，φ４はクロックパルスφ１を分周した
複数の分周信号であり、例えばφ２が３１μｓサイクル
なら、φ３は６２μｓサイクル、φ４は１２４μｓサイ
クルに設定されている。φ５はタイマー回路の出力であ
り、ＣＢＲタイミングの入力後、第１の所定時間の間Ｒ
ＡＳ(オーハ゛ーライン)が低レベルを維持したとき、セルフリフ
レッシュモードにエントリさせるための計時と、セルフ
リフレッシュ期間中リフレッシュが一定時間毎に行える
ように第２の所定時間を計時する。
ップフロップ（以下、Ｆ／Ｆと略す）ブロックは５２に
示された回路構成をそれぞれ有している。９は周辺回路
を、１０はメモリセルアレイをそれぞれ示している。Ｒ
ＡＳ(オーハ゛ーライン)はロウアドレスストローブ信号を、ＣＡ
Ｓ(オーハ゛ーライン)はカラムアドレスストローブ信号を示して
おり、φ１はセルフリフレッシュ期間中内部カウンタを
駆動する所定周期のパルスとしてのクロックパルスであ
る。φ２，φ３，φ４はクロックパルスφ１を分周した
複数の分周信号であり、例えばφ２が３１μｓサイクル
なら、φ３は６２μｓサイクル、φ４は１２４μｓサイ
クルに設定されている。φ５はタイマー回路の出力であ
り、ＣＢＲタイミングの入力後、第１の所定時間の間Ｒ
ＡＳ(オーハ゛ーライン)が低レベルを維持したとき、セルフリフ
レッシュモードにエントリさせるための計時と、セルフ
リフレッシュ期間中リフレッシュが一定時間毎に行える
ように第２の所定時間を計時する。
【０００９】φ６は内部ＲＡＳ発生回路１の一方の出力
であり、外部から与えられるＲＡＳ(オーハ゛ーライン)にほぼ同
期している。
であり、外部から与えられるＲＡＳ(オーハ゛ーライン)にほぼ同
期している。
【００１０】φ７（図６参照）は内部ＲＡＳ発生回路１
内の信号であり、セルフリフレッシュ時にリフレッシュ
動作を制御する信号である。φ８もφ７と同様にセルフ
リフレッシュ時にリフレッシュ動作を制御する信号であ
るが、外部より与えられるＲＡＳ(オーハ゛ーライン)からの信号
系とロジックをとり、ＲＡＳ(オーハ゛ーライン)がＨになったと
きセルフリフレッシュ動作をリセットする。
内の信号であり、セルフリフレッシュ時にリフレッシュ
動作を制御する信号である。φ８もφ７と同様にセルフ
リフレッシュ時にリフレッシュ動作を制御する信号であ
るが、外部より与えられるＲＡＳ(オーハ゛ーライン)からの信号
系とロジックをとり、ＲＡＳ(オーハ゛ーライン)がＨになったと
きセルフリフレッシュ動作をリセットする。
【００１１】φ９はＣＢＲカウンタ制御回路３を制御す
るためのＣＡＳ系の信号であり、セルフリフレッシュ期
間中はＨとなり、ＣＡＳ(オーハ゛ーライン)信号がＨとなって
も、セルフリフレッシュ動作を可能にし、電流の削減を
行っている。
るためのＣＡＳ系の信号であり、セルフリフレッシュ期
間中はＨとなり、ＣＡＳ(オーハ゛ーライン)信号がＨとなって
も、セルフリフレッシュ動作を可能にし、電流の削減を
行っている。
【００１２】φ１０はＣＢＲカウンタ制御回路３の出力
信号である。φ１１はセルフリフレッシュ内部カウンタ
制御回路５出力信号であり、第１検出信号に相当する。
φ１２はセルフリフレッシュ制御回路４の出力信号であ
り、第２検出信号に相当する。出力信号φ１２はセルフ
リフレッシュ動作時にＨとなる。φ１３は内部ＲＡＳ発
生回路２の出力の一方であり、セルフリフレッシュの動
作期間中、非動作期間中にかかわらず周辺回路を制御す
る。φ１４はセンス動作の終了を知らせる信号である。
φ１５は分周回路８の分周信号φ２，φ４の一方を選択
する信号で、通常はＨ固定だが、メモリセルの負荷保持
特性の良悪で分周信号φ２，φ４を切り換えるとき使用
される。
信号である。φ１１はセルフリフレッシュ内部カウンタ
制御回路５出力信号であり、第１検出信号に相当する。
φ１２はセルフリフレッシュ制御回路４の出力信号であ
り、第２検出信号に相当する。出力信号φ１２はセルフ
リフレッシュ動作時にＨとなる。φ１３は内部ＲＡＳ発
生回路２の出力の一方であり、セルフリフレッシュの動
作期間中、非動作期間中にかかわらず周辺回路を制御す
る。φ１４はセンス動作の終了を知らせる信号である。
φ１５は分周回路８の分周信号φ２，φ４の一方を選択
する信号で、通常はＨ固定だが、メモリセルの負荷保持
特性の良悪で分周信号φ２，φ４を切り換えるとき使用
される。
【００１３】以下、図２を参照して一実施例の動作を説
明する。外部よりＲＡＳ(オーハ゛ーライン)，ＣＡＳ(オーハ゛ーライン)
がＣＢＲタイミングで入力されると（時刻ｔ１）、通常
のＣＢＲリフレッシュ時と同様に、φ９はＨ、φ１０は
Ｌ、φ１３はＬとなる。φ６がＨ、φ１０がＬになる
と、φ１１がＬにラッチされ値φ１が活性化される。ま
たφ２，φ３，φ４が初期化によりＨとなりφ５もＨと
なる。
明する。外部よりＲＡＳ(オーハ゛ーライン)，ＣＡＳ(オーハ゛ーライン)
がＣＢＲタイミングで入力されると（時刻ｔ１）、通常
のＣＢＲリフレッシュ時と同様に、φ９はＨ、φ１０は
Ｌ、φ１３はＬとなる。φ６がＨ、φ１０がＬになる
と、φ１１がＬにラッチされ値φ１が活性化される。ま
たφ２，φ３，φ４が初期化によりＨとなりφ５もＨと
なる。
【００１４】ＣＢＲタイミング入力後、ＲＡＳ(オーハ゛ーライ
ン)が所定時間Ｌに保持されると（時刻ｔ２）、φ１５が
Ｈに固定の時、φ５はＬとなりφ１２はＨにラッチされ
セルフリフレッシュモードにエントリーされる。φ１２
がＨなので、内部ＲＡＳ信号φ１３はＨになり、周辺回
路９の内部ではｔRP期間（ＲＡＳプリチャージ時間）に
入る。セルフリフレッシュモードエントリー以降ＲＡＳ
(オーハ゛ーライン)がＬに保持されれば、内部カウンタ出力φ
１，φ３，φ４により、φ５は一定期間毎にＬになり、
内部ＲＡＳ信号φ１３は活性化されセルフリフレッシュ
動作を繰り返す。
ン)が所定時間Ｌに保持されると（時刻ｔ２）、φ１５が
Ｈに固定の時、φ５はＬとなりφ１２はＨにラッチされ
セルフリフレッシュモードにエントリーされる。φ１２
がＨなので、内部ＲＡＳ信号φ１３はＨになり、周辺回
路９の内部ではｔRP期間（ＲＡＳプリチャージ時間）に
入る。セルフリフレッシュモードエントリー以降ＲＡＳ
(オーハ゛ーライン)がＬに保持されれば、内部カウンタ出力φ
１，φ３，φ４により、φ５は一定期間毎にＬになり、
内部ＲＡＳ信号φ１３は活性化されセルフリフレッシュ
動作を繰り返す。
【００１５】内部ＲＡＳ信号φ１３のアクティブ部期間
（Ｌ出力期間）では、センス終了を知らせる信号φ１４
のＨ出力がＨレベルのφ１５のトリガーになっているの
で、数１０ns程度である。
（Ｌ出力期間）では、センス終了を知らせる信号φ１４
のＨ出力がＨレベルのφ１５のトリガーになっているの
で、数１０ns程度である。
【００１６】図３に内部ＲＡＳ信号φ１３をＨに保持し
た非アクティブ時にセルフリフレッシュをリセットした
ときの動作タイミングを示す。センス終了を知らせるＬ
レベルφ１４の後に、ＲＡＳ(オーハ゛ーライン)をＨにしてリセ
ットされたとき、φ８がＬなので、直ちにφ６がＬ、φ
１１がＨ、φ１２がＬとなり、セルフリフレッシュモー
ドはリセットされる。
た非アクティブ時にセルフリフレッシュをリセットした
ときの動作タイミングを示す。センス終了を知らせるＬ
レベルφ１４の後に、ＲＡＳ(オーハ゛ーライン)をＨにしてリセ
ットされたとき、φ８がＬなので、直ちにφ６がＬ、φ
１１がＨ、φ１２がＬとなり、セルフリフレッシュモー
ドはリセットされる。
【００１７】図４に内部ＲＡＳ信号φ１３をＬに保持し
たアクティブ時にセルフリフレッシュをリセットしたと
きの動作タイミングを示す。Ｌレベルのφ１３で活性化
され、センス終了信号φ１４がＨになると、φ１４が
Ｌ、φ６がＬ、φ１１がＨ、φ１２がＬとなり、セルフ
リフレッシュモードがリセットされ、内部ＲＡＳ信号φ
１３はＨにプリチャージされ、非アクティブになる。
たアクティブ時にセルフリフレッシュをリセットしたと
きの動作タイミングを示す。Ｌレベルのφ１３で活性化
され、センス終了信号φ１４がＨになると、φ１４が
Ｌ、φ６がＬ、φ１１がＨ、φ１２がＬとなり、セルフ
リフレッシュモードがリセットされ、内部ＲＡＳ信号φ
１３はＨにプリチャージされ、非アクティブになる。
【００１８】図５に内部ＲＡＳ信号φ１３が非アクティ
ブからアクティブに移行したときにセルフリフレッシュ
をリセットしたときの動作タイミングを示す。一定時間
毎にセルフリフレッシュ動作を活性化させるＬレベルの
φ５により、φ８がＨとなる直前にＲＡＳ(オーハ゛ーライン)が
Ｈとなると、φ６は一瞬Ｌになる。ただちにφ１１が
Ｈ，φ１２がＬとなり、セルフリフレッシュモードはリ
セットされる。このとき図７のディレイ素子２５により
φ７がＨとなる以前にφ１２がＬとなるので、内部ＲＡ
Ｓ信号φ１３は活性化されない。
ブからアクティブに移行したときにセルフリフレッシュ
をリセットしたときの動作タイミングを示す。一定時間
毎にセルフリフレッシュ動作を活性化させるＬレベルの
φ５により、φ８がＨとなる直前にＲＡＳ(オーハ゛ーライン)が
Ｈとなると、φ６は一瞬Ｌになる。ただちにφ１１が
Ｈ，φ１２がＬとなり、セルフリフレッシュモードはリ
セットされる。このとき図７のディレイ素子２５により
φ７がＨとなる以前にφ１２がＬとなるので、内部ＲＡ
Ｓ信号φ１３は活性化されない。
【００１９】上述の本発明の第１実施例の説明は分周回
路８の分周信号φ２，φ４の一方を選択する選択信号φ
１５がＨの時だが、メモリセルの電荷保持特性の悪い半
導体メモリ装置では、φ１５がＬに固定されることによ
り、セルフリフレッシュサイクルを１／２にすることが
できる。
路８の分周信号φ２，φ４の一方を選択する選択信号φ
１５がＨの時だが、メモリセルの電荷保持特性の悪い半
導体メモリ装置では、φ１５がＬに固定されることによ
り、セルフリフレッシュサイクルを１／２にすることが
できる。
【００２０】次に、本発明の第２実施例について説明す
る。第２実施例は図１０に示された第１実施例のセルフ
リフレッシュ制御回路を図１３に示したセルフリフレッ
シュ制御回路に変更し、図１４に示したバックバイアス
ジェネレータ制御回路を追加している。その他の構成は
第１実施例と同一なので説明を省略する。
る。第２実施例は図１０に示された第１実施例のセルフ
リフレッシュ制御回路を図１３に示したセルフリフレッ
シュ制御回路に変更し、図１４に示したバックバイアス
ジェネレータ制御回路を追加している。その他の構成は
第１実施例と同一なので説明を省略する。
【００２１】図１５は第２実施例の動作波形図であり、
図中φ１〜φ１５は第１実施例と同一の信号であるがφ
１２は図１３に示した回路の出力信号である。φ１６は
ライトＣＢＲ（ライトイネーブル信号ＷＥ(オーハ゛ーライン)を
Ｌとした状態でＣＢＲタイミングを詳示させること）タ
イミング時にＨになり、ＣＢＲタイミングかＲＯＲ（Ｒ
ＡＳオンリーリフレッシュ）タイミングでＬになる信号
である。φ１７はバックバイアス電位が一定値以上に上
昇したときにＨになる信号であり、φ１８はバックバイ
アスジェネレータは活性化される。
図中φ１〜φ１５は第１実施例と同一の信号であるがφ
１２は図１３に示した回路の出力信号である。φ１６は
ライトＣＢＲ（ライトイネーブル信号ＷＥ(オーハ゛ーライン)を
Ｌとした状態でＣＢＲタイミングを詳示させること）タ
イミング時にＨになり、ＣＢＲタイミングかＲＯＲ（Ｒ
ＡＳオンリーリフレッシュ）タイミングでＬになる信号
である。φ１７はバックバイアス電位が一定値以上に上
昇したときにＨになる信号であり、φ１８はバックバイ
アスジェネレータは活性化される。
【００２２】外部からＲＡＳ(オーハ゛ーライン)，ＣＡＳ(オーハ゛ー
ライン)，ＷＥ(オーハ゛ーライン)をライトＣＢＲタイミングで入力
すると、通常のＣＢＲモードと同様に特定の１ワード上
のメモリセルのリフレッシュが開始される。上記タイミ
ングでφ１６はＨとなり、リフレッシュされるメモリセ
ルのセンス終了信号φ１４がＨになると、セルフリフレ
ッシュモードにエントリーされ、φ１２がＨとなる。
ライン)，ＷＥ(オーハ゛ーライン)をライトＣＢＲタイミングで入力
すると、通常のＣＢＲモードと同様に特定の１ワード上
のメモリセルのリフレッシュが開始される。上記タイミ
ングでφ１６はＨとなり、リフレッシュされるメモリセ
ルのセンス終了信号φ１４がＨになると、セルフリフレ
ッシュモードにエントリーされ、φ１２がＨとなる。
【００２３】第１実施例では、ＣＢＲタイミング後ＲＡ
Ｓ(オーハ゛ーライン)がＬで所定時間経過後にセルフリフレッシ
ュモードにエントリーしたが、第２実施例ではライトＣ
ＢＲタイミング入力後、センス終了信号φ１４がＨにな
ると、直ちにセルフリフレッシュモードにエントリーさ
れるので、内部ＲＡＳ信号φ１３がＨとなり、回路内部
は非アクティブとなる。
Ｓ(オーハ゛ーライン)がＬで所定時間経過後にセルフリフレッシ
ュモードにエントリーしたが、第２実施例ではライトＣ
ＢＲタイミング入力後、センス終了信号φ１４がＨにな
ると、直ちにセルフリフレッシュモードにエントリーさ
れるので、内部ＲＡＳ信号φ１３がＨとなり、回路内部
は非アクティブとなる。
【００２４】バックバイアス検知信号φ１７がＬである
とき、バックバイアス制御信号φ１８は内部ＲＡＳ信号
φ１３に同期してバックバイアスジェネレータを活性化
するので、平均消費電流が少なくなる。
とき、バックバイアス制御信号φ１８は内部ＲＡＳ信号
φ１３に同期してバックバイアスジェネレータを活性化
するので、平均消費電流が少なくなる。
【００２５】
【発明の効果】以上説明したように本発明は、メモリが
長時間アクセスされないとき、一定時間毎に全ワードメ
モリビットをリフレッシュするために外部から信号を与
え制御する必要がないので、外部からのリフレッシュ制
御が簡単になるという効果がある。
長時間アクセスされないとき、一定時間毎に全ワードメ
モリビットをリフレッシュするために外部から信号を与
え制御する必要がないので、外部からのリフレッシュ制
御が簡単になるという効果がある。
【００２６】また内部リフレッシュの周期が数１０μse
c〜数１００μsecと周期が比較的長いので、平均消費電
力が少なくバッテリーバックアップを比較的簡単な制御
で達成することができる。セルフリフレッシュ時の平均
電流は４ＭＤＲＡＭで１００μＡ〜１５０μＡ程度であ
る。
c〜数１００μsecと周期が比較的長いので、平均消費電
力が少なくバッテリーバックアップを比較的簡単な制御
で達成することができる。セルフリフレッシュ時の平均
電流は４ＭＤＲＡＭで１００μＡ〜１５０μＡ程度であ
る。
【００２７】また請求項４に規定する半導体メモリ装置
ではライトＣＢＲタイミングでＲＡＳ(オーハ゛ーライン)がＬを
保持し、セルフリフレッシュモードにエントリーすると
きは、ＣＢＲタイミング後セルフリフレッシュモードに
エントリーされるまでの第１実施例の所定時間に費やさ
れる電力がバックバイアスジェネレータを非活性にする
分少なくて済むという効果も奏する。
ではライトＣＢＲタイミングでＲＡＳ(オーハ゛ーライン)がＬを
保持し、セルフリフレッシュモードにエントリーすると
きは、ＣＢＲタイミング後セルフリフレッシュモードに
エントリーされるまでの第１実施例の所定時間に費やさ
れる電力がバックバイアスジェネレータを非活性にする
分少なくて済むという効果も奏する。
【図１】本発明の第１実施例を示すブロック図である。
【図２】第１実施例の動作波形図である。
【図３】第１実施例で内部ＲＡＳ非アクティブ時にセル
フリフレッシュをリセットしたときの動作タイミング図
である。
フリフレッシュをリセットしたときの動作タイミング図
である。
【図４】第１実施例で内部ＲＡＳアクティブ時にセルフ
リフレッシュをリセットしたときの動作タイミング図で
ある。
リフレッシュをリセットしたときの動作タイミング図で
ある。
【図５】第１実施例なので内部ＲＡＳ非アクティブから
アクティブになるときにセルフリフレッシュをリセット
したときの動作タイミング図である。
アクティブになるときにセルフリフレッシュをリセット
したときの動作タイミング図である。
【図６】第１実施例の内部ＲＡＳ発生回路の一部を示す
回路図である。
回路図である。
【図７】第１実施例の内部ＲＡＳ発生回路の他部を示す
回路図である。
回路図である。
【図８】第１実施例のセルフリフレッシュ内部カウンタ
制御回路の回路図である。
制御回路の回路図である。
【図９】第１実施例の内部ＣＡＳ発生回路の回路図であ
る。
る。
【図１０】第１実施例のセルフリフレッシュ制御回路を
示す回路図である。
示す回路図である。
【図１１】第１実施例のタイマー回路を示す回路図であ
る。
る。
【図１２】第１実施例の分周回路を示す回路図である。
【図１３】第２実施例のセルフリフレッシュ制御回路を
示す回路図である。
示す回路図である。
【図１４】第２実施例のバックバイアスジェネレータ制
御回路を示す回路図である。
御回路を示す回路図である。
【図１５】第２実施例の動作波形図を示す。
１ 内部ＲＡＳ発生回路 ２ 内部ＣＡＳ発生回路 ３ ＣＢＲカウンタ制御回路 ４ セルフリフレッシュ制御回路 ５ セルフリフレッシュ内部カウンタ制御回路 ６ パルス発振回路 ７ タイマー回路 ８ 分周回路 ９ 周辺回路 １０ メモリセルアレイ
Claims (3)
- 【請求項１】 外部から所定のタイミングで所定レベル
のロウアドレスストロ−ブ信号及びカラムアドレススト
ロ−ブ信号が供給されると第１検出信号を出力するセル
フリフレッシュ内部カウンタ制御回路と、前記第１検出
信号により活性化され所定周期のパルスを発振するパル
ス発振回路と、前記所定周期のパルスを分周して分周信
号を出力する分周回路と、前記分周信号を受け前記所定
のタイミングで所定レベルのロウアドレスストロ−ブ信
号及びカラムアドレスストロ−ブ信号が供給された時点
からの経過時間を計時するタイマ−回路と、該経過時間
が第１の所定時間に達した時に第２検出信号を出力する
セルフリフレッシュ制御回路と、前記第２検出信号によ
り制御され内部ロウアドレスストロ−ブ信号および内部
カラムアドレスストロ−ブ信号を出力する内部ロウアド
レスストロ−ブ信号発生回路および内部カラムアドレス
ストロ−ブ信号発生回路と、複数のメモリセルよりなる
メモリセルアレイと、前記メモリセルアレイに対しアク
セスを行う周辺回路と、前記内部カラムアドレスストロ
ーブ信号発生回路の出力を受け前記周辺回路を制御する
第１制御信号を出力するキャスビフォアラスカウンタ制
御回路とを具備し、前記セルフリフレッシュ制御回路が
前記第２検出信号を出力した後、前記タイマー回路は外
部から供給されたロウアドレスストロ−ブ信号及びカラ
ムアドレスストロ−ブ信号が所定のレベルに保持してい
る間第２の所定時間を計時し、該第２の所定時間毎に第
２制御信号を前記内部ロウアドレスストローブ信号発生
回路に与えることで前記内部ロウアドレスストローブ信
号発生回路の出力を活性化させてリフレッシュ動作を実
行し、前記内部ロウアドレスストロ−ブ信号発生回路
は、前記ロウアドレスストロ−ブ信号が所定のレベルか
ら変化すると前記周辺回路から出力されるセンス終了検
出信号に応答して前記第２の所定時間毎のリフレッシュ
動作を解除することを特徴とするダイナミック型半導体
メモリ装置。 - 【請求項２】 前記タイマ−回路は前記メモリのセルデ
−タ保持時間特性を表す選択信号に応答して分周回路の
複数の分周信号のうちから使用する分周信号を選択し前
記第１の所定時間及び第２の所定時間を計時する請求項
１記載のダイナミック型半導体メモリ装置。 - 【請求項３】 外部から所定のタイミングで所定レベル
のロウアドレスストロ−ブ信号及びカラムアドレススト
ロ−ブ信号が供給されると第１検出信号を出力するセル
フリフレッシュ内部カウンタ制御回路と、前記第１検出
信号により活性化され所定周期のパルスを発振するパル
ス発振回路と、前記所定周期のパルスを分周して分周信
号を出力する分周回路と、前記分周信号を受け前記所定
のタイミングで所定レベルのロウアドレスストロ−ブ信
号及びカラムアドレスストロ−ブ信号が供給された時点
からの経過時間を計時するタイマ−回路と、該経過時間
が第１の所定時間に達した時に第２検出信号を出力する
セルフリフレッシュ制御回路と、前記第２検出信号によ
り制御され内部ロウアドレスストロ−ブ信号および内部
カラムアドレスストロ−ブ信号を出力する内部ロウアド
レスストロ−ブ信号発生回路および内部カラムアドレス
ストロ−ブ信号発生回路と、複数のメモリセルよりなる
メモリセルアレイと、前記メモリセルアレイに対しアク
セスを行う周辺回路と、前記内部カラムアドレスストロ
ーブ信号発生回路の出力を受け前記周辺回路を制御する
第１制御信号を出力するキャスビフォアラスカウンタ制
御回路とを具備し、前記セルフリフレッシュ制御回路が
前記第２検出信号を出力した後、前記タイマー回路は外
部から供給されたロウアドレスストロ−ブ信号及びカラ
ムアドレスストロ−ブ信号が所定のレベルに保持してい
る間第２の所定時間を計時し、該第２の所定時間毎に第
２制御信号を前記内部ロウアドレスストローブ信号発生
回路に与えることで前記内部ロウアドレスストローブ信
号発生回路の出力を活性化させてリフレッシュ動作を実
行し、前記リフレッシュ制御回路はライトイネ−ブル信
号を活性レベルに移行させた状態で上記所定のタイミン
グにロウアドレスストロ−ブ信号とカラムアドレススト
ロ−ブ信号を所定レベルに移行させると、周辺回路がリ
フレッシュ動作の対象となっているメモリセルのセンス
動作が終了していることを確認して直ちにセルフリフレ
ッシュ動作モ−ドに入ることを特徴とするダイナミック
型半導体メモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10864291A JP3225533B2 (ja) | 1991-04-11 | 1991-04-11 | ダイナミック型半導体メモリ装置 |
| US07/865,863 US5347491A (en) | 1991-04-11 | 1992-04-09 | Dynamic random access memory device having autorefreshing unit for producing internal row address strobe signal and internal column address strobe signal |
| KR1019920006080A KR950006305B1 (ko) | 1991-04-11 | 1992-04-11 | 내부 행 어드레스 스트로브 신호와 내부 열 어드레스 스트로브 신호를 발생하기 위한 오토리프레싱 유니트를 갖는 dram 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10864291A JP3225533B2 (ja) | 1991-04-11 | 1991-04-11 | ダイナミック型半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04313888A JPH04313888A (ja) | 1992-11-05 |
| JP3225533B2 true JP3225533B2 (ja) | 2001-11-05 |
Family
ID=14489977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10864291A Expired - Fee Related JP3225533B2 (ja) | 1991-04-11 | 1991-04-11 | ダイナミック型半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5347491A (ja) |
| JP (1) | JP3225533B2 (ja) |
| KR (1) | KR950006305B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5652723A (en) * | 1991-04-18 | 1997-07-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US5418920A (en) * | 1992-04-30 | 1995-05-23 | Alcatel Network Systems, Inc. | Refresh control method and system including request and refresh counters and priority arbitration circuitry |
| JPH07153266A (ja) * | 1993-11-26 | 1995-06-16 | Mitsubishi Electric Corp | Ｄｒａｍ制御回路 |
| KR0129197B1 (ko) * | 1994-04-21 | 1998-10-01 | 문정환 | 메모리셀어레이의 리플레쉬 제어회로 |
| JPH08227598A (ja) * | 1995-02-21 | 1996-09-03 | Mitsubishi Electric Corp | 半導体記憶装置およびそのワード線選択方法 |
| US6209071B1 (en) | 1996-05-07 | 2001-03-27 | Rambus Inc. | Asynchronous request/synchronous data dynamic random access memory |
| US5802395A (en) * | 1996-07-08 | 1998-09-01 | International Business Machines Corporation | High density memory modules with improved data bus performance |
| KR100253570B1 (ko) * | 1997-06-28 | 2000-04-15 | 김영환 | 액티브 모드하에서 리프레쉬 동작이 가능한 메모리 장치 |
| KR100474549B1 (ko) * | 1997-06-30 | 2005-06-27 | 주식회사 하이닉스반도체 | 반도체메모리소자의카스비포라스리프레쉬장치 |
| KR100253410B1 (ko) * | 1998-02-20 | 2000-05-01 | 김영환 | 오토 리프레시 제어회로 |
| KR100562648B1 (ko) * | 1998-12-22 | 2006-06-29 | 주식회사 하이닉스반도체 | 감지 증폭기 제어 회로 |
| KR100296920B1 (ko) | 1999-06-28 | 2001-07-12 | 박종섭 | 반도체메모리장치의 데이터 기록 동작 제어 장치 |
| KR100324820B1 (ko) | 1999-06-29 | 2002-02-28 | 박종섭 | 싱크로너스 메모리 소자 |
| US10740116B2 (en) * | 2015-09-01 | 2020-08-11 | International Business Machines Corporation | Three-dimensional chip-based regular expression scanner |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6166295A (ja) * | 1984-09-10 | 1986-04-05 | Nec Corp | 半導体メモリ |
| JPH087995B2 (ja) * | 1985-08-16 | 1996-01-29 | 富士通株式会社 | ダイナミツク半導体記憶装置のリフレツシユ方法および装置 |
| JPS6355797A (ja) * | 1986-08-27 | 1988-03-10 | Fujitsu Ltd | メモリ |
| JPS63133395A (ja) * | 1986-11-25 | 1988-06-06 | Toshiba Corp | 半導体記憶装置 |
| JPH07107793B2 (ja) * | 1987-11-10 | 1995-11-15 | 株式会社東芝 | 仮想型スタティック半導体記憶装置及びこの記憶装置を用いたシステム |
-
1991
- 1991-04-11 JP JP10864291A patent/JP3225533B2/ja not_active Expired - Fee Related
-
1992
- 1992-04-09 US US07/865,863 patent/US5347491A/en not_active Expired - Fee Related
- 1992-04-11 KR KR1019920006080A patent/KR950006305B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04313888A (ja) | 1992-11-05 |
| KR920020498A (ko) | 1992-11-21 |
| KR950006305B1 (ko) | 1995-06-13 |
| US5347491A (en) | 1994-09-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |