KR20000045399A - 반도체 메모리장치와 그 장치의 리프레쉬주기 조절방법 - Google Patents

반도체 메모리장치와 그 장치의 리프레쉬주기 조절방법 Download PDF

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Abstract

본 발명은 시스템의 환경에 따라 리프레쉬 주기가 자동적으로 조절되는 반도체 메모리장치 및 그 리프레쉬 주기 검출방법에 관하 것으로, 본 발명에 의한 반도체 메모리장치는, 시스템에서 공급되는 파워를 검출하는 파워업 검출부와, 상기 파워업 검출부의 출력신호를 입력하여 리프레쉬 주기 자동검출을 제어하는 제어부와, 상기 제어부의 출력신호를 입력하여 읽기 동작을 수행하는 읽기회로와, 상기 제어부의 출력신호를 입력하여 쓰기 동작을 수행하는 쓰기회로와, 상기 제어부의 출력신호를 입력하여 리프레쉬 주기 검출에 사용될 내부 데이터를 발생하는 데이터 발생부와, 상기 데이터 발생부의 출력신호와 셀데이터를 입력하여 비교하는 비교기부와, 상기 제어부와 비교기부의 출력신호를 입력하여 리프레쉬 주기를 결정하는 리프레시회로를 구비하여, 리프레쉬 주기 자동검출이 이루어지면서 리프레쉬 주기를 DRAM 스스로 실제 시스템에 장착된 상태에서 측정하여 리프레쉬를 수행하는 효과가 있다.

Description

반도체 메모리장치와 그 장치의 리프레쉬주기 조절방법.
본 발명은 반도체 메모리장치(semiconductor memory device)에 관한 것으로, 특히 시스템(system)의 환경에 따라 리프레쉬 주기(refresh period)가 자동적으로 조절되는 반도체 메모리장치와 그 장치의 리프레쉬주기 조절방법에 관한 것이다.
일반적으로 다이나믹램(dynamic RAM: 이하 "DRAM"이라 함)은 데이터를 기록하는 단위 기억소자로서 축전기(capacitor)를 사용하는데, 이를 셀(cell)이라고 한다. 셀에 "1"(또는 "하이(high)")의 데이터(data)를 저장할 때는 셀에 고전위를 인가하여 가두어 두고, "0"(또는 "로우(low)")의 데이터를 저장할 경우에는 셀에 저전위를 인가하여 가두어 둠으로써 데이터를 기록한다. 그런데 셀을 구성하는 축전기는 이상적인 경우라면 축전기의 연결 단자의 전위를 변화시키지 않는 한 축적된 전하가 항상 유지되어야 하지만, 실제의 축전기는 시간이 흐르면서 저장하고 있던 전하가 누설전류(leakage current)의 형태로 유실되어 기록된 데이터가 "1"인지 "0"인지를 구분할 수 없게 되는 특성을 가진다. 따라서 데이터를 계속적으로 유지하기 위해서는 반드시 셀에 저장된 데이터를 주기적으로 감지(sensing)하여 증폭(amplify)하고, 또한 셀에 다시 저장하는 과정(restore)이 필수적으로 이루어져야 한다. 이러한 일련의 과정들을 리프레쉬(refresh)라고 한다.
DRAM의 리프레쉬 동작은 그 수행방법에 따라서 몇가지 다른 종류가 있다. 외부에서 행 주소 스트로브(row address strobe: 이하 "/RAS"라 함)신호와 리프레쉬를 수행할 행 주소(row address)를 인가하여 행 주소에 의해 선택된 워드라인(word line)을 상승시켜 이 워드라인에 연결된 모든 셀들의 데이터가 감지 증폭기(sense amplifier)에 의해 증폭되어 다시 쓰여지고, 그 후에 워드라인을 하강시키는 것을 한 사이클(cycle)로 하는 리프레쉬 방법을 라스 온리 리프레쉬(RAS only refresh)라고 한다. 이 경우는 DRAM의 전체 셀을 리프레쉬하기 위해서 외부에서 모든 행 주소를 입력해야 하는 불편이 있다.
이러한 불편을 해소한 것이 씨비알 리프레쉬(CBR refresh: CAS before RAS refresh 혹은 auto-refresh)이다. 이 씨비알 리프레쉬는 내부의 "감지-증폭-재저장"의 동작은 전술한 라스 온리 리프레쉬와 동일하나, 외부에서 행 주소를 입력시킬 필요없이 내부에서 행 주소를 순차적으로 발생시키는 방식이다. 따라서 DRAM의 사용자(user)는 리프레쉬가 필요한 행 주소(row address)를 기억하여 입력해야 하는 불편이 해소되었다.
그리고 이와 유사한 방식으로 히든 리프레쉬(hidden refresh)라는 방법도 있다. 이 히든 리프레쉬는 외부에서 볼 때에는 리프레쉬 동작을 수행하는 것 같지 않게 숨겨서 리프레쉬를 수행한다는 의미인데, 열 주소 스트로브(column address strobe: 이하 "/CAS"라 함)신호가 액티브(active)된 동안에 /RAS를 토글(toggle)하여 씨비알 리프레쉬를 수행하는 것이다.
또한 DRAM을 사용하는 시스템에서 DRAM을 일정시간 사용할 필요가 없는 경우에 DRAM은 아무 동작도 하지 않고 기다리고 있게 되는데, 이 경우에도 리프레쉬 동작은 필요하다. 이 경우를 위해서 외부에서 아무런 명령이 들어오지 않아도 DRAM 내부에서 시간을 계산하여 필요한 시간 간격마다 리프레쉬 동작을 수행하는 방식을 셀프 리프레쉬(self refresh)라고 한다.
한편 이러한 리프레쉬 동작은 셀에 축적된 신호 전하가 누설 전류에 의해 유실되어 "1" 또는 "0"으로 판별하는 것이 불가능해지기 전에 수행하여야 하고, 이 시간을 리프레쉬 주기(refresh period)라고 한다. DRAM에서 리프레쉬 동작은 반드시 필요하지만, 사용자의 입장에서는 많은 전류를 소모하고 이를 수행하는 중에는 일반 동작의 수행이 방해를 받으므로 바람직하지 않은 동작이라고 할 수 있다. 따라서 셀에서 데이터가 지속될 수 있는 시간인 리프레쉬 주기를 길게 하는 데에 많은 노력이 진행되고 있다.
시스템의 입장에서 DRAM의 리프레쉬 동작을 수행하는 데 있어서 동작시간의 표준으로 삼고 있는 것은 리프레쉬 간격(refresh interval)이다. 리프레쉬 간격은 위에서 기술한 리프레쉬 주기를 전체 셀을 리프레쉬하기 위한 라스 사이클(RAS cycle)의 수인 리프레쉬 사이클 횟수(number of refresh cycle)로 나눈 것이다. 리프레쉬 간격은 사용자가 DRAM을 리프레쉬하려 할 때에 리프레쉬 명령을 인가해야 하는 최대한의 시간 간격을 의미한다. DRAM의 리프레쉬 간격은 16K-bit DRAM에서 2msec/128cycle(2msec의 리프레쉬 주기를 128 사이클로 나눈 수. 약 15.6μsec)를 사용한 이래 15.6μsec의 규격이 표준화되어 왔다. 이후 256M-bit DRAM부터는 7.8μsec으로 표준이 바뀌어 가는 추세이다. DRAM을 사용하는 시스템에서는 최소한 리프레쉬 간격마다 한 번씩은 리프레쉬 동작을 수행하여야만 데이터가 유실되는 것을 방지할 수 있다. DRAM의 입장에서는 전체 셀을 다 리프레쉬 해주어야 하는 시간의 최소값인 리프레쉬 주기(또는 리프레쉬 시간이라고도 함)를 얼마나 길게 할 수 있느냐가 중요한 문제이다. 이 시간은 셀에 데이터가 저장되어 그 정보를 잃어버리지 않는 시간인 데이터 유지시간(data retension time)과 긴밀하게 연관되어 있다.
전술한 바와 같이 셀의 데이터가 유실되는 가장 큰 원인은 누설전류이다. 이 누설전류는 일반적으로 셀 트랜지스터(cell transistor)라고 불리우는, 셀의 데이터 저장 단자와 비트라인 사이를 연결하는 스위치(switch) 역할을 하는 트랜지스터(액세스 트랜지스터라고도 불리움.)의 p-n접합(p-n junction)이나 채널(channel)을 통하여 흐른다. 이 전류는 동작전압과 동작 온도에 따라서 변하는데, 특히 동작 온도에 따라서는 10도 변화에 대하여 약 2배씩 변화하는 것으로 알려져 있다. 이에 따라서 DRAM의 데이터 유지시간은 온도와 동작 전압에 따라서 큰 폭으로 변화한다. 리프레쉬 주기는 DRAM이 동작하는 최악의 조건에서도 데이터가 상실되지 않도록 가장 나쁜 동작 조건에서의 데이터 유지 시간으로 정해진다. 그런데 DRAM을 사용하는 시스템이 항상 이러한 최악의 조건에서만 DRAM을 사용하는 것은 아니므로 통상적으로 사용하는 실제 시스템에서는 데이터가 충분히 그 값을 유지하고 있는데도 다시 리프레쉬를 수행함으로서, 여분의 전력을 소모하고 데이터를 기록하고 읽어내는 보통의 DRAM 동작을 하지 못하는 시간이 늘어나는 이중의 낭비가 발생하게 된다.
그러나 여러 가지 시스템 동작 환경에 맞추어 리프레쉬의 주기를 조절하여 여러 가지 규격의 DRAM을 만들기에는 DRAM의 대량 생산, 대량 판매라는 특성상 그 효율성에 문제가 발생한다. 기존에도 이러한 문제를 해결하기 위해, 셀에 누설전류가 온도에 따라 큰 폭으로 변한다는 점에 착안하서, 온도를 감지하여 리프레쉬 주기를 변화시켜서 동작시키려는 시도가 있었지만, 통상의 DRAM 공정을 통해서는 정확한 온도의 검출이 어려울 뿐만 아니라 온도 외에도 공정상의 변화와 회로상의 문제로 검출할 수 있는 온도 해상도가 크게 떨어져서 큰 효과를 기대하기 어려웠다.
따라서 본 발명은 상기 문제점을 해결하기 위해 창안된 것으로서, 리프레쉬 주기 자동검출이 이루어지는 반도체 메모리장치 및 그 검출방법을 제공함을 그 목적으로 한다.
또한 본 발명의 다른 목적은 리프레쉬 주기를 DRAM 스스로 실제 시스템에 장착된 상태에서 측정하여 리프레쉬를 수행하는 반도체 메모리장치 및 그 검출방법을 제공함에 있다.
도 1은 본 발명에 의한 반도체 메모리장치의 블록구성을 보여주는 도면,
도 2는 도 1의 제어부의 상세구성을 보여주는 도면,
도 3은 리프레쉬 주기 검출 시험회로의 실시예,
도 4는 도 1의 데이터발생부에서 사용되는 데이터의 전위를 바꿀 수 있는 회로의 실시예.
<도면의 주요 부호에 대한 설명>
1-1 :파워업 검출부 1-2 : 제어부
1-3 : 읽기회로 1-4 : 쓰기회로
1-5 : 데이터 발생부 1-6 : 셀
1-7 : 비교기부 1-8 : 리프레쉬회로
2-1 : 셀프테스트 제어부 2-2 : 클럭발생부
2-3 : 타이머 2-4 : 주파수분배부
2-5 : 어드레스발생부 2-6 : 리드타이밍 발생부
2-7 : 라이트타이밍 발생부
상기 목적을 달성하기 위한 본 발명에 의한 반도체 메모리장치는, 시스템에서 공급되는 파워를 검출하는 파워업 검출부와, 상기 파워업 검출부의 출력신호를 입력하여 리프레쉬 주기 자동검출을 제어하는 제어부와, 상기 제어부의 출력신호를 입력하여 읽기 동작을 수행하는 읽기회로와, 상기 제어부의 출력신호를 입력하여 쓰기 동작을 수행하는 쓰기회로와, 상기 제어부의 출력신호를 입력하여 리프레쉬 주기 검출에 사용될 내부 데이터를 발생하는 데이터 발생부와, 상기 데이터 발생부의 출력신호와 셀데이터를 입력하여 비교하는 비교기부와, 상기 제어부와 비교기부의 출력신호를 입력하여 리프레쉬 주기를 결정하는 리프레쉬회로를 구비함을 특징으로 한다.
상기 구성에서 상기 제어부의 출력신호에 응답하여 동작하는 클럭발생기를 더 구비함을 특징으로 한다.
상기 구성에서 상기 제어부의 출력신호에 응답하여 동작하는 타이머를 더 구비함을 특징으로 한다.
상기 목적들을 달성하기 위한 본 발명에 의한 반도체 메모리장치의 리프레쉬주기 조절방법은, 메모리장치가 시스템으로부터 전력을 공급받는 것을 검출하는 제1과정과, 메모리장치 내부에서 발생한 열 주소에 의해 선택된 열에 연결된 셀에 내부에서 발생시킨 데이터를 저장하는 제2과정과, 일정 시간 경과 후에 상기 셀을 읽어내는 제3과정과, 상기 셀의 읽어낸 값과 그 이전에 기억시켰던 데이터를 비교하는 제4과정과, 상기 제4과정이 데이터가 유실되어 잘못된 데이터가 나올 때까지 반복하는 제5과정과, 상기 제5과정 후 결정된 데이터 유지시간을 이용하여 리프레쉬 주기를 기억시키는 제6과정을 구비함을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1에 본 발명에 의한 반도체 메모리장치의 구성을 나타내는 블록도가 도시되었다. 그 구성은, 시스템(system)에서 공급되는 파워(power)를 검출하는 파워업 검출부(power-up detector) 1-1과, 상기 파워업 검출부 1-1의 출력신호를 입력하여 리프레쉬(refresh) 주기 자동검출을 제어하는 제어부(control circuit) 1-2와, 상기 제어부 1-2의 출력신호를 입력하여 읽기(read) 동작을 수행하는 읽기회로 1-3와, 상기 제어부 1-2의 출력신호를 입력하여 쓰기(write) 동작을 수행하는 쓰기회로 1-4와, 상기 제어부 1-2의 출력신호를 입력하여 리프레쉬 주기 검출에 사용될 내부 데이터(data)를 발생하는 데이터 발생부(data generator) 1-5와, 상기 데이터 발생부 1-5의 출력신호와 셀(data storage) 1-6의 데이터를 입력하여 비교하는 비교기(comparator)부 1-7와, 상기 제어부 1-2와 비교기부 1-7의 출력신호를 입력하여 리프레쉬 주기를 결정하는 리프레쉬회로(refresh circuit) 1-8을 구비함을 특징으로 한다. 상기 구성에는 도시되지 않았지만, 반도체 메모리장치에는 제어부 1-2의 출력신호에 응답하여 동작하는 클럭발생기와, 상기 제어부 1-2의 출력신호에 응답하여 동작하는 타이머를 더 구비한다.
이와 같은 구성에서 본 발명에 의한 반도체 메모리장치의 리프레쉬주기 조절방법은, 메모리장치가 시스템으로부터 전력을 공급받는 것을 검출하는 과정과, 메모리장치 내부에서 발생한 열 주소에 의해 선택된 열에 연결된 셀에 내부에서 발생시킨 데이터를 저장하는 과정과, 일정 시간 경과 후에 상기 셀을 읽어내는 과정과, 상기 셀의 읽어낸 값과 그 이전에 기억시켰던 데이터를 비교하는 과정과, 상기 비교과정으로부터 데이터가 유실되어 잘못된 데이터가 나올 때까지 반복하는 과정과, 상기 반복과정 후 결정된 데이터 유지시간을 이용하여 리프레쉬 주기를 기억시키는 과정을 수행하게 된다.
이를 상세히 설명하겠다. 동작은 도 1의 신호에 표시한 번호에 따라서 설명이 이루어질 것이다. 즉,
A. DRAM을 포함하여 대부분의 전자 회로 소자에는 시스템에 전력이 공급되는 이를 감지하여 내부의 회로를 초기화시키기 위한 목적으로 사용하는 회로를 가지고 있는데, 이를 파워-업 검출기(power-up detector)(도 1의 1-1)라고 한다. 본 발명에서는 DRAM의 실제 동작 이전에 리프레쉬 주기를 결정하여야 하므로 DRAM에 전원이 인가되는 즉시 동작을 시작해야 하므로 이 회로의 출력신호(power-up)를 필요로 한다.
B. 파워-업 검출기 1-1의 출력신호인 power-up 신호를 DRAM 제어블록(명령어 디코더(command decoder) 또는 스테이트 머신(state machine)이라고도 함)으로서의 제어부 1-2의 입력신호로 받아서 리프레쉬 자동 검출 동작을 시작한다. 이를 위하여 기존의 DRAM 제어블록에 본 발명에 필요한 리프레쉬 주기 자동검출동작을 제어하기 위한 목적의 제어부 1-2가 필요하다.
상기 도 1의 제어부 1-2의 상세구성이 도 2에 도시되었다.
도 2의 회로동작은 다음과 같다. 도 2의 구성은, 셀프테스트 제어부(self test controller) 2-1과, 상기 셀프테스트 제어부 2-1의 출력신호를 입력하는 클럭발생부(clock generator) 2-2와, 상기 셀프테스트 제어부 2-1 및 클럭발생부 2-2의 출력신호를 입력하는 타이머(timer) 2-3과, 상기 클럭발생부 2-2의 출력신호 및 타이머 2-3의 출력신호를 입력하는 주파수분배부(frequency divider) 2-4와, 상기 타이머 2-3의 출력신호 및 주파수분배부 2-4의 출력신호를 입력하는 어드레스발생부(address generator) 2-5와, 상기 주파수분배부 2-4의 출력신호 및 어드레스발생부 2-5의 출력신호를 입력하는 리드타이밍 발생부(read timing generator) 2-6과, 어드레스발생부 2-5의 출력신호 및 리드타이밍 발생부 2-6의 출력신호를 입력하는 라이트타이밍 발생부(write timing generator) 2-7을 구비한다.
상기 구성에 따른 동작특성은 다음과 같다. 리프레쉬 주기를 검출하기 시작하면 일종의 스테이트 머신(state machine)인 셀프 테스트 제어기 2-1dl 클럭 발생기 2-2와 타이머 2-3을 작동시킨다. 클럭 발생기 2-2는 오실레이터(oscillator)를 사용하여 일정 주기의 구형파열(square wave pulse train)을 만들어낸다. 이 구형파열을 클럭신호로하여 주파수 분배장치 2-4를 통하여 원하는 주파수로 만들고 이를 바탕으로 리프레쉬 주기검출에 사용할 내부 열/행의 주소를 만들어낸다. 또한 이 내부주소와 주파수 분배기 2-4의 출력신호를 사용하여 읽기/쓰기 동작에 사용할 내부 신호를 적절한 시점에 내보내준다. 리프레쉬 주기 검출 제어회로가 내부 데이터 발생장치(data generator)에 신호를 주어 리프레쉬 주기 검출에 사용될 내부 데이터를 만들어 낸다. 통상의 "하이(high)"와 "로우(low)"를 나타내는 데이터는 그 전위를 임의로 조절할 수도 있다. 이것에 관해서는 다른 실시예에 나타내기로 하고 여기에서는 "하이"는 전원전위와 같고, "로우"는 접지전위와 같다고 한다.
C. 내부 데이터 발생장치 1-5의 데이터를 기존의 DRAM에서도 사용하는 쓰기회로(write circuit) 1-4의 데이터 입력으로 넣는다.
D. 또한 내부 데이터 발생장치 1-5의 데이터를 나중에 결과를 비교하기 위한 비교기(comparator) 1-7에도 저장하여 둔다.
E & F. 그리고 나서 리프레쉬 주기 검출 제어회로로서의 제어부 1-2가 쓰기 회로 1-4를 제어하여 내부 데이터 발생장치 1-5로부터 나온 데이터를 통상의 쓰기 동작과 같이 셀(data storage) 1-6에 기록한다. 쓰기회로 1-4는 보통의 동작에 사용하는 회로를 그대로 사용하고 데이터를 내부에서 만든 것을 사용하고, 주소는 리프레쉬 주기 검출 제어회로 1-2에서 만들어진 것을 사용한다.
G & H. 리프레쉬 주기 검출 제어회로 1-2가 일정 시간을 타이머 2-3을 사용하여 기다린 후에 읽기 회로(read circuit) 1-3을 제어하여 읽기 동작을 수행한다. 읽기 회로 1-3 역시 기존의 DRAM의 것을 그대로 사용할 수 있다.
I. 읽기 동작에 의해 셀에 저장되어 있던 데이터를 감지, 증폭하고 이를 통상의 데이터 출력으로 내보내지 않고, 읽어낸 데이터를 비교기회로 1-7에 입력으로 넣는다.
J. 리프레쉬 주기 검출 제어회로 1-2가 비교기 1-7로 제어신호를 보내어 전술한 D과정에서 미리 저장해둔 내부 발생데이터와 셀로 기억시켰다가 읽어낸 데이터를 비교한다. 이때 데이터가 서로 일치하면 다시 주파수 분배기 2-4와 타이머 2-3을 사용하여 새로운 읽기/쓰기 신호 집합을 만들어 내고, 이를 사용하여 전술한 C 과정부터 다시 반복한다. 새롭게 만든 읽기/쓰기 신호 집합은 이전 보다 오래 기다리게 한다. 만약 데이터가 일치하지 않는 경우에는 이때의 읽기와 쓰기의 제어신호간의 시간 관계로부터 데이터 유지 시간을 결정한다.
K. J과정에서 결정한 데이터 유지시간을 바탕으로 리프레쉬 제어회로(refresh circuit)에 리프레쉬 주기를 기억시키고, 이 값에 맞추어 리프레쉬 동작을 수행한다.
본 발명에서는 본 발명에 사용한 리프레쉬 주기 검출 제어회로에 부가적으로, 검출된 적당한 리프레쉬 주기가 얼마인지를 DRAM 외부에서도 알 수 있게 하는 시험 모드(test mode)를 포함하게 할 수도 있다.
DRAM의 제품 스펙에는 입력신호 조합중에서 사용하지 않는 조합도 다수 존재하는데, 이러한 조합으로의 입력은 DRAM의 사용자에게는 허용되지 않는(그 입력으로 기인한 출력이 보통의 결과와는 다를 수도 있는 입력 조건으로, 불법명령(illegal command)이라 함) 이들 중 일부의 조합을 사용하여 DRAM의 내부회로의 상태나 동작을 알아낼 수 있게하여 제품의 개발에 이용하는 일은 흔히 사용하는 방법이다. 이러한 제품 시험방법의 하나로 리프레쉬 주기를 검출하여 이를 외부에서 알아낼 수 있게 하면 DRAM 회로를 설계하고 소자를 개발하는 데에 큰 이점이 된다. 기존의 DRAM의 데이터 유지시간을 측정하는 것보다 좀 더 실제 상황에 가까운 결과를 검출해 낼 수 있다.
도 3에 리프레쉬 주기 검출 시험 회로를 나타내었다.
본 실시예의 동작 설명은 그 일 예로 클럭동기 DRAM(Synchronous DRAM: 이하 "SDRAM"이라 함)의 예를 들어 설명하기로 한다. SDRAM의 경우에는 동작 모드를 설정하기 위한 방법으로 모드 레지스터를 두어 여기에 여러 가지 동작 모드에 관한 정보(버스트길이(burst length), 열 주소 스트로브 지연(CAS latency), 주소 증가방법(순차적 증가와 건너뛰기 증가) 등)을 저장할 수 있게 되어 있다. 이를 위하여 0번 주소로부터 6번 주소까지의 7개의 비트를 사용하고, 그 외의 주소들에는 DRAM 제조사의 목적에 맞는 기능을 넣을 수 있도록 하는 규약이 표준화되어 있다. 이러한 규약에 따라서 7번 주소 이상의 임의의 주소를 사용하여 시험모드로 진입하여 도 3의 시험모드검출기(test mode detector) 3-1DL 리프레쉬 시험 제어회로(refresh test controller) 3-2를 동작시켜서 리프레쉬 회로 3-3에 저장해 둔, 검출된 리프레쉬 주기에 따라서 신호를 데이터 출력경로를 통하여 내보낸다.
본 발명의 다른 실시예로서,
앞에서 기술한 동작 설명에서 내부에서 발생시키는 데이터는 로직 "high"를 전원전위로, 로직 "low"를 접지전위로 가정했지만 다른 전위 레벨을 사용하는 것도 가능하다.
즉 전원전위보다 낮은 전위를 "하이"데이터로 삼아 위의 구성과 같은 동작을 수행하게 되면 데이터가 빨리 파괴되고, 이 따라서 리프레쉬 주기가 검출되는 속도도 빨라질 수 있다. 마찬가지로 로직 "low"데이터의 경우에도 접지전위보다는 높은 전위를 사용하여 리프레쉬 주기가 검출되는 속도를 빠르게 할 수 있다.
도 4에 이때 사용할 수 있도록 쓸 데이터의 전위를 바꿀 수 있는 회로를 나타내었다. 이 회로의 동작을 설명하면 다음과 같다.
리프레쉬 주기를 구하는 동작을 수행할 때에는 도 1의 리프레쉬 주기 검출제어회로로부터 스위치인 S1과 S3은 열리고 S2는 닫히도록 리프레쉬 시간 검출제어신호(refresh time measure control)가 주어지게 되고, 쓰기 구동장치(write driver)의 전원전압(power')은 DRAM전체의 전원전압(power)보다 저항 R1과 저항 R2+R3로 분배된 만큼 낮아지게 된다. 또한 쓰기 구동장치의 접지전원은 DRAM 전체의 접지전위(ground)보다 저항 R3와 저항 R1+R2로 분배된 만큼 높아진다.
리프레쉬 주기의 검출이 끝난 후에는 도 1의 리프레쉬 주기 검출제어회로로부터 스위치인 S1과 S3는 닫히고 S2는 열리도록 리프레쉬 시간 검출제어신호(refresh time measure control)가 주어지게 되고, 쓰기 구동장치의 전원전압(power')은 DRAM 전체의 전원전압(power)과 동일한 전압이 된다. 마찬가지로 쓰기구동장치의 접지전원은 DRAM 전체의 접지전위(ground)와 동일한 전위가 되어 읽기/쓰기 동작시에 제대로 된 데이터를 셀에 공급하게 된다.
도 4에서 가변저항 R1과 R2는 그 저항값을 조절하여 쓰기 구동장치에서 원하는 만큼의 데이터 레벨을 정확히 공급하기 위한 것으로서, 금속 산화막 반도체(MOS) 트랜지스터를 이용한 능동 저항소자(active resistor) 등으로 구현할 수 있고, 스위치 S1과 S2,S3 등은 역시 마찬가지로 금속산화막 반도체 스위치로 구성할 수 있다.
앞에서 기술한 동작설명에서는 쓰기 동작을 수행한 후에 기다리는 시간을 변화시켜가며 읽기를 수행하고, 읽어낸 데이터를 쓴 데이터와 비교하여 리프레쉬 주기를 구했으나, 다른 방법으로 구하는 것도 가능하다.
기다리는 시간을 변화시키면서 읽기/쓰기의 실패 여부를 찾아내고, 이를 바탕으로 리프레쉬 주기를 찾아내는 것이다. 이렇게 되면 역시 리프레쉬 주기가 검출되는 속도를 빠르게 할 수 있다.
상술한 내용은 본 발명의 실시예에 관하여 설명이 이루어졌지만, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명은, 하나의 값으로 제조할 때에 정해지는 리프레쉬 주기보다 DRAM을 사용하는 시스템의 환경에 맞게 리프레쉬 주기가 자동적으로 조절되는 효과를 얻을 수 있게 되어 시스템에서 DRAM에 읽고, 쓰는 보통의 DRAM 동작을 할 수 있는 시간의 비율이 높아져서 더 효율적인 시스템의 구성이 가능하다. 또한 리프레쉬 주기가 길면 길수록 DRAM이 동작하면서 소모하는 최소한의 소비전력(이 값은 시스템이 DRAM에 읽고 쓰는 동작을 하지 않고, 기록된 데이터를 계속 유지하고 있을 때의 소모전력임)값이 줄어들게 되므로, 예컨대 노트북 컴퓨터와 같은 휴대형 시스템에서 배터리의 사용할 시간을 많이 늘일 수 있다. 그리고 DRAM이 실제로 장착된 상태에서 리프레쉬 시간의 최대값을 스스로 찾아내고, 그 값을 외부에서 시험명령으로 뽑아낼 수 있으므로, DRAM의 회로를 설계하고 소자를 개발하는 입장에서는 시스템의 종류와 환경에 맞는 정확한 리프레쉬 주기를 판단할 수 있는 부가적인 효과가 있다.

Claims (3)

  1. 반도체 메모리장치에 있어서,
    시스템에서 공급되는 파워를 검출하는 파워업 검출부와,
    상기 파워업 검출부의 출력신호를 입력하여 리프레쉬 주기 자동검출을 제어하는 제어부와,
    상기 제어부의 출력신호를 입력하여 읽기 동작을 수행하는 읽기회로와,
    상기 제어부의 출력신호를 입력하여 쓰기 동작을 수행하는 쓰기회로와,
    상기 제어부의 출력신호를 입력하여 리프레쉬 주기 검출에 사용될 내부 데이터를 발생하는 데이터 발생부와,
    상기 데이터 발생부의 출력신호와 셀데이터를 입력하여 비교하는 비교기부와,
    상기 제어부와 비교기부의 출력신호를 입력하여 리프레쉬 주기를 결정하는 리프레쉬회로를 구비함을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서,
    상기 제어부가, 셀프테스트 제어부와, 상기 셀프테스트 제어부의 출력신호를 입력하는 클럭발생부와, 상기 셀프테스트 제어부 및 클럭발생부의 출력신호를 입력하는 타이머과, 상기 클럭발생부의 출력신호 및 타이머의 출력신호를 입력하는 주파수분배부와, 상기 타이머의 출력신호 및 주파수분배부의 출력신호를 입력하는 어드레스발생부와, 상기 주파수분배부의 출력신호 및 어드레스발생부의 출력신호를 입력하는 리드타이밍 발생부와, 어드레스발생부의 출력신호 및 리드타이밍 발생부의 출력신호를 입력하는 라이트타이밍 발생부을 구비함을 특징으로 하는 반도체 메모리장치.
  3. 반도체 메모리장치의 리프레쉬주기 조절방법에 있어서,
    메모리장치가 시스템으로부터 전력을 공급받는 것을 검출하는 제1과정과,
    메모리장치 내부에서 발생한 열 주소에 의해 선택된 열에 연결된 셀에 내부에서 발생시킨 데이터를 저장하는 제2과정과,
    일정 시간 경과 후에 상기 셀을 읽어내는 제3과정과,
    상기 셀의 읽어낸 값과 그 이전에 기억시켰던 데이터를 비교하는 제4과정과,
    상기 제4과정이 데이터가 유실되어 잘못된 데이터가 나올 때까지 반복하는 제5과정과,
    상기 제5과정 후 결정된 데이터 유지시간을 이용하여 리프레쉬 주기를 기억시키는 제6과정을 구비함을 특징으로 하는 반도체 메모리장치의 리프레쉬주기 조절방법.
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