KR940008714B1 - 반도체 메모리 장치의 셀프 리프레쉬 감지장치 - Google Patents
반도체 메모리 장치의 셀프 리프레쉬 감지장치Info
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Abstract
내용 없음.
Description
제1도는 디램의 기본적인 컬럼회로도.
제2도는 본 발명에 따른 구성도.
제3도는 제2도의 센싱제어회로의 일실시예.
제3(a)도는 제2도의 리프레쉬 클럭발생 회로의 일실시예.
제3(b)도는 제2도의 셀프 리프레쉬 응답회로의 일실시예.
제3(c)도는 제2도의 리프레쉬 정지회로의 일실시예.
제3(d)도는 본 발명에 따른 동작 타이밍도.
본 발명은 셀프 리프레쉬(self-refresh) 기능을 가지는 반도체 메모리 장치에 관한 것으로, 특히 자동적으로 리프레쉬 완료상태를 감지할 수 있는 장치에 관한 것이다.
반도체 메모리 장치, 특히 다이나믹 램이나 의사스테이틱램과 같이 메모리셀의 구조가 동(動)적구조로 이루어진 장치에서는 정기적으로 메모리 셀에 저장된 정보를 재생시켜야 함은 주지의 사실이다. 셀프 리프레쉬를 수행하는 데이타 리텐션 모드에서 메모리 셀과 스토리재 캐패시터가 형성된 기판상의 누설전류 등으로 인하여 메모리 셀의 스토리지 캐패시터에 기억된 전하(또는 정보)가 유실되기 때문에, 메모리 장치내에 타이머를 두고, 소정 시간 간격으로 모든 메모리 셀들의 정보를 재생시켜 준다. 이러한 리프레쉬 동작은 메모리 장치의 전력소모를 고려하여 효율적으로 이루어져야 하며, 특히 셀프 리프레쉬가 완료되었다면, 이를 신속하게 감지하여 다음 번의 셀프 리프레쉬 동작이 이루어질 수 있는 상태로 복귀시켜 주어야 한다.
제1도를 참조하면, 모오스 트랜지스터(2)와 스토리지 캐패시터(1)로 구성된 메모리 셀(10)에 저장된 정보(또는 데이타)는 워드라인(WL)의 구동에 의하여 비트라인(BL)상에 실리게 되고, 이 비트라인(BL)과 상보비트라인()상의 전위차가 센스앰프(20)에 의하여 감지 증폭되어, 상기 비트라인(BL,)에 연결된 입출력라인(도시되지 않음)을 통하여 출력된다. 라이트(write)시에는 상기 입출력 라인상의 전위가 비트라인으로 전송되어 상기 스토리지 캐패시터(1)에 축적됨으로써 이루어진다. 전술한 셀프 리프레쉬 동작에 있어서도 상기 라이트시의 동작과 동일하게 상기 스토리지 캐패시터에 전하가 재충전되며, 라이트시와 다른점은 모든 메모리 셀들이 일시에 재충전된다는 점이다. 이러한 셀프 리프레쉬 동작이 완료되면 리프레쉬를 위하여 소정의 전위차로 스플리트(split)되어 있던 비트라인은 신속하게 프리차아지 및 등화되어 있어야만 이후에 진행되는 셀프 리프레쉬 동작이 빨리 진행될수 있다.
그러나 종래에는 셀프 리프레쉬동안에는 전류소모를 줄이기 위하여 셀프 리프레쉬 인에이블신호가 보통수 μs 단위로 토글링(toggling)하게 되며, 칩 인에이블신호 ψCE가 상기 셀프 리프레쉬 인에이블신호에 따라서 제어된다. 따라서 칩 내부의 리프레쉬에 관련된 내부회로들이 수 μs동안 인에이블되어 있게 되며 동시에 수 μs 동안의 프리차아지구간을 갖게 된다. 이러한 수 μs동안의 인에이블구간동안에는 특정 회로들의 경우 예컨대 내부동작전원을 공급하는 내부전원발생회로와 같은 경우 불필요하게 지속적으로 전류를 소모하게 된다. 따라서 종래에는 셀프 리프레쉬 동작이 완료되더라도 이를 적절하게 감지하지 못함에 의해 전류소비를 야기하는 문제점이 있었다.
따라서, 본 발명은 반도체 메모리 장치에 있어서, 셀프 리프레쉬 동작이 완료된 후에 이를 감지하여 칩을 프리차아지 상태(또는 대기상태)로 만들어 줄 수 있는 장치를 제공함에 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명은 메모리 셀의 정보를 독출하거나 상기 메모리 셀로 정보를 기입시킬 수 있는 센싱제어 회로를 가지는 반도체 메모리 장치에 있어서, 비트라인쌍상의 전위차 상태를 감지하는 신호를 입력하여 상기 센싱제어 회로의 출력을 디스에이블시키는 셀프 리프레쉬 정지회로와, 휴즈회로의 단속에 의하여 응답하고 오실레이터로 부터 출력되는 신호와 카운터에 따라 주기가 결정되는 셀프 리프레쉬 응답신호를 출력하는 셀프 리프레쉬 응답회로와, 상기 셀프 리프레쉬 응답회로와 상기 센싱제어 회로의 출력신호를 입력하여 상기 센싱제어 회로를 제어하는 리프레쉬 클럭을 출력하는 회로를 구비하여, 상기 비트라인쌍상의 전위차가 제1상태에 있는 경우에는 상기 센싱제어 회로를 디스에이블시키고, 상기 비트라인쌍상의 전위차가 제2상태에 있는 경우에는 상기 센싱제어 회로를 인에이블시킴을 특징으로 한다.
이하, 본 발명은 첨부된 도면을 참조하여 상세히 설명한다.
제2도는 본 발명에 따른 셀프 리프레쉬 감지장치의 구성을 보여준다. 제2도의 구성은, 메모리 셀 어레이(100)와, 상기 메모리 셀 어레이(100)내의 비트라인의 센싱동작을 진행하는 센스앰프의 동작을 제어하는 센싱제어회로(300)와, 비트라인쌍상의 전위차 상태를 감지하는 신호를 입력하여 상기 센싱제어 회로의 출력을 디스에이블시키는 셀프 리프레쉬 정지회로(200)와, 휴지회로의 단속에 의하여 응답하고 오실 레이터로부터 출력되는 신호에 따라 주기가 결정되는 셀프 리프레쉬 응답신호를 출력하는 셀프 리프레쉬 응답회로(400)와, 상기 셀프 리프레쉬 응답회로와 상기 센싱제어 회로(300)의 출력신호를 입력하여 상기 센싱제어회로(300)를 제어하는 리프레쉬 클럭을 출력하는 리프레쉬클럭 발생회로(500)로 이루어진다.
제2도의 구성에서, 메모리 셀 어레이(100)로 부터 현재의 비트라인상의 전위상태를 알 수 있는 비트라인 전위 감지신호(101)(RFHD)가 셀프 리프레쉬 정지회로(200)로 입력되며, 상기 셀프 리프레쉬 정지회로(200)로 더 이상의 리프레쉬 동작이 필요없음을 알리는 셀프 리프레쉬 정지신호(201)를 센싱제어회로(300)로 출력한다. 상기 센싱제어회로(300)는 정상적인 리이드/라이트 동작에 필요한 메모리 장치의 구성들이 포함된 부분이다. 셀프 리프레쉬 정지신호(201)를 공급받은 센싱제어회로(300)는 칩선택 인에이블신호(301)(ψCE)를 메모리 셀 어레이(100)로 인가하여 스플리트된 신호라인들을 프리차아지 및 등화시켜 다음번 셀프 리프레쉬 동작이 수행될 수 있도록 하는 한편, 리프레쉬 클럭발생회로(500)의 출력인 리프레쉬클럭(501)를 디스에이블 시킨다. 상기 리프레쉬 클럭발생회로(500)는 셀프 리프레쉬 응답회로(400)로 부터 출력되는 리프레쉬 응답신호(40)를 입력한다. 여기서 셀프 리프레쉬의 완료 후에 다음번의 셀프 리프레쉬 동작을 위해서 비트라인을 프리차아지상태로 만드는 것은 잘 알려진 공지의 기술인 바와 같이, 칩의 리이드 또는 라이트동작이 진행되지 않는 대기상태를 포함하는 프리차아지상태시에 비트라인의 등화회로를 구동하는 등화신호가 활성화됨에 의해 프리차아지된다.
제3도는 제2도의 센싱제어회로(300)의 일실시예로서 편의상 리프레쉬 정지회로(200)를 포함하는 구성을 도시하고 있다. 여기서 피모오스트랜지스터(42)의 게이트가 리프레쉬 상태 감지회로의 출력신호(101)(RFHD)에 의해 제어됨을 특히 유의하여야 할 것이다. 이는 셀프 리프레쉬 동작이 종료될 시에 바로 감지하여 ψCE를 제어할 수 있기 때문이며, 이점에서 종래의 기술을 해결하는 구성으로 됨을 유의하여야 한다. 즉, 종래의 칩 인에이블신호 ψCE가 제2도의 셀프 리프레쉬응답회로의 출력신호(이는 SFRQ로서 후술되는 제3(b)도에서 설명됨)에 의해 제어되었으나, 본 발명에서는 비트라인의 센싱완료를 나타내는 RFHD신호에 의해 제어됨에 의해 셀프 리프레쉬 종료 후 바로 칩을 프리차아지 상태로 만들어 줄 수 있게 된다. 제3도의 구성에서 리프레쉬 상태감지회로(302)의 출력신호인 RFHD신호는 셀프 리프레쉬정지신호이다. 그리고 이 RFHD로부터 셀프 리프레쉬정지회로(200)를 거쳐 셀프 리프레쉬 정지펄스인가 발생한다. 여기서 리프레쉬 상태감지회로(200A)는 지연(delay)회로로 이루어지는데, 이는 여러개의 인버터들이 직렬로 연결되어 구성되는 통상의 씨모오스 인버터체인(inverter chain)을 통하여 용이하게 실현할 수 있다. 이때 인버터체인을 구성하는 인버터의 갯수는 칩 설계시에 셀프 리프레쉬 시간 및 디바이스 특성을 고려하여 미리 정하여야 한다.
여기서 RFHD신호를 제1도의 센스앰프(20)를 구동하는 신호를 LA,로부터 발생시키는 것을 셀프 리프레쉬 동작시 리프레쉬 동작이 완료되면 상기 LA,의 인에이블이 종료되기 때문에 이들로부터 용이하게 셀프 리프레쉬 동작의 완료여부를 알수 있기 때문이다. 그리고 상기 지연시간은 셀프 리프레쉬의 종료를 의미하도록, 즉, 비트라인의 센싱 및 리스토아가 충분히 이루어지도록 그 지연시간이 정해져야 하며 이는 칩 설계시에 정해지게 된다. 이와 같은 내용을 참조한다면 본 발명에서는 칩선택인에이블신호 ψCE가 활성화된 후 셀프 리프레쉬동작이 완료가 되면(즉, 리프레쉬 상태감지회로(302)를 통한 지연시간이 지나면) 셀프 리프레쉬 정지펄스인가 발생하여 칩선택에이블신호 ψCE가 비활성화되어 바로 칩을 프리차아지상태로 만들어 줄 수 있게 된다.
제1도의 센스앰프(20)를 구동하는 신호들 LA,가 소정의 지연회로(도시되지 않음)를 통하여 소정시간동안 지연된 후에 발생되는 신호이다. 상기 지연회로는 제3(a)도는 제2도의 리프레쉬 클럭발생 회로(500)의 일실시예로서, 신호 SFRQ와 ψCE를 각각 입력하여 이로부터출력하는 구성을 도시하고 있다.
제3(b)도는 제2도의 셀프 리프레쉬 응답회로(400)의 일실시예로서, 카운터(600)의 출력신호와 VCCH신호를 조합입력하고 퓨우즈 F1 또는 F2의 컷팅 여부에 대응하여 SFRQ를 출력하는 구성을 도시하고 있다.
제3(c)도는 제2도의 리프레쉬 정지회로(200)의 일실시예로서, RFHD신호의 입력에 대응하여 펄스신호인를 출력하는 구성을 도시하고 있다. 여기서 RFHD는 메모리 셀 어레이(100)로 부터 현재의 비트라인상의 전위 상태를 알 수 있는 비트라인전위 감지신호(101)로서, 본 발명에서는 셀프 리프레쉬 동작이 완료된 후에 이를 감지하는 신호이다.
전술한 개략적인 본 발명의 동작을 제3(d)도의 파형도와 제3도, 제3(a)도, 제3(b)도 및 제3(c)도를 참조하여 보다 상세하게 설명한다. 제3(b)도에 도시된 셀프 리프레쉬 응답회로(400)를 참조하면, 셀프 리프레쉬의 주기는 휴즈 F1 및 F2의 끊어짐의 조합에 의하여 오실레이터(31)와 카운터(600)로 부터 출력되는 제1, 제2, 제3 및 제4주파수 신호 f1, f2, f3 및 f4가 선택적으로 셀프 리프레쉬 응답신호(401)(SFRQ)의 주기를 결정한다. 가령, 휴즈 F1만이 끊어지게 되면 제3주파수 신호 f3가 선택되고, 두개의 휴즈 F1, F2가 모두 끊어지면 제2주파수 신호 f2만이 선택됨을 잘 알 수 있다. 이러한 과정으로 리프레쉬 클럭() "로우(low)"상태로 인에이블된다. 그러면, 제3도에서 "로우"상태의 리프레쉬 클럭이 엔모오스 트랜지스터(41)을 턴온시키므로, 칩선택 인에이블신호(301)(ψCE)가 "하이(high)"상태로 인에이블되어 셀프 리프레쉬 동작이 수행된다. 제3(c)도에서, 리프레쉬 상태 감지신호(101)(RFHD)를 통하여 비트라인의 전위가 충분히 스플리트되어 있음이 감지되고, 이것에 의하여 "로우"상태의 소정 펄스폭으로 정형된 셀프 리프레쉬 정지신호(201)가 발생하여 제3도의 피형 엔모오스 트랜지스터(42)를 턴온시켜야만 상기 칩 인에이블신호 ψCE가 완전히 디스에이블되어 더 이상의 셀프 리프레쉬 동작이 진행되지 않는 것이다. 제2도에서 정상 리이드 라이트회로(700)는 셀프 리프레쉬가 아닌 정상 리이드 라이트 동작시에 칩 인에이블신호(ψCE)를 인에이블시키는 역할을 한다.
상술한 바와 같이, 본 발명은 셀프 리프레쉬 동작을 필요로 하는 메모리 장치에서 셀프 리프레쉬의 완료를 감지하고 이것에 의하여 다음번 셀프 리프레쉬 동작을 위한 프리차아지 상태로 만들 수 있기 때문에, 셀프 리프레쉬의 효율성을 달성하는 효과가 있다.
Claims (1)
- 메모리 셀 어레이(100)와, 센싱신호의 입력에 응답하는 메모리 셀의 데이타를 센싱하는 센스앰프(20)와, 상기 메모리 셀 어레이(100)내의 비트라인쌍의 센싱동작을 진행하는 상기 센스앰프의 동작을 제어하는 센싱제어회로(300)를 가지는 반도체 메모리 장치에 있어서, 칩 선택 인에이블신호를 입력하고 이 입력을 상기 비트라인쌍의 셀프 리프레쉬시간에 대응되는 예정된 시간만큼 지연하여 출력함에 의해 비트라인쌍의 전위차상태를 감지하는 신호를 출력하는 리프레쉬감지회로(302)와, 상기 리프레쉬 상태 감지회로(302)로부터 출력되는 비트라인쌍상의 전위차 상태를 감지하는 신호를 입력하고 이에 응답하여 상기 센싱제어 회로(300)의 출력을 디스에이블시키는 셀프 리프레쉬 정지회로(200)와, 휴즈회로의 프로그램에 의하여 응답하고 오실레이터로부터 출력되는 신호에 따라 주기가 결정되는 셀프 리프레쉬 응답신호를 출력하는 셀프 리프레쉬 응답회로(400), 상기 셀프 리프레쉬 응답회로와 상기 센싱제어 회로(300)의 출력신호를 입력하여 상기 센싱제어 회로(300)를 제어하는 리프레쉬 클럭을 출력하는 리프레쉬클럭 발생회로(500)를 구비하여, 셀프 리프레쉬동작시 상기 비트라인쌍상의 전위차가 제1상태에 있는 경우에는 상기 센싱제어회로(300)를 디스에이블시키고, 상기 비트라인쌍상의 전위차가 제2상태에 있는 경우에는 상기 센싱제어회로(300)를 인에이블시킴을 특징으로 하는 셀프 리프레쉬 감지장치.
Priority Applications (1)
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|---|---|---|---|
| KR1019910012835A KR940008714B1 (ko) | 1991-07-25 | 1991-07-25 | 반도체 메모리 장치의 셀프 리프레쉬 감지장치 |
Applications Claiming Priority (1)
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| KR1019910012835A KR940008714B1 (ko) | 1991-07-25 | 1991-07-25 | 반도체 메모리 장치의 셀프 리프레쉬 감지장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930003141A KR930003141A (ko) | 1993-02-24 |
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Family
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Family Applications (1)
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| KR1019910012835A KR940008714B1 (ko) | 1991-07-25 | 1991-07-25 | 반도체 메모리 장치의 셀프 리프레쉬 감지장치 |
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-
1991
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Also Published As
| Publication number | Publication date |
|---|---|
| KR930003141A (ko) | 1993-02-24 |
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