JP4926328B2 - ダイナミックランダムアクセスメモリ用ビット線検知回路及び方法 - Google Patents
ダイナミックランダムアクセスメモリ用ビット線検知回路及び方法 Download PDFInfo
- Publication number
- JP4926328B2 JP4926328B2 JP2001063625A JP2001063625A JP4926328B2 JP 4926328 B2 JP4926328 B2 JP 4926328B2 JP 2001063625 A JP2001063625 A JP 2001063625A JP 2001063625 A JP2001063625 A JP 2001063625A JP 4926328 B2 JP4926328 B2 JP 4926328B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- circuit
- voltage level
- dynamic random
- random access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の属する技術分野】
本発明は、メモリ装置における制御回路をトリガする回路及び方法に関するものであって、更に詳細には、センスアンプの活性化に基づいてメモリ装置のブースト回路をイネーブルさせる検知回路及び検知方法に関するものである。
【0002】
【従来の技術】
今日のダイナミックランダムアクセスメモリ(DRAM)装置は、典型的に、容量格納(記憶)メモリセルからなる行及び列に編成された少なくとも1個のメモリセルアレイを有しており、各行のメモリセルは別個のワード線へ接続されており且つ各列のメモリセルは別個のビット線ヘ接続されている。DRAM装置へ供給されるアドレスの値に基づいて1本のワード線を選択するためにアドレスデコード回路が設けられている。別個のセンスアンプが各対のビット線へ接続されており且つ1つの行のメモリセルへアクセスすることからその上に与えられる差電圧を増幅する。
【0003】
読取、書込又はリフレッシュ動作等のメモリアクセス動作を実行する場合に、1本のワード線が選択され且つ電源電圧値Vddへ駆動され、従って選択された行のメモリセル内のメモリセルの内容がDRAM装置のビット線上に与えられる。センスアンプがパワーアップ即ち電力が供給され且つビット線へ接続されると、ブースト回路がイネーブルされて、選択されたワード線を電源電圧値を超えるブーストされた電圧へ容量的にブーストする。選択されたワード線上の電圧がブーストされた電圧にあるので、電源電圧に対応する電荷は、メモリセルの内容をリフレッシュさせるために、選択した行内の1個のメモリセル内に容量的に格納即ち記憶させることが可能である。ブースト回路がない場合に発生するようなより低い電圧値に対応する電荷と対比して、電源電圧に対応する電荷を格納即ち記憶することは、容量性メモリセルがリフレッシュされることを必要とするまでの時間の量を効果的に長くさせる。
【0004】
メモリアクセス動作期間中に、選択したワード線へ容量的に結合させることが可能な任意の線はその上に表われる電圧及び/又は電荷を概念的に変化させることが可能である。このことは、選択されたワード線が後に容量的にブーストされるべきブーストされた電圧の値を不所望に変更する場合がある。
【0005】
センスアンプは、典型的に、メモリアクセス動作期間中で、且つ、特に、選択した行のメモリセルがビット線へ接続される直後に、パワーアップされ及び/又は高基準電圧レベルVdd及び低基準電圧レベルVssへ接続される。同時的にパワーアップ及び/又はターンオンされるセンスアンプの数は1000個を超える場合があるので、電圧スパイク又はパルスの形態における認知可能な大きさのノイズがセンスアンプをパワーアップ即ち電力を供給することによって発生される。センスアンプに電力を供給することから発生するノイズの範囲は、選択されたワード線上に表われる電圧を所望の電圧レベルへブーストさせるためのブースト回路の能力に実質的に影響を与えることが判明している。
【0006】
【発明が解決しようとする課題】
本発明は、以上の点に鑑みなされたものであって、上述した如き従来技術の欠点を解消し、DRAM装置の動作、及び、特に、そのブースト回路の動作に関するノイズの影響を減少させる技術を提供することを目的とする。
【0007】
【課題を解決するための手段】
本発明は、従来のDRAM装置における欠点を解消しており、且つメモリアクセス動作期間中にDRAM装置のブースト用ワード線におけるノイズの量を実質的に減少させるDRAM装置を提供している。本DRAM装置は、メモリセルを複数個の行及び列に配列したメモリセルからなるアレイを有しており、各行のメモリセルは別個のワード線へ結合されており且つ各列のメモリセルは別個のビット線へ結合されている。センスアンプがビット線対を横断して表われ(選択した行内のメモリセルからの内容をビット線上に供給することに起因して)及び該ビット線を基準レベルVss及びVddへ向かって駆動する電圧差を検知するために各ビット線対へ結合されている。平衡化回路が各ビット線対のビット線を横断しての電圧を中間電圧レベルへプレチャージし且つ平衡化させる。
【0008】
本DRAM装置は、更に、選択されたワード線上に表われる電圧を電源範囲外側のブーストされた電圧へブーストさせるブースト回路を有している。本DRAM装置は、更に、例えばメモリセルアレイの境界に沿って表われるメモリセル等の不使用のメモリセルからなる1つの列と関連している1つのビット線へ接続されている検知回路を有している。該検知回路は、センスアンプが各ビット線対を横断しての電圧差を検知することを終了した後に、選択されたワード線をブーストした電圧へ駆動するために該ブースト回路をトリガ即ちイネーブルさせる。自己同期型検知回路が、関連するビット線上に表われる電圧が所定の電圧レベルを交差すると、該ブースト回路をイネーブルさせる。
【0009】
メモリ読取、書込又はリフレッシュ動作等のメモリアクセス動作期間中に、ビット線は平衡化回路によって初期的に中間電圧レベルへプレチャージ及び平衡化される。次いで、アドレスされた即ち選択されたワード線は、選択した行のメモリセルをビット線へ接続させる電圧レベルへ駆動される。この点において、選択された行のメモリセルの内容がビット線上へ与えられ、各ビット線対のビット線間に電圧差を発生する。次いで、センスアンプに電力が供給され、即ちイネーブルされ、各ビット線対のビット線を横断して表われる電圧差を検知し、従って、該ビット線を基準電圧レベルVss及びVddへ向かって駆動する。検知回路が接続されているビット線上に表れる電圧が例えば中間電圧レベルと高基準電圧Vddとの間の電圧レベルである所定の電圧レベルを交差すると、該検知回路はブースト回路をイネーブルさせる信号をアサート即ち活性化させる。該所定の電圧レベルは、センスアンプに初期的に電力が供給された時間からある時間期間が経過したことを確保する電圧レベルであり、従ってその際に発生されるノイズは最早存在することはない。イネーブルされたブースト回路が選択されたワード線の電圧レベルを基準電圧レベルを超えて、例えばVddより大きな電圧レベルへブーストし、従って選択された行内の1個のメモリセルはいずれかの基準電圧Vss又はVddと関連する電荷をその中に格納即ち記憶することが可能である。選択されたワード線をブーストするためにセンスアンプに初期的に電力が供給された後のある時間期間待機することによって、選択されたワード線は所望のブーストされた電圧レベルへブーストされる。
【0010】
【発明の実施の形態】
図1及び2を参照すると、本発明の好適実施例に基づくダイナミックランダムアクセスメモリ(DRAM)装置1が示されている。DRAM装置1は、複数個のメモリセルからなる1個又はそれ以上のアレイ2を有しており、各アレイ2はメモリセルからなる複数個の行及び列として配列されている。各行のメモリセルは別個のワード線3へ接続されており且つ各列のメモリセルは別個のビット線4へ接続されている。アドレスデコード論理5がDRAM装置1へ供給されるアドレス入力値に従ってワード線3を選択する。本発明の例示的な好適実施例においては、アドレスデコード論理5は選択されたワード線3を高基準電圧レベル(Vdd)ヘ駆動し、関連された行のメモリセルをビット線4へ接続させる。
【0011】
センスアンプ6が伝達ゲート7を介してビット線4へ結合されている。各センスアンプは別個の対のビット線へ結合されている。ビット線対へ接続されると、各センスアンプはそれに接続されているビット線対を横断して表われる電圧差を検知し且つ該ビット線を高基準電圧レベル(Vdd)及び低基準電圧レベル(Vss)ヘ駆動する。特に、センスアンプはそれに接続されているビット線対の第一ビット線を、該ビット線を横断して表われる電圧差の極性に依存して、Vddへ駆動し且つ第二ビット線をVssへ駆動する。センスアンプ6は選択的に高基準電圧レベルVdd及び低基準電圧レベルVss(不図示)ヘ接続され、従ってセンスアンプ6はメモリアクセス動作の進行期間中にパワーアップ即ち電力が供給される。
【0012】
DRAM装置1は、更に、平衡化回路8を有しており、それは、センスアンプ6を選択された行のメモリセルへ接続させる前に、各ビット線対のビット線4同志を短絡させ且つ該ビット線を中間電圧レベルVintへ接続させる。平衡化は、一対のビット線を横断して表われる上述した電圧差が該ビット線対へ接続されているメモリセルにおけるデータに正確に対応することを可能とさせる。平衡化回路8は、平衡化信号EQ(図1に示してある)を発生する制御回路と、平衡化信号EQの活性化によって各ビット線対のビット線4同志を短絡させる回路(図2に示してある)とを有している。
【0013】
DRAM装置1は、更に、ブースト回路9を有しており、それは、メモリアクセス動作の実行期間中に、選択されたワード線3をブーストされた電圧レベル(大略、少なくともVddより大きなトランジスタスレッシュホールド電圧)ヘ駆動する。その結果、選択された行のメモリセルにおける1個のメモリセルが高基準電圧レベル(Vdd)又は低基準電圧レベル(Vss)のいずれかに対応する電荷を格納することが可能であり、それにより後にメモリセルをリフレッシュさせる必要性を減少させる。ブースト回路9は、選択されたワード線を所望のブーストされた電圧レベルへ容量的にブーストさせるブーストストラップ回路とすることが可能である。
【0014】
選択されたワード線3上に表われる電圧がメモリアクセス動作期間中にセンスアンプ6の電力供給によって発生されるノイズに起因して変化される蓋然性を減少させるために、DRAM装置1は検知回路10を有しており、それはセンスアンプ6が初期的にパワーアップ即ち電力が供給された時間に続くある期間の時間の後にブースト回路9をイネーブル即ち動作可能状態とさせる。ブースト回路9が選択されたワード線3をブーストされた電圧へブーストさせる時間を遅延させることによって、選択されたワード線3上に表われる電圧はセンスアンプ6に電力が供給されることによって実質的に影響されることはない。
【0015】
特に、検知回路10はあるイベントの発生に続いてブースト回路9をイネーブル及び/又はトリガするために自己同期される。本発明の好適実施例によれば、検知回路10はセンスアンプ6に電力が供給され且つビット線4を駆動することに続いて選択ビット線4Aが所定の電圧レベルVpを交差すると、ブースト回路9をイネーブルさせる。検知回路10は、選択ビット線4A上に表れる電圧が所定の電圧レベルVpを交差することを検知し且つブースト回路9のイネーブル入力信号を駆動するイネーブル信号をアサート即ち活性化させる。ビット線4は中間電圧レベルVintへプレチャージされ且つ選択された行のメモリセルがビット線4へ接続されることに続いてそれから僅かに修正されるに過ぎないので、所定の電圧レベルVpは、中間電圧レベルVintと高基準電圧レベルVdd又は低基準電圧レベルVssのいずれかとの間の電圧レベルである。説明の便宜上、所定の電圧レベルVpは中間電圧レベルVintと高基準電圧レベルVddとの間にあるように選択される。
【0016】
従って、検知回路10はシュミットトリガ回路11(図2)を有しており、その高トリップ点Vtphは所定の電圧レベルVpに設定されており且つその低トリップ点Vtplは中間電圧Vintより低いが低基準電圧レベルVssより高い所定の電圧に設定されている。このように、シュミットトリガ回路11の出力は、ビット線4A上に表われる電圧が高トリップ点Vtphを超える場合に低論理レベルへ駆動され、その後に、低トリップ点Vtplより高い状態に止まり、且つ選択ビット線4A上の電圧が低トリップ点Vtplを交差する場合に高論理レベルへ駆動され且つその後に高トリップ点Vtphより低い状態に止まる。論理インバータ12はシュミットトリガ回路11の出力の論理反転を実施し且つブースト回路9のイネーブル入力を駆動する。
【0017】
上述した如く、検知回路10は選択ビット線4A上に表われる電圧レベルを検知し且つ検知された電圧レベルに基づいてブースト回路9をイネーブルさせる。選択ビット線4Aは選択ビット線4Bと結合して選択ビット線対を形成している。本発明の好適実施例によれば、選択ビット線4A及び4Bは不使用のメモリセルからなる1つの行へ結合されている。換言すると、選択ビット線4A及び4Bが結合されているメモリセルはデータを格納するためにDRAM装置1によって使用されることはない。このように、以下に説明するように、それらの相対的な電圧が各メモリアクセス動作期間中に検知回路10をしてブースト回路9をイネーブルさせるように、選択ビット線4A及び4Bを動作させることが可能である。
【0018】
既存のDRAM装置は、典型的に、データを格納即ち記憶するために使用されるメモリセルに対する境界として作用する各メモリセルアレイ2内の不使用のメモリセルからなるリング14を有している。本発明の好適実施例によれば、選択ビット線4A及び4Bは不使用のメモリセルからなるリング14内の不使用のメモリセルからなる1つの列に沿って延在しており且つそれに結合されている。このように、選択ビット線4Aおよび4B及びそれと関連するメモリセルからなる列は、付加的なシリコン面積を殆ど占有することはない。
【0019】
検知回路10は、更に、メモリアクセス動作の開始においてブースト回路9をディスエーブルさせるためにシュミットトリガ回路11をリセットさせるためのリセット回路15を有している。図2に示したように、リセット回路15はNチャンネルプルダウンMOSトランジスタ16を有しており、そのドレイン端子はシュミットトリガ回路11の入力へ接続されており且つそのソース端子は低基準電圧レベルVssへ接続している。トランジスタ16の制御端子は平衡化信号EQへ接続され、該信号は、ビット線4が初期的に平衡化され且つプレチャージされる場合に平衡化回路8によってアサート即ち活性化され、トランジスタ16を活性化させる。その結果、シュミットトリガ回路11の入力は平衡化期間中に低基準電圧レベルVssへ接続され、従って検知回路10の出力13は初期的に低基準電圧レベルVssへ駆動される。
【0020】
トランジスタ16は高基準電圧レベルVddへ接続されているドレイン端子とシュミットトリガ回路11の入力へ接続されているソース端子とを具備しているプルアップトランジスタとすることが可能である。この場合には、検知回路13の出力13のアクティブ高極性を維持するために偶数個の論理インバータ12をシュミットトリガ回路11の出力へ直列接続させることが可能である。
【0021】
平衡化期間中に、選択ビット線4A及び4Bは中間電圧レベルVintへプレチャージされ、一方トランジスタ16はシュミットトリガ回路11の入力を低基準電圧レベルVssへ移行させるので、リセット回路15はシュミットトリガ回路11の入力と選択ビット線4Aとの間に接続されている伝達ゲート17を有しており且つ平衡化期間中にターンオフされるべく適合されている。図2に示したように、伝達ゲート17の制御端子は平衡化制御信号EQと接続される。
【0022】
上述したように、選択ビット線4A及び4B上に表われる電圧信号はデータ格納即ち記憶のために使用されるメモリセルの列へ結合されているビット線4上に表われる信号を実質的にエミュレート即ち模倣すべく適合されている。選択ビット線4A及び4Bはそれに接続された場合に選択ビット線4A及び4Bの間に何等電圧差を与えることのない不使用のメモリセルへ接続されているので、検知回路10は選択ビット線4A及び4Bの間の電圧差を形成するためのNチャンネルMOSトランジスタ18を有している。トランジスタ18は、選択ビット線4Bへ接続されているドレイン端子と平衡化制御信号EQの論理反転へ接続される制御端子とを具備しているプルダウントランジスタとして構成することが可能である。トランジスタ18は、好適には、ビット線対の平衡化に続いて選択ビット線4Bを低基準電圧レベルVssへ弱く移行させる寸法とされている。このように、トランジスタ18は所望の極性を有する選択ビット線4A及び4Bの間の電圧差を形成し、従ってセンスアンプ6Aが平衡化に続いて選択ビット線4A及び4Bへ接続されると、センスアンプ6Aは該電圧差を検知し且つ選択ビット線4Aを高基準電圧レベルVddへ向かって駆動する。
【0023】
変形例においては、トランジスタ18は選択ビット線4A(不図示)へ接続されているプルアップトランジスタとして構成することが可能である。
【0024】
センスアンプ6が2個のメモリセルアレイ2′及び2″(図3)ヘ結合されており且つ伝達ゲート7′及び7″が適宜のメモリアレイ2′又は2″のみをメモリアクセス動作期間中にセンスアンプ6へ接続させる場合には、メモリセルアレイ2′及び2″は、夫々、不使用のメモリセルへ接続されている一対の選択ビット線4A′−4B′及び4A″−4B″を包含している。このメモリ構成においては、伝達ゲート17′及び17″は、夫々、選択ビット線4A′及び4A″へ接続される。更に、伝達ゲート17′及び17″の出力端子を共通に接続させることによって、単一のトランジスタ16、シュミットトリガ回路11及び論理インバータ12が必要とされるに過ぎない。伝達ゲート17′及び17″の制御端子は、夫々、制御信号CTRL1及びCTRL2へ接続され、その各々は平衡化制御信号EQから派生される。このように、伝達ゲート17′及び17″はマルチプレクサ回路を形成しており、それは、シュミットトリガ回路11への入力として選択ビット線4A′又は4A″を選択し、それに従ってメモリセルアレイがアクセスされる。
【0025】
DRAM装置1は、メモリアクセス動作を実施する場合に使用される例えば読取/書込回路及び種々の制御回路等の付加的な回路を有することが可能である。然しながら、このような付加的な回路は説明の便宜上図示していない。
【0026】
本発明に基づくDRAM装置1の動作について図4を参照して以下に説明する。メモリアクセス動作に対する要求に応答して、ビット線4が平衡化され且つ制御信号EQが時間t0においてアサート即ち活性化される。選択ビット線4A及び4Bが時間t0のすぐ後に中間電圧レベルVintへプレチャージされる。更に、ノードA(シュミットトリガ回路11への入力)が、トランジスタ16がターンオンされることに起因して、低基準電圧レベルVssへプルダウンされる。ノードAが低トリップ点Vtplより低いので、シュミットトリガ回路11の出力は高基準電圧レベルVddへ駆動され、そのことはセンス回路10の出力13をして低基準電圧レベルVssへ駆動させる。伝達ゲート17及びトランジスタ18はこの時にターンオフされる。
【0027】
平衡化は、平衡化制御信号EQが時間t1において不活性化されると終了する。この時間において、選択ビット線4A及び4Bは最早短絡されておらず且つ中間電圧レベルVintへ結合されていない。トランジスタ18はターンオンされ、選択ビット線4Bを低基準電圧レベルVssへ向かって弱くプルする。電圧ゲート17がターンオンされ、ノードAを選択ビット線4Aへ短絡させ且つトランジスタ16はターンオフされる。その結果、選択ビット線4A上に表れる電圧が僅かに降下する。選択ビット線4Bを低基準電圧レベルVssへ向かってプル即ち牽引しているトランジスタ18が選択ビット線4Bと選択ビット線4Aとの間に僅かな電荷の差を発生する。シュミットトリガ回路11はこの時に状態を変化させることはない。その結果、検知回路10の出力13は低基準電圧レベルVssに止まる。
【0028】
選択されたワード線WLは時間t2において高基準電圧レベルVddへ駆動される。選択された行のメモリセルにおける各メモリセルの内容はこの時間において関連するビット線対のビット線4の間に電圧差を形成する。次いで、高基準電圧レベルVdd及び低基準電圧レベルVssを接続させることによって時間t3においてセンスアンプ6へ電力を供給する。図4はセンスアンプ6へ電力を供給するために時間t3において制御信号SA ENがアサート即ち活性化されることを示している。理解すべきことであるが、別法として、センスアンプ6をパワーアップ即ち電力供給するために2つの制御信号を使用することが可能であり、且つ説明の便宜上単一の制御信号SA ENが使用されている。
【0029】
各センスアンプ6が電力供給され且つそれと関連するビット線対を横断して表われる電圧差を検知するので、ビット線4は対応する電圧差の極性に基づいて適宜の基準電圧レベル(Vss又はVdd)ヘ駆動される。特に、センスアンプ6は選択ビット線4A及び4Bを横断しての電圧差を検知し、選択ビット線4Aの電圧は選択ビット線4Bの電圧よりも大きいので、選択ビット線4Aを高基準電圧レベルVddへ向かって駆動する。選択ビット線4A上に表われる電圧がシュミットトリガ回路11の高トリップ点電圧Vtphを交差すると、シュミットトリガ回路11は状態を変化させ且つその出力において低基準電圧信号を駆動する。シュミットトリガ回路11の状態における変化は、検知回路10の出力13をアサート即ち活性化させ、そのことは、ブースト回路9をイネーブルさせ、従って選択されたワード線WL上に表われる電圧はブースト電圧Vboostへブーストされる。この点において、高基準電圧レベルVddは選択された行のメモリセルのうちの1個のメモリセル内に成功裡に配置させることが可能であり、ブースト電圧Vboostは少なくともスレッシュホールド電圧だけVddよりも大きいものであると仮定される。選択されたワード線WLが低基準電圧レベルVssへ駆動され、メモリアクセス動作を完了する。
【0030】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ制限されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図1】 本発明の好適実施例に基づくダイナミックランダムアクセスメモリ装置を示した概略ブロック図。
【図2】 図1のダイナミックランダムアクセスメモリ用の検知回路を示した概略回路図。
【図3】 本発明の第二好適実施例に基づくダイナミックランダムアクセスメモリ装置を示した概略ブロック図。
【図4】 図1及び3のダイナミックランダムアクセスメモリ装置の動作を例示した波形線図。
【符号の説明】
1 DRAM装置
2 アレイ
3 ワード線
4 ビット線
5 アドレスデコード論理
6 センスアンプ
7 伝達ゲート
8 平衡化回路
9 ブースト回路
10 検知回路
11 シュミットトリガ回路
12 論理インバータ
Claims (24)
- ダイナミックランダムアクセスメモリにおいて、
メモリセルが複数個の行及び列に配列されており、各々が別個のワード線へ接続されている複数個のワード線と各々が別個のビット線に接続されている複数個のビット線とを包含しているアレイ、
各々が一対のビット線へ結合されている複数個のセンスアンプ、
ダイナミックランダムアクセスメモリ装置のアドレス入力の値に基づいてワード線を選択するために前記ダイナミックランダムアクセスメモリ装置のアドレス入力へ結合されている複数個の入力と前記ワード線へ結合されている複数個の出力とを具備しているアドレスデコード回路、
メモリアクセス動作の少なくとも一部期間中に前記アドレスデコード回路によって選択されたワード線上の電圧を選択的にブーストするブースト回路、
前記センスアンプが活性化される場合に、ビット線対の第一ビット線の電圧レベルが前記センスアンプにより駆動される基準電圧より低い所定の電圧レベルを超えることに基づいて前記ブースト回路を活性化させるべくトリガされ、メモリ動作期間中に前記ビット線対を前記センスアンプが駆動することに続いて前記ブースト回路を活性化させる検知回路、
を有していることを特徴とするダイナミックランダムアクセスメモリ。 - 請求項1において、前記検知回路の1つの入力が前記第一ビット線へ結合されていることを特徴とするダイナミックランダムアクセスメモリ。
- 請求項2において、前記第一ビット線が前記メモリセルアレイにおける不使用のメモリセルからなる1つの列へ結合されていることを特徴とするダイナミックランダムアクセスメモリ。
- 請求項2において、更に、
前記メモリアクセス動作期間中に前記ビット線を所定の中間電圧レベルへ平衡化させる平衡化回路、
を有しており、前記検知回路が、前記所定の中間電圧レベルよりも高い高レベルトリップ点と前記所定の中間電圧レベルよりも低い低レベルトリップ点とを具備しているシュミットトリガ回路を有しており、前記シュミットトリガ回路の出力が前記ブースト回路の1つの入力へ結合されていることを特徴とするダイナミックランダムアクセスメモリ。 - 請求項4において、更に、
前記シュミットトリガ回路と前記第一ビット線との間に接続されている伝達ゲート、
を有していることを特徴とするダイナミックランダムアクセスメモリ。 - 請求項5において、前記平衡化回路が前記ビット線対のビット線を平衡化させるために前記メモリアクセス動作期間中に平衡化信号を活性化させ、且つ前記伝達ゲートの制御端子が前記平衡化信号が活性化された場合にディスエーブルされるべく前記平衡化信号へ接続されることを特徴とするダイナミックランダムアクセスメモリ。
- 請求項6において、更に、
前記シュミットトリガ回路の前記入力へ結合されており且つ活性化された場合に前記平衡化信号によってイネーブルされるプルダウン装置、
を有していることを特徴とするダイナミックランダムアクセスメモリ。 - 請求項4において、前記検知回路が、更に、前記シュミットトリガ回路が結合されている前記ビット線対のうちの1つのビット線へ接続されており、前記ビット線対の間の電圧差を供給するための装置、
を有していることを特徴とするダイナミックランダムアクセスメモリ。 - 請求項8において、前記平衡化回路が前記ビット線を平衡化させるために前記メモリアクセス動作期間中に平衡化信号を活性化させ、且つ前記装置が、前記シュミットトリガ回路が結合されている前記ビット線対のうちの1つのビット線へ接続されているソース/ドレイン端子と、前記平衡化信号が活性化される場合にターンオフされるべく前記平衡化信号へ結合されている制御端子とを具備しているトランジスタを有していることを特徴とするダイナミックランダムアクセスメモリ。
- 複数個のメモリセルが複数個の行及び列に配列されており、1つの行における各メモリセルが同一のワード線へ結合されており且つ1つの列における各メモリセルが同一のビット線へ結合されており、各々が別個の対のビット線へ結合されている複数個のセンスアンプが設けられているダイナミックランダムアクセスメモリ装置用のメモリアクセス動作を実施する方法において、
前記ビット線を所定の中間電圧レベルへ平衡化させ、
対応する行のメモリセルを前記ビット線へ接続させるために選択したワード線を基準電圧レベルへ駆動し、
前記センスアンプをイネーブルさせて活性化させ且つ各センスアンプを夫々の対のビット線へ接続させ、
前記イネーブルさせるステップに続いて、前記中間電圧レベルとは別の前記センスアンプにより駆動される基準電圧よりも低い所定の電圧レベルを超える特定のビット線対のうちの1つのビット線上の電圧を検知し、
前記特定のビット線対のうちの前記ビット線上に表われる電圧が前記所定の電圧レベルを超えたことの検知が確認されると前記選択したワード線を前記基準電圧レベルより高い電圧レベルへブーストさせる、
上記各ステップを有していることを特徴とする方法。 - 請求項10において、前記特定のビット線対が前記ダイナミックランダムアクセスメモリ装置における未使用のメモリセルからなる少なくとも1つの列へ接続されていることを特徴とする方法。
- 請求項10において、更に、
前記イネーブルさせるステップの前に前記特定のビット線対のビット線間に電圧差を形成する、
上記ステップを有していることを特徴とする方法。 - 請求項12において、前記特定のビット線対のビット線間の電圧差が、対応するセンスアンプをして前記検知ステップ期間中に電圧が検知される前記ビット線を前記所定の電圧レベルへ駆動させる所定の極性を有していることを特徴とする方法。
- 請求項10において、更に、
前記検知ステップ前に、複数個のビット線対から前記特定のビット線対を選択する、
上記ステップを有していることを特徴とする方法。 - 請求項10において、前記ダイナミックランダムアクセスメモリ装置が前記選択したワード線上の電圧レベルを電源電圧レベルより高くブーストさせる回路を有しており、前記ブーストさせるステップが前記ブーストさせる回路をイネーブルさせることを包含しており、本方法が、更に、前記平衡化ステップ期間中に前記ブーストさせる回路をディスエーブルさせるステップを有している、
ことを特徴とする方法。 - ダイナミックランダムアクセスメモリにおいて、
メモリセルが複数個の行及び列に配列されており、各々が別個のワード線へ接続されている複数個のワード線と各々が別個のビット線へ接続されている複数個のビット線とを包含しているメモリセルアレイ、
1つの行のメモリセルを前記ビット線へ接続させるために基準電圧レベルへ駆動されるべきワード線を選択するアドレスデコード回路、
各々が別個の対のビット線へ結合されており選択的に電力が供給される複数個のセンスアンプ、
メモリ動作の一部の期間中に前記選択したワード線を前記基準電圧レベルより高いブーストした電圧レベルへ選択的に駆動するブーストストラップ回路、
前記センスアンプがメモリ動作期間中に初期的に電力が供給されることに続いて所定の時間期間の後前記選択したワード線を前記ブーストした電圧レベルへ駆動するために一つのビット線上の電圧が前記基準電圧レベルより低い所定の電圧レベルを超えることを検知した場合に前記ブーストストラップ回路をトリガする検知回路、
を有していることを特徴とするダイナミックランダムアクセスメモリ。 - 請求項16において、前記検知回路が1つのビット線対のうちの1つのビット線へ結合されており且つ前記センスアンプが前記メモリ動作期間中に初期的に電力が供給されることに続いて前記ビット線対のうちの前記ビット線上に表われる電圧が所定の電圧レベルを超えると前記ブーストストラップ回路をトリガすることを特徴とするダイナミックランダムアクセスメモリ。
- 請求項17において、前記検知回路が結合されている前記ビット線対は、又、前記メモリセルアレイにおける不使用のメモリセルからなる少なくとも1つの列へ結合されていることを特徴とするダイナミックランダムアクセスメモリ。
- 請求項17において、前記検知回路が前記ビット線対のうちの前記ビット線へ選択的に結合されるシュミットトリガ回路を有しており、前記シュミットトリガ回路のトリップ点が前記所定の電圧レベルにあることを特徴とするダイナミックランダムアクセスメモリ。
- 請求項19において、前記検知回路が結合されている前記ビット線対が前記メモリセルアレイにおける不使用のメモリセルからなる少なくとも1つの列へ結合されており、前記検知回路が、更に、前記検知回路が結合されている前記ビット線対の一方のビット線へ接続されており、前記ビット線対に、対応するセンスアンプに電力が供給される前に、前記ビット線対のビット線間の電圧差を形成する回路、を有していることを特徴とするダイナミックランダムアクセスメモリ。
- 請求項20において、前記電圧差を形成する回路が、前記関連するセンスアンプに電力が供給される前に前記メモリ動作期間中に初期的に活性化され且つ前記検知回路が結合されている前記ビット線対のうちの1つのビット線へ接続されているソース/ドレイン端子を具備しているトランジスタを有していることを特徴とするダイナミックランダムアクセスメモリ。
- 請求項19において、前記検知回路が、更に、前記シュミットトリガ回路の入力とそれに結合されている前記ビット線との間に接続されている伝達ゲートトランジスタを有していることを特徴とするダイナミックランダムアクセスメモリ。
- 請求項22において、前記伝達ゲートトランジスタは、ほぼ前記関連するセンスアンプに電力が供給される時にイネーブルされることを特徴とするダイナミックランダムアクセスメモリ。
- 請求項22において、前記検知回路が、更に、前記シュミットトリガ回路の入力へ接続されているソース/ドレイン端子を具備しており且つ前記関連するセンスアンプに電力が供給される前に前記シュミットトリガ回路を所定の状態に維持するために前記伝達ゲートトランジスタの活性化の前に活性化されるトランジスタを有していることを特徴とするダイナミックランダムアクセスメモリ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/519714 | 2000-03-07 | ||
US09/519,714 US6240026B1 (en) | 2000-03-07 | 2000-03-07 | Bit line sense circuit and method for dynamic random access memories |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001250383A JP2001250383A (ja) | 2001-09-14 |
JP4926328B2 true JP4926328B2 (ja) | 2012-05-09 |
Family
ID=24069458
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001063625A Expired - Lifetime JP4926328B2 (ja) | 2000-03-07 | 2001-03-07 | ダイナミックランダムアクセスメモリ用ビット線検知回路及び方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6240026B1 (ja) |
EP (1) | EP1132923B1 (ja) |
JP (1) | JP4926328B2 (ja) |
DE (1) | DE60137556D1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5991296A (en) * | 1996-02-22 | 1999-11-23 | Fujitsu, Ltd. | Crossbar switch and method with reduced voltage swing and no internal blocking data path |
US6678199B1 (en) * | 2002-06-19 | 2004-01-13 | Micron Technology, Inc. | Memory device with sense amp equilibration circuit |
US7467326B2 (en) * | 2003-02-28 | 2008-12-16 | Maxwell Technologies, Inc. | Self-correcting computer |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3587309T2 (de) * | 1985-01-22 | 1993-10-21 | Texas Instruments Inc | Mehrfachvideospeichersystem mit Bildelementkartierung. |
JPH01162296A (ja) * | 1987-12-19 | 1989-06-26 | Sony Corp | Dram |
JPH0329184A (ja) * | 1989-06-25 | 1991-02-07 | Sony Corp | 半導体メモリ |
JPH04212774A (ja) * | 1990-07-02 | 1992-08-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH04298895A (ja) * | 1991-03-26 | 1992-10-22 | Nec Ic Microcomput Syst Ltd | 半導体記憶回路 |
JP2838344B2 (ja) * | 1992-10-28 | 1998-12-16 | 三菱電機株式会社 | 半導体装置 |
JPH06176568A (ja) * | 1992-12-07 | 1994-06-24 | Fujitsu Ltd | 半導体記憶装置 |
JPH06349280A (ja) * | 1993-06-11 | 1994-12-22 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JPH10228773A (ja) * | 1997-02-14 | 1998-08-25 | Hitachi Ltd | ダイナミック型ram |
US5914908A (en) * | 1997-03-14 | 1999-06-22 | Hyundai Electronics America | Method of operating a boosted wordline |
US5909619A (en) * | 1998-02-04 | 1999-06-01 | Vanguard International Semiconductor Corporation | Method for forming a DRAM cell and array to store two-bit data |
TW387086B (en) * | 1998-05-18 | 2000-04-11 | Winbond Electronics Corp | Pulsed word-line control circuit for memory device and its controlling method |
US6009023A (en) * | 1998-05-26 | 1999-12-28 | Etron Technology, Inc. | High performance DRAM structure employing multiple thickness gate oxide |
US6031768A (en) * | 1998-12-18 | 2000-02-29 | Stmicroelectronics, Inc. | Self boosted wordline |
-
2000
- 2000-03-07 US US09/519,714 patent/US6240026B1/en not_active Expired - Lifetime
-
2001
- 2001-02-22 DE DE60137556T patent/DE60137556D1/de not_active Expired - Fee Related
- 2001-02-22 EP EP01301588A patent/EP1132923B1/en not_active Expired - Lifetime
- 2001-03-07 JP JP2001063625A patent/JP4926328B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
DE60137556D1 (de) | 2009-03-19 |
EP1132923B1 (en) | 2009-01-28 |
JP2001250383A (ja) | 2001-09-14 |
EP1132923A1 (en) | 2001-09-12 |
US6240026B1 (en) | 2001-05-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6754121B2 (en) | Sense amplifying circuit and method | |
US7626877B2 (en) | Low voltage sense amplifier and sensing method | |
KR100257047B1 (ko) | 다이나믹램 버스트 리프레쉬 모드 회로 및 방법 | |
US7450455B2 (en) | Semiconductor memory device and driving method thereof | |
US7196965B2 (en) | Over driving control signal generator in semiconductor memory device | |
US20190206482A1 (en) | Semiconductor device | |
US6462999B1 (en) | Semiconductor memory device having internal data read circuit excellent in noise immunity | |
US7359266B2 (en) | Precharge circuit and method employing inactive weak precharging and equalizing scheme and memory device including the same | |
US7307901B2 (en) | Apparatus and method for improving dynamic refresh in a memory device | |
JPH10340583A (ja) | ビットラインセンスアンプのオーバードライビング方法 | |
JP2006324007A (ja) | Dramアレイ用ビット線プリチャージ手法 | |
US7142468B2 (en) | Control method of semiconductor memory device and semiconductor memory device | |
US20060256630A1 (en) | Apparatus and method to reduce undesirable effects caused by a fault in a memory device | |
JPH1116354A (ja) | 半導体記憶装置 | |
KR100551485B1 (ko) | 메모리 장치의 타이밍 제어 방법 | |
KR100244862B1 (ko) | 반도체 기억 장치 및 그 제어 방법 | |
US20030002349A1 (en) | System and method for early write to memory by injecting small voltage signal | |
US5371715A (en) | Bit line sensing control circuit for a semiconductor memory device | |
JP4926328B2 (ja) | ダイナミックランダムアクセスメモリ用ビット線検知回路及び方法 | |
JP2002197894A (ja) | 半導体集積回路 | |
US6469941B2 (en) | Apparatus and method for pumping memory cells in a memory | |
US6542399B2 (en) | Apparatus and method for pumping memory cells in a memory | |
JPH0660663A (ja) | 半導体記憶装置 | |
JP2995219B2 (ja) | 動的等速呼出記憶装置 | |
JPH05307886A (ja) | 動的等速呼出記憶装置の操作法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080306 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101104 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101116 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110209 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110215 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110315 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110318 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110413 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110418 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110512 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110802 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111202 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20111212 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120110 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120208 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150217 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4926328 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |