JPH04313888A - ダイナミック型半導体メモリ装置 - Google Patents
ダイナミック型半導体メモリ装置Info
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- JPH04313888A JPH04313888A JP3108642A JP10864291A JPH04313888A JP H04313888 A JPH04313888 A JP H04313888A JP 3108642 A JP3108642 A JP 3108642A JP 10864291 A JP10864291 A JP 10864291A JP H04313888 A JPH04313888 A JP H04313888A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 230000015654 memory Effects 0.000 claims abstract description 22
- 230000002093 peripheral effect Effects 0.000 claims abstract description 13
- 238000001514 detection method Methods 0.000 claims description 18
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 5
- 230000010355 oscillation Effects 0.000 claims description 5
- 230000004044 response Effects 0.000 claims description 3
- 230000014759 maintenance of location Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 17
- 230000000694 effects Effects 0.000 description 4
- 238000005513 bias potential Methods 0.000 description 1
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- 230000001360 synchronised effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
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- G11C—STATIC STORES
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関し
、特にダイナミック型半導体メモリのリフレッシュ方式
に関する。
、特にダイナミック型半導体メモリのリフレッシュ方式
に関する。
【０００２】
【従来の技術】ダイナミック型半導体メモリ装置（以下
、ＤＲＡＭという）は、メモリセル内に電荷の形で蓄え
られたデータが時間の経過に伴いリークしてしまうので
、一定時間毎に電荷を蓄え直すリフレッシュ動作が必要
となる。従来より汎用のＤＲＡＭのリフレッシュモード
としては、ＲＡＳ（オーハ゛ーライン）オンリーリフレ
ッシュ、ヒドンリフレッシュ、ＣＢＲオートリフレッシ
ュが知られている。とりわけ、ＣＢＲオートリフレッシ
ュは外部から、ロウアドレスを与える必要がなく、ＣＢ
Ｒオートリフレッシュモードエントリー後、すなわち、
ＣＡＳ（オーハ゛ーライン）のレベルを所定のタイミン
グで降下させた後（以下、「Ｌにする」もしくは「Ｌ」
という。その反対は「Ｈ」という）。半導体メモリ装置
は内部のロウアドレスカウンタをカウントアップするた
めにＲＡＳ（オーハ゛ーライン）に矩形波を与えなけれ
ばならない。したがって、全ビットをリフレッシュする
には、カウンタのカウントアップは１ＭビットＤＲＡＭ
で５１２回、４ＭビットＤＲＡＭでは１０２４回必要で
ある。
、ＤＲＡＭという）は、メモリセル内に電荷の形で蓄え
られたデータが時間の経過に伴いリークしてしまうので
、一定時間毎に電荷を蓄え直すリフレッシュ動作が必要
となる。従来より汎用のＤＲＡＭのリフレッシュモード
としては、ＲＡＳ（オーハ゛ーライン）オンリーリフレ
ッシュ、ヒドンリフレッシュ、ＣＢＲオートリフレッシ
ュが知られている。とりわけ、ＣＢＲオートリフレッシ
ュは外部から、ロウアドレスを与える必要がなく、ＣＢ
Ｒオートリフレッシュモードエントリー後、すなわち、
ＣＡＳ（オーハ゛ーライン）のレベルを所定のタイミン
グで降下させた後（以下、「Ｌにする」もしくは「Ｌ」
という。その反対は「Ｈ」という）。半導体メモリ装置
は内部のロウアドレスカウンタをカウントアップするた
めにＲＡＳ（オーハ゛ーライン）に矩形波を与えなけれ
ばならない。したがって、全ビットをリフレッシュする
には、カウンタのカウントアップは１ＭビットＤＲＡＭ
で５１２回、４ＭビットＤＲＡＭでは１０２４回必要で
ある。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来のＤＲＡＭはリフレッシュ動作の開始だけでなく
、メモリビットを指定するアドレスの歩進もＲＡＳ（オ
ーハ゛ーライン）等の外部制御信号で制御しているので
、これらの外部制御信号の制御が複雑となり、外部装置
の負担が大きいという問題点があった。
た従来のＤＲＡＭはリフレッシュ動作の開始だけでなく
、メモリビットを指定するアドレスの歩進もＲＡＳ（オ
ーハ゛ーライン）等の外部制御信号で制御しているので
、これらの外部制御信号の制御が複雑となり、外部装置
の負担が大きいという問題点があった。
【０００４】
【課題を解決するための手段】本発明の要旨は、外部か
ら所定のタイミングで所定レベルのロウアドレスストロ
ーブ信号およびカラムアドレスストローブ信号が供給さ
れると第１検出信号を出力するセルフリフレッシュ内部
カウンタ制御回路と、前記第１検出信号φにより活性化
され所定周期のパルスを発振するパルス発振回路と、前
記所定周期のパルスを分周して分周信号を出力する分周
回路と、前記分周信号を受け前記所定のタイミングで所
定レベルのロウアドレスストローブ信号およびアドレス
ストローブ信号が供給された時点からの経過時間を計時
するタイマー回路と、該経過時間が第１の所定時間に達
した時に第２検出信号を出力するセルフリフレッシュ制
御回路と、前記第２検出信号により制御され内部ロウア
ドレスストローブ信号および内部カラムアドレスストロ
ーブ信号を出力する内部ロウアドレスストローブ信号発
生回路および内部カラムアドレスストローブ信号発生回
路と、複数のメモリセルより成るメモリセルアレイと、
前記メモリセルアレイに対しアクセスを行う周辺回路と
、前記周辺回路の一部を制御するキャスビフォアラスカ
ウンタ制御回路とを具備し、前記タイマー回路は前記第
２検出信号を出力した後、外部から供給されたロウアド
レスストローブ信号およびカラムアドレスストローブ信
号が所定のレベルに保持している間第２の所定時間を計
時し、該第２の所定時間毎にリフレッシュ動作を実行す
ることである。
ら所定のタイミングで所定レベルのロウアドレスストロ
ーブ信号およびカラムアドレスストローブ信号が供給さ
れると第１検出信号を出力するセルフリフレッシュ内部
カウンタ制御回路と、前記第１検出信号φにより活性化
され所定周期のパルスを発振するパルス発振回路と、前
記所定周期のパルスを分周して分周信号を出力する分周
回路と、前記分周信号を受け前記所定のタイミングで所
定レベルのロウアドレスストローブ信号およびアドレス
ストローブ信号が供給された時点からの経過時間を計時
するタイマー回路と、該経過時間が第１の所定時間に達
した時に第２検出信号を出力するセルフリフレッシュ制
御回路と、前記第２検出信号により制御され内部ロウア
ドレスストローブ信号および内部カラムアドレスストロ
ーブ信号を出力する内部ロウアドレスストローブ信号発
生回路および内部カラムアドレスストローブ信号発生回
路と、複数のメモリセルより成るメモリセルアレイと、
前記メモリセルアレイに対しアクセスを行う周辺回路と
、前記周辺回路の一部を制御するキャスビフォアラスカ
ウンタ制御回路とを具備し、前記タイマー回路は前記第
２検出信号を出力した後、外部から供給されたロウアド
レスストローブ信号およびカラムアドレスストローブ信
号が所定のレベルに保持している間第２の所定時間を計
時し、該第２の所定時間毎にリフレッシュ動作を実行す
ることである。
【０００５】
【発明の作用】外部から供給されるロウアドレスストロ
ーブ信号とカラムアドレスストローブ信号とが所定のタ
イミングで所定レベルに移行すると、第１検出信号が発
生し、該第１検出信号に応答してパルス発振回路が所定
周期のパルスを分周回路に供給する。分周回路は所定周
期のパルスを分周して分周信号を形成し、タイマー回路
はこの分周信号を計数する。タイマー回路の計数値が第
１の所定時間を示すとセルフリフレッシュ制御回路が内
部ロウアドレスストローブ信号発生回路と内部カラムア
ドレスストローブ信号とに内部ロウアドレスストローブ
信号と内部カラムアドレスストローブ信号を周辺回路に
供給させ、周辺回路はメモリセルアレイのメモリセルの
リフレッシュ動作を開始する。
ーブ信号とカラムアドレスストローブ信号とが所定のタ
イミングで所定レベルに移行すると、第１検出信号が発
生し、該第１検出信号に応答してパルス発振回路が所定
周期のパルスを分周回路に供給する。分周回路は所定周
期のパルスを分周して分周信号を形成し、タイマー回路
はこの分周信号を計数する。タイマー回路の計数値が第
１の所定時間を示すとセルフリフレッシュ制御回路が内
部ロウアドレスストローブ信号発生回路と内部カラムア
ドレスストローブ信号とに内部ロウアドレスストローブ
信号と内部カラムアドレスストローブ信号を周辺回路に
供給させ、周辺回路はメモリセルアレイのメモリセルの
リフレッシュ動作を開始する。
【０００６】
【実施例】次に本発明の実施例を図面を参照して説明す
る。以下の説明でロウアドレスストローブはＲＡＳ、カ
ラムアドレスストローブはＣＡＳの略称を使用する。
る。以下の説明でロウアドレスストローブはＲＡＳ、カ
ラムアドレスストローブはＣＡＳの略称を使用する。
【０００７】図１は、本発明の第１実施例を示すブロッ
ク図である。図１において１は内部ＲＡＳ発生回路であ
り、その詳細構成は図６，図７に示す。２は内部ＣＡＳ
発生回路であり、図９に詳示した回路構成を有している
。３はキャスビフォアラス（以下、ＣＢＲと略す）カウ
ンタ制御回路を示しており、セルフリフレッシュ制御回
路４の詳細構成は図１０に示されている。５はセルフリ
フレッシュ内部カウンタ制御回路であり、図８に詳示さ
れた回路構成を有している。６はパルス発振回路を示し
ており、タイマー回路７は図１１に詳示された回路構成
を有している。８は分周回路であり、その詳細構成は図
１２に示されている。
ク図である。図１において１は内部ＲＡＳ発生回路であ
り、その詳細構成は図６，図７に示す。２は内部ＣＡＳ
発生回路であり、図９に詳示した回路構成を有している
。３はキャスビフォアラス（以下、ＣＢＲと略す）カウ
ンタ制御回路を示しており、セルフリフレッシュ制御回
路４の詳細構成は図１０に示されている。５はセルフリ
フレッシュ内部カウンタ制御回路であり、図８に詳示さ
れた回路構成を有している。６はパルス発振回路を示し
ており、タイマー回路７は図１１に詳示された回路構成
を有している。８は分周回路であり、その詳細構成は図
１２に示されている。
【０００８】図１２において５３〜５７で示されたフリ
ップフロップ（以下、Ｆ／Ｆと略す）ブロックは５２に
示された回路構成をそれぞれ有している。９は周辺回路
を、１０はメモリセルアレイをそれぞれ示している。Ｒ
ＡＳ（オーハ゛ーライン）はロウアドレスストローブ信
号を、ＣＡＳ（オーハ゛ーライン）はカラムアドレスス
トローブ信号を示しており、φ１はセルフリフレッシュ
期間中内部カウンタを駆動する所定周期のパルスとして
のクロックパルスである。φ２，φ３，φ４はクロック
パルスφ１を分周した複数の分周信号であり、例えばφ
２が３１μｓサイクルなら、φ３は６２μｓサイクル、
φ４は１２４μｓサイクルに設定されている。φ５はタ
イマー回路の出力であり、ＣＢＲタイミングの入力後、
第１の所定時間の間ＲＡＳ（オーハ゛ーライン）が低レ
ベルを維持したとき、セルフリフレッシュモードにエン
トリさせるための計時と、セルフリフレッシュ期間中リ
フレッシュが一定時間毎に行えるように第２の所定時間
を計時する。
ップフロップ（以下、Ｆ／Ｆと略す）ブロックは５２に
示された回路構成をそれぞれ有している。９は周辺回路
を、１０はメモリセルアレイをそれぞれ示している。Ｒ
ＡＳ（オーハ゛ーライン）はロウアドレスストローブ信
号を、ＣＡＳ（オーハ゛ーライン）はカラムアドレスス
トローブ信号を示しており、φ１はセルフリフレッシュ
期間中内部カウンタを駆動する所定周期のパルスとして
のクロックパルスである。φ２，φ３，φ４はクロック
パルスφ１を分周した複数の分周信号であり、例えばφ
２が３１μｓサイクルなら、φ３は６２μｓサイクル、
φ４は１２４μｓサイクルに設定されている。φ５はタ
イマー回路の出力であり、ＣＢＲタイミングの入力後、
第１の所定時間の間ＲＡＳ（オーハ゛ーライン）が低レ
ベルを維持したとき、セルフリフレッシュモードにエン
トリさせるための計時と、セルフリフレッシュ期間中リ
フレッシュが一定時間毎に行えるように第２の所定時間
を計時する。
【０００９】φ６は内部ＲＡＳ発生回路１の一方の出力
であり、外部から与えられるＲＡＳ（オーハ゛ーライン
）にほぼ同期している。
であり、外部から与えられるＲＡＳ（オーハ゛ーライン
）にほぼ同期している。
【００１０】φ７（図６参照）は内部ＲＡＳ発生回路１
内の信号であり、セルフリフレッシュ時にリフレッシュ
動作を制御する信号である。φ８もφ７と同様にセルフ
リフレッシュ時にリフレッシュ動作を制御する信号であ
るが、外部より与えられるＲＡＳ（オーハ゛ーライン）
からの信号系とロジックをとり、ＲＡＳ（オーハ゛ーラ
イン）がＨになったときセルフリフレッシュ動作をリセ
ットする。
内の信号であり、セルフリフレッシュ時にリフレッシュ
動作を制御する信号である。φ８もφ７と同様にセルフ
リフレッシュ時にリフレッシュ動作を制御する信号であ
るが、外部より与えられるＲＡＳ（オーハ゛ーライン）
からの信号系とロジックをとり、ＲＡＳ（オーハ゛ーラ
イン）がＨになったときセルフリフレッシュ動作をリセ
ットする。
【００１１】φ９はＣＢＲカウンタ制御回路３を制御す
るためのＣＡＳ系の信号であり、セルフリフレッシュ期
間中はＨとなり、ＣＡＳ（オーハ゛ーライン）信号がＨ
となっても、セルフリフレッシュ動作を可能にし、電流
の削減を行っている。
るためのＣＡＳ系の信号であり、セルフリフレッシュ期
間中はＨとなり、ＣＡＳ（オーハ゛ーライン）信号がＨ
となっても、セルフリフレッシュ動作を可能にし、電流
の削減を行っている。
【００１２】φ１０はＣＢＲカウンタ制御回路３の出力
信号である。φ１１はセルフリフレッシュ内部カウンタ
制御回路５出力信号であり、第１検出信号に相当する。 φ１２はセルフリフレッシュ制御回路４の出力信号であ
り、第２検出信号に相当する。出力信号φ１２はセルフ
リフレッシュ動作時にＨとなる。φ１３は内部ＲＡＳ発
生回路２の出力の一方であり、セルフリフレッシュの動
作期間中、非動作期間中にかかわらず周辺回路を制御す
る。φ１４はセンス動作の終了を知らせる信号である。 φ１５は分周回路８の分周信号φ２，φ４の一方を選択
する信号で、通常はＨ固定だが、メモリセルの負荷保持
特性の良悪で分周信号φ２，φ４を切り換えるとき使用
される。
信号である。φ１１はセルフリフレッシュ内部カウンタ
制御回路５出力信号であり、第１検出信号に相当する。 φ１２はセルフリフレッシュ制御回路４の出力信号であ
り、第２検出信号に相当する。出力信号φ１２はセルフ
リフレッシュ動作時にＨとなる。φ１３は内部ＲＡＳ発
生回路２の出力の一方であり、セルフリフレッシュの動
作期間中、非動作期間中にかかわらず周辺回路を制御す
る。φ１４はセンス動作の終了を知らせる信号である。 φ１５は分周回路８の分周信号φ２，φ４の一方を選択
する信号で、通常はＨ固定だが、メモリセルの負荷保持
特性の良悪で分周信号φ２，φ４を切り換えるとき使用
される。
【００１３】以下、図２を参照して一実施例の動作を説
明する。外部よりＲＡＳ（オーハ゛ーライン），ＣＡＳ
（オーハ゛ーライン）がＣＢＲタイミングで入力される
と（時刻ｔ１）、通常のＣＢＲリフレッシュ時と同様に
、φ９はＨ、φ１０はＬ、φ１３はＬとなる。φ６がＨ
、φ１０がＬになると、φ１１がＬにラッチされ値φ１
が活性化される。またφ２，φ３，φ４が初期化により
Ｈとなりφ５もＨとなる。
明する。外部よりＲＡＳ（オーハ゛ーライン），ＣＡＳ
（オーハ゛ーライン）がＣＢＲタイミングで入力される
と（時刻ｔ１）、通常のＣＢＲリフレッシュ時と同様に
、φ９はＨ、φ１０はＬ、φ１３はＬとなる。φ６がＨ
、φ１０がＬになると、φ１１がＬにラッチされ値φ１
が活性化される。またφ２，φ３，φ４が初期化により
Ｈとなりφ５もＨとなる。
【００１４】ＣＢＲタイミング入力後、ＲＡＳ（オーハ
゛ーライン）が所定時間Ｌに保持されると（時刻ｔ２）
、φ１５がＨに固定の時、φ５はＬとなりφ１２はＨに
ラッチされセルフリフレッシュモードにエントリーされ
る。φ１２がＨなので、内部ＲＡＳ信号φ１３はＨにな
り、周辺回路９の内部ではｔＲＰ期間（ＲＡＳプリチャ
ージ時間）に入る。セルフリフレッシュモードエントリ
ー以降ＲＡＳ（オーハ゛ーライン）がＬに保持されれば
、内部カウンタ出力φ１，φ３，φ４により、φ５は一
定期間毎にＬになり、内部ＲＡＳ信号φ１３は活性化さ
れセルフリフレッシュ動作を繰り返す。
゛ーライン）が所定時間Ｌに保持されると（時刻ｔ２）
、φ１５がＨに固定の時、φ５はＬとなりφ１２はＨに
ラッチされセルフリフレッシュモードにエントリーされ
る。φ１２がＨなので、内部ＲＡＳ信号φ１３はＨにな
り、周辺回路９の内部ではｔＲＰ期間（ＲＡＳプリチャ
ージ時間）に入る。セルフリフレッシュモードエントリ
ー以降ＲＡＳ（オーハ゛ーライン）がＬに保持されれば
、内部カウンタ出力φ１，φ３，φ４により、φ５は一
定期間毎にＬになり、内部ＲＡＳ信号φ１３は活性化さ
れセルフリフレッシュ動作を繰り返す。
【００１５】内部ＲＡＳ信号φ１３のアクティブ部期間
（Ｌ出力期間）では、センス終了を知らせる信号φ１４
のＨ出力がＨレベルのφ１５のトリガーになっているの
で、数１０ｎｓ程度である。
（Ｌ出力期間）では、センス終了を知らせる信号φ１４
のＨ出力がＨレベルのφ１５のトリガーになっているの
で、数１０ｎｓ程度である。
【００１６】図３に内部ＲＡＳ信号φ１３をＨに保持し
た非アクティブ時にセルフリフレッシュをリセットした
ときの動作タイミングを示す。センス終了を知らせるＬ
レベルφ１４の後に、ＲＡＳ（オーハ゛ーライン）をＨ
にしてリセットされたとき、φ８がＬなので、直ちにφ
６がＬ、φ１１がＨ、φ１２がＬとなり、セルフリフレ
ッシュモードはリセットされる。
た非アクティブ時にセルフリフレッシュをリセットした
ときの動作タイミングを示す。センス終了を知らせるＬ
レベルφ１４の後に、ＲＡＳ（オーハ゛ーライン）をＨ
にしてリセットされたとき、φ８がＬなので、直ちにφ
６がＬ、φ１１がＨ、φ１２がＬとなり、セルフリフレ
ッシュモードはリセットされる。
【００１７】図４に内部ＲＡＳ信号φ１３をＬに保持し
たアクティブ時にセルフリフレッシュをリセットしたと
きの動作タイミングを示す。Ｌレベルのφ１３で活性化
され、センス終了信号φ１４がＨになると、φ１４がＬ
、φ６がＬ、φ１１がＨ、φ１２がＬとなり、セルフリ
フレッシュモードがリセットされ、内部ＲＡＳ信号φ１
３はＨにプリチャージされ、非アクティブになる。
たアクティブ時にセルフリフレッシュをリセットしたと
きの動作タイミングを示す。Ｌレベルのφ１３で活性化
され、センス終了信号φ１４がＨになると、φ１４がＬ
、φ６がＬ、φ１１がＨ、φ１２がＬとなり、セルフリ
フレッシュモードがリセットされ、内部ＲＡＳ信号φ１
３はＨにプリチャージされ、非アクティブになる。
【００１８】図５に内部ＲＡＳ信号φ１３が非アクティ
ブからアクティブに移行したときにセルフリフレッシュ
をリセットしたときの動作タイミングを示す。一定時間
毎にセルフリフレッシュ動作を活性化させるＬレベルの
φ５により、φ８がＨとなる直前にＲＡＳ（オーハ゛ー
ライン）がＨとなると、φ６は一瞬Ｌになる。ただちに
φ１１がＨ，φ１２がＬとなり、セルフリフレッシュモ
ードはリセットされる。このとき図７のディレイ素子２
５によりφ７がＨとなる以前にφ１２がＬとなるので、
内部ＲＡＳ信号φ１３は活性化されない。
ブからアクティブに移行したときにセルフリフレッシュ
をリセットしたときの動作タイミングを示す。一定時間
毎にセルフリフレッシュ動作を活性化させるＬレベルの
φ５により、φ８がＨとなる直前にＲＡＳ（オーハ゛ー
ライン）がＨとなると、φ６は一瞬Ｌになる。ただちに
φ１１がＨ，φ１２がＬとなり、セルフリフレッシュモ
ードはリセットされる。このとき図７のディレイ素子２
５によりφ７がＨとなる以前にφ１２がＬとなるので、
内部ＲＡＳ信号φ１３は活性化されない。
【００１９】上述の本発明の第１実施例の説明は分周回
路８の分周信号φ２，φ４の一方を選択する選択信号φ
１５がＨの時だが、メモリセルの電荷保持特性の悪い半
導体メモリ装置では、φ１５がＬに固定されることによ
り、セルフリフレッシュサイクルを１／２にすることが
できる。
路８の分周信号φ２，φ４の一方を選択する選択信号φ
１５がＨの時だが、メモリセルの電荷保持特性の悪い半
導体メモリ装置では、φ１５がＬに固定されることによ
り、セルフリフレッシュサイクルを１／２にすることが
できる。
【００２０】次に、本発明の第２実施例について説明す
る。第２実施例は図１０に示された第１実施例のセルフ
リフレッシュ制御回路を図１３に示したセルフリフレッ
シュ制御回路に変更し、図１４に示したバックバイアス
ジェネレータ制御回路を追加している。その他の構成は
第１実施例と同一なので説明を省略する。
る。第２実施例は図１０に示された第１実施例のセルフ
リフレッシュ制御回路を図１３に示したセルフリフレッ
シュ制御回路に変更し、図１４に示したバックバイアス
ジェネレータ制御回路を追加している。その他の構成は
第１実施例と同一なので説明を省略する。
【００２１】図１５は第２実施例の動作波形図であり、
図中φ１〜φ１５は第１実施例と同一の信号であるがφ
１２は図１３に示した回路の出力信号である。φ１６は
ライトＣＢＲ（ライトイネーブル信号ＷＥ（オーハ゛ー
ライン）をＬとした状態でＣＢＲタイミングを詳示させ
ること）タイミング時にＨになり、ＣＢＲタイミングか
ＲＯＲ（ＲＡＳオンリーリフレッシュ）タイミングでＬ
になる信号である。φ１７はバックバイアス電位が一定
値以上に上昇したときにＨになる信号であり、φ１８は
バックバイアスジェネレータは活性化される。
図中φ１〜φ１５は第１実施例と同一の信号であるがφ
１２は図１３に示した回路の出力信号である。φ１６は
ライトＣＢＲ（ライトイネーブル信号ＷＥ（オーハ゛ー
ライン）をＬとした状態でＣＢＲタイミングを詳示させ
ること）タイミング時にＨになり、ＣＢＲタイミングか
ＲＯＲ（ＲＡＳオンリーリフレッシュ）タイミングでＬ
になる信号である。φ１７はバックバイアス電位が一定
値以上に上昇したときにＨになる信号であり、φ１８は
バックバイアスジェネレータは活性化される。
【００２２】外部からＲＡＳ（オーハ゛ーライン），Ｃ
ＡＳ（オーハ゛ーライン），ＷＥ（オーハ゛ーライン）
をライトＣＢＲタイミングで入力すると、通常のＣＢＲ
モードと同様に特定の１ワード上のメモリセルのリフレ
ッシュが開始される。上記タイミングでφ１６はＨとな
り、リフレッシュされるメモリセルのセンス終了信号φ
１４がＨになると、セルフリフレッシュモードにエント
リーされ、φ１２がＨとなる。
ＡＳ（オーハ゛ーライン），ＷＥ（オーハ゛ーライン）
をライトＣＢＲタイミングで入力すると、通常のＣＢＲ
モードと同様に特定の１ワード上のメモリセルのリフレ
ッシュが開始される。上記タイミングでφ１６はＨとな
り、リフレッシュされるメモリセルのセンス終了信号φ
１４がＨになると、セルフリフレッシュモードにエント
リーされ、φ１２がＨとなる。
【００２３】第１実施例では、ＣＢＲタイミング後ＲＡ
Ｓ（オーハ゛ーライン）がＬで所定時間経過後にセルフ
リフレッシュモードにエントリーしたが、第２実施例で
はライトＣＢＲタイミング入力後、センス終了信号φ１
４がＨになると、直ちにセルフリフレッシュモードにエ
ントリーされるので、内部ＲＡＳ信号φ１３がＨとなり
、回路内部は非アクティブとなる。
Ｓ（オーハ゛ーライン）がＬで所定時間経過後にセルフ
リフレッシュモードにエントリーしたが、第２実施例で
はライトＣＢＲタイミング入力後、センス終了信号φ１
４がＨになると、直ちにセルフリフレッシュモードにエ
ントリーされるので、内部ＲＡＳ信号φ１３がＨとなり
、回路内部は非アクティブとなる。
【００２４】バックバイアス検知信号φ１７がＬである
とき、バックバイアス制御信号φ１８は内部ＲＡＳ信号
φ１３に同期してバックバイアスジェネレータを活性化
するので、平均消費電流が少なくなる。
とき、バックバイアス制御信号φ１８は内部ＲＡＳ信号
φ１３に同期してバックバイアスジェネレータを活性化
するので、平均消費電流が少なくなる。
【００２５】
【発明の効果】以上説明したように本発明は、メモリが
長時間アクセスされないとき、一定時間毎に全ワードメ
モリビットをリフレッシュするために外部から信号を与
え制御する必要がないので、外部からのリフレッシュ制
御が簡単になるという効果がある。
長時間アクセスされないとき、一定時間毎に全ワードメ
モリビットをリフレッシュするために外部から信号を与
え制御する必要がないので、外部からのリフレッシュ制
御が簡単になるという効果がある。
【００２６】また内部リフレッシュの周期が数１０μｓ
ｅｃ〜数１００μｓｅｃと周期が比較的長いので、平均
消費電力が少なくバッテリーバックアップを比較的簡単
な制御で達成することができる。セルフリフレッシュ時
の平均電流は４ＭＤＲＡＭで１００μＡ〜１５０μＡ程
度である。
ｅｃ〜数１００μｓｅｃと周期が比較的長いので、平均
消費電力が少なくバッテリーバックアップを比較的簡単
な制御で達成することができる。セルフリフレッシュ時
の平均電流は４ＭＤＲＡＭで１００μＡ〜１５０μＡ程
度である。
【００２７】また請求項４に規定する半導体メモリ装置
ではライトＣＢＲタイミングでＲＡＳ（オーハ゛ーライ
ン）がＬを保持し、セルフリフレッシュモードにエント
リーするときは、ＣＢＲタイミング後セルフリフレッシ
ュモードにエントリーされるまでの第１実施例の所定時
間に費やされる電力がバックバイアスジェネレータを非
活性にする分少なくて済むという効果も奏する。
ではライトＣＢＲタイミングでＲＡＳ（オーハ゛ーライ
ン）がＬを保持し、セルフリフレッシュモードにエント
リーするときは、ＣＢＲタイミング後セルフリフレッシ
ュモードにエントリーされるまでの第１実施例の所定時
間に費やされる電力がバックバイアスジェネレータを非
活性にする分少なくて済むという効果も奏する。
【図１】本発明の第１実施例を示すブロック図である。
【図２】第１実施例の動作波形図である。
【図３】第１実施例で内部ＲＡＳ非アクティブ時にセル
フリフレッシュをリセットしたときの動作タイミング図
である。
フリフレッシュをリセットしたときの動作タイミング図
である。
【図４】第１実施例で内部ＲＡＳアクティブ時にセルフ
リフレッシュをリセットしたときの動作タイミング図で
ある。
リフレッシュをリセットしたときの動作タイミング図で
ある。
【図５】第１実施例なので内部ＲＡＳ非アクティブから
アクティブになるときにセルフリフレッシュをリセット
したときの動作タイミング図である。
アクティブになるときにセルフリフレッシュをリセット
したときの動作タイミング図である。
【図６】第１実施例の内部ＲＡＳ発生回路の一部を示す
回路図である。
回路図である。
【図７】第１実施例の内部ＲＡＳ発生回路の他部を示す
回路図である。
回路図である。
【図８】第１実施例のセルフリフレッシュ内部カウンタ
制御回路の回路図である。
制御回路の回路図である。
【図９】第１実施例の内部ＣＡＳ発生回路の回路図であ
る。
る。
【図１０】第１実施例のセルフリフレッシュ制御回路を
示す回路図である。
示す回路図である。
【図１１】第１実施例のタイマー回路を示す回路図であ
る。
る。
【図１２】第１実施例の分周回路を示す回路図である。
【図１３】第２実施例のセルフリフレッシュ制御回路を
示す回路図である。
示す回路図である。
【図１４】第２実施例のバックバイアスジェネレータ制
御回路を示す回路図である。
御回路を示す回路図である。
【図１５】第２実施例の動作波形図を示す。
１ 内部ＲＡＳ発生回路
２ 内部ＣＡＳ発生回路
３ ＣＢＲカウンタ制御回路
４ セルフリフレッシュ制御回路
５ セルフリフレッシュ内部カウンタ制御回路６
パルス発振回路 ７ タイマー回路 ８ 分周回路 ９ 周辺回路 １０ メモリセルアレイ
パルス発振回路 ７ タイマー回路 ８ 分周回路 ９ 周辺回路 １０ メモリセルアレイ
Claims (4)
- 【請求項１】 外部から所定のタイミングで所定レベ
ルのロウアドレスストローブ信号およびカラムアドレス
ストローブ信号が供給されると第１検出信号を出力する
セルフリフレッシュ内部カウンタ制御回路と、前記第１
検出信号φにより活性化され所定周期のパルスを発振す
るパルス発振回路と、前記所定周期のパルスを分周して
分周信号を出力する分周回路と、前記分周信号を受け前
記所定のタイミングで所定レベルのロウアドレスストロ
ーブ信号およびアドレスストローブ信号が供給された時
点からの経過時間を計時するタイマー回路と、該経過時
間が第１の所定時間に達した時に第２検出信号を出力す
るセルフリフレッシュ制御回路と、前記第２検出信号に
より制御され内部ロウアドレスストローブ信号および内
部カラムアドレスストローブ信号を出力する内部ロウア
ドレスストローブ信号発生回路および内部カラムアドレ
スストローブ信号発生回路と、複数のメモリセルより成
るメモリセルアレイと、前記メモリセルアレイに対しア
クセスを行う周辺回路と、前記周辺回路の一部を制御す
るキャスビフォアラスカウンタ制御回路とを具備し、前
記タイマー回路は前記第２検出信号を出力した後、外部
から供給されたロウアドレスストローブ信号およびカラ
ムアドレスストローブ信号が所定のレベルに保持してい
る間第２の所定時間を計時し、該第２の所定時間毎にリ
フレッシュ動作を実行することを特徴とするダイナミッ
ク型半導体メモリ装置。 - 【請求項２】前記内部ロウアドレスストローブ信号発生
回路は、前記ロウアドレスストローブ信号が所定のレベ
ルから変化すると前記周辺回路から出力されるセンス終
了検出信号に応答して前記第２の所定時間毎のリフレッ
シュ動作を解除する請求項１記載のダイナミック型半導
体メモリ装置。 - 【請求項３】前記タイマー回路は前記メモリのセルデー
タ保持時間特性を表す選択信号に応答して分周回路の複
数の分周信号の内から使用する分周信号を選択し前記第
１の所定時間および第２の所定時間を計時する請求項１
記載のダイナミック型半導体メモリ装置。 - 【請求項４】前記セルフリフレッシュ制御回路はライト
イネーブル信号を活性レベルに移行させた状態で上記所
定のタイミングにロウアドレスストローブ信号とカラム
アドレスストローブ信号を所定レベルに移行させると、
周辺回路がリフレッシュ動作の対象となっているメモリ
セルのセンス動作が終了していることを確認して直ちに
セルフリフレッシュ動作モードに入る請求項１記載のダ
イナミック型半導体メモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10864291A JP3225533B2 (ja) | 1991-04-11 | 1991-04-11 | ダイナミック型半導体メモリ装置 |
| US07/865,863 US5347491A (en) | 1991-04-11 | 1992-04-09 | Dynamic random access memory device having autorefreshing unit for producing internal row address strobe signal and internal column address strobe signal |
| KR1019920006080A KR950006305B1 (ko) | 1991-04-11 | 1992-04-11 | 내부 행 어드레스 스트로브 신호와 내부 열 어드레스 스트로브 신호를 발생하기 위한 오토리프레싱 유니트를 갖는 dram 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10864291A JP3225533B2 (ja) | 1991-04-11 | 1991-04-11 | ダイナミック型半導体メモリ装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH04313888A true JPH04313888A (ja) | 1992-11-05 |
| JP3225533B2 JP3225533B2 (ja) | 2001-11-05 |
Family
ID=14489977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10864291A Expired - Fee Related JP3225533B2 (ja) | 1991-04-11 | 1991-04-11 | ダイナミック型半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5347491A (ja) |
| JP (1) | JP3225533B2 (ja) |
| KR (1) | KR950006305B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07296582A (ja) * | 1994-04-21 | 1995-11-10 | Goldstar Electron Co Ltd | メモリセルアレイのセルフリフレッシュ制御回路 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5652723A (en) * | 1991-04-18 | 1997-07-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US5418920A (en) * | 1992-04-30 | 1995-05-23 | Alcatel Network Systems, Inc. | Refresh control method and system including request and refresh counters and priority arbitration circuitry |
| JPH07153266A (ja) * | 1993-11-26 | 1995-06-16 | Mitsubishi Electric Corp | Ｄｒａｍ制御回路 |
| JPH08227598A (ja) * | 1995-02-21 | 1996-09-03 | Mitsubishi Electric Corp | 半導体記憶装置およびそのワード線選択方法 |
| US6209071B1 (en) | 1996-05-07 | 2001-03-27 | Rambus Inc. | Asynchronous request/synchronous data dynamic random access memory |
| US5802395A (en) * | 1996-07-08 | 1998-09-01 | International Business Machines Corporation | High density memory modules with improved data bus performance |
| KR100253570B1 (ko) * | 1997-06-28 | 2000-04-15 | 김영환 | 액티브 모드하에서 리프레쉬 동작이 가능한 메모리 장치 |
| KR100474549B1 (ko) * | 1997-06-30 | 2005-06-27 | 주식회사 하이닉스반도체 | 반도체메모리소자의카스비포라스리프레쉬장치 |
| KR100253410B1 (ko) * | 1998-02-20 | 2000-05-01 | 김영환 | 오토 리프레시 제어회로 |
| KR100562648B1 (ko) * | 1998-12-22 | 2006-06-29 | 주식회사 하이닉스반도체 | 감지 증폭기 제어 회로 |
| KR100296920B1 (ko) | 1999-06-28 | 2001-07-12 | 박종섭 | 반도체메모리장치의 데이터 기록 동작 제어 장치 |
| KR100324820B1 (ko) | 1999-06-29 | 2002-02-28 | 박종섭 | 싱크로너스 메모리 소자 |
| US10740116B2 (en) * | 2015-09-01 | 2020-08-11 | International Business Machines Corporation | Three-dimensional chip-based regular expression scanner |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6166295A (ja) * | 1984-09-10 | 1986-04-05 | Nec Corp | 半導体メモリ |
| JPH087995B2 (ja) * | 1985-08-16 | 1996-01-29 | 富士通株式会社 | ダイナミツク半導体記憶装置のリフレツシユ方法および装置 |
| JPS6355797A (ja) * | 1986-08-27 | 1988-03-10 | Fujitsu Ltd | メモリ |
| JPS63133395A (ja) * | 1986-11-25 | 1988-06-06 | Toshiba Corp | 半導体記憶装置 |
| JPH07107793B2 (ja) * | 1987-11-10 | 1995-11-15 | 株式会社東芝 | 仮想型スタティック半導体記憶装置及びこの記憶装置を用いたシステム |
-
1991
- 1991-04-11 JP JP10864291A patent/JP3225533B2/ja not_active Expired - Fee Related
-
1992
- 1992-04-09 US US07/865,863 patent/US5347491A/en not_active Expired - Fee Related
- 1992-04-11 KR KR1019920006080A patent/KR950006305B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07296582A (ja) * | 1994-04-21 | 1995-11-10 | Goldstar Electron Co Ltd | メモリセルアレイのセルフリフレッシュ制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920020498A (ko) | 1992-11-21 |
| KR950006305B1 (ko) | 1995-06-13 |
| US5347491A (en) | 1994-09-13 |
| JP3225533B2 (ja) | 2001-11-05 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |