KR950006305B1 - 내부 행 어드레스 스트로브 신호와 내부 열 어드레스 스트로브 신호를 발생하기 위한 오토리프레싱 유니트를 갖는 dram 장치 - Google Patents

내부 행 어드레스 스트로브 신호와 내부 열 어드레스 스트로브 신호를 발생하기 위한 오토리프레싱 유니트를 갖는 dram 장치 Download PDF

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Abstract

내용 없음.

Description

내부 행 어드레스 스트로브 신호와 내부 열 어드레스 스트로브 신호를 발생하기 위한 오토리프레싱 유니트를 갖는 DRAM 장치
제1도는 본 발명에 따른 DRAM 장치의 회로 배열로 도시하는 블럭도.
제2도는 제1에 도시된 DRAM 장치에 채택된 분주회로의 배열을 도시하는 블럭도.
제3도는 상기 분주회로의 일부를 구성하고 있는 플립플롭 회로의 회로 배열을 도시하는 회로도.
제4도는 제1도에 도시한 DRAM 장치에 채택된 타이머의 회로 배열을 도시하는 회로도.
제5도는 제1도에 도시된 DRAM 장치에 채택된 셀프-리프레쉬 제어회로의 회로 배열을 도시하는 회로도.
제6도는 제1도에 도시된 DRAM 장치에 채택된 IRAS 발생회로의 회로 배열을 도시하는 회로도.
제7도는 제1도에 도시된 DRAM 장치에 채택된 IRAS 발생회로의 회로 배열을 도시하는 회로도.
제8도는 제1도에 도시된 장치에 채택된 타이머 제어회로의 회로 배열을 도시하는 회로도.
제9도는 제1도에 도시된 DRAM 장치의 중요 신호들의 파형도.
제10도는 IRAS 신호가 불활성 논리 "1"레벨에 있는 동안 셀프-리프레싱 싸이클을 인터럽트하기 위한 중요 신호들의 파형도.
제11도는 IRAS 신호가 활성 논리 "0"레벨에 있는 동안 셀프-리프레싱 싸이클을 인터럽트하기 위한 중요 신호들의 파형도.
제12도는 셀프-리프레싱 싸이클의 또 다른 인터럽트를 위한 중요 신호들의 파형도.
제13도는 본 발명에 따른 다른 DRAM 장치에 채택된 셀프-리프레쉬 제어회로의 회로 배열을 도시하는 회로도.
제14도는 DRAM 장치에 채택된 백-바이어스 발생회로의 회로 배열을 도시하는 회로도.
제15도는 DRAM 장치를 위한 중요 신호들의 파형도.
* 도면의 주요부분에 대한 부호의 설명
1,2 : 메모리 셀 어레이 3 : 주변 회로
4 : 오토리프레싱 유니트 4a : IRAS 발생회로
4b : ICAS 발생회로 4c : CBR 카운터 제어회로
4d : 셀프-리프레쉬 제어회로 4e : 펄스 발진회로
4f : 분주회로 4g : 타이머
4h : 타이머 제어회로 15 : 백-바이어스 제어회로
본 발명은 다이나믹 랜덤 액세스 메모리(DRAM) 장치에 관한 것으로, 특히 DRAM 장치에 장착되는 리프레싱 유니트에 관한 것이다.
데이타 비트들은 전하의 형태로 DRAM의 각 메모리 셀에 저장되고, 이 전하는 메모리 셀로부터 누설되는 경향이 있다. 이 때문에, DRAM 장치는 선정된 기간마다 이 데이타 비트들을 리프레쉬(refresh)라는 것이 필요하고, 지금까지 DRAM 장치를 위한 다양한 리프레싱 기술이 제안되었다. 이와 같은 리프레싱 기술 중 하나는 "Cas-Before-Ras 오토리프레싱 모드"로 알려져 있고, "Cas-Before-Ras"는 "CBR"로 약자 표기된다. 만약 표준 동작 모드라면, 행 어드레스 스트로브 신호(RAS)가 먼저 하강하고, 열 어드레스 스트로브 신호(CAS)가 이(RAS)를 뒤따른다. 그러나 만약 열 어드레스 신호가 행 어드레스 신호 이전에 하강하면, DRAM 장치는 CBR 오토리프레싱 모드에 들어가게 된다. CBR 오토리프레싱 모드에서, DRAM 장치에 장착된 내부 행 어드레스 카운터는 행 어드레스 스트로브 신호(RAS)에 동기하여 메모리 셀 어레이의 행 어드레스를 나타내는 행 어드레스를 증가시키고, 행들에 저장되어 있는 데이타 비트들은 순차적으로 리프레쉬된다.
그러나, 종래 기술의 DRAM 장치에서는 외부 장치가 상기 행 어드레스를 증가시키기 위하여 행 어드레스 스트로브 신호(RAS)를 반복적으로 스윙한다는 문제점이 있었다. 만약 DRAM 장치가 1메가비트 형이면, 외부 장치는 512번 행 어드레스 스트로브 신호를 스윙하게 된다. 4메가비트 DRAM 장치의 경우에서는 행 어드레스 스트로브 신호(RAS)는 1024번 교번한다. 이와 갖는 빈번한 교번은 외부 회로에 의해 수행되는 복잡한 프로그램 시켄스를 요구한다. 따라서, 행 어드레스 스트로브 신호의 교번없이 메모리 셀 어레이에 저장된 데이타 비트들을 리프레쉬하는 DRAM 장치를 제공하는 것이 본 발명의 중요한 목적이다.
이 목적을 달성하기 위하여, 본 발명은 어떠한 외부 신호 제어도 없이 행 어드레스 스트로브 신호를 내부적으로 발생시키는 것을 제안한다.
본 발명에 따르면, 표준 동작 모드와 오토리프레싱 동작 모드를 갖는 DRAM 장치가 제공되는데, 이는 a) 행렬로 배열된 다수의 메모리 셀 ; b) 표준 모드에서 판독 싸이클과 기입 싸이클을 지원하도록 동작하며, 오토리프레싱 동작 모드에서 셀프-리프레싱 싸이클을 실행하기 위한 내부 행 어드레스 스트로브 신호에 응답하는 주변 회로들 ; 및 c) 선정된 순서로 활성 레벨로 순차적으로 쉬프트되는 외부 행 어드레스 신호뿐만 아니라 외부 열 어드레스 신호에 응답하고, 상기 주변 회로들로 하여금 셀프-리프레싱 싸이클을 반복하도록 하기 위한 내부 행 어드레스 스트로브 신호를 주기적으로 발생시키기 위해 동작하는 오토리프레싱 유니트를 포함한다.
본 발명에 따른 DRAM 장치의 특징과 장점들은 참조된 도면들과 함께 다음의 설명으로부터 더 명확하게 이해될 것이다.
[제 1 실시예]
제 1 도를 참조하면, 본 발명을 실시하는 DRAM 장치가 단일 반도체 칩(1) 상에 제조되고, 크게는 전하의 형태로 데이타 비트들을 저장하기위한 메모리 셀 어레이(2), 표준 동작 모드, 즉 판독 모드와 기입 모드를 위한 메모리 셀 어레이(1)과 관련된 주변 회로군(3), 및 오토리프레싱 동작 모드를 위한 오토리프레싱 유니트(4)를 포함한다. 주변 회로군의 일부는 오토리프레싱 동작 모드와 관련된다. 메모리 셀 어레이(1)은 행렬로 배열된 다수의 메모리 셀(M11, M1n, Mm1 및 Mmn)으로 구성되어 있는데, 메모리 셀(M11 내지 Mmn)은 각각은 전달 트랜지스터와 저장 캐패시터의 직렬 조합에 의해 실행되고, 하나의 데이타 비트는 전한의 형태로 저장 캐패시터에 저장되고, 비트선 쌍(BL1 내지 BLn)중 하나와 메모리 셀(M11 내지 Mmn)중 하나의 사이에 전달된다. 다수의 워드선(W1 내지 Wm)은 각각 메모리 셀 어레이(2)의 행들과 접속되고, 워드선(W1 내지 Wm)중 하나는 메모리 셀 어레이(2)의 관련 행이 비트선 쌍(BL1 내지 BLn)에 접속되도록 한다.
주변 회로군(2)는 프리차징 회로(3a), 행 어드레스 디코더(3b), 워드선 구동기, 감지 증폭기 회로(3c), 열 어드레스 디코더, 열 선택기, 데이타 핀(D)에 관련된 입출력 데이타 버퍼(3d), 타이밍 제어기, 및 내부 어드레스 카운터(3e)를 포함한다. 표준 동작 모드에서, 하나의 데이타 비트가 메모리 셀(M11 내지 Mmn)에 기입되거나 그로부터 판독되고, 상기 주변 회로군(3)은 본 분야의 기술의 공지된 것처럼 판독 및 기입 동작을 지원한다.
오토리프레싱 모드에서, 프리차징 회로(3a)는 메모리 셀 어레이(2)에 관련된 비트선 쌍(도시되지 않음)을 프리차지하기 위해 내부 행 어드레스 스트로브 신호(IRAS)에 응답하고, 이 내부 행 어드레스 스트로브 신호(IRAS)는 주변 회로군(3)이 메모리 셀 어레이(2)의 한 행에 셀프-리프레싱 싸이클을 시작하도록 허용한다. 즉, 내부 어드레스 카운터(3e)는 행 어드레스 디코더(3b)에 행 어드레스를 공급하고, 워드선 구동기들 중 하나는 관련 워드선을 구동시킨다. 데이타 비트들은 메모리 셀의 행으로부터 비트선 쌍들로 판독되고, 감지 증폭기 회로(3c)는 이 데이타 비트들을 각각 나타내는 작은 차의 전압 레벨들을 발생시킨다. 이와같이 발생된 차이 전압 레벨은 메모리 셀들의 행에 재저장되고, 감지 증폭기 회로(3c)는 종료 신호(FNS)를 발생시킨다. 그러나, 주변 회로들은 본 분야의 기술에 숙련된 자들에게 공지되어 있기 때문에 간단하게 하기 위하여 더 이상의 설명을 하지 않는다.
오토리프레싱 유니트(4)는 내부 행 어드레스 스트로브(IRAS) 발생회로(4a) 내부 열 어드레스 스트로브(IRAS) 발생회로(4b), CBR 카운터 제어회로(4c), 셀프-리프레쉬 제어회로(4d), 펄스 발진회로(4e), 분지회로(4f), 타이머(4g) 및 타이머 제어회로(4b)를 포함한다.
펄스 발진회로(4e)는 제1제어 신호(CTL1)에 의해 동작되어 기본 클럭 신호(CLK0)를 발생시킨다. 기본 클럭 신호(CLK0)은 분주회로(4f)에 공급되고, 분주회로(4f)는 제1내지 제3클럭 신호(CLK1, CLK2 및 CLK3)을 발생시킨다. 분주회로(4f)는 제2도에 도시된 것처럼 플립플롭 회로(FF1,FF2,FF3,FF4 및 FF5)의 직렬 조합에 의해 실행되고, 기본 클럭 신호(CLK0)은 플립플롭 회로(FF1)의 입력 노드(C)에 공급된다. 플립플롭 회로(FF1 내지 FF5)의 출력 노드(CQ)는 각각 그 입력 노드(D)에 접속되어 있고, 제1내지 제3클럭 신호(CLK2 내지 CLK3)은 각각 플립플롭 회로(FF3 내지 FF5)의 출력 노드(CQ)로부터 공급된다. 제1클럭 신호(CLK1)의 각 싸이클은 31㎲로 조정되고, 제2및 제3클럭 신호(CLK2 및 CLK3)은 각각 62㎲와 124㎲동안 교번한다.
플립플롭 회로(FF1 내지 FF5) 각각의 회로 배열은 제3도에 도시되어 있고, 전달 게이트(TG1,TG2,TF3 및 TG4), 2개의 NOR 게이트(NRI 및 NR2) 및 4개의 인버팅 회로(IV1,IV2,IV3 및 IV4)를 포함한다. 전달 게이트(TG1 내지 TG4)는 타이밍 클럭(TMG)에 의해 게이트되지만, 전달 게이트(TG1 및 TG4)는 전달 게이트(TG2 및 TG3)에 대해서 상보적으로 쉬프트된다. NOR 게이트(NR1)와 인버팅 회로(IV1)은 데이타 비트 저장을 위한 제1피드백 루프를 구성하고, NOR 게이트(NR2)와 인버팅 회로(IV2)는 또한 데이타 비트를 위한 다른 제2피드백 루프를 구성한다. 인버팅 회로(IV2 및 IV3)은 각각 출력 노드(Q)와 (CQ)에 접속되고, NOR 게이트(NR1 및 NR2)는 논리 "0"레벨의 기능 신호(ENB)로 동작가능해진다. 이와 같이 배열된 플립플롭 회로는 하나의 데이타 비트를 전달 게이트(TG1)을 통해 출력 노드(CQ)에 래치시키고, 데이타 비트를 제1피드백 루프로부터 전달 게이트(TG3), 제2피드백 루프 및 인버팅 회로(IV3)을 통해 출력 노드(CQ)로 전달한다.
제1내지 제3클럭 신호(CLK1 내지 CLK3)은 타이머(4g)에 공급되고, 타이머(4g)는 클럭 신호(CLK1 내지 CLK)을 선택하기 위하여 제2제어 신호(CTL2)에 응답한다. 즉, 만약 제2제어 신호(CTL2)가 고전압 레벨에 대응하는 논리 "1"레벨이면, 타이머(4g)는 제1클럭 신호(CLK1)에 응답하게 되고, 제3제어신호(CTL3)을 발생시킨다. 그러나, 만약 제 2 제어 신호(CTL2)가 논리 "0"레벨이면, 타이머(4g)는 제3클럭 신호(CLK3)을 기초하여 제3제어 신호(CTL3)을 발생시킨다. 이하에 설명되겠지만, 제3제어 신호(CTL3)은 셀프-리프레싱 싸이클 간격에 깊이 관여하고, 이 기간들은 제2제어 신호(CTL2)에 따라 늘어나기도 하고 줄어들기도 한다. 이 특징은 생산량의 증대면에서 바람직한데, 왜냐하면 누설이 있는 메모리 셀들을 갖는 제품들은 제3클럭 신호(CTL3)을 선택함으로써 구제될 수 있다.
타이머(4g)의 회로 배열은 제4도에 도시되어 있고, 인버팅 회로(IV5)와 관련된 2개의 전달 게이트(TG4 및 TG5), 제2클럭 신호(CTL2)로 동작 가능해지는 NOR 게이트(NR3), 및 제3제어 신호(CTL3)을 발생시키기 위한 이버팅 회로(IV6)을 포함한다. 전달 게이트(TG4 및 TG5)는 제2제어 신호(CTL2)와 그 보수 신호에 응답하고, 온과 오프 상태 사이를 상보적으로 쉬프트한다. 따라서, 전달 게이트(TG4 및 TG5)중 하나는 제 2 클럭 신호(CTL2)에 따라 턴온하고, 제1또는 제3제어 신호가 NOR 게이트(NR3)에 공급된다. 제2클럭 신호(CTL2)는 제1또는 제3클럭 신호(CTL1 또는 CTL3)에 NOR되고, 제3제어 신호(CTL3)은 셀프-리프레싱 싸이클을 제어하기 위해 주기적으로 교번한다.
제3제어 신호(CTL3)은 셀프-리프레쉬 제어회로(4d)뿐만 아니라 IRAS 발생회로(4a)에 분배된다. 셀프-리프레쉬 카운터(4d)는 제5도에 상세히 도시되어 있고, 3개의 NOR 게이트(NR4,NR5 및 NR6)과 3개의 인버팅 회로(IV7,IV8 및 IV9)를 포함하고 있다. 종료 신호(FNS)는 인버팅 회로(IV7)에 공급되고, 이 인버팅 회로(IV7)은 NOR 게이트(NR4)에 보수 종료 신호(CFNS)를 공급한다. NOR 게이트(NR4)는 보수 종료 신호(CFNS)를 동작가능이 되고, 제3제어 신호(CTL3)의 보수 신호(CCTL3)을 발생시킨다. 이하에 설명되겠지만, 타이머 제어회로(4h)는 외부 행 어드레스 스트로브 신호(RAS)가 논리 "0"레벨의 열 어드레스 스트로브 신호(CAS) 존재하에서 하강할 때 저전압 레벨에 대응하는 논리 "0"레벨의 제1제어 신호(CTL1)을 발생시킨다. 이 때문에, NOR 게이트(NR5)는 CBR 오토리프레싱 모드로 들어가자 마자 제1제어 신호(CTL1)로 동작가능이 되고, NOR 게이트(NR5 및 NR6)으로 실행되는 플립플롭 회로는 제3제어 신호(CTL3)의 종료시 논리 "1"레벨을 래치시킨다. 셀프-리프레쉬 제어회로(4d)는 외부 행 어드레스 스트로브 신호(RAS)가 논리 "1"레벨로 회복될 때까지 계속해서 제4제어 신호(CTL4)를 발생시킨다.
제4제어 신호(CTL4)는 내부 행 어드레스 스트로브 발생회로(4a)에 공급되고, IRAS 발생회로(4a)의 회로 배열을 제6도에 도시되어 있다. IRAS 발생회로(4a)는 크게는 내부 타이밍 발생회로(4aa)와, 내부 행 어드레스 스트로브 신호(IRAS)와 제5제어 신호(CTL5)를 발생시키기 위한 내부 행 어드레스 스트로브 제어회로(4ab)를 포함한다. 내부 타이밍 발생회로(4aa)는 4개의 NOR 게이트(NR7,NR8,NR9 및 NR10), 두개의 인버팅 회로(IV10 및 IV11), 및 두개이 지연 요소(DL1 및 DL2)를 포함하고, 제6 및 제7제어 신호(CTL6 및 CTL7)을 발생시킨다. 내부 행 어드레스 스트로브 제어회로(4ab)는 전원전압선 Vdd와 접지전압선 사이에 접속되어 있는 두개의 p채널 인핸스먼트형 전계 효과 트랜지스터(Q1 및 Q2) 및 두개의 n채널 인핸스먼트형 전계 효과 트랜지스터(Q3 및 Q4)의 직렬 조합, 전원전압선과 접지전압선 사이에 접속된 두개의 p채널 인핸스먼트형 효과 트랜지스터(Q5 및 Q6) 및 두개의 n채널 인핸스먼트형 전계 효과 트랜지스터(Q7 및 Q8)의 직렬 조합, NOR 게이트(NR11), 및 5개의 인버팅 회로(IV12,IV13,IV14,IV15 및 IV16)을 포함한다. CBR 오토리프레싱 모드에 들어가기 전에 제3및 제4제어 신호(CTL3 및 CTL4)는 둘다 논리 "0"레벨에 남아 있고, 내부 타이밍 발생회로(4aa)는 제6 및 제7제어 신호(CTL6 및 CTL7)이 논리 "0"레벨을 유지하도록 한다. NOR 게이트(NR11)은 제7제어 신호(CTL7)로 동작가능이 되고, 외부 행 어드레스 스트로브 신호(RAS)의 보수 신호에 응답한다. CBR 오토리프레싱 모드에 들어간 후에, 인버팅 회로(IV13)은 논리 "1"레벨의 외부 행 어드레스 스트로브 신호(RAS)의 보수 신호를 공급하고 NOR 게이트(NR11)은 인버팅 회로(IV6)이 논리 "1"레벨에 있는 제5제어 신호(CTL5)를 쉬프트하도록 한다.
그러나, 만약 외부 행 어드레스 스트로브 신호 RAS가 논리 "1"레벨로 복귀하면, 제5제어 신호(CTL5)는 논리 "0"레벨로 내려간다. 내부 타이밍 발생회로(4aa)는 감지 증폭의 완료시 발생된 종료 신호(FNS)에 응답하고, 제6제어 신호(CTL6)을 종료 신호(FNS)에 대해 상반적으로 쉬프트시킨다. 두개의 직렬 조합(Q1 내지 Q4)와 (Q5 내지 Q8)은 제4 및 제6제어 신호(CTL4 및 CTL6)에 응답하고, 오토리프레싱 모드에서 매 셀프-리프레싱 싸이클 완료시에 내부 행 어드레스 스트로브 신호(IRAS)를 활성 논리 "0"레벨로 쉬프트시킨다. 내부 행 어드레스 스트로브 신호(IRAS)는 주변 회로군(3)에 공급되고, 내부 어드레스 카운터(3e)에 의해 선택된 메모리 셀 어레이(2)의 행 상에 셀프-리프레싱 싸이클을 다시 시작하도록 한다.
외부 열 어드레스 스트로브 신호(CAS)는 지금까지 설명된 ICAS 발생회로(4b)에 공급되고, ICAS 발생회로(4b)의 회로 배열은 제7도에 도시되어 있다. ICAS 발생회로(4b)는 3개의 인버팅 회로(IV17,IV18 및 IV19) 및 NAND 게이트(NA1)을 포함하고, 내부 열 어드레스 스트로브 신호(ICAS)를 발생시킨다. NAND 게이트(NA1)은 내부 열 어드레스 스트로브 신호(ICAS)를 외부 열 어드레스 스트로브 신호(CAS)가 논리 "1"레벨로 복귀할 때 논리 "0"레벨로 쉬프트시키고, 내부 열 어드레스 스트로브 신호(ICAS)가 제4제어 신호(CTL4)의 종료 후에 증가하도록 한다. 따라서, ICAS 발생회로(4b)는 외부 열 어드레스 스트로브 신호(CAS)의 복귀 후에 활성 논리 "0"레벨에 내부 열어드레스 스트로브 신호(ICAS)를 유지시키고, 따라서 오토리프레싱 유니트(4)가 오토리프레싱 모드에 남게 한다. 내부 열 어드레스 스트로브 신호(ICAS)로 인하여 열 어드레스 스트로브 신호(CAS)의 외부 근원은 전류 소비를 감소시킬 수 있다. 내부 열 어드레스 스트로브 신호(ICAS)는 CBR 카운터 제어회로(4c)에 공급되고, CBR 카운터 제어회로(4c)는 제8제어 신호(CTL8)을 발생시킨다. 제8제어 신호(CTL8)은 주변 회로군(3)에 공급된다.
제8제어 신호(CTL8)은 타이머 제어회로(4h)에 공급되고, 타이머 제어회로(4h)는 제5 및 제8제어 신호(CTL5 및 CTL8)에 응답한다. 타이머 제어회로(4h)의 회로 배열은 제8도에 도시된다. 타이머 제어회로(4h)는 두개의 NAND 게이트(NA2 및 NA3) 및 두개의 인버팅 회로(IV20 및 IV21)을 포함하고, NAND 게이트(NA2 및 NA3)은 플립플롭 회로를 조합하여 형성한다. NAND 게이트(NA2 및 NA3)에 의해 실행된 플립플롭 회로는 제5 및 제8제어 신호(CTL5 및 CTL8)로 공급되고, 인버팅 회로(IV21)은 제1제어신호(CTL1)을 발생시킨다. CBR 오토리프레싱 모드에 들어가기 전에 제5 및 제8제어 신호(CTL5 및 CTL8)은 각각 논리 "0"레벨과 논리 "1"레벨이고, 인버팅 회로(IV21)은 제1제어 신호(CTL1)을 논리 "1"레벨에 유지시킨다. 그러나, 외부 열 어드레스 스트로브 신호(RAS)가 외부 열 어드레스 스트로브 신호(CAS)의 종료 후에 내려갈 때 제5 및 제8제어 신호(CTL5 및 CTL8)은 각각 논리 "1"레벨과 논리 "0"레벨에 쉬프트되고, NAND 게이트(NA2와 NA3)에 의해 수행된 플립플롭 회로는 그 출력 노드를 논리 "0"레벨에 쉬프트시킨다. 이 결과 제1제어 신호(CTL1)은 활성논리 "0"레벨이 되고, 타이머 제어회로(4h)는 외부 행 어드레스 스트로브 신호(RAS)가 논리 "1"레벨로 복귀할 때까지 제1제어 신호(CTL1)을 논리 "0"레벨에 유지시킨다.
이와 같이 배열된 DRAM 장치는 다음과 같이 동작한다. 시간(t1)에 외부 열 어드레스 스트로브 신호(CAS)가 논리 "0"레벨로 간다고 가정하면, DRAM 장치는 시간(t2)에 외드 열 어드레스 스트로브 신호(RAS)의 종료시에 CBR 동작 모드로 들어간다. ICAS 발생회로(4b)는 시간(t1)에 외부 열 어드레스 스트로브 신호(CAS)를 래치시키고, 내부 열 어드레스 스트로브 신호(ICAS)를 논리 "1"레벨로 쉬프트시킨다. 내부 행 어드레스 스트로브 발생회로(4a)는 제5제어 신호(CTL5)를 논리 "1"레벨로 쉬프트시키고, CBR 카운터 제어회로(4c)는 시간(t2)에 제8제어 신호(CTL8)을 논리 "0"레벨로 쉬프트시킨다. 그리고 나서, 타이머 제어회로(4h)는 메모리 장치가 오토리프레싱 모드로 들어가는 것을 허용하고, 제1제어 신호(CTL1)을 논리 "0"레벨로 쉬프트시킨다. 제1제어 신호(CTL1)이 논리 "0"레벨일 때, 펄스 발진회로(4e)는 기본 클럭 신호(CLK0)을 발생시키고, 분주회로(4f)는 제1내지 제3클력 신호(CLK1 내지 CLK3)을 발생시키도록 허용된다. 제 2 제어 신호(CTL2)가 논리 "1"레벨에 있기 때문에 타이머(4g)는 제1클럭 신호(CTL1)를 선택하고, 타이머(4g)는 제3제어 신호(CTL3)을 논리 "1"레벨과 논리 "0"레벨 사이를 주기적으로 쉬프트시킨다.
만약 외부 열 어드레스 스트로브 신호(RAS)가 지정된 기간동안 계속 논리 "0"레벨에 있으면, 제3제어 신호(CTL3)은 시간(t3)에 논리 "0"레벨로 떨어지고, 셀프-리프레쉬 제어회로(4d)는 제4제어 신호(CTL4)를 논리 "1"레벨로 복귀시킨다. 제4제어 신호(CTL4)가 논리 "1"레벨일 때, IRAS 발생회로(4a)는 내부 열 어드레스 스트로브 신호(IRAS)를 논리 "1"레벨로 올리고, 프리차징 회로(3a)는 비트선 쌍(BL1 내지 BLn)을 위한 프리차징 기간에 들어간다. 외부 행 어드레스 스트로브 신호(RAS)가 논리 "0"레벨에 유지되는 동안, 타이머(4g)는 시간(t4,t5 및 t6)에 제3제어 신호(CTL3)를 계속해서 주기적으로 발생시키고, IRAS 발생회로(4a)는 내부 행 어드레스 스트로브 신호(IRAS)를 제3제어 신호(CTL3)과 동기하여 스윙한다. 그리고 나서, 메모리 셀 어레이(2)의 행들에 대해 셀프-리프레싱 싸이클이 반복된다. 각 셀프-리프레싱 싸이클은 10ns내에 완료되고, 종료 신호(RNS)가 매 완료시에 발생된다.
기입 요구 또는 판독 요구는 셀프-리프레싱 싸이클로 인터럽트하고, 이것은 제10도 및 제11도를 참조하여 설명된다. 제10도에 도시된 것처럼 시간(t21)에 종료 신호(FNS)후 내부 행 어드레스 스트로브 신호(IRAS)가 불활성 논리 "1"레벨에 유지되고 있다고 가정하면, 외부 행 어드레스 스트로브 신호(RAS)는 시간(t22)에 논리 "1"레벨로 복귀되고, 제5제어 신호(CTL5)는 제7제어 신호(CTL7)이 논리 "0"레벨로 이미 쉬프트되었기 때문에 시간(t23)에 논리 "0"레벨로 내려간다. 논리 "0"레벨의 제5제어 신호(CTL5)는 타이머 제어회로(4h)가 제1제어 신호(CTL1)을 시간(t24)에 불활성 논리 "1"레벨로 쉬프트하도록 하고, 펄스 발진회로(4e)와 분주회로(4f)는 그들의 동작을 종료한다. 타이머(4g)는 또한 제3제어 신호(CTL3)의 발생을 종료하고, 따라서 셀프-리프레쉬 제어회로(4d)는 제4제어 신호(CTL4)를 시간(t25)에 논리 "0"레벨에 고정시킨다.
한편, 만약 외부 행 어드레스 스트로브 신호(RAS)가 시간(t31)에 불활성 논리 "1"레벨에 복귀되면, 내부 행 어드레스 스트로브 신호(IRAS)는 제11도에 도시된 것처럼 활성 논리 "0"레벨에 있고, 제7제어 신호(CTL7)은 논리 "1"의 종료 신호(FNS) 시간(t32)에 발생한 후 시간(t33)에 논리 "0"레벨로 내려간다. 제7제어 신호(CTL7)이 논리 "0"레벨일 때, IRAS 발생회로(4a)는 제5제어 신호(CTL5)를 시간(t34)에 논리 "0"레벨로 쉬프트시키고, 타이머 제어회로(4h)는 제1제어 신호(CTL1)을 불활성 논리 "1"레벨로 복구시킨다. 그리고 나서, 펄스 발진회로(4e)와 분주회로(4f)는 불활성화되고, 제3제어 신호(CTL3)은 논리 "1"레벨로 결코 올라가지 않는다. 이 때문에, 제4제어 신호(CTL4)는 시간(t36)에 불활성 논리 "0"레벨에 복귀되고, 내부 행 어드레스 스트로브 신호(IRAS)는 시간(t37)에 불활성 논리 "1"레벨로 올려진다.
제12도는 제1도에 도시된 DRAM 장치에 의해 실행되는 셀프-리프레싱 싸이클의 다른 인터럽션을 도시하고 있다. 제3제어 신호(CTL3)은 시간(t41)에서처럼 논리 "0"레벨로 주기적으로 떨어지기 때문에, 외부행 어드레스 스트로브 신호(RAS)는 제7제어 신호(CTL7)이 논리 "0"레벨의 제3제어 신호(CTL3)이 있을 때 시간(t43)에 논리 "1"레벨로 올라가기 전에 시간(t42)에서처럼 불활성 논리 "1"레벨로 복구될 수 있다. 제5제어 신호(CTL5)는 시간(t44)로부터 순간적으로 논리 "0"레벨로 올려지고, 제4제어 신호(CTL4)는 시간(t46)에 논리 "0"레벨로 복귀된다. 지연요소(DL1)은 제7제어 신호(CTL7)의 전달에 시간 지연을 도입하고, 내부 행 어드레스 스트로브 신호(IRAS)는 불활성으로 남아 있다.
[제 2 실시예]
제13도를 참조하면, 본 발명을 구현하는 다른 DRAM 장치에 채택된 셀프-리프레쉬 제어회로(14d)는 3개의 NOR 게이트(NR31,NR32 및 NR33), 3개의 인버팅 회로(IV31,IV32 및 IV34), NAND 게이트(NA31)및 지연요소(DL31)을 포함한다. 제1실시예의 셀프-리프레쉬 제어회로(4d)는 셀프-리프레쉬 제어회로(14d)로 대체되고, 제14도에 도시된 백-바이어스 제어회로(15)가 새롭게 부가된다. 이백-바이어스 제어회로(15)는 인버팅 회로(IV35)와 스트로브(NR34)를 포함한다. 그러나, 다른 구성 유니트들과 회로들은 제1실시예의 것들과 유사하기 때문에 더 이상은 언급되지 않는다. 동일 참조 부호가 붙은 신호들은 제1실시예의 것들에 대응한다. CBR 제어가 활성 논리 "0"레벨의 기입 가능 신호(SE)의 아래에서 수행될때, DRAM 장치는 기입 CBR 오토리프레싱 모드에 들어가고, 제9제어 신호(CTL9)는 논리 "0"레벨로 내려간다. 백-바이어스 전압이 선정된 레베을 초과하면 제10제어 신호(CTL10)이 논리 "1"레벨로 올라가고, 백-바이어스 제어회로(15)가 활성화된다. 백-바이어스 제어회로(15)의 활성화로 제11제어 신호(CTL11)은 백-바이어스 발생회로(6)이 반도체 기판에 백-바이어스를 공급할 수 있게 한다. 백-바이어스 발생회로(16)은 주변 회로군(3)에 채택된다.
제15도는 기입 CBR 오토리프레싱 동작 모드를 도시하고 있다. 만약 외부 행 어드레스 스트로브 신호(RAS), 외부 열 어드레스 스트로브 신호(CAS) 및 기입 가능 신호(WE)가 기입 CBR 오토리프레싱 모드를 확립하면, 셀프-리프레싱 싸이클이 메모리 셀 어레이(2)의 한행 상에서 실행된다. 즉, 제9제어 신호(CTL9)가 시간(t51)에 논리 "1"레벨로 즉시 쉬프트되고, 제4제어 신호(CTL4)는 시간(t52)에 종료 신호(PNS)의 상승시 논리 "1"레벨로 올라간다. 제4제어 신호(CTL4)의 상승후, 제어 시켄스는 제1실시예의 것과 유사하므로 아래에서 더 이상 언급되지 않는다.
제1실시예의 오토리프레싱 유니트(4)는 외부 행 어드레스 스트로브 신호(RAS)의 종료 후에 저장된 시간이 지나면 셀프-리프레싱 싸이클을 시작한다. 그러나, 제2실시예의 오토리프레싱 유니트는 기입 CBR제어 후 종료 신호(FNS)의 상승시 즉시 셀프-리프레싱 싸이클에 들어가고, 내부 행 어드레스 스트로브 신호(IRAS)는 논리 "1"레벨로 올라간다. 이는 소정의 주변 회로들의 불활성화를 가져온다.
제2실시예를 실행하는 DRAM 장치는 백-바이어스 제어회로(15)가 장착되어 있고, 백-바이어스 제어회로(15)는 평균 전류 소비를 개선한다. 즉, 제10제어 신호(CTL10)은 스트로브(NR34)가 내부 행 어드레스 스트로브 신호(IRAS)에 동기하여 제11제어 신호(CTL11)을 발생하도록 하지만, 제11제어 신호(CTL11)은 제10제어 신호(CTL10)이 논리 "1"레벨에 있는 동안 백-바이어스 발생회로(16)을 불활성으로 유지한다. 따라서, 백-바이어스 발생회로(16)은 실제 백-바이어스 전압에 따라 간헐적으로 활성화되고, 평균 전류 소비는 감소된다.
상술된 것처럼, DRAM 장치는 어떠한 외부 신호 제어도 없이 메모리 셀들 내에 저장된 데이타 비트들을 자동으로 리프레쉬할 수 있고, 오토리프레싱 유니트는 외부 장치를 위한 프로그램 시켄스를 간단하게 만든다.
비록 본 발명의 특정한 실시예들이 도시되고 설명되었지만, 본 발명의 원리와 범위에서 벗어나지 않고 다양한 변경과 수정이 가해질 수 있다는 것은 본 분야의 기술에 숙련된 자들에게는 명백할 것이다.

Claims (5)

  1. 표준 동작 모드와 오토리프레싱 동작 모드를 갖는 DRAM 장치에 있어서, a) 행렬로 배열되어 있는 다수의 메모리 셀(M11 내지 Mmn); b) 상기 표준 모드에서 판독 싸이클과 기입 싸이클을 지원하기 위해 동작하고, 상기 오토리프레싱 동작 모드에서 셀프-리프레싱 싸이클을 실행하기 위해 내부 행 어드레스 스트로브 신호(IRAS)에 응답하는 주변 회로(3), 및 c) 지정된 순서로 순차적으로 활성 레벨로 쉬프트된 외부 행 어드레스 신호(RAS) 뿐만 아니라 외부 열 어드레스 신호(CAS)에 응답하고, 상기 주변 회로들이 상기 셀프-리프레싱 싸이클을 반복하도록 하기 위한 상기 내부 행 어드레스 스트로브 신호를 주기적으로 발생시키기 위해 동작하는 오토리프레싱 유니트(4)를 포함하는 것을 특징으로 하는 DRAM 장치.
  2. 제1항에 있어서, 상기 외부 열 어드레스 스트로브 신호가 상기 내부 행 어드레스 스트로브 신호를 발생시키기 전에 불활성 레벨로 복귀되면 계속해서 상기 오토리프레싱 모드를 유지하기 위하여 상기 오토리프레싱 유니트는 상기 외부 열 어드레스 스트로브 신호에 기초하여 내부 열 어드레스 스트로브 신호(ICAS)을 발생시키는 것을 특징으로 하는 DRAM 장치.
  3. 제2항에 있어서, 상기 오토리프레싱 유니트(4)가 c－1) 상기 오토리프레싱 모드에 들어갈 때 제1제어 신호(CTL1)을 발생시키도록 동작하는 타이머 제어회로(4h), c－2) 상기 제1제어 신호에 응답하고 기본 클럭 신호(CLK0)을 발생시키는 펄스 발진회로(4e), c－3) 상기 제1제어 신홀 활성화되고, 상기 기본 클럭 신호를 기초로 하여 펄스 폭이 서로 다른 제1, 제2 및 제2클럭 신호(CTL1/CTL2/CTL3)을 발생시키는 분주회로(4f), c－4) 제 1 또는 제3클럭 신호(CTL1/CTL3)을 선택하기 위하여 제2제어 신호(CTL2)에 응답하고 제3제어 신호(CTL3)을 발생시키는 타이머(4g), c－5) 상기 주변 회로들에서 수행된 감지 증폭의 완료를 나타내는 종료 신호(FNS) 뿐만 아니라 상기 제1및 제3제어 신호가 공급되고, 제4제어 신호(CTL4)를 발생시키는 셀프-리프레쉬 제어회로(4d), c－6) 상기 외부 행 어드레스 스트로브 신호와 상기 제4제어 신호가 공급되고, 내부 어드레스 스트로브 신호와 제5제어 신호(CTL5)를 발생시키는 내부 행 어드레스 스트로브 발생회로(4a), c－7) 상기 외부 열 어드레스 스트로브 신호와 상기 제4제어 신호가 공급되고, 내부 열 어드레스 스트로브 신호를 발생시키는 내부 열 어드레스 스트로브 발생회로(4b), 및 c-8) 상기 내부 열 어드레스 스트로브 신호가 공급되고, 제8제어 신호(CTL8)을 발생시키고, 이 제8제어 신호는 상기 주변 회로들에 공급되고 상기 타이머 제어회로는 상기 제5 및 제8제어 신호들이 둘다 있을 때 상기 오토리프레싱 모드를 분별하는 CBR 카운터 제어회로(4c)를 포함하는 것을 특징으로 하는 DRAM 장치.
  4. 제2항에 있어서, 상기 오토리프레싱 유니트가 c－1) 상기 오토리프레싱 모드에 들어가서 제1제어 신호(CTL1)을 발생시키기 위해 동작하는 타이밍 제어회로(4h), c－2) 상기 제1제어 신호에 응답하고, 기본 클럭 신호(CLK0)을 발생시키는 펄스 발진회로(4e), c－3) 상기 제1제어 신호로 활성화되고, 상기 기본 클럭 신호를 기초로 하여 펄스 폭이 서로 다른 제1, 제2 및 제3클럭 신호(CTL1/CTL2/CTL3)을 발생시키는 분주회로(4f), c－4) 제1 또는 제1클럭 신호(CTL1/CTL3)을 선택하기 위하여 제2제어 신호(CTL2)에 응답하고 제3제어 신호(CTL3)을 발생시키는 타이머(4g), c－5) 상기 제1 및 제3제어 신호, 상기 주변 회로들에서 수행된 감지 증폭의 완료를 나타내는 종료 신호(FNS) 및 상기 외부 열 및 행 어드레스 스트로브 신호 전에 외부 기입 기능 신호(WE)의 쉬프트를 나타내는 제9제어 신호(CTL9)가 공급되고, 제4제어 신호(CTL4)를 발생시키는 셀프-리프레쉬 제어회로(4d), c－6) 상기 외부 행 어드레스 스트로브 신호와 상기 제4제어 신호가 공급되고, 내부 어드레스 스트로브 신호와 제5제어 신호(CTL5)를 발생시키는 내부행 어드레스 스트로브 발생회로(4a), c－7) 상기 외부 열 어드레스 스트로브 신호와 상기 제4제어 신호가 공급되고, 내부 열 어드레스 스트로브 신호를 발생시키는 내부 열 어드레스 스트로브 발생회로(4b), 및 c－8) 상기 내부 열 어드레스 스트로브 신호가 공급되고, 제8제어 신호(CTL8)을 발생시키고, 이 제8제어 신호는 상기 주변 회로들에 공급되고, 상기 타이머 제어회로는 상기 제5 및 제8제어 신호들이 둘다 있을 때 상기 오토리프레싱 모드를 분별하는 CBR 카운터 제어회로(4c)을 포함하는 것을 특징으로 하는 DRAM 장치.
  5. 제1항에 있어서, 상기 DRAM 장치가 반도체 기판의 백-바이어스 전압 레벨을 제어하기 위한 백-바이어스 발생회로(16)과, 목표 레벨보다 더 높은 상기 백-바이어스 전압 레벨을 나타내는 제10제어 신호(CTL10)에 응답하고 상기 백-바이어스 발생회로를 활성화시키기 위한 상기 내부 행 어드레스 스트로브 신호와 동기된 제11제어 신호(CTL11)을 발생시키는 백-바이어스 제어회로(15)를 포함하는 것을 특징으로 하는 DRAM 장치.
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