JPH065075A

JPH065075A - ダイナミック半導体メモリ装置

Info

Publication number: JPH065075A
Application number: JP4166147A
Authority: JP
Inventors: Yoshihiro Takemae; 義博竹前
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-06-24
Filing date: 1992-06-24
Publication date: 1994-01-14
Anticipated expiration: 2017-05-27
Also published as: JP3285611B2

Abstract

(57)【要約】【目的】チップの面積の増大と消費電力の増大を招く
事なく、然かも温度の影響を受けないでセリフリフレッ
シュ操作が実行しえるダイナミック半導体メモリ装置を
提供する。【構成】少なくとも、情報入力手段１、コラムデコー
ダ２３、ロウデコーダ４３、センスアンプ５、マトリッ
クスメモリーセル３から構成され、更に当該マトリック
スメモリーセル３に格納されている情報をリフレッシュ
する為のリフレッシュ手段８を含んでいるダイナミック
半導体メモリ装置に於いて、リフレッシュ時間をチェッ
クする為の少なくとも１本のリフレッシュチェックセル
アレイ６を、該マトリックスメモリーセル３のワード線
若しくはビット線の何れか一方に並行に付加したダイナ
ミック半導体メモリ装置。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイナミック半導体メ
モリ装置（以下単にＤＲＡＭと称する）に関するもので
あり、特に詳しくは、リフレッシュ操作を自動的に実行
するＤＲＡＭに関するものである。

【０００２】

【従来の技術】従来から、セルフリフレッシュ機能を内
蔵したダイナミック半導体メモリ装置（ＤＲＡＭ）は知
られており、多くの分野で数多く使用されて来ている。
係る公知のＤＲＡＭの回路構成の概要は、図１９に示さ
れている様に、少なくとも、外部からのアドレス情報
（Ａ１〜Ａ１１）入力段ＥＡＤと制御信号であるローア
ドレスストローブＲＡＳ（バー）及びコラムアドレスス
トローブＣＡＳ（バー）とが入力される入力段ＩＮとか
ら構成される入力手段１、コラム系制御回路２１とコラ
ム系アドレスバッファ２２及びコラムデコーダ２３とか
ら構成されるコラム系制御手段２とロウ系制御回路４１
とロウ系アドレスバッファ４２及びロウデコーダ４３と
から構成されるロウ系制御手段４、センスアンプ５、マ
トリックスメモリーセル３から構成され、更に当該マト
リックスメモリーセル３内に設けられているマトリック
スメモリセルのそれぞれに格納されている情報をリフレ
ッシュする為のリフレッシュ手段８とから構成されてい
る。

【０００３】又、係るリフレッシュ手段８は、例えば、
リフレッシュ操作を基礎となるクロック信号を発生させ
る発振回路（ＯＳＣ）８１、該発振回路８１と該入力手
段１とが接続されているリフレッシュ制御回路８２及び
該リフレッシュ制御回路８２の出力と接続され、その出
力が前記ロウ系制御手段４のロウ系アドレスバッファ４
２と接続されているリフレッシュアドレスカウンター８
３から構成されているものである。

【０００４】尚、該リフレッシュ制御回路８２の出力
は、同時に、前記ロウ系制御手段４のロウ系制御回路４
１接続されている。処で、係る従来のリフレッシュ機能
が設けられているＤＲＡＭに於いて、セルフリフレッシ
ュ操作に入る場合には、発振手段（オシレータ）８１か
らのクロックφ０により、予め定められた時間間隔、例
えば１６マイクロセカンド（１６μｓ）でリフレッシュ
動作を実行する。

【０００５】上記の具体例では、１６ＭビットのＤＲＡ
Ｍを用いるものであり、当該ＤＲＡＭのマトリックスメ
モリーセル５のセル構成は、例えば４０９６×４０９６
の構成であるとすると、一回のリフレッシュ操作に於い
ては、１ワード線、或いは１ビット線の一方に沿って配
列されたメモリーセル４０９６個を同時にリフレッシュ
する事が出来る。

【０００６】此処で、従来に於けるダイナミック半導体
メモリ装置に於ける該マトリックスメモリーセル３のリ
フレッシュ操作の例を図１９を参照しながら説明する。
先ず、通常に於ける該ダイナミック半導体メモリ装置に
於ける当該マトリックスメモリーセルへの情報の書き込
み或いは読出操作は、適宜のコンピュータ等からの指令
により、当該マトリックスメモリーセル３がアクセスさ
れる。

【０００７】例えば、図２０に例示される様に、外部ア
ドレスＥＡＤに含まれる情報が図２０（Ａ）の様にロウ
系アドレスＲＡとコラム系アドレスＣＡとが交互に配列
されているとすると、入力手段１に入力されるロウアド
レスストローブＲＡＳ（バー）とコラムアドレスストロ
ーブＣＡＳ（バー）の内、図２０（Ｂ）と図２０（Ｃ）
に示される様に、先ずロウアドレスストローブＲＡＳ
（バー）が先ず“Ｈ”レベルから“Ｌ”レベルに変化
し、ロウ系制御回路４１の制御に基づいて該外部アドレ
スＥＡＤの情報がロウ系アドレスバッファ４２に伝達さ
れて、所定のロウ、即ち、対応する一つのビットライン
が選択され、次いでコラムアドレスストローブＣＡＳ
（バー）が“Ｈ”レベルから“Ｌ”レベルに変化する事
により、コラム系制御回路２１の制御に基づいて該外部
アドレスＥＡＤの情報がコラム系アドレスバッファ２２
に伝達されて、所定のコラム、即ち、対応する一つのワ
ードラインが選択されにより特定のメモリセルが選択さ
れるので、当該メモリセルにたいして所定の情報の書き
込み、或いは読出操作が行われる。

【０００８】然かしながら、係るマトリックスメモリー
セルを構成するそれぞれのメモリーセルは、例えば図２
１に示される様な構成を有しており、ワード線ＷＬとビ
ット線ＢＬとの交差点部に配置されたＭＯＳ型トランジ
スタＱ１は、その一方のノード部Ｎ１が、所定の容量Ｃ
１を介して１／２Ｖｃｃと接続されており、又当該ノー
ド部Ｎ１には、又半導体層間に必然的に形成されるＰ−
Ｎ接続（ジャンクション）部に（係る部分は、一般的に
ダイオードＤ１と等価であるが、該ダイオードＤ１を通
して該トランジスタＱ１と接続される当該容量Ｃ１内に
蓄えられている電荷が流出して、充電電圧が低下すると
言う問題が発生している。

【０００９】その為、従来から、当該マトリックスメモ
リーセル３の各セルに対して、定期的にそれぞれのセル
が保持している情報と同一の情報を書き込ませる事によ
って当該マトリックスメモリーセルの記憶情報をリフレ
ッシュする事が必要となっている。そこで、従来に於い
ては、所定のコンピュータから、当該マトリックスメモ
リーセル３に対して、アクセスする必要が無いとの指令
が出ている間、当該リフレッシュ操作を常時、繰り返し
て実行しておく事になっている。

【００１０】例えば図２２に例示されている従来のリフ
レッシュ操作に於いては、ビット線毎に順次に一つのビ
ット線ＢＬに含まれる全てのメモリーセルを同時にリフ
レッシュする様に構成されているものであるが、図示の
様に、該コンピュータが、当該マトリックスメモリーセ
ル３にアクセスする事を要求していない期間に、所定の
制御信号に基づいて、前記のコラムアドレスストローブ
ＣＡＳ（バー）が該ロウアドレスストローブＲＡＳ（バ
ー）に先立って“Ｈ”レベルから“Ｌ”レベルに変化し
た後に該ロウアドレスストローブＲＡＳ（バー）が
“Ｈ”レベルから“Ｌ”レベルに変化させ、その状態が
発生した場合には、リフレッシュ操作が実行されるタイ
ミングであるとして認識され、当該ロウアドレスストロ
ーブＲＡＳ（バー）が“Ｈ”レベルから“Ｌ”レベルに
変化した時点から、予め定められた所定の期間経過後、
例えば１００μｓ経過後に、セルフリフレッシュ操作が
開始される様になっている。

【００１１】当該セルフリフレッシュ操作に入ると、該
発振手段８１から出力される基準クロックφ０により、
前記リフレッシュ制御回路８２が操作され、該ロウ系制
御回路４１に所定の制御信号を伝達すると同時に、リフ
レッシュアドレスカウンター８３を介してロウ系アドレ
スバッファ４２により、リフレッシュすべきワード線Ｗ
Ｌを一本ずつ順次に選択し、当該選択された一つのワー
ド線ＷＬに対して、その全てのメモリーセルそれぞれに
記憶されている情報と対応する情報を、外部アドレスＥ
ＡＤから、該コラムデコーダ２３を介してセンスアンプ
５に取り込み、それ等の各情報を、該センスアンプ５か
ら選択されたワード線ＷＬの各メモリーセルのそれぞれ
に書き込み、リフレッシュ操作が終了する。

【００１２】そして、一本のワード線ＷＬに対して所定
のリフレッシュ操作が終了すると、該リフレッシュアド
レスカウンター８３が、隣接するワード線ＷＬを選択し
て、上記と同様のリフレッシュ操作が実行される。従来
に於けるダイナミック半導体メモリ装置のリフレッシュ
操作に於いては、例えば、前記したロウ系アドレスバッ
ファの場合、１つのマトリックスメモリーセルのリフレ
ッシュ時間を６４ｍｓと設定すると、１ワード線、或い
は１ビット線に配置された４０９６個のセルは、１６μ
ｓ毎に（６４ｍｓ÷４０９６＝１６μｓ）リフレッシュ
動作を行う事になる。

【００１３】係る操作が、当該マトリックスメモリーセ
ル３の全てのワード線ＷＬ、例えば４０９６本のワード
線ＷＬに対して順次にリフレッシュ操作が実行される
と、該リフレッシュアドレスカウンター８３は、再び当
該１番目のワード線ＷＬを選択して、以下同様のリフレ
ッシュ操作が繰り返される。尚、図２５には、従来に於
ける該ダイナミック半導体メモリ装置に使用されている
リフレッシュアドレスカウンター８３の一具体例の構成
が説明されている。

【００１４】即ち、当該マトリックスメモリーセルのワ
ード線ＷＬ数が４０９６本で構成されているとすると、
その各々のワード線ＷＬのアドレスを指定する為、１２
個のフリップフロップ（ＦＦ−０〜ＦＦ−１１）が直列
に配列されており、各フリップフロップのＱ出力から、
それぞれアドレス信号ＲＦＡ０〜ＲＦＡ１１が出力され
る様に構成されている。

【００１５】係るリフレッシュ操作は、前記コンピュー
タが、再び当該マトリックスメモリーセル３にアクセス
すると言う指令を発生する迄、繰り返されるものであ
る。然しながら、係る従来のマトリックスメモリーセル
３に於ける各メモリーセルは、半導体層内に形成されて
いるＰＮ−接合部分から、セル内に保持された電荷がリ
ークすると言う問題があり、その電荷の流出速度は、温
度、製造ばらつき、ＰＮ−接合部分の面積、充電電圧等
により変わって来る。

【００１６】特に、係るリークは、該ダイナミック半導
体メモリ装置の温度により特に影響を受けるものであ
り、図２３のグラフＸに示した様に、当該メモリーセル
に於けるリフレッシュ操作が必要とされる時間間隔は、
温度が高くなる程短くなる。即ち、有るメモリーセルの
温度が０℃に於けるリフレッシュが必要とされる時間間
隔を１とすると、温度が１００℃となった場合のリフレ
ッシュが必要とされる時間間隔は、対数表示で０．１と
なる。

【００１７】つまり、該ダイナミック半導体メモリ装置
に於ける該マトリックスメモリーセルの各セルは、温度
が高くなる程、該リークが大きくなり、従って当該セル
にたいするリフレッシュ操作の時間間隔は、短くして行
う必要がある。一方、図２３のグラフＹは、発振回路８
１に於ける、クロックの発振周波数、つまり、サイクル
時間を温度の変化に対応して示したものであるが、温度
が０℃である時に比べて、温度が上昇すると、当該発振
回路８１の発振周波数は大きくなり、従って温度が上昇
するとリフレッシュ操作の時間間隔は短くする必要があ
るのに対してクロックの間隔が逆に長くなる為、従来に
於いては、正確なリフレッシュ操作を実行する事が不可
能で有った。

【００１８】又、従来例の図である図１９に於いて、該
リフレッシュ手段８に於いて、発振手段８１として使用
されているオシレータの一例を図２４に示す。即ち、図
２４に示されている発振手段は、上記した様に、従来の
ＤＲＡＭに於けるリフレッシュ操作に有っては、当該リ
フレッシュ時間が温度の影響を強く受けるもので有っ
て、例えば、温度が上昇すると当該リフレッシュ時間は
短くなり、一方発振回路の発振周期（オシレータ周期）
は、温度の上昇と共に遅くなるものであるから、係る欠
点を改良する為、ＰＮ接合に於けるリーク電流を検出し
てセルのリフレッシュ用クロックを発生させる様に構成
されたもので有る。

【００１９】つまり、図２４から明らかな様に、一端が
所定の電源Ｖｐに接続され、ゲートにリフレッシュ周期
を示す信号φｐが入力されているトランジスタＱ２の他
端（ノードＮ２）を電源１／２Ｖｃｃに一端部が接続さ
れている容量Ｃ２の他端に接続させると同時に、一端が
基板電位Ｖ_BBに設定された、ＰＮ接合部（ダイオードＤ
２）の他端に接続させ、更に、当該トランジスタＱ２の
他端（ノードＮ２）を比較手段Ｃの１入力端部に入力さ
せると共に、比較手段Ｃの他の入力端部には、基準電圧
（Ｖｐ−ΔＶｐ）が入力され、その差分に対応する出力
が該比較手段Ｃの出力から、変更された発振周波数φＲ
として出力される。

【００２０】然しながら、係る構成のオシレータに於い
ては、例えば、当該マトリックスメモリーセルのリフレ
ッシュ時間の４０９６分の１のクロックを得る事が必要
であるのに対して、係るオシレータでは該リフレッシュ
時間の４０９６分の１のクロックを得る事が、困難で有
った。又、該ＰＮ接合のリークのばらつきが大きく、従
って複数個の回路が必要とされるので、一チップの面積
の増大と消費電力の増大を招くと言う欠点が有った。

【００２１】

【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、チップの面積の増大と消
費電力の増大を招く事なく、然かも温度の影響を受けな
いでセリフリフレッシュ操作が実行しえるダイナミック
半導体メモリ装置を提供するものである。

【００２２】

【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、少なくとも、情報
入力手段、コラムデコーダ、ロウデコーダ、センスアン
プ、マトリックスメモリーセルから構成され、更に当該
マトリックスメモリーセルに格納されている情報をリフ
レッシュする為のリフレッシュ手段を含んでいるダイナ
ミック半導体メモリ装置に於いて、リフレッシュ時間を
チェックする為の少なくとも１本のリフレッシュチェッ
クセルアレイを、該マトリックスメモリーセルのワード
線若しくはビット線の何れか一方に並行に、付加したダ
イナミック半導体メモリ装置である。

【００２３】

【作用】本発明に係る該ダイナミック半導体メモリ装置
（ＤＲＡＭ）に於いては、上記した様な技術構成を採用
しているので、該リフレッシュチェックセルアレイを当
該マトリックスメモリーセルに付加する事により、当該
ダイナミック半導体メモリ装置に於ける、各メモリーセ
ルのリフレッシュ操作結果を、当該マトリックスメモリ
ーセルのワード線ＷＬ方向に、或いはビット線ＢＬ方向
に判別して、当該リフレッシュ操作が適切であるか否か
を判断し、適切で有ると判断された場合には、当該リフ
レッシュ操作に於けるリフレッシュ時間間隔を変化させ
ないか或いは長くなる様に調整すると共に、適切で無い
と判断された場合には、当該リフレッシュ操作に於ける
リフレッシュ時間間隔を短くする様に調整するものであ
るから、チップの面積の増大とか、消費電力の増大を招
く事なく、然かも、温度の影響を受けないで、セリフリ
フレッシュ操作を正確に実行しえるダイナミック半導体
メモリ装置を提供する事が可能となる。

【００２４】又、本発明に於けるダイナミック半導体メ
モリ装置に於いては、例えば４０９６分の１のクロック
を発生させる必要が無いので、回路構成が簡略化され、
容易に製造する事が可能となる。

【００２５】

【実施例】以下に、本発明に係るＤＲＡＭの具体例を図
面を参照しながら詳細に説明する。図１は、本発明に係
るダイナミック半導体メモリ装置の一具体例の構成を説
明する図であり、図中、少なくとも、外部からのアドレ
ス情報（Ａ１〜Ａ１１）入力段ＥＡＤと制御信号である
ローアドレスストローブＲＡＳ（バー）及びコラムアド
レスストローブＣＡＳ（バー）とが入力される入力段Ｉ
Ｎとから構成される入力手段１、コラム系制御回路２１
とコラム系アドレスバッファ２２及びコラムデコーダ２
３とから構成されるコラム系制御手段２とロウ系制御回
路４１とロウ系アドレスバッファ４２及びロウデコーダ
４３とから構成されるロウ系制御手段４、センスアンプ
５、マトリックスメモリーセル３から構成され、更に当
該マトリックスメモリーセル３内に設けられているマト
リックスメモリセルのそれぞれに格納されている情報を
リフレッシュする為のリフレッシュ手段８とから構成さ
れているダイナミック半導体メモリ装置に於いて、更に
リフレッシュ時間を調整する為の少なくとも１本のリフ
レッシュチェックセルアレイ６を、該マトリックスメモ
リーセル３のワード線若しくはビット線の何れか一方に
並行に、付加したダイナミック半導体メモリ装置が示さ
れている。

【００２６】即ち、本発明に係る該ダイナミック半導体
メモリ装置に於いては、当該マトリックスメモリーセル
３に於ける各メモリーセルをリフレッシュする場合に、
従来の問題を解決して、温度変化によるリフレッシュ時
間の調整を効率的に実行する為、当該マトリックスメモ
リーセル３とは別にリフレッシュチェックセルアレイ６
を設けたものであり、当該リフレッシュチェックセルア
レイは、該マトリックスメモリーセルに隣接して、配置
されている事が好ましい。

【００２７】つまり、本発明に於いては、当該マトリッ
クスメモリーセル３を構成する複数個のメモリーセルと
同一の構成を有するメモリーセルで構成されるリフレッ
シュチェックセルアレイ６を当該マトリックスメモリー
セル３に隣接して配置し、当該マトリックスメモリーセ
ル３をリフレッシュ操作するタイミングに合わせて、該
リフレッシュチェックセルアレイ６をリフレッシュ操作
し、その結果を後述する方法で判別して、当該リフレッ
シュ操作が正常に実行されたか否かを検出し、正常と判
断された場合には、当該リフレッシュ操作の時間間隔、
つまりリフレッシュ用クロックの発生周期を長くする
か、変化させずにおき、逆に、当該リフレッシュ操作に
異常があると判断された場合には、当該リフレッシュ操
作の時間間隔、つまりリフレッシュ用クロックの発生周
期を短くする様に調整操作を行うものである。

【００２８】換言すれば、本発明は、極めて多数個のメ
モリーセルから構成されるマトリックスメモリーセル３
の各セルのリフレッシュの結果を、同一のセル構成を有
する一部のメモリーセル群で代表して判断し、全体のメ
モリーセルに対するリフレッシュ操作を調整するもので
ある。その為、本発明に於いては、例えば、該リフレッ
シュチェックセルアレイ６を該マトリックスメモリーセ
ル３のワード線若しくはビット線の何れか一方に並行
に、且つ該ワード線若しくはビット線の何れか一方を構
成するメモリーセルの数と同一の個数のメモリーセルで
構成したチェックセル群を用いて、上記の判断と調整操
作を実行するものである事が好ましい。

【００２９】本発明に於けるダイナミック半導体メモリ
装置と該装置に於ける上記のリフレッシュ操作の基本的
動作に付いて図１を参照しながら詳細に説明する。図１
に於ける基本的な構成は、図１９に示された従来のダイ
ナミック半導体メモリ装置の構成と略同一であり、その
動作も基本的には、図１９にて説明した手順がそのまま
援用される。

【００３０】そこで、本発明に係る該ダイナミック半導
体メモリ装置の於ける、図１９の従来のダイナミック半
導体メモリ装置との構成上の相違のみについて説明する
と、図１に於いては、前記した様に、一例として、該マ
トリックスメモリーセル３の外部に該マトリックスメモ
リーセル３の隣接して、且つ該マトリックスメモリーセ
ルのワード線ＷＬに並行に、当該マトリックスメモリー
セル３の１ワード線ＷＬを構成するメモリーセルの数と
同一の数を有するリフレッシュチェックセルアレイ６が
設けられているものであり、又、該リフレッシュチェッ
クセルアレイ７の各メモリーセルに所定の情報を書き込
んだり、それから所定の情報を読出したりするリフレッ
シュリード・ライト手段７、及び該リフレッシュリード
・ライト手段７が、該リフレッシュチェックセルアレイ
６に含まれている情報を読出た結果に基づいて当該リフ
レッシュチェックセルアレイ６のリフレッシュ状態を判
断するリフレッシュチェック手段９が設けられているも
のであり、更には、該ロウ系制御手段４に於けるロウデ
コーダ４３に、当該リフレッシュチェックセルアレイ６
のアドレスを指定出来る様にする新たなロウデコーダ４
３─１が設けられており、更に、上記のロウデコーダ４
３─１を指定する為に該リフレッシュ手段８に於けるリ
フレッシュアドレスカウンター８３内のカウンタを一つ
増加させ、例えば、４０９６＋１番目のアドレスが指定
出来る様に構成されている。

【００３１】そして、係る本発明に於けるダイナミック
半導体メモリ装置のリフレッシュ動作に付いて次に説明
すると、本発明に於けるダイナミック半導体メモリ装置
のリフレッシュ操作は、基本的には、図１９に於ける従
来例で説明した動作と略同一であり、従って、該マトリ
ックスメモリーセル３の各メモリーセルに対するリフレ
ッシュ操作は、従来の操作と何ら変わるものではなく、
リフレッシュ操作に入ると、該クロック発生手段８１か
ら１６μｓの周期で発生されるクロックに従って、該マ
トリックスメモリーセル３の第１番目のワード線ＷＬ─
１からワード線ＷＬ─４０９６迄の各ワード線ＷＬが順
次に選択され、該センスアンプ５を介して、外部アドレ
スから所定の情報が、選択されたワード線ＷＬの各メモ
リーセルに書き込まれる。

【００３２】そして、係るリフレッシュ操作が、第４０
９６番目のワード線ＷＬまで来ると次に、該リフレッシ
ュ手段８のリフレッシュアドレスカウンター８３が４０
９６＋１番目のアドレスを指定し、それにより当該リフ
レッシュチェックセルアレイ６に対応するロウアドレス
が該ロウアドレスバッファを介してロウアドレスデコー
ダ４３─１を選択するので、該リフレッシュチェックセ
ルアレイ６がリフレッシュの対象として選択される。

【００３３】本発明に於いては、当該リフレッシュリー
ド・ライト手段７には、予め、該センスアンプ５を介し
て、該リフレッシュチェックセルアレイ６の各メモリー
セル全てに情報１、つまり“Ｈ”レベルを書き込んで置
き、係るリフレッシュ操作で当該リフレッシュチェック
セルアレイ６が選択された場合に、該リフレッシュチェ
ックセルアレイ６の全てのメモリーセルが１であるか、
或いは少なくとも１つのメモリーセルの情報が０に変わ
っていないか否かを該リフレッシュチェック手段９で判
断するものであり、係る判断を実行後、該選択された該
リフレッシュチェックセルアレイ６には、又該センスア
ンプ５を介して、該リフレッシュチェックセルアレイ６
の各メモリーセル全てに情報１、を書き込んで置くもの
である。

【００３４】この様に、構成する事によって、該リフレ
ッシュチェックセルアレイ６は、所定の周期毎にリフレ
ッシュされると同時に、リフレッシュが正常に行われて
いるか否かが判断される。つまり、本発明に於いては、
少なくとも、該ダイナミック半導体メモリ装置のマトリ
ックスメモリーセル３内の各メモリーセルと同一の周期
でリフレッシュをさせると共に、当該リフレッシュチェ
ックセルアレイ６内に於ける各メモリーセルの中で、情
報が変化して０になっているメモリーセルが存在してい
る場合には、当該マトリックスメモリーセル３ないの全
部のメモリーセルに於ける、リフレッシュ必要時間が短
くなっていると判断して、当該リフレッシュ操作を行う
時間間隔、即ちリフレッシュ操作周期を短くする様に当
該リフレッシュ制御回路を調整する様にしたものであ
る。

【００３５】換言すれば、本発明に於いては、当該マト
リックスメモリーセル３に含まれている各メモリーセル
は、製造工程でのバラツキその他により、リーク電流の
大きさ、リーク時間等がばらばらであり、均一な特性を
有する様に製造する事が不可能である事から、該リフレ
ッシュチェックセルアレイ６に於ける各メモリーセルの
リフレッシュ結果で、当該マトリックスメモリーセル３
内のメモリーセルのリフレッシュ結果として代表させる
事にしているものである。

【００３６】従って、該リフレッシュチェックセルアレ
イ６に於ける全てのメモリーセルの情報が全て１である
場合には、当該マトリックスメモリーセル３に於ける全
てのメモリーセルのリフレッシュ操作は、正常であると
判断し、この場合は当該リフレッシュ操作の周期は変更
しないか、リフレッシュ操作の周期をそれまでの周期よ
り長くしても大丈夫と判断して、当該周期を長くする事
も可能である。

【００３７】一方、該リフレッシュチェックセルアレイ
６に於けるメモリーセルのうち少なくとも１つの情報が
０となっている場合には、例えば温度が上昇したり、充
電電圧が低下したり等の原因によって、当該マトリック
スメモリーセル３のメモリーセルからのリーク電流が多
くなったり、チャージ電荷が少なくなっている為、１の
情報が０に変化したものと判断して、リフレッシュ操作
の時間間隔、即ち周期を短くする様に調整するものであ
る。

【００３８】本発明に於いては、係る判断を正確に且つ
迅速に実行しえる様に、該リフレッシュチェックセルア
レイ６を構成するメモリーセルは、そのリフレッシュに
必要とされる時間が、当該マトリックスメモリーセルを
構成する各セルにおけるリフレッシュに必要とされる時
間よりも短くなる様に構成されている事が好ましい。係
る構成を実現する方法としては、例えば、当該リフレッ
シュチェックセルアレイ６を構成する各セルの容量を、
該マトリックスメモリーセルを構成する各セルの容量よ
り小さくなる様に設定する事で実現する事が可能であ
り、より具体的には、例えば、当該リフレッシュチェッ
クセルアレイ６を構成する各セルの容量を、該マトリッ
クスメモリーセル３を構成する各セルの容量の１／２と
なる様に設定する事が可能である。

【００３９】更に、本発明に於いては、例えば、当該リ
フレッシュチェックセルアレイを構成する各セルに対す
る充電電圧を、該マトリックスメモリーセルを構成する
各セルに対する充電電圧より高くなる様に設定するもの
で有っても良く、或いは、当該リフレッシュチェックセ
ルアレイを構成する各セルに於けるＰＮ接合面積の大き
さを、該マトリックスメモリーセルを構成する各セルに
於けるＰＮ接合面積より大きくなる様に設定するもので
有っても良い。

【００４０】又、本発明に於いては、当該リフレッシュ
チェックセルアレイを構成する各セルに於けるしきい値
を、該マトリックスメモリーセルを構成する各セルに於
けるしきい値より高くなる様に設定しても良い。次に、
本発明に於ける当該リフレッシュチェック手段９の出力
結果に基づいて当該リフレッシュ操作間隔を変更、調整
する方法に付いて説明する。

【００４１】即ち、本発明に於いては、該リフレッシュ
チェック手段９の出力に応答して、当該マトリックスメ
モリーセル３に対するリフレッシュ時間を変更する為の
リフレッシュ時間調整手段１０が設けられているもので
ある。該リフレッシュ時間調整手段１０は、当該リフレ
ッシュチェック手段９により、該リフレッシュチェック
セルアレイ６の全セルに含まれている情報の少なくとも
１つが、正常な情報で無いと判断した場合には、該フレ
ッシュ時間の間隔を短くする様に操作するものである
り、又、当該リフレッシュチェック手段９により、該リ
フレッシュチェックセルアレイ６の全セルに含まれてい
る情報の全てが、正常であると判断した場合には、該フ
レッシュ時間の間隔を変更しないか、或いは長くする様
に操作するものである。

【００４２】その為、本発明に係る該リフレッシュ時間
調整手段１０は、該リフレッシュチェック手段９の出力
に応じて、例えば、異なる電圧値を発生し、係る電圧信
号に基づいて、発振回路８１から発生される所定の周期
のクロック信号を変調させる例えば、バイナリカウンタ
のセット回路を駆動させる様に構成したもので有っても
良い。

【００４３】該リフレッシュ時間調整手段１０の具体的
な構成の一例を図２に示しておく。図２は、本発明に使
用されるリフレッシュ時間調整手段１０の一具体例を示
すものであり、該リフレッシュチェック手段９の出力を
入力に受け、後記するバイナリカウンタ１０２の設定カ
ウント値を変更するカウンタセット回路１０１と、該発
振回路であるオシレータ８１の発振信号を入力に受け、
当該カウンタセット回路１０１により設定されたセット
カウント値に基づいて、該オシレータ８１の発振信号の
周波数を変更する機能を有するバイナリカウンタ１０２
とから構成されているもので有る。

【００４４】尚、該バイナリカウンタ１０２の出力は、
該リフレッシュ制御回路８２の入力に接続されている。
係るリフレッシュ時間調整手段１０に於いては、該リフ
レッシュチェック手段９に於いて、該リフレッシュチェ
ックセルアレイ６のメモリーセルが全て１の情報である
場合には、当該カウンタセット回路１０１に於いては、
前回のリフレッシュ操作に於いて使用されていたリフレ
ッシュ操作周期を変更しない為に該カウンタセット回路
１０１のカウンタ値を前回のカウンタ値と同一に保持す
るか、或いはリフレッシュ操作周期を若干長くする為、
例えば０．９或いはそれ以下の適宜の値に設定するもの
である。

【００４５】又、該リフレッシュチェックセルアレイ６
のメモリーセルの少なくとも一つが０の情報に変化して
いた場合には、当該カウンタセット回路１０１に於いて
は、前回のリフレッシュ操作に於いて使用されていたリ
フレッシュ操作周期を短くする様に、該カウンタセット
回路１０１のカウンタ値を例えば１．５とか２．０と言
う様な適宜の値に変更してセットするものである。

【００４６】係るカウンタセット回路１０１のカウンタ
値が変更される事により、該バイナリカウンタ１０２で
は、該オシレータ８１から入力される発振周波数を、変
更して該リフレッシュ制御回路８２に出力するもので有
り、係る操作に基づいて、該リフレッシュ制御回路８２
から出力されるリフレッシュ用クロックφＲに基づいて
該リフレッシュアドレスカウンター８３が駆動されるの
で、該リフレッシュ操作の周期が変更される事になる。

【００４７】尚、図３は、本発明に係る上記具体例に於
いて使用されるリフレッシュアドレスカウンター８３の
構成の一例を説明する図であり、基本的な構成と、その
動作は図２５に示す従来のダイナミック半導体メモリ装
置に於けるリフレッシュアドレスカウンター８３と略同
一であるが、異なる点は、本発明に於いては、当該リフ
レッシュチェックセルアレイ６のアドレスを設定する為
の、フリップフロップＦＦ１２が一つ付加されているも
のであり、該フリップフロップＦＦ−１２の出力で当該
リフレッシュチェックセルアレイ６が選択されると該リ
フレッシュアドレスカウンター８３はリセットされ、再
びワード線ＷＬ─１からリフレッシュ操作が再開される
様に構成されているものである。又、図４は、本発明に
係る該ダイナミック半導体メモリ装置に於ける当該セン
スアンプ５、マトリックスメモリーセル３、リフレッシ
ュチェックセルアレイ６、及びリフレッシュリード・ラ
イト手段７との構成例とそれ等の関係を説明する図であ
る。

【００４８】該リフレッシュチェックセルアレイ６を構
成するメモリーセルと該マトリックスメモリーセル３を
構成するメモリーセルとは、図２１に示すと同様の構成
を有していても良く、又該センスアンプ５の構成は、図
４に示す様な配線構造を有する、４個のＭＯＳＦＥＴト
ランジスタＱ１２からＱ１５から構成されたものであ
り、更に該リフレッシュリード・ライト手段７は、ソー
スがＶｃｃに接続され、且つドレインがビット線のＢＬ
側に接続され、更にゲートが書き込み用の入力ラインφ
ＲＣＷに接続されているＭＯＳＦＥＴトランジスタＱ１
６と、ソースがビット線のＢＬ（バー）側に接続され、
且つドレインがＶｓｓに接続されており、更にゲートが
書き込み用の入力ラインφＲＣＷに接続されているＭＯ
ＳＦＥＴトランジスタＱ１７と、又ゲートが該ビット線
のＢＬ（バー）側に接続され、ドレイン側が読出ライン
φＲＦと接続され、更にそのソースがセンスアンプに於
けるトランジスタＱ１３とＱ１５との接続ノード部に接
続されているＭＯＳＦＥＴトランジスタＱ１８とから構
成されたものである。

【００４９】係る構成に於いて、該リフレッシュリード
・ライト手段７が、該リフレッシュチェックセルアレイ
６を構成している複数個の各メモリーセルの情報を読み
出す場合、該メモリーセルが１の情報を有している場合
には、該ビット線のＢＬ（バー）が０であるので、トラ
ンジスタＱ１８がＯＦＦするので、予め“Ｈ”レベルに
設定されている読出線φＲＦの電位は、“Ｈ”レベルに
保持される。

【００５０】然しながら、当該リフレッシュチェックセ
ルアレイ６に於けるメモリーセルの内の一つでも０の情
報を有していると、該ビット線のＢＬ（バー）が１であ
るので、トランジスタＱ１８がＯＮするので、予め
“Ｈ”レベルに設定されている読出線φＲＦの電位は、
“Ｌ”レベルに変化するので、それによってリフレッシ
ュ操作の周期の変更時期が判断出来る。

【００５１】次に、上記構成に於いて、該リフレッシュ
チェックセルアレイ６の全てのメモリーセルに１の情報
を書き込みする場合には、書き込み用の入力ラインφＲ
ＣＷを“Ｈ”レベルに変化させると、該入力ラインφＲ
ＣＷに接続されているトランジスタＱ１６はＯＮとな
り、従って該トランジスタＱ１６のソースからＶｃｃの
電圧が該リフレッシュチェックセルアレイのメモリーセ
ルに印加されるので、当該メモリーセルに１の情報が書
き込まれる。

【００５２】係る操作が行われている間に、トランジス
タＱ１７もＯＮとなるので、ビット線ＢＬ（バー）から
当該トランジスタＱ１７のドレインに向けて電流が流れ
るので、当該ビット線ＢＬ（バー）の電位は“Ｌ”レベ
ルに保持される事になる。尚、上記した本発明に係る
ダイナミック半導体メモリ装置の具体例に於いては、該
リフレッシュチェックセルアレイ６を構成する各メモリ
ーセルを、該マトリックスメモリーセル３を構成する各
メモリーセルに対して、そのリフレッシュ操作要求周期
が短くなる様に構成する例を示したが、係る各メモリー
セル毎に、リフレッシュ特性を変更する事は、半導体装
置を製造する工程で煩雑になる恐れもあることから、他
の方法として当該リフレッシュチェックセルアレイ６に
対するリフレッシュチェック操作の周期を、該マトリッ
クスメモリーセルのメモリーセルに対するリフレッシュ
操作の周期よりも長く設定し、リークによる記憶情報の
変化をいち早く検出する様に構成する事も可能である。
その一例としては、当該マトリックスメモリーセル３に
対するリフレッシュ操作毎に当該リフレッシュチェック
セルアレイ６のリフレッシュ操作とリフレッシュチェッ
ク操作を行うのでは無く、当該マトリックスメモリーセ
ル３に対する複数回のリフレッシュ操作に対して一回の
リフレッシュ操作とリフレッシュチェック操作を実行す
る様にするものである。

【００５３】即ち、具体的には、当該マトリックスメモ
リーセル３に対するリフレッシュ操作を２回実行する毎
に当該リフレッシュチェックセルアレイ６のリフレッシ
ュ操作とリフレッシュチェック操作を一回の行う様に構
成するものである。より具体的には、図３に示されるリ
フレッシュアドレスカウンター８３に於けるフリップフ
ロップＦＦ−０〜ＦＦ−１１迄を２回繰り返した後に、
フリップフロップＦ−１２を駆動させる様に構成する事
により実現する事が可能となる。

【００５４】又、図５には、本発明に係る上記具体例の
操作の実例が説明されており、時刻ｔ１に於いてリフレ
ッシュチェックセルアレイ６が配置されているリフレッ
シュチェックセルアレイワード線ＲＣＷＬが選択され、
時刻ｔ１’の間で該リフレッシュ手段に於いて上記した
様なリフレッシュチェック、判定操作を実行して適切な
リフレッシュ操作周期が設定される。

【００５５】本具体例に於いては、当該リフレッシュ操
作周期が３２μｓと設定されたものであり、ワード線Ｗ
Ｌ００００に於けるリフレッシュ操作が時刻ｔ１’から
時刻ｔ２の間で行われる事になる。そして、該リフレッ
シュ操作周期で、４０９６本のワード線ＷＬがそれぞれ
リフレッシュ操作され時刻ｔ３で４０９６本目のワード
線ＷＬ４０９５のリフレッシュ操作が終了し、再び該リ
フレッシュチェックセルアレイワード線ＲＣＷＬが選択
され、時刻ｔ４までの間で該リフレッシュチェックセル
アレイ６に付いて上記した様なリフレッシュチェック、
判定操作を実行して再度適切なリフレッシュ操作周期が
設定される。

【００５６】本具体例においては、当該リフレッシュチ
ェックセルアレイ６の各メモリーセルの情報が何れも変
化していなかったとの判断がなされた事から、以後の当
該リフレッシュ操作周期を４８μｓと前回のリフレッシ
ュ操作周期よりも若干長くなる様に設定して上記した各
操作を繰り返す事になる。次に、本発明に於ける第２の
具体例に付いて図面を参照しながら詳細に説明する。

【００５７】即ち、上記した第１の具体例に於いては、
リフレッシュチェックセルアレイ６に対するリフレッシ
ュチェック手段の判断により、当該リフレッシュ操作周
期を短くするかの判断と変更しないか或いは長くするか
の判断をする為の２種の情報しか得られない構成となっ
ているのに対し、本第２の具体例に於いては、積極的
に、当該リフレッシュ操作周期を変更しないと言う結論
をうる為の第３の情報をうる様に構成されたものであ
る。

【００５８】即ち、第２の具体例の構成としては、当該
リフレッシュチェックセルアレイ６を少なくとも２組に
分割すると共に、該リフレッシュリード・ライト手段７
及び該リフレッシュチェック手段９も、各々のリフレッ
シュチェックセルアレイ６の情報を読み書きし、且つ判
別する様に、少なくとも２系統に分割されて構成されて
いるものである。

【００５９】つまり、本具体例に於いては、当該リフレ
ッシュチェックセルアレイ６、リフレッシュリード・ラ
イト手段７及びリフレッシュチェック手段９を複数組の
独立したリフレッシュチェックシステムに分割して、そ
れぞれ個別に上記したと同様のリフレッシュチェックを
実行して、得られたそれぞれの情報を綜合的に判断し
て、当該リフレッシュ操作周期を短くするか、長くする
か、或いは変更しないかの判断を積極的に行うものであ
る。

【００６０】本具体例に於ける該リフレッシュチェック
セルアレイ６、リフレッシュリード・ライト手段７及び
リフレッシュチェック手段９の分割数は、特に限定され
るものではないが、少なくとも２つに分割するものであ
る。本発明に於ける上記具体例に於いては、分割された
リフレッシュチェックセルアレイ６１、６２・・を構成
するメモリーセルのリフレッシュ操作必要時間間隔が互
いに異なっている事が必要であり、又、それぞれのリフ
レッシュチェックセルアレイ６１、６２・・を構成す
るメモリーセルのリフレッシュ操作必要時間間隔は、上
記した様なマトリックスメモリーセル３を構成している
メモリーセルとの間に設定される関係を当然満たしてい
る事が前提となる事は言うまでもない。

【００６１】そして係る前提を満足していると範囲で、
本具体例に於いては、例えば、リフレッシュチェックセ
ルアレイ６１を構成するメモリーセルのリフレッシュ操
作必要時間間隔を、他のリフレッシュチェックセルアレ
イ、例えばリフレッシュチェックセルアレイ６２を構成
するメモリーセルのリフレッシュ操作必要時間間隔より
も長くなる様に構成する事が望ましい。

【００６２】係る構成を実現する為には、上記第１の具
体例で説明した様に、当該メモリーセル間の構成関係
を、例えば容量に変化をもたせる方法、各セルに対する
充電電圧に変化を持たせる方法、或いは、当該リフレッ
シュチェックセルアレイを構成する各セルに於けるＰＮ
接合面積の大きさ或いは、しきい値に変化を持たせる様
に構成する事で可能となる。

【００６３】図６は、係る本発明の第２の具体例に於け
る一の構成例を示す図であり、大部分の構成は、図１に
示された本発明に於ける第１の具体例の構成と同一であ
り、それらの詳細な説明は省略するが、図１と異なる点
は、該リフレッシュチェックセルアレイ６が、２つに分
割され、リフレッシュチェックセルアレイ６１と６２と
なっており、それに伴い、該リフレッシュリード・ライ
ト手段７もリフレッシュリード・ライト手段７１と７２
に分割され、更に該リフレッシュチェック手段９もリフ
レッシュチェック手段９１と９２に分割されそれぞれが
独立のリフレッシュ制御システムを形成しているもので
ある。

【００６４】本具体例においては、当該リフレッシュチ
ェックセルアレイ６の分割比率は特に限定されるもので
は無く、任意の比率に設定する事が出来るが、図６の場
合には、リフレッシュチェックセルアレイ６を１／２ず
つに分割した例が示されている。又、本具体例に於い
て、リフレッシュチェックセルアレイ６１のリフレッシ
ュ操作必要時間間隔をリフレッシュチェックセルアレイ
６２のリフレッシュ操作必要時間間隔より長くなる様に
当該リフレッシュチェックセルアレイ６１を構成する各
メモリーセルの構成を該リフレッシュチェックセルアレ
イ６２を構成する各メモリーセルの構成と異ならせる必
要がある。

【００６５】具体例としては、例えば該リフレッシュチ
ェックセルアレイ６１を構成する各メモリーセルの容量
をマトリックスメモリーセル３を構成するメモリーセル
の容量の１／２とすると共に、該リフレッシュチェック
セルアレイ６２を構成する各メモリーセルの容量を該リ
フレッシュチェックセルアレイ６１を構成する各メモリ
ーセルの容量の１／２、即ちマトリックスメモリーセル
３を構成するメモリーセルの容量の１／４とするもので
ある。

【００６６】本具体例に於ける、各リフレッシュチェッ
クセルアレイ６１、６２のリフレッシュ操作とその結果
の判断方法は、上記した第１の具体例の方法と同一であ
るが、それぞれのリフレッシュ判断結果が、該リフレッ
シュチェック手段９１と９２に格納され、それぞれの情
報を基に新たに設けられ判別手段である判定手段９３に
於いて、例えば以下の様な判断処理が実行される。

【００６７】図７は、本具体例に於ける上記判断処理を
実行する為の基準例を示すものであり、具体的には、係
る内容が該リフレッシュチェック手段内に於ける適宜の
ルックアップテーブルに格納され、所定のタイミング毎
に該リフレッシュチェック手段９１と９２に格納された
リフレッシュ判断結果と比較処理されて所定の制御信号
が当該判定手段９３から該リフレッシュ時間調整手段１
０に出力される。

【００６８】即ち、該リフレッシュチェック手段９１、
９２の出力に応答して、当該マトリックスメモリーセル
３に対するリフレッシュ操作周期を前回迄のリフレッシ
ュ操作周期に対して、遅くするか、早くするか、或いは
変更しないかの何れかの判断を実行する様に構成される
ものである。つまり、図７に於いて、メモリーセル容量
の比較的大きいリフレッシュチェックセルアレイ６１
（第１系統）とメモリーセル容量の比較的小さいリフレ
ッシュチェックセルアレイ６２（第２系統）とによるリ
フレッシュ操作後の該リフレッシュチェック手段９１と
９２の判断結果の組み合わせを示したものであり、第１
系統と第２系統の何れもがＰＡＳＳ即ち、当該リフレッ
シュチェックセルアレイに於ける各メモリーセルの情報
が全て１である場合（以下ケース１と称する）と、第１
系統のみがＰＡＳＳであり第２系統がＦＡＩＬ即ち、当
該リフレッシュチェックセルアレイに於けるメモリーセ
ルの少なくとも１つの情報が変化している場合（以下ケ
ース２と称する）と、両方の系統が共にＦＡＩＬ（以下
ケース３と称する）の３種のパターンが想定されるもの
であり、該ケース１は例えば温度が下降中である場合が
考えられ、従ってこのケースに於いては、リフレッシュ
操作周期を長くする（遅くする）事が可能である。

【００６９】又、ケース２に於いては、例えば温度の変
化が無い場合が考えられ、従ってこのケースに於いて
は、リフレッシュ操作周期を変更する必要は無いとの判
断をする事になる。更に、ケース３に於いては、例えば
温度が上昇中である場合が考えられ、従ってこのケース
に於いては、リフレッシュ操作周期を短くする（早くす
る）事が必要である。

【００７０】つまり、本具体例においては、例えば容量
が小さいメモリーセルを用いた第２の系統であるリフレ
ッシュチェックセルアレイ６２のリフレッシュ操作判断
結果が早くＦＡＩＬとなる可能性があり、第１系統のリ
フレッシュチェックセルアレイ６１がＰＡＳＳであれ
ば、当該マトリックスメモリーセル３のメモリーセルの
リフレッシュ操作は正常に行われているものと推定する
事にしている。

【００７１】図８及び図９は、本発明に係る第３の具体
例を説明する図である。上記した様に、本発明に於いて
は、オシレータ等の発振回路に於ける周期は、つうじゅ
おメモリーセルが必要とするリフレッシュ操作必要時間
間隔より必ず短くなければならず、又ある程度の余裕を
持つ必要がある。そこで上記の第１の具体例では、例え
ばメモリーセルの容量を、該マトリックスメモリーセル
のメモリーセルの容量に対して小さくする事で実現して
いたが、例えば当該メモリーセルの容量を１／２に小さ
くする為には、該リフレッシュチェックセルアレイ６の
メモリーセルアレイは、レイアウトの点から、通常のメ
モリーセルを同じ構造が好ましく、従ってキャパシタン
スの絶縁膜の厚みを２倍とする事により、目的を達成し
える。

【００７２】然しながら、係る絶縁膜を厚くする為に
は、係る絶縁膜そのものを２回形成させる必要があり、
製造コストが増加すると言う問題が存在している。係る
問題を解決する為に、本具体例に於いては、当該リフレ
ッシュチェックセルアレイ６を構成するメモリーセルを
マトリックスメモリーセル３を構成するメモリーセルと
同一の構成にしておき、その代わり、当該リフレッシュ
チェックセルアレイ６のリフレッシュ操作周期をマトリ
ックスメモリーセル３に対するリフレッシュ操作周期の
整数倍、例えば２倍とか３倍、或いは４倍と言うように
設定するものである。

【００７３】つまり、当該マトリックスメモリーセル３
に対する複数回のリフレッシュ操作に対して一回のリフ
レッシュ操作とリフレッシュチェック操作を実行する様
にするものである。即ち、具体的には、当該マトリック
スメモリーセル３に対するリフレッシュ操作を２回実行
する毎に当該リフレッシュチェックセルアレイ６のリフ
レッシュ操作とリフレッシュチェック操作を一回の行う
様に構成するものである。

【００７４】図８は、上記した第３の具体例を実現する
為のダイナミック半導体メモリ装置の具体的構成の例を
示すものであり、基本的には、図１と同じであるが、異
なる点は、リフレッシュアドレスカウンター８３に、フ
リップフロップＦＦ−０からＦＦ−１１がｎ回、例えば
２回廻ってから始めてフリップフロップＦＦ−１２から
１が出力される様な回路構成が追加されている。

【００７５】従って、当該リフレッシュチェックセルア
レイ６のリフレッシュ操作周期は、マトリックスメモリ
ーセル３のリフレッシュ操作周期に対してｎ倍の長さに
設定されるものである。図９は、図８の具体例に於ける
リフレッシュアドレスカウンター８３の構成例を説明す
る図であり、基本的な構成は、図３と同一であるが、フ
リップフロップＦＦ−１１の出力２発に対して、該リフ
レッシュチェックセルアレイ６を選択するアドレスが一
発出力される様に、フリップフロップＦＦ−１２とＦＦ
−１３が直列に附加されているものである。

【００７６】即ち、本具体例に於いて、例えば当該マト
リックスメモリーセル３のリフレッシュ操作２回に対し
て当該リフレッシュチェックセルアレイ６のリフレッシ
ュ操作を一回実行する事は、当該リフレッシュチェック
セルアレイ６のメモリーセルの容量を当該マトリックス
メモリーセル３のメモリーセルの容量の半分にしたと同
一の効果があるので、前記の具体例に比べて、ソフトに
よる操作が可能となるので、生産コストを増加する事が
ない。

【００７７】次に、本発明に係る第４の具体例を図１０
〜図１２に従って説明する。本具体例は、上記した第３
の具体例に於けるリフレッシュ操作周期の変更判断が、
単に当該リフレッシュ操作周期を短くするかの判断と変
更しないか或いは長くするかの判断をする為の２種の情
報しか得られない構成となっているのに対し、本第４の
具体例に於いては、積極的に、当該リフレッシュ操作周
期を変更しないと言う結論をうる為の第３の情報をうる
様に構成されたものである。

【００７８】即ち、第４の具体例の構成としては、上記
第３の具体例に於ける当該リフレッシュチェックセルア
レイ６のリフレッシュ操作周期を該マトリックスメモリ
ーセル３に於けるメモリーセルに対するリフレッシュ操
作周期よりも長くするものであるが、そのリフレッシュ
操作周期を長くする条件は、１種類に限られていたが、
本具体例に於いては、リフレッシュ操作周期の変更を複
数種に設定して、それぞれの条件の下でのリフレッシュ
チェック手段の結論に基づいて、第２の具体例と同様に
得られたそれぞれの情報を綜合的に判断して、当該リフ
レッシュ操作周期を短くするか、長くするか、或いは変
更しないかの判断を積極的に行うものである。

【００７９】即ち、具体的な事例を例示するならば、当
該マトリックスメモリーセル３を構成するメモリーセル
に対するリフレッシュ操作を２回繰り返した後に当該リ
フレッシュチェックセルアレイ６に対してリフレッシュ
操作を実行し、その時の判断結果を該リフレッシュチェ
ック手段９に設けられた第１の記憶手段９５に格納して
おき、更に４回当該マトリックスメモリーセルに対して
同様のリフレッシュ操作を繰り返した後その時の判断結
果を該リフレッシュチェック手段９に設けられた第２の
記憶手段９６に格納しておく。

【００８０】つまり、本具体例に於いては、当該マトリ
ックスメモリーセル３に対するメモリフレッシュ操作を
２回と４回を交互に繰り返して、それぞれのステップに
於けるリフレッシュチェック手段９５と９６との判断結
果から、図１２に示される様な判断基準に基づいて、リ
フレッシュ操作周期を長くするか、短くするか、暗涙は
変更しないでおくかの選択を該リフレッシュチェック手
段９に設けられた判断回路９７で実行する事になる。

【００８１】本具体例に於いては、従って、当該マトリ
ックスメモリーセル３に対するリフレッシュ操作を６回
実行した後に、当該リフレッシュ操作周期の変更調整が
行われる事になる。勿論、本具体例においては、上記リ
フレッシュ操作を２回と４回の交互に実行させる事は、
例示に過ぎず、他の組み合わせも採用しえるものである
事は、言うまでもない。

【００８２】図１０は、上記した第４の具体例を実行す
る為の装置の構成例を示すものであり、基本的には、図
８の構成と同一であるが、当該リフレッシュチェック手
段９に、記憶手段を内蔵するリフレッシュチェック手段
９５と９６及び該リフレッシュチェック手段９５と９６
の情報を基に、該リフレッシュ操作周期の変更調整を判
断する判断回路９７が設けられている。

【００８３】又該リフレッシュチェック手段９に対し
て、リフレッシュアドレスカウンター８３からリフレッ
シュチェック手段９５と９６の何れを選択するかを指示
する信号φＲＣ’が出力される様に構成されている。
尚、該リフレッシュアドレスカウンター８３の構成例を
図１１に示すが、図９との相違は、更にフリップフロッ
プＦＦ−１４が附加されたものであり、更にリフレッシ
ュ操作の２回繰り返し操作時と４回繰り返し操作時の何
れかを選択する為の２者択一回路１１が設けられてい
る。

【００８４】即ち、該２者択一回路１１は、リフレッシ
ュ操作が２回繰り返して操作された時に出力されるフリ
ップフロップＦＦ１３からの出力とリフレッシュ操作が
４回繰り返して操作された時にり返し操作時に出力され
るフリップフロップＦＦ１４からの出力とを入力として
おり、該フリップフロップＦＦ１３からの出力を選択す
る場合には、その時点でのリフレッシュ操作結果の判断
情報が、該リフレッシュチェック手段９５に格納され、
又フリップフロップＦＦ１４からの出力を選択する場合
には、その時点でのリフレッシュ操作結果の判断情報
が、該リフレッシュチェック手段９６に格納される。

【００８５】尚、当該２者択一回路１１で、何れかの出
力を選択した場合には、該リフレッシュアドレスカウン
ター８３のフリップフロップＦＦ−０〜ＦＦ−１１がＡ
ＮＤゲート回路の出力によりリセットされる様に構成さ
れている。図１２は、本具体例に於いて、当該リフレッ
シュ操作周期の変更調整する場合の判断基準となる情報
であり、係る内容が該判定手段９７に於ける適宜のルッ
クアップテーブルに格納され、所定のタイミング毎に該
リフレッシュチェック手段９５と９６に格納されたリフ
レッシュ判断結果と比較処理されて所定の制御信号が当
該リフレッシュチェック手段９の判定手段９７からリフ
レッシュ時間調整手段１０に出力される。

【００８６】即ち、本具体例に於いては、該リフレッシ
ュチェックセルアレイ６を構成するメモリーセルの容量
をリフレッシュ操作周期を長くする事により、当該マト
リックスメモリーセル３のメモリーセルの容量に対し
て、それぞれ容量を小さく且つ互いに異なる大きさに設
定したものと同様の効果を第２の具体例に於ける様な、
各メモリーセルの構造を変化させることなく実現するこ
とが可能となるものである。

【００８７】従って、図１２に於ける各リフレッシュ操
作回数別のリフレッシュ操作判断結果を比較する方法
は、図７に於いて説明した方法と実質的に同一である。
つまり、図１２に於いては、該リフレッシュ操作を２回
実行した場合と４回実行した場合とのリフレッシュチェ
ック手段９５と９６の判断結果の組み合わせを示したも
のであり、両者がＰＡＳＳ即ち、当該リフレッシュチェ
ックセルアレイに於ける各メモリーセルの情報が全て１
である場合（以下ケース４と称する）と、前者のみがＰ
ＡＳＳであり後者がＦＡＩＬ即ち、当該リフレッシュチ
ェックセルアレイに於けるメモリーセルの少なくとも１
つの情報が変化している場合（以下ケース５と称する）
と、両方が共にＦＡＩＬ（以下ケース６と称する）の３
種のパターンが想定されるものであり、該ケース４は例
えば温度が下降中である場合が考えられ、従ってこのケ
ースに於いては、リフレッシュ操作周期を長くする（遅
くする）事が可能である。

【００８８】又、ケース５に於いては、例えば温度の変
化が無い場合が考えられ、従ってこのケースに於いて
は、リフレッシュ操作周期を変更する必要は無いとの判
断をする事になる。更に、ケース６に於いては、例えば
温度が上昇中である場合が考えられ、従ってこのケース
に於いては、リフレッシュ操作周期を短くする（早くす
る）事が必要である。

【００８９】図１３及び図１４に、本発明に係る第５の
具体例を説明する。上記した各具体例に於いては、セル
フリフレッシュ操作に入った場合に、最初の当該リフレ
ッシュ操作周期、即ちリフレッシュ時間間隔をどの様な
値に設定すれば良いかが不明である。つまり、この段階
では、該リフレッシュチェックセルアレイ６によるリフ
レッシュ操作に対するチェックを一回も実行していない
事に起因している。

【００９０】その為、本具体例に於いては、係る問題を
解決する為に、始めてリフレッシュ操作に入った場合に
は、当該リフレッシュ操作周期を当該ダイナミック半導
体メモリ装置に於いて採用しうるリフレッシュ操作周期
の中で最もリフレッシュ操作周期の短い値を採用する様
にしたものである。係る操作を実現する為に、本具体例
に於いては、該ＲＡＳ（バー）信号と該ＣＡＳ（バー）
信号を利用して、始めて当該リフレッシュ操作に入った
事を検知する回路１２と最小リフレッシュ操作周期選択
回路１３とを使用するものであり、その具体的構成を図
１３に示す。

【００９１】図１３は、基本的構成が図１と略同様であ
るが、異なる構成としては、上記の如きセルフリフレッ
シュ開始検出回路１２と最小リフレッシュ操作周期選択
回路１３とが附加されているものである。係るセルフリ
フレッシュ開始検出回路１２と最小リフレッシュ操作周
期選択回路１３とリフレッシュ時間調整手段１０及び発
振回路８１との関係を図１４に詳述する。

【００９２】即ち、セルフリフレッシュ開始検出回路１
２が、図２２に示される様な該ＲＡＳ（バー）信号と該
ＣＡＳ（バー）信号との波形関係から、当該ダイナミッ
ク半導体メモリ装置がセルフリフレッシュ操作に入った
事を検知すると、その情報が該最小リフレッシュ操作周
期選択回路１３に入力され、当該最小リフレッシュ操作
周期選択回路１３は、その信号に基づいて、例えば、予
め定められた記憶手段であるルックアップテーブル等に
格納されている、当該ダイナミック半導体メモリ装置が
採用しうる複数のリフレッシュ操作周期の中から、最も
リフレッシュ操作周期の短い条件のものを選択して、そ
の指令情報を前記したカウント値設定回路１０１に入力
し、それによりセットされたカウント値に基づき該バイ
ナリカウンタ１０２が作動して、当該発振回路８１から
発振されるクロック信号の周期を変更調整する事にな
る。

【００９３】次に、本発明に係るダイナミック半導体メ
モリ装置の第６の具体例を説明する。上記した各具体例
に於いては、リフレッシュ操作必要時間間隔をチックし
必要な変更、調整を行う為に、該マトリックスメモリー
セル３とは別に設けられたリフレッシュチェックセルア
レイ６を使用し、当該リフレッシュチェックセルアレイ
のメモリーセルにおける記憶情報の変化を検出して判断
する事を基本的技術としている。

【００９４】然しながら、当該リフレッシュ操作必要時
間間隔は、メモリーセルにおけるＰＮ接合のリークによ
り決定されるものであるから、該リフレッシュチェック
セルアレイ６を構成する各メモリーセルのリフレッシュ
操作必要時間間隔が必ずしも、該マトリックスメモリー
セルのメモリーセルより短いものとは限らない。その
為、本具体例に於いては、当該リフレッシュチェックセ
ルアレイ６を該マトリックスメモリーセル３とは別体と
はせずに、該マトリックスメモリーセル３の中に構成し
ようとするものである。

【００９５】つまり、本具体例に於いては、当該マトリ
ックスメモリーセル３に於ける例えばビット線ＢＬ或い
はワード線ＷＬ群の中で、最もリーク時間の短いワード
線ＷＬを選択して、そのビット線ＢＬ若しくはワード線
ＷＬを当該リフレッシュチェックセルアレイ６として活
用しようとするものである。換言すれば、本具体例に於
いてワード線ＷＬを利用する場合には、正規のマトリッ
クスメモリーセル３のワード線ＷＬとビット線ＢＬの数
が４０９６本×４０９６本である場合に、例えばワード
線ＷＬの数を一本増加させ４０９７本×４０９６本の構
成となし、当該ワード線ＷＬ群を順次に特性試験を実行
して、該リフレッシュ操作必要時間間隔が一番短い、即
ちリークの一番多いワード線ＷＬを、該リフレッシュチ
ェックセルアレイ６として利用し、他のワード線ＷＬを
該マトリックスメモリーセル３のワード線ＷＬとして使
用するものである。

【００９６】つまり、本具体例の場合には、従来の冗長
回路の考え方を利用するものである。係る方法を実現す
る為に、本具体例に於いては、該マトリックスメモリー
セル３内のリフレッシュチェックセルアレイ６として活
用するワード線ＷＬのアドレスを記憶しておくリフレッ
シュチックアドレス回路１５を設けると同時に、ロウデ
コーダ４３にアドレス切り換え回路を内蔵させるもので
ある。

【００９７】係る具体例の構成例を図１５に示すが、基
本的な構成は、図１と同一であるが、異なる点は、該マ
トリックスメモリーセル３のワード線ＷＬ数が一本増
え、４０９７本となっており、且つリフレッシュチック
アドレス回路１５がロウデコーダ４３に接続され、又該
ロウデコーダ４３には、アドレス切り換え回路が内蔵さ
れているものである。

【００９８】従って、係るロウデコーダ４３は、従来か
らの回路とアドレス切り換え機能を有しており、通常の
アクセスに於いて、該リフレッシュチックアドレスの番
地が選択されると、４０９７番目のアドレスに切り換え
る構成を有している。又該リフレッシュチックが行われ
ると、リフレッシュチックアドレス記憶回路に記憶され
た番地が選択される様になっている。

【００９９】次に、本発明に係るダイナミック半導体メ
モリ装置の第７の具体例を説明する。本発明に係るダイ
ナミック半導体メモリ装置に於けるリフレッシュ操作に
於いては、通常のセル、即ちマトリックスメモリーセル
３のメモリーセルとリフレッシュチェックセルアレイ６
のメモリーセルのリフレッシュ時間は常に同じとは限ら
ない為、その調整が必要となる。

【０１００】その為、前記した例えば第３の具体例の場
合には、当該リフレッシュチェックセルアレイ６のリフ
レッシュ操作周期を該マトリックスメモリーセルのメモ
リーセルのリフレッシュ操作周期の２倍とする方法の例
を、又第４の具体例の場合には、当該リフレッシュチェ
ックセルアレイ６のリフレッシュ操作周期を該マトリッ
クスメモリーセルのメモリーセルのリフレッシュ操作周
期の２倍と４倍にする方法の例が示されているが、当該
マトリックスメモリーセルに於けるメモリーセルのリフ
レッシュ操作時間は、該リフレッシュチェックセルアレ
イのリフレッシュ操作時間よりも十分な余裕を持ってリ
フレッシュされる時間に設定される必要がある。

【０１０１】その為、マトリックスメモリーセルのリフ
レッシュ操作時間を該リフレッシュチェックセルアレイ
のリフレッシュ操作時間の何倍に設定するかは、それぞ
れのマトリックスメモリーセルを構成するメモリーセル
により異なっているので、係るリフレッシュ操作時間の
調整はフレキシブルである事が好ましい。そこで、本具
体例においては、係る時間調整を自由に設定出来る様
に、当該リフレッシュアドレスカウンター８３の回路構
成を変更したものである。

【０１０２】即ち、図１６に示される様に、本具体例に
於いては、図１１に示されるリフレッシュアドレスカウ
ンター８３の２者択一回路１１の代わりにリフレッシュ
時間記憶回路８６と比較回路８５とを設けたものであ
り、リフレッシュ時間記憶回路８６から、任意に設定さ
れるリフレッシュ時間に相当する情報（ＲＱ１２、ＲＱ
１３、ＲＱ１４、ＲＱ１５、）と該フリップフロップＦ
Ｆ−１２、ＦＦ−１３、ＦＦ−１４、ＦＦ−１５からの
出力Ｑ１２、Ｑ１３、Ｑ１４、Ｑ１５とを比較回路８５
で比較して、該リフレッシュ時間に相当する情報（ＲＱ
１２、ＲＱ１３、ＲＱ１４、ＲＱ１５、）と一致するフ
リップフロップ出力が発生した場合にリフレッシュ操作
に入る様に構成されている。

【０１０３】つまり、図１６の例に於いては、マトリッ
クスメモリーセル３のリフレッシュ操作周期をリフレッ
シュチェックセルアレイ６のリフレッシュ操作周期の１
倍か１６倍までの長さで変化させる事が可能となる。
又、図１７は図１６を更に改良する具体例を示すもので
あり、図１６の構成では、マトリックスメモリーセル３
のリフレッシュ操作周期をリフレッシュチェックセルア
レイ６のリフレッシュ操作周期の１倍か１６倍までの整
数倍の長さで変化させる事しか出来ないが、図１７の回
路によれば、整数倍でない長さのリフレッシュ操作周期
を設定する事が可能となる。

【０１０４】その為に、図１７のリフレッシュアドレス
カウンター８３の構成は、図１６と同じ様に、比較回路
８５’とリフレッシュ時間記憶回路８６’とを有するも
のであるが、それぞれ、該リフレッシュ時間記憶回路８
６’から、任意に設定されるリフレッシュ時間に相当す
る情報（ＲＱ１〜ＲＱ１５、）と該フリップフロップＦ
Ｆ−０〜ＦＦ−１５のそれぞれからの出力Ｑ１〜Ｑ１５
とを比較回路８５で比較して、該リフレッシュ時間に相
当する情報と一致するフリップフロップ出力が発生した
場合にリフレッシュ操作に入る様に構成されている。

【０１０５】又、図１８は、本発明にかかる第８の具体
例を説明する図である。本具体例は、上記の各具体例に
於いては、該マトリックスメモリーセル３のワード線Ｗ
Ｌに平行にリフレッシュチェックセルアレイ６を設け、
当該リフレッシュチェックセルアレイ６のリフレッシュ
操作結果を判断してリフレッシュ操作周期の調整変更を
実行していたが、本具体例では、ビット線ＢＬ方向と平
行にリフレッシュチェックセルアレイ６を設けたもので
ある。

【０１０６】本具体例に於いては、図１８に示す様に、
マトリックスメモリーセルのビット線ＢＬを４０９７
本、ワード線ＷＬを４０９６本に構成し、該ビット線Ｂ
Ｌの第１番目（ＢＬ−１）をリフレッシュチェックセル
アレイ６として使用するものである。図１８から判る様
に、本具体例では、リフレッシュリード・ライト手段７
は、当該ビット線ＢＬ─１に対する情報の読み出し、書
込みを行うもので有れば良く、全ビット線ＢＬに対して
設ける必要は無い。

【０１０７】しかしながら、センスアンプ５は、当該ビ
ット線ＢＬ─１の分だけ増加させる必要がある。又、本
具体例に於いては、当該ビット線ＢＬ─１の情報の変化
をチェックする為の、リフレッシュサイクルチエック回
路２０が設けられているものである。本具体例の動作を
図１８を参照しながら説明すると、リフレッシュチェッ
クセルアレイ６であるビット線ＢＬ─１は、該ダイナミ
ック半導体メモリ装置がリフレッシュ操作に入った場合
に、上記した具体例と同様に、当該マトリックスメモリ
ーセル３のメモリーセルをワード線ＷＬ順にワード線Ｗ
Ｌ００００からワード線ＷＬ４０９６のそれぞれのワー
ド線ＷＬに於けるビット線ＢＬ方向に配列された４０９
６個のメモリーセルを同時にリフレッシュ操作していく
が、各ワード線ＷＬのリフレッシュ操作を実行する時
に、該ビット線ＢＬ─１、例えば１番目或いは４０９７
番目のビット線ＢＬに於ける各メモリーセルの情報が変
化しているか否かをチェックして行く。

【０１０８】本具体例に於いては、予め当該ビット線Ｂ
Ｌ−１を構成する各メモリーセルに当該リフレッシュア
ドレスカウンター７から該センスアンプ５を介して、１
の情報を書き込んでおくものであり、係る操作は、前記
した具体例に於ける当該リフレッシュチェックセルアレ
イ６のメモリーセルの全てに１の情報を書き込む操作と
類似している。

【０１０９】そして、該マトリックスメモリーセル３の
ワード線ＷＬに関して４０９６本のワード線ＷＬに付い
てリフレッシュ操作が完了した時点で、該リフレッシュ
サイクルチェック回路２０に於いて、当該ビット線ＢＬ
−１に於ける各メモリーセルに記憶されている１の情報
に変化があるか否をチェックする事になる。係るチェッ
ク操作は、各リフレッシュ操作が当該マトリックスメモ
リーセル３に於いて一回終了する毎に実行される。

【０１１０】そして、係るリフレッシュサイクルチェッ
ク回路２０の出力信号を受けて、リフレッシュチェック
手段９では、当該リフレッシュ操作サイクルに於いて、
全てのメモリーセルの情報に変化がなければ、ＰＡＳＳ
の信号を発生し、当該メモリーセルの一つでも情報に変
化がある場合には、ＦＡＩＬの信号を発生させるもので
ある。

【０１１１】係るＰＡＳＳとＦＡＩＬの信号の意味する
所は、前記した各具体例に於ける判定回路に於ける図７
に示された様な判断基準と同一である。従って、ＰＡＳ
Ｓの信号が当該リフレッシュチェック手段９から出力さ
れると、該信号は、リフレッシュ時間調整手段１０に入
力され、前記具体例で説明したと同じ動作に従って、リ
フレッシュ操作周期を長くしたり、短くしたり、或いは
変更しないかの何れかの調整操作を実行する事になる。

【０１１２】

【発明の効果】本発明に係るダイナミック半導体メモリ
装置は、上記した構成を有している為、チップの面積の
増大と消費電力の増大を招く事なく、然かも温度の影響
を受けないでセリフリフレッシュ操作が実行しえるダイ
ナミック半導体メモリ装置を得る事が可能となる。

【０１１３】又、本発明に係るダイナミック半導体メモ
リ装置に於いては、生産コストの上昇を来すことなく、
然かも使用されるマトリックスメモリーセルの特性に応
じて、最適なリフレッシュ操作周期を正確に且つ容易に
設定する事が可能となるので経済的な誤動作のないリフ
レッシュ操作を実行しえるダイナミック半導体メモリ装
置を得る事が出来るのである。

【図面の簡単な説明】

【図１】図１は、本発明に係るダイナミック半導体メモ
リ装置の第１の具体例の構成を示すブロックダイアグラ
ムである。

【図２】図２は、本発明に係るダイナミック半導体メモ
リ装置に使用されるリフレッシュ時間調整手段の一具体
例の構成を示す図である。

【図３】図３は、本発明に係るダイナミック半導体メモ
リ装置に使用されるリフレッシュアドレスカウンターの
一具体例を示す図である。

【図４】図４は、本発明に係るダイナミック半導体メモ
リ装置に使用されるリフレッシュリード・ライト手段、
センスアンプ、マトリックスメモリーセル、及びリフレ
ッシュチェックセルアレイの構成の概略を説明する図で
ある。

【図５】図５は、本発明に於けるリフレッシュ操作のタ
イミングを説明する図である。

【図６】図６は、本発明に係るダイナミック半導体メモ
リ装置の第２の具体例の構成を示すブロックダイアグラ
ムである。

【図７】図７は、本発明に於けるリフレッシュチェック
手段での判断基準を説明する図である。

【図８】図８は、本発明に係るダイナミック半導体メモ
リ装置の第３の具体例の構成を示すブロックダイアグラ
ムである。

【図９】図９は、本発明に係る第３の具体例に於いて使
用されるリフレッシュアドレスカウンターの構成例を示
す図である。

【図１０】図１０は、本発明に係るダイナミック半導体
メモリ装置の第４の具体例の構成を示すブロックダイア
グラムである。

【図１１】図１１は、本発明に係る第４の具体例に於い
て使用されるリフレッシュアドレスカウンターの構成例
を示す図である。

【図１２】図１２は、本発明に於ける第４の具体例に於
いて使用されるリフレッシュチェック手段での判断基準
を説明する図である。

【図１３】図１３は、本発明に係る第５の具体例に於い
て使用されるリフレッシュアドレスカウンターの構成例
を示す図である。

【図１４】図１４は、本発明に係る第５の具体例に於い
て使用されるリフレッシュ時間調整手段と最小リフレッ
シュ時間記憶回路の配置構成の一具体例の構成を示す図
である。

【図１５】図１５は、本発明に係るダイナミック半導体
メモリ装置の第６の具体例の構成を示すブロックダイア
グラムである。

【図１６】図１６は、本発明に係る第６の具体例に於い
て使用されるリフレッシュアドレスカウンターの構成例
を示す図である。

【図１７】図１７は、本発明に係る第６の具体例に於い
て使用されるリフレッシュアドレスカウンターの他の構
成例を示す図である。

【図１８】図１８は、本発明に係るダイナミック半導体
メモリ装置の第７の具体例の構成を示すブロックダイア
グラムである。

【図１９】図１９は、従来に於けるダイナミック半導体
メモリ装置のリフレッシュ操作を実行する構成を説明す
るブロックダイアグラムである。

【図２０】図２０は、従来に於けるマトリックスメモリ
ーセルの通常の動作を説明するタイミングチャートであ
る。

【図２１】図２１は、従来のダイナミック半導体メモリ
装置のマトリックスメモリーセルに使用されているメモ
リーセルの構成の一例を説明する図である。

【図２２】図２２は、従来に於けるダイナミック半導体
メモリ装置のリフレッシュ操作が開始されるタイミング
を説明する図である。

【図２３】図２３は、従来に於けるダイナミック半導体
メモリ装置のリフレッシュ操作を実行する場合の問題点
を説明する図である。

【図２４】図２４は、従来に於けるダイナミック半導体
メモリ装置に於いて使用された発振回路の構成例を説明
する図である。

【図２５】図２５は、従来のダイナミック半導体メモリ
装置に於いて使用されていたリフレッシュアドレスカウ
ンターの構成例を説明する図である。

【符号の説明】

１…入力手段２…コラム系制御手段３…マトリックスメモリーセル４…ロウ系制御手段５…センスアンプ６…リフレッシュチェックセルアレイ７…リフレッシュリード・ライト手段８…リフレッシュ手段９…リフレッシュチェック手段１０…リフレッシュ時間調整手段１１…二者択一回路１２…セルフリフレッシュ開始検出回路１３…最小リフレッシュ操作周期記憶回路１５…リフレッシュチェックアドレス記憶回路２０…リフレッシュサイクルチェック回路２１…コラム系制御回路２２…コラム系アドレスバッファ２３…コラムデコーダ４１…ロウ系制御回路４２…ロウ系アドレスバッファ４３…ロウデコーダ８１…発振回路８２…リフレッシュ制御回路８３…リフレッシュアドレスカウンター８５…比較回路８６…リフレッシュ時間記憶回路９３、９７…判別回路１０１…カウンタセット回路１０２…バイナリカウンタ

Claims

【特許請求の範囲】

【請求項１】少なくとも、情報入力手段、コラムデコ
ーダ、ロウデコーダ、センスアンプ、マトリックスメモ
リーセルから構成され、更に当該マトリックスメモリー
セルに格納されている情報をリフレッシュする為のリフ
レッシュ手段を含んでいるダイナミック半導体メモリ装
置に於いて、リフレッシュ時間を調整する為の少なくと
も１本のリフレッシュチェックセルアレイを、該マトリ
ックスメモリーセルのワード線若しくはビット線の何れ
か一方に並行に、付加した事を特徴とするダイナミック
半導体メモリ装置。
【請求項２】当該リフレッシュチェックセルアレイ
は、該マトリックスメモリーセルに隣接して、配置され
ている事を特徴とする請求項１記載のダイナミック半導
体メモリ装置。
【請求項３】当該リフレッシュチェックセルアレイ
は、該マトリックスメモリーセル内のワード線若しくは
ビット線の何れか一方の一部を構成しているものである
事を特徴とする請求項１記載のダイナミック半導体メモ
リ装置。
【請求項４】当該リフレッシュチェックセルアレイに
於けるセルの数は、当該マトリックスメモリーセルにお
けるワード線若しくはビット線に沿って配列されている
１つのアレーに於けるセル数と同一である事を特徴とす
る請求項１乃至３記載のダイナミック半導体メモリ装
置。
【請求項５】当該リフレッシュチェックセルアレイ
が、当該リフレッシュチェックセルアレイに含まれる各
セルは、そのリフレッシュに必要とされる時間が、当該
マトリックスメモリーセルを構成する各セルにおけるリ
フレッシュに必要とされる時間よりも短くなる様に構成
されている事を特徴とする請求項１乃至２記載のダイナ
ミック半導体メモリ装置。
【請求項６】当該リフレッシュチェックセルアレイを
構成する各セルの容量が、該マトリックスメモリーセル
を構成する各セルの容量より小さくなる様に設定されて
いる事を特徴とする請求項５記載のダイナミック半導体
メモリ装置。
【請求項７】当該リフレッシュチェックセルアレイを
構成する各セルに対する充電電圧は、該マトリックスメ
モリーセルを構成する各セルに対する充電電圧より高く
なる様に設定されている事を特徴とする請求項５記載の
ダイナミック半導体メモリ装置。
【請求項８】当該リフレッシュチェックセルアレイを
構成する各セルに於けるＰＮ接合面積の大きさが、該マ
トリックスメモリーセルを構成する各セルに於けるＰＮ
接合面積より大きくなる様に設定されている事を特徴と
する請求項５記載のダイナミック半導体メモリ装置。
【請求項９】当該リフレッシュチェックセルアレイを
構成する各セルに於けるしきい値が、該マトリックスメ
モリーセルを構成する各セルに於けるしきい値より高く
なる様に設定されている事を特徴とする請求項５記載の
ダイナミック半導体メモリ装置。
【請求項１０】当該リフレッシュチェックセルアレイ
の全セルに所定のチェック情報を書き込む為、及び当該
リフレッシュチェックセルアレイの全セルに書き込まれ
た所定のチェック情報を読み出す為の、リフレッシュリ
ード・ライト手段が設けられている事を特徴とする請求
項１乃至１０記載のダイナミック半導体メモリ装置。
【請求項１１】当該リフレッシュチェックセルアレイ
の全セルに含まれている情報が、正常な情報であるか否
かを判別する為のリフレッシュチェック手段が更に設け
られている事を特徴とする請求項１乃至１０記載のダイ
ナミック半導体メモリ装置。
【請求項１２】リフレッシュチェック手段の出力に応
答して、当該マトリックスメモリーセルに対するリフレ
ッシュ時間を変更する為のリフレッシュ時間調整手段が
設けられている事を特徴とする請求項１１記載のダイナ
ミック半導体メモリ装置。
【請求項１３】該リフレッシュ時間調整手段は、当該
リフレッシュチェック手段により、該リフレッシュチェ
ックセルアレイの全セルに含まれている情報の少なくと
も１つが、正常な情報で無いと判断した場合には、該フ
レッシュ時間の間隔を短くする様に操作するものである
事を特徴とする請求項１２記載のダイナミック半導体メ
モリ装置。
【請求項１４】該リフレッシュ時間調整手段は、当該
リフレッシュチェック手段により、該リフレッシュチェ
ックセルアレイの全セルに含まれている情報の全てが、
正常であると判断した場合には、該フレッシュ時間の間
隔を変更しないか、或いは長くする様に操作するもので
ある事を特徴とする請求項１２記載のダイナミック半導
体メモリ装置。
【請求項１５】当該リフレッシュチェックセルアレイ
を少なくとも２組に分割すると共に、該リフレッシュリ
ード・ライト手段及び該リフレッシュチェック手段も、
各々のリフレッシュチェックセルアレイの情報を読み書
きし、且つ判別する様に、少なくとも２系統に分割され
て構成されている事を特徴とする請求項１１乃至１２記
載のダイナミック半導体メモリ装置。
【請求項１６】当該リフレッシュチェックセルアレイ
に於ける第１の組の該リフレッシュチェックセルアレイ
に含まれる各セルは、そのリフレッシュに必要とされる
時間が、第２の組の該リフレッシュチェックセルアレイ
に含まれる各セルにおけるリフレッシュに必要とされる
時間よりも長くなる様に構成されている事を特徴とする
請求項１５記載のダイナミック半導体メモリ装置。
【請求項１７】当該リフレッシュチェックセルアレイ
に於ける第１の組の該リフレッシュチェックセルアレイ
に含まれる各セルは、第２の組の該リフレッシュチェッ
クセルアレイに含まれる各セルに対して、少なくとも容
量が小さいか、充電電圧が小さいか、しきい値が低い
か、或いは、ＰＮ接合面積が小さいか、の何れかの関係
を有している事を特徴とする請求項１６記載のダイナミ
ック半導体メモリ装置。
【請求項１８】当該リフレッシュチェックセルアレイ
に於ける第１の組のリフレッシュチェックセルアレイの
セル容量は、当該マトリックスメモリーセルを構成する
容量成分の容量の２分の１に設定され、又第２の組の該
マトリックスメモリーセルを構成するセル容量は、当該
マトリックスメモリーセルを構成する容量成分の容量の
４分の１に設定されている事を特徴とする請求項１７記
載のダイナミック半導体メモリ装置。
【請求項１９】該リフレッシュ時間調整手段は、該リ
フレッシュ判定手段に於けるリフレッシュチェック手段
の出力に応答して、当該マトリックスメモリーセルに対
するリフレッシュ時間を前回迄のリフレッシュ時間に対
して、遅くするか、早くするか、或いは変更しないかの
何れかの判断を実行する様に構成されている事を特徴と
する請求項１５記載のダイナミック半導体メモリ装置。
【請求項２０】当該リフレッシュチェックセルアレイ
に対する該リフレッシュ時間間隔は、当該マトリックス
メモリーセルを構成する各ワード線若しくはビット線の
何れか一方のセルアレイをリフレッシュする時間のより
長く設定する事を特徴とする請求項１乃至１８記載のダ
イナミック半導体メモリ装置。
【請求項２１】当該リフレッシュチェックセルアレイ
に対する該リフレッシュ時間間隔は、当該マトリックス
メモリーセルを構成する各ワード線若しくはビット線の
何れか一方のセルアレイをリフレッシュする時間の少な
くとも２倍に設定されている事を特徴とする請求項２１
記載のダイナミック半導体メモリ装置。
【請求項２２】最初のリフレッシュ操作を行う場合の
該リフレッシュ間隔は、設定可能なリフレッシュ間隔の
中で最も短いリフレッシュ間隔を用いて操作されるもの
である事を特徴とする請求項１乃至２１記載のダイナミ
ック半導体メモリ装置。
【請求項２３】当該最も短いリフレッシュ間隔を記憶
しておく記憶回路が設けられている事を特徴とする請求
項２２記載のダイナミック半導体メモリ装置。
【請求項２４】当該リフレッシュチェックセルアレイ
を該マトリックスメモリーセルのビット線に並行に配置
した場合には、更にリフレッシュサイクルチェック手段
が設けられている事を特徴とする請求項３記載のダイナ
ミック半導体メモリ装置。