KR100562648B1 - 감지 증폭기 제어 회로 - Google Patents

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Abstract

본 발명은 전력 소모를 줄일 수 있는 반도체 메모리 장치의 감지 증폭기 제어 회로에 관한 것이다. 반도체 메모리 장치의 감지 증폭기 제어 회로는 비트 라인 및 반전 비트 라인과; 상기 비트 라인 및 상기 반전 비트 라인에 결합되어 그 전압차를 감지 및 증폭하여 출력하는 감지 증폭기와; 상기 감지 증폭기의 출력이 충분히 전개된 것을 검출하는 감지 증폭 동작 완료 검출부와; 상기 감지 증폭 동작 완료 검출부의 출력에 응답하여 상기 감지 증폭기를 디스에이블시키는 감지 증폭기 동작 제어부를 포함하여 구성된다. 따라서, 동작하는데 많은 전류를 필요로 하는 감지 증폭기의 동작 시간을 단축시킴으로써, 소모 전력을 줄이는 이점이 있다.

Description

반도체 메모리 장치
본 발명은 반도체 메모리 장치의 감지 증폭기(sense amplifier)에 관한 것으로, 특히 감지 증폭기의 동작을 제어하기 위한 감지 증폭기 제어 회로에 관한 것이다.
도 1은 종래의 감지 증폭기에 관련된 회로를 나타낸 것이다. 도 1을 참조하면, 감지 증폭기(100)는 비트 라인(BL) 및 반전 비트 라인(/BL)에 결합되어 있으며, 센스 인에이블 신호(SE)에 의해서 활성화된다. 감지 증폭기(100)는 센스 인에이블 신호(SE)가 "하이" 레벨로 액티브되면, 비트 라인(BL) 및 반전 비트 라인(/BL)의 신호 차를 증폭하여 이를 제1 감지 증폭 신호 라인(SAO) 및 제2 감지 증폭 신호 라인(/SAO)을 통해 출력한다. 프리차지/등화기(120)는 프리차지 및 등화 신호(SP)가 "하이" 레벨로 액티브되면, 비트 라인(BL) 및 반전 비트 라인(/BL)을 소정 레벨로 프리차지하고 등화(equalization)시킨다.
도 2를 참조하여 이와 같은 회로에서의 동작을 살펴본다. 먼저, "하이" 레벨인 프리차지 및 등화 신호(SP)에 의해 먼저 비트 라인(BL) 및 반전 비트 라인(/BL)이 소정 레벨로 프리차지 및 등화시킨 후, 프리차지 및 등화 신호(SP)가 "로우" 레벨이 된다. 그 후, 센스 인에이블 신호(SE)가 "하이" 레벨이 되어, 감지 증폭기(100)가 활성화되어 비트 라인(BL) 및 반전 비트 라인(/BL)에 유기된 전압차를 증폭하여 출력한다. 따라서, 도면에 나타낸 바와 같이, 제1 감지 증폭 신호 라인(SAO) 및 제2 감지 증폭 신호 라인(/SAO)의 전위 레벨이 전개된다. 그런데, 도 2에서 알 수 있는 바와 같이, 제1 감지 증폭 신호 라인(SAO) 및 제2 감지 증폭 신호 라인(/SAO)이 충분히 전개된 후에도 센스 인에이블 신호(SE)가 지속적으로 "하이" 레벨로 액티브되어 쓸데없이 감지 증폭기(100)가 동작하게 된다. 그리하여, 불필요하게 전력이 소모되는 문제점이 있었다.
따라서, 본 발명의 목적은 반도체 메로리 장치의 비트라인 감지 증폭기가 인에이블되어 그 출력들이 충분한 전압차를 갖게 되어 감지 동작이 완료된 경우에 감지 증폭기를 디스에이블시킴으로써 불필요하게 감지 증폭기를 통해 전류가 흐르는 것을 방지함으로써 전력 소모를 감소시키는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따르면 비트 라인 및 반전 비트 라인과; 상기 비트 라인 및 상기 반전 비트 라인에 결합되어 그 전압차를 감지 및 증폭하여 출력하는 감지 증폭기와; 상기 감지 증폭기의 출력이 충분히 전개된 것을 검출하는 감지 증폭 동작 완료 검출부와; 상기 감지 증폭 동작 완료 검출부의 출력에 응답하여 상기 감지 증폭기를 디스에이블시키는 감지 증폭기 동작 제어부를 포함하는 반도체 메모리 장치의 감지 증폭기 제어 회로가 제공된다.
바람직한 일 실시예에서, 감지 증폭 동작 완료 검출부는, 상기 감지 증폭기로부터의 제1 감지 증폭 신호(SAO) 및 제2 감지 증폭 신호(/SAO)가 “하이”레벨로 프리차지되는 경우에, 적어도 어느 하나가 로직 “로우”레벨이 되는 것을 검출한다. 또한, 감지 증폭기 동작 완료 검출부는, 상기 감지 증폭기의 제1 감지 증폭 신호(SAO) 및 제2 감지 증폭 신호(/SAO)가 서로 반대되는 로직 상태에 도달하는 것을 검출하도록 구성할 수도 있다.
감지 증폭기 동작 제어부는, 센스인에이블신호(SE)에 응답하여 액티브되고 상기 감지 증폭기 동작 완료 검출부의 출력(CON1)에 응답하여 논액티브되는 감지 증폭기 동작 인에이블신호(CON)를 발생하도록 구성할 수 있다.
또한, 상기 반도체 메모리 장치의 감지 증폭기 제어 회로는 상기 감지 증폭기 동작 완료 검출부의 출력(CON1)에 포함되는 잡음을 없애기 위한 잡음 상쇄부를 더 포함할 수 있다. 이러한 잡음 상쇄부는 게이트가 접지되며 드레인/소스 경로로 감지 증폭기 동작 완료 검출부의 출력(CON1)을 전달하는 PMOS 트랜지스터(P22)와; PMOS 트랜지스터(P22)와 접지 사이에 병렬로 결합되어 있는 저항(R22) 및 커패시터(C22)와; 전원과 접지 사이에 직렬로 연결되어 있는 PMOS 트랜지스터(P24) 및 NMOS 트랜지스터(N22)-여기서, PMOS 트랜지스터(P24)의 게이트는 접지되고 NMOS 트랜지스터(N22)의 게이트는 PMOS 트랜지스터(P22)의 출력측 드레인/소스에 결합됨-와; PMOS 트랜지스터(P24)와 NMOS 트랜지스터(N22)의 공통 드레인/소스의 신호를 반전하는 인버터를 포함할 수 있다.
이어서, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 감지 증폭기 제어 회로를 나타낸 것이고, 도 4는 이의 동작을 설명하기 위한 타이밍차트이다.
도 3 및 도 4를 참조하면, 본 발명에 따른 반도체 메모리 장치의 감지 증폭기 제어 회로는 감지 증폭기(100), 프리차지 및 등화 회로(120), 감지 증폭기 동작 완료 검출부(300), 감지 증폭기 동작 제어부(320)를 포함하여 구성된다.
감지 증폭기(100)는 비트 라인(BL) 및 반전 비트 라인(/BL) 사이에 결합되어 비트 라인(BL) 및 반전 비트 라인(/BL)에 유기되는 신호를 감지 및 증폭하여 제1 감지 증폭 신호(SAO) 및 제2 감지 증폭 신호(/SAO)를 출력한다. 프리차지 및 등화 회로(120)는 제1 감지 증폭 신호(SAO) 및 제2 감지 증폭 신호(/SAO)가 전달되는 신호선들 사이에 결합되어, 프리차지 및 등화 신호(SP)에 응답하여 이들을 프리차지 및 등화시킨다. 여기서 프리차지 및 등화 신호(SP)는 상기 비트 라인(BL) 및 반전 비트 라인(/BL)에 결합되는 메모리 셀(도시하지 않음)에 데이터를 기입하거나 또는 그로부터 데이터를 읽어내고자 하는 경우 셀을 액세스하기에 앞서 소정 기간 “하이”레벨로 액티브된다. 프리차지 및 등화 회로(120)가 다시 “로우”레벨이 된 다음, 센스 인에이블 신호(SE)가 “하이”레벨이 된다. “하이”레벨 센스 인에이블 신호(SE)에 응답하여 감지 증폭기(100)가 동작하여 제1 감지 증폭 신호(SAO) 및 제2 감지 증폭 신호(/SAO)가 읽거나 또는 쓰여지는 데이터에 따라 신호 레벨이 전개된다.
도 4를 참조하면, 제1 감지 증폭 신호(SAO) 및 제2 감지 증폭 신호(/SAO)가 충분히 전개되었는지를, 감지 증폭기 동작 완료 검출부(300)가 검출한다. 여기서, 감지 증폭기 동작 완료 검출부(300)의 출력(CON1)은 제1 감지 증폭 신호(SAO) 및 제2 감지 증폭 신호(/SAO)가 충분히 전개된 때(예를 들어, T1)에 “하이”레벨 액티브된다.
한편, 감지 증폭기 동작 제어부(320)는 센스 인에이블 신호(SE)가 “하이”레벨이 되는 것에 응답하여 감지 증폭기(100)를 인에이블시키고 감지 증폭기 동작 완료 검출부(300)의 출력(CON1)이 “하이”레벨이 되는 것에 응답하여 감지 증폭기(100)를 디스에이블시키며, 이는 감지 증폭기 동작 제어부(320)의 출력인 감지 증폭기 동작 인에이블 신호(CON)에 의해서 이루어진다.
도 5는 도 3에 도시된 감지 증폭기 동작 완료 검출부(300)의 일 예를 나타내는 로직 회로도로서, 감지 증폭기 동작 완료 검출부(300)는 제1 감지 증폭 신호(SAO) 및 제2 감지 증폭 신호(/SAO)중 어느 하나의 신호가 로직 “0”(즉, “로우”레벨)이 되는 것에 응답하여 “하이”레벨로 액티브되는 감지 증폭기 동작 완료 신호(CON1)를 발생한다. NAND 게이트(ND52)는 제1 감지 증폭 신호(SAO) 및 제2 감지 증폭 신호(/SAO)의 어느 하나라도 “로우”레벨이 되면 “하이”레벨이 되는 감지 증폭기 동작 완료 신호(CON1)를 출력한다.
도 6은 도 3에 도시된 감지 증폭기 동작 완료 검출부(300)의 다른 실시예를 나타내는 논리 회로도이다.
도 6을 참조하면, 감지 증폭기 동작 완료 검출부(300)는 제1 감지 증폭 신호(SAO) 및 제2 감지 증폭 신호(/SAO)가 서로 반대되는 로직 상태에 도달하는 것을 검출한다. 즉, 제1 감지 증폭 신호(SAO)가 “하이”레벨이 되고 제2 감지 증폭 신호(/SAO)가 “로우”레벨이 되거나, 또는 제1 감지 증폭 신호(SAO)가 “로우”레벨이 되고 제2 감지 증폭 신호(/SAO)가 “하이”레벨이 되는 것을 검출하여, 감지 증폭기 동작 완료 신호(CON1)를 발생한다.
인버터(INV62)는 제1 감지 증폭 신호(SAO)를 반전하고, 인버터(INV64)는 제2 감지 증폭 신호(/SAO)를 반전한다. NAND 게이트(ND62)는 인버터(INV62)의 출력 및 제2 감지 증폭 신호(/SAO)를 입력받고, NAND 게이트(ND64)는 인버터(INV64)의 출력 및 제1 감지 증폭 신호(SAO)를 입력받고, NAND 게이트(ND66)는 NAND 게이트들(ND62, ND64)의 출력들을 입력받으며, NAND 게이트(ND66)의 출력이 감지 증폭기 동작 완료 신호(CON1)로서 감지 증폭기 동작 제어부(320)로 인가된다.
감지 증폭기 동작 제어부(320)는 센스인에이블신호(SE)가 “하이”레벨이고 감지 증폭기 동작 완료 신호(CON1)가 “로우”레벨일 때, “하이”레벨로 액티브되는 감지 증폭기 동작 인에이블 신호(CON)를 발생하여 감지 증폭기(100)로 인가한다. 또, 감지 증폭기 동작완료검출부의 동작완료신호(CON1)가 하이 레벨이 되면 센스인에이블신호(SE)가 하이일지라도 두신호(SE, CON1)의 조합에 의해 감지증폭기동작인에이블시노(CON)가 로우 레벨이되어 감지증폭기의 동작이 디스에이블되므로써 전류소모를 줄일 수 있다.
도 7은 도 3에 도시된 감지 증폭기 동작 제어부(320)의 일 실시예를 나타내는 논리 회로도이다.
도 7을 참조하면, 감지 증폭기 동작 제어부(320)는 센스 인에이블 신호(SE)가 “하이”레벨이고 감지 증폭기 동작 완료 신호(CON1)가 “로우”레벨인 경우에, “하이”레벨로 액티브되는 감지 증폭기 동작 인에이블 신호(CON)를 발생한다. 인버터(INV72)는 감지 증폭기 동작 완료 신호(CON1)를 반전하고, NAND 게이트(ND72)는 센스 인에이블 신호(SE) 및 인버터(INV72)의 출력을 입력받으며, NAND 게이트(ND72)의 출력은 다시 인버터(INV74)에 의해 반전되어 감지 증폭기 동작 인에이블 신호(CON)로서 출력된다.
도 8은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 감지 증폭기 제어 회로의 블록 회로도이다.
도 8을 참조하면, 반도체 메모리 장치의 감지 증폭기 제어 회로는 감지 증폭기(100), 프리차지 및 등화 회로(120), 감지 증폭기 동작 완료 검출부(300), 잡음 상쇄부(340), 감지 증폭기 동작 제어부(320)를 포함하여 구성된다. 도 3의 구성과 비교하면, 잡음 상쇄부(340)를 더 포함하고 있다. 여기서 도 3에서와 동일한 부분에는 동일한 참조 부호를 부여하고 그 설명을 생략하기로 한다.
잡음 상쇄부(340)는 감지 증폭기 동작 완료 검출부(300)로부터 감지 증폭기 동작 완료 신호(CON1)를 입력받아 그 안에 포함된 잡음을 제거하여 출력(CON2)을 한다.
도 9는 도 8에 도시된 반도체 메모리 장치의 감지 증폭기 제어 회로의 구체적인 회로의 일 예를 나타내는 도면이다.
도 9를 참조하면, 감지 증폭기(100)는 반전 비트 라인(/BL)에 유기된 신호에 대해 비트 라인(BL)에 유기된 신호가 상대적인 크기를 감지 증폭하여 제1 감지 증폭 신호(SAO)를 출력하는 부분(110)과 이와 상반되는 동작을 수행하는 부분(112)으로 이루어져 있다. 감지 회로(110)는 PMOS 트랜지스터들(P2, P4)과 NMOS 트랜지스터들(N2, N4, N6)을 포함하고, 감지 회로(112)는 PMOS 트랜지스터들(P6, P8)과 NMOS 트랜지스터들(N8, N10, N12)을 포함한다. 그리하여, 제1 감지 증폭 신호(SAO)는 비트 라인(BL)에 유기되는 신호가 반전 비트 라인(/BL)에 유기되는 신호보다 상대적으로 높은 경우에 “하이”레벨이 되고 상대적으로 낮은 경우에는 “로우”레벨이 된다. 제2 감지 증폭 신호(/SAO)는 반전 비트 라인(/BL)에 유기되는 신호가 비트 라인(BL)에 유기되는 신호보다 상대적으로 높은 경우에 “하이”레벨이 되고 상대적으로 낮은 경우에 “로우”레벨이 된다. NMOS 트랜지스터들(N6, N12)은 각각 감지 증폭기 동작 인에이블 신호(CON)가 그 게이트로 인가되고 있으므로, 감지 증폭기 동작 인에이블 신호(CON)가 “하이”레벨인 경우에 턴온되고 “로우”레벨인 경우에는 턴오프된다. 따라서, 감지 증폭기 동작 인에이블 신호(CON)가 “로우”레벨이 되면 감지 증폭기(100)는 디스에이블된다.
도 9에서는 전류 미러형 감지 증폭기를 나타냈으나, 본 발명은 크로스-커플형 감지 증폭기에도 적용할 수 있음은 이 분야의 숙련자들에게는 자명한 것이다.
감지 증폭기 동작 완료 검출부(300)는 NAND 게이트(ND32)로 구성되어 제1 감지 증폭 신호(SAO) 및 제2 감지 증폭 신호(/SAO)중 어느 하나가 “로우”레벨이 되는 경우에 “하이”레벨이 되는 감지 증폭기 동작 완료 신호(CON1)를 출력한다.
프리차지 및 등화 회로(120)는 3개의 PMOS 트랜지스터들(P12, P14, P16)로 구성되어 프리차지 및 등화 신호(/SP)가 “로우”레벨이 될 때, 제1 감지 증폭 신호(SAO) 및 제2 감지 증폭 신호(/SAO)를 전원 레벨로 프리차지 및 등화한다.
잡음 상쇄부(340)에서, PMOS 트랜지스터들(P22, P24)의 게이트는 접지되어 항상 턴온 상태를 유지한다. 다른 실시예에 따르면, PMOS 트랜지스터(P22)의 게이트에 칩 선택 신호(/CS)-여기서, 칩 선택 신호(/CS)는 로우 액티브 신호임-를 인가할 수도 있다. 따라서, 노드(NA)는 감지 증폭기 동작 완료 검출부(300)의 출력 레벨이 그대로 전달된다. 또, PMOS 트랜지스터(P24) 및 NMOS 트랜지스터(N22)의 드레인/소스 경로는 전원과 접지 사이에 직렬로 연결되어 있으며, NMOS 트랜지스터(N22)의 게이트는 노드(NA)에 결합된다. 따라서, 노드(NB)는 노드(NA)의 레벨이 반전되어 나타난다. 커패시터(C22) 및 저항(R22)은 잡음 제거 기능을 수행한다. 노드(NB)는 인버터(INV92)에 의해 다시 반전되어 잡음 제거된 감지 증폭기 동작 완료 신호(CON2)로서 출력된다.
도 10은 본 발명에 따른 반도체 메모리 장치의 감지 증폭기 제어 회로의 동작을 시뮬레이션한 결과를 나타낸 것으로, 각 신호의 타이밍은 위에서 설명한 바와 같다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 감지 증폭기 제어 회로를 나타내는 회로도로서, 도 9와 동일한 부분들에는 동일한 참조 부호를 부여하고 그 설명을 생략하기로 한다.
도 11에서, 잡음 상쇄부(340)의 PMOS 트랜지스터들(P22, P24)의 게이트는 칩 선택 신호(/CS)에 결합된다. 따라서, 칩이 선택된 경우에는 항상 턴온 상태를 유지하게 된다.
또한, 감지 증폭기 동작 제어부(320)는 배타적-노아(Exclusive-NOR) 게이트(XNOR11)와 인버터(INV94)로 이루어져 있다. 따라서, 센스 인에이블 신호(SE)가 “하이”레벨이라고 잡음 제거된 감지 증폭기 동작 완료 신호(CON2)가 “하이”레벨이 되면 감지 증폭기 동작 인에이블 신호(CON)는 “로우”레벨이 된다. 그리하여, 감지 증폭기(100) 내의 NMOS 트랜지스터(N12, N6)가 턴오프되어 감지 증폭기(100)의 동작이 디스에이블된다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.
상기한 바와 같이, 본 발명은 감지 증폭기가 인에이블되어 그 출력이 충분히 전개된 이후에 감지 증폭기를 디스에이블시킴으로써, 동작하는데 전류를 많이 필요로 하는 감지 증폭기의 동작 시간이 줄어들게 되며, 그에 따라 불필요한 전력의 소모를 방지할 수 있는 이점이 있다.
도 1은 종래의 감지 증폭기에 관련된 반도체 메모리 장치의 동작을 설명하기 위한 블록 회로도.
도 2는 도 1에 도시된 회로의 동작을 설명하기 위한 파형도.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 감지 증폭기 제어 회로를 나타내는 블록회로도.
도 4는 도 3에 도시된 회로의 동작을 설명하기 위한 파형도.
도 5는 도 3에 도시된 감지 증폭기 동작 완료 검출부의 일 실시예를 나타내는 논리 회로도.
도 6은 도 3에 도시된 감지 증폭기 동작 완료 검출부의 다른 실시예를 나타내는 논리 회로도.
도 7은 도 3에 도시된 감지 증폭기 동작 제어부의 일 실시예를 나타내는 논리 회로도.
도 8은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 감지 증폭기 제어 회로의 블록 회로도.
도 9는 8에 도시된 반도체 메모리 장치의 감지 증폭기 제어 회로의 구체적인 회로의 일 예를 나타내는 도면.
도 10은 본 발명에 따른 반도체 메모리 장치의 감지 증폭기 제어 회로의 동작을 시뮬레이션한 결과를 나타낸 도면.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 감지 증폭기 제어 회로를 나타내는 회로도.
<도면의 주요 부분에 대한 부호의 설명>
100…감지 증폭기
120…프리차지 & 등화기
300…감지 증폭기 동작 완료 검출부
320…감지 증폭기 동작 제어부
340…잡음 상쇄부

Claims (3)

  1. 비트 라인 및 반전 비트 라인과;
    상기 비트 라인 및 상기 반전 비트 라인에 결합되어 그 전압차를 감지 및 증폭하여 출력하는 감지 증폭기와;
    상기 감지 증폭기의 출력의 전개 상태를 검출하는 감지 증폭 동작 완료 검출부와;
    상기 감지 증폭 동작 완료 검출부의 출력에 응답하여 상기 감지 증폭기를 디스에이블시키는 감지 증폭기 동작 제어부를 구비하며,
    상기 감지 증폭기 동작 완료 검출부는,
    상기 감지 증폭기의 제1 감지 증폭 신호(SAO)를 반전하는 제1 인버터와;
    상기 감지 증폭기의 제2 감지 증폭 신호(/SAO) 및 상기 제1 인버터의 출력을 입력받는 제 1 NAND 게이트와;
    상기 제2 감지 증폭 신호(/SAO)를 반전하는 제2 인버터와;
    상기 제1 감지 증폭 신호(SAO) 및 상기 제2 인버터의 출력을 입력받는 제2 NAND 게이트와;
    상기 제1 NAND 게이트 및 제2 NAND 게이트의 출력들을 입력받는 제3 NAND 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 감지 증폭기 동작 제어부는,
    상기 감지 증폭기 동작 완료 검출부의 출력신호를 반전하는 제3 인버터와;
    센스인에이블 신호와 상기 제3 인버터의 출력을 입력받는 제4 NAND 게이트와;
    상기 제4 NAND 게이트의 출력을 반전하는 제4 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 비트 라인 및 반전 비트 라인과;
    상기 비트 라인 및 상기 반전 비트 라인에 결합되어 그 전압차를 감지 및 증폭하여 출력하는 감지 증폭기와;
    상기 감지 증폭기의 출력의 전개 상태를 검출하는 감지 증폭 동작 완료 검출 부와;
    상기 감지 증폭기 동작 완료 검출부의 출력신호에 포함되는 잡음을 제거하기위한 잡음 상쇄부와;
    상기 잡음 상쇄부의 출력신호에 응답하여 상기 감지 증폭기를 디스에이블시키기 위한 감지 증폭기 동작 제어부를 구비하며,
    상기 잡음 상쇄부는,
    게이트가 접지되고 드레인/소스 중 하나가 상기 감지 증폭기 동작 완료 검출부의 출력(CON1)에 결합되는 제1 PMOS 트랜지스터와;
    상기 제1 PMOS 트랜지스터의 다른 하나의 드레인/소스와 접지 사이에 상호 병렬로 결합되어 있는 저항 및 커패시터와;
    각각의 드레인/소스가 전원과 접지 사이에 직렬로 연결되어 있고, 게이트가 접지 및 상기 제1 PMOS 트랜지스터의 다른 하나의 드레인/소스에 각각 결합되는 제2 PMOS 트랜지스터 및 제1 NMOS 트랜지스터와;
    상기 제2 PMOS 트랜지스터와 제1 NMOS 트랜지스터의 공통되는 드레인/소스의 신호를 반전하는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
KR1019980057293A 1998-12-22 1998-12-22 감지 증폭기 제어 회로 KR100562648B1 (ko)

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