JPH06119775A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

Info

Publication number
JPH06119775A
JPH06119775A JP4268745A JP26874592A JPH06119775A JP H06119775 A JPH06119775 A JP H06119775A JP 4268745 A JP4268745 A JP 4268745A JP 26874592 A JP26874592 A JP 26874592A JP H06119775 A JPH06119775 A JP H06119775A
Authority
JP
Japan
Prior art keywords
signal
circuit
address
response
timing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP4268745A
Other languages
English (en)
Other versions
JP2627475B2 (ja
Inventor
Yuko Ozeki
祐子 尾関
Yoshio Fudeyasu
吉雄 筆保
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP4268745A priority Critical patent/JP2627475B2/ja
Priority to KR1019930019423A priority patent/KR960003533B1/ko
Priority to US08/126,763 priority patent/US5414672A/en
Priority to DE4333765A priority patent/DE4333765C2/de
Publication of JPH06119775A publication Critical patent/JPH06119775A/ja
Application granted granted Critical
Publication of JP2627475B2 publication Critical patent/JP2627475B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】 【構成】 ダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）であって、改善されたカラム系イネーブル回路１
０を備える。回路１０は、外部から与えられるタイミン
グ制御信号Ｓｔｃに応答して、カラム系イネーブル信号
／ＣＥを出力する。ＡＴＤ９４は信号／ＣＥに応答して
活性化された後、アドレス信号の遷移を検出する。 【効果】 ＡＴＤ９４の活性化タイミングが外部信号に
よって決定され得るので、ＡＴＤ９４の活性化直後のア
ドレス遷移検出動作を容易にテストすることができる。
したがって、テストに要する時間が短縮され得る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、一般に半導体メモリ
装置に関し、特に、アドレス遷移検出器を備えた半導体
メモリ装置における改善に関する。
【０００２】
【背景の技術】従来より、ダイナミックランダムアクセ
スメモリ（以下「ＤＲＡＭ」という）およびスタティッ
クランダムアクセスメモリ（以下「ＳＲＡＭ」という）
などの半導体メモリは、様々な電子機器において用いら
れている。一般に半導体メモリは、製造工場において出
荷前に様々なテストが行なわれる。ＤＲＡＭおよびＳＲ
ＡＭについても、出荷前に様々なテストが行なわれるの
であるが、これらの半導体メモリの集積度が高くなるに
つれ、テストに要する時間が増加される傾向にある。し
たがって、一般にテストに要する時間を短縮するための
工夫が半導体メモリにおいて求められている。
【０００３】一方、アドレス遷移検出器（以下「ＡＴ
Ｄ」という）は、ＤＲＡＭおよびＳＲＡＭなど様々な半
導体メモリまたは半導体装置において用いられている。
ＡＴＤは、外部から与えられるアドレス信号の遷移を検
出し、パルス信号（一般に「ＡＴＤパルス」と呼ばれ
る）を発生する。半導体メモリは、ＡＴＤパルスに応答
して動作を開始する様々な回路を備えている。
【０００４】この発明は、一般にＡＴＤを備えた半導体
メモリに適用可能であるが、以下の記載では、この発明
がＤＲＡＭに適用される例について説明する。
【０００５】図５は、この発明の背景を示すＤＲＡＭの
ブロック図である。図５を参照して、このＤＲＡＭ２０
０は、多数のメモリセルを備えたメモリセルアレイ８５
と、外部から与えられるアドレス信号Ａ０〜Ａｎを受け
るアドレスバッファ８１と、受信されたアドレス信号に
応答してメモリセルアレイ８５の行および列をそれぞれ
指定するためのロウデコーダ８２およびカラムデコーダ
８３と、メモリセルから読出されたデータ信号を増幅す
るためのセンスアンプ８４とを含む。入力データＤｉは
データ入力回路８６を介して与えられる。出力データＤ
ｏはデータ出力回路８７を介して出力される。
【０００６】ロウアドレスストローブ信号／ＲＡＳは、
ＲＡＳ入力バッファ９２を介してクロックジェネレータ
８８に与えられる。カラムアドレスストローブ信号／Ｃ
ＡＳは、ＣＡＳ入力バッファ９１を介してクロックジェ
ネレータ８８に与えられる。クロックジェネレータ８８
は、ＤＲＡＭ２００中に設けられた様々な回路を制御す
るためのクロック信号を発生する。
【０００７】ＤＲＡＭ２００は、さらに、ＤＲＡＭ２０
０におけるカラム系回路をイネーブルするためのカラム
系イネーブル回路２０と、カラム系イネーブル信号／Ｃ
Ｅに応答してアドレス遷移検出信号Ｓａｔを発生するＡ
ＴＤ９４とを含む。カラム系回路として、カラムデコー
ダ８３，データ入力回路８６およびデータ出力回路８７
などが含まれる。データ出力回路８７には、図９におい
て示されたプリアンプ３１，メインアンプ３２および出
力バッファ３３が含まれる。
【０００８】カラム系イネーブル回路２０は、クロック
ジェネレータ８８から与えられるクロック信号／ＲＡＳ
Ａ，／ＲＥＦおよびＳＯＤを受ける。内部ロウアドレス
ストローブ信号／ＲＡＳＡは、外部から与えられる信号
／ＲＡＳに同期している。内部リフレッシュ信号／ＲＥ
Ｆは、クロックジェネレータ８８内に設けられたリフレ
ッシュモード判定回路（図示せず）から発生される。信
号／ＲＥＦが低レベルであるとき、ＤＲＡＭ２００はＣ
ＡＳビフォアＲＡＳリフレッシュサイクルにおいて動作
する。信号ＳＯＤは、センスアンプ８４によるセンス動
作の終了を示している。信号ＳＯＤは、メモリセルアレ
イ８５内に設けられているワード線（図示せず）のため
のワード線活性化信号の活性化タイミングを遅延させる
ことにより、クロックジェネレータ８８において発生さ
れる。
【０００９】カラム系イネーブル回路２０は、低レベル
の信号／ＲＡＳＡならびに高レベルの信号／ＲＥＦおよ
びＳＯＤに応答して低レベルのカラム系イネーブル信号
／ＣＥを出力し、他の場合には高レベルの信号／ＣＥを
出力する。低レベルの信号／ＣＥに応答して、ＡＴＤ９
４が活性化される。ＡＴＤ９４が活性化された後、ＡＴ
Ｄ９４はアドレスバッファ８１を介して与えられるアド
レス信号Ａ０ないしＡｎの遷移を検出し、アドレス遷移
検出信号Ｓａｔを発生する。すなわち、ＡＴＤ９４は、
ロウアドレス信号からカラムアドレス信号への遷移を検
出し、ＡＴＤパルスを含む信号Ｓａｔを発生する。
【００１０】カラムデコーダ８３，データ入力回路８６
およびデータ出力回路８７は、アドレス遷移検出信号Ｓ
ａｔに応答して活性化される。特に、データ出力回路８
７は、プリアンプ，メインアンプおよび出力バッファを
備えており、これらの回路が信号Ｓａｔに応答して活性
化される。
【００１１】図９は、図５に示したデータ出力回路８７
の回路図である。図９を参照して、データ出力回路８７
は、センスアンプ８４により増幅されたデータ信号Ｓｄ
を受けるプリアンプ３１と、プリアンプ３１の出力に接
続されたメインアンプ３２と、メインアンプ３２の出力
に接続された出力バッファ３３とを含む。出力バッファ
３３を介して、出力データＤｏが出力される。プリアン
プ３１，メインアンプ３２および出力バッファ３３は、
図５に示したＡＴＤ９４からの出力信号Ｓａｔに含まれ
るＡＴＤパルスＡＰに応答して活性化される。
【００１２】図６は、従来のビット線周辺回路の一部を
示す回路図である。図６に示した回路は、図５に示した
センスアンプ８４およびメモリセルアレイ８５内に設け
られている。図７は、図６に示した回路の動作を説明す
るためのタイミングチャートである。図６に示したビッ
ト線周辺回路に関する記載は、１９８５年に開催された
国際固体回路会議（ＩＳＳＣＣ８５）のダイジェスト・
オブ・テクニカルペーパーズの２５２頁ないし２５３頁
に記載されている。
【００１３】図６および図７を参照して、読出動作にお
いて、ワード線ＷＬｉが活性化されたとき（すなわちワ
ード線ＷＬｉの電位が高レベルになったとき）、メモリ
セルＭＣのスイッチングトランジスタＱｓがオンする。
したがって、メモリセルＭＣ内のキャパシタＣｓにスト
アされていたデータ信号が、ビット線ＢＬｊ上に現われ
る。トランジスタＱ１ないしＱ４によって構成されたセ
ンスアンプ５が、活性化制御信号ＳP およびＳN に応答
して活性化されるので、ビット線ＢＬｊと／ＢＬｊとの
間に現われた微小な電位差がセンスアンプ８４によって
増幅される。カラムデコーダ８３から高レベルのカラム
選択信号ＹｊがトランジスタＱ８およびＱ９のゲートに
与えられるので、トランジスタＱ８およびＱ９がオンす
る。したがって、センスアンプ８４により増幅されたデ
ータ信号がＩＯ線対６ａ，６ｂに与えられる。ＩＯ線対
６ａ，６ｂ上のデータ信号は、データ出力回路８７に伝
送される。図７において、センス終了信号ＳＯＤが示さ
れている。
【００１４】図３は、図５に示したカラム系イネーブル
回路２０の回路図である。図３を参照して、カラム系イ
ネーブル回路２０は、インバータ１１ないし１５と、Ｎ
ＡＮＤゲート１６と、ＮＯＲゲート１７とを含む。信号
／ＲＡＳＡは、インバータ１１を介してＮＡＮＤゲート
１６に与えられる。信号／ＲＥＦは、インバータ１２お
よび１３を介してＮＡＮＤゲート１６に与えられる。信
号ＳＯＤは、インバータ１４を介してＮＯＲゲート１７
に与えられる。ＮＯＲゲート１７は、ＮＡＮＤゲート１
６の出力信号をも受ける。ＮＯＲゲート１７の出力信号
は、インバータ１５によって反転された後、カラム系イ
ネーブル信号／ＣＥとして出力される。
【００１５】動作において、低レベルの信号／ＲＡＳＡ
ならびに高レベルの信号／ＲＥＦおよびＳＯＤが与えら
れたとき、カラム系イネーブル回路２０は低レベルの信
号／ＣＥを出力し、他の場合には、高レベルの信号／Ｃ
Ｅを出力する。
【００１６】図８は、図３に示したカラム系イネーブル
回路２０の動作を説明するためのタイミングチャートで
ある。図３および図８を参照して、次にカラム系イネー
ブル回路２０の動作について説明する。
【００１７】外部から与えられる信号／ＲＡＳの立下が
りに応答して、内部信号／ＲＡＳＡが立下がる。信号／
ＲＡＳの立下がりに応答して、外部から与えられるアド
レス信号Ａ０ないしＡｎがロウアドレス信号ＲＡとして
アドレスバッファ８１により保持される。ロウアドレス
信号ＲＡはロウデコーダ８２に与えられる。このとき、
カラム系イネーブル回路２０は、高レベルの信号／ＣＥ
を出力する。
【００１８】時刻ｔｓｅにおいて、センス終了信号ＳＯ
Ｄが立上がる。信号ＳＯＤの立上がりは、センスアンプ
８４によるセンス動作が終了したことを示している。す
なわち、図７に示されるように、センス終了信号ＳＯＤ
は、ワード線信号ＷＬｉが立上がりかつセンスアンプ８
４が活性化された後（図７を参照）、予め定められた時
間が経過した後立上がる。たとえば、センス終了信号Ｓ
ＯＤは、ワード線信号ＷＬｉを遅延させることにより生
成される。
【００１９】図３に示したカラム系イネーブル回路２０
において、ＮＡＮＤゲート１６は、低レベルの信号／Ｒ
ＡＳＡおよび高レベルの信号／ＲＥＦに応答して、低レ
ベルの出力信号をＮＯＲゲート１７に与える。センス終
了信号ＳＯＤが立上がる前、高レベルの信号がＮＯＲゲ
ート１７に与えられるので、ＮＯＲゲート１７は低レベ
ルの信号を出力する。したがって、高レベルのカラム系
イネーブル信号／ＣＥがインバータ１５を介して出力さ
れる。
【００２０】センス終了信号ＳＯＤが立上がった後、低
レベルの信号がＮＯＲゲート１７に与えられるので、Ｎ
ＯＲゲート１７は高レベルの信号を出力する。したがっ
て、低レベルのカラム系イネーブル信号／ＣＥがインバ
ータ１５を介して出力される。
【００２１】図８を参照して、時刻ｔｓｅにおいてセン
ス終了信号ＳＯＤが立上がる。信号ＳＯＤの立上がりに
応答して、カラム系イネーブル回路９４が低レベルのカ
ラム系イネーブル信号／ＣＥを出力する。ＡＴＤ９４の
出力信号Ｓａｔは、ＡＴＤ９４が活性化された後低レベ
ルに変化する。ＡＴＤ９４の活性化の後、ＡＴＤ９４
は、アドレス信号Ａ０ないしＡｎの遷移、すなわちロウ
アドレス信号ＲＡからカラムアドレス信号ＣＡへの遷移
に応答して、ＡＴＤパルスＡＰ（図８において破線によ
り示される）を発生する。図５に示したカラムデコーダ
８３，データ入力回路８６およびデータ出力回路８７
は、信号Ｓａｔに含まれるＡＴＤパルスＡＰに応答して
活性化される。
【００２２】図１０は、図５に示したＡＴＤ回路９４の
回路図である。図１０を参照して、ＡＴＤ回路９４は、
ＰＭＯＳトランジスタ４１ないし４４と、ＮＭＯＳトラ
ンジスタ４５，４６，５０ないし５ｎと、インバータ４
７，４８と、ＥＸＯＲゲート６０ないし６ｎと、遅延素
子７０ないし７ｎとを含む。動作において、まず、低レ
ベルの内部ロウアドレスストローブ信号／ＲＡＳＡが与
えられるので、トランジスタ４１がオンする。これに加
えて、低レベルのカラム系イネーブル信号／ＣＥが与え
られるので、トランジスタ４２，４３がオンする。トラ
ンジスタ４１，４２および４３の導通によりＡＴＤ回路
９４が活性化され、インバータ４７は低レベルの出力信
号Ｓａｔを出力する。
【００２３】アドレス信号Ａ０ないしＡｎが変化したと
き、ＥＸＯＲゲート６０ないし６ｎのうちの対応するも
のが短いパルスを発生する。したがって、トランジスタ
５０ないし５ｎのうちの対応するものが導通するので、
出力信号Ｓａｔは与えられたパルス幅の間高レベルにな
る。その結果ＡＴＤパルスＡＰが出力信号Ｓａｔとして
出力される。
【００２４】高レベルのカラム系イネーブル信号／ＣＥ
が与えられたとき、トランジスタ４５が導通するので、
ＡＴＤ回路９４は高レベルの出力信号Ｓａｔを出力す
る。したがって、ＡＴＤ回路９４は、非活性化期間にお
いて、アドレス信号Ａ０ないしＡｎの変化に応答して動
作せず、高レベルの出力信号Ｓａｔを出力し続ける。
【００２５】
【発明が解決しようとする課題】前述のように、センス
終了信号ＳＯＤは、ワード線信号が活性化された後予め
定められた時間長さが経過した後立上げられる。しかし
ながら、センス終了信号ＳＯＤの半導体基板上での伝送
速度は、個々のデバイス、すなわち個々のＤＲＡＭによ
って異なっている。すなわち、半導体基板上にＤＲＡＭ
に必要な回路が形成されるのであるが、製造工程におけ
る製造パラメータ（たとえば、製造における精度，製造
の周囲温度等）の変動などの理由により、センス終了信
号ＳＯＤの立上がりタイミングが早められたり遅くなっ
たりする。言い換えると、図８に示した時刻ｔｓｅがデ
バイスによって変動する。このことは次のような問題を
引き起こす。
【００２６】ＡＴＤ回路９４は、理想的には、活性化さ
れた直後からアドレス信号の遷移を検出し、所望のＡＴ
ＤパルスＡＰを発生する必要がある。しかしながら、Ａ
ＴＤ回路９４が活性化された直後では、ＡＴＤ回路９４
が短時間において不安定に動作することがある。したが
って、個々のＤＲＡＭの出荷前のテストにおいて、ＡＴ
Ｄ回路９４が活性化された直後に正常な読出および書込
動作が行なわれ得るかどうかを判定する必要がある。も
し、正常な読出および書込動作が行なわれない場合で
は、そのＤＲＡＭは不良品として廃棄される。このテス
トは、テストデータをＤＲＡＭに書込み、所望のデータ
が読出されるか否かを検出することによって行なわれ
る。
【００２７】したがって、上記のテストを実行するため
には、ＡＴＤ回路９４の出力信号Ｓａｔが立下がった直
後に、アドレス信号Ａ０ないしＡｎを遷移させる必要が
ある。しかしながら、前述のように、センス終了信号Ｓ
ＯＤの立上がりタイミングが変動するため、信号Ｓａｔ
の立下がりタイミングが変動することとなり、その結
果、所望のタイミングで、言い換えると信号Ｓａｔが立
下がった直後のタイミングでアドレス信号Ａ０ないしＡ
ｎを遷移させるのが難しい。
【００２８】その結果、従来のテストでは、図８に示し
た予め定められた期間Ｔ２内の様々なタイミングｔ１１
ないしｔ１７でアドレス信号Ａ０ないしＡｎを遷移さ
せ、各遷移タイミングについてデータ書込およびデータ
読出を繰返すことにより、テストが行なわれてきた。遷
移タイミングｔ１１ないしｔ１７の中には、テストのた
めの所望のタイミング（すなわちＡＴＤ回路９４の活性
化直後のタイミング）ｔ１３が含まれているので、すべ
てのタイミングｔ１１ないしｔ１７について所望のデー
タが読出され得ることを確認することにより、テストさ
れたＤＲＡＭが出荷に適したものであるか否かが判定さ
れる。もし、タイミングｔ１１ないしｔ１７のいずれか
において、書込まれたデータが読出されない場合では、
テストされたＤＲＡＭは不良品として廃棄される。
【００２９】このように、従来のＤＲＡＭについてテス
トを実行するのに、複数のタイミングｔ１１ないしｔ１
７についてデータ読出およびデータ書込を行なう必要が
あるので、テストの実行するのに要する時間が増大され
ていた。
【００３０】この発明は、上記のような課題を解決する
ためになされたもので、ＡＴＤ回路を備えた半導体メモ
リ装置をテストするのに要する時間を短縮することを目
的とする。
【００３１】
【課題を解決するための手段】この発明に係る半導体メ
モリ装置は、行および列に配設された複数のメモリセル
を備えたメモリセルアレイと、メモリセルにストアされ
ていたデータ信号を増幅するセンスアンプ手段と、セン
スアンプ手段によるセンス動作の終了を示すセンス終了
信号を発生する手段と、外部から与えられるアドレス信
号の遷移を検出するアドレス遷移検出器手段と、センス
終了信号に応答してアドレス遷移検出器手段を活性化さ
せる活性化手段と、外部から与えられるタイミング制御
信号に応答して、活性化手段による活性化タイミングを
制御するタイミング制御手段とを含む。
【００３２】
【作用】この発明における半導体メモリ装置では、タイ
ミング制御手段が、外部から与えられるタイミング制御
信号に応答して活性化手段による活性化タイミングを制
御する。したがって、アドレス遷移検出器手段の活性化
タイミングおよびアドレス信号の遷移タイミングを外部
から個々に決定できるので、テストにおいてアドレス信
号を異なったタイミングで繰返し遷移させる必要がな
い。したがって、テストに要する時間が短縮され得る。
【００３３】
【実施例】図１は、この発明の一実施例を示すＤＲＡＭ
のブロック図である。図１を参照して、ＤＲＡＭ１００
は、改善されたカラム系イネーブル回路１０を含む。カ
ラム系イネーブル回路１０は、新たに設けられた外部端
子３０を介して、外部から与えられるタイミング制御信
号Ｓｔｃを受ける。
【００３４】図２は、図１に示したカラム系イネーブル
回路１０の回路図である。図２を参照して、カラム系イ
ネーブル回路１０は、図３に示した回路２０と比較する
と、２つの入力ノードを有するＮＯＲゲート１７に代え
て、３つの入力ノードを有するＮＯＲゲート１８を備え
る。ＮＯＲゲート１８の第３の入力ノードは、外部端子
３０に接続される。端子３０を介して、タイミング制御
信号Ｓｔｃが与えられる。
【００３５】図４は、図２に示したカラム系イネーブル
回路１０の動作を説明するためのタイミングチャートで
ある。図２および図４を参照して、次にカラム系イネー
ブル回路１０の動作について説明する。
【００３６】信号／ＲＡＳの立下がりに応答して、内部
信号／ＲＡＳＡが立下がる。クロックジェネレータ８８
から高レベルの信号／ＲＥＦが与えられる。したがっ
て、ＮＡＮＤゲート１６は、低レベルの信号／ＲＡＳＡ
および高レベルの信号／ＲＥＦに応答して、低レベルの
出力信号をＮＯＲゲート１８に与える。センス終了信号
ＳＯＤが立上がる前、高レベルの信号がインバータ１４
からＮＯＲゲート１８に与えられるので、ＮＯＲゲート
１８は低レベルの信号を出力する。したがって、高レベ
ルのカラム系イネーブル信号／ＣＥがインバータ１５を
介して出力される。
【００３７】時刻ｔｓｅにおいて、センス終了信号ＳＯ
Ｄが立上がる。この立上がりタイミングｔｓｅは、前述
のようにデバイスごとの様々な条件により変動され得
る。信号ＳＯＤが立上がった後、低レベルの信号がイン
バータ１４からＮＯＲゲート１８に与えられる。しかし
ながら、ＮＯＲゲート１８は、外部から指定された時刻
ｔｅｃまでは高レベルのタイミング制御信号Ｓｔｃを受
けるので、引き続き低レベルの信号を出力する。したが
って、時刻ｔｅｃまでは、高レベルのカラム系イネーブ
ル信号／ＣＥがインバータ１５を介して出力される。
【００３８】時刻ｔｅｃにおいて、外部から与えられる
タイミング制御信号Ｓｔｃが立下がる。信号Ｓｔｃの立
下がりに応答して、ＮＯＲゲート１８の出力信号が立上
がる。したがって、時刻ｔｃｅの後、低レベルのカラム
系イネーブル信号／ＣＥがインバータ１５を介して出力
される。図１に示したＡＴＤ回路９４は、低レベルの信
号／ＣＥに応答して活性化される。
【００３９】ＡＴＤ９４が活性化されるとすぐに、ＡＴ
Ｄ９４の出力信号Ｓａｔが立下がる。したがって、信号
Ｓａｔの立下がりタイミングが、外部から与えられるタ
イミング制御信号Ｓｔｃの立下がりタイミングｔｅｃに
よりほぼ決定されるので、テストにおいてアドレス信号
Ａ０ないしＡｎを遷移させるべきタイミングを正確に認
識することができる。すなわち、テストにおいてＡＴＤ
９４が活性化された直後にアドレス信号Ａ０ないしＡｎ
を遷移させる必要があるのであるが、外部タイミング制
御信号Ｓｔｃの立下がりタイミングｔｅｃがわかってい
るので、テストされるべきアドレス遷移タイミングｔ１
３を容易に決定することができる。したがって、図８に
示した期間Ｔ２における場合のように、アドレス信号Ａ
０ないしＡｎをたくさんの回数繰返し遷移させる必要が
ない。その結果、図４に示した期間Ｔ１において、図８
に示した期間Ｔ２の場合と比較して、僅かな回数だけア
ドレス信号Ａ０ないしＡｎの遷移を繰り返すだけで十分
であるので、テストに要する時間が短縮され得る。
【００４０】アドレス遷移検出信号Ｓａｔに含まれるＡ
ＴＤパルスＡＰは、図１に示したカラムデコーダ８３，
データ入力回路８６およびデータ出力回路８７に与えら
れる。これらの回路８３，８６および８７は、ＡＴＤパ
ルスＡＰに応答して活性化される。テストにおいて、図
４に示した時刻ｔｅｃにおいて、外部から与えられるタ
イミング制御信号Ｓｔｃが立下げられる。これに加え
て、時刻ｔ１３において、外部から与えられるアドレス
信号Ａ０ないしＡｎがロウアドレスＲＡからカラムアド
レスＣＡに変化される。したがって、時刻ｔ１３の後Ａ
ＴＤパルスＡＰがＡＴＤ９４から発生され、回路８３，
８６および８７がパルスＡＰに応答して活性化される。
テストにおいて、データ書込の後所望のデータが読出さ
れることを確認することにより、ＤＲＡＭの「正常」が
判定される。
【００４１】外部タイミング制御信号Ｓｔｃはテストに
おいて時刻ｔｅｃにおいて立下げられるが、通常の動
作、すなわちテスト動作を除く動作が行なわれるとき、
信号Ｓｔｃは少なくとも時刻ｔｓｅよりも前に低レベル
に変化される（図４において破線により示される）。場
合によっては、外部端子３０を接地することにより、低
レベルの信号Ｓｔｃが与えられ続ける。時刻ｔｓｅより
前に低レベルの信号Ｓｔｃを与えることにより、図２に
示したカラム系イネーブル回路１０は、図３に示した回
路２０と同様に動作する。
【００４２】上記の実施例では外部端子３０が新たに設
けられ、端子３０を介して外部タイミング制御信号Ｓｔ
ｃが与えられている。その他の好ましい実施例では、外
部から与えられる信号Ｓｔｃに代えて、図４に示した信
号Ｓｔｃと同様のタイミングで変化する内部信号が用い
られ得る。場合によっては、信号Ｓｔｃと同様のタイミ
ングで変化する内部信号を発生する回路が設けられる。
【００４３】このように、図１に示したＤＲＡＭ１００
では、外部から与えられるタイミング制御信号Ｓｔｃの
立下がりタイミングｔｅｃにより、ＡＴＤ９４の活性化
タイミングが決定される。したがって、ＡＴＤ９４の活
性化直後に、テストされるべき最も適したタイミングｔ
１３においてアドレス信号Ａ０ないしＡｎを遷移させる
ことができる。したがって、図４に示した期間Ｔ１にお
いてテストされるべきアドレス遷移タイミングの数が減
少され得るので、テストに要する時間を短縮させること
ができる。
【００４４】上記の記載では、この発明がＤＲＡＭに適
用される例について説明がなされたが、この発明は、一
般にアドレス遷移検出器（ＡＴＤ）を備えた半導体メモ
リに広く適用され得ることが指摘される。
【００４５】
【発明の効果】以上のように、この発明によれば、外部
から与えられるタイミング制御信号に応答して、アドレ
ス遷移検出器手段のための活性化手段の活性化タイミン
グを制御するタイミング制御手段を設けたので、テスト
に要する時間を短縮することができる半導体メモリ装置
が得られた。
【図面の簡単な説明】
【図１】この発明の一実施例を示すＤＲＡＭのブロック
図である。
【図２】図１に示したカラム系イネーブル回路の回路図
である。
【図３】図５に示したカラム系イネーブル回路の回路図
である。
【図４】図２に示した回路の動作を説明するためのタイ
ミングチャートである。
【図５】この発明の背景を示すＤＲＡＭのブロック図で
ある。
【図６】従来のビット線周辺回路の回路図である。
【図７】図６に示した回路の動作を説明するためのタイ
ミングチャートである。
【図８】図３に示した回路の動作を説明するためのタイ
ミングチャートである。
【図９】図５に示したデータ出力回路の回路図である。
【図１０】図５に示したＡＴＤ回路の回路図である。
【符号の説明】
１０ カラム系イネーブル回路 ３０ 外部端子 ９４ ＡＴＤ回路 １００ ＤＲＡＭ Ｓｔｃ 外部タイミング制御信号 ＳＯＤ センス終了信号 ／ＣＥ カラム系イネーブル信号 Ｓａｔ アドレス遷移検出信号 ＡＰ ＡＴＤパルス

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 行および列に配設された複数のメモリセ
    ルを備えたメモリセルアレイと、 前記メモリセルにストアされていたデータ信号を増幅す
    るセンスアンプ手段と、 前記センスアンプ手段によるセンス動作の終了を示すセ
    ンス終了信号を発生する手段と、 外部から与えられるアドレス信号の遷移を検出するアド
    レス遷移検出器手段と、 センス終了信号に応答して、前記アドレス遷移検出器手
    段を活性化させる活性化手段と、 外部から与えられるタイミング制御信号に応答して、前
    記活性化手段による活性化タイミングを制御するタイミ
    ング制御手段とを含む、半導体メモリ装置。
JP4268745A 1992-10-07 1992-10-07 半導体メモリ装置 Expired - Lifetime JP2627475B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP4268745A JP2627475B2 (ja) 1992-10-07 1992-10-07 半導体メモリ装置
KR1019930019423A KR960003533B1 (ko) 1992-10-07 1993-09-23 어드레스 전이 검출기를 포함하는 개선된 반도체 기억장치
US08/126,763 US5414672A (en) 1992-10-07 1993-09-27 Semiconductor memory device including address transition detector
DE4333765A DE4333765C2 (de) 1992-10-07 1993-10-04 Halbleiterspeichervorrichtung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4268745A JP2627475B2 (ja) 1992-10-07 1992-10-07 半導体メモリ装置

Publications (2)

Publication Number Publication Date
JPH06119775A true JPH06119775A (ja) 1994-04-28
JP2627475B2 JP2627475B2 (ja) 1997-07-09

Family

ID=17462752

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4268745A Expired - Lifetime JP2627475B2 (ja) 1992-10-07 1992-10-07 半導体メモリ装置

Country Status (4)

Country Link
US (1) US5414672A (ja)
JP (1) JP2627475B2 (ja)
KR (1) KR960003533B1 (ja)
DE (1) DE4333765C2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09219093A (ja) * 1995-12-21 1997-08-19 Lg Semicon Co Ltd メモリのカラムスイッチングイネーブル信号発生回路
KR100562648B1 (ko) * 1998-12-22 2006-06-29 주식회사 하이닉스반도체 감지 증폭기 제어 회로

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3769033B2 (ja) * 1993-12-28 2006-04-19 株式会社東芝 半導体メモリ装置
US5717642A (en) * 1994-02-18 1998-02-10 Sgs-Thomson Microelectronics S.R.L. Load signal generating method and circuit for nonvolatile memories
JP2697634B2 (ja) * 1994-09-30 1998-01-14 日本電気株式会社 同期型半導体記憶装置
JPH08123717A (ja) * 1994-10-25 1996-05-17 Oki Electric Ind Co Ltd 半導体記憶装置
KR0140481B1 (ko) * 1994-12-31 1998-07-01 김주용 동기식 메모리장치의 데이타신호 분배회로
US5563843A (en) * 1995-03-09 1996-10-08 Intel Corporation Method and circuitry for preventing propagation of undesired ATD pulses in a flash memory device
JPH0955087A (ja) * 1995-08-11 1997-02-25 Texas Instr Japan Ltd 半導体メモリ装置
US5666321A (en) * 1995-09-01 1997-09-09 Micron Technology, Inc. Synchronous DRAM memory with asynchronous column decode
JPH0973775A (ja) * 1995-09-01 1997-03-18 Mitsubishi Electric Corp 半導体記憶装置
US5757718A (en) * 1996-02-28 1998-05-26 Nec Corporation Semiconductor memory device having address transition detection circuit for controlling sense and latch operations
KR100200763B1 (ko) * 1996-11-30 1999-06-15 윤종용 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로
KR100246336B1 (ko) * 1997-03-22 2000-03-15 김영환 메모리의 출력회로
JP4334038B2 (ja) * 1998-08-28 2009-09-16 株式会社ルネサステクノロジ 半導体記憶装置
JP3762558B2 (ja) * 1998-12-28 2006-04-05 富士通株式会社 半導体記憶装置及び半導体記憶装置における出力信号の制御方法並びに出力信号制御回路
US6101133A (en) * 1999-06-30 2000-08-08 Integrated Silicon Solution, Inc. Apparatus and method for preventing accidental writes from occurring due to simultaneous address and write enable transitions
US7084331B2 (en) * 2002-01-15 2006-08-01 Society for Techno-Innovation of Agriculture Forestry and Fisheries Rice containing endophytic bacteria and method of producing it
KR100482766B1 (ko) * 2002-07-16 2005-04-14 주식회사 하이닉스반도체 메모리 소자의 컬럼 선택 제어 신호 발생 회로
US7268589B2 (en) * 2005-12-16 2007-09-11 Actel Corporation Address transition detector for fast flash memory device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5214610A (en) * 1989-09-22 1993-05-25 Texas Instruments Incorporated Memory with selective address transition detection for cache operation
EP0419852A3 (en) * 1989-09-22 1992-08-05 Texas Instruments Incorporated A memory with selective address transition detection for cache operation
JP2925600B2 (ja) * 1989-11-07 1999-07-28 富士通株式会社 半導体記憶装置
US5305283A (en) * 1990-04-06 1994-04-19 Mosaid, Inc. Dram column address latching technique
JPH0419899A (ja) * 1990-05-11 1992-01-23 Mitsubishi Electric Corp 半導体記憶装置のためのテスト装置
JPH05217367A (ja) * 1992-02-03 1993-08-27 Mitsubishi Electric Corp 半導体記憶装置
US5243575A (en) * 1992-06-19 1993-09-07 Intel Corporation Address transition detection to write state machine interface circuit for flash memory
US5301165A (en) * 1992-10-28 1994-04-05 International Business Machines Corporation Chip select speedup circuit for a memory

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09219093A (ja) * 1995-12-21 1997-08-19 Lg Semicon Co Ltd メモリのカラムスイッチングイネーブル信号発生回路
KR100562648B1 (ko) * 1998-12-22 2006-06-29 주식회사 하이닉스반도체 감지 증폭기 제어 회로

Also Published As

Publication number Publication date
KR940010102A (ko) 1994-05-24
US5414672A (en) 1995-05-09
DE4333765A1 (de) 1994-04-14
JP2627475B2 (ja) 1997-07-09
DE4333765C2 (de) 1996-11-07
KR960003533B1 (ko) 1996-03-14

Similar Documents

Publication Publication Date Title
JP2627475B2 (ja) 半導体メモリ装置
US8040751B2 (en) Semiconductor memory device
US6295238B1 (en) Semiconductor memory device having a circuit for fast operation
KR100401506B1 (ko) 비동기 프리차지 기능을 갖는 싱크로노스 메모리 디바이스
US7017090B2 (en) Semiconductor module including semiconductor memory device shiftable to test mode as well as semiconductor memory device used therein
US5023840A (en) Semiconductor memory device having testing function and testing method thereof
US5079743A (en) Circuit for applying selected voltages to dynamic random access memory
US6034904A (en) Semiconductor memory device having selection circuit for arbitrarily setting a word line to selected state at high speed in test mode
KR20030010466A (ko) 리프레시 동작 시의 소비 전력이 감소된 반도체 기억 장치
US5157630A (en) Semiconductor memory which can be prevented from shifting to undesired operation mode
US6341089B1 (en) Semiconductor memory device allowing effective detection of leak failure
US6636455B2 (en) Semiconductor memory device that operates in synchronization with a clock signal
US6501693B2 (en) Semiconductor memory device allowing easy characteristics evaluation
JPH0821239B2 (ja) ダイナミック型半導体記憶装置およびそのテスト方法
US7075854B2 (en) Semiconductor memory device, write control circuit and write control method for the same
US20040165452A1 (en) Semiconductor memory device including RAS guarantee circuit
JPS6013396A (ja) ダイナミツク型ｒａｍ
JPH11317098A (ja) 半導体記憶装置及びその試験方法
JPH0668673A (ja) 半導体記憶装置
JPH0750551B2 (ja) 半導体記憶装置
JPH08263995A (ja) 半導体集積回路

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19970121