JP3769033B2 - 半導体メモリ装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は半導体メモリ装置に係り、特に、２バイト以上のデータ入出力バスを持ち、バイト単位でデータの書込みができる非同期スタティックメモリ素子に適用して好適な半導体メモリ素子に関する。
【０００２】
【従来の技術】
近年の、ＣＰＵの機能向上に伴い、データバスの幅の広いシステムが使用されることが多くなってきている。このため、メモリ素子のデータバス幅も、数バイトと、広いものが要求されるようになってきており、さらにバイト単位の読出し、ないしは書込みができるような機能が必要になってきている。
【０００３】
図５は、一般的な２バイトのデータ幅を持つ、従来の非同期型半導体メモリ装置のシステム図を示すものである。
【０００４】
図において示すように、データは上位バイトと、下位バイトとして扱われる。
【０００５】
入出力データのうちで、上位バイトはデータ入出力端子Ｉ／ＯＵＢ１−Ｉ／ＯＵＢ８（以下、Ｉ／ＯＵＢｍ）を介して入出力される。一方、下位バイトはデータ入出力端子Ｉ／ＯＬＢ１−Ｉ／ＯＬＢ８（以下、Ｉ／ＯＬＢｎ）を介して入出力される。
【０００６】
データ入出力端子Ｉ／ＯＵＢｍへの入力データは、上位バイトが書き込み動作状態の場合は、上位バイトデータ入力バッファＤｉｎＵＢｍを介して上位バイト内部データバスに出力される。また、上位バイトが読み出し動作状態の場合は、前記の上位バイト内部データバスのデータが上位バイトデータ出力バッファを介してデータ入出力端子Ｉ／ＯＵＢｍから外部に出力される。
【０００７】
データ入出力端子Ｉ／ＯＬＢｎへの入力データは、下位バイトが書き込み動作状態の場合は、下位バイトデータ入力バッファＤｉｎＬＢｎを介して下位バイト内部データバスに出力される。また、下位バイトが読み出し動作状態の場合は、前記の下位バイト内部データバスのデータが下位バイトデータ出力バッファを介してデータ入出力端子Ｉ／ＯＬＢｎから外部に出力される。
【０００８】
上位バイトデータ入力バッファＤｉｎＵＢｍ、及び上位バイトデータ出力バッファＤｏｕｔＵＢｍは、内部データバスＤｂｕｓＵＢに接続される。上位バイトデータ入力バッファＤｉｎＵＢｍは、上位バイト書込み要求信号ＷＥＵＢによって制御される。ちなみに、上位バイトデータ入力バッファＤｉｎＵＢｍへの入力データは、パワーセーブのための待機状態以外の場合に内部データバスＤｂｕｓＵＢに出力される。
【０００９】
下位バイトデータ入力バッファＤｉｎＬＢｎ及び下位バイトデータ出力バッファＤｏｕｔＬＢは、内部データバスＤｂｕｓＬＢに接続される。下位バイトデータ入力バッファＤｉｎＵＢｎは、下位バイト書込み要求信号ＷＥＬＢによって制御される。ちなみに、下位バイトデータ入力バッファＤｉｎＬＢｎへの入力データは、パワーセーブのための待機状態以外の場合に内部データバスＤｂｕｓＬＢに出力される。
【００１０】
この、メモリ素子は、外部からの上位バイト制御信号／ＵＢ、下位バイト制御信号／ＬＢ、書込み要求信号／ＷＥにより制御される。上位バイト制御信号／ＵＢは上位バイト制御信号バッファＵＢｂｕｆｆｅｒを介して入力される。下位バイト制御信号／ＬＢは下位バイト制御信号バッファＬＢｂｕｆｆｅｒを介して入力される。書込み要求信号／ＷＥは、上位バイト制御信号バッファＵＢｂｕｆｆｅｒ、下位バイト制御信号バッファＬＢｂｕｆｆｅｒ、および書込み要求信号検出部ＷＥｄｅｔに入力される。
【００１１】
上位バイト制御信号バッファＵＢｂｕｆｆｅｒからは、上位バイト書込み要求信号ＷＥＵＢ、／ＷＥＵＢがメモリ内部に供給される。下位バイト制御信号バッファＬＢｂｕｆｆｅｒからは、下位バイト書込み要求信号ＷＥＬＢ、／ＷＥＬＢがメモリ内部に供給される。
【００１２】
書込み要求信号検出部ＷＥｄｅｔからは、書込み開始同期パルスφＷＳ、書込み終了同期パルスφＷＥがメモリ内部に供給される。
【００１３】
データ遷移検出回路ＤＴＤは、上位バイト書込み要求信号ＷＥＵＢ，／ＷＥＵＢ及び下位バイト書込み要求信号ＷＥＬＢ，／ＷＥＬＢによって動作状態となっている上位バイトデータ入力バッファＤｉｎＵＢｍ及び下位バイトデータ入力バッファＤｉｎＬＢｎを介して、データ入出力端子Ｉ／ＯＵＢｍ及びＩ／ＯＬＢｎからの入力データの状態を見ており、データ入出力端子Ｉ／ＯＵＢｍ、Ｉ／ＯＬＢｎから上位バイトデータ入力バッファＤｉｎＵＢｍ、下位バイトデータ入力バッファＤｉｎＬＢｎに取り込まれたデータが変化遷移した場合に、これを検出して、データ遷移パルスφＤＴＤを出力する。
【００１４】
オートパワーダウン回路ＡＰＤｂｕｆｆｅｒには、アドレス遷移検出回路ＡＴＤからのアドレス遷移パルスφＡＴＤと、データ遷移検出回路ＤＴＤからのデータ遷移パルスφＤＴＤと、書込み要求信号検出部ＷＥｄｅｔからの書込み開始同期パルスφＷＳと、書込み終了同期パルスφＷＥが入力され、オートパワーダウン信号ＡＰＤをメモリ内部に供給する。この回路は、メモリチップ省電力化のために、データ入出力端子Ｉ／ＯＵＢｍ、Ｉ／ＯＬＢｎから、上位バイトデータ入力バッファＤｉｎＵＢｍ及び下位バイトデータ入力バッファＤｉｎＬＢｎに取り込まれたデータの状態が変化しなかった場合に、一定時間経過後、自動的にパワーダウンするように構成され、書込み開始同期パルスφＷＳやデータ遷移パルスφＤＴＤなどが入力されるパワーダウンタイマで制御される。
【００１５】
一方、イコライザ回路ＥＱｂｕｆｆｅｒは、アドレス遷移検出回路ＡＴＤからのアドレス遷移パルスφＡＴＤと、書き込み要求信号検出部ＷＥｄｅｔからの書込み終了同期パルスφＷＥが入力され、装置内のデータ線のイコライズ／プルアップ信号φ／Ｅｑを送出する。この信号φ／Ｅｑは、上位及び下位バイトデータ線ｄＵＢ，／ｄＵＢ；ｄＬＢ，／ｄＬＢをイコライズするイコライズトランジスタＴＵＢＥｑ，ＴＬＢＥｑのゲートに供給される。
【００１６】
メモリセルのアドレス信号Ａｓで指定されるセクションＳには、上位バイトに対応する選択セルＺＵＢと、下位バイトに対応する選択セルＺＬＢが配置されており、ワードラインＷＬを活性化することにより選択される。
【００１７】
選択セルＺＵＢは、カラムデコード線ＣＤにより制御されるゲートＧを介して、上位バイトデータ線ｄＵＢ、／ｄＵＢに接続される。一方、選択セルＺＬＢは、カラムデコード線ＣＤにより制御されるゲートＧを介して、下位バイトデータ線ｄＬＢ、／ｄＬＢに接続される。
【００１８】
一方、上位バイトデータ線ｄＵＢ、／ｄＵＢは、セクション書込みバッファＳＷＢＵＢ及びセクション読出しバッファＳＳＡＵＢに接続されており、内部データバスＤｂｕｓＵＢとの間でのデータの入出力を行う。ちなみに、セクション書込みバッファＳＷＢＵＢ及びセクション読出しバッファＳＳＡＵＢは、上位バイト書込み要求信号ＷＥＵＢ、オートパワーダウン信号ＡＰＤ及びアドレス信号Ａｓが入力され、これらの信号により制御される。
【００１９】
また、下位バイトデータ線ｄＬＢ、／ｄＬＢは、セクション書込みバッファＳＷＢＬＢ及びセクション読出しバッファＳＳＡＬＢに接続されており、内部データバスＤｂｕｓＬＢとの間でのデータの入出力を行う。ちなみに、セクション書込みバッファＳＷＢＬＢ及びセクション読出しバッファＳＳＡＬＢは、下位バイト書込み要求信号ＷＥＬＢ、オートパワーダウン信号ＡＰＤ及びアドレス信号Ａｓが入力され、これらの信号により制御される。
【００２０】
メモリセルは、オートパワーダウン信号ＡＰＤが“Ｌ”レベルの場合に、セクション書込みバッファＳＷＢＵＢ及びセクション書込みバッファＳＷＢＬＢ等を待機状態とする。そして、データ入出力端子Ｉ／ＯＵＢ、Ｉ／ＯＬＢの入力データが変化し、上位バイトデータ入力バッファＤｉｎＵＢｍや下位バイトデータ入力バッファＤｉｎＬＢｎの状態が変化して、これがデータ遷移検出回路ＤＴＤで検出された場合に、オートパワーダウン回路ＡＰＤｂｕｆｆｅｒにおいて、オートパワーダウンが解除されオートパワーダウン信号ＡＰＤは“Ｌ”レベルから“Ｈ”レベルに変化する。
【００２１】
以上述べたような構成において、次にその動作を、図６のタイミングチャートにしたがって説明する。図６において、（Ａ）は／ＷＥ、（Ｂ）は／ＵＢ、（Ｃ）は／ＬＢ、（Ｄ）は上位バイト書込み要求信号ＷＥＵＢ、（Ｅ）は下位バイト書込み要求信号ＷＥＬＢ、（Ｆ）は上位バイト書込み要求信号／ＷＥＵＢ、（Ｇ）は下位バイト書込み要求信号／ＷＥＬＢ、（Ｈ）は書込み開始同期パルスφＷＳ、（Ｉ）はデータ入出力端子Ｉ／ＯＵＢｍの状態、（Ｊ）はデータ入出力端子Ｉ／ＯＬＢｎの状態、（Ｋ）はデータ遷移パルスφＤＴＤ、（Ｌ）はオートパワーダウン信号ＡＰＤ、（Ｍ）は内部データバスＤｂｕｓＵＢの状態、（Ｎ）は内部データバスＤｂｕｓＬＢの状態、（Ｏ）は上位バイトデータ線ｄＵＢ、／ｄＵＢ、（Ｐ）は下位バイトデータ線ｄＬＢ、／ｄＬＢをそれぞれ示すものである。
【００２２】
まず、時刻ｔ０に、データ入出力端子Ｉ／ＯＵＢｍとデータ入出力端子Ｉ／ＯＬＢｎへの書き込みデータの状態が変化すると共に、書き込み要求信号／ＷＥが“Ｈ”レベルから“Ｌ”レベルに変化するものとする。
【００２３】
その結果、書き込み要求信号／ＷＥの変化を受けて、書き込み要求信号検出部ＷＥｄｅｔは、その出力である書き込み開始同期パルスφＷＳを、時刻ｔ２から一定時間“Ｈ”レベルとなるパルスとして出力する。
【００２４】
一方、時刻ｔ０に続く、時刻ｔ１に、上位バイト制御信号／ＵＢと下位バイト制御信号／ＬＢが“Ｈ”レベルから“Ｌ”レベルに変化する。
【００２５】
その結果、上位バイト制御信号／ＵＢと書き込み要求信号／ＷＥの変化を受けて、上位バイト制御信号バッファＵＢｂｕｆｆｅｒは、その出力である上位バイト書き込み要求信号ＷＥＵＢを、時刻ｔ３のタイミングで“Ｌ”レベルから“Ｈ”レベルに、同じく上位バイト書き込み要求信号／ＷＥＵＢを、時刻ｔ３のタイミングで“Ｈ”レベルから“Ｌ”レベルに変化させる。
【００２６】
一方、下位バイト制御信号／ＬＢと書き込み要求信号／ＷＥの変化を受けて、下位バイト制御信号バッファＬＢｂｕｆｆｅｒは、その出力である下位バイト書き込み要求信号ＷＥＬＢを、時刻ｔ３のタイミングで“Ｌ”レベルから“Ｈ”レベルに、同じく下位バイト書き込み要求信号／ＷＥＬＢを、時刻ｔ３のタイミングで“Ｈ”レベルから“Ｌ”レベルに変化させる。
【００２７】
その結果、上位バイトデータ入力バッファＤｉｎＵＢｍは上位バイト書き込み要求信号／ＷＥＵＢを受けて、データ入出力端子Ｉ／ＯＵＢｍのデータを取り込み、同時に、上位バイト書き込み要求信号ＷＥＵＢを受けて、取り込んだデータを上位バイト内部データバスＤｂｕｓＵＢに時刻ｔ５のタイミングで出力する。
【００２８】
一方、下位バイトデータ入力バッファＤｉｎＬＢｍは下位バイト書き込み要求信号／ＷＥＬＢを受けて、データ入出力端子Ｉ／ＯＬＢｎのデータを取り込み、同時に、下位バイト書き込み要求信号ＷＥＬＢを受けて、取り込んだデータを下位バイト内部データバスＤｂｕｓＬＢに時刻ｔ５のタイミングで出力する。
【００２９】
また、上位バイトデータ入力バッファＤｉｎＵＢｍと下位バイトデータ入力バッファＤｉｎＬＢｎに入力されたデータの変化を受けて、データ遷移検出回路ＤＴＤは、データ遷移パルスφＤＴＤを、時刻ｔ４から一定時間“Ｈ”レベルとなるパルスとして出力する。
【００３０】
一方、データ遷移検出回路ＤＴＤからのデータ遷移パルスφＤＴＤと書き込み要求信号検出部ＷＥｄｅｔからの書込み開始同期パルスφＷＳのいずれかに基づき、オートパワーダウン回路ＡＰＤｂｕｆｆｅｒは、時刻ｔ６から時刻ｔ８までの一定時間、オートパワーダウン信号ＡＰＤを“Ｈ”レベルに維持し、書き込み動作が終了するまでの間、装置を動作状態に保つ。
【００３１】
これらの一連の動きを受けて、アドレス信号Ａｓによって選択されているセクションＳのオートパワーダウンが解除され、さらに上位バイト書き込み要求信号ＷＥＵＢにより活性化しているセクションＳのセクション書き込みバッファＳＷＢＵＢを通して、時刻ｔ７のタイミングで上位バイト内部データバスＤｂｕｓＵＢの状態を上位バイトデータ線ｄＵＢ，／ｄＵＢに与える。その結果、カラムデコード線ＣＤにより制御されるゲートＧを介して上位バイトデータ線ｄＵＢの状態が選択メモリセルＺＵＢに書き込まれる。
【００３２】
一方、アドレス信号Ａｓによって選択されているセクションＳのオートパワーダウンが解除され、さらに下位バイト書き込み要求信号ＷＥＬＢにより活性化しているセクションＳのセクション書き込みバッファＳＷＢＬＢを通して、時刻ｔ７のタイミングで下位バイト内部データバスＤｂｕｓＬＢの状態を上位バイトデータ線ｄＬＢ，／ｄＬＢに与える。その結果、カラムデコード線ＣＤにより制御されるゲートＧを介して上位バイトデータ線ｄＬＢの状態が選択メモリセルＺＬＢに書き込まれる。
【００３３】
次に、時刻ｔ９のタイミングで、データ入出力端子Ｉ／ＯＬＢｎの入力データが変化すると、新しいデータは、下位バイトデータ入力バッファＤｉｎＬＢｎを介して、下位バイト内部データバスＤｂｕｓＬＢに出力される。同時に、下位バイトデータ入力バッファＤｉｎＬＢｎに入力されたデータの変化を受けて、データ遷移検出回路ＤＴＤはデータ遷移パルスφＤＴＤを、時刻ｔ１０から一定時間“Ｈ”レベルとなるパルスとして出力する。既にｔ８でオートパワーダウン状態となっていたオートパワーダウン回路ＡＰＤｂｕｆｆｅｒは、データ遷移パルスφＤＴＤの入力を受けて、再度、時刻ｔ１２から時刻ｔ１６までの一定時間、オートパワーダウン信号ＡＰＤを“Ｈ”レベルに維持する。これらの動きを受けて、アドレス信号Ａｓによって選択されているセクションＳのオートパワーダウンが解除され、さらに下位バイト書き込み要求信号ＷＥＬＢにより活性化しているセクションＳのセクション書き込みバッファＳＷＢＬＢを通して、時刻ｔ１３のタイミングで下位バイト内部データバスＤｂｕｓＬＢの新しいデータを下位バイトデータ線ｄＬＢ，／ｄＬＢに与える。その結果、カラムデコード線ＣＤにより制御されるゲートＧを介して下位バイトデータ線ｄＬＢの状態が選択メモリセルＺＬＢに書き込まれる。
【００３４】
そして、上位バイト制御信号／ＵＢが時刻ｔ１４のタイミングで非選択となった場合は、時刻ｔ１５のタイミングで上位バイト書き込み要求信号ＷＥＵＢが“Ｌ”、同じく時刻ｔ１５のタイミングで上位バイト書き込み要求信号／ＷＥＵＢが“Ｈ”となり、それぞれディスエーブル状態となる。この結果、セクション書き込みバッファＳＷＢＵＢは待機状態となり、同時に、上位バイトデータ入力バッファＤｉｎＵＢｍの入力初段に貫通電流が流れることを防止するために、上位バイト書き込み要求信号／ＷＥＵＢによって入力初段の動作を禁止され、また、上位バイト内部データバスＤｂｕｓＵＢのデータを保護するため、上位バイトデータ入力バッファＤｉｎＵＢｍの出力状態は、ハイインピーダンス状態となる。
【００３５】
一方、下位バイト制御信号／ＬＢが時刻ｔ１４のタイミングで非選択となった場合は、時刻ｔ１５のタイミングで下位バイト書き込み要求信号ＷＥＬＢが“Ｌ”、同じく時刻ｔ１５のタイミングで下位バイト書き込み要求信号／ＷＥＬＢが“Ｈ”となり、それぞれディスエーブル状態となる。この結果、セクション書き込みバッファＳＷＢＬＢは待機状態となり、同時に、上位バイトデータ入力バッファＤｉｎＬＢｍの入力初段に貫通電流が流れることを防止するために、上位バイト書き込み要求信号／ＷＥＬＢによって入力初段の動作を禁止され、また、上位バイト内部データバスＤｂｕｓＬＢのデータを保護するため、上位バイトデータ入力バッファＤｉｎＬＢｍの出力状態は、ハイインピーダンス状態となる。
【００３６】
以上のように、バイト単位のデータの書き込みを行おうとすると、同一の書き込みサイクルの中で、上位バイト制御信号／ＵＢ、下位バイト制御信号／ＬＢが独立に任意の変化をすることになる。
【００３７】
ここで、図７に、例えば、データ入出力端子Ｉ／ＯＬＢにつながる下位バイトデータ入力バッファＤｉｎＬＢｎの初段の部分構成を示す。図にも示すように、データ入出力端子Ｉ／ＯＬＢｎからの入力は、下位バイト書込み要求信号／ＷＥＬＢを入力されるノア型ゲートＮＯＲに与えられる。
【００３８】
さて、図５の構成において、下位バイト制御信号／ＬＢのみを任意に変化させる場合の動作について、図８のタイミングチャートにしたがって説明する。ちなみに、図８において、（Ａ）は書き込み要求信号／ＷＥ、（Ｂ）は下位バイト制御信号／ＬＢ、（Ｃ）は下位バイト書込み要求信号／ＷＥＬＢの反転信号ＷＥＬＢ、（Ｄ）は下位バイト書き込み要求信号／ＷＥＬＢ、（Ｅ）はデータ入出力端子Ｉ／ＯＬＢｎの状態、（Ｆ）は書き込み開始同期パルスφＷＳ、（Ｇ）はデータ遷移パルスφＤＴＤ、（Ｈ）はオートパワーダウン信号ＡＰＤ、（Ｉ）は内部データバスＤｂｕｓＬＢ、（Ｊ）は下位バイトデータ線ｄＬＢ，／ｄＬＢの状態をそれぞれ示すものである。
【００３９】
時刻ｔ０で、データ入出力端子Ｉ／ＯＬＢｎへの入力データの状態が変化し、書き込み要求信号／ＷＥが“Ｈ”レベルから“Ｌ”レベルに変化し、これに引き続いて、時刻ｔ１に下位バイト制御信号／ＬＢが“Ｈ”レベルから“Ｌ”レベルに変化した場合の動作については、先に述べたのとまったく同様である。
【００４０】
つまり、書き込み要求信号／ＷＥと下位バイト制御信号／ＬＢの“Ｈ”レベルから“Ｌ”レベルへの変化を受けて、下位バイト書き込み要求信号ＷＥＬＢが、時刻ｔ２に“Ｈ”レベルから“Ｌ”レベルに、同時に下位バイト書き込み要求信号／ＷＥＬＢが、“Ｌ”レベルから“Ｈ”レベルに変化する。その結果、下位バイト書き込み要求信号／ＷＥＬＢを入力されるノア型ゲートＮＯＲを通じて、データ入出力端子Ｉ／ＯＬＢｎの入力データが、下位バイトデータ入力バッファＤｉｎＬＢｎに入力され、同時に変化した下位バイト書き込み要求信号ＷＥＬＢにより、下位バイトデータ入力バッファＤｉｎＬＢｎの出力がローインピーダンス状態となる。即ち、データ入出力端子Ｉ／ＯＬＢｎの入力データ状態が、下位バイト内部データバスＤｂｕｓＬＢに、時刻ｔ５のタイミングで出力される。
【００４１】
一方、書き込み要求信号／ＷＥの変化を受けて、書き込み要求信号検出部ＷＥｄｅｔは書き込み開始内部同期信号φＷＳを、時刻ｔ３から一定時間“Ｈ”レベルとなるパルスとして出力され、同様に、下位バイトデータ入力バッファＤｉｎＬＢｎに入力されたデータの変化を受けて、データ遷移検出回路ＤＴＤはデータ遷移パルスφＤＴＤを、時刻ｔ４から一定時間“Ｈ”レベルとなるパルスとして出力される。これを受けて、オートパワーダウン回路ＡＰＤｂｕｆｆｅｒは、時刻ｔ６から時刻ｔ１０までの一定時間、オートパワーダウン信号ＡＰＤを“Ｈ”レベルに維持し、書き込み動作が終了するまでの間、装置を動作状態に保つ。
【００４２】
その結果、時刻ｔ６のタイミングで、下位バイトデータ入力バッファＤｉｎＬＢから内部データバスＤｂｕｓＬＢにデータが出力され、先に述べたのと同様のプロセスを経て、データ入出力端子Ｉ／ＯＬＢｎに入力されたデータが選択セルＺＬＢに書き込まれる。
【００４３】
ところが、時刻ｔ８の時点で、下位バイト制御信号／ＬＢが“Ｈ”レベルに戻ると、これに追随して、時刻ｔ９の時点で、下位バイト書き込み要求信号ＷＥＬＢ，／ＷＥＬＢが、それぞれ“Ｌ”レベル，“Ｈ”レベルに戻る。
【００４４】
ここで、時刻ｔ１０の時点で、オートパワーダウン信号ＡＰＤが、“Ｈ”レベルから“Ｌ”レベルに戻り、再びオートパワーダウンモードに入った後で、データ入出力端子Ｉ／ＯＬＢｎに入力されているデータが、時刻ｔ１１の時点で、全て“Ｈ”レベルになっているものとする。
【００４５】
このような状態で、書き込み要求信号／ＷＥは“Ｌ”レベルの状態で、下位バイト制御信号／ＬＢが、時刻ｔ１２のタイミングで、“Ｈ”レベルから“Ｌ”レベルに遷移したとする。この場合、下位バイト制御信号バッファＬＢｂｕｆｆｅｒからの下位バイト書き込み要求信号ＷＥＬＢ，／ＷＥＬＢは、時刻ｔ１３のタイミングで、それぞれ“Ｈ”レベル，“Ｌ”レベルに変化する。
【００４６】
その結果、データ入出力端子Ｉ／ＯＬＢｎの入力データが、下位バイトデータ入力バッファＤｉｎＬＢｎ内部に伝達する。しかし、前述したように、データ入出力端子Ｉ／ＯＬＢｎの入力データは、すべて“Ｈ”レベルとなっているため、下位バイト書き込み要求信号／ＷＥＬＢが変化したにもかかわらず下位バイトデータ入力バッファＤｉｎＬＢｎ内部の状態は変化しない。このため、データ遷移検出回路ＤＴＤはデータ遷移パルスφＤＴＤを発生することができず、オートパワーダウン状態を解除することはできない。即ち、下位バイト制御信号／ＬＢがイネーブルになったにもかかわらず、データの書き込みを行うことができない。
【００４７】
一方、図９のタイミングチャートに注目する。同図において、（Ａ）は書き込み要求信号／ＷＥ、（Ｂ）は下位バイト制御信号／ＬＢ、（Ｃ）は上位バイト制御信号／ＵＢ、（Ｄ）は書込み開始同期パルスφＷＳ、（Ｅ）は書込み終了同期パルスφＷＥ、（Ｆ）はオートパワーダウン信号ＡＰＤ、（Ｇ）はイコライズ信号φ／Ｅｑ、（Ｈ）は上位の内部データバスＤｂｕｓＵＢｍの状態、（Ｉ）は下位の内部データバスＤｂｕｓＬＢｎの状態をそれぞれ示すものである。
【００４８】
今、時刻ｔ０のタイミングで、データ入出力端子Ｉ／ＯＵＢ、Ｉ／ＯＬＢのデータが変化し、書き込み要求信号／ＷＥが“Ｈ”レベルから“Ｌ”レベルに変化するものとする。一方、これに続く、時刻ｔ２のタイミングで、上位バイト制御信号／ＵＢと下位バイト制御信号／ＬＢが“Ｈ”レベルから“Ｌ”レベルに変化するものとする。また、この時刻に前後して、アドレス入力は全く変化しないものとする。
【００４９】
この場合、先にも述べたように、時刻ｔ２のタイミングで、書き込み要求信号検出部ＷＥｄｅｔから書込み開始同期パルスφＷＳが出力され、これを受けて、時刻ｔ３のタイミングで、オートパワーダウン回路ＡＰＤｂｕｆｆｅｒからのオートパワーダウン信号ＡＰＤが、その状態を“Ｌ”レベルから“Ｈ”レベルに変化させて、パワーダウンを解除する。
【００５０】
その結果、内部データバスＤｂｕｓＵＢ、ＤｂｕｓＬＢに入力データが送り出され、メモリへの書き込みに適応される。
【００５１】
一方、時刻ｔ５のタイミングで、上位バイト制御信号／ＵＢが“Ｌ”レベルから“Ｈ”レベルに戻り、時刻ｔ６のタイミングで、下位バイト制御信号／ＬＢが“Ｌ”レベルから“Ｈ”レベルに戻り、時刻ｔ７のタイミングでオートパワーダウン信号ＡＰＤが“Ｈ”レベルから“Ｌ”レベルにも取ると、装置はパワーダウンモードに入る。
【００５２】
この状態で、時刻ｔ８に書き込み要求信号／ＷＥを“Ｌ”レベルから“Ｈ”レベルに、それに続いて時刻ｔ１０に上位バイト制御信号／ＵＢと下位バイト制御信号／ＬＢをそれぞれ、“Ｈ”レベルから“Ｌ”レベルに変化させ、メモリ状態を、書込み状態から、読出し状態に、遷移させる。
【００５３】
この場合、書き込み要求信号検出部ＷＥｄｅｔからは、時刻ｔ１１の時点で、書込み終了同期パルスφＷＥが出力される。このため、時刻ｔ１０のタイミングで、オートパワーダウン信号ＡＰＤが“Ｌ”レベルから“Ｈ”レベルに変化して、パワーダウンが解除され、同時にイコライザ回路ＥＱｂｕｆｆｅにより、イコライズ信号φ／Ｅｑが発生し、装置内のデータ線およびバス線はイコライズ／プルアップ状態となる。この、信号ＡＰＤと信号φ／Ｅｑの動作は、通常のアドレスアクセス読み出し動作と同様であり、当然ながら書き込み要求信号／ＷＥの変化からデータ入出力端子Ｉ／ＯＵＢｍおよびデータ入出力端子Ｉ／ＯＬＢｎに読み出しデータが出力されるまでの時間は、アドレスアクセス時間ｔＡＣＣと同等である。
【００５４】
一方、読み出し時に、上位バイト制御信号／ＵＢまたは下位バイト制御信号／ＬＢがイネーブル状態に変化してからデータ入出力端子Ｉ／ＯＵＢｍまたはデータ入出力端子Ｉ／ＯＬＢｎに読み出しデータが出力されるまでの時間は、バイトアクセス時間ｔＵＢ，ｔＬＢで定義される。このバイトアクセス時間ｔＵＢ，ｔＬＢは、上位バイト内部データバスＤｂｕｓＵＢおよび下位バイト内部データバスＤｂｕｓＬＢのデータを、上位バイトデータ出力バッファＤｏｕｔＵＢｍ及び下位バイトデータ出力バッファＤｏｕｔＬＢｎを介して、データ入出力端子Ｉ／ＯＵＢｍ及びデータ入出力端子Ｉ／ＯＬＢｎに読み出しデータが出力されるまでの時間であるため、当然ながらｔＡＣＣよりも短い。ところが、図９に示したような書き込み終了直後のバイトアクセスの場合は、アドレス変化を伴わないにもかかわらず、バイトアクセス時間ｔＵＢ，ｔＬＢが保証できない。即ち、図９においてｔ１０−ｔ８＜ｔＡＣＣ−ｔＵＢ＝ｔＡＣＣ−ｔＬＢなる場合は、バイトアクセス時間ｔＵＢ，ｔＬＢに矛盾が発生し、対策のために特殊な仕様を用意する必要があり、これは現実的ではない。
【００５５】
【発明が解決しようとする課題】
従来の半導体メモリ装置は、以上述べたように、複数のバイトの内の任意のバイトにデータを書き込もうとしても、データの組み合わせ、状態によっては、これがうまく実施できずに、このための特別な処置が必要であり、また、アドレスが変化せずに、書き込んだデータをそのまま読み出そうとした場合、出力データ仕様に矛盾が発生するという問題点がある。
【００５６】
本発明は、上記に鑑みてなされたもので、その目的は、複数のバイトを個別に制御する非同期型のメモリにおいて、バイト制御信号が書込みサイクル中に任意に変化した場合でも、書込み時のオートパワーダウンの解除を可能とし、さらに書込み後のデータの読出しを保証するように構成した半導体メモリ装置を提供することにある。
【００５７】
【課題を解決するための手段】
本発明の半導体メモリ装置は、予め定めたビット数のデータからなるデータ群毎に、書き込み、読み出しを行う半導体メモリ装置であって、書き込み対象としてのあるデータ群についてのデータ遷移を検出したときに、設定されているオートパワーダウン状態を解除して、少なくとも、そのデータ群についての書き込み開始をさせるようにした、半導体メモリ装置において、書き込み要求信号があるレベルにあり、書き込み対象としてのあるデータ群に対応するデータ制御信号のレベルが第１レベルから第２レベルへ変化したときに発生する書き込み開始内部同期パルス信号に基づいて、設定されているオートパワーダウン状態を解除し、そのデータ群についての書き込みを開始させ、その後、そのデータ群に対応するデータ制御信号のレベルが前記第２レベルから第１レベルへ変化したときに発生する書き込み終了内部同期パルス信号に基づいて、設定されているオートパワーダウン状態を解除し、そのデータ群についての書き込みを終了させる制御回路を備えるものとして構成される。
【００５８】
本発明の第２の半導体メモリ装置は、第１の半導体メモリ装置において、前記制御回路は、前記書き込み要求信号を読み出し要求信号に共用するものであり、前記書き込み要求信号が書き込み許容レベルであるときには書き込みを実施させ、書き込み非許容レベルであるときには読み出しを実施させるものとして構成されると共に、さらに前記制御回路は、前記書き込み要求信号が前記書き込み許容レベルから前記書き込み非許容レベルに変化する前の状態にあっても、前記各データ群毎の前記書き込み終了同期パルス信号が生成された場合は、その書き込み終了同期パルス信号に基づいて予め読み出しを実行させるものとして構成される。
【００６１】
【作用】
制御回路に書き込み要求信号と複数のデータ群制御信号とが加えられる。この制御回路は、書き込み要求信号の書き込み許容レベルと、データ群制御信号のうちの選択レベルにあるものとの論理によって書き込み開示信号を出力する。この後、これらの２つの信号のレベルが共に変ったときは書き込み終了信号を出力するが、書き込み要求信号のレベルが変化してもデータ群制御信号のレベルが変化しないときには書き込み終了信号は出力しない。よって、この後、直ちに書き込んだデータ群の読み出し動作に入ることが可能となる。さらに、上記書き込み要求信号は読み出し要求信号を兼ねるものである。つまり、書き込み要求信号の書き込み非許容レベルは読み出し要求信号として、前記制御回路を動作させる。
【００６２】
【実施例】
以下、図面を参照しながら、本発明の実施例を説明する。
【００６３】
図１は、本発明の一実施例に係る半導体メモリ装置の部分ブロック図である。
【００６４】
即ち、図１は図５のブロックＢＬＫに相当する部分を示すものである。
【００６５】
図１において示すように、上位バイト制御信号／ＵＢは上位バイト制御信号バッファＵＢｂｕｆｆｅｒに入力され、下位バイト制御信号／ＬＢは下位バイト制御信号バッファＬＢｂｕｆｆｅｒに入力され、書き込み要求信号／ＷＥは上位バイト制御信号バッファＵＢｂｕｆｆｅｒと下位バイト制御信号バッファＬＢｂｕｆｆｅｒの双方に入力される。
【００６６】
なお、上位バイト制御信号バッファＵＢｂｕｆｆｅｒには、変化検出部ＵＷＴＤが接続される。この検出部ＵＷＴＤは、上位バイト制御信号／ＵＢと書き込み要求信号／ＷＥの両方の変化の状態を検出して、書込み開始同期パルスφ／ＵＢＷＳと書込み終了同期パルスφ／ＵＢＷＥを出力するものである。
【００６７】
一方、下位バイト制御信号バッファＬＢｂｕｆｆｅｒには、変化検出部ＬＷＴＤが接続される。この検出部ＬＷＴＤは、下位バイト制御信号／ＬＢと、書き込み要求信号／ＷＥの両方の変化の状態を検出して、書込み開始同期パルスφ／ＬＢＷＳと書込み終了同期パルスφ／ＬＢＷＥを出力するものである。
【００６８】
なお、変化検出部ＵＷＴＤからの書込み終了同期パルスφ／ＵＢＷＥと、変化検出部ＬＷＴＤからの書込み終了同期パルスφ／ＬＢＷＥは、共にナンドゲートＮＡＮＤ２に入力され、２つの信号の論理条件に基づいて作られる書込み終了同期パルスφＢＷＥが、イコライザ回路ＥＱｂｕｆｆｅｒおよびオートパワーダウン回路ＡＰＤｂｕｆｆｅｒに与えられる。ちなみに、書込み終了同期パルスφ／ＵＢＷＥと書込み終了同期パルスφ／ＬＢＷＥは、通常“Ｈ”レベルであり、“Ｌ”レベルの負論理パルスとして出力される。
【００６９】
一方、変化検出部ＵＷＴＤからの書込み開始同期パルスφ／ＵＢＷＳと、変化検出部ＬＷＴＤからの書込み開始同期パルスφ／ＬＢＷＳは、共にナンドゲートＮＡＮＤ１に入力され、２つの信号の論理条件に基づいて作られる書込み開始同期パルスφＢＷＳが、オートパワーダウン回路ＡＰＤｂｕｆｆｅｒに与えられる。ちなみに、書込み開始同期パルスφ／ＵＢＷＳと書込み開始同期パルスφ／ＬＢＷＳは通常“Ｈ”レベルであり、“Ｌ”レベルの負論理パルスとして出力される。
【００７０】
図３は、図１同様に、図５のブロックＢＬＫに相当する部分を示すものである。以下、図１との差異について説明する。、
図３の実施例２に於いて、図１の実施例と異なるのは、イコライザ回路ＥＱｂｕｆｆｅｒの構成である。本実施例に於いて、イコライザ回路は、バイト単位で独立して存在する。即ち、上位バイトイコライザ回路ＵＢＥＱｂｕｆｆｅｒは、上位バイト書き込み終了同期パルスφＵＢＷＥと、アドレス遷移パルスφＡＴＤを受け、上位バイトイコライズパルスφ／ＵＢＥｑを出力する。上位バイトイコライズパルスφ／ＵＢＥｑは、データ線イコライズトランジスタＴＵＢＥｑを含む上位バイトのデータ線イコライズ／プルアップトランジスタに供給される。
【００７１】
一方、下位バイトイコライザ回路ＬＢＥＱｂｕｆｆｅｒは、下位バイト書き込み終了同期パルスφＬＢＷＥと、アドレス遷移パルスφＡＴＤを受け、下位バイトイコライズパルスφ／ＬＢＥｑを出力する。下位バイトイコライズパルスφ／ＬＢＥｑは、データ線イコライザトランジスタＴＬＢＥｑを含む下位バイトのデータ線イコライズ／プルアップトランジスタに供給される。
【００７２】
以上述べたような構成において、それぞれの動作を図２、図４のタイミングチャートにしたがって説明する。
【００７３】
ちなみに、図２は、下位バイト制御信号／ＬＢのみを変化させた場合の、各部の信号の状態変化を示すものであり、同図（Ａ）は書き込み要求信号／ＷＥ、（Ｂ）は下位バイト制御信号／ＬＢ、（Ｃ）は下位バイト書込み要求信号／ＷＥＬＢの反転信号ＷＥＬＢ、（Ｄ）は下位バイト書き込み要求信号／ＷＥＬＢ、（Ｅ）はデータ入出力端子Ｉ／ＯＬＢｎの状態、（Ｆ）は書込み開始同期パルスφＢＷＳ、（Ｇ）は書き込み終了同期パルスφＢＷＥ、（Ｈ）はデータ遷移パルスφＤＴＤ、（Ｉ）はオートパワーダウン信号ＡＰＤ、（Ｊ）はイコライズ信号φＥｑ、（Ｋ）は下位の内部データバスＤｂｕｓＬＢの状態、（Ｌ）は下位のバイトデータ線ｄＬＢ，／ｄＬＢの状態をそれぞれ示すものである。
【００７４】
一方、図４は、書き込み要求信号／ＷＥが変化した場合の、各部の信号の状態変化を示すものであり、同図（Ａ）は書き込み要求信号／ＷＥ、（Ｂ）は下位バイト制御信号／ＬＢ、（Ｃ）は上位バイト制御信号／ＵＢ、（Ｄ）は書込み開始同期パルスφＢＷＳ、（Ｅ）は下位バイト書き込み終了同期パルスφ／ＬＢＷＥ、（Ｆ）は上位バイト書き込み終了同期パルスφ／ＵＢＷＥ、（Ｇ）はオートパワーダウン信号ＡＰＤ、（Ｈ）は下位バイトイコライズパルスφ／ＬＢＥｑ、（Ｉ）は上位バイトイコライズパルスφ／ＵＢＥｑ、（Ｊ）は内部データバスＤｂｕｓＵＢｍの状態、（Ｋ）は内部データバス、ＤｂｕｓＬＢｎの状態をそれぞれ示すものである。
【００７５】
先ず、図８に示した従来回路の問題点に対して、図１の示した本発明の実施例で得られる効果について、図２のタイミング図を使って説明する。
【００７６】
今、時刻ｔ０で、データ入出力端子Ｉ／ＯＬＢｎへの入力データの状態が変化し、書き込み要求信号／ＷＥが“Ｈ”レベルから“Ｌ”レベルに変化し、これに引き続いて、時刻ｔ１に下位バイト制御信号／ＬＢが“Ｈ”レベルから“Ｌ”レベルに変化したとする。
【００７７】
この場合、書き込み要求信号／ＷＥと下位バイト制御信号／ＬＢの“Ｈ”レベルから“Ｌ”レベルの変化を受けて、下位バイト書き込み要求信号ＷＥＬＢが、時刻ｔ２のタイミングで“Ｌ”レベルから“Ｈ”レベルに、同じく下位バイト書き込み要求信号／ＷＥＬＢが、時刻ｔ２のタイミングで“Ｈ”レベルから“Ｌ”レベルに変化する。
【００７８】
一方、書き込み要求信号／ＷＥと下位バイト制御信号／ＬＢが共に変化するため、ナンドゲートＮＡＮＤ１に負論理パルスである下位バイト書き込み開始内部同期パルスφ／ＬＢＷＳが入力され、時刻ｔ２のタイミングで書き込み開始内部同期パルスφＢＷＳがＮＡＮＤ１から出力され、オートパワーダウン回路ＡＰＤｂｕｆｆｅｒに入力される。
【００７９】
また、下位バイト書き込み要求信号／ＷＥＬＢの変化に伴い、下位バイトデータ入力バッファＤｉｎＬＢｎ内部に、データ入出力端子Ｉ／ＯＬＢｎのデータが入力される。この時、データ入出力端子Ｉ／ＯＬＢｎのデータが全て“Ｈ”レベルでないならば、入力の遷移を検知したデータ遷移検出回路ＤＴＤがデータ遷移パルスφＤＴＤを発生する。
【００８０】
オートパワーダウン回路ＡＰＤｂｕｆｆｅｒは、書き込み開始内部同期パルスφＢＷＳかデータ遷移パルスφＤＴＤのいずれか速い方の入力パルスに基づき、時刻ｔ３のタイミングでオートパワーダウン状態を一定時間だけ解除する。
【００８１】
そして、図８の動作状態と同様に、下位バイトデータ入力バッファＤｉｎＬＢｎは、下位バイト書き込み要求信号ＷＥＬＢ，／ＷＥＬＢの変化を受けて、データ入出力端子Ｉ／ＯＬＢｎのデータ状態を時刻ｔ５のタイミングで下位バイト内部データバスＤｂｕｓＬＢに出力し、アドレス信号Ａｓによって選択されているセクションＳのオートパワーダウンが解除され、さらに下位バイト書き込み要求信号ＷＥＬＢにより活性化しているセクションＳのセクション書き込みバッファＳＷＢＬＢを通して、時刻ｔ６のタイミングで下位バイト内部データバスＤｂｕｓＬＢの状態を下位バイトデータ線ｄＬＢ，／ｄＬＢに与え、その結果、選択メモリセルＺＬＢにデータ状態が書き込まれる。
【００８２】
ところが、時刻ｔ７の時点で、下位バイト制御信号／ＬＢが“Ｈ”レベルに戻ると、これに追従して、時刻ｔ８の時点で、下位バイト書き込み要求信号ＷＥＬＢが“Ｌ”レベルに、同時に下位バイト書き込み要求信号／ＷＥＬＢが“Ｈ”レベルに戻る。
【００８３】
同時に、下位バイト書き込み終了内部同期パルスφ／ＬＢＷＥが出力され、時刻ｔ９のタイミングで書き込み終了内部同期パルスφＢＷＥがＮＡＮＤ１から出力され、オートパワーダウン回路ＡＰＤｂｕｆｆｅｒおよびイコライズ回路ＥＱｂｕｆｆｅｒに入力される。
【００８４】
これを受けて、オートパワーダウン回路ＡＰＤｂｕｆｆｅｒは、オートパワーダウン信号ＡＰＤを時刻ｔ１０からｔ１２の間、“Ｈ”レベルに保持し、同時に、イコライズ回路ＥＱｂｕｆｆｅｒは、データ線イコライズ信号ＥＱを時刻ｔ１０からｔ１１の間発生し、データ線のイコライズを行う。
【００８５】
しかし、下位バイト書き込み要求信号ＷＥＬＢが“Ｌ”レベルになっているため、下位バイトデータ入力バッファＤｉｎＬＢｎは動作せず、下位バイト内部データバスＤｂｕｓＬＢの状態は下位バイト内部データバスラッチ回路ＬＢｌａｔｃｈによって保持される。同様に、セクション書き込みバッファＳＷＢＬＢも動作しないが、オートパワーダウン信号ＡＰＤが解除されているため、選択メモリセルＺＬＢは読み出し状態となり、イコライズ信号ＥＱが時刻ｔ１１に“Ｈ”レベルに復帰した後、オートパワーダウン信号ＡＰＤが“Ｌ”レベルになるまでの間、下位バイトデータ線ｄＬＢ，／ｄＬＢに読み出しデータが現れる。
【００８６】
時刻ｔ１２を経過し、装置が再びオートパワーダウン状態となった後、時刻ｔ１３のタイミングで、データ入出力端子Ｉ／ＯＬＢｎのデータを全て“Ｈ”レベルとする。この時、下位バイト書き込み要求信号ＷＥＬＢ，／ＷＥＬＢはいずれもディセーブル状態のため、内部回路の状態は全く変化しない。
【００８７】
この後、時刻ｔ１４のタイミングで、下位バイト制御信号／ＬＢが“Ｈ”レベルから“Ｌ”レベルに変化したとする。この結果、時刻ｔ１５のタイミングで、下位バイト書き込み要求信号ＷＥＬＢが“Ｈ”レベルに、同時に下位バイト書き込み要求信号／ＷＥＬＢが“Ｌ”レベルに戻る。これにより、データ入出力端子Ｉ／ＯＬＢｎの全て“Ｈ”レベルのデータが、下位バイトデータ入力バッファＤｉｎＬＢｎ内部に取り込まれる。しかし、前述したように、回路内部から見るとデータの変化が生じないため、データ遷移検出回路ＤＴＤはデータ遷移パルスφＤＴＤを発生しない。また、下位バイトデータ入力バッファＤｉｎＬＢｎの出力である下位バイト内部データバスＤｂｕｓＬＢの状態は、時刻ｔ１８のタイミングで、全てのＩ／Ｏが“Ｈ”データの状態となる。
【００８８】
ところが、下位バイト制御信号／ＬＢの変化を受けて、時刻ｔ１６のタイミングで書き込み開始内部同期パルスφＢＷＳがＮＡＮＤ１から出力される。これを受けたオートパワーダウン回路ＡＰＤｂｕｆｆｅｒは、時刻ｔ１７のタイミングでオートパワーダウンを解除する。この結果、アドレス信号Ａｓによって選択されているセクションＳのオートパワーダウンが解除され、さらに下位バイト書き込み要求信号ＷＥＬＢにより活性化しているセクションＳのセクション書き込みバッファＳＷＢＬＢを通して、時刻ｔ１９のタイミングで、下位バイト内部データバスＤｂｕｓＬＢの全入力“Ｈ”データの状態を下位バイトデータ線ｄＬＢ，／ｄＬＢに与え、その結果、選択メモリセルＺＬＢに“Ｈ”データ状態が書き込まれる。
【００８９】
つまり、下位バイト制御信号／ＬＢのみを単独で制御するような場合でも、データは問題なくメモリに書き込むことができる。
【００９０】
これは、上位バイト制御信号／ＵＢを単独で制御する場合についても、全く同様である。
【００９１】
次に、図９に示した従来回路の問題点に対して、図３に示した本発明の実施例で得られる効果について、図４のタイミング図を使って説明する。
【００９２】
今、時刻ｔ０のタイミングで、データ入出力端子Ｉ／ＯＵＢ、Ｉ／ＯＬＢのデータが変化し、書き込み要求信号／ＷＥが“Ｈ”レベルから“Ｌ”レベルに変化するものとする。一方、これに続く、時刻ｔ１のタイミングで、上位バイト制御信号／ＵＢと下位バイト制御信号／ＬＢが“Ｈ”レベルから“Ｌ”レベルに変化するものとする。
【００９３】
この場合、上位バイト制御信号／ＵＢと書き込み要求信号／ＷＥの変化を受けて、変化検出部ＵＷＴＤからは書込み開始同期パルスφ／ＵＢＷＳが出力される。
【００９４】
一方、下位バイト制御信号／ＬＢと書き込み要求信号／ＷＥの変化を受けて、変化検出部ＬＷＴＤからは書込み開始同期パルスφ／ＬＢＷＳが出力される。これらの信号は、ナンドゲートＮＡＮＤ１に入力され、これを受けて時刻ｔ２には、書込み開始同期パルスφＢＷＳが出力される。
【００９５】
その結果、オートパワーダウン回路ＡＰＤｂｕｆｆｅｒは、時刻ｔ３から時刻ｔ５までの一定時間、オートパワーダウン信号ＡＰＤを“Ｈ”レベルに維持し、時刻ｔ４のタイミングで、データ入出力端子Ｉ／ＯＵＢｍおよびデータ入出力端子Ｉ／ＯＬＢｎの入力データが、上位バイトデータ入力バッファＤｉｎＵＢｍおよび下位バイトデータ入力バッファＤｉｎＬＢｎを介して、上位バイト内部データバスＤｂｕｓＵＢおよび下位バイト内部データバスＤｂｕｓＬＢに、それぞれ伝達し、最終的に、選択メモリセルＺＵＢ、ＺＬＢに書き込みデータが格納される。
【００９６】
一方、時刻ｔ６のタイミングで下位バイト制御信号／ＬＢが“Ｌ”レベルから“Ｈ”レベルに戻ると、変化検出部ＬＷＴＤで入力変化が検知され、下位バイト書き込み終了同期パルスφ／ＬＢＷＥが出力される。その結果、下位バイトイコライザ回路ＬＢＥＱｂｕｆｆｅｒは、時刻ｔ７のタイミングで上位バイトイコライズパルスφ／ＬＢＥｑを出力する。同時に、ナンド型ゲートＮＡＮＤ２から書き込み終了パルスφＢＷＥが再度出力され、これを受けてオートパワーダウン回路ＡＰＤｂｕｆｆｅｒは、時刻ｔ８から一定時間、オートパワーダウン信号ＡＰＤを“Ｈ”レベルに維持する。
【００９７】
更に、時刻ｔ９のタイミングで、上位バイト制御信号／ＵＢが“Ｌ”レベルから“Ｈ”レベルに戻ると、変化検出部ＵＷＴＤで入力変化が検知され、上位バイト書き込み終了同期パルスφ／ＵＢＷＥが出力される。その結果、上位バイトイコライザ回路ＵＢＥＱｂｕｆｆｅｒは、時刻ｔ７のタイミングで、上位バイトイコライズパルスφ／ＵＢＥｑを出力する。同時に、ナンド型ゲートＮＡＮＤ２から書き込み終了パルスφＢＷＥが出力され、これを受けてオートパワーダウン回路ＡＰＤｂｕｆｆｅｒは再度リセットされ、時刻ｔ１３までの一定時間、オートパワーダウン信号ＡＰＤを“Ｈ”レベルに維持する。
【００９８】
このとき、下位バイト制御信号／ＬＢの変化を受けて、下位バイト書き込み要求信号ＷＥＵＢが変化し、セクション書き込みバッファＳＷＢＬＢは待機状態となり、同時に、セクションセンスアンプＳＳＡＬＢは動作状態となる。これを受けて、ｔ１１のタイミングで下位バイトイコライズパルスφ／ＬＢＥｑが終了すると、選択メモリセルＺＬＢに格納されていたデータが、下位バイト内部データバスＤｂｕｓＬＢに出力される。
【００９９】
一方、上位バイト制御信号／ＵＢの変化を受けて、上位バイト書き込み要求信号ＷＥＵＢが変化し、セクション書き込みバッファＳＷＢＵＢは待機状態となり、同時に、セクションセンスアンプＳＳＡＵＢは動作状態となる。これを受けて、ｔ１２のタイミングで上位バイトイコライズパルスφ／ＵＢＥｑが終了すると、選択メモリセルＺＵＢに格納されていたデータが、上位バイト内部データバスＤｂｕｓＵＢに出力される。
【０１００】
この後、時刻ｔ１３のタイミングで、オートパワーダウン信号ＡＰＤが“Ｌ”レベルに変化すると、装置はオートパワーダウンモードとなる。
【０１０１】
この状態で、時刻ｔ１４のタイミングで書き込み要求信号／ＷＥを“Ｌ”レベルから“Ｈ”レベルに、続いて時刻ｔ１５のタイミングで上位バイト制御信号／ＵＢと下位バイト制御信号／ＬＢをそれぞれ“Ｈ”レベルから“Ｌ”レベルに変化させ、メモリ状態を、書込み状態から読出し状態に遷移させる。
【０１０２】
この場合、書き込み要求信号／ＷＥを“Ｌ”レベルから“Ｈ”レベルに変化させても、上位バイト制御信号／ＵＢと下位バイト制御信号／ＬＢの変化が伴わないため、変化検出部ＵＷＴＤ、ＬＷＴＤのいずれからも、書込み終了同期パルスφ／ＵＢＷＥと書込み終了同期パルスφ／ＬＢＷＥは出力されず、したがって、書込み終了同期パルスφＢＷＥは出力されない。
【０１０３】
このため、内部データバスＤｂｕｓＵＢ、ＤｂｕｓＬＢに既に読み出されている正しいデータは、直ちに読み出すことが可能である。つまり、アドレスが変化せずに、書き込んだデータをそのまま読み出すような場合、特殊な仕様とすることなく、通常の動作と全く同様に実施することができる。
【０１０４】
なお、上記実施例では、変化検出部ＵＷＴＤ、ＬＷＴＤを用いて、書込み開始同期パルスφＢＷＳと書込み終了同期パルスφＢＷＥを発生するような構成を例示したが、書き込み要求信号／ＷＥ、上位バイト制御信号／ＵＢ及び下位バイト制御信号／ＬＢの変化の状態を、特定の論理条件に基づいて、書込み開始同期パルスφＢＷＳや書込み終了同期パルスφＢＷＥに結びつけることができるような構成であれば、どのような構成のものでも適用可能である。
【０１０５】
また、上記実施例では、複数バイトのメモリとして、上位と下位の２バイト構成の場合を例示したが、更に多数のバイトで構成されるデータをアクセスするメモリ構成にも同様に適用することができる。
【０１０６】
以上述べたように、本発明の実施例によれば、複数のバイト単位でデータのアクセスを行うに当たり、データ入出力端子から上位バイトデータ入力バッファ及び下位バイトデータ入力バッファを通じて、内部データバスＤｂｕｓＵＢやＤｂｕｓＬＢにデータを接続したり、あるいはメモリセルから内部データバスＤｂｕｓＵＢやＤｂｕｓＬＢにデータを出力する場合に、変化検出部によってデータの書込みと読出しを制御する信号である書き込み要求信号／ＷＥと、データのバイトを指定選択する信号である上位バイト制御信号／ＵＢや下位バイト制御信号／ＬＢの論理条件に基づいて、メモリセルへのデータの書込みと読出しを制御するようにしたので、バイト毎に独立してデータの書込みと読出しを行う場合に、これをデータの条件によらずに可能であると共に、データを書き込んだ状態からアドレスを変えずに直ちに読出しに入る場合も、これを妨げないように制御することが可能である。
【０１０７】
【発明の効果】
本発明によれば、どの入出力端子群から書き込みを行わせるかを選択する制御信号と、書き込み要求信号との論理に基づいて、書き込み動作を行わせるようにしたので、書き込み動作を確実に行うことができると共に、書き込み終了時にあっても上記制御信号がレベル変化しない場合にあっては書き込み終了信号を出力しないようにしたので、書き込み後、直ちに、書き込んだデータを読み出すことができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係る半導体メモリ装置の部分ブロック図である。
【図２】図１の構成において、下位バイト制御信号／ＬＢのみを任意に変化させた場合の動作を説明するためのタイミングチャートである。
【図３】本発明の第２実施例のブロック図である。
【図４】図３の構成における動作を説明するためのタイミングチャートである。
【図５】従来の半導体メモリ装置のブロック図である。
【図６】図５の構成の動作を説明するためのタイミングチャートである。
【図７】図５の構成において、下位バイトデータ入力バッファＤｉｎＬＢｍの初段の構成を示すブロック図である。
【図８】図５の構成において、下位バイト制御信号／ＬＢのみを任意に変化させた場合の動作を説明するためのタイミングチャートである。
【図９】図５の構成において、書き込み要求信号／ＷＥが変化した場合の動作を説明するためのタイミングチャートである。
【符号の説明】
Ｉ／ＯＵＢｍ、Ｉ／ＯＬＢｎ データ入出力端子
ＤｉｎＵＢｍ 上位バイトデータ入力バッファ
ＤｉｎＬＢｍ 下位バイトデータ入力バッファ
ＤＴＤ データ遷移検出回路
ＡＰＤｂｕｆｆｅｒ オートパワーダウン回路
ＥＱｂｕｆｆｅｒ イコライザ回路
ＵＢｂｕｆｆｅｒ 上位バイト制御信号バッファ
ＬＢｂｕｆｆｅｒ 下位バイト制御信号バッファ
ＷＥｄｅｔ 書き込み要求信号検出部
ＳＷＢＵＢ、ＳＷＢＬＢ セクション書込みバッファ
ＳＳＡＵＢ、ＳＳＡＬＢ セクション読出しバッファ
Ｇ ゲート
ＺＵＢ、ＺＬＢ 選択セル
ＷＬ ワードライン
ＣＤ カラムデコード線
Ｓ セクション
ＤｂｕｓＵＢ、ＤｂｕｓＬＢ 内部データバス
ＵＷＴＤ、ＬＷＴＤ 変化検出部
【産業上の利用分野】
本発明は半導体メモリ装置に係り、特に、２バイト以上のデータ入出力バスを持ち、バイト単位でデータの書込みができる非同期スタティックメモリ素子に適用して好適な半導体メモリ素子に関する。
【０００２】
【従来の技術】
近年の、ＣＰＵの機能向上に伴い、データバスの幅の広いシステムが使用されることが多くなってきている。このため、メモリ素子のデータバス幅も、数バイトと、広いものが要求されるようになってきており、さらにバイト単位の読出し、ないしは書込みができるような機能が必要になってきている。
【０００３】
図５は、一般的な２バイトのデータ幅を持つ、従来の非同期型半導体メモリ装置のシステム図を示すものである。
【０００４】
図において示すように、データは上位バイトと、下位バイトとして扱われる。
【０００５】
入出力データのうちで、上位バイトはデータ入出力端子Ｉ／ＯＵＢ１−Ｉ／ＯＵＢ８（以下、Ｉ／ＯＵＢｍ）を介して入出力される。一方、下位バイトはデータ入出力端子Ｉ／ＯＬＢ１−Ｉ／ＯＬＢ８（以下、Ｉ／ＯＬＢｎ）を介して入出力される。
【０００６】
データ入出力端子Ｉ／ＯＵＢｍへの入力データは、上位バイトが書き込み動作状態の場合は、上位バイトデータ入力バッファＤｉｎＵＢｍを介して上位バイト内部データバスに出力される。また、上位バイトが読み出し動作状態の場合は、前記の上位バイト内部データバスのデータが上位バイトデータ出力バッファを介してデータ入出力端子Ｉ／ＯＵＢｍから外部に出力される。
【０００７】
データ入出力端子Ｉ／ＯＬＢｎへの入力データは、下位バイトが書き込み動作状態の場合は、下位バイトデータ入力バッファＤｉｎＬＢｎを介して下位バイト内部データバスに出力される。また、下位バイトが読み出し動作状態の場合は、前記の下位バイト内部データバスのデータが下位バイトデータ出力バッファを介してデータ入出力端子Ｉ／ＯＬＢｎから外部に出力される。
【０００８】
上位バイトデータ入力バッファＤｉｎＵＢｍ、及び上位バイトデータ出力バッファＤｏｕｔＵＢｍは、内部データバスＤｂｕｓＵＢに接続される。上位バイトデータ入力バッファＤｉｎＵＢｍは、上位バイト書込み要求信号ＷＥＵＢによって制御される。ちなみに、上位バイトデータ入力バッファＤｉｎＵＢｍへの入力データは、パワーセーブのための待機状態以外の場合に内部データバスＤｂｕｓＵＢに出力される。
【０００９】
下位バイトデータ入力バッファＤｉｎＬＢｎ及び下位バイトデータ出力バッファＤｏｕｔＬＢは、内部データバスＤｂｕｓＬＢに接続される。下位バイトデータ入力バッファＤｉｎＵＢｎは、下位バイト書込み要求信号ＷＥＬＢによって制御される。ちなみに、下位バイトデータ入力バッファＤｉｎＬＢｎへの入力データは、パワーセーブのための待機状態以外の場合に内部データバスＤｂｕｓＬＢに出力される。
【００１０】
この、メモリ素子は、外部からの上位バイト制御信号／ＵＢ、下位バイト制御信号／ＬＢ、書込み要求信号／ＷＥにより制御される。上位バイト制御信号／ＵＢは上位バイト制御信号バッファＵＢｂｕｆｆｅｒを介して入力される。下位バイト制御信号／ＬＢは下位バイト制御信号バッファＬＢｂｕｆｆｅｒを介して入力される。書込み要求信号／ＷＥは、上位バイト制御信号バッファＵＢｂｕｆｆｅｒ、下位バイト制御信号バッファＬＢｂｕｆｆｅｒ、および書込み要求信号検出部ＷＥｄｅｔに入力される。
【００１１】
上位バイト制御信号バッファＵＢｂｕｆｆｅｒからは、上位バイト書込み要求信号ＷＥＵＢ、／ＷＥＵＢがメモリ内部に供給される。下位バイト制御信号バッファＬＢｂｕｆｆｅｒからは、下位バイト書込み要求信号ＷＥＬＢ、／ＷＥＬＢがメモリ内部に供給される。
【００１２】
書込み要求信号検出部ＷＥｄｅｔからは、書込み開始同期パルスφＷＳ、書込み終了同期パルスφＷＥがメモリ内部に供給される。
【００１３】
データ遷移検出回路ＤＴＤは、上位バイト書込み要求信号ＷＥＵＢ，／ＷＥＵＢ及び下位バイト書込み要求信号ＷＥＬＢ，／ＷＥＬＢによって動作状態となっている上位バイトデータ入力バッファＤｉｎＵＢｍ及び下位バイトデータ入力バッファＤｉｎＬＢｎを介して、データ入出力端子Ｉ／ＯＵＢｍ及びＩ／ＯＬＢｎからの入力データの状態を見ており、データ入出力端子Ｉ／ＯＵＢｍ、Ｉ／ＯＬＢｎから上位バイトデータ入力バッファＤｉｎＵＢｍ、下位バイトデータ入力バッファＤｉｎＬＢｎに取り込まれたデータが変化遷移した場合に、これを検出して、データ遷移パルスφＤＴＤを出力する。
【００１４】
オートパワーダウン回路ＡＰＤｂｕｆｆｅｒには、アドレス遷移検出回路ＡＴＤからのアドレス遷移パルスφＡＴＤと、データ遷移検出回路ＤＴＤからのデータ遷移パルスφＤＴＤと、書込み要求信号検出部ＷＥｄｅｔからの書込み開始同期パルスφＷＳと、書込み終了同期パルスφＷＥが入力され、オートパワーダウン信号ＡＰＤをメモリ内部に供給する。この回路は、メモリチップ省電力化のために、データ入出力端子Ｉ／ＯＵＢｍ、Ｉ／ＯＬＢｎから、上位バイトデータ入力バッファＤｉｎＵＢｍ及び下位バイトデータ入力バッファＤｉｎＬＢｎに取り込まれたデータの状態が変化しなかった場合に、一定時間経過後、自動的にパワーダウンするように構成され、書込み開始同期パルスφＷＳやデータ遷移パルスφＤＴＤなどが入力されるパワーダウンタイマで制御される。
【００１５】
一方、イコライザ回路ＥＱｂｕｆｆｅｒは、アドレス遷移検出回路ＡＴＤからのアドレス遷移パルスφＡＴＤと、書き込み要求信号検出部ＷＥｄｅｔからの書込み終了同期パルスφＷＥが入力され、装置内のデータ線のイコライズ／プルアップ信号φ／Ｅｑを送出する。この信号φ／Ｅｑは、上位及び下位バイトデータ線ｄＵＢ，／ｄＵＢ；ｄＬＢ，／ｄＬＢをイコライズするイコライズトランジスタＴＵＢＥｑ，ＴＬＢＥｑのゲートに供給される。
【００１６】
メモリセルのアドレス信号Ａｓで指定されるセクションＳには、上位バイトに対応する選択セルＺＵＢと、下位バイトに対応する選択セルＺＬＢが配置されており、ワードラインＷＬを活性化することにより選択される。
【００１７】
選択セルＺＵＢは、カラムデコード線ＣＤにより制御されるゲートＧを介して、上位バイトデータ線ｄＵＢ、／ｄＵＢに接続される。一方、選択セルＺＬＢは、カラムデコード線ＣＤにより制御されるゲートＧを介して、下位バイトデータ線ｄＬＢ、／ｄＬＢに接続される。
【００１８】
一方、上位バイトデータ線ｄＵＢ、／ｄＵＢは、セクション書込みバッファＳＷＢＵＢ及びセクション読出しバッファＳＳＡＵＢに接続されており、内部データバスＤｂｕｓＵＢとの間でのデータの入出力を行う。ちなみに、セクション書込みバッファＳＷＢＵＢ及びセクション読出しバッファＳＳＡＵＢは、上位バイト書込み要求信号ＷＥＵＢ、オートパワーダウン信号ＡＰＤ及びアドレス信号Ａｓが入力され、これらの信号により制御される。
【００１９】
また、下位バイトデータ線ｄＬＢ、／ｄＬＢは、セクション書込みバッファＳＷＢＬＢ及びセクション読出しバッファＳＳＡＬＢに接続されており、内部データバスＤｂｕｓＬＢとの間でのデータの入出力を行う。ちなみに、セクション書込みバッファＳＷＢＬＢ及びセクション読出しバッファＳＳＡＬＢは、下位バイト書込み要求信号ＷＥＬＢ、オートパワーダウン信号ＡＰＤ及びアドレス信号Ａｓが入力され、これらの信号により制御される。
【００２０】
メモリセルは、オートパワーダウン信号ＡＰＤが“Ｌ”レベルの場合に、セクション書込みバッファＳＷＢＵＢ及びセクション書込みバッファＳＷＢＬＢ等を待機状態とする。そして、データ入出力端子Ｉ／ＯＵＢ、Ｉ／ＯＬＢの入力データが変化し、上位バイトデータ入力バッファＤｉｎＵＢｍや下位バイトデータ入力バッファＤｉｎＬＢｎの状態が変化して、これがデータ遷移検出回路ＤＴＤで検出された場合に、オートパワーダウン回路ＡＰＤｂｕｆｆｅｒにおいて、オートパワーダウンが解除されオートパワーダウン信号ＡＰＤは“Ｌ”レベルから“Ｈ”レベルに変化する。
【００２１】
以上述べたような構成において、次にその動作を、図６のタイミングチャートにしたがって説明する。図６において、（Ａ）は／ＷＥ、（Ｂ）は／ＵＢ、（Ｃ）は／ＬＢ、（Ｄ）は上位バイト書込み要求信号ＷＥＵＢ、（Ｅ）は下位バイト書込み要求信号ＷＥＬＢ、（Ｆ）は上位バイト書込み要求信号／ＷＥＵＢ、（Ｇ）は下位バイト書込み要求信号／ＷＥＬＢ、（Ｈ）は書込み開始同期パルスφＷＳ、（Ｉ）はデータ入出力端子Ｉ／ＯＵＢｍの状態、（Ｊ）はデータ入出力端子Ｉ／ＯＬＢｎの状態、（Ｋ）はデータ遷移パルスφＤＴＤ、（Ｌ）はオートパワーダウン信号ＡＰＤ、（Ｍ）は内部データバスＤｂｕｓＵＢの状態、（Ｎ）は内部データバスＤｂｕｓＬＢの状態、（Ｏ）は上位バイトデータ線ｄＵＢ、／ｄＵＢ、（Ｐ）は下位バイトデータ線ｄＬＢ、／ｄＬＢをそれぞれ示すものである。
【００２２】
まず、時刻ｔ０に、データ入出力端子Ｉ／ＯＵＢｍとデータ入出力端子Ｉ／ＯＬＢｎへの書き込みデータの状態が変化すると共に、書き込み要求信号／ＷＥが“Ｈ”レベルから“Ｌ”レベルに変化するものとする。
【００２３】
その結果、書き込み要求信号／ＷＥの変化を受けて、書き込み要求信号検出部ＷＥｄｅｔは、その出力である書き込み開始同期パルスφＷＳを、時刻ｔ２から一定時間“Ｈ”レベルとなるパルスとして出力する。
【００２４】
一方、時刻ｔ０に続く、時刻ｔ１に、上位バイト制御信号／ＵＢと下位バイト制御信号／ＬＢが“Ｈ”レベルから“Ｌ”レベルに変化する。
【００２５】
その結果、上位バイト制御信号／ＵＢと書き込み要求信号／ＷＥの変化を受けて、上位バイト制御信号バッファＵＢｂｕｆｆｅｒは、その出力である上位バイト書き込み要求信号ＷＥＵＢを、時刻ｔ３のタイミングで“Ｌ”レベルから“Ｈ”レベルに、同じく上位バイト書き込み要求信号／ＷＥＵＢを、時刻ｔ３のタイミングで“Ｈ”レベルから“Ｌ”レベルに変化させる。
【００２６】
一方、下位バイト制御信号／ＬＢと書き込み要求信号／ＷＥの変化を受けて、下位バイト制御信号バッファＬＢｂｕｆｆｅｒは、その出力である下位バイト書き込み要求信号ＷＥＬＢを、時刻ｔ３のタイミングで“Ｌ”レベルから“Ｈ”レベルに、同じく下位バイト書き込み要求信号／ＷＥＬＢを、時刻ｔ３のタイミングで“Ｈ”レベルから“Ｌ”レベルに変化させる。
【００２７】
その結果、上位バイトデータ入力バッファＤｉｎＵＢｍは上位バイト書き込み要求信号／ＷＥＵＢを受けて、データ入出力端子Ｉ／ＯＵＢｍのデータを取り込み、同時に、上位バイト書き込み要求信号ＷＥＵＢを受けて、取り込んだデータを上位バイト内部データバスＤｂｕｓＵＢに時刻ｔ５のタイミングで出力する。
【００２８】
一方、下位バイトデータ入力バッファＤｉｎＬＢｍは下位バイト書き込み要求信号／ＷＥＬＢを受けて、データ入出力端子Ｉ／ＯＬＢｎのデータを取り込み、同時に、下位バイト書き込み要求信号ＷＥＬＢを受けて、取り込んだデータを下位バイト内部データバスＤｂｕｓＬＢに時刻ｔ５のタイミングで出力する。
【００２９】
また、上位バイトデータ入力バッファＤｉｎＵＢｍと下位バイトデータ入力バッファＤｉｎＬＢｎに入力されたデータの変化を受けて、データ遷移検出回路ＤＴＤは、データ遷移パルスφＤＴＤを、時刻ｔ４から一定時間“Ｈ”レベルとなるパルスとして出力する。
【００３０】
一方、データ遷移検出回路ＤＴＤからのデータ遷移パルスφＤＴＤと書き込み要求信号検出部ＷＥｄｅｔからの書込み開始同期パルスφＷＳのいずれかに基づき、オートパワーダウン回路ＡＰＤｂｕｆｆｅｒは、時刻ｔ６から時刻ｔ８までの一定時間、オートパワーダウン信号ＡＰＤを“Ｈ”レベルに維持し、書き込み動作が終了するまでの間、装置を動作状態に保つ。
【００３１】
これらの一連の動きを受けて、アドレス信号Ａｓによって選択されているセクションＳのオートパワーダウンが解除され、さらに上位バイト書き込み要求信号ＷＥＵＢにより活性化しているセクションＳのセクション書き込みバッファＳＷＢＵＢを通して、時刻ｔ７のタイミングで上位バイト内部データバスＤｂｕｓＵＢの状態を上位バイトデータ線ｄＵＢ，／ｄＵＢに与える。その結果、カラムデコード線ＣＤにより制御されるゲートＧを介して上位バイトデータ線ｄＵＢの状態が選択メモリセルＺＵＢに書き込まれる。
【００３２】
一方、アドレス信号Ａｓによって選択されているセクションＳのオートパワーダウンが解除され、さらに下位バイト書き込み要求信号ＷＥＬＢにより活性化しているセクションＳのセクション書き込みバッファＳＷＢＬＢを通して、時刻ｔ７のタイミングで下位バイト内部データバスＤｂｕｓＬＢの状態を上位バイトデータ線ｄＬＢ，／ｄＬＢに与える。その結果、カラムデコード線ＣＤにより制御されるゲートＧを介して上位バイトデータ線ｄＬＢの状態が選択メモリセルＺＬＢに書き込まれる。
【００３３】
次に、時刻ｔ９のタイミングで、データ入出力端子Ｉ／ＯＬＢｎの入力データが変化すると、新しいデータは、下位バイトデータ入力バッファＤｉｎＬＢｎを介して、下位バイト内部データバスＤｂｕｓＬＢに出力される。同時に、下位バイトデータ入力バッファＤｉｎＬＢｎに入力されたデータの変化を受けて、データ遷移検出回路ＤＴＤはデータ遷移パルスφＤＴＤを、時刻ｔ１０から一定時間“Ｈ”レベルとなるパルスとして出力する。既にｔ８でオートパワーダウン状態となっていたオートパワーダウン回路ＡＰＤｂｕｆｆｅｒは、データ遷移パルスφＤＴＤの入力を受けて、再度、時刻ｔ１２から時刻ｔ１６までの一定時間、オートパワーダウン信号ＡＰＤを“Ｈ”レベルに維持する。これらの動きを受けて、アドレス信号Ａｓによって選択されているセクションＳのオートパワーダウンが解除され、さらに下位バイト書き込み要求信号ＷＥＬＢにより活性化しているセクションＳのセクション書き込みバッファＳＷＢＬＢを通して、時刻ｔ１３のタイミングで下位バイト内部データバスＤｂｕｓＬＢの新しいデータを下位バイトデータ線ｄＬＢ，／ｄＬＢに与える。その結果、カラムデコード線ＣＤにより制御されるゲートＧを介して下位バイトデータ線ｄＬＢの状態が選択メモリセルＺＬＢに書き込まれる。
【００３４】
そして、上位バイト制御信号／ＵＢが時刻ｔ１４のタイミングで非選択となった場合は、時刻ｔ１５のタイミングで上位バイト書き込み要求信号ＷＥＵＢが“Ｌ”、同じく時刻ｔ１５のタイミングで上位バイト書き込み要求信号／ＷＥＵＢが“Ｈ”となり、それぞれディスエーブル状態となる。この結果、セクション書き込みバッファＳＷＢＵＢは待機状態となり、同時に、上位バイトデータ入力バッファＤｉｎＵＢｍの入力初段に貫通電流が流れることを防止するために、上位バイト書き込み要求信号／ＷＥＵＢによって入力初段の動作を禁止され、また、上位バイト内部データバスＤｂｕｓＵＢのデータを保護するため、上位バイトデータ入力バッファＤｉｎＵＢｍの出力状態は、ハイインピーダンス状態となる。
【００３５】
一方、下位バイト制御信号／ＬＢが時刻ｔ１４のタイミングで非選択となった場合は、時刻ｔ１５のタイミングで下位バイト書き込み要求信号ＷＥＬＢが“Ｌ”、同じく時刻ｔ１５のタイミングで下位バイト書き込み要求信号／ＷＥＬＢが“Ｈ”となり、それぞれディスエーブル状態となる。この結果、セクション書き込みバッファＳＷＢＬＢは待機状態となり、同時に、上位バイトデータ入力バッファＤｉｎＬＢｍの入力初段に貫通電流が流れることを防止するために、上位バイト書き込み要求信号／ＷＥＬＢによって入力初段の動作を禁止され、また、上位バイト内部データバスＤｂｕｓＬＢのデータを保護するため、上位バイトデータ入力バッファＤｉｎＬＢｍの出力状態は、ハイインピーダンス状態となる。
【００３６】
以上のように、バイト単位のデータの書き込みを行おうとすると、同一の書き込みサイクルの中で、上位バイト制御信号／ＵＢ、下位バイト制御信号／ＬＢが独立に任意の変化をすることになる。
【００３７】
ここで、図７に、例えば、データ入出力端子Ｉ／ＯＬＢにつながる下位バイトデータ入力バッファＤｉｎＬＢｎの初段の部分構成を示す。図にも示すように、データ入出力端子Ｉ／ＯＬＢｎからの入力は、下位バイト書込み要求信号／ＷＥＬＢを入力されるノア型ゲートＮＯＲに与えられる。
【００３８】
さて、図５の構成において、下位バイト制御信号／ＬＢのみを任意に変化させる場合の動作について、図８のタイミングチャートにしたがって説明する。ちなみに、図８において、（Ａ）は書き込み要求信号／ＷＥ、（Ｂ）は下位バイト制御信号／ＬＢ、（Ｃ）は下位バイト書込み要求信号／ＷＥＬＢの反転信号ＷＥＬＢ、（Ｄ）は下位バイト書き込み要求信号／ＷＥＬＢ、（Ｅ）はデータ入出力端子Ｉ／ＯＬＢｎの状態、（Ｆ）は書き込み開始同期パルスφＷＳ、（Ｇ）はデータ遷移パルスφＤＴＤ、（Ｈ）はオートパワーダウン信号ＡＰＤ、（Ｉ）は内部データバスＤｂｕｓＬＢ、（Ｊ）は下位バイトデータ線ｄＬＢ，／ｄＬＢの状態をそれぞれ示すものである。
【００３９】
時刻ｔ０で、データ入出力端子Ｉ／ＯＬＢｎへの入力データの状態が変化し、書き込み要求信号／ＷＥが“Ｈ”レベルから“Ｌ”レベルに変化し、これに引き続いて、時刻ｔ１に下位バイト制御信号／ＬＢが“Ｈ”レベルから“Ｌ”レベルに変化した場合の動作については、先に述べたのとまったく同様である。
【００４０】
つまり、書き込み要求信号／ＷＥと下位バイト制御信号／ＬＢの“Ｈ”レベルから“Ｌ”レベルへの変化を受けて、下位バイト書き込み要求信号ＷＥＬＢが、時刻ｔ２に“Ｈ”レベルから“Ｌ”レベルに、同時に下位バイト書き込み要求信号／ＷＥＬＢが、“Ｌ”レベルから“Ｈ”レベルに変化する。その結果、下位バイト書き込み要求信号／ＷＥＬＢを入力されるノア型ゲートＮＯＲを通じて、データ入出力端子Ｉ／ＯＬＢｎの入力データが、下位バイトデータ入力バッファＤｉｎＬＢｎに入力され、同時に変化した下位バイト書き込み要求信号ＷＥＬＢにより、下位バイトデータ入力バッファＤｉｎＬＢｎの出力がローインピーダンス状態となる。即ち、データ入出力端子Ｉ／ＯＬＢｎの入力データ状態が、下位バイト内部データバスＤｂｕｓＬＢに、時刻ｔ５のタイミングで出力される。
【００４１】
一方、書き込み要求信号／ＷＥの変化を受けて、書き込み要求信号検出部ＷＥｄｅｔは書き込み開始内部同期信号φＷＳを、時刻ｔ３から一定時間“Ｈ”レベルとなるパルスとして出力され、同様に、下位バイトデータ入力バッファＤｉｎＬＢｎに入力されたデータの変化を受けて、データ遷移検出回路ＤＴＤはデータ遷移パルスφＤＴＤを、時刻ｔ４から一定時間“Ｈ”レベルとなるパルスとして出力される。これを受けて、オートパワーダウン回路ＡＰＤｂｕｆｆｅｒは、時刻ｔ６から時刻ｔ１０までの一定時間、オートパワーダウン信号ＡＰＤを“Ｈ”レベルに維持し、書き込み動作が終了するまでの間、装置を動作状態に保つ。
【００４２】
その結果、時刻ｔ６のタイミングで、下位バイトデータ入力バッファＤｉｎＬＢから内部データバスＤｂｕｓＬＢにデータが出力され、先に述べたのと同様のプロセスを経て、データ入出力端子Ｉ／ＯＬＢｎに入力されたデータが選択セルＺＬＢに書き込まれる。
【００４３】
ところが、時刻ｔ８の時点で、下位バイト制御信号／ＬＢが“Ｈ”レベルに戻ると、これに追随して、時刻ｔ９の時点で、下位バイト書き込み要求信号ＷＥＬＢ，／ＷＥＬＢが、それぞれ“Ｌ”レベル，“Ｈ”レベルに戻る。
【００４４】
ここで、時刻ｔ１０の時点で、オートパワーダウン信号ＡＰＤが、“Ｈ”レベルから“Ｌ”レベルに戻り、再びオートパワーダウンモードに入った後で、データ入出力端子Ｉ／ＯＬＢｎに入力されているデータが、時刻ｔ１１の時点で、全て“Ｈ”レベルになっているものとする。
【００４５】
このような状態で、書き込み要求信号／ＷＥは“Ｌ”レベルの状態で、下位バイト制御信号／ＬＢが、時刻ｔ１２のタイミングで、“Ｈ”レベルから“Ｌ”レベルに遷移したとする。この場合、下位バイト制御信号バッファＬＢｂｕｆｆｅｒからの下位バイト書き込み要求信号ＷＥＬＢ，／ＷＥＬＢは、時刻ｔ１３のタイミングで、それぞれ“Ｈ”レベル，“Ｌ”レベルに変化する。
【００４６】
その結果、データ入出力端子Ｉ／ＯＬＢｎの入力データが、下位バイトデータ入力バッファＤｉｎＬＢｎ内部に伝達する。しかし、前述したように、データ入出力端子Ｉ／ＯＬＢｎの入力データは、すべて“Ｈ”レベルとなっているため、下位バイト書き込み要求信号／ＷＥＬＢが変化したにもかかわらず下位バイトデータ入力バッファＤｉｎＬＢｎ内部の状態は変化しない。このため、データ遷移検出回路ＤＴＤはデータ遷移パルスφＤＴＤを発生することができず、オートパワーダウン状態を解除することはできない。即ち、下位バイト制御信号／ＬＢがイネーブルになったにもかかわらず、データの書き込みを行うことができない。
【００４７】
一方、図９のタイミングチャートに注目する。同図において、（Ａ）は書き込み要求信号／ＷＥ、（Ｂ）は下位バイト制御信号／ＬＢ、（Ｃ）は上位バイト制御信号／ＵＢ、（Ｄ）は書込み開始同期パルスφＷＳ、（Ｅ）は書込み終了同期パルスφＷＥ、（Ｆ）はオートパワーダウン信号ＡＰＤ、（Ｇ）はイコライズ信号φ／Ｅｑ、（Ｈ）は上位の内部データバスＤｂｕｓＵＢｍの状態、（Ｉ）は下位の内部データバスＤｂｕｓＬＢｎの状態をそれぞれ示すものである。
【００４８】
今、時刻ｔ０のタイミングで、データ入出力端子Ｉ／ＯＵＢ、Ｉ／ＯＬＢのデータが変化し、書き込み要求信号／ＷＥが“Ｈ”レベルから“Ｌ”レベルに変化するものとする。一方、これに続く、時刻ｔ２のタイミングで、上位バイト制御信号／ＵＢと下位バイト制御信号／ＬＢが“Ｈ”レベルから“Ｌ”レベルに変化するものとする。また、この時刻に前後して、アドレス入力は全く変化しないものとする。
【００４９】
この場合、先にも述べたように、時刻ｔ２のタイミングで、書き込み要求信号検出部ＷＥｄｅｔから書込み開始同期パルスφＷＳが出力され、これを受けて、時刻ｔ３のタイミングで、オートパワーダウン回路ＡＰＤｂｕｆｆｅｒからのオートパワーダウン信号ＡＰＤが、その状態を“Ｌ”レベルから“Ｈ”レベルに変化させて、パワーダウンを解除する。
【００５０】
その結果、内部データバスＤｂｕｓＵＢ、ＤｂｕｓＬＢに入力データが送り出され、メモリへの書き込みに適応される。
【００５１】
一方、時刻ｔ５のタイミングで、上位バイト制御信号／ＵＢが“Ｌ”レベルから“Ｈ”レベルに戻り、時刻ｔ６のタイミングで、下位バイト制御信号／ＬＢが“Ｌ”レベルから“Ｈ”レベルに戻り、時刻ｔ７のタイミングでオートパワーダウン信号ＡＰＤが“Ｈ”レベルから“Ｌ”レベルにも取ると、装置はパワーダウンモードに入る。
【００５２】
この状態で、時刻ｔ８に書き込み要求信号／ＷＥを“Ｌ”レベルから“Ｈ”レベルに、それに続いて時刻ｔ１０に上位バイト制御信号／ＵＢと下位バイト制御信号／ＬＢをそれぞれ、“Ｈ”レベルから“Ｌ”レベルに変化させ、メモリ状態を、書込み状態から、読出し状態に、遷移させる。
【００５３】
この場合、書き込み要求信号検出部ＷＥｄｅｔからは、時刻ｔ１１の時点で、書込み終了同期パルスφＷＥが出力される。このため、時刻ｔ１０のタイミングで、オートパワーダウン信号ＡＰＤが“Ｌ”レベルから“Ｈ”レベルに変化して、パワーダウンが解除され、同時にイコライザ回路ＥＱｂｕｆｆｅにより、イコライズ信号φ／Ｅｑが発生し、装置内のデータ線およびバス線はイコライズ／プルアップ状態となる。この、信号ＡＰＤと信号φ／Ｅｑの動作は、通常のアドレスアクセス読み出し動作と同様であり、当然ながら書き込み要求信号／ＷＥの変化からデータ入出力端子Ｉ／ＯＵＢｍおよびデータ入出力端子Ｉ／ＯＬＢｎに読み出しデータが出力されるまでの時間は、アドレスアクセス時間ｔＡＣＣと同等である。
【００５４】
一方、読み出し時に、上位バイト制御信号／ＵＢまたは下位バイト制御信号／ＬＢがイネーブル状態に変化してからデータ入出力端子Ｉ／ＯＵＢｍまたはデータ入出力端子Ｉ／ＯＬＢｎに読み出しデータが出力されるまでの時間は、バイトアクセス時間ｔＵＢ，ｔＬＢで定義される。このバイトアクセス時間ｔＵＢ，ｔＬＢは、上位バイト内部データバスＤｂｕｓＵＢおよび下位バイト内部データバスＤｂｕｓＬＢのデータを、上位バイトデータ出力バッファＤｏｕｔＵＢｍ及び下位バイトデータ出力バッファＤｏｕｔＬＢｎを介して、データ入出力端子Ｉ／ＯＵＢｍ及びデータ入出力端子Ｉ／ＯＬＢｎに読み出しデータが出力されるまでの時間であるため、当然ながらｔＡＣＣよりも短い。ところが、図９に示したような書き込み終了直後のバイトアクセスの場合は、アドレス変化を伴わないにもかかわらず、バイトアクセス時間ｔＵＢ，ｔＬＢが保証できない。即ち、図９においてｔ１０−ｔ８＜ｔＡＣＣ−ｔＵＢ＝ｔＡＣＣ−ｔＬＢなる場合は、バイトアクセス時間ｔＵＢ，ｔＬＢに矛盾が発生し、対策のために特殊な仕様を用意する必要があり、これは現実的ではない。
【００５５】
【発明が解決しようとする課題】
従来の半導体メモリ装置は、以上述べたように、複数のバイトの内の任意のバイトにデータを書き込もうとしても、データの組み合わせ、状態によっては、これがうまく実施できずに、このための特別な処置が必要であり、また、アドレスが変化せずに、書き込んだデータをそのまま読み出そうとした場合、出力データ仕様に矛盾が発生するという問題点がある。
【００５６】
本発明は、上記に鑑みてなされたもので、その目的は、複数のバイトを個別に制御する非同期型のメモリにおいて、バイト制御信号が書込みサイクル中に任意に変化した場合でも、書込み時のオートパワーダウンの解除を可能とし、さらに書込み後のデータの読出しを保証するように構成した半導体メモリ装置を提供することにある。
【００５７】
【課題を解決するための手段】
本発明の半導体メモリ装置は、予め定めたビット数のデータからなるデータ群毎に、書き込み、読み出しを行う半導体メモリ装置であって、書き込み対象としてのあるデータ群についてのデータ遷移を検出したときに、設定されているオートパワーダウン状態を解除して、少なくとも、そのデータ群についての書き込み開始をさせるようにした、半導体メモリ装置において、書き込み要求信号があるレベルにあり、書き込み対象としてのあるデータ群に対応するデータ制御信号のレベルが第１レベルから第２レベルへ変化したときに発生する書き込み開始内部同期パルス信号に基づいて、設定されているオートパワーダウン状態を解除し、そのデータ群についての書き込みを開始させ、その後、そのデータ群に対応するデータ制御信号のレベルが前記第２レベルから第１レベルへ変化したときに発生する書き込み終了内部同期パルス信号に基づいて、設定されているオートパワーダウン状態を解除し、そのデータ群についての書き込みを終了させる制御回路を備えるものとして構成される。
【００５８】
本発明の第２の半導体メモリ装置は、第１の半導体メモリ装置において、前記制御回路は、前記書き込み要求信号を読み出し要求信号に共用するものであり、前記書き込み要求信号が書き込み許容レベルであるときには書き込みを実施させ、書き込み非許容レベルであるときには読み出しを実施させるものとして構成されると共に、さらに前記制御回路は、前記書き込み要求信号が前記書き込み許容レベルから前記書き込み非許容レベルに変化する前の状態にあっても、前記各データ群毎の前記書き込み終了同期パルス信号が生成された場合は、その書き込み終了同期パルス信号に基づいて予め読み出しを実行させるものとして構成される。
【００６１】
【作用】
制御回路に書き込み要求信号と複数のデータ群制御信号とが加えられる。この制御回路は、書き込み要求信号の書き込み許容レベルと、データ群制御信号のうちの選択レベルにあるものとの論理によって書き込み開示信号を出力する。この後、これらの２つの信号のレベルが共に変ったときは書き込み終了信号を出力するが、書き込み要求信号のレベルが変化してもデータ群制御信号のレベルが変化しないときには書き込み終了信号は出力しない。よって、この後、直ちに書き込んだデータ群の読み出し動作に入ることが可能となる。さらに、上記書き込み要求信号は読み出し要求信号を兼ねるものである。つまり、書き込み要求信号の書き込み非許容レベルは読み出し要求信号として、前記制御回路を動作させる。
【００６２】
【実施例】
以下、図面を参照しながら、本発明の実施例を説明する。
【００６３】
図１は、本発明の一実施例に係る半導体メモリ装置の部分ブロック図である。
【００６４】
即ち、図１は図５のブロックＢＬＫに相当する部分を示すものである。
【００６５】
図１において示すように、上位バイト制御信号／ＵＢは上位バイト制御信号バッファＵＢｂｕｆｆｅｒに入力され、下位バイト制御信号／ＬＢは下位バイト制御信号バッファＬＢｂｕｆｆｅｒに入力され、書き込み要求信号／ＷＥは上位バイト制御信号バッファＵＢｂｕｆｆｅｒと下位バイト制御信号バッファＬＢｂｕｆｆｅｒの双方に入力される。
【００６６】
なお、上位バイト制御信号バッファＵＢｂｕｆｆｅｒには、変化検出部ＵＷＴＤが接続される。この検出部ＵＷＴＤは、上位バイト制御信号／ＵＢと書き込み要求信号／ＷＥの両方の変化の状態を検出して、書込み開始同期パルスφ／ＵＢＷＳと書込み終了同期パルスφ／ＵＢＷＥを出力するものである。
【００６７】
一方、下位バイト制御信号バッファＬＢｂｕｆｆｅｒには、変化検出部ＬＷＴＤが接続される。この検出部ＬＷＴＤは、下位バイト制御信号／ＬＢと、書き込み要求信号／ＷＥの両方の変化の状態を検出して、書込み開始同期パルスφ／ＬＢＷＳと書込み終了同期パルスφ／ＬＢＷＥを出力するものである。
【００６８】
なお、変化検出部ＵＷＴＤからの書込み終了同期パルスφ／ＵＢＷＥと、変化検出部ＬＷＴＤからの書込み終了同期パルスφ／ＬＢＷＥは、共にナンドゲートＮＡＮＤ２に入力され、２つの信号の論理条件に基づいて作られる書込み終了同期パルスφＢＷＥが、イコライザ回路ＥＱｂｕｆｆｅｒおよびオートパワーダウン回路ＡＰＤｂｕｆｆｅｒに与えられる。ちなみに、書込み終了同期パルスφ／ＵＢＷＥと書込み終了同期パルスφ／ＬＢＷＥは、通常“Ｈ”レベルであり、“Ｌ”レベルの負論理パルスとして出力される。
【００６９】
一方、変化検出部ＵＷＴＤからの書込み開始同期パルスφ／ＵＢＷＳと、変化検出部ＬＷＴＤからの書込み開始同期パルスφ／ＬＢＷＳは、共にナンドゲートＮＡＮＤ１に入力され、２つの信号の論理条件に基づいて作られる書込み開始同期パルスφＢＷＳが、オートパワーダウン回路ＡＰＤｂｕｆｆｅｒに与えられる。ちなみに、書込み開始同期パルスφ／ＵＢＷＳと書込み開始同期パルスφ／ＬＢＷＳは通常“Ｈ”レベルであり、“Ｌ”レベルの負論理パルスとして出力される。
【００７０】
図３は、図１同様に、図５のブロックＢＬＫに相当する部分を示すものである。以下、図１との差異について説明する。、
図３の実施例２に於いて、図１の実施例と異なるのは、イコライザ回路ＥＱｂｕｆｆｅｒの構成である。本実施例に於いて、イコライザ回路は、バイト単位で独立して存在する。即ち、上位バイトイコライザ回路ＵＢＥＱｂｕｆｆｅｒは、上位バイト書き込み終了同期パルスφＵＢＷＥと、アドレス遷移パルスφＡＴＤを受け、上位バイトイコライズパルスφ／ＵＢＥｑを出力する。上位バイトイコライズパルスφ／ＵＢＥｑは、データ線イコライズトランジスタＴＵＢＥｑを含む上位バイトのデータ線イコライズ／プルアップトランジスタに供給される。
【００７１】
一方、下位バイトイコライザ回路ＬＢＥＱｂｕｆｆｅｒは、下位バイト書き込み終了同期パルスφＬＢＷＥと、アドレス遷移パルスφＡＴＤを受け、下位バイトイコライズパルスφ／ＬＢＥｑを出力する。下位バイトイコライズパルスφ／ＬＢＥｑは、データ線イコライザトランジスタＴＬＢＥｑを含む下位バイトのデータ線イコライズ／プルアップトランジスタに供給される。
【００７２】
以上述べたような構成において、それぞれの動作を図２、図４のタイミングチャートにしたがって説明する。
【００７３】
ちなみに、図２は、下位バイト制御信号／ＬＢのみを変化させた場合の、各部の信号の状態変化を示すものであり、同図（Ａ）は書き込み要求信号／ＷＥ、（Ｂ）は下位バイト制御信号／ＬＢ、（Ｃ）は下位バイト書込み要求信号／ＷＥＬＢの反転信号ＷＥＬＢ、（Ｄ）は下位バイト書き込み要求信号／ＷＥＬＢ、（Ｅ）はデータ入出力端子Ｉ／ＯＬＢｎの状態、（Ｆ）は書込み開始同期パルスφＢＷＳ、（Ｇ）は書き込み終了同期パルスφＢＷＥ、（Ｈ）はデータ遷移パルスφＤＴＤ、（Ｉ）はオートパワーダウン信号ＡＰＤ、（Ｊ）はイコライズ信号φＥｑ、（Ｋ）は下位の内部データバスＤｂｕｓＬＢの状態、（Ｌ）は下位のバイトデータ線ｄＬＢ，／ｄＬＢの状態をそれぞれ示すものである。
【００７４】
一方、図４は、書き込み要求信号／ＷＥが変化した場合の、各部の信号の状態変化を示すものであり、同図（Ａ）は書き込み要求信号／ＷＥ、（Ｂ）は下位バイト制御信号／ＬＢ、（Ｃ）は上位バイト制御信号／ＵＢ、（Ｄ）は書込み開始同期パルスφＢＷＳ、（Ｅ）は下位バイト書き込み終了同期パルスφ／ＬＢＷＥ、（Ｆ）は上位バイト書き込み終了同期パルスφ／ＵＢＷＥ、（Ｇ）はオートパワーダウン信号ＡＰＤ、（Ｈ）は下位バイトイコライズパルスφ／ＬＢＥｑ、（Ｉ）は上位バイトイコライズパルスφ／ＵＢＥｑ、（Ｊ）は内部データバスＤｂｕｓＵＢｍの状態、（Ｋ）は内部データバス、ＤｂｕｓＬＢｎの状態をそれぞれ示すものである。
【００７５】
先ず、図８に示した従来回路の問題点に対して、図１の示した本発明の実施例で得られる効果について、図２のタイミング図を使って説明する。
【００７６】
今、時刻ｔ０で、データ入出力端子Ｉ／ＯＬＢｎへの入力データの状態が変化し、書き込み要求信号／ＷＥが“Ｈ”レベルから“Ｌ”レベルに変化し、これに引き続いて、時刻ｔ１に下位バイト制御信号／ＬＢが“Ｈ”レベルから“Ｌ”レベルに変化したとする。
【００７７】
この場合、書き込み要求信号／ＷＥと下位バイト制御信号／ＬＢの“Ｈ”レベルから“Ｌ”レベルの変化を受けて、下位バイト書き込み要求信号ＷＥＬＢが、時刻ｔ２のタイミングで“Ｌ”レベルから“Ｈ”レベルに、同じく下位バイト書き込み要求信号／ＷＥＬＢが、時刻ｔ２のタイミングで“Ｈ”レベルから“Ｌ”レベルに変化する。
【００７８】
一方、書き込み要求信号／ＷＥと下位バイト制御信号／ＬＢが共に変化するため、ナンドゲートＮＡＮＤ１に負論理パルスである下位バイト書き込み開始内部同期パルスφ／ＬＢＷＳが入力され、時刻ｔ２のタイミングで書き込み開始内部同期パルスφＢＷＳがＮＡＮＤ１から出力され、オートパワーダウン回路ＡＰＤｂｕｆｆｅｒに入力される。
【００７９】
また、下位バイト書き込み要求信号／ＷＥＬＢの変化に伴い、下位バイトデータ入力バッファＤｉｎＬＢｎ内部に、データ入出力端子Ｉ／ＯＬＢｎのデータが入力される。この時、データ入出力端子Ｉ／ＯＬＢｎのデータが全て“Ｈ”レベルでないならば、入力の遷移を検知したデータ遷移検出回路ＤＴＤがデータ遷移パルスφＤＴＤを発生する。
【００８０】
オートパワーダウン回路ＡＰＤｂｕｆｆｅｒは、書き込み開始内部同期パルスφＢＷＳかデータ遷移パルスφＤＴＤのいずれか速い方の入力パルスに基づき、時刻ｔ３のタイミングでオートパワーダウン状態を一定時間だけ解除する。
【００８１】
そして、図８の動作状態と同様に、下位バイトデータ入力バッファＤｉｎＬＢｎは、下位バイト書き込み要求信号ＷＥＬＢ，／ＷＥＬＢの変化を受けて、データ入出力端子Ｉ／ＯＬＢｎのデータ状態を時刻ｔ５のタイミングで下位バイト内部データバスＤｂｕｓＬＢに出力し、アドレス信号Ａｓによって選択されているセクションＳのオートパワーダウンが解除され、さらに下位バイト書き込み要求信号ＷＥＬＢにより活性化しているセクションＳのセクション書き込みバッファＳＷＢＬＢを通して、時刻ｔ６のタイミングで下位バイト内部データバスＤｂｕｓＬＢの状態を下位バイトデータ線ｄＬＢ，／ｄＬＢに与え、その結果、選択メモリセルＺＬＢにデータ状態が書き込まれる。
【００８２】
ところが、時刻ｔ７の時点で、下位バイト制御信号／ＬＢが“Ｈ”レベルに戻ると、これに追従して、時刻ｔ８の時点で、下位バイト書き込み要求信号ＷＥＬＢが“Ｌ”レベルに、同時に下位バイト書き込み要求信号／ＷＥＬＢが“Ｈ”レベルに戻る。
【００８３】
同時に、下位バイト書き込み終了内部同期パルスφ／ＬＢＷＥが出力され、時刻ｔ９のタイミングで書き込み終了内部同期パルスφＢＷＥがＮＡＮＤ１から出力され、オートパワーダウン回路ＡＰＤｂｕｆｆｅｒおよびイコライズ回路ＥＱｂｕｆｆｅｒに入力される。
【００８４】
これを受けて、オートパワーダウン回路ＡＰＤｂｕｆｆｅｒは、オートパワーダウン信号ＡＰＤを時刻ｔ１０からｔ１２の間、“Ｈ”レベルに保持し、同時に、イコライズ回路ＥＱｂｕｆｆｅｒは、データ線イコライズ信号ＥＱを時刻ｔ１０からｔ１１の間発生し、データ線のイコライズを行う。
【００８５】
しかし、下位バイト書き込み要求信号ＷＥＬＢが“Ｌ”レベルになっているため、下位バイトデータ入力バッファＤｉｎＬＢｎは動作せず、下位バイト内部データバスＤｂｕｓＬＢの状態は下位バイト内部データバスラッチ回路ＬＢｌａｔｃｈによって保持される。同様に、セクション書き込みバッファＳＷＢＬＢも動作しないが、オートパワーダウン信号ＡＰＤが解除されているため、選択メモリセルＺＬＢは読み出し状態となり、イコライズ信号ＥＱが時刻ｔ１１に“Ｈ”レベルに復帰した後、オートパワーダウン信号ＡＰＤが“Ｌ”レベルになるまでの間、下位バイトデータ線ｄＬＢ，／ｄＬＢに読み出しデータが現れる。
【００８６】
時刻ｔ１２を経過し、装置が再びオートパワーダウン状態となった後、時刻ｔ１３のタイミングで、データ入出力端子Ｉ／ＯＬＢｎのデータを全て“Ｈ”レベルとする。この時、下位バイト書き込み要求信号ＷＥＬＢ，／ＷＥＬＢはいずれもディセーブル状態のため、内部回路の状態は全く変化しない。
【００８７】
この後、時刻ｔ１４のタイミングで、下位バイト制御信号／ＬＢが“Ｈ”レベルから“Ｌ”レベルに変化したとする。この結果、時刻ｔ１５のタイミングで、下位バイト書き込み要求信号ＷＥＬＢが“Ｈ”レベルに、同時に下位バイト書き込み要求信号／ＷＥＬＢが“Ｌ”レベルに戻る。これにより、データ入出力端子Ｉ／ＯＬＢｎの全て“Ｈ”レベルのデータが、下位バイトデータ入力バッファＤｉｎＬＢｎ内部に取り込まれる。しかし、前述したように、回路内部から見るとデータの変化が生じないため、データ遷移検出回路ＤＴＤはデータ遷移パルスφＤＴＤを発生しない。また、下位バイトデータ入力バッファＤｉｎＬＢｎの出力である下位バイト内部データバスＤｂｕｓＬＢの状態は、時刻ｔ１８のタイミングで、全てのＩ／Ｏが“Ｈ”データの状態となる。
【００８８】
ところが、下位バイト制御信号／ＬＢの変化を受けて、時刻ｔ１６のタイミングで書き込み開始内部同期パルスφＢＷＳがＮＡＮＤ１から出力される。これを受けたオートパワーダウン回路ＡＰＤｂｕｆｆｅｒは、時刻ｔ１７のタイミングでオートパワーダウンを解除する。この結果、アドレス信号Ａｓによって選択されているセクションＳのオートパワーダウンが解除され、さらに下位バイト書き込み要求信号ＷＥＬＢにより活性化しているセクションＳのセクション書き込みバッファＳＷＢＬＢを通して、時刻ｔ１９のタイミングで、下位バイト内部データバスＤｂｕｓＬＢの全入力“Ｈ”データの状態を下位バイトデータ線ｄＬＢ，／ｄＬＢに与え、その結果、選択メモリセルＺＬＢに“Ｈ”データ状態が書き込まれる。
【００８９】
つまり、下位バイト制御信号／ＬＢのみを単独で制御するような場合でも、データは問題なくメモリに書き込むことができる。
【００９０】
これは、上位バイト制御信号／ＵＢを単独で制御する場合についても、全く同様である。
【００９１】
次に、図９に示した従来回路の問題点に対して、図３に示した本発明の実施例で得られる効果について、図４のタイミング図を使って説明する。
【００９２】
今、時刻ｔ０のタイミングで、データ入出力端子Ｉ／ＯＵＢ、Ｉ／ＯＬＢのデータが変化し、書き込み要求信号／ＷＥが“Ｈ”レベルから“Ｌ”レベルに変化するものとする。一方、これに続く、時刻ｔ１のタイミングで、上位バイト制御信号／ＵＢと下位バイト制御信号／ＬＢが“Ｈ”レベルから“Ｌ”レベルに変化するものとする。
【００９３】
この場合、上位バイト制御信号／ＵＢと書き込み要求信号／ＷＥの変化を受けて、変化検出部ＵＷＴＤからは書込み開始同期パルスφ／ＵＢＷＳが出力される。
【００９４】
一方、下位バイト制御信号／ＬＢと書き込み要求信号／ＷＥの変化を受けて、変化検出部ＬＷＴＤからは書込み開始同期パルスφ／ＬＢＷＳが出力される。これらの信号は、ナンドゲートＮＡＮＤ１に入力され、これを受けて時刻ｔ２には、書込み開始同期パルスφＢＷＳが出力される。
【００９５】
その結果、オートパワーダウン回路ＡＰＤｂｕｆｆｅｒは、時刻ｔ３から時刻ｔ５までの一定時間、オートパワーダウン信号ＡＰＤを“Ｈ”レベルに維持し、時刻ｔ４のタイミングで、データ入出力端子Ｉ／ＯＵＢｍおよびデータ入出力端子Ｉ／ＯＬＢｎの入力データが、上位バイトデータ入力バッファＤｉｎＵＢｍおよび下位バイトデータ入力バッファＤｉｎＬＢｎを介して、上位バイト内部データバスＤｂｕｓＵＢおよび下位バイト内部データバスＤｂｕｓＬＢに、それぞれ伝達し、最終的に、選択メモリセルＺＵＢ、ＺＬＢに書き込みデータが格納される。
【００９６】
一方、時刻ｔ６のタイミングで下位バイト制御信号／ＬＢが“Ｌ”レベルから“Ｈ”レベルに戻ると、変化検出部ＬＷＴＤで入力変化が検知され、下位バイト書き込み終了同期パルスφ／ＬＢＷＥが出力される。その結果、下位バイトイコライザ回路ＬＢＥＱｂｕｆｆｅｒは、時刻ｔ７のタイミングで上位バイトイコライズパルスφ／ＬＢＥｑを出力する。同時に、ナンド型ゲートＮＡＮＤ２から書き込み終了パルスφＢＷＥが再度出力され、これを受けてオートパワーダウン回路ＡＰＤｂｕｆｆｅｒは、時刻ｔ８から一定時間、オートパワーダウン信号ＡＰＤを“Ｈ”レベルに維持する。
【００９７】
更に、時刻ｔ９のタイミングで、上位バイト制御信号／ＵＢが“Ｌ”レベルから“Ｈ”レベルに戻ると、変化検出部ＵＷＴＤで入力変化が検知され、上位バイト書き込み終了同期パルスφ／ＵＢＷＥが出力される。その結果、上位バイトイコライザ回路ＵＢＥＱｂｕｆｆｅｒは、時刻ｔ７のタイミングで、上位バイトイコライズパルスφ／ＵＢＥｑを出力する。同時に、ナンド型ゲートＮＡＮＤ２から書き込み終了パルスφＢＷＥが出力され、これを受けてオートパワーダウン回路ＡＰＤｂｕｆｆｅｒは再度リセットされ、時刻ｔ１３までの一定時間、オートパワーダウン信号ＡＰＤを“Ｈ”レベルに維持する。
【００９８】
このとき、下位バイト制御信号／ＬＢの変化を受けて、下位バイト書き込み要求信号ＷＥＵＢが変化し、セクション書き込みバッファＳＷＢＬＢは待機状態となり、同時に、セクションセンスアンプＳＳＡＬＢは動作状態となる。これを受けて、ｔ１１のタイミングで下位バイトイコライズパルスφ／ＬＢＥｑが終了すると、選択メモリセルＺＬＢに格納されていたデータが、下位バイト内部データバスＤｂｕｓＬＢに出力される。
【００９９】
一方、上位バイト制御信号／ＵＢの変化を受けて、上位バイト書き込み要求信号ＷＥＵＢが変化し、セクション書き込みバッファＳＷＢＵＢは待機状態となり、同時に、セクションセンスアンプＳＳＡＵＢは動作状態となる。これを受けて、ｔ１２のタイミングで上位バイトイコライズパルスφ／ＵＢＥｑが終了すると、選択メモリセルＺＵＢに格納されていたデータが、上位バイト内部データバスＤｂｕｓＵＢに出力される。
【０１００】
この後、時刻ｔ１３のタイミングで、オートパワーダウン信号ＡＰＤが“Ｌ”レベルに変化すると、装置はオートパワーダウンモードとなる。
【０１０１】
この状態で、時刻ｔ１４のタイミングで書き込み要求信号／ＷＥを“Ｌ”レベルから“Ｈ”レベルに、続いて時刻ｔ１５のタイミングで上位バイト制御信号／ＵＢと下位バイト制御信号／ＬＢをそれぞれ“Ｈ”レベルから“Ｌ”レベルに変化させ、メモリ状態を、書込み状態から読出し状態に遷移させる。
【０１０２】
この場合、書き込み要求信号／ＷＥを“Ｌ”レベルから“Ｈ”レベルに変化させても、上位バイト制御信号／ＵＢと下位バイト制御信号／ＬＢの変化が伴わないため、変化検出部ＵＷＴＤ、ＬＷＴＤのいずれからも、書込み終了同期パルスφ／ＵＢＷＥと書込み終了同期パルスφ／ＬＢＷＥは出力されず、したがって、書込み終了同期パルスφＢＷＥは出力されない。
【０１０３】
このため、内部データバスＤｂｕｓＵＢ、ＤｂｕｓＬＢに既に読み出されている正しいデータは、直ちに読み出すことが可能である。つまり、アドレスが変化せずに、書き込んだデータをそのまま読み出すような場合、特殊な仕様とすることなく、通常の動作と全く同様に実施することができる。
【０１０４】
なお、上記実施例では、変化検出部ＵＷＴＤ、ＬＷＴＤを用いて、書込み開始同期パルスφＢＷＳと書込み終了同期パルスφＢＷＥを発生するような構成を例示したが、書き込み要求信号／ＷＥ、上位バイト制御信号／ＵＢ及び下位バイト制御信号／ＬＢの変化の状態を、特定の論理条件に基づいて、書込み開始同期パルスφＢＷＳや書込み終了同期パルスφＢＷＥに結びつけることができるような構成であれば、どのような構成のものでも適用可能である。
【０１０５】
また、上記実施例では、複数バイトのメモリとして、上位と下位の２バイト構成の場合を例示したが、更に多数のバイトで構成されるデータをアクセスするメモリ構成にも同様に適用することができる。
【０１０６】
以上述べたように、本発明の実施例によれば、複数のバイト単位でデータのアクセスを行うに当たり、データ入出力端子から上位バイトデータ入力バッファ及び下位バイトデータ入力バッファを通じて、内部データバスＤｂｕｓＵＢやＤｂｕｓＬＢにデータを接続したり、あるいはメモリセルから内部データバスＤｂｕｓＵＢやＤｂｕｓＬＢにデータを出力する場合に、変化検出部によってデータの書込みと読出しを制御する信号である書き込み要求信号／ＷＥと、データのバイトを指定選択する信号である上位バイト制御信号／ＵＢや下位バイト制御信号／ＬＢの論理条件に基づいて、メモリセルへのデータの書込みと読出しを制御するようにしたので、バイト毎に独立してデータの書込みと読出しを行う場合に、これをデータの条件によらずに可能であると共に、データを書き込んだ状態からアドレスを変えずに直ちに読出しに入る場合も、これを妨げないように制御することが可能である。
【０１０７】
【発明の効果】
本発明によれば、どの入出力端子群から書き込みを行わせるかを選択する制御信号と、書き込み要求信号との論理に基づいて、書き込み動作を行わせるようにしたので、書き込み動作を確実に行うことができると共に、書き込み終了時にあっても上記制御信号がレベル変化しない場合にあっては書き込み終了信号を出力しないようにしたので、書き込み後、直ちに、書き込んだデータを読み出すことができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係る半導体メモリ装置の部分ブロック図である。
【図２】図１の構成において、下位バイト制御信号／ＬＢのみを任意に変化させた場合の動作を説明するためのタイミングチャートである。
【図３】本発明の第２実施例のブロック図である。
【図４】図３の構成における動作を説明するためのタイミングチャートである。
【図５】従来の半導体メモリ装置のブロック図である。
【図６】図５の構成の動作を説明するためのタイミングチャートである。
【図７】図５の構成において、下位バイトデータ入力バッファＤｉｎＬＢｍの初段の構成を示すブロック図である。
【図８】図５の構成において、下位バイト制御信号／ＬＢのみを任意に変化させた場合の動作を説明するためのタイミングチャートである。
【図９】図５の構成において、書き込み要求信号／ＷＥが変化した場合の動作を説明するためのタイミングチャートである。
【符号の説明】
Ｉ／ＯＵＢｍ、Ｉ／ＯＬＢｎ データ入出力端子
ＤｉｎＵＢｍ 上位バイトデータ入力バッファ
ＤｉｎＬＢｍ 下位バイトデータ入力バッファ
ＤＴＤ データ遷移検出回路
ＡＰＤｂｕｆｆｅｒ オートパワーダウン回路
ＥＱｂｕｆｆｅｒ イコライザ回路
ＵＢｂｕｆｆｅｒ 上位バイト制御信号バッファ
ＬＢｂｕｆｆｅｒ 下位バイト制御信号バッファ
ＷＥｄｅｔ 書き込み要求信号検出部
ＳＷＢＵＢ、ＳＷＢＬＢ セクション書込みバッファ
ＳＳＡＵＢ、ＳＳＡＬＢ セクション読出しバッファ
Ｇ ゲート
ＺＵＢ、ＺＬＢ 選択セル
ＷＬ ワードライン
ＣＤ カラムデコード線
Ｓ セクション
ＤｂｕｓＵＢ、ＤｂｕｓＬＢ 内部データバス
ＵＷＴＤ、ＬＷＴＤ 変化検出部
Claims (2)
- 予め定めたビット数のデータからなるデータ群毎に、書き込み、読み出しを行う半導体メモリ装置であって、書き込み対象としてのあるデータ群についてのデータ遷移を検出したときに、設定されているオートパワーダウン状態を解除して、少なくとも、そのデータ群についての書き込み開始をさせるようにした、半導体メモリ装置において、
書き込み要求信号があるレベルにあり、書き込み対象としてのあるデータ群に対応するデータ制御信号のレベルが第１レベルから第２レベルへ変化したときに発生する書き込み開始内部同期パルス信号に基づいて、設定されているオートパワーダウン状態を解除し、そのデータ群についての書き込みを開始させ、その後、そのデータ群に対応するデータ制御信号のレベルが前記第２レベルから第１レベルへ変化したときに発生する書き込み終了内部同期パルス信号に基づいて、設定されているオートパワーダウン状態を解除し、そのデータ群についての書き込みを終了させる制御回路を備えることを特徴とする、半導体メモリ装置。 - 前記制御回路は、前記書き込み要求信号を読み出し要求信号に共用するものであり、前記書き込み要求信号が書き込み許容レベルであるときには書き込みを実施させ、書き込み非許容レベルであるときには読み出しを実施させるものとして構成されると共に、さらに前記制御回路は、前記書き込み要求信号が前記書き込み許容レベルから前記書き込み非許容レベルに変化する前の状態にあっても、前記書き込み終了内部同期パルス信号に基づいてそのデータ群について読み出し状態にするものとして構成されている、請求項１に記載の半導体メモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33748993A JP3769033B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体メモリ装置 |
| US08/364,164 US5629902A (en) | 1993-12-28 | 1994-12-27 | Semiconductor memory device |
| KR1019940037925A KR0150495B1 (ko) | 1993-12-28 | 1994-12-28 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33748993A JP3769033B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07201185A JPH07201185A (ja) | 1995-08-04 |
| JP3769033B2 true JP3769033B2 (ja) | 2006-04-19 |
Family
ID=18309136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33748993A Expired - Fee Related JP3769033B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5629902A (ja) |
| JP (1) | JP3769033B2 (ja) |
| KR (1) | KR0150495B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5835437A (en) * | 1996-08-30 | 1998-11-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having memory cell array divided into a plurality of memory blocks |
| JP2000113676A (ja) * | 1998-10-07 | 2000-04-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5289408A (en) * | 1989-02-09 | 1994-02-22 | Olympus Optical Co., Ltd. | Memory apparatus using tunnel current techniques |
| JP2824712B2 (ja) * | 1992-03-25 | 1998-11-18 | 三菱電機株式会社 | 半導体メモリ装置 |
| JP2627475B2 (ja) * | 1992-10-07 | 1997-07-09 | 三菱電機株式会社 | 半導体メモリ装置 |
| US5402390A (en) * | 1993-10-04 | 1995-03-28 | Texas Instruments Inc. | Fuse selectable timing signals for internal signal generators |
-
1993
- 1993-12-28 JP JP33748993A patent/JP3769033B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-27 US US08/364,164 patent/US5629902A/en not_active Expired - Fee Related
- 1994-12-28 KR KR1019940037925A patent/KR0150495B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR0150495B1 (ko) | 1998-12-01 |
| JPH07201185A (ja) | 1995-08-04 |
| KR950020736A (ko) | 1995-07-24 |
| US5629902A (en) | 1997-05-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010508 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051227 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060203 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| LAPS | Cancellation because of no payment of annual fees |