JPS60119691A - メモリ回路 - Google Patents
メモリ回路Info
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- JPS60119691A JPS60119691A JP58225809A JP22580983A JPS60119691A JP S60119691 A JPS60119691 A JP S60119691A JP 58225809 A JP58225809 A JP 58225809A JP 22580983 A JP22580983 A JP 22580983A JP S60119691 A JPS60119691 A JP S60119691A
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- line
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリ回路に係り、特に非同期式スタティック
メモリに関する。
メモリに関する。
外部クロックを必要としない非同期式スタテイ 。
ツクメモリの平均動作電流の低減化を計った回路が種々
提案されている。まず、以下に代表的な従来例を示し、
その構成、動作について第１図ないし第８図を参照して
説明する。
提案されている。まず、以下に代表的な従来例を示し、
その構成、動作について第１図ないし第８図を参照して
説明する。
まず、第１図を参照して説明する。アドレス入力信号Ａ
ｉ（ｉ＝ｏ＋１ｔ２ｔ−−−＋’）は、入カノクツファ
１０１に入力される。又、チップセレクト入力信号ＣＳ
、データ入力信号ＤＩＮ＋ライトネーフ゛ル入力信号Ｗ
Ｅは、それぞれ人力バッファ１０２に入力される。入力
バッファ１０１．１０２の構成はそれぞれ第２図、第３
図に示す通りである。
ｉ（ｉ＝ｏ＋１ｔ２ｔ−−−＋’）は、入カノクツファ
１０１に入力される。又、チップセレクト入力信号ＣＳ
、データ入力信号ＤＩＮ＋ライトネーフ゛ル入力信号Ｗ
Ｅは、それぞれ人力バッファ１０２に入力される。入力
バッファ１０１．１０２の構成はそれぞれ第２図、第３
図に示す通りである。
入力バッファ１０１に於て、アドレス変化検知信号φｉ
は、アドレス入力信号Ａｌがロウレベルからハイレベル
へ、又はハイレベルからロウレベルへ変化する時に、遅
延回路１１の遅延時間で決まる°一定時間だけロウレベ
ルになる様な信号である。
は、アドレス入力信号Ａｌがロウレベルからハイレベル
へ、又はハイレベルからロウレベルへ変化する時に、遅
延回路１１の遅延時間で決まる°一定時間だけロウレベ
ルになる様な信号である。
アドレス入力信号Ａｉ 、アドレスバッファ信号Ａ、／
Ａｉ’、及びアドレス変化検知信号φｉのタイミング関
係は、第８図に示す通りである。
Ａｉ’、及びアドレス変化検知信号φｉのタイミング関
係は、第８図に示す通りである。
クロック発生部１０３は、第４図に示す様に各バッファ
１０１からのアドレス変化検知信号φ１（ｉ＝ｏ＋１＋
２＋−−−ｔ’）及びｆｙプセレクトハッファ信号Ｃ８
／のＡＮＤ論理を採って、プリチャージクロック信号φ
Ｐを発生する。該プリチャージクロックφＰは、チップ
セレクト入力信号Ｃ８が゛ロウレベルであってかつアド
レス入力信号Ａｉが変化した時又はチップセレクト入力
信号Ｃ８がノ・イレペルの時に、メモリセルマトリック
ス部１０７内に配置されている各ビット線ＢＬ 、ＢＬ
のプリチャージ、即ちビット線上のデータのリセットを
行なう。又、入力バッファ１０１でバッファされた信号
Ａｉ’、Ａｉ’から、Ｘアドレスデコーダ１０４及びＸ
アドレスデコーダ１０５で所望のメモリセル１０９が選
択される。ＤＩＮ制御部１０６ ＊ ＤＯＵＴ制御部１
０８は、それぞれデータの書き込み、読み出しの制御を
行なう。
１０１からのアドレス変化検知信号φ１（ｉ＝ｏ＋１＋
２＋−−−ｔ’）及びｆｙプセレクトハッファ信号Ｃ８
／のＡＮＤ論理を採って、プリチャージクロック信号φ
Ｐを発生する。該プリチャージクロックφＰは、チップ
セレクト入力信号Ｃ８が゛ロウレベルであってかつアド
レス入力信号Ａｉが変化した時又はチップセレクト入力
信号Ｃ８がノ・イレペルの時に、メモリセルマトリック
ス部１０７内に配置されている各ビット線ＢＬ 、ＢＬ
のプリチャージ、即ちビット線上のデータのリセットを
行なう。又、入力バッファ１０１でバッファされた信号
Ａｉ’、Ａｉ’から、Ｘアドレスデコーダ１０４及びＸ
アドレスデコーダ１０５で所望のメモリセル１０９が選
択される。ＤＩＮ制御部１０６ ＊ ＤＯＵＴ制御部１
０８は、それぞれデータの書き込み、読み出しの制御を
行なう。
第５図は、メモリセルマトリックス部１０７を示す。複
数のワード線と、複数のビット線の各交点にメモリセル
１０９が配置されている。なお図面を通して第６図（ａ
）の記号はＰチャンネルトランジスタを、同図（ｂ）の
記号はＮチャンネルトランジスタを示す。ここで、メモ
リセル１０９は、第７図に示す様な０ＭＯ８構成の６ト
ランジスタ・セルとする。
数のワード線と、複数のビット線の各交点にメモリセル
１０９が配置されている。なお図面を通して第６図（ａ
）の記号はＰチャンネルトランジスタを、同図（ｂ）の
記号はＮチャンネルトランジスタを示す。ここで、メモ
リセル１０９は、第７図に示す様な０ＭＯ８構成の６ト
ランジスタ・セルとする。
次に、メモリセルマトリックス部１０７の動作について
説明する。尚、各部の信号波形は第８図に示す通りであ
る。前記メモリ回路が選択時、即ちチップセレクト入力
信号Ｃ３ｉｆロウレベルの時、アドレス入力信号Ａｉが
切り換わることによって、Ｘアドレスデコード信号Ｘｉ
及びＹアドレスデコード信芦Ｙ」もまた切り換わる。
説明する。尚、各部の信号波形は第８図に示す通りであ
る。前記メモリ回路が選択時、即ちチップセレクト入力
信号Ｃ３ｉｆロウレベルの時、アドレス入力信号Ａｉが
切り換わることによって、Ｘアドレスデコード信号Ｘｉ
及びＹアドレスデコード信芦Ｙ」もまた切り換わる。
一方、前記アドレス入力信号Ａ１の変化に伴なって、ア
ドレス変化検知信号φｉが発生し、よってプリチャージ
クロック信号φＰが発生する。前記Ｘｉ 、Ｙｊ 、φ
Ｐのタイミング関係は、第８図に示す通りである。
ドレス変化検知信号φｉが発生し、よってプリチャージ
クロック信号φＰが発生する。前記Ｘｉ 、Ｙｊ 、φ
Ｐのタイミング関係は、第８図に示す通りである。
同図に於て、φＰがロウレベルにある期間中に、Ｘｉ
、Ｙｊが切り換わり、アドレス入力信号Ａｉで決定され
た、ただ一つのメモリセル番地だけが選択される。
、Ｙｊが切り換わり、アドレス入力信号Ａｉで決定され
た、ただ一つのメモリセル番地だけが選択される。
プリチャージクロック信号φＰは、新しいメモリセルが
選択される時刻を含む一定期間だけ、ビット線をプリチ
ャージし、ビット線上のデータをリセットする。この様
なプリチャージクロック信号φＰを用いることにより、
ビット線のプリチャージ期間が動作サイクル時間の５％
乃至１０％程、度となる為、メモリセルマトリックス部
１０７で消費される平均動作電流は、ビット線終端に抵
抗性負荷を設けた従来の方式が常にビット線からメモリ
セルへＤＣ的に電流を流しているのに比べて、かなシ低
く抑えられることは明らかである。
選択される時刻を含む一定期間だけ、ビット線をプリチ
ャージし、ビット線上のデータをリセットする。この様
なプリチャージクロック信号φＰを用いることにより、
ビット線のプリチャージ期間が動作サイクル時間の５％
乃至１０％程、度となる為、メモリセルマトリックス部
１０７で消費される平均動作電流は、ビット線終端に抵
抗性負荷を設けた従来の方式が常にビット線からメモリ
セルへＤＣ的に電流を流しているのに比べて、かなシ低
く抑えられることは明らかである。
しかしながら、本従来例にも、十分に小さい平均動作電
流という点からみると、以下の様な欠点がある。
流という点からみると、以下の様な欠点がある。
第８図かられかる様にｓ Ｘ４ ＊ Ｙｊが選択され、
読み出し又は誉き込み動作が完了した後も、ビット線Ｂ
Ｌ 、ＢＬのゝ０“情報側線の電圧レベルは、トランス
ファーゲートＱｔｔｔの開いているメモリセルのドライ
バートランジスタＱ１１２ に引かれて、ゆっくりと低
下し、やがてＧＮＤ電位まで下けられる。ところで、読
み出し動作に要するＶ″０“情報側線の電圧レベルはｓ
Ｖｃｃ −１，０（Ｖ）程度で十分にセンスアンプ１
１０は動作可能である。一方、ＧＮＤ電位からＶＣＣ電
位までプリチャージする電力は、Ｖｃｃ −１，ｏ （
Ｖ）程度の電位からＶＣＣ電位までプリチャージする電
力の約５倍の大きさにもなる。この様に、平均動作電流
を低く抑えた本従来例に於ても、未だ不要な消費電流を
多く含んでいる。あるいは書話込み動作においても、非
選択ディジット線を不必要に低下させてそのプリチャー
ジ電流を増加させている。特に、メモリセルマトリック
ス部以外の周辺回路部の低消費電力化に工夫を凝らした
メモリ回路、例えばＣＭＯＳメモリ回路に於ては、前記
ビット線のプリチャージ電流の総和は、メモリ回路全体
の平均動作電流の７０チ程度にも達することがある。
読み出し又は誉き込み動作が完了した後も、ビット線Ｂ
Ｌ 、ＢＬのゝ０“情報側線の電圧レベルは、トランス
ファーゲートＱｔｔｔの開いているメモリセルのドライ
バートランジスタＱ１１２ に引かれて、ゆっくりと低
下し、やがてＧＮＤ電位まで下けられる。ところで、読
み出し動作に要するＶ″０“情報側線の電圧レベルはｓ
Ｖｃｃ −１，０（Ｖ）程度で十分にセンスアンプ１
１０は動作可能である。一方、ＧＮＤ電位からＶＣＣ電
位までプリチャージする電力は、Ｖｃｃ −１，ｏ （
Ｖ）程度の電位からＶＣＣ電位までプリチャージする電
力の約５倍の大きさにもなる。この様に、平均動作電流
を低く抑えた本従来例に於ても、未だ不要な消費電流を
多く含んでいる。あるいは書話込み動作においても、非
選択ディジット線を不必要に低下させてそのプリチャー
ジ電流を増加させている。特に、メモリセルマトリック
ス部以外の周辺回路部の低消費電力化に工夫を凝らした
メモリ回路、例えばＣＭＯＳメモリ回路に於ては、前記
ビット線のプリチャージ電流の総和は、メモリ回路全体
の平均動作電流の７０チ程度にも達することがある。
以上の様に、本従来例の如く構成されたメモリ回路に於
てれ、読み出し又は書き込み動作後に、ゝゝ０“情報側
ビット線がＧＮＤ電位まで低下して、ビット線プリチャ
ージ電流を不要に大きくしてしまう、と言ｐ欠点があっ
た。
てれ、読み出し又は書き込み動作後に、ゝゝ０“情報側
ビット線がＧＮＤ電位まで低下して、ビット線プリチャ
ージ電流を不要に大きくしてしまう、と言ｐ欠点があっ
た。
本発明の目的は、前記“０“情報側ビット線のレベル落
ちを必要最小限に抑えて、前記ビット線プリチャージ電
流を十分小さくシ、よって平均動作電流を十分小さくし
た、メモリ回路を提供することにある。
ちを必要最小限に抑えて、前記ビット線プリチャージ電
流を十分小さくシ、よって平均動作電流を十分小さくし
た、メモリ回路を提供することにある。
、本発明によるメモリ回路は、記憶素子と線記憶素子と
ビット線間に配置されたトランスファーゲートからなる
メモリセルを有するメモリ回路に於て、読み出しデータ
をラッチする手段と、アドレス入力信号の変化を検知し
て立ち上り、前記ラッチの完了を検知して立ち下る第一
の信号を発生する手段と、書き込み動作での、ライトイ
ネーブル入力信号の非活性化を検知して立ち上り、前記
メモリセルへの書き込み終了”を検知して立ち下る第二
の信号を発生する手段と、前記第一の信号と前記第二の
信号のＯＲ論理信号を発生する手段と、前記ＯＲ論理信
号とアドレスデコード信号のＡＮＤ論理信号を、前記ト
ランスファーゲートのゲートに与える手段とを備えたこ
とを特徴とする。
ビット線間に配置されたトランスファーゲートからなる
メモリセルを有するメモリ回路に於て、読み出しデータ
をラッチする手段と、アドレス入力信号の変化を検知し
て立ち上り、前記ラッチの完了を検知して立ち下る第一
の信号を発生する手段と、書き込み動作での、ライトイ
ネーブル入力信号の非活性化を検知して立ち上り、前記
メモリセルへの書き込み終了”を検知して立ち下る第二
の信号を発生する手段と、前記第一の信号と前記第二の
信号のＯＲ論理信号を発生する手段と、前記ＯＲ論理信
号とアドレスデコード信号のＡＮＤ論理信号を、前記ト
ランスファーゲートのゲートに与える手段とを備えたこ
とを特徴とする。
或いは、本発明によるメモリ回路は、前記メモリ回路に
於て、前記記憶素子を、２つのインバータの一方の入力
を他方の出力にそれぞれ接続してなる７リツプフロツプ
回路としたことを特徴とする。
於て、前記記憶素子を、２つのインバータの一方の入力
を他方の出力にそれぞれ接続してなる７リツプフロツプ
回路としたことを特徴とする。
本発明の第一の実施例を第９図ないし第１５図に示す。
まず、第９図を参照して説明する。
アドレス入力信号ＡＩ（１＝０＋１７２＊−−−＊ｎ）
は、入力バッファ１０１に入力される。又、チップセレ
クト入力信号Ｃ８，データ入力信号ＤＩＮは、それぞれ
人カバッ７ア１０２に入力される。そして、ライトイネ
ーブル入力信号ＷＥは、入カッくツファ３０１に入力さ
れる。第１０図に示す様に、入力バッファ３０１に於て
、ライトイネーブル非活性化検知信号φＷは、ライトイ
ネーブルＷＥがロウレベルからノ・イレベルへ変化する
時、即ち、帆が非活性化する時に、遅延回路３１の遅延
時間、即ち一定時間だけロウレベルになる様な信号であ
る。
は、入力バッファ１０１に入力される。又、チップセレ
クト入力信号Ｃ８，データ入力信号ＤＩＮは、それぞれ
人カバッ７ア１０２に入力される。そして、ライトイネ
ーブル入力信号ＷＥは、入カッくツファ３０１に入力さ
れる。第１０図に示す様に、入力バッファ３０１に於て
、ライトイネーブル非活性化検知信号φＷは、ライトイ
ネーブルＷＥがロウレベルからノ・イレベルへ変化する
時、即ち、帆が非活性化する時に、遅延回路３１の遅延
時間、即ち一定時間だけロウレベルになる様な信号であ
る。
クロック発生部３０２は、第１１図に示す様にアドレス
変化検知信号φ１（１＝（１＋１＞２＋−−−＊ｎ）ｓ
チップセレクトバッファ信号Ｃ８／、ライトイネーブル
非活性化検知信号φＷのＮＡＮＤ論理信号を作る。又、
ラッチ完了検知信号φＬ を誉き込み完了検知信号φＷ
′のＡＮＤｌｉｉＪ理信号を作る。そして１、前記ＮＡ
ＮＤ論理信号と、前記ＯＲ論理信号のＡＮＤ論理を採っ
て、プリチャージクロック信号φＰ。
変化検知信号φ１（１＝（１＋１＞２＋−−−＊ｎ）ｓ
チップセレクトバッファ信号Ｃ８／、ライトイネーブル
非活性化検知信号φＷのＮＡＮＤ論理信号を作る。又、
ラッチ完了検知信号φＬ を誉き込み完了検知信号φＷ
′のＡＮＤｌｉｉＪ理信号を作る。そして１、前記ＮＡ
ＮＤ論理信号と、前記ＯＲ論理信号のＡＮＤ論理を採っ
て、プリチャージクロック信号φＰ。
ワード線りロック信号φＸ、ラッチクロック信号φＬを
発生する。前記プリチャージクロック信号φｐは、読み
出し又は書き込み後にビット線のプリチャージを行なう
。又、前記ワード線クロック（Ｈ号φＸは、読み出し又
は書き込み時に、Ｘデコーダ出力と同相の信号をワード
線に与える。又、前記ラッチクロック信号は、読み出し
時に、データバス線ＤＢ 、ＤＢ上のデータをラッチノ
くス線ＬＢ 、ＬＢ上に転送し、一定時間経過後、ラッ
チアンプ３１０を活性化して、データラッチを行なう。
発生する。前記プリチャージクロック信号φｐは、読み
出し又は書き込み後にビット線のプリチャージを行なう
。又、前記ワード線クロック（Ｈ号φＸは、読み出し又
は書き込み時に、Ｘデコーダ出力と同相の信号をワード
線に与える。又、前記ラッチクロック信号は、読み出し
時に、データバス線ＤＢ 、ＤＢ上のデータをラッチノ
くス線ＬＢ 、ＬＢ上に転送し、一定時間経過後、ラッ
チアンプ３１０を活性化して、データラッチを行なう。
以上の各クロック信号φＰ、φＸ、φＬのタイミングを
、第１５図に示す。
、第１５図に示す。
入カバッスア１０１でバッファされた信号Ａｉ’。
Ａｒｌから、Ｘアドレスデコーダ１０４及びＸアドレス
デコーダ１０５で所望のメモリセルが選択される。そし
て、第１２図に示す構成を有するワード線制御部３０３
で、Ｘアドレスデコード信号Ｘｉとワード線クロック信
号φＸとのＡＮＤ論理を採って、ワード線信号Ｗｉを出
力する。又、 ＤＩＮ制御部１０６ ＊ ＤＯＵＴ制御
部１０８は、それぞれデータの書き込み、読み出しの制
御を行なう。
デコーダ１０５で所望のメモリセルが選択される。そし
て、第１２図に示す構成を有するワード線制御部３０３
で、Ｘアドレスデコード信号Ｘｉとワード線クロック信
号φＸとのＡＮＤ論理を採って、ワード線信号Ｗｉを出
力する。又、 ＤＩＮ制御部１０６ ＊ ＤＯＵＴ制御
部１０８は、それぞれデータの書き込み、読み出しの制
御を行なう。
次に、本実施例に於けるメモリセルマトリックス部１０
７及び第１３図Ｖｒ云す構成を有するデータラッチ部３
０４の動作について説明する。
７及び第１３図Ｖｒ云す構成を有するデータラッチ部３
０４の動作について説明する。
前記メモリ回路が選択時、即ちチップセレクト入力信号
Ｃ８がロウレベルの時、アドレス入力信号Ａｉが切り換
わることによって、Ｘアドレスデコード信号Ｘｉ及びＹ
アドレ夛デコード信号Ｙｊもまた切り換わる。一方、前
記アドレス入力信号Ａ！の変化に伴なって、アドレス変
化検知信号φ量が発生し、よってプリチャージクロック
信号φＰ。
Ｃ８がロウレベルの時、アドレス入力信号Ａｉが切り換
わることによって、Ｘアドレスデコード信号Ｘｉ及びＹ
アドレ夛デコード信号Ｙｊもまた切り換わる。一方、前
記アドレス入力信号Ａ！の変化に伴なって、アドレス変
化検知信号φ量が発生し、よってプリチャージクロック
信号φＰ。
ワード線クロック信号φＸが立ち上り、ラッチクロック
信号φＬが立ち下る。φＸが立ち上ることによって、選
択のＸアドレスデコード信号Ｘｉに同相のワード線信号
Ｗｉが立ち上り、トランスファーデー）Ｑ＊ｔｔが開き
、メモリセル情報がビット線に現われ始める。一方、選
択のＹアドレスデコード信号Ｙｊによって、ただ一つの
センスアン・プ１１０が活性化され、結果として、ただ
−っのメモリセルの情報だけが、データバス線ＤＢ、Ｄ
Ｅに伝わる。さらに、データバス線ＤＢ 、ＤＢ上のデ
ータはトランスファーゲートＱｓｏｓを介して、ラッチ
バス線ＬＢ、ＬＢＩに伝わる。
信号φＬが立ち下る。φＸが立ち上ることによって、選
択のＸアドレスデコード信号Ｘｉに同相のワード線信号
Ｗｉが立ち上り、トランスファーデー）Ｑ＊ｔｔが開き
、メモリセル情報がビット線に現われ始める。一方、選
択のＹアドレスデコード信号Ｙｊによって、ただ一つの
センスアン・プ１１０が活性化され、結果として、ただ
−っのメモリセルの情報だけが、データバス線ＤＢ、Ｄ
Ｅに伝わる。さらに、データバス線ＤＢ 、ＤＢ上のデ
ータはトランスファーゲートＱｓｏｓを介して、ラッチ
バス線ＬＢ、ＬＢＩに伝わる。
前記ラッチバス線ＬＢ 、ＬＢの内 ％Ｓ Ｏ／／情報
側線の電圧が適当なレベルまで低下した時、ラッチ完了
検知部３０５が動作して、ラッチ完了検知信号φＬ′が
立ち下り、よってクロック発生部３０２が動作する。ま
ず、前記ワード線クロック信号φＸが立ち下シ、メモリ
セルのトランスファーゲートＱ ｌ １１が遮断され、
０“情報側ビット線のレベル洛ちが停止する。次に、前
記プリチャージクロック信号φＰが立ち下り、ビット線
ＢＬ 、ＢＬのプリチャージ、即ちビット線上のデータ
のリセットが行なわれる。一方、はｌ？同時刻に、前記
ラッチクロック信号φＬが立ち上シ、ラッチバス線ＬＢ
、ＬＢ上のデータがラッチアンプ３１０にラッチされ
、同時に、トランスファーゲートＱ３゜１が遮断され、
データバス線とラッチバス線の間のデータ伝達が遮断さ
れる。ラッチバス線上のデータはＤＯＵＴ制御部１０８
を介して、Ｄ ＯＵＴ端子へ送られる。一方、ビット線
、デー、タバス線上のデータはリセットされる。
側線の電圧が適当なレベルまで低下した時、ラッチ完了
検知部３０５が動作して、ラッチ完了検知信号φＬ′が
立ち下り、よってクロック発生部３０２が動作する。ま
ず、前記ワード線クロック信号φＸが立ち下シ、メモリ
セルのトランスファーゲートＱ ｌ １１が遮断され、
０“情報側ビット線のレベル洛ちが停止する。次に、前
記プリチャージクロック信号φＰが立ち下り、ビット線
ＢＬ 、ＢＬのプリチャージ、即ちビット線上のデータ
のリセットが行なわれる。一方、はｌ？同時刻に、前記
ラッチクロック信号φＬが立ち上シ、ラッチバス線ＬＢ
、ＬＢ上のデータがラッチアンプ３１０にラッチされ
、同時に、トランスファーゲートＱ３゜１が遮断され、
データバス線とラッチバス線の間のデータ伝達が遮断さ
れる。ラッチバス線上のデータはＤＯＵＴ制御部１０８
を介して、Ｄ ＯＵＴ端子へ送られる。一方、ビット線
、デー、タバス線上のデータはリセットされる。
以上述べてきた様に１本実施例は、ビット線の“０”情
報側線の電圧レベルの低下を必要最小限に抑え、ビット
線のプリチャージ電流の大幅な低減を可能にするもので
ある。
報側線の電圧レベルの低下を必要最小限に抑え、ビット
線のプリチャージ電流の大幅な低減を可能にするもので
ある。
次に、書き込み動作について説明する。尚、第一 １５
図の信号波形図の後半が書き込み動作波形である。まず
、ライトイネーブル入力信号ＷＥがハイレベルからロウ
レベルに立ち下り、即ち、ＷＥが活性化されることによ
Ｆ）ｓＤＩＮ制御部１０６が動作して、データ入力信号
ＤＩＮのデータ、則ちメモリセルへ書き込むべきデータ
がライトバス線ＷＢ、ＷＢに伝わる。さらに、選択のＹ
アドレスデコード信号Ｙｊによって、ただ−組のＹセレ
クト・トランスファーゲートＱＩ０１が開いて、ただ−
組のビット線ＢＬ 、ＢＬに書き込みデータが伝わる。
図の信号波形図の後半が書き込み動作波形である。まず
、ライトイネーブル入力信号ＷＥがハイレベルからロウ
レベルに立ち下り、即ち、ＷＥが活性化されることによ
Ｆ）ｓＤＩＮ制御部１０６が動作して、データ入力信号
ＤＩＮのデータ、則ちメモリセルへ書き込むべきデータ
がライトバス線ＷＢ、ＷＢに伝わる。さらに、選択のＹ
アドレスデコード信号Ｙｊによって、ただ−組のＹセレ
クト・トランスファーゲートＱＩ０１が開いて、ただ−
組のビット線ＢＬ 、ＢＬに書き込みデータが伝わる。
尚、その他のビット線は、ｖｃｃレベルにプリチャージ
されたｉまの状態にある。所要時間経過後、前記ライト
イネーブル入力信号ＷＥがロウレベルからハイレベルに
立ち上り、即ちＷＥが非活性化されると、ＤＩＮ制御部
１・０６もまた非活性化されて、前記データ入力信号Ｄ
ＩＮのデータは、２イトパス線ＷＢ、ＷＢへは伝わらな
くなる。一方、前記ＷＥの非活性化によって、ライトイ
ネーブル非活性化検知信号φＷが立ち下り、クロック発
生部３０２が動作する。
されたｉまの状態にある。所要時間経過後、前記ライト
イネーブル入力信号ＷＥがロウレベルからハイレベルに
立ち上り、即ちＷＥが非活性化されると、ＤＩＮ制御部
１・０６もまた非活性化されて、前記データ入力信号Ｄ
ＩＮのデータは、２イトパス線ＷＢ、ＷＢへは伝わらな
くなる。一方、前記ＷＥの非活性化によって、ライトイ
ネーブル非活性化検知信号φＷが立ち下り、クロック発
生部３０２が動作する。
読み出し動作時と同様に、まずワード線りロック信号φ
Ｘ、プリチャージクロック信号φＰが立ち上り、ラッチ
クロック信号φＬが立ち下る。そして、ビット線ＢＬ
、ＢＬのプリチャージ・トランジスタＱＩＯ！ ＋ Ｑ
ｓｏｓが遮断され、一方、選択のＸアドレスデコード信
号Ｘｔと同相のワード線信号Ｗｉが立ち上り、メモリセ
ル１０９のトランスファーデー）Ｑ＊ｔｔが開く。この
結果、ただ一つのメモリセルだけに書き込みデータが誉
き込まれる。
Ｘ、プリチャージクロック信号φＰが立ち上り、ラッチ
クロック信号φＬが立ち下る。そして、ビット線ＢＬ
、ＢＬのプリチャージ・トランジスタＱＩＯ！ ＋ Ｑ
ｓｏｓが遮断され、一方、選択のＸアドレスデコード信
号Ｘｔと同相のワード線信号Ｗｉが立ち上り、メモリセ
ル１０９のトランスファーデー）Ｑ＊ｔｔが開く。この
結果、ただ一つのメモリセルだけに書き込みデータが誉
き込まれる。
六ころで、メそリセルへの書き込み完了時刻は、第１４
図に示す誉き込み完了検知部３０６で次の様にして検知
される。まず、ワード線クロック信号φＸをダミーワー
ド＠ＤＷＬを介して、遅延させて、ダミーワード線信号
ＷＤを作り、該ダミーワード線ＤＷＬの遠端に擬似メモ
リセル３１１ｆｒ−設ける。ダミーワード線は、正規の
ワード線と同等の遅延線路とする。前記ダミーワード線
信号ＷＤがｏウレペルの間は擬似メモリセル３１１内の
節点３５．３６は共にＶＣＣレベルにあり、誉き込み完
了検知部３０６の出力、即ち書き込み完了検知信号φＷ
′はハイレベルの１まであるが、前記ＷＤが立ち上ると
、トランスファーゲー）Ｑｓｏｔが開き、節点プリチャ
ージトランジスタＱｓｏｓ ｗ Ｑｓｏ４が遮断される
為、前記節点３６はロウレベルになり、前記書き込み完
了検知信号φＷ′が立ち下る。
図に示す誉き込み完了検知部３０６で次の様にして検知
される。まず、ワード線クロック信号φＸをダミーワー
ド＠ＤＷＬを介して、遅延させて、ダミーワード線信号
ＷＤを作り、該ダミーワード線ＤＷＬの遠端に擬似メモ
リセル３１１ｆｒ−設ける。ダミーワード線は、正規の
ワード線と同等の遅延線路とする。前記ダミーワード線
信号ＷＤがｏウレペルの間は擬似メモリセル３１１内の
節点３５．３６は共にＶＣＣレベルにあり、誉き込み完
了検知部３０６の出力、即ち書き込み完了検知信号φＷ
′はハイレベルの１まであるが、前記ＷＤが立ち上ると
、トランスファーゲー）Ｑｓｏｔが開き、節点プリチャ
ージトランジスタＱｓｏｓ ｗ Ｑｓｏ４が遮断される
為、前記節点３６はロウレベルになり、前記書き込み完
了検知信号φＷ′が立ち下る。
よって、クロック発生部３０２が動い°Ｃ１前記φＰφ
Ｘを立ち下げ、一方前記φＬを立ち上げる。これらφＰ
、φＸ、φＬのタイミング関係は、読み出し動作時と同
様である。
Ｘを立ち下げ、一方前記φＬを立ち上げる。これらφＰ
、φＸ、φＬのタイミング関係は、読み出し動作時と同
様である。
従って、書き込み動作に於ても、ワード線は一定期間だ
けしかハイレベルにならず、よって選択ビット線を除く
ビット線、即ち非選択ビット線のゝゝ０“情報側線のレ
ベル落ちを最小限に抑えることができる。
けしかハイレベルにならず、よって選択ビット線を除く
ビット線、即ち非選択ビット線のゝゝ０“情報側線のレ
ベル落ちを最小限に抑えることができる。
以上の様に、本実施例は、読み出し、書き込みの各動作
に於て、ビット線の′０“情報側線の電圧レベルの低下
を必要最小限に抑えて、ビット線のプリチャージ電流の
大幅な低減を可能にするものである。前記従来例と本実
施例の比較の為、特に第８図、第１５図にビット線プリ
チャージ電流波形を示した。
に於て、ビット線の′０“情報側線の電圧レベルの低下
を必要最小限に抑えて、ビット線のプリチャージ電流の
大幅な低減を可能にするものである。前記従来例と本実
施例の比較の為、特に第８図、第１５図にビット線プリ
チャージ電流波形を示した。
本発明の第二の実施例を第１６図に示す。本実施例は、
前記第一の実施例に於て、データバス線ＤＢ、ＤＢの抵
抗性負荷Ｑ１０４を、プリチャージ・トランジスタＱｓ
ｏｌｔ Ｑｓｏｓでｆｉｔ＠換Ｌ、センスアンプ１１０
と直列にＮチャネルトランジスタＱｓｏｓを付加し、前
記Ｑｓｏ１ｒ Ｑ５０２ ＋ Ｑｓｏｓのゲートに前記
プリチャージクロック信号φＰの同相遅延信号を与えた
メモリ回路である。この様な構成にす逮ことにより、前
記第一の実施例に於てデータバス線ＤＢ、ＤＢを流れて
いた貫通電流を遮断でき、前記第一の実施例よりも小さ
な平均動作電流を実現することが可能となる。。
前記第一の実施例に於て、データバス線ＤＢ、ＤＢの抵
抗性負荷Ｑ１０４を、プリチャージ・トランジスタＱｓ
ｏｌｔ Ｑｓｏｓでｆｉｔ＠換Ｌ、センスアンプ１１０
と直列にＮチャネルトランジスタＱｓｏｓを付加し、前
記Ｑｓｏ１ｒ Ｑ５０２ ＋ Ｑｓｏｓのゲートに前記
プリチャージクロック信号φＰの同相遅延信号を与えた
メモリ回路である。この様な構成にす逮ことにより、前
記第一の実施例に於てデータバス線ＤＢ、ＤＢを流れて
いた貫通電流を遮断でき、前記第一の実施例よりも小さ
な平均動作電流を実現することが可能となる。。
以上述べた様に、本発明は、選択ワード線を一定所要期
間だけハイレベルとし、データラッチ完了後或いは書き
込み完了後は前記選択ワード線をロウレベルとすること
によって、平均動作電流を十分小さくする様なメモリ回
路を実現するものでおる。尚、前記各実施例は、０ＭＯ
８構成のメモリ回路に本発明を適用した例でおるが、Ｎ
ＭＯ８構成のメモリ回路、ＮＭＯ８−０ＭＯ８混成のメ
モリ回路等に本発明を適用することも可能である。
間だけハイレベルとし、データラッチ完了後或いは書き
込み完了後は前記選択ワード線をロウレベルとすること
によって、平均動作電流を十分小さくする様なメモリ回
路を実現するものでおる。尚、前記各実施例は、０ＭＯ
８構成のメモリ回路に本発明を適用した例でおるが、Ｎ
ＭＯ８構成のメモリ回路、ＮＭＯ８−０ＭＯ８混成のメ
モリ回路等に本発明を適用することも可能である。
その他、本発明の主旨を満たす種々の応用例が可能であ
ることは１うまでもない。
ることは１うまでもない。
第１図ないし第７図はそれぞれ従来例のメモリ回路およ
び各ブロックを示すブロック図、第８図は従来例の読み
出し動作・書き込み動作を示す信号波形図、第９図ない
し第１４図はそれぞれ本発・明の第一の実施例を示すメ
モリ回路のブロック図および主要部分論理回路図である
。第１５図は第一の実施例の読み出し動作・書き込み動
作を示す信号波形図、第１６図は本発明の第二の実施例
を示すメモリセルマトリックス部回路図である。 １０１．１０２・・・・・・入力バッファ、１０３・・
・・・・クロ２り発生部、１０４・・・・・・Ｘアドレ
スデコーダ、１０５・・・・・・Ｘアドレスデコーダ、
１０６・・・・・・ＤＩＮ制御部、１０７°°・・・°
メモリセルマトリックス部、１０８・・・・・・Ｄ Ｏ
ＵＴ制御部、１０９・・・・・・メモリセル、１１０・
・・・・・センスアンプ。 ３０１ 、’−”入力バッファ、３０２・・・・・・ク
ロック発生部、３０３・・・・・・ワード線制御部、３
０４・・・・・・チータラッチ部、３０５・・・・・・
ラッチ完了検知部、３０６・・・・・・書き込み完了検
知部、３１０・・・・・・ラッチアンプ、３１１・・・
・・・擬似メモリセル。 ５０１・・・・・・メモリセルマトリックス部。 ５’Ｘ 第１２圀 ＤｅｖＴ帝１権丙甲へ ψμ 第７４圀
び各ブロックを示すブロック図、第８図は従来例の読み
出し動作・書き込み動作を示す信号波形図、第９図ない
し第１４図はそれぞれ本発・明の第一の実施例を示すメ
モリ回路のブロック図および主要部分論理回路図である
。第１５図は第一の実施例の読み出し動作・書き込み動
作を示す信号波形図、第１６図は本発明の第二の実施例
を示すメモリセルマトリックス部回路図である。 １０１．１０２・・・・・・入力バッファ、１０３・・
・・・・クロ２り発生部、１０４・・・・・・Ｘアドレ
スデコーダ、１０５・・・・・・Ｘアドレスデコーダ、
１０６・・・・・・ＤＩＮ制御部、１０７°°・・・°
メモリセルマトリックス部、１０８・・・・・・Ｄ Ｏ
ＵＴ制御部、１０９・・・・・・メモリセル、１１０・
・・・・・センスアンプ。 ３０１ 、’−”入力バッファ、３０２・・・・・・ク
ロック発生部、３０３・・・・・・ワード線制御部、３
０４・・・・・・チータラッチ部、３０５・・・・・・
ラッチ完了検知部、３０６・・・・・・書き込み完了検
知部、３１０・・・・・・ラッチアンプ、３１１・・・
・・・擬似メモリセル。 ５０１・・・・・・メモリセルマトリックス部。 ５’Ｘ 第１２圀 ＤｅｖＴ帝１権丙甲へ ψμ 第７４圀
Claims (2)
- （１）記憶素子と、該記憶素子とビット線間に配置され
たトランスファーゲートからなるメモリセルを有するメ
モリ回路に於て、読み出しデータをラッチする手段と、
アドレス入力信号の変化を検知して立ち上り、前記ラッ
チの完了を検知して立ち下る第一の信号を発生する手段
と、書き込み動作での、ライトイネーブル入力信号の非
活性化を検知して立ち上り、前記メモリセルへの書き込
み完了を検知して立ち下る第二の信号を発生する手段と
、前記第一の信号と前記第二の信号の論理和信号を発生
する手段と、前記論理和信号とアドレスデコード信号の
論理積信号を、前記トランスファーゲートのゲートに与
える手段とを備えたことを特徴とするメモリＮ路０ - （２）前記記憶素子を、２つのインノ（−夕の一方の入
力を他方の出力にそれぞれ接続してなるフリップフロッ
プ回路としたことを特徴とする特許請求範囲第（１）項
に記載のメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58225809A JPS60119691A (ja) | 1983-11-30 | 1983-11-30 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58225809A JPS60119691A (ja) | 1983-11-30 | 1983-11-30 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60119691A true JPS60119691A (ja) | 1985-06-27 |
| JPH0330234B2 JPH0330234B2 (ja) | 1991-04-26 |
Family
ID=16835127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58225809A Granted JPS60119691A (ja) | 1983-11-30 | 1983-11-30 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60119691A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62103894A (ja) * | 1985-10-30 | 1987-05-14 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 読取り完了信号発生回路 |
| JPH01296488A (ja) * | 1988-05-23 | 1989-11-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH03154290A (ja) * | 1989-11-10 | 1991-07-02 | Toshiba Corp | 半導体装置 |
| JPH03229514A (ja) * | 1990-02-02 | 1991-10-11 | Nec Corp | 電流切り替え型差動論理回路 |
| JPH0770218B2 (ja) * | 1985-08-05 | 1995-07-31 | モトロ−ラ・インコ−ポレ−テツド | 非同期行および列制御を有するメモリ回路および該メモリ回路の非同期行および列制御方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54139344A (en) * | 1978-03-20 | 1979-10-29 | Fujitsu Ltd | Clock-system static memory |
| JPS56107387A (en) * | 1980-01-31 | 1981-08-26 | Toshiba Corp | Semiconductor storage device |
-
1983
- 1983-11-30 JP JP58225809A patent/JPS60119691A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54139344A (en) * | 1978-03-20 | 1979-10-29 | Fujitsu Ltd | Clock-system static memory |
| JPS56107387A (en) * | 1980-01-31 | 1981-08-26 | Toshiba Corp | Semiconductor storage device |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0770218B2 (ja) * | 1985-08-05 | 1995-07-31 | モトロ−ラ・インコ−ポレ−テツド | 非同期行および列制御を有するメモリ回路および該メモリ回路の非同期行および列制御方法 |
| JPS62103894A (ja) * | 1985-10-30 | 1987-05-14 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 読取り完了信号発生回路 |
| JPH01296488A (ja) * | 1988-05-23 | 1989-11-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH03154290A (ja) * | 1989-11-10 | 1991-07-02 | Toshiba Corp | 半導体装置 |
| JPH03229514A (ja) * | 1990-02-02 | 1991-10-11 | Nec Corp | 電流切り替え型差動論理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0330234B2 (ja) | 1991-04-26 |
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