JPH03154290A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置に関し、特に半導体メモリに適用
して好適な半導体装置に関する。

（従来の技術） 第５図は、従来の半導体装置の回路図であり、特に半導
体メモリにおける出力バッフ７回路部分の構成を例示す
るものである。第５図において、図示せぬメモリセルか
ら読み出された相補データは、データ線ＤＳ○から図示
の出力バッファに入力される。即ち、これらのデータは
、先ず、出力ゲート回路ＯＧ１、ＯＧ２を通じて出力ト
ランジスタＴｒｉ、Ｔｒ２に加えられる。出力ゲート回
路ＯＧＩ、ＯＧ２のオン、オフは出力イネイブル信号Ｏ
Ｅによって制御されている。データ線Ｄ１０の間にはイ
コライズ用のトランジスタＴｒＯが接続されている。ア
ドレス遷移時に一時的に入力されるイコライズ信号Φ９
９により、データ線Ｄ、０間のイコライズを行なう。ト
ランジスタＴｒｉとＴｒ２は相補的に動作する。トラン
ジスタＴｒ１、Ｔｒ２の接続中点からの出力信号は、Ｉ
１０ピンに接続される。

かかる構成において、次にその動作を説明する。

図示しないメモリセルからの相補出力信号はデータ線Ｄ
Ｓ○に出力される。アドレス遷移によって異なるセルが
特定されて、そのセルからの出力によってデータ線り、
［）のデータレベルが変化する。セルのアクセスを高速
で行なわせるために、データ線Ｄ％○のイコライズを行
なう。このために用いられるのがトランジスタＴｒＯで
ある。即ち、このトランジスタＴｒＯにイコライズ信号
ΦＥ、を与えることにより、データ線り、［］がＶ。０
とＶ　の中間レベルにイコライズされる。このとＳ き、電源Ｖ　から出力トランジスタＴｒｌ、Ｔ「Ｃ ２を介して電源Ｖ　に貫通電流が流れないように、Ｓ 出力ゲート回路ＯＧ１、ＯＧ２を出力イネイブル信号Ｏ
Ｅにより共に閉じて、出力トランジスタＴｒｉ、Ｔｒ２
を共オフさせる。これにより、■１０ピンはハイインピ
ーダンス状態となる。次に、データ線Ｄ％Ｄのイコライ
ズが終了し、選択したメモリセルからの出力データが確
定したら、出力イネイブル信号ＯＥにより出力ゲート回
路ＯＧＩ、ＯＧ２を開く。これにより、データ線Ｄ１０
からのデータが、出力ゲート回路ＯＧ１、ＯＧ２を介し
て、トランジスタＴｒｉ、Ｔｒ２のゲートに供給される
。これにより、トランジスタＴｒｉ、Ｔｒ２のいずれか
一方がオンし、他方がオフし、Ｉ１０ピンにメモリ回路
からのデータが出力される。

上記のような動作において、メモリ回路のアドレス遷移
を検出する回路は、電源電圧の変動等により誤動作を行
なうことがある。即ち、例えば、誤ってイコライズ信号
ΦＥ９が瞬間的に出力されることがある。これにより、
トランジスタＴｒＯが誤ってオンして、データ線り、（
）がイコライズされてしまう。その誤ったイコライズに
よりデータ線り、（）の電位、即ちトランジスタＴｒｉ
、Ｔ「２のゲートへの入力電圧が一時的に不確定な状態
になってしまう。つまり、データ線Ｄ１０に表われる出
力データが新たなセルの出力に応じて変化しかかってい
たときに上記誤ったイコライズが行われると、その出力
データが一時的にその確定動作を止めてしまうことにな
る。このため、出力トランジスタＴｒ　１　、Ｔ　ｒ　
２からＩ１０ビンへのデータ出力が遅延する。これによ
り、高速アクセスが妨げられる。

このような問題を解決するために考えられたのが、第６
図に示す半導体装置である。第６図に示すように、出力
トランジスタＴｒｉ、Ｔｒ２のゲート側にはそれぞれラ
ッチ回路Ｌ１、Ｂ２が設けられている。これらのラッチ
回路Ｌｌ、Ｂ２によって、出力トランジスタＴｒｉ、Ｔ
ｒ２のゲート入力が、イコライズ信号ΦＥ９と同様に作
用するノイズによって不確定な状態になろうとするのが
防止される。即ち、ラッチ回路Ｌ１、Ｂ２により、ゲー
ト入力の状態が保持される。これにより、データ出力の
遅延が防がれる。一方、出力トランジスタＴｒ１、Ｔｒ
２のゲートに接続される出力バッファ回路Ｂ１、Ｂ２は
、トライステートバッファである。即ち、バッファ制御
回路ＢＣからの出力によってデータ線り、［）がイコラ
イズされるとする。この間は、その回路ＢＣからの出力
により出力バッファ回路Ｂ１、Ｂ２を制御して、それら
の回路Ｂｌ、Ｂ２から出力トランジスタＴｒｉ、Ｔｒ２
のゲートに加えられる出力をハイインピーダンス状態に
する。勿論、出力イネイブル信号ＯＥがバッファ制御回
路ＢＣに入力されていないときは、出力バッファ回路Ｂ
ｌ、Ｂ２は出力トランジスタＴｒｌとＴｒ２のゲートに
、あるレベルの信号を与える。しかし、出力イネイブル
信号ＯＥがその回路ＢＣに人力されているときには、出
力バッファ回路Ｂ１、Ｂ２はデータ線り、［）のレベル
をそのまま出力トランジスタＴｒｉ、Ｔｒ２のゲートに
与える。しかし、この状態で、イコライズ信号ΦＥ、が
回路ＢＣに入力されると、バッファ制御回路ＢＣから出
力イネイブル信号ＯＥの出力が禁止される。これにより
、出力バッフ７回路Ｂｌ、Ｂ２はその出力をハイインピ
ーダンスとする。これにより、出力トランジスタＴｒｉ
、Ｔｒ２のゲート電位は、ラッチ回路Ｌ１、Ｂ２に保持
されたデータに保持される。

第６図のような構成によれば、イコライズ信号Φ、９と
して作用するノイズ信号が入力しても、出力トランジス
タＴｒｌ、Ｔｒ２の出力の確定が妨げられないので、Ｉ
１０ピンに出力されるデータが迅速に確定する。

以上説明した、第５図及び第６図の２つの半導体装置の
動作について以下に更に詳細に説明する。

第５図において、図示しないメモリセルからルベル−〇
レベルのリードを行なう場合の回路動作を、第７図のタ
イミングチャートに基づいて説明する。ちなみに、第７
図（Ａ）はイコライズ信号ΦＥ９の時間的な電位の変化
、同図（Ｂ）はデータ線ＤＳ○の時間的な電位変化、同
図（Ｃ）は出力トランジスタＴｒｉ、Ｔｒ２のゲート電
位の時間的な変化、同図（Ｄ）は出力トランジスタＴ「
１、Ｔｒ２の接続中点に接続されるＩ１０ピンの時間的
な電位変化、同図（Ｅ）はこの半導体回路チップ内のＶ
　１■　の時間的な変化、同図（Ｆ）ＣＣＳＳ はこの半導体回路チップ内の■　を基準とした場Ｓ 合のチップ外からアドレスバッファへの外部人力信号の
電位変化をそれぞれ示すものである。

今、第７図（Ｆ）かられかるように、図示しないアドレ
スバッファへの入力信号の電圧が、バッファ回路の回路
閾値より低い電圧から高い電圧に変化する場合を考える
。先ず、そのバッファ回路が動作して時刻ｔ１にイコラ
イズ信号ΦＥ９が一時的に０レベルになる。これにより
、データ線Ｄ１○は互いにイコライズされて中間レベル
になる。

次に、出力ゲート回路ＯＧＩ、２がそれぞれ前記中間レ
ベルをｖＩＨと検知し、出力トランジスタＴｒ１，２の
ゲート電位を０レベルとする。これにより、出力トラン
ジスタＴｒ１．２は共にオフする。次に、時刻ｔ２に、
イコライズが終了し、新しい読み出しデータが伝播して
くる。これにより、データ線りがルベルから０レベルへ
変化し、データ線○がＯレベルからルベルに変化する。

これにより、出力トランジスタＴｒ２のゲート電位はル
ベルとなり、出力トランジスタＴｒ２はオンする。トラ
ンジスタＴｒｉはオフ状態のままにある。これにより、
Ｉ１０ピンからトランジスタＴｒ２を介して半導体回路
チップ内に大電流が流れ込む。これにより、チップ内の
電源Ｖ　５Ｖｃｃ　　　　　ｓｓ が−時的にΔＶだけ浮き上がってしまう。これにより、
チップ内Ｖ　とアドレスバッファへの入力Ｓ 信号との電位差、すなわちチップ内Ｖ　を基準とＳＳ したアドレスバッファへの人力信号の電位ｖ１□は、Δ
Ｖだけ低くなる。

従って、入力電位ｖ１ｎがアドレスバッファの回路閾値
よりももともとΔＶよりも小さな電位分しか電位が高く
なければ、アドレスバッファは、本来■ＩＨである入力
電位を誤ってＶ　ｒ　ｂ　ｈ見なし誤動作する。これに
より、時刻ｔ３にイコライズ信号ΦＥ９が再び一時的に
０レベルになる。そして、そのイコライズ信号ΦＥｑに
よりデータ線り、○は再びイコライズされて中間レベル
となる。これにより、前と同様に、出力トランジスタＴ
ｒｌ、２への人力ゲート電位もルベルから０レベルに反
転する。これにより、トランジスタＴｒｉ、２は共にオ
フする。そのため、Ｉ１０ピンからチップ内部への放電
が一時的に妨げられる。その放電は時刻ｔ４において再
開される。このようにして、データの読み出しスピード
に遅れが生じる。

次に、第５図の構成において図示しないメモリセルから
０レベル→ルベルのリードを行なう場合の回路動作を、
第８図のタイミングチャートに基づいて説明する。ちな
みに、第８図（Ａ）はイコライズ信号Φ８．の時間的な
電位の変化、同図（Ｂ）はデータ線り、［）の時間的な
電位変化、同図（Ｃ）は出力トランジスタＴｒ１、Ｔｒ
２のゲート電位の時間的な変化、同図（Ｄ）は出力トラ
ンジスタＴｒｉ、Ｔｒ２の接続中点に接続されるＩ１０
ビンの時間的な電位変化、同図（Ｅ）はこの半導体回路
チップ内のＶ　１ｖ　の時間的な変ｃｃ　　　　　ｓｓ 化、同図（Ｆ）はこの半導体回路チップ内のｖｓ８を基
準とした場合のチップ外からアドレスバッファへの外部
入力信号の電圧変化をそれぞれ示すものである。

今、第８図（Ｆ）からかるように、図示しないアドレス
バッファへの入力信号の電圧が、バッファ回路の回路閾
値より高い電圧から低い電圧に変化する場合を考える。

先ず、時刻ｔ１にバッファ回路が動作してイコライズ信
号ΦＥ９が一時的に０レベルになる。これにより、デー
タ線Ｄ１０はイコライズされて中間レベルになる。次に
、出力ゲート回路ＯＧＩ、２が前記中間レベルを■ＩＨ
と検知し、出力トランジスタＴｒｉ、２のゲート電位を
０レベルとする。これにより、出力トランジスタＴｒｉ
、２は共にオフする。次に、時刻ｔ２に、イコライズが
終了し、新しい読み出しデータが伝播してくる。これに
より、データ線りが０レベルからルベルへ変化し、デー
タ線○がルベルから０レベルに変化する。これにより、
出力トランジスタＴｒｉのゲート電位はルベルとなり、
出力トランジスタＴｒｉはオンする。トランジスタＴｒ
２はオフ状態のままにある。これにより、半導体回路チ
ップ内からトランジスタＴｒｉを介してＩ１０ビンに大
電流が流れ出す。これにより、チップ内のｖ　Ｓｖ　が
−時的にΔＶだけ低下しＣＣＳＳ てしまう。これにより、チップ内Ｖ　を基準としＳＳ たアドレスバッファからの人力信号の電位差、すなわち
チップ内Ｖ　を基準としたアドレスバッフＳ アへの入力信号の電位ｖ１ｏは、Δ■だけ高くなる。

従って、入力電位ＶＩｎがアドレスバッファの回路閾値
よりももともとΔＶよりも小さな電位骨しか電位が低く
なければ、アドレスバッファは、本来Ｖ　である入力電
位を一時的にｖＩｌｌと見なしてＬ 誤動作する。これにより、時刻ｔ３にイコライズ信号Φ
Ｅ９が再び一時的に０レベルになる。そして、そのイコ
ライズ信号ΦＥ９によりデータ線Ｄ１０は再びイコライ
ズされて中間レベルとなる。これにより、前と同様に、
出力トランジスタＴｒ１．２のゲート電位もルベルから
０レベルに反転する。

これにより、トランジスタＴｒｉ、２は共にオフする。

そのため、チップ内部からトランジスタＴｒｉを介して
Ｉ１０ビンへの充電が一時的に妨げられる。その充電は
時刻ｔ４において再開される。このようにして、データ
の読み出しスピードに遅れが生じる。

以上のような問題を解決しようとしたのが、第６図の回
路である。第６図は、アドレス遷移時にイコライズ信号
ΦＥ、として作用するノイズが発生しても、ラッチ回路
Ｌｌ、Ｌ２によって出力トランジスタＴｒ１、Ｔｒ２の
ゲートの電位が確定される。これにより動作の遅れが防
止される。

次に、図示しないメモリ回路からのルベル→０レベルの
リードを行なう場合における、第６図の回路動作を、第
９図のタイミングチャートに基づいて説明する。ちなみ
に、第４図（Ａ）はイコライズ信号Φ６．の時間的な電
位の変化、同図（Ｂ）はデータ線ＤＳ［］の時間的な電
位変化、同図（Ｃ）は出力トランジスタＴｒｉ、Ｔｒ２
のゲート電位の時間的な変化、同図（Ｄ）は出力トラン
ジスタＴｒｉ、Ｔｒ２の接続中点に接続されるＩ１０ビ
ンの時間的な電位変化、同図（Ｅ）は二手導体回路チッ
プ内のｖ　、■　の時間的な変化、同図ｃｃ　　　　　
５ｓ （Ｆ）はこの半導体回路チップ内のＶ　を基準とＳＳ した場合のチップ外からアドレスバッファへの外部入力
信号の電圧変化をそれぞれ示すものである。

今、第９図（Ｆ）かられかるように、図示しないアドレ
スバッファへの入力信号の電圧が、バッファ回路の回路
閾値より低い電圧から高い電圧に変化する場合を考える
。先ず、そのバッファ回路が動作して時刻ｔ１にイコラ
イズ信号ΦＥ９が一時的に０レベルになる。それにより
、ｐチャンネルトランジスタＴｒＯがオンして、データ
線ＤＳ［）はイコライズされ、中間レベルになる。また
、出力トランジスタＴｒ１、Ｔｒ２のゲート電位を制御
する出力バッフ７回路Ｂ１、Ｂ２は、イコライズ信号Φ
ＥＱが０レベルになっている間、ハイインピーダンス状
態になる。このため、ラッチ回路Ｌ１、Ｂ２がゲート電
位を前の状態のまま保持する。次に、時刻ｔ２にイコラ
イズが終了し、イコライズ信号ΦＥ９がルベルになる。

これにより、出力バッファ回路Ｂｌ、Ｂ２がロウインピ
ーダンス状態になる。これにより、それらの回路Ｂ１、
Ｂ２が前記中間レベルをｖＩｌｌとして検出し、出力ト
ランジスタＴｒｉ、２のゲート電位をルベルから０レベ
ルとする。そして、データ線ＤＳ［５に新しい読み出し
データが伝播してくる。即ち、データ線りがルベルから
０レベルへ変化し、データ線すがＯレベルからルベルへ
変化する。これにより、出力トランジスタＴｒｉ、２の
ゲート電位は０．ルベルとなる。その結果、出力トラン
ジスタＴｒｉ、２はオフ、オンする。これにより、Ｉ１
０ピンから半導体回路チップ内に大電流が流れ込む。こ
れにより、チップ内のＶ　１Ｖ　が−ｃｃ　　　　　ｓ
ｓ 時的にΔＶだけ浮き上がってしまう。これにより、チッ
プ内Ｖ　とアドレスバッファへの入力信号とＳ の電位差、すなわちチップ内Ｖ　を基準としたアＳ トｌ／スバッファへの入力電位Ｖ１ｎは、Ｉ１０ピンか
らチップ内部へと大電流が流れ込む以前よりもΔＶだけ
低くなる。

従って、入力電位Ｖｌｎがアドレスバッファの回路閾値
よりもΔＶよりも小さい電位分しか電位が高くなければ
、アドレスバッファは人力電位を一時的にＶＩＨと見な
して誤動作し、時刻ｔ３にイコライズ信号ΦＥ、が再び
一時的に０レベルになる。

そして、そのイコライズ信号ΦＥ９によりデータ線Ｄ１
０は再びイコライズされて中間レベルとなる。

しかし、出力バッファ回路Ｂｌ、Ｂ２はハイインピーダ
ンス状態になるので、出力トランジスタＴｒｉ、Ｔｒ２
のゲート電位はラッチ回路Ｌ１、Ｂ２によってそれぞれ
０レベル、ルベルを保持する。

しかし、時刻ｔ４にこのイコライズ信号ΦＥ９がルベル
に戻ると、出力バッファ回路Ｂｌ、Ｂ２はロウインピー
ダンス状態となる。これにより、その回路Ｂ２はデータ
［Ｄの中間レベルをＶＩＨと検知して、出力トランジス
タＴｒ２のゲート電位は０レベルとなる。そのため、そ
の後に再びデータ線り、○にデータが伝播してきて、出
力トランジスタＴｒ２のゲート電位が再びルベルになる
までの間は、Ｉ１０ビンからチップ内部への放電は妨げ
られ、やはり読み出しスピードの遅れを生じてしまう。

次に、第６図において、図示しないメモリ回路からのル
ベル→０レベルのリードを行なう場合の回路の動作を、
第１０図のタイミングチャートに基づいて説明する。ち
なみに、同図（Ａ）はイコライズ信号Φ６．の時間的な
電位の変化、同図（Ｂ）はデータ線り、（）の時間的な
電位変化、同図（Ｃ）は出力トランジスタＴｒｉ、Ｔｒ
２のゲート電位の時間的な変化、同図（Ｄ）は出力トラ
ンジスタＴｒｉ、Ｔｒ２の接続中点に接続されるＩ１０
ビンの時間的な電位変化、同図（Ｅ）はこの半導体回路
チップ内のＶ　　、Ｖ　　の時間的な変ｅｃ　　　　　
５Ｓ 化、同図（Ｆ）はこの半導体回路チップ内のＶｓｓを基
準とした場合のチップ外からアドレスバッファへの外部
入力信号の電圧変化をそれぞれ示すものである。

今、第１０図（Ｆ）かられかるように、図示しないアド
レスバッファへの入力信号の電圧が、バッファ回路の回
路閾値より高い電圧から低い電圧に変化する場合を考え
る。先ず、第１０図の時刻ｔ】にバッファ回路が動作し
てイコライズ信号ΦＥ９が一時的に０レベルになる。そ
れにより、ｐチャンネルトランジスタＴｒＯがオンして
、データ線Ｄ％０はイコライズされ、中間レベルになる
。

また、出力トランジスタＴｒｉ、Ｔｒ２のゲート電位を
制御する出力バッファ回路Ｂ１、Ｂ２は、イコライズ信
号ΦＥｑがＯレベルになっている間、ハイインピーダン
ス状態になる。このため、ラッチ回路Ｌ１、Ｂ２がゲー
ト電位を前の状態のまま保持する。次に、イコライズが
終了して時刻ｔ２にイコライズ信号ΦＥ、がｌレベルに
なる。これにより、出力バッファ回路Ｂｌ、Ｂ２がロウ
インピーダンス状態となる。出力バッファ回路Ｂ１、Ｂ
２が、前記中間レベルをＶｌｌｌとして検出し、出力ト
ランジスタＴｒｉ、２のゲート電位がルベルから０レベ
ルになる。そして、新しい読み出しデータがデータ線Ｄ
１０に伝播してきて、データ線りが０レベルからルベル
へ変化し、データ線りがルベルから０レベルに変化する
。これにより、出力トランジスタＴｒ１．２のゲート電
位は１．０レベルになる。その結果、出力トランジスタ
Ｔｒｌはオンする。これにより、半導体回路チップ内部
からトランジスタＴｒ１を介してＩ１０ビンへ大電流が
流れ出す。これにより、チップ内のＶ　１■　が−時的
にΔＶだけ低下する。そしＣＣＳＳ て、チップ内Ｖ　とアドレスバッファへの人力信Ｓ 号との電位差、すなわちチップ内Ｖ　を基準としＳＳ たアドレスバッファの入力電位Ｖ１ｎはチップ内部から
Ｉ１０ピンへと大電流が流れ出す以前よりもΔＶだけ高
くなる。

従って、入力電位ｖＩｎがアドレスバッファの回路閾値
よりもΔＶよりも小さい電位骨しか電位が低くなければ
、アドレスバッファは入力電位を一時的にＶｌｌｌと見
なして誤動作し、時刻ｔ３にイコライズ信号ΦＥ９が再
び一時的に０レベルとなる。

そして、そのイコライズ信号ΦＥ９によりデータ線り、
［）はイコライズされて中間レベルとなる。しかし、出
力バッファ回路Ｂ１、Ｂ２はハイインピーダンス状態に
なるので、出力トランジスタＴｒ１、Ｔｒ２のゲート電
位はラッチ回路Ｌ１、Ｌ２によってそれぞれルベル、０
レベルを保持する。

しかし、時刻ｔ４にこのイコライズ信号ΦＥ９がルベル
に戻ると、出力バッファ回路Ｂ１、Ｂ２はロウインピー
ダンス状態となる。その回路Ｂ１はデータ線○の中間レ
ベルをＶＩＨと検知して、出力トランジスタＴｒｉのゲ
ート電位をＯレベルとする。そのため、再びデータ線り
、○にデータが伝播してきて、出力トランジスタＴｒｌ
のゲート電位が再びルベルになるまでの間は、チップ内
部からＩ１０ビンへの充電は妨げられ、やはり読み出し
スピードの遅れを生じてしまう。

（発明が解決しようとする課題） 従来の半導体装置は以上のように構成されていたので、
半導体回路チップ内の電源やグランドのレベルの変動が
原因で、アドレス等の外部入力信号の電位と、これを受
けるバッファ回路の回路閾値との電位差が十分に大きく
ない場合、データの読み出し時間が遅れてしまい、メモ
リ回路の高速アクセスを行なう上での障害となっていた
。

本発明は、上記に鑑みてなされたもので、その目的は、
電源やグランドのレベル変動があっても、データの読み
出し時間に遅れが生じるのを防止して、回路動作の高速
化を実現した半導体装置を得ることにある。

〔発明の構成〕

（課題を解決するための手段） 上記目的を達成するために、本発明の第１の半導体装置
は、選択したメモリセルからのデータが入力されるデー
タ線と、イコライズ信号の印加によって、前記データ線
をイコライズするイコライズ手段と、前記データ線のデ
ータに応じた信号を外部に出力する出力手段と、前記出
力手段と前記イコライズ手段との間に設けられ、前記デ
ータを保持するラッチ手段と、前記ラッチ手段と前記イ
コライズ手段との間に設けられ、前記データ線の電位を
そのまま出力するロウインピーダンス状態と、前記デー
タ線の電位変化が出力側に伝わらないようにするハイイ
ンピーダンス状態とをとり得る出力バッファ手段と、前
記イコライズ手段に前記イコライズ信号が印加されると
きにはその印加に先行して前記出力バッファ手段をハイ
インピーダンス状態にし、前記イコライズ信号がオフさ
れるときにはそのオフの後に前記出力バッファ手段をロ
ウインピーダンス状態に戻す制御信号を発生する制御手
段とを備えるものとして構成される。

本発明の第２の半導体装置は、前記第１の半導体装置に
おいて、前記データ線は、前記メモリセルから出力され
る相補の一対のデータが供給される一対の相補のデータ
線を備えるものとして構成される。

（作　用） イコライズ信号に先行して制御信号が出力される。この
制御信号にによって出力バッフ７手段がハイインピーダ
ンス状態となる。これにより、その直前の状態がラッチ
手段によってう、ソチされ、この後データ線のイコライ
ズが行われるが、出力手段はその直前の出力状態を持続
する。また、イコライズ終了後に制御信号が出力バッフ
ァ手段のハイインピーダンス状態をロウインピーダンス
状態に戻す。このため、イコライズ終了直後の信号によ
って出力手段が誤動作して、例えばデータ出力に遅延を
生じさせたりすることはなくなる。

（実施例） 以下、図面を参照しながら本発明の詳細な説明する。

第１図は、本発明の一実施例の回路図である。

同図において、アドレス遷移検出パルスΦ＾ＴＤは、直
接論理回路ＬＧ１、ＬＧ２に加えられると共に、第１の
デイレイ回路Ｄ１と第２のデイレイ回路Ｄ２を介して論
理回路ＬＧＩ、ＬＧ２に加えられる。

これらの論理回路ＬＧＩ、ＬＧ２から信号の時間幅の異
なるデータ出力バッファ制御信号ΦＬａｔｃｈとイコラ
イズ信号ΦＥ、がそれぞれ出力される。データ出力バッ
ファ制御信号Φ　　　は、出力イネａｔｃｈ イブル信号ＯＥと共にバッファ制御回路ＢＣに人力され
る。バッファ制御回路ＢＣから、トライステートの出力
バッファ回路Ｂ１、Ｂ２に制御信号が出力される。一方
、イコライズ信号ΦＥ、は、イコライズ用のトランジス
タＴｒＯのゲートに与えられる。その他の構成は第６図
とほぼ同様であり、同一の構成要素には同一の符号を付
している。

以上のような構成において次にその動作を説明する。

先ず、図示しないメモリセルからのルベル→０レベルの
リードを行なう場合の回路の動作を、第２図に基づいて
説明する。ちなみに、同図（Ａ）はイコライズ信号ΦＥ
ｑおよびデータ出力バッファ制御信号Φ　　　の時間的
な電位の変化、同図ａｔｃｈ （Ｂ）はデータ線ＤＳ［）の時間的な電位変化、同図（
Ｃ）は出力トランジスタＴｒｉ、Ｔｒ２のゲート７１ｉ
位の時間的な変化、同図（Ｄ）は出力トランジスタＴ　
ｒ　１　、Ｔ　ｒ　２の接続中点に接続されるＩ１０ピ
ンの時間的な電位変化、同図（Ｅ）はこの半導体回路チ
ップ内のｖ　Ｓｖ　の時間的な変ｅｅ　　　　　ＳＳ 化、同図（Ｆ）はこの半導体回路チップ内のＶｓｓを基
準とした場合のチップ外からアドレスバッファへの外部
入力信号の電圧変化をそれぞれ示すものである。

今、第２図（Ｆ）かられかるように、図示しないアドレ
スバッファへの入力信号が、バッファ回路の回路閾値よ
り低い電圧から高い電圧に変化する場合を考える。この
とき、バッファ回路が動作して、時刻ｔ１にアドレス遷
移検出パルスΦＡＴＤが一時的にルベルとなる。それに
より、制御信号Φ　　　が−時的にルベルとなり、且つ
イコａｔｃｈ ライズ信号ΦＢｑが一時的に０レベルになる。

なお、タイミング設定は以下のようにされている。即ち
、アドレス遷移検出パルスΦＡＴＤが０レベル−ルベル
に変化すると、第１のデイレイ回路ｐ１と第２デイレイ
回路Ｄ２並びに論理回路ＬＧ１、ＬＧ２により、先ず制
御信号ΦＬａｔｃｈが０レベル→ルベルになり、次にイ
コライズ信号ΦＥ９がルベル→０レベルになる。一方、
アドレス遷移検出パルスΦＡＴＤがルベル→０レベルに
変化すると、前記各回路Ｄｉ、Ｄ２．ＬＧＩ。

ＬＧ２により、先ずイコライズ信号ΦＥ９が０レベル→
ルベルになり、次にデータ出力バッファ制御信号Φ　　
　ルベル→０レベルになる。

ａｔｃｈ 以上のようにタイミングが設定されることにより、デー
タ線り、○がイコライズされて中間レベルになる前に、
制御信号Φ　　　が０レベルからａｔｃｈ ルベルになる。このため、出力バッファ回路Ｂ１、Ｂ２
はハイインピーダンス状態になり、ラッチ回路Ｌ１、Ｂ
２により出力トランジスタＴｒｉ、Ｔ「２のゲート電位
はそれぞれルベルと０レベルが保持される。そして、出
力バッファ回路Ｂ１、Ｂ２のハイインピーダンス状態は
、時刻ｔ２にイコライズ信号ΦＥ９がルベルに戻り、制
御信号ΦＬａｔｃｈがＯレベルになるまで継続される。

制御信号Φ　　　がＯレベルになると、出力バッファａ
ｔｃｈ 回路Ｂ１、Ｂ２はロウインピーダンス状態になる。

その時には、データ線Ｄ１○に新しいデータが伝播され
ており、データ線りは０レベル、データ線ｂはルベルと
なる。これにより、出力トランジスタＴ「１のゲート信
号はルベルから０レベルへ、出力トランジスタＴｒ２の
ゲート信号は０レベルからルベルに変わる。

以上の動作により、Ｉ１０ビンから半導体回路チップ内
に大電流が流れ込んで、チップ内の■　、Ｃ ■　が−時的にΔＶだけ浮き上がってしまう。そＳ して、チップ内Ｖ　とアドレスバッファへの人力Ｓ 信号との電位差、すなわちチップ内Ｖ　を基準とＳ したアドレスバッファへの人力電位ＶＩｎは、■１０ビ
ンからチップ内部へと大電流が流れ込む以前よりもΔＶ
だけ低くなる。従って、もし、入力電位ｖＩｎがアドレ
スバッファの回路閾値よりもΔＶよりも小さい電位骨し
か電位が高くなければ、アドレスバッファは入力電位を
一時的にＶＩＬと見なして誤動作する。即ち、時刻ｔ３
に、イコライズ信号ΦＥ９が再び一時的に０レベルとな
り、制御信号Φ　　　は−時的にルベルになる。

ａｔｃｈ しかし、先にも述べたように、イコライズ信号ΦＥ９が
０レベルになっている期間は、制御信号Φ　　　はルベ
ルになっている。このため、出ａｔｃｈ カバッファ回路Ｂ１、Ｂ２はハイインピーダンス状態に
なり、出力トランジスタＴｒ１、Ｔｒ２のゲート電位は
ラッチ回路Ｌ１、Ｂ２により、それぞれ０レベル、ルベ
ルに保持される。また、制御信号Φ　　　が時刻ｔ４に
０レベルに戻る時にａｔｃｈ は、データ線Ｄ１０に再びデータが伝播されてきている
。即ち、データ線りは０レベル、データ線○はルベルに
なっている。このため、出力トランジスタＴｒｉ、Ｔｒ
２のゲート電位は変化しない。従って、出力トランジス
タＴｒｉのゲート電位が一時的にＯレベルとなってＩ１
０ビンからトランジスタＴｒ２を介してチップ内部へ放
電電流が流れるのが妨げられて読み出し時間が遅れる等
の障害が出ることはない。

次に、図示しないメモリセルからの０レベル→ルベルの
リードを行なう場合の回路動作を、第３図に基づいて説
明する。ちなみに同図（Ａ）はイコライズ信号ΦＢ、お
よびデータ出力バッファ制御信号Φ　　　の時間的な電
位の変化、同図（Ｂ）ａｔｃｈ はデータ線ＤＳ○の時間的な電位変化、同図（Ｃ）は出
力トランジスタＴｒｉ、Ｔｒ２のゲート電位の時間的な
変化、同図（Ｄ）は出力トランジスタＴｒｉ、Ｔｒ２の
接続中点に接続されるＩ１０ピンの時間的な電位変化、
同図（Ｅ）はこの半導体回路チップ内のｖ　１ｖ　の時
間的な変化、同図ｅｃ　　　　　８８ （Ｆ）はこの半導体回路チップ内のＶ　を基準とＳ した場合のチップ外からアドレスバッファへの外部人力
信号の電圧変化をそれぞれ示すものである。

今、第３図（Ｆ）かられかるように、図示しないアドレ
スバッファへの入力信号がバッファ回路の回路閾値より
高い電圧から低い電圧に変化する場合を考える。この場
合、バッファ回路が動作して時刻ｔ１にアドレス遷移検
出パルスΦＡＴＤが一時的にルベルとなる。その結果、
データ出力バッファ制御信号Φ　　　が−時的にルベル
となａｔｃｈ リイコライズ信号ΦＥ、が一時的に０レベルとなる。

なお、タイミングは前と同様に、以下のように定められ
ている。即ち、第１のデイレイ回路Ｄ１と第２デイレイ
回路Ｄ２並びに論理回路ＬＧＩ、ＬＧ２により、アドレ
ス遷移検出パルスΦＡＴＤが０レベル−ルベルに変化す
ると、先ず制御信号ΦＬａｔｃｈが０レベル→ルベルに
なり、次にイコライズ信号ΦＥ、がルベル→０レベルに
なる。−方、アドレス遷移検出パルスΦＡＴＤがルベル
→Ｏレベルに変化すると、先ずイコライズ信号Φ、９が
０レベル→ルベルになり、次にデータ出力バッフ７制御
信号Φ　　　ルベル→０レベルに変ａｔｃｈ 化する。

以上のようにタイミングが設定されることにより、デー
タ線ＤＳ［）がイコライズされて中間レベルになる前に
、制御信号Φ　　　が０レベルからａｔｃｈ ルベルになる。このため、出力バッフ７回路Ｂ１、Ｂ２
はハイインピーダンス状態になり、ラッチ回路Ｌ１、Ｂ
２により出力トランジスタＴｒｉ、Ｔ「２のゲート電位
はそれぞれ０レベルとルベルが保持される。そして、出
力バッファ回路Ｂ１、Ｂ２のハイインピーダンス状態は
イコライズ信号ΦＥ９が時刻ｔ２にルベルに戻り、制御
信号ΦＬａｔｃｈが０レベルになるまで継続される。制
御信号Φ　　　が０レベルになると、出力バッファＬａ
ｔｃｈ 回路Ｂ１、Ｂ２はロウインピーダンス状態になる。

その時には、データ線ＤＳ○に新しいデータが伝播され
ており、データ線りはルベル、データ線○はＯレベルと
なる。これにより、出力トランジスタＴｒ１のゲート信
号は０レベルからルベルへ、出力トランジスタＴｒ２の
ゲート信号はルベルからＯレベルに変わる。

以上の動作により、半導体回路チップ内からトランジス
タＴｒ１を介してＩ１０ビンへ大電流が流れ出して、チ
ップ内のｖ　１ｖ　が−時的にｃｃ　　　　　ｓｓ ΔＶだけ低下してしまう。そして、チップ内ＶＳｓとア
ドレスバッファへの入力信号との電位差、すなわちチッ
プ内■　を基準としたアドレスバッフＳ アへの入力電位ｖＩｎは、Ｉ１０ビンを通じてチップ内
部から大電流が流れ出す以前よりもΔＶだけ高くなる。

従って、人力電位ｖＩｎがアドレスバッファの回路閾値
よりもΔＶよりも小さい電位分しか電位が低くなければ
、アドレスバッファは人力電位を一時的にｖＩＨと見な
し誤動作する。即ち、時刻ｔ３に、イコライズ信号ΦＥ
９が再び一時的にθレベルになり、制御信号Φ　　　は
−時的に１ａｔｃｈ レベルになる。

しかし、先にも述べたように、イコライズ信号ΦＥ９が
０レベルになっている期間は、必ずデータ出力バッファ
制御信号Φ　　　はルベルになっａｔｃｈ ている。このため、出力バッファ回路Ｂｌ、Ｂ２はハイ
インピーダンス状態になり、出力トランジスタＴｒｌ、
Ｔｒ２のゲート電位はラッチ回路Ｌ１、Ｂ２により、そ
れぞれルベル、０レベルに保持される。また、制御信号
Φ　　　が時刻ｔ４ａｔｃｈ に０レベルに戻る時には、データ線Ｄ１０に再びデータ
が伝播されてきている。即ち、データ線りはルベル、デ
ータ線りは０レベルになっている。

このため、出力トランジスタＴｒｉ、Ｔｒ２のゲート電
位は変化しない。従って、出力トランジスタＴｒｉ、Ｔ
ｒ２のゲート電位が一時的に０レベルとなってチップ内
部からＩ１０ピンへ充電電流が流れるのが妨げられて読
み出し時間が遅れる等の障害が出ることはない。

第１図の構成をブロック的に模式化して示したのが第４
図のブロック図である。第４図かられかるように、先ず
、アドレス遷移検出パルスΦ＾ＴＤに基づいて、立ち上
がりと立ち下がりのタイミングが順序づけられた制御信
号Φ　　　とイコライａｔｃｈ ズ信号Φ６９が作られる。制御信号ΦＬａｔｃｈは、ト
ライステートバッファ構成の出力バッファ回路Ｂ１、Ｂ
２に与えられる。イコライズ信号ΦＥ９はトランジスタ
ＴｒＯに与えられる。データ線Ｄ１０は、この出力バッ
ファ回路Ｂ１、Ｂ２を通じて出力トランジスタＴｒｉ、
Ｔｒ２のゲートに与えられる。出力トランジスタＴｒｉ
、Ｔｒ２の各ゲートには、それぞれ、ラッチ回路Ｌ１、
Ｂ２が接続されている。ラッチ回路Ｌ１、Ｂ２は、ゲー
ト電位を、出力バッフ７回路Ｂ１、Ｂ２が／１イインピ
ーダンス状態の場合に限り保持する。

〔発明の効果〕

以上述べたように、本発明によれば、データ線のイコラ
イズ時には、このイコライズ信号より早いタイミングで
出力バッファ回路をハイインピーダンス状態にし、イコ
ライズ終了時にはこのイコライズ信号より遅いタイミン
グで出力バッフ７回路をロウインピーダンスに戻すよう
にしたので、データの出力時間の遅れを防止した半導体
装置を得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る半導体装置のブロック
図、 第２図、第３図は第１図の構成の動作を説明するタイミ
ングチャート、 第４図は第１図の構成を模式的に示したブロック図、 第５図は従来の半導体装置の回路ブロック図、第６図は
従来の半導体装置の他の０レベルを示す回路ブロック図
、 第７図、第８図は第５図の構成の動作を説明するための
タイミングチャート、 第９図、第１０図は第６図の構成の動作を説明するため
のタイミングチャートである。 ＴｒＯ・・・トランジスタ、Ｔｒｉ、Ｔｒ２・・・出力
トランジスタ、Ｌｌ、Ｌ２・・・ラッチ回路、Ｂ１゜Ｂ
２・・・出力バッファ回路、ＢＣ・・・バッファ制御回
路、Ｄｌ・・・第１のデイレイ回路、Ｂ２・・・第２の
デイレイ回路、ＬＧＩ、ＬＧ２・・・論理回路。

Claims (1)

1. 【特許請求の範囲】 １、選択したメモリセルからのデータが入力されるデー
   タ線と、 イコライズ信号の印加によって、前記データ線をイコラ
   イズするイコライズ手段と、 前記データ線のデータに応じた信号を外部に出力する出
   力手段と、 前記出力手段と前記イコライズ手段との間に設けられ、
   前記データを保持するラッチ手段と、前記ラッチ手段と
   前記イコライズ手段との間に設けられ、前記データ線の
   電位をそのまま出力するロウインピーダンス状態と、前
   記データ線の電位変化が出力側に伝わらないようにする
   ハイインピーダンス状態とをとり得る出力バッファ手段
   と、前記イコライズ手段に前記イコライズ信号が印加さ
   れるときにはその印加に先行して前記出力バッファ手段
   をハイインピーダンス状態にし、前記イコライズ信号が
   オフされるときにはそのオフの後に前記出力バッファ手
   段をロウインピーダンス状態に戻す制御信号を発生する
   制御手段と、を備えることを特徴とする半導体装置。 ２、前記データ線は、前記メモリセルから出力される相
   補の一対のデータが供給される一対の相補のデータ線を
   備えるものである請求項１記載の半導体装置。