KR930011785B1 - 반도체장치 - Google Patents

반도체장치 Download PDF

Info

Publication number
KR930011785B1
KR930011785B1 KR1019900018178A KR900018178A KR930011785B1 KR 930011785 B1 KR930011785 B1 KR 930011785B1 KR 1019900018178 A KR1019900018178 A KR 1019900018178A KR 900018178 A KR900018178 A KR 900018178A KR 930011785 B1 KR930011785 B1 KR 930011785B1
Authority
KR
South Korea
Prior art keywords
level
output
signal
data line
data
Prior art date
Application number
KR1019900018178A
Other languages
English (en)
Other versions
KR910010506A (ko
Inventor
겐이치 나카무라
마코토 세가와
Original Assignee
가부시키가이샤 도시바
아오이 죠이치
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 도시바, 아오이 죠이치 filed Critical 가부시키가이샤 도시바
Publication of KR910010506A publication Critical patent/KR910010506A/ko
Application granted granted Critical
Publication of KR930011785B1 publication Critical patent/KR930011785B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches

Landscapes

  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

내용 없음.

Description

반도체장치
제1도는 본 발명의 1실시예에 관한 반도체장치의 블럭도.
제2도, 제3도는 제1도 구성의 동작을 설명하는 타이미차트.
제4도는 제1도의 구성을 모식적으로 도시한 블럭도.
제5도는 종래의 반도체장치의 회로블럭도.
제6도는 종래의 반도체장치의 다른 0레벨을 도시하는 회로블럭도.
제7도, 제8도는 제5도 구성의 동작을 설명하기 위한 타이밍차트.
제9도, 제10도는 제6도의 구성의 동작을 설명하기 위한 타이밍차트.
* 도면의 주요부분에 대한 부호의 설명
Tr0 : 트랜지스터 Tr1, Tr2 : 출력트랜지스터
L1, L2 : 래치회로 B1, B2 : 출력버퍼회로
BC : 버퍼제어회로 D1 : 제1지연회로
D2 : 제2지연회로 LG1, LG2 : 논리회로
[산업상의 이용분야]
본 발명은 반도체장치에 관한 것으로, 특히 반도체메모리에 적용하기에 적합한 반도체장치에 관한 것이다.
[종래의 기술 및 그 문제점]
제5도는 종래의 반도체장치의 회로도이고, 특히 반도체메모리에 있어서의 출력버퍼회로부분의 구성을 예시하는 것이다. 제5도에 있어서, 도시된 메모리셀로부터 독출된 상보데이터는 데이터선(D,D')으로부터 도시된 출력버퍼로 입력된다. 즉, 이들 데이터는 우선, 출력게이트회로(OG1, OG2)를 통하여 출력트랜지스터(Tr1, Tr2)에 인가된다. 출력게이트회로(OG1, OG2)의 ON, OFF는 출력이네이블신호에 의해 제어되고 있다. 데이터선(D, D)간에는 이퀄라이즈용 트랜지스터(Tr0)가 접속되어 있다. 어드레스천이시에 일시적으로 입력되는 이퀄라이즈신호에 의해 데이터선간의 이퀄라이즈를 행한다. 트랜지스터(Tr1, Tr2)는 상보적으로 동작한다. 트랜지스터 (Tr1, Tr2)의 접속중점으로부터의 출력신호는 I/O핀에 접속된다.
이런 구성에 있어서, 다음으로 그 동작을 설명한다.
도시되지 않은 메모리셀로부터의 상보출력신호는 데이터선에 출력된다. 어드레스천이에 의해 달라지는 셀이 선택되고, 그 셀로부터의 출력에 의해 데이터선의 데이타레벨이 변화된다. 셀의 액세스를 고속으로 행하기 위해 데이터선의 이퀄라이즈를 행한다. 이를 위해 이용되고 있는 것이 트랜지스터(Tr0)이다. 즉, 이 트랜지스터(Tr0)에 이퀄라이즈신호를 인가함으로써, 데이터선이 Vcc와 Vss의 중간레벨로 이퀄라이즈된다. 이때, 전원(Vcc)으로부터 출력트랜지스터(Tr1, Tr2)를 매개로 전원(Vss)에 관통전류가 흐르지 못하도록, 출력게이트회로(OG1, OG2)를 출력이네이블신호(OE)에 의해 모두 닫고, 출력트랜지스터(Tr1, Tr2)를 모두 OFF시킨다. 이에 따라, I/O핀은 하이임피던스상태로 된다. 다음으로, 데이터선(D,D)의 이퀄라이즈가 종료되고, 선택된 메모리셀로부터의 출력데이터가 확정되고, 출력이네이블신호에 의해 출력게이트회로(OG1, OG2)를 연다. 이에 따라 데이터선으로부터의 데이터가 출력게이트회로(OG1, OG2)를 매개로, 트랜지스터(Tr1, Tr2)의 게이트에 공급된다. 이에 따라, 트랜지스터(Tr1, Tr2)의 어느 하나가 ON되고, 다른쪽이 OFF되어 I/O핀에 메모리회로로부터의 데이터가 출력된다.
상기와 같은 동작에 있어서, 메모리회로의 어드레스천이를 검출하는 회로는 전원전압의 변동등에 의해 오동작을 행하는 것이 있다. 즉, 예컨대, 잘못된 이퀄라이즈신호가 순간적으로 출력되는 것이 있다. 이에 따라, 트랜지스터(Tr0)가 그릇되게 ON되어 데이터선이 이퀄라이즈되고 만다. 이 잘못된 이퀄라이즈에 의해 데이터선의 전위, 즉 트랜지스터(Tr1, Tr2)의 게이트로의 입력전압이 일시적으로 불확정적인 상태로 되고 만다. 결국 데이터선에 있는 출력데이터가 새로운 셀의 출력에 따라서 변화되고 있을 때에 상기 그릇된 이퀄라이즈가 행해지면, 그 출력데이터가 일시적으로 그 확정동작을 정지하게 된다. 이 때문에, 출력트랜지스터(Tr1, Tr2)로부터 I/O핀으로의 데이터출력이 지연된다. 이에 따라 고속액세스에 지장을 받게 된다.
이와 같은 문제를 해결하기 위해 고려되고 있는 것이 제6도에 도시된 반도체장치이다. 제6도에 도시된 바와 같이, 출력트랜지스터(Tr1, Tr2)의 게이트측에는 각각 래치회로(L1, L2)가 설치되어 있다. 이들 래치 회로(L1, L2)에 의해, 출력트랜지스터 (Tr1, Tr2)의 게이트입력이 이퀄라이즈신호와 마찬가지로 작용하는 노이즈에 의해 불확정적인 상태로 되는 것이 방지된다. 즉, 래치회로(L1, L2)에 의해, 게이트입력의 상태가 유지된다. 이에 따라, 데이터출력의 지연이 방지된다. 한편, 출력트랜지스터(Tr1, Tr2)의 게이트에 접속되는 출력버퍼회로(B1, B2)로부터의 출력에 의해 출력버퍼회로(B1, B2)를 제어하고 그들 회로(B1, B2)로부터 출력트랜지스터(Tr1, Tr2)의 게이트에 가해진 출력을 하임임피던스 상태로 한다. 물론, 출력이네이블 신호가 버퍼제어회로(BC)에 입력되지 않을 때는 출력버퍼회로(B1, B2)는 출력트랜지스터 (Tr1, Tr2)의 게이트에 어느 레벨의 신호를 인가한다. 그러나, 출력이네이블신호가 그 회로(BC)에 입력되어 있는 경우에는 출력버퍼회로(B1, B2)는 데이터선의 레벨을 그대로 출력트랜지스터(Tr1, Tr2)의 게이트에 인가한다. 그러나, 이 상태에서 이퀄라이즈신호가 회로(BC)에 입력되면, 버퍼제어회로(BC)로부터 출력인에이블신호의 출력이 금지된다. 이에 따라 출력트랜지스터(Tr1, Tr2)의 게이트전위는 래치회로(L1,L2)에 보존된 데이터로 유지된다.
제6도와 같은 구성에 의하며, 이퀄라이즈신호로서 작용하는 노이즈신호가 입력되어도, 출력트랜지스터(Tr1, Tr2)의 출력의 확정이 방해되지 않으므로, I/O핀에 출력되는 데이터가 신속하게 확정된다.
상기한, 제5도 및 제6도의 2개의 반도체장치의 동작에 대해서 이하에 상세하게 설명한다.
제5도에 있어서, 도시되지 않은 메모리셀로부터 1레벨→0레벨의 리드를 행할 경우의 회로동작을 제7도의 타이밍차트에 기초해서 설명한다. 제7a도는 이퀄라이즈신호의 시간적인 전위변화, 제7b도는 데이터선는 시간적인 전위변화, 제7c도는 출력트랜지스터(Tr1, Tr2)의 게이트전위의 시간적변화, 제7d도는 출력트랜지스터(Tr1, Tr2)의 접속중점에 접속된 I/O핀의 시간적인 전위변화, 제7e도는 이 반도체회로칩내의 Vcc, Vss의 시간적 변화, 제7f도는 이 반도체회로칩내의 Vss를 기준으로 할 경우의 칩외부로부터어드레스버퍼로의 외부입력신호의 전위변화를 각각 도시한 것이다.
이제 제7f도에서 명시된 바와 같이 도시되지 않은 어드레스버퍼의 입력신호의 전압이 버퍼회로의 회로임계치보다 낮은 전압으로부터 높은 전압으로 변화하는 경우를 고려한다. 우선, 그 버퍼회로가 동작하는 시각(t1)에 이퀄라이즈신호가 일시적으로 0레벨로 된다. 이에 따라, 데이터선은 서로 이퀄라이즈되어 중간레벨로 된다. 다음으로 출력게이트회로(OG1, 2)가 각각 상기 중간레벨을 V111로 검지하고, 출력트랜지스터(Tr1, 2)의 게이트전위를 0레벨로 한다. 이에 따라, 출력트랜지스터(Tr1, 2)는 모두 OFF로 된다. 다음으로, 시각(t2)에 이퀄라이즈가 종료되고, 새로운 독출데이터가 전파된다. 이에 따라, 데이터선(D)가 1레벨로부터 0레벨로 변화되고, 데이터선(D)이 0레벨로부터 1레벨로 변화된다. 이에 따라, 출력트랜지스터(Tr2)의 게이트전위는 1레벨로 되고, 출력트랜지스터(Tr2)는 ON 상태로 된다. 트랜지스터(Tr1)는 OFF상태 그대로이다. 이에 따라, I/O핀으로부터 트랜지스터(Tr2)를 매기로 반도체회로칩내에 큰 전류가 유입된다. 이에 따라, 칩내의 전원(Vcc, Vss)이 일시적으로 △V만큼 부상하게 된다. 이에 따라 칩내 Vss와 어드레스버퍼로의 입력신호의 전위차, 즉 칩내 Vss를 기준으로 한 어드레스버퍼로의 입력신호의 전위(Vin)는 △V만큼 저하된다.
따라서, 입력전위(Vin)는 어드레스버퍼의 회로임계치보다 본래 △V보다도 작은 전위분밖에 전위가 높아지지 않으면, 어드레스버퍼는 본래 V1H인 입력전위를 그릇되게 V1L로 보아 오동작 한다. 이에 따라 시각(t3)에 이퀄라이즈신호가 다시 일시적으로 0레벨로 된다. 그리고, 그 이퀄라이즈신호에 의해 데이터선은 다시 이퀄라이즈되어 중간레벨로 된다. 이에 따라 전과 마찬가지로 출력트랜지스터(Tr1, 2)로의 입력게이트전위도 1레벨로부터 0레벨로 반전된다. 이에 따라, 트랜지스터(Tr1, 2)는 모두 OFF된다. 이 때문에, I/O핀으로부터 칩내부근의 방전이 일시적으로 방해받는다. 그 방전은 시각(t4)에 있어서 재개된다. 이와 같이 해서 데이터의 독출속도에 지연이 발생한다.
다음으로, 제5도의 구성에 있어서 도시되지 않은 메모리셀로부터 0레벨→1레벨의 리드를 행하는 경우의 회로동작을 제8도의 타이밍차트에 기초해서 설명한다. 여기서 제8a도는 이퀄라이즈신호의 시간적인 전위변화, 제8b도는 데이터선의 시간적인 전위변화, 제8c도는 출력트랜지스터(Tr1, Tr2)의 게이트전위의 시간적인 변화, 제8d도는 출력트랜지스터(Tr1, Tr2)의 접속중점에 접속되는 I/O핀의 시간적인 변화, 제8e도는 이 반도체회로칩내의 Vcc, Vss 의 시간적인 변화, 제8f도는 반도체회로칩내의 Vss를 기준으로 한 경우에 칩외부로부터 어드레스버퍼로의 외부입력신호의 전압변화를 각각 도시하는 것이다.
이제 제8f도에 명시된 바와 같이, 도시되지 않은 어드레스버퍼로의 입력신호의 전위가 버퍼회로의 회로임계치보다 높은 전압으로부터 낮은 전압으로 변화하는 경우를 고려한다. 우선, 시각(t1)에 버퍼회로가 동작해서 이퀄라이즈신호가 일시적으로 0레벨로 된다. 이에 따라, 데이터선은 이퀄라이즈되어 중간레벨로 된다. 다음으로, 출력게이트회로(OG1,2)가 상기 중간레벨을 V1H로 검지하고, 출력트랜지스터 (Tr1,2)의 게이트전위를 0레벨로 한다. 이에 따라, 출력트랜지스터(Tr1,2)는 모두 OFF된다. 다음으로, 시각(t2)에 이퀄라이즈가 종료되고, 새로운 독출데이터가 전파된다. 이에 따라 데이터선이 0레벨로부터 1레벨로 변화되고, 데이터선(D)이 1레벨에서 0레벨로 변화된다. 이에 따라 출력트랜지스터(Tr1)의 게이트 전위는 1레벨로 되고, 출력트랜지스터(Tr1)는 ON상태로 된다. 트랜지스터((Tr2)는 OFF상태 그대로 이다. 이에 따라, 반도체회로칩내로부터 트랜지스터(Tr1)를 매개로 I/O핀에 큰 전류가 유출된다. 이에 따라, 칩내의 Vcc, Vss 가 일시적으로 △V만큼 저하된다. 이에 따라 Vss를 기준으로한 어드레스버퍼로부터의 입력신호의 전위차, 즉 칩내 Vss를 기준으로한 어드레스버퍼로의 입력신호의 전위(Vin)는 △V만큼 높아진다.
따라서, 입력전위(Vin)가 어드레스버퍼의 회로임계치보다 본래 △V보다도 작은 전위분밖에 전위가 저하되지 않으면, 어드레스버퍼는 본래 V1L인 입력전위를 일시적으로 V111을 보아 오동작 한다. 이에 따라, 시각(t3)에 이퀄라이즈신호에 의해 데이터선은 다시 이퀄라이즈되어 중간레벨로 된다. 이에 따라, 전과 마찬가지로 출력트랜지스터(Tr1,2)의 게이트전위도 1레벨로부터 0레벨로 반전된다. 이에 따라, 트랜지스터(Tr1,2)는 모두 OFF된다. 이 때문에, 칩내부로부터 트랜지스터(Tr1)를 매개로 I/O핀으로의 충전이 일시적으로 방해받게 된다. 그 충전은 시각(t4)에 있어서 재개된다. 이와 같이 해서 데이터의 독출속도에 지연이 발생한다.
이상과 같은 문제를 해결하기 위한 것이 제6도의 회로이다. 제6도는 어드레스천이시에 이퀄라이즈신호로서 작용하는 노이즈가 발생해도, 래치회로(L1,L2)에 의해 출력트랜지스터(Tr1, Tr2)의 게이트전위가 확정된다. 이에 따라 동작의 지연이 방지된다.
다음으로, 도시되지 않은 메모리회로로부터의 1레벨→0레벨의 리드를 행할 경우에 있어서, 제6도의 회로동작을 제9도의 타이밍차트에 기초해서 설명한다. 여기서 제9a도는 이퀄라이즈신호의 시간적인 전위변화, 제9b도는 데이터선의 시간적인 전위변화, 제9c도는 출력트랜지스터(Tr1, Tr2)의 게이트전위의 시간적변화, 제9d도는 출력트랜지스터(Tr1, Tr2)의 접속중점에 접속되는 I/O핀의 시간적인 전위변화, 제9e도는 이 반도체회로칩내의 Vcc, Vss의 시간적 변화, 제9f도는 반도체회로칩내의 Vss를 기준으로 할 경우의 칩외부로부터 어드레스버퍼로의 외부입력신호의 전압변화를 각각 도시하고 있다.
이제 제9f도에 명시한 바와 같이, 도시되지 않은 어드레스버퍼로의 입력신호의 전압이 버퍼회로의 회로임계치보다 낮은 전압으로부터 높은 전압으로 변화할 경우를 고려한다. 우선, 그 버퍼회로가 동작해서 시각(t1)에 이퀄라이즈신호가 일시적으로 0레벨로 된다. 이에 따라, P채널 트랜지스터(Tr0)가 ON되고, 데이터는 이퀄라이즈되고, 중간레벨로 된다. 또, 출력트랜지스터(Tr1, Tr2)의 게이트전위를 제어하는 출력버퍼회로(B1, B2)는 이퀄라이즈신호가 0레벨로 되어 있는 동안, 하이임피던스상태로 된다. 이 때문에, 래치회로(L1, L2)가 게이트전위를 전 상태 그대로 유지한다. 이어서 시각(t2)에 이퀄라이즈가 종료되고, 이퀄라이즈신호가 1레벨로 된다. 이에 따라 출력버퍼회로(B1, B2)가 로우임피던스상태로 된다. 이에 따라, 상기 중간레벨을 V1H로서 검지하고, 출력트랜지스터(Tr1, Tr2)의 게이트전위를 1레벨로부터 0레벨로 한다. 그리고, 데이터선에 새로운 돌출데이터가 전파된다. 즉, 데이터선(D)이 1레벨로부터 0레벨로 변화되고, 데이터선(D)이 0레벨로부터 1레벨로 변화된다. 이에 따라, 출력트랜지스터(Tr1, 2)의 게이트 전위는 0,1레벨로 된다. 그 결과, 출력트랜지스터(Tr1, 2)는 OFF, ON된다. 이에 따라 I/O핀으로부터 반도체회로칩내에 큰 전류가 유입된다. 이에 따라, 칩내의 Vcc, Vss 가 일시적으로 △V만큼 부상되고 만다. 이에 따라 칩내 Vss와 어드레스버퍼로의 입력시신호와의 전위차, 즉 칩내 Vss를 기준으로 한 어드레스버퍼로의 입력전위(Vin)는 I/O핀으로부터 칩내부로 큰 전류가 유입되기 이전보다도 △V만큼 저하된다.
따라서, 입력전위(Vin)이 어드레스버퍼의 회로임계치보다도 △V보다도 작은 전위분밖에 전위가 높아지지 않으며, 어드레스버퍼는 입력전위를 일시적으로 V1H로 보고 오동작하고, 시각(t3)에 이퀄라이즈신호가 다시 일반적으로 0레벨로 된다. 그리고, 그 이퀄라이즈신호에 의해 데이터선은 다시 이퀄라이즈되어 중간레벨로 된다. 그러나 출력버퍼회로(B1, B2)는 하이임피던스상태로 되므로, 출력트랜지스터 (Tr1, Tr2)의 게이트전위는 래치회로(L1, L2)에 의해 각각 0레벨, 1레벨을 유지한다.
그러나, 시각(t4)에 이 이퀄라이즈신호가 1레벨로 돌아가면, 출력버퍼회로(B1, B2)는 로우임피던스 상태로 된다. 이에 따라, 그 회로(B2)는 데이터선(D) 중간레벨 V1H로 검지하고, 출력트랜지스터(Tr2)의 게이트전위는 0레벨로 된다. 이 때문에, 그 후에 다시 데이터선에 데이터가 전파되고, 출력트랜지스터(Tr2)의 게이트전위가 다시 1레벨로 되는 동안은 I/O핀으로부터 칩내부로의 방전은 방지되고 약간 독출속도의 지연을 발생한다.
다음으로, 제6도에 있어서, 도시되지 않은 메모리회로로부터의 1레벨→0레벨의 리드를 행할 경우의 회로의 동작을 제10도의 타이밍차트에 기초해서 설명한다. 여기서 제10a도는 이퀄라이즈신호의 시간적인 전위인 변화, 제10b도는 데이터선의 시간적인 전위변화, 제10c도는 출력트랜지스터(Tr1, Tr2)의 게이트전위의 시간적인 변화, 제10d도는 출력트랜지스터(Tr1, Tr2)의 접속중에 접속되는 I/O핀의 시간적인 전위변화, 제10e도는 이 반도체회로칩내의 Vcc, Vss의 시간적인 변화, 제10f도는 이 반도체회로칩내의 Vss를 기준으로 한 경우의 외부로부터 어드레스버퍼로의 외부입력신호의 전압변화를 각각 나타낸 것이다.
이제, 제10f도에서 명시된 바와 같이, 도시되지 않은 어드레스버퍼로의 입력신호의 전압이 버퍼회로의 회로임계치보다 높은 전압에서 낮은 전압으로 변화하는 경우를 고려한다. 우선, 제10도의 시각(t1)에 버퍼회로가 동작하고 이퀄라이즈신호가 일시적으로 0레벨로 된다. 이에 따라, P채널 트랜지스터(Tr0)가 ON되고, 데이터선은 이퀄라이즈되고, 중간레벨로 된다. 또, 출력트랜지스터(Tr1, Tr2)의 게이트전위를 제어하는 출력버퍼회로(B1, B2)는 이퀄라이즈신호가 0레벨로 되어 있는 동안 하이임피던스상태로 된다. 이 때문에, 래치회로 L1,L2가 게이트전위를 전상태 그대로 유지한다. 다음으로, 이퀄라이즈가 종료되어 시각(t2)에 이퀄라이즈신호가 1레벨로 된다. 이에 따라, 출력버퍼회로(B1, B2)가 로우임피턴스 상태로 된다. 출력버퍼회로(B1, B2)가 상기 중간레벨을 V1H로서 검출하고, 출력트랜지스터(Tr1, Tr2)의 게이트전위가 1레벨로부터 0레벨로 된다. 그리고, 새로 독출데이터가 데이터선에 전파되고, 데이터선(D)이 0레벨로부터 1레벨로 변화되고, 데이터선이 1레벨로부터 0레벨로 변화된다. 이에 따라 출력트랜지스터(Tr1,2)의 게이트전위는 1,0레벨로 된다. 그 결과, 출력트랜지스터(Tr1)는 ON상태로 된다. 이에 따라, 반도체회로칩내부로부터 트랜지스터(Tr1)를 매개로 I/O핀으로 큰 전류가 유출된다. 이에 따라 칩내의 Vcc, Vss가 일시적으로 △V만큼 저하된다. 그리고, 칩내 Vss와 어드레스버퍼로의 입력신호의 전위차, 즉 칩내 Vss를 기준으로 한 어드레스버퍼의 입력전위(Vin)는 칩내부로부터 I/O핀으로 큰 전류가 유출되기 이전보다도 △V만큼 높아진다.
따라서, 입력전위(Vin)가 어드레스버퍼의 회로임계치보다 △V보다도 작은 전위분밖에 전위가 저하되지 않으며, 어드레스버퍼는 입력전위를 일시적으로 V1H을 보고 오동작하고, 시각(t3)에 이퀄라이즈신호가 다시 일시적으로 0레벨로 된다. 그리고, 그 이퀄라이즈신호에 의해 데이터선은 이퀄라이즈되어 중간레벨로 된다. 그러나, 출력버퍼회로(B1, B2)는 하이임피던스상태로 되므로, 출력트랜지스터(Tr1, Tr2)의 게이트전위는 래치회로(L1, L2)에 의해 각각 1레벨, 0레벨을 유지한다.
그러나, 시각(t4)에 이 이퀄라이즈신호가 1레벨로 돌아가면, 출력버퍼회로(B1, B2)는 로우임피던스 상태로 된다. 그 회로(B1)는 데이터선의 중간레벨로 V1H로 검지하고, 출력트랜지스터(Tr1)의 게이트전위를 0레벨로 한다. 그러므로, 다시 데이터선에 데이터가 전파되고, 출력트랜지스터(Tr1)의 게이트 전위가 다시 1레벨로 되는 동안은 칩내부로부터 I/O핀으로의 충전은 방지되고, 약간의 독출속도의 지연이 발생한다.
종래의 반도체장치는 상기한 바와 같이 구성되어 있으므로, 반도체장치회로칩내의 전원이나 GND의 레벨의 변동이 원인으로, 어드레스등의 외부 입력신호의 전위와, 이를 받는 버퍼회로의 회로임계치의 전위차가 충분히 크지 않은 경우, 데이터의 독출시간이 지연되고, 메모리회로의 고속 억세스를 행하는데 큰 장애가 되었다.
[발명의 목적]
본 발명은 상기한 점을 감안해서 발명된 것으로, 전원이나 GND의 레벨변동이 있어도 데이터의, 독출시간에 지연이 생기는 것을 방지하고, 회로 동작의 고속화를 실현한 반도체장치를 얻는데 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위해 본 발명의 제1반도체장치는 선택된 메모리셀로부터 데이터가 입력되는 데이터선과, 이퀄라이즈신호의 인가에 의해, 상기 데이터선을 이퀄라이즈하는 이퀄라이즈수단, 상기 데이터선의 데이터에 따른 신호를 외부로 출력하는 출력수단, 상기 출력수단과 상기 이퀄라이즈수단사이에 설치되고, 상기 데이터선의 전위를 그대로 출력하는 로우임피던스상태와, 상기 데이터선의 전위변화가 출력측에 전달되지 않도록 하는 하이임피던스상태를 얻는 출력버퍼수단, 상기 이퀄라이즈수단에 상기 이퀄라이즈신호가 인가된 경우에는 그 인가에 선행해서 상기 출력버퍼수단을 하이임피던스상태로 하고, 상기 이퀄라이즈신호가 OFF된 경우에는 그 OFF후에 상기 출력 버퍼수단을 로우임피던스상태로 환원시키는 제어신호를 발생하는 제어수단을 구비한 것으로 구성된다.
본 발명의 제2반도체장치는 상기 제1반도체장치에 있어서, 상기 데이터선은 상기 메모리셀로부터 출력되는 상보적인 한쌍의 데이터가 공급되는 한쌍의 상보적인 데이터선을 구비한 것으로 구성된다.
[작용]
상기와 같이 구성된 본 발명에 의하면, 이퀄라이즈신호에 선행해서 제어신호가 출력되고, 이 제어신호에 의해 출력버퍼수단이 하이임피던스상태로 된다. 이에 따라, 그 직전의 상태가 래치수단에 의해 래치되고, 이 후 데이터선의 이퀄라이즈가 행해지지만, 출력수단은 그 직전의 출력상태를 지속한다. 또, 이퀄라이즈 종료후에 제어신호가 출력버퍼수단의 하이임피던스상태를 로우임피던스상태로 환원시킨다. 이 때문에 이퀄라이즈 종류직후의 신호의 의해 출력수단이 오동작하지 않게 되고, 예컨대 데이터출력에 지연이 발생하지 않게 된다.
실시예
이하, 도면을 참조해서 본 발명의 실시예를 설명한다.
제1도는 본 발명의 1실시예의 회로도이다. 제1도에 있어서, 어드레스천이검출펄스(ψATD)는 직접논리회로(LG1, LG2)에 인가됨과 더불어, 제1지연회로(D1)와 제2지연회로(D2)를 매개로 논리회로(LG1, LG2)에 인가된다. 이들 논리회로(LG1, LG2)로부터 신호의 시간폭이 다른 데이터출력버퍼제어신호(ψLatch)와 이퀄라이즈신호가 각각 출력된다. 데이터출력버퍼제어회로(ψLatch)는 출력이네이블신호(OE)와 더불어 버퍼제어회로(BC)에 입력된다. 버퍼제어회로(BC)로부터 트라이스테이트의 출력버퍼회로(B1, B2)에 제어신호가 출력된다. 한편 이퀄라이즈신호는 이퀄라이즈 트랜지스터(Tr0)의 게이트에 인가된다. 그 다른 구성은 제6도와 마찬가지이고, 동일부분에는 동일부호로 표기하고 있다.
상기한 바와 같은 구성에 있어서 다음으로 그 동작을 설명한다.
우선, 도시되지 않은 메모리셀로부터 1레벨→0레벨의 리드를 행할 경우 회로의 동작을 제2도에 기초해서 설명한다. 여기서 제2a도는 이퀄라이즈신호및 데이터출력버퍼제어신호(ψLatch)의 시간적인 전위변화, 제2b도는 데이터선의 시간적인 전위변화, 제2c도는 출력트랜지스터(Tr1, Tr2)의 게이트전위의 시간적인 변화, 제2d도는 출력트랜지스터(Tr1, Tr2)의 접속중점에 접속되는 I/O핀의 시간적인 전위변화, 제2e도는 이 반도체회로칩내의 Vcc, Vss의 시간적인 변화, 제2f도는 이 반도체 회로칩내의 Vss를 기준으로 한 경우의 칩외부로부터 어드레스버퍼로의 외부입력신호의 전압변화를 각각 나타내는 것이다.
이제 제2f도에 명시한 바와 같이, 도시되지 않은 어드레스버퍼로의 입력신호가 버퍼회로의 회로임계치보다 낮은 전압에서 높은 전압으로 변화하는 경우를 고려한다.
이때, 버퍼회로가 동작하고, 시각(t1)에 어드레스천이검출펄스(ψATD)가 일시적으로 1레벨로 된다. 이에따라, 제어신호(ψLatch)가 일시적으로 1레벨로 되고, 또 이퀄라이즈신호가 일시적으로 0레벨로 된다.
또, 타이밍설정은 이하와 같이 된다. 즉 어드레스천이검출펄스(ψATD)가 0레벨→1레벨로 변화하면, 제1지연회로(D1)와 제2지연회로(D2) 및 논리회로(LG1, LG2)에 의해, 우선 제어신호(ψLatch)가 0레벨1레벨로 되고, 다음으로 이퀄라이즈신호가 1레벨0레벨로 된다. 한편 어드레스천이검출펄스(ψATD)가 1레벨→0레벨로 변화하면, 상기 각회로(D1, D2, LG1, LG2)에 의해, 우선 이퀄라이즈신호가 0레벨1레벨로 되고, 다음으로 데이터출력버퍼제어신호(ψLatch)가 1레벨→0레벨로 된다.
상기한 바와 같이 타이밍이 설정됨에 따라, 이 데이터선이 이퀄라이즈되어 중간레벨로 되기 전에, 제어신호(ψLatch)가 0레벨로부터 1레벨로 된다. 이 때문에, 출력버퍼회로(B1, B2)는 하이임피던스상태로 되고, 래치회로(L1, L2)에 의해 출력트랜지스터(Tr1, Tr2)의 게이트전위는 각각 1레벨과 0레벨이 유지된다. 그리고, 출력버퍼회로(B1, B2)의 하이임피던스상태는 시각(t2)에 이퀄라이즈신호가 1레벨로 돌아가고, 제어신호(ψLatch)가 0레벨로 되기까지 계속된다. 제어신호(ψLatch)가 0레벨로 되면, 출력버퍼회로(B1, B2)는 로우임피던스상태로 된다. 그때에는 데이터선에 새로운 데이터가 전파되어 있고 데이터선(D)은 0레벨, 데이터선은 1레벨로 된다. 이에 따라, 출력트랜지스터(Tr1)의 게이트신호 1레벨로부터 0레벨로, 출력트랜지스터(Tr2)의 게이트신호는 0레벨에서 1레벨로 변화한다.
상기 동작에 의해 I/O핀으로부터 반도체회로칩내에 큰 전류가 유입되고, 칩내의 Vcc, Vss가 일시적으로 △V만큼 부상한다. 그리고, 칩내 Vss와 어드레스버퍼로의 입력신호의 전위차, 즉 칩내 Vss를 기준으로 한 어드레스버퍼로의 입력전위(Vin)가 I/O핀으로부터 칩내부로 큰 전류가 유입되기 이전보다도 △V만큼 저한 된다. 따라서, 혹, 입력전원(Vin)가 어드레스버퍼의 회로임계치보다 △V보다도 작은 전위분밖에 전위가 높아지지 않으면, 어드레스버퍼는 입력전위를 일기적으로 V1L로 보고 오동작한다. 즉, 시간(t3)에 이퀄라이즈신호가 다시 일반적으로 0레벨로 되고, 제어신호(ψLatch)는 일시적으로 1레벨로 된다.
그러나, 앞에도 기술한 바와 같이, 이퀄라이즈신호(ψEq)가 0레벨로 되어 있는 기간은 제어신호(ψLatch)는 1레벨로 되어 있다. 이 때문에, 출력버퍼회로(B1, B2)는 하이임피던스상태로 되고, 출력트랜지스터(Tr1, Tr2)의 게이트전위는 래치회로(L1, L2)에 의해, 각 0레벨, 1레벨로 유지된다. 또, 제어신호(ψLatch)가 시각(t4)에 0레벨로 돌아가기 위해서는 데이터선에 다시 데이터가 전파되어야 한다. 즉 데이터선(D)은 0레벨, 데이터선은 1레벨로 되어 있다. 이 때문에, 출력트랜지스터(Tr1, Tr2)의 케이트전위는 변화하지 않는다. 따라서 출력트랜지스너(Tr1)의 게이트전위가 일시적으로 0레벨로 되어 I/O핀에서 트랜지스터(Tr2)를 매개로 칩내부로 방전전류가 흐르는 것이 방지되어 독출시간이 지연되는 등의 장애가 발생하지 않는다.
다음으로, 도시되지 않은 메모리셀로부터 0레벨→1레벨의 리드를 행할 경우의 회로동작을 제3도에 기초해서 설명한다. 여기서 제3a도는 이퀄라이즈신호및 데이터출력버퍼제어신호(ψLatch)의 시간적인 전위변화, 제3b도는 데이터선의 시간적인 전위변화, 제3c도는 출력트랜지스터(Tr1, Tr2)의 게이트전위의 시간적인 변화 제3d도는 출력트랜지스터(Tr1, Tr2)의 접송중점에 접속되는 I/O핀의 시간적인 전위변화, 제3e도는 이 반도체회로칩내의 Vcc, Vss의 시간적인 변화, 제3f도는 이 반도체회로칩내의 Vss를 기준으로 한 경우 칩외부로부터 어드레스버퍼로의 외부입력신호의 전압변화를 각각 나타내는 것이다.
이제, 제3f도에서 명시한 바와 같이, 도시되지 않은 어드레스버퍼로의 입력신호가 버퍼회로의 회로임계치보다 높은 전압으로부터 낮은 전압으로 변화하는 경우를 고려한다.
이 경우, 버퍼회로가 동작해서 시간(t1)에 어드레스천이검출펄스(ψATD)가 일시적으로 1레벨로 된다. 그결과, 데이터출력버퍼제어신호(ψLatch)가 일시적으로 1레벨로 되고 이퀄라이즈신호가 일시적으로 0레벨로 된다.
또, 타이밍은 전과 마찬가지로 이하와 같이 정해져 있다. 즉, 제1지연회로(D1)와 제2지연회로(D2) 및 논리회로(LG1, LG2)에 의해, 어드레스천이검출펄스(ψATD)가 0레벨1레벨로 변화하면, 우선 제어신호(ψLatch)가 0레벨1레벨로 되고, 다음으로 이퀄라이즈신호가 1레벨→0레벨로 된다. 한편, 어드레스천이검출펄스(ψATD)가 1레벨→0레벨로 변화하면, 우선 이퀄라이즈신호가 0레벨→1레벨로 되고, 다음으로 데이터출력버퍼제어신호(ψLatch)가 1레벨→0레벨로 변화한다.
상기와 같이 타이밍이 설정됨에 따라, 데이터선이 이퀄라이즈로 되어 중간레벨로 되기전에, 제어신호(ψLatch)가 0레벨에서 1레벨로 된다. 이 때문에, 출력버퍼회로(B1, B2)는 하이임피던스상태로 되고, 래치회로(L1, L2)에 의해 출력트랜지스터(Tr1, Tr2)의 게이트전위는 각각 0레벨과 1레벨로 유지된다. 그리고 출력 버퍼회로(B1, B2)의 하이임피던스상태는 이퀄라이즈신호가 시각(t2)에 1레벨로 돌아가고, 제어신호(ψLatch)가 0레벨로 되기까지 계속된다. 제어신호(ψLatch)가 0레벨로 되면, 출력버퍼회로(B1, BN2)는 로우임피던스상태로 된다. 그때에는 데이터선에 새로운 데이터가 전파되어 있고, 데이터선(D)은 1레벨, 데이터선은 0레벨로 된다. 이에 따라, 출력트랜지스터(Tr1)의 게이트신호는 0레벨에서 1레벨로, 출력트랜지스터(Tr2)의 케이트신호는 1레벨에서 0레벨로 변화된다.
상기 동작에 따라, 반도체회로칩내로부터 트랜지스터(Tr1)를 매개로 I/O핀으로큰 전류가 유출되고, 칩내의 Vcc, Vss가 일시적으로 △V만큼 저하된다. 그리고, 칩내 Vss와 어드레스버퍼로의 입력신호의 전위차, 측 칩내 Vss를 기준으로 한 어드레스버퍼로의 입력전위(Vin)는 I/O핀을 통해서 칩내부로부터 큰 전류가 유출되기 이전보다도 △V만큼 높아진다. 따라서, 입력전위(Vin)가 어드레스버퍼의 회로임계치보다 △V보다도 작은 전위분밖에 전위가 저하되지 않으면, 어드레스버퍼는 입력전위를 일시적으로 VTH로 보고 오동작한다. 즉, 시간(t3)에 이퀄라이즈신호가 다시 일시적으로 0레벨로 되고, 제어신호(ψLatch)는 일시적으로 1레벨로 된다.
그러나, 앞에서 기술한 바와 같이, 이퀄라이즈신호가 0레벨로 되어 있는 기간은 반드시 데이터출력버퍼제어신호(ψLatch)는 1레벨로 되어 있다. 이 때문에, 출력버퍼회로(B1, B2)는 하이임피던스상태로 되고, 출력트랜지스터(Tr1, Tr2)의 게이트전위는 래치회로(L1, L2)에 의해, 각각 1레벨, 0레벨로 유지된다. 또, 제어신호(ψLatch)가 시각(t4)에 0레벨로 돌아올 경우에는 데이터선에 다시 데이터가 전파되어야 한다. 즉 데이터선(D)은 1레벨, 데이터선은 0레벨로 되어 있다. 따라서 출력트랜지스터(Tr1, Tr2)의 게이트전위가 일시적으로 0레벨로 되어 칩내부로부터 I/O핀으로 충전전류가 흐르는 것이 방지되어 독출시간이 지연되는 등의 장애가 발생하지 않는다.
제1도의 구성을 블럭으로 모식화해서 도시한 것이 제4도의 블럭도이다.. 제4도에 명시한 바와 같이, 우선 어드레스천이검출펄스(ψATD)에 기초해서, 상승과 하강의 타이밍이 순차로 일어난 제어신호(ψLatch)와 이퀄라이즈신호가 만들어진다. 제어신호(ψLatch)는 트라이스데이트버퍼구성의 출력버퍼회로(B1, B2)에 인가된다. 이퀄라이즈신호는 트랜지스터(Tr0)에 인가된다. 데이터선은 이 출력버퍼회로(B1, B2)를 통해서 출력트랜지스터(Tr1, Tr2)의 게이트에 인가된다. 출력트랜지스터(Tr1, Tr2)의 각 게이트에는 각각, 래치회로(L1, L2)가 접속되어 있다. 래치회로(L1, L2)는 게이트전위를 출력버퍼회로(B1, B2)가 하이임피던스상태인 경우에 한해서 유지한다.
[발명의 효과]
상기한 바와 같이 본 발명에 의하며, 데이터선의 이퀄라이즈시에는 이 이퀄라이즈신호에 의해 빠른 타이밍으로 출력버퍼회로를 하이임피던스상태로 하고, 이퀄라이즈종료시에는 이 이퀄라이즈신호보다 늦은 타이밍으로 출력버퍼회로를 로우임피던스로 돌아가도록 했으므로, 데이터의 출력시간의 지연을 방지한 반도체장치를 얻을 수 있다.

Claims (2)

  1. 선택된 메모리셀로부터 데이터가 입력되는 데이터선과, 이퀄라이즈신호의 인가에 의해, 상기 데이터선을 이퀄라이즈하는 이퀄라이즈수단(Tr0), 상기 데이터선의 데이터에 따른 신호를 외부로 출력하는 출력수단(Tr1, Tr2), 이 출력수단(Tr1, Tr2)과 상기 이퀄라이즈수단(Tr0)사이에 설치되면서, 상기 데이터를 보존하는 래치수단(L1, L2), 상기 래치수단(L1, L2)과 상기 이퀄라이즈수단(Tr0) 사이에 설치되면서, 상기 데이터선의 전위를 그대로 출력하는 로우임피던스상태와, 상기 데이터선의 전위변화가 출력측에 전달되지 않도록 하는 하이임피던스상태를 얻는 출력버퍼수단(B1, B2), 상기 이퀄라이즈수단(Tr0)에 상기 이퀄라이즈신호가 인가되는 경우에는 그 인가에 선행해서 상기 출력버퍼수단(B1, B2)을 하이임피던스상태로 하고, 상기 이퀄라이즈신호가 OFF된 경우에는 그 OFF이후에 상기 출력버퍼수단(B1, B2)을 로우임피던스상태로 돌아가도록 구성된 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 데이터선은 상기 메모리셀로부터 출력되는 상보적인 한쌍의 데이터가 공급되는 한쌍의 상보적인 데이터선을 구비하여 구성된 것을 특징으로 하는 반도체장치.
KR1019900018178A 1989-11-10 1990-11-10 반도체장치 KR930011785B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP01-292992 1989-11-10
JP1292992A JP2534782B2 (ja) 1989-11-10 1989-11-10 半導体装置

Publications (2)

Publication Number Publication Date
KR910010506A KR910010506A (ko) 1991-06-29
KR930011785B1 true KR930011785B1 (ko) 1993-12-21

Family

ID=17789073

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900018178A KR930011785B1 (ko) 1989-11-10 1990-11-10 반도체장치

Country Status (5)

Country Link
US (1) US5043944A (ko)
EP (1) EP0427286B1 (ko)
JP (1) JP2534782B2 (ko)
KR (1) KR930011785B1 (ko)
DE (1) DE69022537T2 (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5311471A (en) * 1989-11-27 1994-05-10 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2573392B2 (ja) * 1990-03-30 1997-01-22 株式会社東芝 半導体記憶装置
US5281865A (en) * 1990-11-28 1994-01-25 Hitachi, Ltd. Flip-flop circuit
JPH04214290A (ja) * 1990-12-12 1992-08-05 Mitsubishi Electric Corp 半導体記憶装置
US5255222A (en) * 1991-01-23 1993-10-19 Ramtron International Corporation Output control circuit having continuously variable drive current
JP2977296B2 (ja) * 1991-02-19 1999-11-15 沖電気工業株式会社 半導体メモリ装置
JPH05101201A (ja) * 1991-10-09 1993-04-23 Rohm Co Ltd オプシヨン設定回路
KR940010838B1 (ko) * 1991-10-28 1994-11-17 삼성전자 주식회사 데이타 출력 콘트롤 회로
US5327317A (en) * 1991-12-13 1994-07-05 Micron Technology, Inc. Self-terminating data line driver
US5694361A (en) * 1992-03-18 1997-12-02 Uchida; Toshiya Output circuit
KR0147398B1 (ko) * 1992-10-09 1998-12-01 로오라 케이 니퀴스트 랜덤 액세스 메모리
JP3317746B2 (ja) * 1993-06-18 2002-08-26 富士通株式会社 半導体記憶装置
JPH0883491A (ja) * 1994-09-13 1996-03-26 Mitsubishi Denki Eng Kk データ読出回路
JP3067094B2 (ja) * 1995-02-22 2000-07-17 三洋電機株式会社 光再生装置
US5914899A (en) * 1995-07-05 1999-06-22 Kabushiki Kaisha Toshiba Semiconductor memory having a page mode in which previous data in an output circuit is reset before new data is supplied
JPH0922593A (ja) * 1995-07-05 1997-01-21 Toshiba Microelectron Corp 半導体メモリ
JP3192077B2 (ja) * 1996-01-30 2001-07-23 日本電気株式会社 半導体記憶装置
US5784329A (en) * 1997-01-13 1998-07-21 Mitsubishi Semiconductor America, Inc. Latched DRAM write bus for quickly clearing DRAM array with minimum power usage
US5864244A (en) * 1997-05-09 1999-01-26 Kaplinsky; Cecil H. Tristate buffer circuit with transparent latching capability
JP3808623B2 (ja) * 1998-04-27 2006-08-16 株式会社東芝 データ入出力回路、半導体記憶装置および情報処理装置
JP3573701B2 (ja) * 2000-09-14 2004-10-06 Ｎｅｃエレクトロニクス株式会社 出力バッファ回路
DE102004053486B4 (de) * 2004-11-05 2011-06-22 Qimonda AG, 81739 Integrierter Halbleiterspeicher und Verfahren zum Betreiben eines integrierten Halbleiterspeichers
JP4104634B2 (ja) * 2006-05-23 2008-06-18 シャープ株式会社 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2945331C2 (de) * 1979-11-09 1984-05-30 Nixdorf Computer Ag, 4790 Paderborn Vorrichtung in einer Signal-oder Datenverarbeitungsanlage zur Einstellung einer Signalverarbeitungsschaltung
JPS58169383A (ja) * 1982-03-30 1983-10-05 Fujitsu Ltd 半導体記憶装置
JPS596560Y2 (ja) * 1982-11-30 1984-02-29 モトロ−ラ・インコ−ポレ−テツド 集積回路用ｆｅｔメモリのセンス増幅回路
JPS59110091A (ja) * 1982-12-14 1984-06-25 Nec Corp 出力回路
EP0125699A3 (en) * 1983-05-17 1986-10-08 Kabushiki Kaisha Toshiba Data output circuit for dynamic memory device
JPS60119691A (ja) * 1983-11-30 1985-06-27 Nec Corp メモリ回路
US4766572A (en) * 1984-12-27 1988-08-23 Nec Corporation Semiconductor memory having a bypassable data output latch
US4817054A (en) * 1985-12-04 1989-03-28 Advanced Micro Devices, Inc. High speed RAM based data serializers
JPS62167698A (ja) * 1986-01-20 1987-07-24 Fujitsu Ltd 半導体記億装置
JPH0612632B2 (ja) * 1987-02-27 1994-02-16 日本電気株式会社 メモリ回路
JP2569538B2 (ja) * 1987-03-17 1997-01-08 ソニー株式会社 メモリ装置

Also Published As

Publication number Publication date
DE69022537T2 (de) 1996-04-11
KR910010506A (ko) 1991-06-29
EP0427286B1 (en) 1995-09-20
DE69022537D1 (de) 1995-10-26
EP0427286A2 (en) 1991-05-15
US5043944A (en) 1991-08-27
JPH03154290A (ja) 1991-07-02
EP0427286A3 (ko) 1994-01-05
JP2534782B2 (ja) 1996-09-18

Similar Documents

Publication Publication Date Title
KR930011785B1 (ko) 반도체장치
US4983860A (en) Data output buffer for use in semiconductor device
KR940008718B1 (ko) 직류 전류를 제거한 데이타 출력버퍼
JPH05290581A (ja) プレチャージ用出力ドライバ回路
US5552728A (en) Latch-type current sense amplifier with self-regulating inputs
KR19980024243A (ko) 센스증폭기 타이밍회로
US5295117A (en) Semiconductor memory device and method for controlling an output buffer utilizing an address transition detector
KR940004520B1 (ko) 반도체기억장치
KR0179793B1 (ko) 반도체 메모리의 센스 앰프 출력 제어 회로
JP2743878B2 (ja) 入力バッファ回路
EP0809884B1 (en) Sense amplifier with pull-up circuit for accelerated latching of logic level output data
KR100298182B1 (ko) 반도체메모리소자의출력버퍼
JP3805802B2 (ja) 半導体メモリ装置のデータ出力回路
US4594519A (en) Low power consumption, high speed CMOS signal input circuit
KR100276563B1 (ko) 출력버퍼회로
US6201743B1 (en) Semiconductor device having delay circuit for receiving read instruction signal
JP3032966B2 (ja) 基準クロック発生回路
US6594190B2 (en) Semiconductor device with output latch circuit outputting complementary data at high speed
US5646905A (en) Self-clocking sense amplifier optimized for input signals close to VDD
US6154397A (en) Semiconductor memory device having stabilization circuit for stable signal transmission
JPH07230692A (ja) マルチポートメモリ
EP0136486A2 (en) Latching output buffer
KR940008137B1 (ko) 프리세트회로를 구비하는 데이타 출력버퍼
KR100751660B1 (ko) 페이지 버퍼 회로의 안정적인 동작을 보장하는 플래시메모리 장치의 프리차지 제어 신호 발생기
KR100268892B1 (ko) 다중 포트 에스알에이엠(sram)용 센스앰프

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20051130

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee