KR910010506A - 반도체 장치 - Google Patents
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Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예에 관한 반도체장치의 블럭도.
제2도, 제3도는 제1도 구성의 동작을 설명하는 타이미차트.
Claims (2)
- 선택된 메모리셀로부터 데이터가 입력되는 데이터선과, 이퀄라이즈신호의 인가에 의해, 상기 데이터선을 이퀄라이즈하는 이퀄라이즈수단(Tr0), 상기 데이터선의 데이터에 따른 신호를 외부로 출력하는 출력수단(Tr1, Tr2), 이 출력수단(Tr1, Tr2)과 상기 이퀄라이즈수단(Tr0)사이에 설치되면서, 상기 데이터를 보존하는 래치수단(L1, L2), 상기 래치수단(L1, L2)과 상기 이퀄라이즈수단(Tr0) 사이에 설치되면서, 상기 데이터선의 전위를 그대로 출력하는 로우임피던스상태와, 상기 데이터선의 전위변화가 출력측에 전달되지 않도록 하는 하이임피던스상태를 얻는 출력버퍼수단(B1, B2), 상기 이퀄라이즈수단(Tr0)에 상기 이퀄라이즈신호가 인가되는 경우 그 인가에 선행해서 상기 출력버퍼수단(B1, B2)을 하이임피던스상태로 하고, 상기 이퀄라이즈신호가 OFF되는 경우에는 그 OFF이후에 상기 출력버퍼수단(B1, B2)을 로우임피던스상태로 돌아가도록 제어 신호를 발생시키는 제어수단(BC)을 구비하여 구성된 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 데이터선은 상기 메모리셀로부터 출력되는 상보적인 한쌍의 데이터가 공급되는 한쌍의 상보적인 데이터선을 구비하여 구성된 것을 특징으로 하는 반도체장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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JP2573392B2 (ja) * | 1990-03-30 | 1997-01-22 | 株式会社東芝 | 半導体記憶装置 |
US5281865A (en) * | 1990-11-28 | 1994-01-25 | Hitachi, Ltd. | Flip-flop circuit |
JPH04214290A (ja) * | 1990-12-12 | 1992-08-05 | Mitsubishi Electric Corp | 半導体記憶装置 |
US5255222A (en) * | 1991-01-23 | 1993-10-19 | Ramtron International Corporation | Output control circuit having continuously variable drive current |
JP2977296B2 (ja) * | 1991-02-19 | 1999-11-15 | 沖電気工業株式会社 | 半導体メモリ装置 |
JPH05101201A (ja) * | 1991-10-09 | 1993-04-23 | Rohm Co Ltd | オプシヨン設定回路 |
KR940010838B1 (ko) * | 1991-10-28 | 1994-11-17 | 삼성전자 주식회사 | 데이타 출력 콘트롤 회로 |
US5327317A (en) * | 1991-12-13 | 1994-07-05 | Micron Technology, Inc. | Self-terminating data line driver |
US5694361A (en) * | 1992-03-18 | 1997-12-02 | Uchida; Toshiya | Output circuit |
KR0147398B1 (ko) * | 1992-10-09 | 1998-12-01 | 로오라 케이 니퀴스트 | 랜덤 액세스 메모리 |
JP3317746B2 (ja) * | 1993-06-18 | 2002-08-26 | 富士通株式会社 | 半導体記憶装置 |
JPH0883491A (ja) * | 1994-09-13 | 1996-03-26 | Mitsubishi Denki Eng Kk | データ読出回路 |
JP3067094B2 (ja) * | 1995-02-22 | 2000-07-17 | 三洋電機株式会社 | 光再生装置 |
JPH0922593A (ja) * | 1995-07-05 | 1997-01-21 | Toshiba Microelectron Corp | 半導体メモリ |
US5914899A (en) * | 1995-07-05 | 1999-06-22 | Kabushiki Kaisha Toshiba | Semiconductor memory having a page mode in which previous data in an output circuit is reset before new data is supplied |
JP3192077B2 (ja) * | 1996-01-30 | 2001-07-23 | 日本電気株式会社 | 半導体記憶装置 |
US5784329A (en) * | 1997-01-13 | 1998-07-21 | Mitsubishi Semiconductor America, Inc. | Latched DRAM write bus for quickly clearing DRAM array with minimum power usage |
US5864244A (en) * | 1997-05-09 | 1999-01-26 | Kaplinsky; Cecil H. | Tristate buffer circuit with transparent latching capability |
JP3808623B2 (ja) * | 1998-04-27 | 2006-08-16 | 株式会社東芝 | データ入出力回路、半導体記憶装置および情報処理装置 |
JP3573701B2 (ja) * | 2000-09-14 | 2004-10-06 | Necエレクトロニクス株式会社 | 出力バッファ回路 |
DE102004053486B4 (de) * | 2004-11-05 | 2011-06-22 | Qimonda AG, 81739 | Integrierter Halbleiterspeicher und Verfahren zum Betreiben eines integrierten Halbleiterspeichers |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2945331C2 (de) * | 1979-11-09 | 1984-05-30 | Nixdorf Computer Ag, 4790 Paderborn | Vorrichtung in einer Signal-oder Datenverarbeitungsanlage zur Einstellung einer Signalverarbeitungsschaltung |
JPS58169383A (ja) * | 1982-03-30 | 1983-10-05 | Fujitsu Ltd | 半導体記憶装置 |
JPS596560Y2 (ja) * | 1982-11-30 | 1984-02-29 | モトロ−ラ・インコ−ポレ−テツド | 集積回路用fetメモリのセンス増幅回路 |
JPS59110091A (ja) * | 1982-12-14 | 1984-06-25 | Nec Corp | 出力回路 |
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JPS60119691A (ja) * | 1983-11-30 | 1985-06-27 | Nec Corp | メモリ回路 |
US4766572A (en) * | 1984-12-27 | 1988-08-23 | Nec Corporation | Semiconductor memory having a bypassable data output latch |
US4817054A (en) * | 1985-12-04 | 1989-03-28 | Advanced Micro Devices, Inc. | High speed RAM based data serializers |
JPS62167698A (ja) * | 1986-01-20 | 1987-07-24 | Fujitsu Ltd | 半導体記億装置 |
JPH0612632B2 (ja) * | 1987-02-27 | 1994-02-16 | 日本電気株式会社 | メモリ回路 |
JP2569538B2 (ja) * | 1987-03-17 | 1997-01-08 | ソニー株式会社 | メモリ装置 |
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