KR850007155A - 반도체 메모리 장치 - Google Patents

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KR850007155A
KR850007155A KR1019850001299A KR850001299A KR850007155A KR 850007155 A KR850007155 A KR 850007155A KR 1019850001299 A KR1019850001299 A KR 1019850001299A KR 850001299 A KR850001299 A KR 850001299A KR 850007155 A KR850007155 A KR 850007155A
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reset
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memory device
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쇼오이찌로오 가와시마
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야마모도 다꾸마
후지쓰 가부시끼가이샤
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Abstract

내용 없음

Description

반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제10도 내지 제12도는 본 발명의 실시예를 설명하는 도. 제10도는 본 발명의 실시예에 따른 반도체 메모리장치내에서 리세트 펄스 발생기를 일반적으로 도시한 블룩회로도. 제11도는 제10도에 도시된 리세트 펄스발생기에서 리세트 발생회로의 블록도. 제12도는제 11도에 도신된 회로의 상세한 회로도.
*도면의 주요부분에 대한 부호의 설명
3 : 플립플롭, 4 : 지연회로,: 칩선택 제어신호,ØR : 비트선 리세트신호.

Claims (5)

  1. 제어신호에 응하여 선택상태와 비선택상태를 갖는 반도체 메모리장치에 있어서, 상기 장치는 상보적(complementary)신호를 전송하는 1쌍의 신호선, 및 상기 제어신호가 상기 장치의 상기 비선택상태를 나타낼때 상기 신호선을 등가전위로 리세트하는 제 1리세트 신호를 발생하는 리세트신호 발생기를 포함하고 있으며, 상기 제 1리세트 신호는 상기 제어신호에 의하여 나타내진 비선택상태의 시간이 소정기간보다 짧을대라도 상기 소정기간보다 더 긴 리세트기간을 갖는 것을 특징으로하는 반도체 메모리장치.
  2. 제1항에 있어서, 더우기 상기 장치는 상보적 어드레스 신호를 제공하는 어드레스 버퍼회로를 포함하고 있으며, 상기 상부적 어드레스신호는 상기 비선택상태 동안 등가전위로 리세트되며, 더우기 상기 리세트신호 발생기는 상기 상보적 어드레스신호의 변환에 응하여 제 2리세트신호를 발생하는 펄스 발생회로를 포함하고 있으며, 상기 상보적 신호는 상기 제 1리세트신호와 상기 제 2리세트신호중 어느 하나로부터 획득된 보다 긴 리세트기간을 갖는 리세트신호에 의하여 리세트되는 것을 특징으로 하는 반도체 메모리장치.
  3. 제2항에 있어서, 상기 제2리세트신호의 펄스폭이 상기 비선택상태의 시간이 증가함에 따라서 더 짧아지는 것을 특징으로 하는 반도체 메모리장치.
  4. 제1항에 있어서, 상기 상보적 신호가 비트선쌍인 것을 특징으로 하는 반도체 메모리장치.
  5. 제1항에 있어서, 상기 리세트신호 발생회로는 상기 제어신호를 세트단자에서 수신하는 플립플롭, 및 상기 상보적 신호전위를 리세트하는데 필요한 시간만큼 상기 플립플롭의 출력을 지연시키는 지연회로로 구성되어 있으며, 상기 지연회로의 출력에 의하여 상기 플립플롭을 리세트하도록 구성되어 있고 상기 플립플롭의 출력이 제 1리세트 신호로서 사용되는 것을 특징으로 하는 반도체 메모리장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR8501299A 1984-02-29 1985-02-28 Semiconductor memory device KR910000963B1 (en)

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EP0155787A3 (en) 1987-11-25
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EP0155787A2 (en) 1985-09-25
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