KR970051456A - Dq 채널 수를 감소시킬 수 있는 반도체 메모리장치 - Google Patents

Dq 채널 수를 감소시킬 수 있는 반도체 메모리장치 Download PDF

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Abstract

DQ 채널 수를 감소시킬 수 있는 반도체 메모리장치가 포함되어 있다. 본 발명은 모드레지스터 또는 퓨즈를 이용함으로써 로우레벨(VSS)로 본딩되어 있는 출력신호를 바꿀 수 있으므로 종래 방법에 비해 DQ 채널 수를 시킬 수 있다.
이에 따라 테스트장치에서는 DQ 채널 수의 제한이 있기 때문에, 상기 반도체 메모리장치를 테스트할 때 DQ 채널 수를 인위적으로 줄여줌으로써, 동시에 많은 메모리장치를 테스트할 수 있으며, 이로 인해 테스트 효율성이 향상된다.
또한 본 발명에 따른 DQ 채널 수를 감소시킬 수 있는 반도체 메모리장치는, 하나의 본딩패드에만 로우레벨(VSS)로 본딩하고 나머지 본딩패드에서는 플로팅으로 유지시킨 상태에서도, 구조모드를 자유롭게 전환할 수 있다.

Description

DQ 채널 수를 감소시킬 수 있는 반도체 메모리장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 x16모드 선택신호 생성기의 회로도.
제4도는 본 발명에 따른 x4모드 선택신호 생성기의 회로도.
제5도는 본 발명에 따른 모드레지스터의 회로도.

Claims (4)

  1. 다수의 모드선택신호 생성수단과, 상기 다수의 모드선택신호 생성수단중 활성화되는 하나의 모드선택신호 생성수단의 출력신호에 의해 하나의 모드가 선택되는 다수의 구조모드를 구비하는 반도체 메모리장치에 있어서, 상기 다수의 모드선택신호 생성수단에 출력단이 접속되어, 입력신호에 따라서 출력되는 출력신호에 의해 상기 다수의 모드선택신호 생성수단중 하나의 모드선택신호 생성수단만을 활성화시키는 모드레지스터를 구비하는 것을 특징으로 하는 DQ 채널 수를 감소시킬 수 있는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 모드레지스터의 제어신호가 토글링할 때, 상기 모드레지스터 입력신호가 하이레벨이면 상기 모드레지스터 출력신호가 하이레벨이 되어 상기 다수의 모드선택신호 생성수단중 하나의 모드선택신호 생성수단이 활성화되고, 상기 모드레지스터의 제어신호가 다시 토글링할 때, 상기 모드레지스터의 입력신호가 로우레벨이면 상기 모드레지스터의 출력신호가 로우레벨이 되어 원래의 모드선택신호 생성수단이 다시 활성화되는 것을 특징으로 하는 DQ 채널 수를 감소시킬 수 있는 반도체 메모리 장치.
  3. 다수의 모드선택신호 생성수단과, 상기 다수의 모드선택신호 생성수단중 활성화되는 하나의 모드선택신호 생성수단의 출력신호에 의해 하나의 모드가 선택되는 다수의 구조모드를 구비하는 반도체 메모리장치에 있어서, 상기 다수의 모드선택신호 생성수단에 출력단이 접속되어, 상기 출력단에 출력되는 출력신호에 의해 상기 다수의 모드선택신호 생성수단중 하나의 모드선택신호 생성수단만을 활성화시키는 모드레지스터; 상기 모드레지스터에 출력단이 되어, 상기 출력단에 출력되는 퓨즈 제어신호에 의해 상기 모드레지스터의 출력신호가 결정되는 퓨즈 제어신호 생성수단을 구비하는 것을 특징으로 하는 DQ 채널 수를 감소시킬 수 있는 반도체 메모리장치.
  4. 제3항에 있어서, 상기 퓨즈 제어신호 생성수단은 제1퓨즈 및 제2퓨즈를 구비하고, 상기 제1퓨즈가 절단되면 상기 퓨즈 제어신호가 로우레벨이 됨으로써 상기 모드레지스터 출력신호가 하이레벨이 되어 상기 다수의 모드선택신호 생성수단중 하나의 모드선택신호 생성수단이 활성화되고, 다음에 상기 제2퓨즈시 또 절단되면 상기 퓨즈 제어신호가 하이레벨이 됨으로써 상기 모드레지스터의 출력신호가 로우레벨이 되어 원래의 모드선택신호 생성수단이 다시 활성화되는 것을 특징으로 하는 DQ 채널 수를 감소시킬 수 있는 반도체 메모리장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950069726A 1995-12-30 1995-12-30 Dq 채널 수를 감소시킬 수 있는 반도체 메모리장치 KR0170272B1 (ko)

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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100279293B1 (ko) 1998-09-18 2001-03-02 윤종용 마이크로 볼 그리드 어레이 패키지에 의해서 포장되는 반도체장치
US6701470B1 (en) * 2000-08-29 2004-03-02 Micron Technology, Inc. Method for testing a memory device having different number of data pads than the tester
US6836434B2 (en) * 2002-11-21 2004-12-28 Micron Technology, Inc. Mode selection in a flash memory device
KR100464936B1 (ko) 2003-04-30 2005-01-06 주식회사 하이닉스반도체 리페어회로의 동작 마진을 향상시킬 수 있는 반도체메모리 장치
TWI223370B (en) * 2003-08-28 2004-11-01 Powerchip Semiconductor Corp Method of piping defect detection
KR100549871B1 (ko) 2004-10-22 2006-02-06 삼성전자주식회사 데이터 핀의 상태에 의해서 동작 모드가 결정되는 반도체메모리 장치 및 이를 이용한 동작 모드 결정 방법
US20060203559A1 (en) * 2005-02-28 2006-09-14 Peter Poechmueller Memory device with customizable configuration
KR100827664B1 (ko) 2006-12-26 2008-05-07 삼성전자주식회사 전기적인 퓨즈, 이를 갖는 반도체 소자, 및 전기적인퓨즈의 프로그래밍과 리딩 방법
US8821518B2 (en) * 2007-11-05 2014-09-02 Ceterix Orthopaedics, Inc. Suture passing instrument and method
US9275699B2 (en) 2012-08-17 2016-03-01 Rambus Inc. Memory with alternative command interfaces
CN111223459B (zh) 2018-11-27 2022-03-08 元太科技工业股份有限公司 移位寄存器以及栅极驱动电路
WO2020117700A1 (en) 2018-12-03 2020-06-11 Rambus Inc. Dram interface mode with improved channel integrity and efficiency at high signaling rates

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5070445A (en) * 1986-07-02 1991-12-03 Woodward Thomas R Programmably controlled partially distributed masking mechanism in a programmable unit having variable data path widths

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