KR880009373A - 반도체 기억장치 - Google Patents

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KR880009373A
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준이치 츠지모토
마사다카 마츠이
히로시 이와이
다카유키 오다니
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아오이 죠이치
가부시키가이샤 도시바
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Abstract

내용 없음.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 1실시예에 따른 반도체기억장치의 어드레스 절환회로를 설명하는 회로구성도,
제3도는 제2도에 도시한 반도체기억장치에 있는 퓨우즈회로의 회로 구성도이다.

Claims (6)

  1. 표준워드선과 보조워드선을 구비한 반도체 기억장치에 있어서, 어드레스신호를 이루는 다수의 비트신호를 받아서 최초의 논리레벨인 비트신호와 상보형 논리레벨인 비트신호를 발생하는 어드레스버퍼(BU)와, 상기 최초의 논리레벨인 미리 설정된 두비트신호와 미리 설정된 두비트신호에 대응하는 상보형 두비트신호를 받아서 디코딩하여 상기 미리 설정된 두비트신호 및 대응하는 두비트신호와 다른 조합신호를 출력하는 부분디코더(PD1) 및, 상기 다른 조합신호를 받아서 불량셀에 접속된 표준워드 선에 대응하는 보조워드선을 선택하도록 상기 다른 신호중 하나늘 선택하는 보조워드선절환회로(SC1)로 이루어진 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 부분디코더(PD1)는 표준워드선의 선택 및 보조워드선의 선택에 공용으로 사용되는 것임을 특징으로 하는 반도체 기억장치.
  3. 제1항에 있어서, 보조워드선절환회로(SC1)는 퓨우즈의 끊어짐 여부에 따라 출력신호의 논리레벨이 변하고, 출력신호에 의해 전송게이트회로(T11~T18)를 제어하는 퓨우즈회로(FC11,FC12)로 구성된 것임을 특징으로 하는 반도체 기억장치.
  4. 표준워드선과 보조워드선을 구비한 반도체 기억장치에 있어서, 어드레스신호를 이루는 다수의 비트신호를 받아서 최초의 논리레벨인 비트신호와 상보형 논리레벨인 비트신호를 발생하는 어드레스버퍼(BU)와, 상기 최초의 논리레벨인 미리 설정된 두비트신호와 미리설정된 두비트신호에 대응하는 상보형 두비트신호를 받아 디코딩하여 상기 미리 설정된 두비트 신호 및 대응하는 두비트신호와 다른 조합신호를 출력하는 다수의 제1부분 디코더(PD1~PD4), 상기 제1부분 디코더중 하나에 대응하는 디코더로부터 출력된 다른 신호를 받아 불량셀에 접속된 표준워드선에 대응하는 보조워드선을 선택하도록 상기 다른 신호중 하나를 선택하는 다수의 보조워드선절환회로(SC1~SC4) 및, 상기 보조워드선절환회로에 의해 선택된 신호를 받아 상기 보조워드선을 선택하도록 논리곱신호를 발생하기 위해 선택된 신호의 논리곱을 취하는 제2부분 디코더(SPD)로 이루어진 것을 특징으로 하는 반도체 기억장치.
  5. 제4항에 있어서, 제1부분 디코더(PD1~PD4)각각은 표준 워드선의 선택 및 보조워드선의 선택에 공용으로 사용되는 것임을 특징으로 하는 반도체 기억장치.
  6. 제4항에 있어서, 보조워드절환회로(SC1~SC4)는 푸우즈의 끊어짐 여부에 따라 출력신호의 논리레벨이 변하고, 출력신호에 의해 전송게이트회로를 제어하는 퓨우즈회로로 구성된 것임을 특징으로 하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019870015370A 1987-01-06 1987-12-30 정규워드선과 보조워드선을 갖춘 반도체기억장치 KR910004189B1 (ko)

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JP62000832A JPS63168900A (ja) 1987-01-06 1987-01-06 半導体記憶装置
JP62-832 1987-01-06
JP832 1987-01-06

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KR880009373A true KR880009373A (ko) 1988-09-14
KR910004189B1 KR910004189B1 (ko) 1991-06-24

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