JP3339641B2

JP3339641B2 - 半導体記憶装置

Info

Publication number: JP3339641B2
Application number: JP14680091A
Authority: JP
Inventors: 政由野村; 顕哉足立
Original assignee: 日本テキサス・インスツルメンツ株式会社
Priority date: 1991-05-21
Filing date: 1991-05-21
Publication date: 2002-10-28
Anticipated expiration: 2017-10-28
Also published as: JPH04344398A; US5359559A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関する
ものであり、特に、冗長メモリセルを有するマルチポー
トメモリ装置の冗長メモリセルの選択回路に関する。

【０００２】

【従来の技術】半導体記憶装置の歩留りを向上させるた
め、半導体記憶装置内には予備のメモリセル（冗長メモ
リセルまたは予備メモリセル）が形成されて、もし、本
来のメモリセルが不良のとき冗長メモリセルをその不良
メモリセルの救済メモリセルとして使用することは既に
広く行われている。そのため、半導体記憶装置には冗長
メモリセルのほかにその冗長メモリセルを選択使用する
ための回路が配設されている。かかる冗長回路はロー
（ＲＯＷ）、カラム（ＣＯＬＵＭＮ）それぞれに設けら
れており、冗長デコーダにより不良ビットアドレスがデ
コードされたとき、本来のメモリセルと冗長メモリセル
とのアドレス的な置き換えが行われる。

【０００３】図６はかかる冗長回路の構成を示す。図６
（Ａ）はライト（書き込み）ポートの構成、図６（Ｂ）
はリード（読み出し）ポートの構成を示す。ライトポー
ト１Ａについて述べると、フューズデコーダ１１Ａには
ポリシリコンで形成された複数のフューズ（図示せず）
が設けられているが、これらのフューズは救済すべきビ
ットアドレス（カラム）に対応して予めレーザーなどで
溶断されている。ライト動作にともなってライトカラム
カウンタ１０からライトカラムアドレス信号ＷＹがフュ
ーズデコーダ１１Ａに入力され、そのライトカラムアド
レス信号の値がレーザー溶断によって規定されるアドレ
スに対応するとき、タイミング論理回路１１Ｂが動作し
てゲート回路として機能するＭＯＳトランジスタ１１Ｃ
を付勢（ターンオン）し、その先に接続されている冗長
メモリセル２０を動作させる。リードポート２Ａにおけ
るフューズデコーダ２１Ａ内のフューズ（図示せず）も
上記ライトポート１Ａ内のフューズデコーダ１１Ａ内の
フューズと同じアドレスにレーザーによって溶断されて
いる。したがってリードポート２Ａにおいても、リード
カラムカウンタ３０からリードカラムアドレス信号ＲＹ
が発生されたとき、フューズデコーダ２１Ａ、タイミン
グ論理回路２１ＢおよびＭＯＳトランジスタ２１Ｃが上
記同様に動作し、上記冗長メモリセル２０に記憶された
情報を読み出すことができる。

【０００４】

【発明が解決しようとする課題】図６に図解したライト
ポート１Ａ内のフューズデコーダ１１Ａ、リードポート
２Ａ内のフューズデコーダ２１Ａにそれぞれ複数のフュ
ーズを配設し、それらのフューズを同じアドレスになる
ようにレーザー溶断しているから、二重に、あるいは、
ポートの数だけフューズを形成させる必要があり、フュ
ーズ形成スペースが大きいという問題がある。特に、半
導体記憶装置全体のメモリ容量と救済すべきメモリセル
の容量とが大きくなると、フューズの量が多くなり、フ
ューズ形成領域が大きくなってメモリの集積度を低下さ
せるという問題に遭遇する。また、フィールドメモリな
どのように入出力ポートの数が多くなると、それぞれの
ポートに上記フューズデコーダを設けるから、フューズ
の数が非常に多くなり、上述した問題は一層大きくな
る。一方、同じ救済メモリセルのアドレスについて、そ
れぞれのポートに対してレーザー溶断処理を行う必要が
あり、それぞれのフューズデコーダにおけるアドレスの
設定動作に時間がかかるという問題がある。したがっ
て、本発明は、冗長回路を有するマルチポート半導体記
憶装置における集積度を向上させ、また、アドレス設定
の誤設定防止および作業性を向上させること目的とす
る。

【０００５】

【課題を解決するための手段】上記問題を解決するため
に、本発明の半導体記憶装置は、メモリセルと、不良メ
モリセルを救済するための冗長メモリセルと、不良メモ
リセルのアドレスを保持し、入力される書き込み指定ア
ドレスと保持しているアドレスとが同じであると書き込
みアドレス一致信号を出力するアドレス保持回路と、上
記書き込みアドレス一致信号に応答して不良メモリセル
のアドレスと同じ上記書き込み指定アドレスを記憶する
アドレス記憶回路と、読み出し指定アドレスと上記アド
レス記憶回路に記憶されている上記書き込み指定アドレ
スとを比較してそれら２つのアドレスが一致すると読み
出しアドレス一致信号を出力する読み出しアドレス比較
回路と、上記読み出しアドレス一致信号に応答して付勢
されて上記冗長メモリセルから読み出しデータを供給す
る読み出しゲート回路とを有する。

【０００６】

【作用】アドレス保持回路は不良メモリセルのアドレス
を保持する。このアドレス保持方法としては、従来と同
様に、フューズを溶断させてもよく、あるいは、ラッチ
回路に予め上記アドレスを記憶しておき回路的に上記ア
ドレスを保持させてもよい。アドレス記憶回路はアドレ
ス保持回路が保持しているアドレスを記憶しておく。こ
の記憶タイミングとしては、半導体記憶装置に対する最
初のデータの書き込みのタイミング、電源投入時の初期
動作タイミングなどである。アドレス比較回路はアドレ
ス記憶回路からの記憶アドレスとメモリアクセス用アド
レスとを入力し、これらを比較して一致しているとき一
致信号を出力する。ゲート回路はアドレス比較回路から
のアドレス一致信号に応答して付勢される。ゲート回路
には冗長メモリセルが接続されており、上記付勢に応答
して冗長メモリセルを付勢する。上記アクセス動作には
書き込み用アクセスと読み出し用アクセスとがあり、ま
た、上記付勢動作には書き込み動作と読み出し動作とが
ある。以上の構成から明らかなように、各ポートの全て
に従来のフューズデコーダを設ける必要はない。したが
って、フューズを設けることによる集積度の低下を防止
することができる。さらにアドレス保持回路は不良メモ
リセルに対して共通に１つ設けられているだけであるか
ら、そのアドレス設定動作は簡単になり、複数設定処理
することに起因して起こりうる誤設定の問題が少ない。
アドレス保持回路として、従来と同様、フューズを用い
ることができるが、フューズをポートごとに設ける必要
がないから、フューズを用いたとしても集積度は向上す
る。

【０００７】

【実施例】本発明の半導体記憶装置の第１実施例として
半導体記憶装置内の冗長回路の回路構成を図１を参照し
て述べる。図１は本発明にかかる冗長回路に関連する部
分の回路構成を示す。この実施例の冗長回路は、１つの
ライトポート１と複数のリードポート２〜３を有する半
導体記憶装置における冗長回路を示す。本来のメモリセ
ル、その他メモリアクセスに必要な回路構成は省略して
いる。この冗長回路は、書き込み動作においてライトカ
ラムアドレス信号ＷＹを発生するライトカラムカウンタ
１０、フューズデコーダ１１、タイミング論理回路１
２、ＭＯＳトランジスタで構成されたゲート回路１３、
および、冗長メモリセル２０を有している。フューズデ
コーダ１１、タイミング論理回路１２およびゲート回路
１３がライトポート内に設けられている。タイミング論
理回路１２によって駆動されるゲート回路は、半導体記
憶装置のビット構成に応じて複数個数、この実施例では
４個、並列に設けられる。リードポート２には、アドレ
ス記憶回路として機能するラッチ回路２１、アドレス比
較回路２２、タイミング論理回路２３およびＭＯＳトラ
ンジスタで構成されたゲート回路２４が設けられてい
る。ゲート回路２４は上記冗長メモリセル２０に接続さ
れている。また、アドレス比較回路２２には読み出し動
作においてリードカラムアドレス信号ＲＹを発生するリ
ードカラムカウンタ３０が接続されている。内部回路を
省略しているリードポート３の回路構成もリードポート
２の回路構成とほぼ同様であり、ラッチ回路２１は共用
する。

【０００８】フューズデコーダ１１には救済すべきメモ
リセルのアドレスを設定可能な数の複数のフューズが設
けられている。これらのフューズは半導体装置に形成さ
れたポリシリコン製のフューズである。これらのフュー
ズは不良メモリセルのアドレスが設定されるように、た
とえば、レーザーを用いて対応するフューズを予め溶断
させておく。

【０００９】以下，図１の冗長回路の書き込み動作につ
いて述べる。書き込み動作において、ライトカラムカウ
ンタ１０からライトカラムアドレス信号ＷＹが発生され
る。このライトカラムアドレス信号ＷＹはフューズデコ
ーダ１１に印加され、フューズデコーダ１１内において
レーザー溶断されたフューズによって規定されるライト
カラムアドレスと一致したとき、アドレス一致信号が出
力され、そのアドレス一致信号に応じてタイミング論理
回路１２が対応するゲート回路１３をターンオンする。
ゲート回路１３には冗長メモリセル２０が接続されてお
り、上記ライトカラムアドレスに対応するメモリセルと
して不良メモリセルに代わってこの冗長メモリセル２０
にデータの書き込みが行われる。上記冗長メモリセル２
０への書き込み動作のとき、タイミング論理回路１２か
らリペアアドレスラッチ信号ＷＲＤＥが出力される。こ
のリペアアドレスラッチ信号ＷＲＤＥはリードポート２
内のラッチ回路２１のクロックＣＫ端子に印加され、ラ
イトカラムカウンタ１０からのライトカラムアドレス信
号ＷＹをラッチ回路２１にラッチさせる。

【００１０】次いで、読み出し動作について述べる。読
み出し動作においては、リードカラムカウンタ３０から
リードカラムアドレス信号ＲＹが発生される。このリー
ドカラムアドレス信号ＲＹはアドレス比較回路２２に印
加され、ラッチ回路２１に記憶されたアドレスと比較さ
れる。アドレス比較回路２２はこれらのアドレスが一致
したときアドレス一致信号をタイミング論理回路２３に
出力する。タイミング論理回路２３は上記タイミング論
理回路１２と同様、冗長メモリセル２０に接続された対
応するゲート回路２４をターンオンする。これにより、
冗長メモリセル２０からの読み出しが行われる。

【００１１】冗長メモリセル２０にはまず、書き込み動
作が行われた後、そのメモリセルの内容の読み出し動作
が行われるから、半導体記憶装置の起動後の最初の書き
込み動作において、不良メモリセルのアドレスをリード
ポート２内のラッチ回路２１に自動的に記憶させ、フュ
ーズデコーダ１１に設定されたアドレスを用いた上記冗
長メモリセル２０に対する読み出しが行われる。この実
施例において、フューズはライトポート１内のフューズ
デコーダ１１のみ設ければよく、リードポート２、３に
設ける必要がない。ライトポートの数が増えた場合、あ
るライトポート、たとえば、第１のライトポート内のみ
にフューズデコーダ１１を設け、他のライトポートは、
リードポート２内のアドレス比較回路２２、タイミング
論理回路２３およびゲート回路２４に対応する回路を設
け、不良メモリセルのアドレスはラッチ回路２１の出力
アドレスを入力すればよい。ライトポート内のアドレス
比較回路２２に相当するアドレス比較回路にはそのライ
トポートにおけるライトカラムカウンタからのライトカ
ラムアドレス信号ＷＹが印加され、このライトカラムア
ドレス信号について上記アドレス比較が行われる。

【００１２】図２に図１に示した冗長回路のライトポー
ト１およびリードポート２の詳細回路構成を示す。図２
には図１に示したライトカラムカウンタ１０、ゲート回
路１３、冗長メモリセル２０およびリードカラムカウン
タ３０を示していない。ライトカラムカウンタ１０から
ライトカラムアドレス信号ＷＹ、この回路においては、
１６ビットのライトカラムアドレス信号ＷＹ０〜ＷＹ
７、＊ＷＹ０〜＊ＷＹ７（＊は信号反転を示す，以下同
様）を入力するフューズデコーダ１１は、１６個の第１
群のフューズＦＡ１〜ＦＡ１６を有している。これらの
フューズＦＡ１〜ＦＡ１６は半導体装置のポリシリコン
層によって形成されている。また、これらのフューズＦ
Ａ１〜ＦＡ１６の所定のものが不良メモリセルのアドレ
スに対応して予めレーザー溶断されている。フューズデ
コーダ１１はさらに、ＡＮＤゲート１１１〜１１４、こ
れらのＡＮＤゲート１１１〜１１４の出力に接続された
ＭＯＳトランジスタ１１５〜１１８を有している。ＡＮ
Ｄゲート１１１〜１１４およびトランジスタ１１５〜１
１８はそれぞれ、フューズＦＡ１〜ＦＡ１６、換言すれ
ば、不良メモリセルのアドレスに対応した数、１６個だ
け併設されている。トランジスタ１１５〜１１８の電源
電圧ラインのノードＮＡの電位を上昇させるためチャー
ジアップ回路１１９が設けられている。タイミング論理
回路１２は、遅延型フリップフロップ（ＤＦＦ）１２
１、ＡＮＤゲート１２２、第２のフューズ群ＦＢ１〜Ｆ
Ｂ４、４個の第１列のトランジスタ群１３１〜１３４、
４個の第２列のトランジスタ群１３５〜１３８および直
列インバータ回路１３９〜１４２からなるトランジスタ
ゲート１３Ａ〜１３Ｄを有する。これらトランジスタゲ
ート１３Ａ〜１３Ｄの先端にはそれぞれゲート回路が接
続されている。使用する冗長メモリセルに接続される第
２群のフューズの１つＦＢ１が予めレーザー溶断されて
いる。

【００１３】リードポート２内のラッチ回路２１は、ラ
イトカラムアドレス信号ＷＹ０〜ＷＹ７の値を記憶する
８個のＤＦＦ２１１〜ＤＦＦ２１２、遅延回路２１３、
タイミング論理回路１２からの出力信号ＷＲＤ０〜ＷＲ
Ｄ３を記憶する４個のＤＦＦ２１４〜ＤＦＦ２１７を有
する。ＤＦＦ２１１〜ＤＦＦ２１２は不良メモリセルの
アドレスを記憶する回路である。また、ＤＦＦ２１４〜
ＤＦＦ２１７はタイミング論理回路１２内の第２群フュ
ーズＦＢ１〜ＦＢ４の溶断状態を記憶する回路である。
アドレス比較回路２２は８個の排他的論理和（ＥＯＲ）
ゲート２２１〜２２２、および、ＮＯＲゲート２２３を
有する。タイミング論理回路２３は、ＤＦＦ２３１、Ａ
ＮＤゲート２３２、４個並列に設けられたＡＮＤゲート
２４３〜２４６からなる。これらのＡＮＤゲートの先端
にはゲート回路が接続されており、これらのＡＮＤゲー
トの一方の入力端子にはタイミング論理回路１２のフュ
ーズ溶断状態を示す信号ＷＲＤ０〜ＷＲＤ３を記憶した
ＤＦＦ２１４〜ＤＦＦ２１７のＱ出力が印加されている
ので、ゲート回路２４はゲート回路１３に接続される冗
長メモリセルと同じ冗長メモリセルに接続される。

【００１４】図３の書き込みタイミングチャートを参照
して図２の冗長回路の書き込み動作を述べる。この実施
例においては、ビットアドレスＮのメモリセルが不良で
冗長メモリセルに置き換えられるとしている。したがっ
て、フューズデコーダ１１の第１群のフューズＦＡ１〜
ＦＡ１６はアドレスＮに対応してレーザー溶断されてい
る。ライトクロックＷＣＫに応じて，ライトカラムカウ
ンタ１０からのライトカラムアドレス信号ＷＹ０〜ＷＹ
７で示されるライトカラムアドレスが更新される。フュ
ーズデコーダ１１内のＡＮＤゲート１１１〜１１４には
ライトクロックＷＣＫより所定時間遅延され、さらに信
号反転された反転遅延ライトクロック＊ＷＣＫＤが印加
されている。これらＡＮＤゲート１１１〜１１４出力が
アドレスＮを示すときノードＮＡの電位は破線データ示
したように「低」レベルにならず、「高」レベルのまま
となる。このことは、ライトカラムカウンタ１０からの
ライトカラムアドレスとフューズ溶断状態で示される設
定アドレスとが一致したことを示す。したがって、フュ
ーズデコーダ１１はアドレス一致回路としても機能して
いる。ノードＮＡの上記レベル信号がチャージアップ回
路１１９を介してＤＦＦ１２１に印加され、ライトクロ
ックＷＣＫに応じてラッチされる。このＤＦＦ１２１の
Ｑ出力がＡＮＤゲート１２２に印加され，次のライトク
ロックＷＣＫのタイミングでＡＮＤゲート１２２からリ
ペアアドレスラッチ信号ＷＲＤＥとして出力される。本
実施例においては、タイミング論理回路１２内の第２群
のフューズＦＢ１がレベル溶断されている。その結果と
して、ライトデータＷＲＤ０のみが「高」レベルとな
り、このライトデータＷＲＤ０によって冗長メモリセル
の対応するメモリセルにデータ書き込みが行われる。

【００１５】図４の読み出しタイミングチャートを参照
して図２の冗長回路の読み出し動作について述べる。読
み出し動作を行う前、半導体記憶装置の初期状態におい
て、「低」レベルの読み出しクリア信号ＲＥＤＣＲが図
示しないメモリ制御回路から出力され、ラッチ回路２１
内のライトカラムアドレス信号ＷＹ０〜ＷＹ７の値を記
憶するＤＦＦ２１１〜２１２をリセットしておく。半導
体記憶装置の初期動作において、読み出し動作の前にま
ず上述した書き込み動作が行われるから、上記書き込み
動作において、リペアアドレスラッチ信号ＷＲＤＥが発
生されたとき、その時のライトカラムアドレス信号ＷＹ
０〜ＷＹ７の値がＤＦＦ２１１〜２１２に記憶される。
また、リペアアドレスラッチ信号ＷＲＤＥは遅延回路２
１３を介して遅延され、この遅延リペアアドレスラッチ
信号Ｃに応じて上記タイミング論理回路１２からのライ
トデータＷＲＤ０がラッチ回路２１内のＤＦＦ２１４に
セットされる。以上の初期設定動作が行われた後、通常
の読み出し動作が行われる。読み出し動作においてリー
ドカラムカウンタ３０からリードカラムアドレス信号Ｒ
Ｙ１０〜ＲＹ１７が出力される。アドレス比較回路２２
内のＥＯＲゲート２２１〜２２２はラッチ回路２１内の
ＤＦＦ２１１〜２１２に記憶されたアドレスＮとしての
アドレスＢ０〜Ｂ７とリードカラムカウンタ３０からの
リードカラムアドレス信号ＲＹ１０〜ＲＹ１７の値とを
比較して、リードカラムアドレス信号ＲＹ１０〜ＲＹ１
７の値がアドレスＮで両者のアドレスが一致したとき、
アドレス比較回路２２はＮＯＲゲート２２３を介してア
ドレス一致信号を出力する。このアドレス一致信号はリ
ードクロックＲ１ＣＫによってＤＦＦ２３１にラッチさ
れ、次のリードクロックＲ１ＣＫにおいて、「高」レベ
ル信号のタイミング信号としてＡＮＤゲート２３２から
出力される。上述したようにＤＦＦ２１４のＱ出力のみ
が「高」レベルであるから、ＡＮＤゲート２４３の出力
が「高」レベルとなり、上記タイミング論理回路１２で
指定される冗長メモリセルと同じ冗長メモリセルからデ
ータの読み出しが行われる。リードポート３についても
上記同様の動作が行われるが、ＤＦＦ２１１〜２１２お
よびＤＦＦ２１４〜２１７に対応するものはリードポー
ト３にはなく、リードポート２のものが共用して用いら
れる。

【００１６】以上述べたように、ライトポート１内に共
通に第１群のフューズＦＡ１〜ＦＡ１６と第２群のフュ
ーズＦＢ１〜ＦＢ４を設け、上記のようにこれらのフュ
ーズを上記のようにレーザー溶断するだけで、リードポ
ート２、３における読み出し動作においても、書き込み
冗長メモリセルと同じ冗長メモリセルからの読み出し動
作が可能となる。

【００１７】図２における第１群のフューＦＦＡ１〜Ｆ
Ａ１６、および／または、第２群のフューズＦＢ１〜Ｆ
Ｂ４をフューズ以外の他のアドレス発生手段を用いるこ
とができる。たとえば、フューズに代えてフリップフロ
ップを設け、このフリップフロップに上記アドレスを半
導体記憶装置の初期動作のときにメモリ制御回路から設
定するようにしてもよい。そのようにすれば、レーザー
溶断を行う必要がなく、さらに、一旦ある不良メモリセ
ル用に設定したアドレスを他の不良メモリセルのアドレ
スに容易に変更することもできる。すなわち、冗長メモ
リセルの利用の自由度を増大させることができる。

【００１８】図５に本発明の冗長回路の第２実施例の回
路構成を示す。この回路構成は、フィールドメモリなど
のように多くの入出力ポートを有する場合、ライトポー
トおよびリードポートに共通に不良メモリセルのアドレ
スを発生するアドレス発生（保持）回路４０を設けたも
のである。ここではリードポート５、７、ライトポート
６、８を示している。このアドレス発生回路４０のアド
レスの設定は上述したようにフューズを用いてもよく、
あるいは、ラッチ回路を用いてもよい。半導体記憶装置
の初期動作においてメモリ制御回路（図示せず）からア
ドレス発生回路４０にアクティブ信号ＡＣＴが出力さ
れ、このアクティブ信号ＡＣＴに応じてアドレス発生回
路４０が記憶しているアドレスを出力する。アクティブ
信号ＡＣＴを遅延した記憶制御信号ＭＥＭＣＮＴに応じ
てアドレス発生回路４０から出力されるアドレスがラッ
チ回路５１に記憶される。リードポート５、７およびラ
イトポート６、８内の回路構成は実質的に図２に示した
リードポート３内の回路構成と同様であり、それぞれの
各カラムカウンタからカラムアドレスが印加される。

【００１９】本発明の実施に際しては上述したものの
他、種々の変形形態をとることができる。たとえば、図
２に示したそれぞれの部分、たとえば、フューズデコー
ダ１１、ゲート回路１３などの回路構成は上記同様の機
能を発揮する他の種々の回路構成をとることができる。

【００２０】以上の記述においては、１つの不良メモリ
セルを救済する場合について述べたが、複数の不良メモ
リセルを同時に救済する場合には上記同様の冗長回路を
複数個設ければよいことは自明である。

【００２１】

【発明の効果】以上に述べたように、本発明によれば、
入出力ポートの数に依存せず、半導体記憶装置の不良メ
モリセルに対して１つのアドレス保持回路を設ければよ
いので、冗長回路の回路構成が簡単になり、半導体記憶
装置の集積度が向上する。またアドレス保持回路は１つ
設ければよいから、不良メモリセルのアドレス設定が簡
単になり、作業性が向上する。複数のアドレス設定を行
うことによるアドレスの誤設定の問題も発生しない。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の第１実施例の冗長回
路の回路構成図である。

【図２】図１に示した冗長回路の詳細回路構成である。

【図３】図２の冗長回路の書き込み動作を示すタイミン
グチャートである。

【図４】図２の冗長回路の読み出し動作を示すタイミン
グチャートである。

【図５】本発明の半導体記憶装置の第２実施例の冗長回
路の回路構成図である。

【図６】従来の冗長回路を示す図であって、（Ａ）はラ
イトポート内の回路構成、（Ｂ）はリードポート内の回
路構成を示す。

【符号の説明】

１、６・・ライトポート、２、５・・リードポート、１
０・・ライトカラムカウンタ、１１・・フューズデコー
ダ、１２・・タイミング論理回路、１３・・ゲート回
路、２０・・冗長メモリセル、２１・・ラッチ回路、２
２・・アドレス比較回路、２３・・タイミング論理回
路、２４・・ゲート回路、３０・・リードカラムカウン
タ。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 603 G11C 11/41 G11C 11/413

Claims

(57)【特許請求の範囲】

【請求項１】メモリセルと、不良メモリセルを救済する
ための冗長メモリセルと、不良メモリセルのアドレスを保持し、入力される書き込
み指定アドレスと保持しているアドレスとが同じである
と書き込みアドレス一致信号を出力するアドレス保持回
路と、上記書き込みアドレス一致信号に応答して不良メモリセ
ルのアドレスと同じ上記書き込み指定アドレスを記憶す
るアドレス記憶回路と、読み出し指定アドレスと上記アドレス記憶回路に記憶さ
れている上記書き込み指定アドレスとを比較してそれら
２つのアドレスが一致すると読み出しアドレス一致信号
を出力する読み出しアドレス比較回路と、上記読み出しアドレス一致信号に応答して付勢されて上
記冗長メモリセルから読み出しデータを供給する読み出
しゲート回路と、を有する半導体記憶装置。
【請求項２】上記書き込みアドレス一致信号に応答して
付勢されて上記冗長メモリセルに書き込みデータを供給
する書き込みゲート回路を有する、請求項１に記載の半導体記憶装置。
【請求項３】上記アドレス保持回路は複数のフューズを
含み、当該フューズの切断状態に応じて不良メモリセル
のアドレスを保持する、請求項１、又は２に記載の半導体記憶装置。