JP3265076B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
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- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特に不良救済のため冗長メモリを有する半導体記憶
装置に関する。
り、特に不良救済のため冗長メモリを有する半導体記憶
装置に関する。
【０００２】
【従来の技術】従来より、ＤＲＡＭ，ＳＲＡＭ，ＥＥＰ
ＲＯＭ等においては、不良救済のため冗長メモリを搭載
するメモリが知られている。これは、例えば６４Ｍビッ
トのメモリであれば６７００万個以上のメモリセルが搭
載されていて、この内いくつかのメモリセルが不良とな
っていても６４Ｍビットのメモリとして構成できるよう
に、不良メモリセルを置き換えるために予備のメモリセ
ルを冗長メモリとして備えているものである。さらに、
不良アドレスを記憶させるためＲＯＭを備えている。通
常、このＲＯＭはポリシリコンからなるヒューズで構成
され、ヒューズを切断することで不良アドレスを記憶さ
せる。この記憶されている不良アドレスとアドレス信号
を比較し、アドレス信号と不良アドレスが一致する場合
は、冗長メモリをアクセスするように回路は構成され
る。
ＲＯＭ等においては、不良救済のため冗長メモリを搭載
するメモリが知られている。これは、例えば６４Ｍビッ
トのメモリであれば６７００万個以上のメモリセルが搭
載されていて、この内いくつかのメモリセルが不良とな
っていても６４Ｍビットのメモリとして構成できるよう
に、不良メモリセルを置き換えるために予備のメモリセ
ルを冗長メモリとして備えているものである。さらに、
不良アドレスを記憶させるためＲＯＭを備えている。通
常、このＲＯＭはポリシリコンからなるヒューズで構成
され、ヒューズを切断することで不良アドレスを記憶さ
せる。この記憶されている不良アドレスとアドレス信号
を比較し、アドレス信号と不良アドレスが一致する場合
は、冗長メモリをアクセスするように回路は構成され
る。
【０００３】しかしながら、この種の半導体記憶装置に
あっては次のような問題があった。即ち、従来の回路構
成では、アドレス信号が確定してからそのアドレスが不
良アドレスか否かを検出しているため、アドレス確定か
らメモリアクセスまで待たなければならない。このた
め、アクセス時間が長くなり、データの入出力が遅くな
るという問題があった。
あっては次のような問題があった。即ち、従来の回路構
成では、アドレス信号が確定してからそのアドレスが不
良アドレスか否かを検出しているため、アドレス確定か
らメモリアクセスまで待たなければならない。このた
め、アクセス時間が長くなり、データの入出力が遅くな
るという問題があった。
【０００４】
【発明が解決しようとする課題】このように従来の半導
体記憶装置では、不良メモリセルを救済するための回路
を搭載することによって、アクセス時間が長くなり、高
速のデータ入出力ができないという問題があった。
体記憶装置では、不良メモリセルを救済するための回路
を搭載することによって、アクセス時間が長くなり、高
速のデータ入出力ができないという問題があった。
【０００５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、アクセス時間を遅くす
ることなく不良メモリセルを救済することができ、高速
にデータ入出力を行い得る半導体記憶装置を提供するこ
とにある。
ので、その目的とするところは、アクセス時間を遅くす
ることなく不良メモリセルを救済することができ、高速
にデータ入出力を行い得る半導体記憶装置を提供するこ
とにある。
【０００６】
【課題を解決するための手段】本発明は上記課題を解決
するために、次のような構成を採用している。即ち本発
明は、アクセス時のアドレスの順序が予め決まっている
半導体記憶装置において、メモリセルがマトリクス状に
配置されたメモリセルアレイと、メモリセルアレイ内の
不良メモリセルと置き換え救済するための冗長メモリセ
ルと、不良メモリセルのアドレスに従ってアクセスする
サイクルのｎサイクル前のアドレスを記憶するアドレス
記憶回路と、このアドレス記憶回路の記憶内容とアドレ
ス信号を比較し一致しているか否かの救済情報を出力す
る比較回路と、救済情報を対応するサイクルに出力する
手段とを具備してなることを特徴とする。
するために、次のような構成を採用している。即ち本発
明は、アクセス時のアドレスの順序が予め決まっている
半導体記憶装置において、メモリセルがマトリクス状に
配置されたメモリセルアレイと、メモリセルアレイ内の
不良メモリセルと置き換え救済するための冗長メモリセ
ルと、不良メモリセルのアドレスに従ってアクセスする
サイクルのｎサイクル前のアドレスを記憶するアドレス
記憶回路と、このアドレス記憶回路の記憶内容とアドレ
ス信号を比較し一致しているか否かの救済情報を出力す
る比較回路と、救済情報を対応するサイクルに出力する
手段とを具備してなることを特徴とする。
【０００７】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) アドレス信号を内部で自動的に発生させるためのア
ドレス信号発生回路を備えたこと。 (2) アドレス信号発生回路の初期アドレスを設定するア
ドレス設定回路を備え、このアドレス設定回路は、アク
セス先頭アドレスのｎサイクル前のアドレスを初期アド
レスとして設定し、先頭アドレスを含むｎサイクル分の
救済情報をアクセス開始前に検出する手段と、アクセス
開始前に検出された救済情報を対応するサイクルで出力
する手段とからなること。 (3) 救済情報を対応するサイクルに出力する手段は、対
応するサイクルでアドレス信号の切り替わりと同時に或
いは先に出力するものであること。 (4) 冗長メモリセルは冗長列を構成し、アドレス記憶回
路は不良列アドレスを記憶するものであること。 (5) 前記冗長メモリセルは冗長行を構成し、アドレス記
憶回路は不良行アドレスを記憶するものであること。
は、次のものがあげられる。 (1) アドレス信号を内部で自動的に発生させるためのア
ドレス信号発生回路を備えたこと。 (2) アドレス信号発生回路の初期アドレスを設定するア
ドレス設定回路を備え、このアドレス設定回路は、アク
セス先頭アドレスのｎサイクル前のアドレスを初期アド
レスとして設定し、先頭アドレスを含むｎサイクル分の
救済情報をアクセス開始前に検出する手段と、アクセス
開始前に検出された救済情報を対応するサイクルで出力
する手段とからなること。 (3) 救済情報を対応するサイクルに出力する手段は、対
応するサイクルでアドレス信号の切り替わりと同時に或
いは先に出力するものであること。 (4) 冗長メモリセルは冗長列を構成し、アドレス記憶回
路は不良列アドレスを記憶するものであること。 (5) 前記冗長メモリセルは冗長行を構成し、アドレス記
憶回路は不良行アドレスを記憶するものであること。
【０００８】
【作用】本発明においては、予めｎサイクル後のアドレ
ス信号が不良アドレスと一致するか否かを検出してお
き、その検出情報（救済情報）がｎサイクル後にアドレ
ス信号に遅れることなく出力される。従って本発明によ
れば、不良メモリセルを救済するためにアクセス時間が
長くなることを防止することができ、不良メモリセル救
済のための冗長メモリを備えた半導体記憶装置におい
て、冗長メモリを備えてない半導体記憶装置とアクセス
時間を同等にできる。
ス信号が不良アドレスと一致するか否かを検出してお
き、その検出情報（救済情報）がｎサイクル後にアドレ
ス信号に遅れることなく出力される。従って本発明によ
れば、不良メモリセルを救済するためにアクセス時間が
長くなることを防止することができ、不良メモリセル救
済のための冗長メモリを備えた半導体記憶装置におい
て、冗長メモリを備えてない半導体記憶装置とアクセス
時間を同等にできる。
【０００９】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の一実施例に係わる半導体記憶装
置の概略構成を示すブロック図である。冗長部を含むメ
モリセルアレイ１に対して、データ書き込み，データ読
み出しを行うためにデータラッチ回路２が設けられてい
る。カラム選択回路３によって選択されたアドレスのデ
ータラッチ回路２と、データ入出力端子（Ｉ／Ｏパッ
ド）７との間のデータの転送は、データ入出力バッファ
６を介して行われる。アドレス信号はアドレス信号発生
回路５によって連続的に発生され、その先頭アドレスは
外部から指定される。アドレス信号は冗長部選択回路４
に入力され、カラム冗長部を選択すべき場合は冗長部選
択信号を発生し、アドレス信号発生回路５の出力アドレ
ス信号でのカラム選択を非活性化する。また、メモリセ
ルアレイ１のワード線を駆動するためロウ・デコーダ８
が設けられている。
する。図１は、本発明の一実施例に係わる半導体記憶装
置の概略構成を示すブロック図である。冗長部を含むメ
モリセルアレイ１に対して、データ書き込み，データ読
み出しを行うためにデータラッチ回路２が設けられてい
る。カラム選択回路３によって選択されたアドレスのデ
ータラッチ回路２と、データ入出力端子（Ｉ／Ｏパッ
ド）７との間のデータの転送は、データ入出力バッファ
６を介して行われる。アドレス信号はアドレス信号発生
回路５によって連続的に発生され、その先頭アドレスは
外部から指定される。アドレス信号は冗長部選択回路４
に入力され、カラム冗長部を選択すべき場合は冗長部選
択信号を発生し、アドレス信号発生回路５の出力アドレ
ス信号でのカラム選択を非活性化する。また、メモリセ
ルアレイ１のワード線を駆動するためロウ・デコーダ８
が設けられている。
【００１０】図２，図３にデータラッチ回路（Ｄ．
Ｌ．）を含むデータラッチ回路部２とカラム選択回路３
の具体的な構成を示す。図２は、偶数カラム番地のＩ／
Ｏi （ｉ＝０〜７）に対応する部分を示している。図３
は、奇数カラム番地のそれである。データラッチ回路２
は、ｎチャネルＭＯＳトランジスタＱｎ1 〜Ｑｎ10，Ｑ
ｎ11〜Ｑｎ20のカラム選択トランジスタを介してデータ
入出力線ＩＯiL，ＩＯiLB，ＩＯiR，ＩＯiRB に接続さ
れる。カラム選択トランジスタのゲートは、カラム選択
回路３の出力を受けるものとなっている。
Ｌ．）を含むデータラッチ回路部２とカラム選択回路３
の具体的な構成を示す。図２は、偶数カラム番地のＩ／
Ｏi （ｉ＝０〜７）に対応する部分を示している。図３
は、奇数カラム番地のそれである。データラッチ回路２
は、ｎチャネルＭＯＳトランジスタＱｎ1 〜Ｑｎ10，Ｑ
ｎ11〜Ｑｎ20のカラム選択トランジスタを介してデータ
入出力線ＩＯiL，ＩＯiLB，ＩＯiR，ＩＯiRB に接続さ
れる。カラム選択トランジスタのゲートは、カラム選択
回路３の出力を受けるものとなっている。
【００１１】ＮＡＮＤ回路Ｇ1 ，Ｇ2 ，Ｇ8 ，Ｇ9 とイ
ンバータＩ1 ，Ｉ2 ，Ｉ9 ，Ｉ10は冗長部を選択するた
めのもので、冗長カラムアドレス信号ＣＳＫＸ（Ｋ=1,
2，Ｘ=L,R）と冗長カラム活性化信号ＣＥＮＢＲＤＸ
（Ｘ=L,R）を入力とする。ＮＡＮＤ回路Ｇ3 〜Ｇ5 ，Ｇ
10〜Ｇ12とインバータＩ3 〜Ｉ5 ，Ｉ11〜Ｉ13は、通常
カラムを選択するためのもので、アドレス信号（Ｘ）
｛ＡｉＳＸ，ＡｉＳＸＢ（ｉ＝１〜７，Ｘ=L,R）｝の内
のアドレスに対応する７つの信号と、通常カラム活性化
信号ＣＥＮＢX （Ｘ=L,R）を入力とする。
ンバータＩ1 ，Ｉ2 ，Ｉ9 ，Ｉ10は冗長部を選択するた
めのもので、冗長カラムアドレス信号ＣＳＫＸ（Ｋ=1,
2，Ｘ=L,R）と冗長カラム活性化信号ＣＥＮＢＲＤＸ
（Ｘ=L,R）を入力とする。ＮＡＮＤ回路Ｇ3 〜Ｇ5 ，Ｇ
10〜Ｇ12とインバータＩ3 〜Ｉ5 ，Ｉ11〜Ｉ13は、通常
カラムを選択するためのもので、アドレス信号（Ｘ）
｛ＡｉＳＸ，ＡｉＳＸＢ（ｉ＝１〜７，Ｘ=L,R）｝の内
のアドレスに対応する７つの信号と、通常カラム活性化
信号ＣＥＮＢX （Ｘ=L,R）を入力とする。
【００１２】ＮＡＮＤ回路Ｇ6 ，Ｇ13とインバータＩ6
，Ｉ14はＣＥＮＢＲＤＸを出力する回路で、冗長部選
択信号ＲＥＣＬＭＸ（Ｘ=L,R），カラム活性化信号ＣＥ
ＮＢ，及びカラム選択中止信号ＣＸＳＴＯＰＢ（Ｘ=L,
R）を入力とする。ＮＡＮＤ回路Ｇ7 ，Ｇ14とインバー
タＩ7 ，Ｉ8 ，Ｉ15，Ｉ16はＣＥＮＢＸを出力する回路
であり、冗長カラム活性化信号ＣＥＮＢＲＤＸを出力す
る回路とはＮＡＮＤ回路の信号ＲＥＣＬＭＸの入力が反
転しているところが違う。この実施例では、シリアルア
クセス高速化のため、偶数カラム番地と奇数カラム番地
のデータラッチ回路は同時に選択される。
，Ｉ14はＣＥＮＢＲＤＸを出力する回路で、冗長部選
択信号ＲＥＣＬＭＸ（Ｘ=L,R），カラム活性化信号ＣＥ
ＮＢ，及びカラム選択中止信号ＣＸＳＴＯＰＢ（Ｘ=L,
R）を入力とする。ＮＡＮＤ回路Ｇ7 ，Ｇ14とインバー
タＩ7 ，Ｉ8 ，Ｉ15，Ｉ16はＣＥＮＢＸを出力する回路
であり、冗長カラム活性化信号ＣＥＮＢＲＤＸを出力す
る回路とはＮＡＮＤ回路の信号ＲＥＣＬＭＸの入力が反
転しているところが違う。この実施例では、シリアルア
クセス高速化のため、偶数カラム番地と奇数カラム番地
のデータラッチ回路は同時に選択される。
【００１３】本発明の目的を達成するため、アドレス信
号，冗長部選択信号，冗長カラムアドレス信号及びカラ
ム活性化信号は、図４（ａ）に示されるように発生され
る。図４（ｂ）は従来例である。従来は不良カラムアド
レスを、冗長部選択回路にヒューズなどで記憶させてい
た。このため、アドレス信号が出力されてから、冗長部
を選択するか否かを検出し冗長部選択信号や冗長カラム
アドレス信号が出力されるまでにタイムラグｔARが生じ
ていた。
号，冗長部選択信号，冗長カラムアドレス信号及びカラ
ム活性化信号は、図４（ａ）に示されるように発生され
る。図４（ｂ）は従来例である。従来は不良カラムアド
レスを、冗長部選択回路にヒューズなどで記憶させてい
た。このため、アドレス信号が出力されてから、冗長部
を選択するか否かを検出し冗長部選択信号や冗長カラム
アドレス信号が出力されるまでにタイムラグｔARが生じ
ていた。
【００１４】本実施例においては、１サイクル前のカラ
ムアドレス信号で、次サイクルのカラムアドレスが不良
カラムアドレスか否かを検出し、次サイクルのアドレス
信号が出力されると同時に冗長部選択信号や冗長カラム
アドレス信号を出力する。このため、図４（ｂ）に見ら
れるようなタイムラグｔARは生じなくなり、高速にアク
セスすることができるようになる。このため、冗長部選
択回路には、不良カラムアドレスが出力される１サイク
ル前のカラムアドレスを記憶させておく。
ムアドレス信号で、次サイクルのカラムアドレスが不良
カラムアドレスか否かを検出し、次サイクルのアドレス
信号が出力されると同時に冗長部選択信号や冗長カラム
アドレス信号を出力する。このため、図４（ｂ）に見ら
れるようなタイムラグｔARは生じなくなり、高速にアク
セスすることができるようになる。このため、冗長部選
択回路には、不良カラムアドレスが出力される１サイク
ル前のカラムアドレスを記憶させておく。
【００１５】図４（ａ）（ｂ）で、ｔRSは冗長部選択信
号又は冗長カラムアドレス信号が出力されてからカラム
を活性化するまでの時間、ｔSHはカラム活性化時間、ｔ
SAはカラムが非活性化されてから次のカラムアドレス信
号を出力するまでの時間である。
号又は冗長カラムアドレス信号が出力されてからカラム
を活性化するまでの時間、ｔSHはカラム活性化時間、ｔ
SAはカラムが非活性化されてから次のカラムアドレス信
号を出力するまでの時間である。
【００１６】図５，図６はアドレス信号発生回路５の具
体的な回路構成を示している。図５は、最下位カラムア
ドレス（Ａ０Ｓ，Ａ０ＳＢ）信号発生回路を示してい
る。この回路は、初期値設定可能カウンタ回路とレジス
タ回路から主に構成される。信号ＤＩＮ０は先頭アドレ
スの最下位である。信号ＡＩＮＰＣ，ＡＩＮＰＣＢをそ
れぞれ“Ｈ”，“Ｌ”として先頭アドレスを設定する。
カウントアップ信号φ0，φ0(bar)が“Ｈ”，“Ｌ”と
なると、インバータＩ20，Ｉ21で構成されるレジスタに
カウンタの出力が取り込まれ、“Ｌ”，“Ｈ”となると
カウントアップされる。また、ＤＩＮ０によってインバ
ータＩ24，Ｉ25で構成されるレジスタは、先頭アドレス
が奇数か偶数かを記憶する。
体的な回路構成を示している。図５は、最下位カラムア
ドレス（Ａ０Ｓ，Ａ０ＳＢ）信号発生回路を示してい
る。この回路は、初期値設定可能カウンタ回路とレジス
タ回路から主に構成される。信号ＤＩＮ０は先頭アドレ
スの最下位である。信号ＡＩＮＰＣ，ＡＩＮＰＣＢをそ
れぞれ“Ｈ”，“Ｌ”として先頭アドレスを設定する。
カウントアップ信号φ0，φ0(bar)が“Ｈ”，“Ｌ”と
なると、インバータＩ20，Ｉ21で構成されるレジスタに
カウンタの出力が取り込まれ、“Ｌ”，“Ｈ”となると
カウントアップされる。また、ＤＩＮ０によってインバ
ータＩ24，Ｉ25で構成されるレジスタは、先頭アドレス
が奇数か偶数かを記憶する。
【００１７】図６は、アドレス信号ＡｉＳＸ，ＡｉＳＢ
Ｘ（ｉ＝１〜７，Ｘ=L,R）発生回路である。この回路
は、主に初期値設定可能なカウンタ回路とレジスタ回路
から構成される。信号ＤＩＮｉ（ｉ＝１〜７）は先頭ア
ドレスデータである。φi （ｉ＝１〜７）とＣＮＴＩＮ
Ｖは、それぞれカウントアップ信号とカウンタアドレス
反転信号である。信号ＡｉＳＣ（ｉ＝１〜７）はカウン
タアドレスである。信号ＡＣＵＰ１，ＡＣＵＰＢ１は、
インバータＩ36，Ｉ37で構成されるレジスタ（Ｒ１）に
カウンタ出力を取り込むための信号で、ＡＣＵＰ１，Ａ
ＣＵＰＢ１がそれぞれ“Ｈ”，“Ｌ”になると取り込ま
れ、それぞれ“Ｌ”，“Ｈ”となることでラッチする。
Ｘ（ｉ＝１〜７，Ｘ=L,R）発生回路である。この回路
は、主に初期値設定可能なカウンタ回路とレジスタ回路
から構成される。信号ＤＩＮｉ（ｉ＝１〜７）は先頭ア
ドレスデータである。φi （ｉ＝１〜７）とＣＮＴＩＮ
Ｖは、それぞれカウントアップ信号とカウンタアドレス
反転信号である。信号ＡｉＳＣ（ｉ＝１〜７）はカウン
タアドレスである。信号ＡＣＵＰ１，ＡＣＵＰＢ１は、
インバータＩ36，Ｉ37で構成されるレジスタ（Ｒ１）に
カウンタ出力を取り込むための信号で、ＡＣＵＰ１，Ａ
ＣＵＰＢ１がそれぞれ“Ｈ”，“Ｌ”になると取り込ま
れ、それぞれ“Ｌ”，“Ｈ”となることでラッチする。
【００１８】信号ＡＣＵＰ２，ＡＣＵＰＢ２はインバー
タＩ38，Ｉ39で構成されるレジスタ（Ｒ２）にカウンタ
出力を取り込むための信号である。信号ＳＫＸ，ＳＫＸ
Ｂ（Ｋ=1,2，Ｘ=L,R）はレジスタＲＫ（Ｋ=1,2）の出力
をアドレス信号ＡｉＳＸ，ＡｉＳＢＸ（Ｘ=L,R）として
出力するための信号で、例えば、Ｓ１Ｌが“Ｈ”，Ｓ１
ＬＢが“Ｌ”となると、レジスタ（Ｒ１）の出力がＡｉ
ＳＬ、ＡｉＳＢＬとして出力される。
タＩ38，Ｉ39で構成されるレジスタ（Ｒ２）にカウンタ
出力を取り込むための信号である。信号ＳＫＸ，ＳＫＸ
Ｂ（Ｋ=1,2，Ｘ=L,R）はレジスタＲＫ（Ｋ=1,2）の出力
をアドレス信号ＡｉＳＸ，ＡｉＳＢＸ（Ｘ=L,R）として
出力するための信号で、例えば、Ｓ１Ｌが“Ｈ”，Ｓ１
ＬＢが“Ｌ”となると、レジスタ（Ｒ１）の出力がＡｉ
ＳＬ、ＡｉＳＢＬとして出力される。
【００１９】図７に、アドレスカウンタのカウントアッ
プ信号φ0 ，φ0(bar)，φi （ｉ＝１〜７）を出力する
回路の構成を示す。φ1 はカウントアップパルスＰＵＬ
Ｃで駆動される。φi （ｉ＝２〜７）は、そのｉ番目の
カウンタアドレスＡｉＳＣより下位のカウンタアドレス
が全て“Ｈ”である場合のみ、カウントアップパルスＰ
ＵＬＣを受けて駆動される。信号φ0 ，φ0(bar)は、シ
リアル読み出し時には読み出し活性化信号ＲＥＰで、デ
ータ入力時には書き込み活性化信号ＷＥＳＢで、駆動さ
れる。シリアル読み出し信号ＳＲＥＡＤはシリアル読み
出し時に“Ｈ”であり、データ入力信号ＤＬＯＡＤはデ
ータ入力時に“Ｈ”になる。
プ信号φ0 ，φ0(bar)，φi （ｉ＝１〜７）を出力する
回路の構成を示す。φ1 はカウントアップパルスＰＵＬ
Ｃで駆動される。φi （ｉ＝２〜７）は、そのｉ番目の
カウンタアドレスＡｉＳＣより下位のカウンタアドレス
が全て“Ｈ”である場合のみ、カウントアップパルスＰ
ＵＬＣを受けて駆動される。信号φ0 ，φ0(bar)は、シ
リアル読み出し時には読み出し活性化信号ＲＥＰで、デ
ータ入力時には書き込み活性化信号ＷＥＳＢで、駆動さ
れる。シリアル読み出し信号ＳＲＥＡＤはシリアル読み
出し時に“Ｈ”であり、データ入力信号ＤＬＯＡＤはデ
ータ入力時に“Ｈ”になる。
【００２０】図８は、冗長部選択回路４の具体的な構成
を示している。ｎチャネルＭＯＳトランジスタＱｎ59〜
Ｑｎ72のゲートにはカラムアドレス信号ＡｉＳＸ，Ａｉ
ＳＢＸ（ｉ＝１〜７，Ｘ=L,R）が入力される。例えば、
不良カラムアドレスが“００００００００”なら、その
１サイクル前のカラムアドレスは“１１１１１１１０”
であるから、Ｘ＝Ｌの冗長部選択回路のヒューズＦ1 〜
Ｆ7 を切断する。“０１０１０１０１”なら、その１サ
イクル前のカラムアドレスは“０１０１００１１”だか
ら、Ｘ＝Ｒの冗長部選択回路のヒューズＦ1 ，Ｆ4 ，Ｆ
6 ，Ｆ9 ，Ｆ10，Ｆ12，Ｆ14を切断する。
を示している。ｎチャネルＭＯＳトランジスタＱｎ59〜
Ｑｎ72のゲートにはカラムアドレス信号ＡｉＳＸ，Ａｉ
ＳＢＸ（ｉ＝１〜７，Ｘ=L,R）が入力される。例えば、
不良カラムアドレスが“００００００００”なら、その
１サイクル前のカラムアドレスは“１１１１１１１０”
であるから、Ｘ＝Ｌの冗長部選択回路のヒューズＦ1 〜
Ｆ7 を切断する。“０１０１０１０１”なら、その１サ
イクル前のカラムアドレスは“０１０１００１１”だか
ら、Ｘ＝Ｒの冗長部選択回路のヒューズＦ1 ，Ｆ4 ，Ｆ
6 ，Ｆ9 ，Ｆ10，Ｆ12，Ｆ14を切断する。
【００２１】この実施例では、偶数、奇数カラムアドレ
ス同時アクセスでアドレス信号ＡｉＳＸ，ＡｉＳＢＸ
（ｉ＝１〜７，Ｘ=L,R）はカウンタで連続的に発生させ
ているため、不良カラムアドレスの最下位アドレスに対
応した冗長部選択回路の、１サイクル前のカラムアドレ
スに対応するヒューズを切断する。また、この実施例で
は奇数、偶数それぞれのカラム群について２カラムまで
救済できる。
ス同時アクセスでアドレス信号ＡｉＳＸ，ＡｉＳＢＸ
（ｉ＝１〜７，Ｘ=L,R）はカウンタで連続的に発生させ
ているため、不良カラムアドレスの最下位アドレスに対
応した冗長部選択回路の、１サイクル前のカラムアドレ
スに対応するヒューズを切断する。また、この実施例で
は奇数、偶数それぞれのカラム群について２カラムまで
救済できる。
【００２２】冗長部選択回路は、信号ＳＴＡＢが“Ｈ”
で活性化され、不良カラムアドレスの１サイクル前に信
号ＰＵＬＣが“Ｈ”となると、冗長カラムアドレス信号
ＣＳＫＸ（Ｋ=1,2，Ｘ=L,R）が“Ｈ”となる。ＣＳ１Ｘ
又はＣＳ２Ｘが“Ｈ”となると、ＮＯＲ回路Ｇ28とイン
バータＩ69，或いはＮＯＲ回路Ｇ29とインバータＩ70に
よって、冗長部選択信号ＲＥＣＬＭＸが“Ｈ”となる
（Ｘ=L,R）。
で活性化され、不良カラムアドレスの１サイクル前に信
号ＰＵＬＣが“Ｈ”となると、冗長カラムアドレス信号
ＣＳＫＸ（Ｋ=1,2，Ｘ=L,R）が“Ｈ”となる。ＣＳ１Ｘ
又はＣＳ２Ｘが“Ｈ”となると、ＮＯＲ回路Ｇ28とイン
バータＩ69，或いはＮＯＲ回路Ｇ29とインバータＩ70に
よって、冗長部選択信号ＲＥＣＬＭＸが“Ｈ”となる
（Ｘ=L,R）。
【００２３】図９，図１０は、データ入出力バッファ６
の具体的な構成である。入出力パッドＩＯＰＡＤｉ（ｉ
＝０〜７）に入力されたデータは、書き込み活性化信号
ＷＥＳＢが、“Ｌ”で受け付けられる。この時、アドレ
スデータラッチパルスＡＬＰが“Ｈ”であれば、入力デ
ータはアドレスカウンタの初期値ＤＩＮｉ（ｉ＝０〜
７）となる。
の具体的な構成である。入出力パッドＩＯＰＡＤｉ（ｉ
＝０〜７）に入力されたデータは、書き込み活性化信号
ＷＥＳＢが、“Ｌ”で受け付けられる。この時、アドレ
スデータラッチパルスＡＬＰが“Ｈ”であれば、入力デ
ータはアドレスカウンタの初期値ＤＩＮｉ（ｉ＝０〜
７）となる。
【００２４】データラッチパルスＤＬＴ１が“Ｈ”で、
最下位カラムアドレスＡ０ＳＢが“Ｈ”なら、偶数アド
レスに対応するカラムのデータとしてラッチされる。デ
ータラッチパルスＤＬＴ１が“Ｈ”で、最下位カラムア
ドレスＡ０Ｓが“Ｈ”なら、奇数アドレスに対応するカ
ラムのデータとしてラッチされる。データラッチパルス
ＤＬＴ２が“Ｈ”となって、インバータＩ90，Ｉ91，Ｉ
95，Ｉ96で構成されるレジスタにデータが転送されて、
データ入力信号ＤＬＯＡＤ，ＤＬＯＡＤＢがそれぞれ
“Ｈ”，“Ｌ”であれば、データはデータ入出力バッフ
ァ６から出力される。
最下位カラムアドレスＡ０ＳＢが“Ｈ”なら、偶数アド
レスに対応するカラムのデータとしてラッチされる。デ
ータラッチパルスＤＬＴ１が“Ｈ”で、最下位カラムア
ドレスＡ０Ｓが“Ｈ”なら、奇数アドレスに対応するカ
ラムのデータとしてラッチされる。データラッチパルス
ＤＬＴ２が“Ｈ”となって、インバータＩ90，Ｉ91，Ｉ
95，Ｉ96で構成されるレジスタにデータが転送されて、
データ入力信号ＤＬＯＡＤ，ＤＬＯＡＤＢがそれぞれ
“Ｈ”，“Ｌ”であれば、データはデータ入出力バッフ
ァ６から出力される。
【００２５】信号ＣＥＮＢ１Ｂが“Ｌ”となってＩＯｉ
Ｘ、ＩＯｉＸＢ（ｉ＝０〜７，Ｘ=L,R）のイコライズは
解除される。データ入出力線ＩＯｉＸ，ＩＯｉＸＢにデ
ータラッチ回路２から出力された信号は、ｎチャネルＭ
ＯＳトランジスタＱｎ96，Ｑｎ97，Ｑn101，Ｑn102とｐ
チャネルＭＯＳトランジスタＱｐ62，Ｑｐ63，Ｑｐ64，
Ｑｐ67，Ｑｐ68，Ｑｐ69で構成されるカレントミラー回
路で、信号ＣＥＮＢ２Ｂが“Ｌ”となってセンスされ
る。
Ｘ、ＩＯｉＸＢ（ｉ＝０〜７，Ｘ=L,R）のイコライズは
解除される。データ入出力線ＩＯｉＸ，ＩＯｉＸＢにデ
ータラッチ回路２から出力された信号は、ｎチャネルＭ
ＯＳトランジスタＱｎ96，Ｑｎ97，Ｑn101，Ｑn102とｐ
チャネルＭＯＳトランジスタＱｐ62，Ｑｐ63，Ｑｐ64，
Ｑｐ67，Ｑｐ68，Ｑｐ69で構成されるカレントミラー回
路で、信号ＣＥＮＢ２Ｂが“Ｌ”となってセンスされ
る。
【００２６】センスされたデータは、信号ＣＥＮＢ３が
“Ｈ”となってインバータＩ100 ，Ｉ101 ，Ｉ104 ，Ｉ
105 で構成されるレジスタにラッチされ、信号ＣＥＮＢ
４が“Ｈ”となってインバータＩ72，Ｉ73，Ｉ75，Ｉ76
で構成されるレジスタに転送される。このデータは、最
下位カラムアドレス信号Ａ０Ｓ，Ａ０ＳＢによって選択
的に、出力回路活性化信号ＯＥＳ，ＯＥＳＢがそれぞれ
“Ｈ”，“Ｌ”となって、入出力パッドＩＯＰＡＤｉ
（ｉ＝０〜７）に出力される。
“Ｈ”となってインバータＩ100 ，Ｉ101 ，Ｉ104 ，Ｉ
105 で構成されるレジスタにラッチされ、信号ＣＥＮＢ
４が“Ｈ”となってインバータＩ72，Ｉ73，Ｉ75，Ｉ76
で構成されるレジスタに転送される。このデータは、最
下位カラムアドレス信号Ａ０Ｓ，Ａ０ＳＢによって選択
的に、出力回路活性化信号ＯＥＳ，ＯＥＳＢがそれぞれ
“Ｈ”，“Ｌ”となって、入出力パッドＩＯＰＡＤｉ
（ｉ＝０〜７）に出力される。
【００２７】次に、このように構成された半導体記憶装
置の動作を、図１１〜図１４に従って説明する。図１
１，図１２は読み出し動作のタイミングチャート、図１
３，図１４はデータ入力動作のタイミングチャートを示
している。それぞれ、実線は先頭アドレスが奇数カラム
の場合、点線は先頭アドレスが偶数カラムの場合であ
る。
置の動作を、図１１〜図１４に従って説明する。図１
１，図１２は読み出し動作のタイミングチャート、図１
３，図１４はデータ入力動作のタイミングチャートを示
している。それぞれ、実線は先頭アドレスが奇数カラム
の場合、点線は先頭アドレスが偶数カラムの場合であ
る。
【００２８】読み出し動作ではまず、信号ＷＥＳＢの立
ち上がりで外部端子ＩＯＰＡＤｉ（ｉ＝０〜７）のデー
タを、先頭カラムアドレスとして取り込む。アドレスＡ
１ＳＣ〜Ａ７ＳＣ用のアドレスカウンタでは、反転デー
タが初期設定される。この後、カウントアップパルスＰ
ＵＬＣが出力され、カウンタアドレス反転信号ＣＮＴＩ
ＮＶがパルス出力されることにより、Ａ１ＳＣ〜Ａ７Ｓ
Ｃ用のアドレスカウンタでは、先頭カラムアドレスの１
サイクル前のアドレスに設定される。
ち上がりで外部端子ＩＯＰＡＤｉ（ｉ＝０〜７）のデー
タを、先頭カラムアドレスとして取り込む。アドレスＡ
１ＳＣ〜Ａ７ＳＣ用のアドレスカウンタでは、反転デー
タが初期設定される。この後、カウントアップパルスＰ
ＵＬＣが出力され、カウンタアドレス反転信号ＣＮＴＩ
ＮＶがパルス出力されることにより、Ａ１ＳＣ〜Ａ７Ｓ
Ｃ用のアドレスカウンタでは、先頭カラムアドレスの１
サイクル前のアドレスに設定される。
【００２９】次に、信号ＡＣＵＰ１，ＡＣＵＰ１Ｂがそ
れぞれ“Ｈ”，“Ｌ”となり、レジスタ（Ｒ１）にアド
レスが取り込まれる。この時、先頭アドレスが奇数の場
合、パルス信号ＰＵＬＣが出力されアドレスカウンタは
カウントアップされる。さらに、信号ＡＣＵＰ２，ＡＣ
ＵＰ２Ｂがそれぞれ“Ｈ”，“Ｌ”となって、レジスタ
（Ｒ２）にアドレスが取り込まれる。レジスタ（Ｒ２）
に取り込まれるアドレスは、先頭アドレスが奇数の場合
カウントアップされたアドレス、先頭アドレスが偶数の
場合レジスタ（Ｒ１）と同じアドレスである。
れぞれ“Ｈ”，“Ｌ”となり、レジスタ（Ｒ１）にアド
レスが取り込まれる。この時、先頭アドレスが奇数の場
合、パルス信号ＰＵＬＣが出力されアドレスカウンタは
カウントアップされる。さらに、信号ＡＣＵＰ２，ＡＣ
ＵＰ２Ｂがそれぞれ“Ｈ”，“Ｌ”となって、レジスタ
（Ｒ２）にアドレスが取り込まれる。レジスタ（Ｒ２）
に取り込まれるアドレスは、先頭アドレスが奇数の場合
カウントアップされたアドレス、先頭アドレスが偶数の
場合レジスタ（Ｒ１）と同じアドレスである。
【００３０】この後の動作では、パルス信号ＰＵＬＣが
出力される時、信号ＡＣＵＰ１／ＡＣＵＰ１ＢかＡＣＵ
Ｐ２／ＡＣＵＰ２Ｂは交互に必ず出力される。また、パ
ルス信号ＰＵＬＣの立ち上がり下がりに合わせて、信号
ＳＫＸ，ＳＫＸＢ（Ｋ=1,2，Ｘ=L,R）は図のように出力
される。
出力される時、信号ＡＣＵＰ１／ＡＣＵＰ１ＢかＡＣＵ
Ｐ２／ＡＣＵＰ２Ｂは交互に必ず出力される。また、パ
ルス信号ＰＵＬＣの立ち上がり下がりに合わせて、信号
ＳＫＸ，ＳＫＸＢ（Ｋ=1,2，Ｘ=L,R）は図のように出力
される。
【００３１】以上述べた動作により、ＡｉＳＸ，ＡｉＳ
ＢＸ（ｉ＝１〜７，Ｘ=L,R）には、先頭アドレスの１サ
イクル前のアドレス信号が出力される。よって、次にパ
ルス信号ＰＵＬＣが出力され“Ｈ”になった時点で、先
頭アドレスカラムが不良カラムの場合、冗長カラムアド
レスＣＳＫＸが“Ｈ”となり冗長部選択信号ＲＥＣＬＭ
Ｘが“Ｈ”となる。
ＢＸ（ｉ＝１〜７，Ｘ=L,R）には、先頭アドレスの１サ
イクル前のアドレス信号が出力される。よって、次にパ
ルス信号ＰＵＬＣが出力され“Ｈ”になった時点で、先
頭アドレスカラムが不良カラムの場合、冗長カラムアド
レスＣＳＫＸが“Ｈ”となり冗長部選択信号ＲＥＣＬＭ
Ｘが“Ｈ”となる。
【００３２】次に、データラッチ回路２のデータを外部
端子ＩＯＰＡＤｉに出力するサイクルとなる。パルス信
号ＰＵＬＣが出力され、アドレス信号が出力される。こ
のアドレスが不良カラムの場合は、信号ＣＳＫＸ，ＲＥ
ＣＬＭＸは先に出力されている。信号ＣＥＮＢ１Ｂ，Ｃ
ＥＮＢ２Ｂが“Ｌ”となり、カラム活性化信号ＣＥＮＢ
が“Ｈ”となって、信号ＣＥＮＢ３が“Ｈ”となると、
インバータＩ100 ，Ｉ101 ，Ｉ104 ，Ｉ105 で構成され
るレジスタに、データラッチ回路２のデータはラッチさ
れる。
端子ＩＯＰＡＤｉに出力するサイクルとなる。パルス信
号ＰＵＬＣが出力され、アドレス信号が出力される。こ
のアドレスが不良カラムの場合は、信号ＣＳＫＸ，ＲＥ
ＣＬＭＸは先に出力されている。信号ＣＥＮＢ１Ｂ，Ｃ
ＥＮＢ２Ｂが“Ｌ”となり、カラム活性化信号ＣＥＮＢ
が“Ｈ”となって、信号ＣＥＮＢ３が“Ｈ”となると、
インバータＩ100 ，Ｉ101 ，Ｉ104 ，Ｉ105 で構成され
るレジスタに、データラッチ回路２のデータはラッチさ
れる。
【００３３】このラッチされたデータは、読み出し活性
化信号ＲＥＰが“Ｈ”となり、信号ＣＥＮＢ４が“Ｈ”
となり、出力回路活性化信号ＯＥＳ，ＯＥＳＢがそれぞ
れ“Ｈ”，“Ｌ”となると、外部出力端子ＩＯＰＡＤｉ
に出力される。信号ＲＥＰに同期して、最下位カラムア
ドレスＡ０Ｓ，Ａ０ＳＢは切り替わる。また、信号ＲＥ
Ｐの奇数番目の立ち上がりに同期して、ＣＥＮＢ４にパ
ルスが出力され、内部での１サイクルは起動される。
化信号ＲＥＰが“Ｈ”となり、信号ＣＥＮＢ４が“Ｈ”
となり、出力回路活性化信号ＯＥＳ，ＯＥＳＢがそれぞ
れ“Ｈ”，“Ｌ”となると、外部出力端子ＩＯＰＡＤｉ
に出力される。信号ＲＥＰに同期して、最下位カラムア
ドレスＡ０Ｓ，Ａ０ＳＢは切り替わる。また、信号ＲＥ
Ｐの奇数番目の立ち上がりに同期して、ＣＥＮＢ４にパ
ルスが出力され、内部での１サイクルは起動される。
【００３４】図１３，図１４のデータ入力動作について
説明する。データ入力動作に先だって、カラムアドレス
が１サイクル前のアドレスに設定される部分は、データ
読み出し動作と同じである。先頭アドレスを取り込んだ
後、データ入力信号ＤＬＯＡＤ，ＤＬＯＡＤＢが
“Ｈ”，“Ｌ”となる。信号ＷＥＳＢに同期して、最下
位カラムアドレスＡ０Ｓ，Ａ０ＳＢは切り替わり、デー
タラッチパルスＤＬＴ１が出力される。最下位カラムア
ドレスとパルスＤＬＴ１によって、ＩＯＰＡＤｉからの
入力データは偶数／奇数カラムのデータとして取り込ま
れ、偶数番目のパルスＤＬＴ１に同期してパルスＤＬＴ
２が出力され、データ入出力線ＩＯｉＸ，ＩＯｉＸＢ
（ｉ＝０〜７，Ｘ=L,R）に書き込みデータが出力され
る。
説明する。データ入力動作に先だって、カラムアドレス
が１サイクル前のアドレスに設定される部分は、データ
読み出し動作と同じである。先頭アドレスを取り込んだ
後、データ入力信号ＤＬＯＡＤ，ＤＬＯＡＤＢが
“Ｈ”，“Ｌ”となる。信号ＷＥＳＢに同期して、最下
位カラムアドレスＡ０Ｓ，Ａ０ＳＢは切り替わり、デー
タラッチパルスＤＬＴ１が出力される。最下位カラムア
ドレスとパルスＤＬＴ１によって、ＩＯＰＡＤｉからの
入力データは偶数／奇数カラムのデータとして取り込ま
れ、偶数番目のパルスＤＬＴ１に同期してパルスＤＬＴ
２が出力され、データ入出力線ＩＯｉＸ，ＩＯｉＸＢ
（ｉ＝０〜７，Ｘ=L,R）に書き込みデータが出力され
る。
【００３５】また、パルスＤＬＴ２に同期してパルスＰ
ＵＬＣが出力され、カラムアドレスは切り替わり、次の
パルスＤＬＴ２が出力されるまでに、カラム活性化信号
ＣＥＮＢが出力される。信号ＤＬＯＡＤが“Ｈ”になっ
た後の偶数番目のＷＥＳＢパルスの立ち上がりで、内部
の１サイクルは起動される。
ＵＬＣが出力され、カラムアドレスは切り替わり、次の
パルスＤＬＴ２が出力されるまでに、カラム活性化信号
ＣＥＮＢが出力される。信号ＤＬＯＡＤが“Ｈ”になっ
た後の偶数番目のＷＥＳＢパルスの立ち上がりで、内部
の１サイクルは起動される。
【００３６】アドレス信号ＡｉＳＸ，ＡｉＳＢＸはサイ
クルの初めで出力され、冗長カラムアドレス信号ＣＳＫ
Ｘはこれより早く出力される。冗長カラムアドレス信号
ＣＳＫＸは、遅延時間を持たせることで、サイクルの初
めにアドレス信号ＡｉＳＸ，ＡｉＳＢＸと同時に出力さ
せることも容易に可能である。
クルの初めで出力され、冗長カラムアドレス信号ＣＳＫ
Ｘはこれより早く出力される。冗長カラムアドレス信号
ＣＳＫＸは、遅延時間を持たせることで、サイクルの初
めにアドレス信号ＡｉＳＸ，ＡｉＳＢＸと同時に出力さ
せることも容易に可能である。
【００３７】例えば、先頭カラムアドレスが奇数カラム
の場合あるいは奇数個のデータ入力の場合、奇数番目の
ＷＥＳＢパルスの後、データ入力をしない方のカラム選
択中止信号ＣＸＳＴＯＰＢ（Ｘ=L,R）が“Ｌ”となって
最後のデータ入力サイクルを起動する。図１３，図１４
では、先頭カラムアドレスに関わらず奇数個のデータ入
力がされる場合を示しているが、データ入力が偶数個の
場合は通常の内部１サイクルが起動されて最後のサイク
ルが終了する。
の場合あるいは奇数個のデータ入力の場合、奇数番目の
ＷＥＳＢパルスの後、データ入力をしない方のカラム選
択中止信号ＣＸＳＴＯＰＢ（Ｘ=L,R）が“Ｌ”となって
最後のデータ入力サイクルを起動する。図１３，図１４
では、先頭カラムアドレスに関わらず奇数個のデータ入
力がされる場合を示しているが、データ入力が偶数個の
場合は通常の内部１サイクルが起動されて最後のサイク
ルが終了する。
【００３８】図１５は、カラムアドレスＡｉＳＸ，Ａｉ
ＳＢＸ（ｉ＝１〜７，Ｘ=L,R）のカウントアップのされ
方を示している。図１１，図１２，図１３，図１４と同
様、先頭アドレスが偶数の場合を点線で、奇数の場合を
実線で示している。カラムアドレスは図１５の上部から
下部方向へ、点線或いは実線で結ばれているアドレスが
組となって発生される。
ＳＢＸ（ｉ＝１〜７，Ｘ=L,R）のカウントアップのされ
方を示している。図１１，図１２，図１３，図１４と同
様、先頭アドレスが偶数の場合を点線で、奇数の場合を
実線で示している。カラムアドレスは図１５の上部から
下部方向へ、点線或いは実線で結ばれているアドレスが
組となって発生される。
【００３９】このように本実施例では、データ読み出し
／データ入力時に、１サイクル前のアドレスで次サイク
ルのアドレスが冗長部に置き換えをしたカラムか否かを
検出するため、１サイクルを短縮することができ、高速
にデータ入出力が行える半導体記憶装置を得ることがで
きる。
／データ入力時に、１サイクル前のアドレスで次サイク
ルのアドレスが冗長部に置き換えをしたカラムか否かを
検出するため、１サイクルを短縮することができ、高速
にデータ入出力が行える半導体記憶装置を得ることがで
きる。
【００４０】なお、本発明は上述した実施例に限定され
るものではない。実施例では、アドレス記憶回路におい
て不良アドレスと一致するアドレス信号が出力されるサ
イクルより１サイクル前のアドレスを記憶したが、必ず
しも１サイクル前に限らず、ｎサイクル前のアドレスを
記憶するようにすればよい。また、アドレス信号発生回
路は必ずしも内部に備えられている必要はなく、外部か
らアドレス信号を入力するようにしてもよい。また、メ
モリセルアレイとしてはＤＲＡＭ，ＳＲＡＭ，ＥＥＰＲ
ＯＭ、その他の各種の半導体メモリに適用できる。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施することができる。
るものではない。実施例では、アドレス記憶回路におい
て不良アドレスと一致するアドレス信号が出力されるサ
イクルより１サイクル前のアドレスを記憶したが、必ず
しも１サイクル前に限らず、ｎサイクル前のアドレスを
記憶するようにすればよい。また、アドレス信号発生回
路は必ずしも内部に備えられている必要はなく、外部か
らアドレス信号を入力するようにしてもよい。また、メ
モリセルアレイとしてはＤＲＡＭ，ＳＲＡＭ，ＥＥＰＲ
ＯＭ、その他の各種の半導体メモリに適用できる。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施することができる。
【００４１】
【発明の効果】以上説明したように本発明によれば、予
めｎサイクル後のアドレス信号が不良アドレスと一致す
るか否かを検出しておき、その検出情報（救済情報）を
ｎサイクル後にアドレス信号に遅れることなく出力する
ことにより、アクセス時間を遅くすることなく不良メモ
リセルを救済することができ、高速にデータ入出力を行
い得る半導体記憶装置を実現することが可能となる。
めｎサイクル後のアドレス信号が不良アドレスと一致す
るか否かを検出しておき、その検出情報（救済情報）を
ｎサイクル後にアドレス信号に遅れることなく出力する
ことにより、アクセス時間を遅くすることなく不良メモ
リセルを救済することができ、高速にデータ入出力を行
い得る半導体記憶装置を実現することが可能となる。
【図１】本発明の一実施例に係わる半導体記憶装置の概
略構成を示すブロック図。
略構成を示すブロック図。
【図２】実施例における偶数カラムのデータラッチ回路
とカラム選択回路の具体的構成を示す図。
とカラム選択回路の具体的構成を示す図。
【図３】実施例における奇数カラムのデータラッチ回路
とカラム選択回路の具体的構成を示す図。
とカラム選択回路の具体的構成を示す図。
【図４】実施例における冗長カラムが選択されるタイミ
ングを示す図。
ングを示す図。
【図５】実施例における最下位カラムアドレスを発生さ
せるアドレス信号発生回路の構成を示す図。
せるアドレス信号発生回路の構成を示す図。
【図６】実施例における最下位カラムを除くカラムアド
レスを発生させるアドレス信号発生回路の構成を示す
図。
レスを発生させるアドレス信号発生回路の構成を示す
図。
【図７】実施例におけるアドレスカウンタのカウントア
ップパルスを出力する回路の構成を示す図。
ップパルスを出力する回路の構成を示す図。
【図８】実施例における冗長部選択回路の構成を示す
図。
図。
【図９】実施例におけるデータ入出力バッファの構成を
示す図。
示す図。
【図１０】実施例におけるデータ入出力バッファの構成
を示す図。
を示す図。
【図１１】実施例におけるデータ読み出し動作を示すタ
イミング図。
イミング図。
【図１２】実施例におけるデータ読み出し動作を示すタ
イミング図。
イミング図。
【図１３】実施例におけるデータ入力動作を示すタイミ
ング図。
ング図。
【図１４】実施例におけるデータ入力動作を示すタイミ
ング図。
ング図。
【図１５】実施例におけるカラムアドレスの発生順序を
示す図。
示す図。
１…メモリセルアレイ ２…データラッチ回路 ３…カラム選択回路 ４…冗長部選択回路 ５…アドレス発生回路 ６…データ入出力バッファ ７…外部入出力端子 ８…ロウ・デコーダ Ｑｎ…ｎチャネルＭＯＳトランジスタ Ｑｐ…ｐチャネルＭＯＳトランジスタ Ｉ…インバータ回路 Ｇ…論理回路 Ｄ．Ｌ．…データラッチ回路 Ｆ…ヒューズ
Claims (5)
- 【請求項１】メモリセルがマトリクス状に配置されたメ
モリセルアレイと、前記メモリセルアレイ内の不良メモ
リセルと置き換え救済するための冗長メモリセルと、予
め決められた順序のアドレスに従って前記メモリセルを
アクセスする手段と、前記不良メモリセルのアドレスに
従ってアクセスするサイクルのｎサイクル前のアドレス
を記憶するアドレス記憶回路と、このアドレス記憶回路
の記憶内容とアドレス信号を比較し一致しているか否か
の救済情報を出力する比較回路と、前記救済情報を対応
するサイクルに出力する手段とを具備してなることを特
徴とする半導体記憶装置。 - 【請求項２】前記アドレス信号を内部で自動的に発生す
るアドレス信号発生回路と、このアドレス信号発生回路
の初期アドレスを設定するアドレス設定回路とを備え、 アドレス設定回路は、アクセス先頭アドレスの前記ｎサ
イクル前のアドレスを初期アドレスとして設定し、先頭
アドレスを含む前記ｎサイクル分の前記救済情報をアク
セス開始前に検出する手段と、アクセス開始前に検出さ
れた前記救済情報を対応するサイクルで出力する手段と
からなることを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項３】前記救済情報を対応するサイクルに出力す
る手段は、対応するサイクルでアドレスの切り替わりと
同時に或いは先に前記救済情報を出力する、ことを特徴
とする請求項１記載の半導体記憶装置。 - 【請求項４】前記冗長メモリセルは冗長列を構成し、前
記アドレス記憶回路は不良列のアドレスを記憶する、こ
とを特徴とする請求項１記載の半導体記憶装置。 - 【請求項５】前記冗長メモリセルは冗長行を構成し、前
記アドレス記憶回路は不良行のアドレスを記憶する、こ
とを特徴とする請求項１記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23365793A JP3265076B2 (ja) | 1993-09-20 | 1993-09-20 | 半導体記憶装置 |
| KR1019940023804A KR0180063B1 (ko) | 1993-09-20 | 1994-09-17 | 반도체 기억장치 |
| DE4433504A DE4433504C2 (de) | 1993-09-20 | 1994-09-20 | Halbleiterspeichervorrichtung |
| US08/386,179 US5500821A (en) | 1993-09-20 | 1995-02-09 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23365793A JP3265076B2 (ja) | 1993-09-20 | 1993-09-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0785688A JPH0785688A (ja) | 1995-03-31 |
| JP3265076B2 true JP3265076B2 (ja) | 2002-03-11 |
Family
ID=16958487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23365793A Expired - Fee Related JP3265076B2 (ja) | 1993-09-20 | 1993-09-20 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5500821A (ja) |
| JP (1) | JP3265076B2 (ja) |
| KR (1) | KR0180063B1 (ja) |
| DE (1) | DE4433504C2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3425811B2 (ja) * | 1994-09-28 | 2003-07-14 | Ｎｅｃエレクトロニクス株式会社 | 半導体メモリ |
| JPH08195100A (ja) * | 1995-01-18 | 1996-07-30 | Mitsubishi Electric Corp | 半導体記憶装置の動作テスト方法および半導体記憶装置 |
| DE19622275A1 (de) * | 1996-06-03 | 1997-12-04 | Siemens Ag | Redundanzkonzept für integrierte Speicher mit ROM-Speicherzellen |
| DE19625626A1 (de) * | 1996-06-26 | 1998-01-02 | Siemens Ag | Verfahren zum Betreiben einer Datenspeichereinrichtung, insbesondere einer fehlerhafte Speicherbereiche aufweisenden Datenspeichereinrichtung |
| KR100252053B1 (ko) * | 1997-12-04 | 2000-05-01 | 윤종용 | 칼럼 방향의 데이터 입출력선을 가지는 반도체메모리장치와불량셀 구제회로 및 방법 |
| JP4652409B2 (ja) * | 2005-08-25 | 2011-03-16 | スパンション エルエルシー | 記憶装置、および記憶装置の制御方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6148200A (ja) * | 1984-08-14 | 1986-03-08 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6177946A (ja) * | 1984-09-26 | 1986-04-21 | Hitachi Ltd | 半導体記憶装置 |
| JP2530610B2 (ja) * | 1986-02-27 | 1996-09-04 | 富士通株式会社 | 半導体記憶装置 |
| JP2685770B2 (ja) * | 1987-12-28 | 1997-12-03 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JPH0748316B2 (ja) * | 1988-05-30 | 1995-05-24 | 日本電気株式会社 | デュアルポートメモリ回路 |
| JP2527025B2 (ja) * | 1989-02-27 | 1996-08-21 | 日本電気株式会社 | デュアルポ―トメモリのリダンダンシ回路制御方法 |
| JP2954286B2 (ja) * | 1990-06-13 | 1999-09-27 | 株式会社日立製作所 | 半導体記憶装置 |
| JP3019869B2 (ja) * | 1990-10-16 | 2000-03-13 | 富士通株式会社 | 半導体メモリ |
| JP3339641B2 (ja) * | 1991-05-21 | 2002-10-28 | 日本テキサス・インスツルメンツ株式会社 | 半導体記憶装置 |
| JPH05109292A (ja) * | 1991-10-14 | 1993-04-30 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
1993
- 1993-09-20 JP JP23365793A patent/JP3265076B2/ja not_active Expired - Fee Related
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1994
- 1994-09-17 KR KR1019940023804A patent/KR0180063B1/ko not_active IP Right Cessation
- 1994-09-20 DE DE4433504A patent/DE4433504C2/de not_active Expired - Fee Related
-
1995
- 1995-02-09 US US08/386,179 patent/US5500821A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0785688A (ja) | 1995-03-31 |
| KR950009745A (ko) | 1995-04-24 |
| KR0180063B1 (ko) | 1999-04-15 |
| DE4433504A1 (de) | 1995-03-23 |
| DE4433504C2 (de) | 2001-04-19 |
| US5500821A (en) | 1996-03-19 |
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