JP3914283B2 - メモリデバイスのメモリセルアクセス方法及びアクセス回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、メモリデバイスのメモリセルアクセス方法及びアクセス回路に関する。
【0002】
【従来の技術】
デジタルメモリデバイスは、多種のデジタル回路に用いられている。これらのメモリデバイスによって、デジタル回路の動作時にアクセスされることとなるデジタルデータの格納が可能となる。メモリデバイスを備えたデジタル回路の例として、コンピュータが挙げられる。
【0003】
多くの従来のコンピュータにおいては、大量のデータの格納を可能とするメモリデバイスを備えている。そして、コンピュータの動作時に、これらのデータはアクセスを受けることとなる。ランダムアクセスメモリデバイスは、デジタル回路でよく用いられるメモリデバイスの一種である。ランダムアクセスメモリデバイスには、デジタルデータのビットデータを格納するためのメモリセルが含まれる。メモリセルにおいては、どのセルもアドレス可能であり、従って、他のメモリセルとは独立にアクセスされる。その一方、シリアルアクセスメモリのメモリセルは、順次アクセスを行う必要がある。
【0004】
ランダムアクセスメモリデバイスには、リードオンリーメモリ( ROM) 、読み出し/書き込みメモリ( RAM) が含まれる。ROM及びRAMのいずれにも、スタティックロード、シンクロナス、アシンクロナスの各種のメモリデバイスが含まれる。シンクロナスRAMまたはシンクロナスROMでは、メモリ動作を可能とするために、クロックエッジが必要であるが、アシンクロナスRAMでは、アドレスの変化を認識して、このようなアドレス変化の後に新しいデータを出力する。
【0005】
RAMのメモリセルは、更に、スタティックメモリ構造とダイナミックメモリ構造とに分けることができる。スタティックメモリ構造は、いくつかのラッチ格納形態が用いられ、一方、ダイナミックメモリ構造においては、キャパシタへの電荷のダイナミック格納形態がいくつか用いられている。
【0006】
ダイナミックラム( DRAM) は、種々のデジタルデバイスにおいて商業的に広く用いられるに至っている。DRAMはアクセスレートが比較的高速であり、従ってデータを高速に検索することが必要となるデジタル回路に特に適している。
【0007】
他のメモリデバイスだけでなく、DRAMもまた、メモリセルが適切に動作することを確認するために、その製造後において試験がなされる。この初期試験期間は、バーンイン期間と呼ばれる場合がある。このバーンイン期間においては、メモリデバイスのメモリセルのアドレス及びストレスがなされる。デバイスのアドレス及びストレスを行うことで、メモリセルに異常がないことを確認する。通常、メモリセルに異常がないことを確認するために、メモリセルを数回ストレスする。
【0008】
技術の向上によって、メモリデバイスの格納容量は大きくなってきている。しかし、このように大容量のメモリデバイスの製造後におけるバーンイン試験では、その試験中におけるメモリデバイスのメモリセルのアドレス及びストレスにおいて、メモリセルの増加分に対応してアドレス及びストレス時間が必要となる。従って、試験時間も長くなってしまう。
【0009】
メモリデバイス中のメモリセル数が大きくなるにつれて、異常なメモリセルの数も、その増加分に相当するだけ増えていく。また、メモリセルの物理的寸法が小さくなるにつれて、メモリセルに物理的欠陥があると、その欠陥が小さくても、メモリセルが正常動作しなくなってしまう。
【0010】
バーンイン期間を長くすることで、各メモリセルのアドレス及びストレスによる欠陥を検出することは可能である。しかし、バーンイン期間を長くすると、テストプロセスにおけるメモリデバイスのスループットが減少してしまう。
【0011】
メモリセルを適切にストレスするために要する時間を減少させるために、メモリセルのストレス時にメモリデバイスの温度を高くする試みがなされている。同様に、メモリセルにかける信号の電圧レベルを高くして、メモリセルを適切にストレスするために要する時間を減少させる試みもなされている。
【0012】
【発明が解決しようとする課題】
しかし、温度や電圧を高くすると、メモリデバイスのその他の異常、つまり、メモリデバイス自体の欠陥によるものではない異常を検出してしまうおそれがある。即ち、電圧や温度を高くすると、メモリセルの欠陥ではなく電圧や温度が高いことを示す異常が検出されてしまう。
【0013】
従って、メモリデバイスにかけられる信号の電圧レベルや温度を高くすることなく、メモリデバイスのメモリセルを高いレートでストレス可能とする手法が望まれている。
【0014】
【課題を解決するための手段】
本発明は上述の課題を解決するために、メモリセルアレイを構成するメモリセルの行及び列と、前記メモリセルアレイの選択された行をアドレスするアドレス選択信号に応答して動作するアドレス回路とを備えたメモリ装置を提供する。このメモリ装置において、前記アドレス回路は、アドレスバッファと、行プレデコーダと、行デコーダとを有する。前記行プレデコーダは複数の行プレデコーダエレメントにより構成され、前記各行プレデコーダエレメントは、前記アドレス選択信号を表わす信号を受信するパスゲート回路と、電源と接地との間に互いに直列に連結された複数のトランジスタを有し前記アドレス選択信号を表わす信号の値に応答する行へのアドレスを許可する行選択信号を発生させるラッチセッティング回路と、複数のトランジスタを有し前記ラッチセッティング回路から受信した前記行選択信号をラッチするラッチ回路と、を有するデコーディング回路と、テストモード信号を受信するよう結合され、かつ前記デコーディング回路の前記ラッチセッティング回路に結合されたテストモード回路と、を具備し、前記テストモード回路は、前記テストモード信号を受信すると、前記ラッチセッティング回路との結合点と前記電源との間の前記各トランジスタには接続されず、前記ラッチセッティング回路との結合点と前記接地との間の前記各トランジスタには接続されて、前記接続されたトランジスタのアドレス選択ラインに生成されるアドレス選択信号の値とは無関係に、前記接続されないトランジスタのアドレス選択ラインに生成されるアドレス選択信号の値にのみ依存して前記行デコーダへの行選択信号の生成の可否が決定される。前記メモリ装置は、ダイナミックランダムアクセスメモリ(DRAM)で構成され、前記テストモード回路による前記テストモード信号の受信がない場合には、前記ラッチセッティング回路による前記行選択信号の発生により、前記メモリセルアレイの前記メモリセルの選択された行へのアドレスを許可する。前記アドレス選択信号は、並列バイナリ信号で構成され、該並列バイナリ信号が信号値の第1の論理組合せであるとき、前記ラッチセッティング回路が前記行選択信号を発生させる。
【0015】
また、本発明は、メモリ装置のメモリセルアレイのメモリセルの選択された行を選択アドレスするための行選択信号を発生させる方法を提供する。この方法は、ダイナミックランダムアクセスメモリ(DRAM)で構成されたメモリ装置であって、メモリセルアレイを構成するメモリセルの行及び列と、前記メモリセルアレイの選択された行をアドレスするアドレス選択信号に応答して動作するアドレス回路とを備え、前記アドレス回路は、アドレスバッファと、行プレデコーダと、行デコーダとを有し、前記行プレデコーダは複数の行プレデコーダエレメントにより構成され、前記各行プレデコーダエレメントは、前記アドレス選択信号を表わす信号を受信するパスゲート回路と、電源と接地との間に互いに直列に連結された複数のトランジスタを有し前記アドレス選択信号を表わす信号の値に応答する行へのアドレスを許可する行選択信号を発生させるラッチセッティング回路と、複数のトランジスタを有し前記ラッチセッティング回路から受信した前記行選択信号をラッチするラッチ回路と、を有するデコーディング回路と、テストモード信号を受信するよう結合されかつ前記デコーディング回路の前記ラッチセッティング回路に結合されたテストモード回路と、を具備し、前記テストモード回路は、前記テストモード信号を受信すると、前記ラッチセッティング回路との結合点と前記電源との間の前記各トランジスタには接続されず、前記ラッチセッティング回路との結合点と前記接地との間の前記各トランジスタには接続されて、前記接続されたトランジスタのアドレス選択ラインに生成されるアドレス選択信号の値とは無関係に、前記接続されないトランジスタのアドレス選択ラインに生成されるアドレス選択信号の値にのみ依存して前記行デコーダへの行選択信号の生成の可否が決定され、前記テストモード回路による前記テストモード信号の受信がない場合には、前記ラッチセッティング回路による前記行選択信号の発生により、前記メモリセルアレイの前記メモリセルの選択された行へのアドレスを許可するメモリ装置のメモリセルアレイのメモリセルの選択された行を選択アドレスするための行選択信号を発生させる方法であって、前記パスゲート回路にアドレス選択信号を印加する第1の印加ステップと、前記メモリセルアレイのテスト時に、前記テストモード回路にテストモード選択信号をさらに印加する第2の印加ステップと、前記第1の印加ステップ中に前記パスゲート回路に印加された前記アドレス選択信号が並列バイナリ信号で構成され、前記並列バイナリ信号が信号値の第1の論理組合せである時に、メモリセルの第1の選択された行を選択的にアドレスする第1の行選択信号を第1の選択されたワードライン上に発生させる第1の発生ステップと、前記アドレス選択信号が少なくとも第2の選択された値であって、前記第2の印加ステップ中に前記テストモード選択信号が前記テストモード回路に印加されたとき少なくともメモリセルの第2の選択された行の同時アドレスを選択する少なくとも第2の選択された行選択信号を少なくとも第2の選択されたワードライン上に発生させる第2の発生ステップとを具備する。前記印加ステップ中に前記パスゲート回路に印加される前記アドレス選択信号は、少なくとも第1のライン、第2のライン及び第3のライン上で前記メモリ装置に印加される少なくとも3ビットのバイナリ信号で構成され、前記発生ステップにより、第1のライン、第2のライン及び第3のラインに印加される前記バイナリ信号が各々第1の選択された値であるときには前記第1の行選択信号を発生させることを特徴とする。
【0016】
【発明の実施の形態】
次に添付図面を参照して本発明によるメモリデバイスのメモリセルアクセス方法及びアクセス回路の実施の形態を詳細に説明する。図1は、本発明の実施の形態に係るメモリデバイス10を示す。このメモリデバイス10は、ダイナミックランダムアクセスメモリ(DRAM)であり、行列配置された複数のメモリセルにより構成されるメモリアレイ12を含む。なお、図示するメモリデバイス10はDRAMを構成するが、その他のメモリデバイスを示すことも可能であり、本発明の教示はその他のメモリデバイスにも適用可能である。
【0017】
メモリデバイス10は、更にアドレス回路とバーンインモード信号ジェネレータ22を有する。アドレス回路は、アドレスバッファ14、行プレデコーダ16、行デコーダ18を有する。
【0018】
アドレスバッファ14はアドレス選択ライン24からアドレス選択信号を受けるように結合されている。このアドレス選択信号はバイナリ信号であり、A0〜A9で示され、アドレスバッファ14で用いられる。
【0019】
アドレス選択信号A0〜A9は、メモリデバイス10のメモリサイズが4メガビットのときに用いられる。メモリサイズの値が異なる場合には、用いられるアドレス選択信号の本数も異なってくる。アドレス選択信号値によって、メモリのメモリセルのどの行及び列がアドレスされるかが決定される。
【0020】
アドレスバッファ14は、ライン24を通じて入力されるアドレス選択信号の値を変換して、メモリデバイス10のエレメントによって用いられ得る形態とし、また、アドレス選択信号の値をラッチするように動作する。アドレスバッファ14は、更に行アドレス選択信号の反転信号(以下、バーRAS信号と記す)を受ける。バーRAS信号がライン26上に生成されると、アドレスバッファ14は、ライン24上に生成されるアドレス選択信号の値をラッチする。
【0021】
アドレスバッファ14はラッチされた信号を、行プレデコーダ16につながるライン28上に生成する。行プレデコーダ16は、ライン24上に生成されたアドレス選択信号の取りうる値の数に対応した数のプレデコーダエレメントを有する。特定の値のアドレス選択信号がライン24に生成されると、行プレデコーダ16のプレデコーダエレメントの一つから、行デコーダ18に接続しているライン32上のうちの一つのラインに信号を生成する。行デコーダ18は、メモリアレイ12のメモリセルの選択された行にアドレスを行うために、ワードライン34上に信号を生成する。
【0022】
バーンインモード信号ジェネレータ22は、バーンインモード、またはテストモード信号を、行プレデコーダ16のプレデコーダエレメントに接続されたライン36上に生成する。このバーンインモード信号ジェネレータ22は、特定の手順でこのジェネレータ22に信号が供給されると、それに応答してバーンインモード信号を生成する。
【0023】
特に、バーンインモード信号ジェネレータ22は上述したバーRAS信号とともに、列アドレス信号の反転信号(以下、バーCAS信号と記す)及びライトイネーブル信号の反転信号(以下、バーWE信号と記す)を受信するように接続されている。このバーンインモード信号ジェネレータ22は、さらにアドレス選択信号のうちの選択された数個を受けるように接続されており、ここではアドレス選択信号はA5,A6,A7である。バーRAS信号、バーCAS信号、バーWE信号は、すべてJEDEC(Joint Electric Device Engineering Council) 規格により定義され、周知のものである。
【0024】
図2ないし図6に、DRAMに入力されるバーRAS、バーCAS、バーWE信号の関係を示す。信号ジェネレータ22へのバーRAS、バーCAS、バーWE信号が特定の順にて与えられると、信号ジェネレータ22は、バーンインモード信号を生成する。バーンインモード信号が生成されて行プレデコーダ16に与えられると、行プレデコーダ16において、行選択信号をライン32に生成するプレデコーダエレメントが少なくとも一つ増加する。続いて、ワードライン34に信号を生成する行デコーダ18が少なくとも一つ増加する。ワードライン34の少なくとも一つに、信号が追加生成されることで、メモリアレイ12のメモリセルのアドレスされる行が追加され、従ってアドレスされる行が増加する。メモリセルの行がアドレスされると、アドレスされるメモリセルに電流が付加される。即ち“ストレス" される。従って、バーンインモード信号が生成されて、アドレスされるメモリセルの行が少なくとも一つ増加すると、所定期間中にストレスされるメモリセルの数が増加する。
【0025】
さらに、ライン24へのアドレス選択信号及びバーンインモード信号を適切に生成することで、バーンイン期間中に、メモリアレイ12のメモリセルのすべての行をアドレス及びストレスすることが可能であり、メモリアレイ12のメモリセルが適切に動作することが確認される。
【0026】
そして、バーンインモード信号が生成されたときに、アドレスされるメモリセルの行が少なくとも一つ増加することで、メモリアレイのすべてのメモリセルのアドレス及びストレスに要する時間が短縮される。
【0027】
メモリデバイス10を形成するDRAMに入力されるバーRAS、バーCAS、バーWE信号のタイミングの相関によって、種々の動作モードでメモリデバイスが動作するようになる。このタイミングの相関は、上述したJEDEC規格により定められている。
【0028】
図2において、各波形は、メモリデバイス10の通常動作時におけるバーRAS、バーCAS、バーWE信号の生成を示している。この時のバーRAS信号は、バーCAS信号に先立って生成され、バーWE信号が“無関係”という論理状態のときに生成される。メモリデバイスの通常動作時の間、メモリアレイ12のメモリセルの行は、ライン24に生成されるアドレス選択信号の値にのみ応答してアドレスされる。
【0029】
図3に示される各波形は、バーRAS信号に先立って生成されるバーCAS信号の生成を示している。以下、バーRAS信号に先立つバーCAS信号の生成を、CBR( CBR:バーCAS Before バー RAS)と記載する。バーRAS信号に先立ってバーCAS信号が生成されると、メモリアレイ12のメモリセルは、従来法によってリフレッシュされる。
【0030】
図4に示される波形は、バーWE、バーCAS、バーRASの各信号が順に入力している状態を示し、メモリデバイス10にこれらが入力されると、特別テストモードを生成させる。特に、バーWE、バーCAS、バーRASの各信号及び選択されたアドレス選択信号がバーンインモード信号ジェネレータ22に図示された順、すなわちバーWE信号はバーCAS信号に先立って生成され、バーCAS信号はバーRAS信号の生成に先立って生成される順で入力されると、この信号ジェネレータ22は、バーンインモード信号を生成する。上述したJEDEC規格では、バーWE、バーCAS、バーRASの各信号が図示した順に生成されると、ユーザ定義モードでの動作が可能となっている。ユーザ定義モードは、メモリデバイス10に入力される選択されたアドレス選択信号の値により定められ、図ではADD信号として示される。バーWE、バーCAS、バーRASの各信号が図示の順に生成されると、ADD信号の値により定められるユーザ定義モードに入る。
【0031】
図5は、アドレス選択信号A5,A6,A7として生成される信号の値の組み合わせを示し、これらがともにメモリデバイス10に図4に示すように入力されると、バーンインモード信号ジェネレータ22でバーンインモード信号が生成される。このジェネレータ22のその他の詳細は、以下の図13に示される。図示される順及び値で信号が生成されると、メモリデバイス10の信号ジェネレータ22は、バーンインモード信号を生成させ、この信号は行プレデコーダ16に入力される。
【0032】
従って、図示の順及び値で信号が生成されると、メモリセルの行が少なくとも一つ更にアドレス及びストレスされるようになる。バーンインモードその他の期間におけるメモリデバイス10の試験の間、バーWE、バーCAS、バーRASの各信号をアドレス選択信号とともに用いると、メモリアレイ12のメモリセルがストレスされ、欠陥の有無が検出される。
【0033】
上述したように、図1のメモリデバイス10は、DRAMで構成されているが、その他のメモリデバイスも同様に使用可能である。例えば、SDRAMは、バーンインモード信号ジェネレータ22に入力される信号とバーRAS信号がアドレスバッファ14に入力される点を除いては、上述したメモリデバイス10の構成と同様の構成を有する。
【0034】
バーWE、バーCAS、バーRAS信号は、SDRAMでは用いられない。代わりに、アドレス選択信号A0〜A9(4メガSDRAMの場合)が、バーンインモード信号ジェネレータ22に入力される。
【0035】
JEDECにより定められた規格によれば、アドレス選択信号A7の論理値が“1”のときに、ユーザ定義機能が生成可能となる。従って、本発明の一実施形態では、メモリデバイス10がSDRAMにより構成されている場合、論理値が“1”のアドレス選択信号A7の生成によって、デバイスがテストモードとなる。その他のアドレス選択信号の値は、バーンインモード信号ジェネレータ22によってバーンインモード信号を生成させることとなる。
【0036】
一旦バーンインモードに入ってバーンインモード処理が終了するか、またはバーンインモードから抜けることが必要となると、メモリデバイス10に入力される信号によって、デバイスにおけるバーンインモードが終了される。
【0037】
メモリデバイス10がDRAMで構成されている場合、バーンインモードから抜けるための手順が定義される。図6は、バーンインモード信号の生成を終了させるための、バーンインモード信号ジェネレータ22への信号の入力のタイミング順を示している。ここでは、バーCAS信号は論理値“1”として生成され、バーRAS信号は論理値“0”として生成され、かつ、バーWE信号の論理値は無関係となっている。
【0038】
メモリデバイス10をバーンインモードから抜けさせるためのその他の手法が図3に示される。ここでは、バーCAS信号が低値となるとバーRAS信号が低値となり、バーWE信号は高値となる。メモリデバイス10がSDRAMで構成されている場合、信号A7の論理値が“0”であるアドレス選択信号の生成によって、メモリデバイス10でバーンインモードが終了される。
【0039】
一旦バーンインモードから抜けると、メモリデバイス10は、従来法によって動作する。
【0040】
図7は、図1のメモリデバイス10の行プレデコーダ16の一本の行プレデコーダエレメント、ここでは行プレデコーダエレメント16−0、を示す。行プレデコーダ16は、図に示される行プレデコーダエレメント16−0と同様の複数の行プレデコーダエレメントにより構成される。行プレデコーダエレメント16−0の一部は、メモリデバイスの従来の行プレデコーダエレメントの一部に対応する。
【0041】
行プレデコーダエレメント16−0は、パスゲート回路162、ラッチセッティング回路164及びラッチ回路166を有する。例示のため、回路162,164,166の各部は、CMOSにより構成されているとして示している。勿論、行プレデコーダ16は、その他の回路用装置で構成されていてもよい。
【0042】
パスゲート回路162は、ライン28からアドレス選択信号を受信し、プレデコーダイネーブル信号及びその反転信号をライン168、ライン172から受信するように結合されている。ここで図示される行プレデコーダエレメント16−0の具体例では、3本のアドレス選択信号ライン28がパスゲート回路162に結合されている。他の具体例では、行プレデコーダエレメントの回路構成の変更に応じて、行プレデコーダエレメントに結合されるアドレス選択ラインの本数が増減される。
【0043】
パスゲート回路162は、一連の対となるトランジスタ174,176,178,182,184,186を有する。トランジスタ174,176,178,182,184,186のゲート電極は、ライン168に生成されるプレデコーダイネーブル信号またはライン172に生成されるその反転信号のいずれかを受けるように結合されている。
【0044】
ライン28に生成されるアドレス選択信号の値は、従来法によって、プレデコーダイネーブル信号がライン168に生成される時間に応じて、パスゲート回路162によって、ライン188,192,194に導かれる。
【0045】
プレデコーダイネーブル信号が生成されず、逆に、プレデコーダイネーブル信号の反転が生成されると、トランジスタ196,198,202によって、ライン188,192,194がそれぞれ接地される。その他の場合は、ライン188,192,194に生成される信号は、ラッチセッティング回路164に入力される。
【0046】
ラッチセッティング回路164は、トランジスタ206,208,212,214を有し、これらのトランジスタは互いに直列となっている。トランジスタ206のゲート電極は、プレチャージクロック信号が生成されるライン204に結合されている。トランジスタ208,212,214のゲート電極は、ライン188,192,194にそれぞれ結合されている。このラッチセッティング回路164は、ライン204へのプレチャージクロック信号の生成及びライン188,192,194に順に生成されるアドレス選択信号の値に応答して、ラッチセッティング回路164とラッチ回路166との間に伸びるライン216に信号を生成させる。
【0047】
ラッチ回路166は、トランジスタ218,222,224,226により構成され、ライン216が各トランジスタ218,222,224,226にそれぞれ結合される。このラッチ回路166は、ライン216に供給される信号の値をラッチして、ライン32に信号を生成するように動作する。
【0048】
行プレデコーダエレメント16−0は、図1に示すバーンインモード信号ジェネレータ22により生成されるバーンイン信号を受けるように結合されたバーンインモード信号回路232を更に有する。このバーンインモード信号回路232は、ライン36に生成されるバーンインモード信号を受信するように結合されたゲート電極を備えたトランジスタ234を有する。トランジスタ234のソース電極は接地されており、トランジスタ234のドレイン電極は、トランジスタ212の電極に結合されている。バーンインモード信号が生成されると、トランジスタ234がターンオンされてトランジスタ212、214に接続される。
【0049】
従って、バーンインモード信号が生成されると、ボトムの2本のアドレス選択ライン192,194に生成されたアドレス選択信号の値によってライン216に信号が生成されるかどうかが決定されることはない。これにより、バーンインモード信号の生成により、アドレス選択ラインのボトムに生成されたアドレス選択信号の値を論理的に“無関係”状態とする。ライン32への信号の生成は、これにより、最上位のアドレス選択ライン188に生成されるアドレス選択信号の値にのみ依存することとなる。
【0050】
トランジスタ234がトランジスタ212,214の双方に接続されている場合には、信号はライン32に生成され、その回数は、アドレス選択信号の組み合わせの数と対比して、アドレス選択信号の組み合わせの4倍にあたる回数となる。アドレス選択信号は、バーンインモード信号回路232がないときにはライン32に同様の信号を生成させる。
【0051】
図8は、図1の行プレデコーダ16を構成する他の各行プレデコーダエレメントの一つ、ここでは行プレデコーダエレメント26−0を示す。行プレデコーダエレメント26−0は、図7の行プレデコーダエレメント16−0の各回路と同様で共通符号で示されるパスゲート回路162、ラッチセッティング回路164、ラッチ回路166を有する。これらの回路162,164,166は、CMOSトランジスタで構成されてこれらの回路に対応する図7の行プレデコーダエレメント16−0の各回路と同様である。
【0052】
行プレデコーダエレメント26−0の回路162,164,166は、行プレデコーダ16−0の回路162,164,166のトランジスタに対応するトランジスタを有する。行プレデコーダエレメント26−0の対応するトランジスタは、行プレデコーダエレメント16−0のトランジスタと同じ参照符号により示される。行プレデコーダエレメント26−0の回路162,164,166の対応するトランジスタの動作は、行プレデコーダエレメント16−0の対応するトランジスタの動作と同様である。
【0053】
行プレデコーダエレメント26−0は、さらに、ライン36に結合されたバーンインモード信号を受信するバーンインモード信号回路242を有する。このバーンインモード信号回路242は、ライン36に結合されたゲート電極を備えたトランジスタ244を有する。バーンインモード信号がライン36に生成されて、トランジスタ244のゲート電極に入力されると、トランジスタ244がターンオンされ、ラッチセッティング回路164のトランジスタに接続される。
【0054】
そして、行プレデコーダエレメント16−0のトランジスタ234の動作と同様に、トランジスタ244は、ターンオンされると、ライン32への信号の生成回数を増加させる。ここで、トランジスタ244は、トランジスタ214のみに接続されており、トランジスタ212,214の双方と接続されているわけではないので、ライン32に信号が生成される回数において、2フォールド(two-fold)の増加が生じる。この時、バーンインモード信号回路242によって、ラッチセッティング回路164のライン194に入力されるアドレス選択信号の論理状態は“無関係”となる。
【0055】
図示されてはいないが、他の具体例では、バーンインモード信号回路は、ラッチセッティング回路164の3つのトランジスタに結合されたトランジスタを有する。この3つのトランジスタに結合された場合、バーンインモード信号回路のトランジスタによって、バーンインモード信号が生成される回数において、8フォールド増加が許容される。
【0056】
図9および図10は、図1のメモリデバイス10のアドレス回路の一部を示す。図9および図10には複数の行プレデコーダエレメント、ここでは2バンクが示され、行プレデコーダエレメント16−0,16−1,16−2,16−3,16−4,16−5,16−6,16−7のトップバンク及びボトムバンクによって、図1の単一ブロックとして示される行プレデコーダ16が形成される。図1のアドレスバッファ14によりバッファ及びラッチされたアドレス選択信号は、各行プレデコーダエレメント16−0〜16−7へと入力される。ライン36も、行プレデコーダエレメントのボトムバンクの各行プレデコーダエレメント16−0〜16−7に接続されて、バーンインモード信号ジェネレータ22により生成されたバーンインモード信号を各プレデコーダエレメントに供給する。ライン36は、図示される具体例では行プレデコーダエレメントのトップバンクの行プレデコーダエレメント16−0〜16−7には結合されていない。各行プレデコーダエレメント16−0〜16−7は、行デコーダ18に接続されたライン32に結合される。
【0057】
メモリデバイス10の通常動作時においては、アドレス回路は、図に示すようにアドレス選択ライン24を通じてアドレス選択信号が入力される。そして、アドレス選択信号の値によって、行プレデコーダエレメントのセットのうちのいずれかの行プレデコーダエレメントの一つにより、ライン32の対応するものに信号が生成される。
【0058】
しかし、バーンインモード信号がライン36に生成された場合、行プレデコーダエレメント16−0〜16−7に入力されるアドレス選択信号により、行プレデコーダエレメントの2つ以上において、対応するライン32に信号が生成されるようになる。
【0059】
上述した通り、図7の行プレデコーダエレメント16−0〜16−7に関しては、行プレデコーダエレメント16−0〜16−7の数における4フォールド増加により、アドレス選択信号のいずれの各値に対してもライン32に信号が生成される。
【0060】
従って、バーンイン期間におけるメモリデバイスの試験の間、バーンインモード信号の生成によって、所定時間中においてアドレス及びストレスされるメモリセルの行の数は増加する。
【0061】
図11および図12は、本発明に係るメモリデバイス10のアドレス回路の一部の他の例を示す。ここでは、行プレデコーダエレメント26−0〜26−7の2つのバンクが示されており、2つのバンクのすべての行プレデコーダエレメント26−0〜26−7にライン36が接続されている。行プレデコーダエレメントの2つの分離されたバンクは、従来法により、アドレス選択信号で2つのセットを受けるように接続されている。メモリデバイス10の通常動作の間、行プレデコーダエレメントの一本は、行プレデコーダエレメントのバンクに入力されるアドレス選択信号の値に応じて、ライン32の一つに信号を生成する。
【0062】
しかし、バーンインモード信号がライン36に生成されると、ライン32に信号を生成する行プレデコーダエレメントの数が増加する。図9および図10で上述したように、行プレデコーダエレメントの各バンクの行プレデコーダエレメントの数において、2フォールドが増加する。これにより、入力されるアドレス選択信号の値にかかわらず、4フォールドの増加が生じる。信号は、行プレデコーダエレメント26−0〜26−7の各バンクに接続される4本のライン32に生成される。
【0063】
したがって、バーンイン期間中、アドレス及びストレスされるメモリアレイのメモリセルの行は増加し、バーンイン期間中におけるメモリデバイスのスループットが増加する。所定期間中におけるアクセス可能なメモリセルの行の数が増加するので、メモリデバイスのメモリセルにおける欠陥検出がより迅速になされる。
【0064】
図13は、図1に示したバーンインモード信号ジェネレータ22を示す。このジェネレータ22は、バーRAS、バーCAS、バーWEの各信号及びアドレス選択信号A5,A6,A7が図4で示したようにジェネレータ22に入力されているときに、ライン36にバーンインモード信号を生成するものである。図13には、ネガティブブールロジック回路で構成された信号ジェネレータの論理回路を示したが、この信号ジェネレータは、勿論他の手段により構成することも可能である。
【0065】
列アドレス選択信号は、直列に接続されたトランジスタ304、306のうちの前者、つまりトランジスタ304のゲート電極に接続されたライン302により信号ジェネレータに入力される。トランジスタ304の電極は、電圧供給源に接続され、トランジスタ306の電極は、トランジスタ308を通じて接地可能とされている。バーRAS信号は、トランジスタ306のゲート電極へ入力される。バーCAS及びバーRASの各信号の値が選択された値のときは、トランジスタ304,306はターンオンされ、ライン312の電圧は、供給される電圧と等しくされる。ライン312はNORゲート314の入力部に結合されている。ライン312は、さらにパラレル接続されたインバータ316,318に結合されている。
【0066】
バーRAS信号は、さらにインバータ322の入力部に供給され、このインバータ322の出力部は第2のインバータ324に結合している。第2のインバータ324の出力部は、ライン326を通じて、NORゲート134の他の入力に接続されている。ライン326は、さらにトランジスタ308のゲート電極に結合されている。NORゲート314の出力部は、NANDゲート328の入力部に結合されており、バーRAS信号は、NANDゲート328の第2の入力部に供給されている。バーRAS信号は、NORゲート332の入力部にも入力されており、CBR信号は、インバータ334を通じてNORゲート332の第2の入力部に入力される。バーRAS信号は、さらにトランジスタ336のゲート電極に入力される。バーWE信号は、トランジスタ336の第2の電極に入力され、トランジスタ336の第3の電極は、インバータ346とパラレル接続されているインバータ344を通じてNANDゲート342の入力部に結合されている。インバータ322の出力部は、NANDゲート342の他方の入力部に結合されている。
【0067】
NORゲート332及びNANDゲート342の出力部は、NANDゲート348の入力部に結合されている。NORゲート332の出力部は、さらにNANDゲート352の入力部に結合されており、NANDゲート342の出力部は、インバータ354を通じてNANDゲート352の他方の入力部に結合されている。NANDゲート352の出力部は、NANDゲート356の入力部に結合され、NANDゲート356の出力部は、NANDゲート358の入力部に結合される。NANDゲート328,348の出力部も、NANDゲート358の入力部に結合される。NANDゲート356の出力部は、ライン364上のインバータ362を通じて、トランジスタ366のゲート電極に結合される。トランジスタ366の他方の電極は、NANDゲート368の出力部に結合される。信号A5,A7の各信号は、それぞれ、インバータ372、374を通じてNANDゲート368の入力部に供給される。
【0068】
信号A6はNANDゲート368の他方の入力部に結合される。NANDゲート368に生成された信号の値が、トランジスタ366をターンオンさせる値で、信号A5,A6,A7の値がそれぞれ0、1、0である場合、NANDゲート368の出力論理値は低値となり、この値はインバータ376で反転され、このインバータ376で反転された値は、NANDゲート378に入力される。第2のインバータ382は、インバータ376にパラレル接続される。ライン364に生成された信号は、インバータ384を通じてNANDゲート378の他方の入力部に入力される。NANDゲート378の出力は、ライン36上のインバータ386により反転される。
【0069】
このようなバーンインモード信号ジェネレータ22は、ライン36上に信号を生成するよう動作可能であり、この信号の生成を終了させるには、図6を用いて示されたように信号が信号ジェネレータに供給されると、ライン36上への信号の生成の終了を行うことが可能である。
【0070】
本発明の他の実施形態によれば、メモリセルの行に接続するワードラインは、プレチャージされないようになっている。ワードラインが選択されると、ワードラインの電圧レベルは、供給電圧レベル付近まで上昇可能とされる。その後、従来のバーンイン処理によって、アドレスがサイクルされる。オリジナルアドレスが再度選択されると、ワードラインのレベルは、再度供給電圧に復帰し、上昇する。これにより、すべてのワードラインは一度に”オン”となる。アドレス及び選択するメモリセルの行の数を増加させることも、同様に可能である。
【0071】
図14および図15に、本発明の他の実施形態を示す。メモリデバイスは、ここでは410で示し、また、ワードラインドライブデバイスとしても示される。このメモリデバイスは、点線で示されるブロック412で囲まれたエレメントにより構成される行デコーダを有する。ライン24のアドレス選択信号は、ここではi,jで示され、それぞれトランジスタ414,416のゲート電極に供給されている。後述する回路により生成されたバイアス信号は、ライン418を通じてトランジスタ422に入力される。トランジスタ422,414,416は、互いに直列に接続され、トランジスタ414,422の電極に結合されたライン423は、インバータ424に結合される。インバータ424の出力部に接続された出力ライン426は、トランジスタ428のゲート電極に結合されている。トランジスタ428のその他の電極は、電圧供給源とライン423との間に接続されている。インバータ424の出力部は、第2のインバータ432に接続されている。第2のインバータ432の出力部は、トランジスタ434のゲート電極に結合されている。トランジスタ434のその他の電極は、バイアス信号及びワードライン34に接続されている。ワードライン34は、図1に示されるようなメモリアレイ12のようなメモリアレイのメモリセルの行をアドレスするために用いられる。ワードライン34は、トランジスタ436のゲート電極、トランジスタ438,442の電極にも結合されている。トランジスタ436は、さらに、トランジスタ444に直列に接続されている。
【0072】
第1のバイアス信号ジェネレータは、ここでは点線のブロック448で囲まれたエレメントで示され、トランジスタ422のゲート電極に入力されるライン418上に信号を生成する。第1のバイアス信号ジェネレータは、図1に示したジェネレータ22で生成されるバーンインモード信号、ライン452上のブロックアドレス信号、ライン454上のバイアス信号、ライン456上のバーRAS信号が入力されるようにライン36に結合されている。ライン454,456はNANDゲート458の入力部に結合され、NANDゲート458の出力部は、NANDゲート462の入力部に結合される。ライン452は、NANDゲート462の第2の入力部に結合されている。NANDゲート462の出力部は、トランジスタ464,466のゲート電極に結合されている。トランジスタ464,466は、並列接続トランジスタ468,462と直列接続されている。ライン36は、トランジスタ468のゲート電極に結合され、さらに、トランジスタ472のゲート電極にも結合される。トランジスタ472は、トランジスタ474の電極と接地線との間に結合されている。トランジスタ474,462のゲート電極は、ライン456に結合されている。トランジスタ464,466,474の電極は、さらに、第1のバイアス信号が生成されるライン418に結合されている。
【0073】
第2のバイアス信号ジェネレータは、点線のブロック476により囲まれたエレメントにより構成され、ライン454,456に結合される。ライン454はトランジスタ478のゲート電極に結合され、ライン456は、トランジスタ480,482のゲート電極にそれぞれ結合される。トランジスタ478,480,482は、直列に接続される。ライン484は直列接続されたトランジスタ480,482の中点、ノアゲート486の入力部及びパラレル接続されたインバータ488,490にも接続される。ライン36は、テストモード信号が生成されるラインであり、ノアゲート486の第2の入力部に結合されている。ノアゲート486の出力部は、行デコーダ412のトランジスタ444,438のゲート電極に結合されている。
【0074】
図16および図17のタイミングダイアグラムには、図14および図15のメモリデバイス410の回路の動作が示される。図16は、メモリデバイス410の通常動作を示し、図17には、バーンインモード信号が生成されたときのメモリデバイスの動作が示される。
【0075】
図14および図15の実施形態は、特に、節電が要求される場合に有利である。この実施形態では、メモリセルの行をアドレスするワードラインは、同時には選択されず、順次に選択され、ワードラインは実質的にプレチャージされることはない。結果として、アドレスするワードラインが増えても、必要とされる電力が大きくなることはない。従って、本発明にかかる集積回路の内部バス構造のサイズを大きくする必要はない。また、内部電源ジェネレータ、通常はドライバの電源に用いられるジェネレータも、同様に容量を大きくする必要はない。
【0076】
以上、本発明の好適な実施形態を説明したが、本発明に係る方法および回路は上記記載に限定されるものではなく、種々の変更が可能である。
【0077】
【発明の効果】
このように本発明のメモリデバイスのメモリセルアクセス方法及びアクセス回路によれば、メモリデバイスの試験時のバーンイン期間中に、メモリセルの複数行を同時にアドレスするようにしたので、信号の電圧レベルや温度を高くすることなく、メモリデバイスのメモリセルを高いレートでストレス可能とすることができる。
【図面の簡単な説明】
【図1】本発明によるメモリデバイスのメモリセルアクセス方法及びアクセス回路の実施の形態を示すブロック図。
【図2】図1の回路の動作を説明するための波形図。
【図3】図1の回路の動作を説明するための波形図。
【図4】図1の回路の動作を説明するための波形図。
【図5】図1の回路の動作を説明するための波形図。
【図6】図1の回路の動作を説明するための波形図。
【図7】図1に示される行プレデコーダの一本のプレデコーダエレメントを示す回路図。
【図8】図1に示される行プレデコーダの一本のプレデコーダエレメントの他の例を示す回路図。
【図9】図1のメモリデバイスのアドレス回路の一部を示すブロック図。
【図10】図9と一体となるアドレス回路の一部のブロック図。
【図11】図1のメモリデバイスのアドレス回路の一部の他の例を示すブロック図。
【図12】図11と一体となるアドレス回路の一部の他の例のブロック図。
【図13】図1に示されるバーンインモード信号ジェネレータを示す具体的回路図。
【図14】本発明の実施の形態の他の例を示す回路図。
【図15】図14と一体となる実施の形態の他の例の回路図。
【図16】実施の形態の他の例の動作を示す波形図。
【図17】実施の形態の他の例の動作を示す波形図。
【符号の説明】
12 メモリアレイ
14 アドレスバッファ
16 行プレデコーダ
18 行デコーダ
22 バーンインモード信号ジェネレータ
24 アドレス選択ライン
34 ワードライン
16−0〜16−7,26−0〜26−7 行プレデコーダエレメント
412 行デコーダ回路
448 第1のバイアス信号ジェネレータ
476 第2のバイアス信号ジェネレータ
Claims (16)
- メモリセルアレイを構成するメモリセルの行及び列と、
前記メモリセルアレイの選択された行をアドレスするアドレス選択信号に応答して動作するアドレス回路とを備えたメモリ装置において、
前記アドレス回路は、アドレスバッファと、行プレデコーダと、行デコーダとを有し、
前記行プレデコーダは複数の行プレデコーダエレメントにより構成され、
前記各行プレデコーダエレメントは、
前記アドレス選択信号を表わす信号を受信するパスゲート回路と、
電源と接地との間に互いに直列に連結された複数のトランジスタを有し、前記アドレス選択信号を表わす信号の値に応答する行へのアドレスを許可する行選択信号を発生させるラッチセッティング回路と、
複数のトランジスタを有し、前記ラッチセッティング回路から受信した前記行選択信号をラッチするラッチ回路と、を有するデコーディング回路と、
テストモード信号を受信するよう結合され、かつ前記デコーディング回路の前記ラッチセッティング回路に結合されたテストモード回路と、を具備し、
前記テストモード回路は、前記テストモード信号を受信すると、前記ラッチセッティング回路との結合点と前記電源との間の前記各トランジスタには接続されず、前記ラッチセッティング回路との結合点と前記接地との間の前記各トランジスタには接続されて、前記接続されたトランジスタのアドレス選択ラインに生成されるアドレス選択信号の値とは無関係に、前記接続されないトランジスタのアドレス選択ラインに生成されるアドレス選択信号の値にのみ依存して前記行デコーダへの行選択信号の生成の可否が決定され、
前記メモリ装置は、
ダイナミックランダムアクセスメモリ(DRAM)で構成され、前記テストモード回路による前記テストモード信号の受信がない場合には、前記ラッチセッティング回路による前記行選択信号の発生により、前記メモリセルアレイの前記メモリセルの選択された行へのアドレスを許可し、
前記アドレス選択信号は、並列バイナリ信号で構成され、該並列バイナリ信号が信号値の第1の論理組合せであるとき、前記ラッチセッティング回路が前記行選択信号を発生させることを特徴とするメモリ装置。 - 前記テストモード回路は、前記テストモード信号の受信時に、前記並列バイナリ信号が第1の論理組合せ及び第2の論理組合せであれば前記デコーディング回路に対して前記行アドレス選択信号を発生させるよう動作することを特徴とする請求項1に記載のメモリ装置。
- 第1の論理組合せと第2の論理組合せとは前記並列バイナリ信号の一方の信号の値がそれぞれ互いに異なることを特徴とする請求項1に記載のメモリ装置。
- 前記テストモード回路は、前記テストモード信号の受信時に、前記並列バイナリ信号が、第1の論理組合せ、第2の論理組合せ、第3の論理組合せ及び第4の論理組合せであれば前記デコーディング回路に対して前記行アドレス選択信号を発生させるよう動作することを特徴とする請求項1に記載のメモリ装置。
- 前記デコーディング回路は複数のデコーダで構成され、各デコーダは前記アドレス選択信号を受信するように結合され、少なくとも1つの行選択信号を発生させることを特徴とする請求項1に記載のメモリ装置。
- 前記デコーダの数は、前記アドレス選択信号を形成する前記並列バイナリ信号の許された信号値の論理組合せの数に対応していることを特徴とする請求項5に記載のメモリ装置。
- 前記アドレス選択信号を形成する前記並列バイナリ信号は、少なくとも第1のライン、第2のライン、及び第3のライン上に生成された少なくとも3ビット信号で構成され、前記デコーディング回路は、第1のライン、第2のライン及び第3のラインをそれぞれ受けるよう結合された少なくとも第1の入力パッド、第2の入力パッド及び第3の入力パッドを有し、これらのライン上に前記アドレス選択信号が生成されることを特徴とする請求項1に記載のメモリ装置。
- 前記デコーディング回路は、前記テストモード選択信号を受信すると、第3の入力パッドを選択された信号値に分流する分流回路を形成することを特徴とする請求項7に記載のメモリ装置。
- 前記テストモード信号を発生させるテストモード発生器を更に備えることを特徴とする請求項1に記載のメモリ装置。
- 前記テストモード発生器はメモリセルの行グループをストレスする前記テストモード信号を発生させることを特徴とする請求項9に記載のメモリ装置。
- ダイナミックランダムアクセスメモリ(DRAM)で構成されたメモリ装置であって、
メモリセルアレイを構成するメモリセルの行及び列と、
前記メモリセルアレイの選択された行をアドレスするアドレス選択信号に応答して動作するアドレス回路とを備え、
前記アドレス回路は、アドレスバッファと、行プレデコーダと、行デコーダとを有し、
前記行プレデコーダは複数の行プレデコーダエレメントにより構成され、
前記各行プレデコーダエレメントは、
前記アドレス選択信号を表わす信号を受信するパスゲート回路と、
電源と接地との間に互いに直列に連結された複数のトランジスタを有し、前記アドレス選択信号を表わす信号の値に応答する行へのアドレスを許可する行選択信号を発生させるラッチセッティング回路と、
複数のトランジスタを有し、前記ラッチセッティング回路から受信した前記行選択信号をラッチするラッチ回路と、を有するデコーディング回路と、
テストモード信号を受信するよう結合され、かつ前記デコーディング回路の前記ラッチセッティング回路に結合されたテストモード回路と、を具備し、
前記テストモード回路は、前記テストモード信号を受信すると、前記ラッチセッティング回路との結合点と前記電源との間の前記各トランジスタには接続されず、前記ラッチセッティング回路との結合点と前記接地との間の前記各トランジスタには接続されて、前記接続されたトランジスタのアドレス選択ラインに生成されるアドレス選択信号の値とは無関係に、前記接続されないトランジスタのアドレス選択ラインに生成されるアドレス選択信号の値にのみ依存して前記行デコーダへの行選択信号の生成の可否が決定され、
前記テストモード回路による前記テストモード信号の受信がない場合には、前記ラッチセッティング回路による前記行選択信号の発生により、前記メモリセルアレイの前記メモリセルの選択された行へのアドレスを許可するメモリ装置のメモリセルアレイのメモリセルの選択された行を選択アドレスするための行選択信号を発生させる方法であって、
前記パスゲート回路にアドレス選択信号を印加する第1の印加ステップと、
前記メモリセルアレイのテスト時に、前記テストモード回路にテストモード選択信号をさらに印加する第2の印加ステップと、
前記第1の印加ステップ中に前記パスゲート回路に印加された前記アドレス選択信号が並列バイナリ信号で構成され、前記並列バイナリ信号が信号値の第1の論理組合せである時に、メモリセルの第1の選択された行を選択的にアドレスする第1の行選択信号を第1の選択されたワードライン上に発生させる第1の発生ステップと、
前記アドレス選択信号が少なくとも第2の選択された値であって、前記第2の印加ステップ中に前記テストモード選択信号が前記テストモード回路に印加されたとき少なくともメモリセルの第2の選択された行の同時アドレスを選択する少なくとも第2の選択された行選択信号を少なくとも第2の選択されたワードライン上に発生させる第2の発生ステップと、を具備し、
前記印加ステップ中に前記パスゲート回路に印加される前記アドレス選択信号は、少なくとも第1のライン、第2のライン及び第3のライン上で前記メモリ装置に印加される少なくとも3ビットのバイナリ信号で構成され、前記発生ステップにより、第1のライン、第2のライン及び第3のラインに印加される前記バイナリ信号が各々第1の選択された値であるときには前記第1の行選択信号を発生させることを特徴とする方法。 - 前記第2の発生ステップは、第1のライン及び第2のライン上に印加される前記バイナリ信号が各々第1の選択された値であるときには少なくとも前記第2の行選択信号を発生させるステップを含むことを特徴とする請求項11に記載の方法。
- 前記メモリ装置はデコーディング回路を有し、前記第1の印加ステップ中に生成される前記アドレス選択信号が前記デコーディング回路に印加されることを特徴とする請求項11に記載の方法。
- 前記第1の発生ステップは、前記第1の選択されたワードラインをバイアスするステップを含み、その後、前記第2の発生ステップは前記第2の選択されたワードラインをバイアスするステップを含むことを特徴とする請求項11に記載の方法。
- テスト時にメモリ装置のメモリセルがストレスされるときの速度を増加させる回路であって、前記メモリセルはメモリセルアレイを形成するように行列配置され、前記メモリ装置はアドレス選択信号を受信するように結合されている回路において、
テストモード信号を発生させるテストモード信号発生器と、
前記テストモード信号発生器と前記アドレス選択信号とによって生成された前記テストモード信号を受信するよう結合されているメモリセルアレイデコーディング装置とを備え、
前記メモリセルアレイデコーディング装置は、
前記アドレス選択信号を表わす信号を受信するパスゲート回路と、
電源と接地との間に互いに直列に連結された複数のトランジスタを有し、前記アドレス選択信号を表わす信号の値に応答する行へのアドレスを許可する行選択信号を発生させるラッチセッティング回路と、
複数のトランジスタを有し、前記ラッチセッティング回路から受信した前記行選択信号をラッチするラッチ回路と、を有するデコーディング回路と、
テストモード信号を受信するよう結合され、かつ前記デコーディング回路の前記ラッチセッティング回路に結合されたテストモード回路と、を具備し、
前記テストモード回路は、前記テストモード信号を受信すると、前記ラッチセッティング回路との結合点と前記電源との間の前記各トランジスタには接続されず、前記ラッチセッティング回路との結合点と前記接地との間の前記各トランジスタには接続されて、前記接続されたトランジスタのアドレス選択ラインに生成されるアドレス選択信号の値とは無関係に、前記接続されないトランジスタのアドレス選択ラインに生成されるアドレス選択信号の値にのみ依存して前記アレイの前記メモリセルのどの行がストレスされるかを決定する値を持った行選択信号を生成し、
前記行選択信号は、前記テストモード信号が生成されたとき同時にストレスされるべき前記アレイの前記メモリセルの行の増加数を選択させることを特徴とする回路。 - 前記行選択信号の値を変更するワードラインドライブ装置をさらに含むことを特徴とする請求項15に記載の回路。
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KR20050050343A (ko) * | 2003-11-25 | 2005-05-31 | 가부시키가이샤 버팔로 | 메모리 모듈 및 메모리용 보조모듈 |
US7304905B2 (en) * | 2004-05-24 | 2007-12-04 | Intel Corporation | Throttling memory in response to an internal temperature of a memory device |
KR100899392B1 (ko) * | 2007-08-20 | 2009-05-27 | 주식회사 하이닉스반도체 | 리프레시 특성 테스트 회로 및 이를 이용한 리프레시 특성테스트 방법 |
KR101069672B1 (ko) * | 2009-04-20 | 2011-10-04 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 어드레스 제어회로 |
US10497426B1 (en) * | 2018-09-21 | 2019-12-03 | Nanya Technology Corporation | Target row generator, DRAM, and method for determining a target row |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH073754B2 (ja) * | 1988-03-08 | 1995-01-18 | 三菱電機株式会社 | 半導体記憶装置 |
US5327380B1 (en) * | 1988-10-31 | 1999-09-07 | Texas Instruments Inc | Method and apparatus for inhibiting a predecoder when selecting a redundant row line |
US5131018A (en) * | 1990-07-31 | 1992-07-14 | Texas Instruments Incorporated | Counter circuit with two tri-state latches |
DE69130210T2 (de) * | 1990-11-16 | 1999-01-21 | Fujitsu Ltd | Halbleiterspeicher mit hochgeschwindigkeitsadressendekodierer |
KR950014099B1 (ko) * | 1992-06-12 | 1995-11-21 | 가부시기가이샤 도시바 | 반도체 기억장치 |
JP3199862B2 (ja) * | 1992-08-12 | 2001-08-20 | 日本テキサス・インスツルメンツ株式会社 | 半導体記憶装置 |
US5406526A (en) * | 1992-10-01 | 1995-04-11 | Nec Corporation | Dynamic random access memory device having sense amplifier arrays selectively activated when associated memory cell sub-arrays are accessed |
KR960000681B1 (ko) * | 1992-11-23 | 1996-01-11 | 삼성전자주식회사 | 반도체메모리장치 및 그 메모리쎌 어레이 배열방법 |
US5331601A (en) * | 1993-02-04 | 1994-07-19 | United Memories, Inc. | DRAM variable row select |
-
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