JPH052900A

JPH052900A - 半導体記憶装置

Info

Publication number: JPH052900A
Application number: JP3202006A
Authority: JP
Inventors: Shigeru Mori; 茂森; Masato Suwa; 真人諏訪; Hiroshi Miyamoto; 博司宮本; Kiichi Morooka; 毅一諸岡; Shigeru Kikuta; 繁菊田; Mitsuya Kinoshita; 充矢木下
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-08-29
Filing date: 1991-08-12
Publication date: 1993-01-08
Anticipated expiration: 2012-11-05
Also published as: US5384784A; DE4127698A1; GB2248706B; GB9118276D0; GB2248706A; DE4127698C2; JP2673395B2

Abstract

(57)【要約】【目的】レイアウト面積の増加が少なく、大幅にテス
ト時間を短縮することができ、かつ高速動作が可能な半
導体記憶装置を提供することである。【構成】半導体記憶装置はメモリアレイ１を含む。メ
モリアレイ１内の奇数番目のビット線対ＢＬ，／ＢＬは
第１のグループに属し、偶数番目のビット線対ＢＬ，／
ＢＬは第２のグループに属する。各ビット線対ＢＬ，／
ＢＬには第１の差動増幅器６０が接続される。第１のグ
ループに対応して、書込用バスＷ１，／Ｗ１、読出用バ
スＲ１，／Ｒ１および読出／テスト回路７ａが設けられ
る。第２のグループに対応して、書込用バスＷ２，／Ｗ
２、読出用バスＲ２，／Ｒ２および読出／テスト回路７
ｂが設けられる。コラムデコーダ４は、テスト時に、複
数のビット線対ＢＬ，／ＢＬを同時に選択する。テスト
時には、読出／テスト回路７ａ，７ｂの各々が、対応す
るグループに属する複数のビット線対ＢＬ，／ＢＬから
読出されたデータを、予め与えられた期待値データと比
較し、その比較結果を出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、特にテスト回路を備えた半導体記憶装置に関する。

【０００２】

【従来の技術】図３８は従来のダイナミックランダムア
クセスメモリ（以下ＤＲＡＭと呼ぶ）の主要部の構成を
示す回路図である。

【０００３】図３８に示すように、複数のビット線対Ｂ
Ｌ０，／ＢＬ０〜ＢＬ１０２３，／ＢＬ１０２３および
複数のワード線ＷＬ０，ＷＬ１が互いに交差するように
配置され、それらの交点にメモリセルＭＣ０，ＭＣ１が
設けられている。メモリセルＭＣ０は容量値ＣＳを有す
るキャパシタＣ０およびＮチャネルＭＯＳトランジスタ
Ｑ３０を含む。メモリセルＭＣ１はキャパシタＣ１およ
びＮチャネルＭＯＳトランジスタＱ３１を含む。キャパ
シタＣ０はトランジスタＱ３０を介してビット線ＢＬ０
に接続され、キャパシタＣ１はトランジスタＱ３１を介
してビット線／ＢＬ０に接続される。トランジスタＱ３
０，Ｑ３１のゲートにそれぞれワード線ＷＬ０，ＷＬ１
が接続される。

【０００４】ビット線対ＢＬ０，／ＢＬ０には、Ｎチャ
ネルＭＯＳトランジスタＱ３２，Ｑ３３を含むセンスア
ンプ回路ＳＥと、ＰチャネルＭＯＳトランジスタＱ３
５，Ｑ３６を含むリストア回路ＲＳとが接続される。セ
ンスアンプ回路ＳＥおよびリストア回路ＲＳがセンスア
ンプ５０を構成する。センスアンプ回路ＳＥのコモンノ
ード線ＣＮ１はＮチャネルＭＯＳトランジスタＱ３４を
介して接地線Ｖｓｓに接続され、リストア回路ＲＳのコ
モンノード線ＣＮ２は、ＰチャネルＭＯＳトランジスタ
Ｑ３７を介して電源線Ｖｃｃに接続される。トランジス
タＱ３４，Ｑ３７のゲートにはそれぞれセンスアンプ回
路活性化信号φｓおよびリストア回路活性化信号／φｓ
が与えられる。

【０００５】ビット線ＢＬ０，／ＢＬ０はＮチャネルＭ
ＯＳトランジスタＱ４１，Ｑ４２を介して入出力線対Ｉ
Ｏ，／ＩＯに接続される。また、ビット線ＢＬ０とビッ
ト線／ＢＬ０との間にはＮチャネルＭＯＳトランジスタ
Ｑ３８が接続される。ビット線ＢＬ０，／ＢＬ０はそれ
ぞれＮチャネルＭＯＳトランジスタＱ３９，Ｑ４０を介
してプリチャージ電位Ｖ_BLに結合される。プリチャージ
電位Ｖ_BLは、電源電圧Ｖｃｃの約１／２である。トラン
ジスタＱ３８〜Ｑ４０のゲートにはビット線イコライズ
信号φ_EQが与えられる。

【０００６】ワード線ＷＬ０，ＷＬ１はロウデコーダ
（図示せず）に接続される。ロウデコーダは、外部から
与えられる行アドレス信号に応答して１つのワード線を
選択する。選択されたワード線が、ワード線駆動回路
（図示せず）により駆動される。

【０００７】一方、トランジスタＱ４１，Ｑ４２のゲー
トにはコラムデコーダ（図示せず）によりコラム選択信
号Ｙ０が与えられる。コラムデコーダは、外部から与え
られる列アドレス信号に応答して、複数のビット線のう
ち１つを選択し、対応するコラム選択信号を活性状態に
する。それにより、ビット線対が入出力線対ＩＯ，／Ｉ
Ｏに接続される。入出力線対ＩＯ，／ＩＯには書込ドラ
イバ１４０が接続される。

【０００８】図３９の波形図を参照しながら図３８のＤ
ＲＡＭの読出動作を説明する。読出開始時刻ｔ１より前
には、イコライズ信号φ_EQが“Ｈ”レベルとなってい
る。それにより、ビット線ＢＬ０，／ＢＬ０はともにプ
リチャージ電位Ｖ_BLにプリチャージされる。時刻ｔ０に
イコライズ信号φ_EQが“Ｌ”レベルになる。それによ
り、ビット線ＢＬ０，／ＢＬ０が互いに切離され、かつ
ビット線ＢＬ０，／ＢＬ０がプリチャージ電位Ｖ_BLから
切離される。

【０００９】時刻ｔ１に、たとえばワード線ＷＬ０の電
位が立上がる。それにより、メモリセルＭＣ０のキャパ
シタＣ０にストアされた電荷がビット線ＢＬ０に読出さ
れる。キャパシタＣ０に“Ｌ”のデータが書込まれたと
仮定すると、ビット線ＢＬ０の電位はビット線／ＢＬ０
の電位（Ｖ_BL）よりも低くなる。

【００１０】その後、時刻ｔ２に、活性化信号φｓが
“Ｈ”レベルに立上がると、センスアンプ回路ＳＥが活
性状態になる。その結果、ビット線ＢＬ０，／ＢＬ０間
の電位差が増幅され、ビット線ＢＬ０の電位が接地電位
Ｖｓｓまで引下げられる。

【００１１】時刻ｔ３に、活性化信号／φｓが“Ｌ”レ
ベルになると、リストア回路ＲＳが活性状態になる。そ
の結果、ビット線／ＢＬ０の電位が電源電位Ｖｃｃまで
引上げられる。

【００１２】時刻ｔ４には、コラムデコーダによりトラ
ンジスタＱ４１，Ｑ４２がオンにされる。それにより、
ビット線対ＢＬ０，／ＢＬ０上のデータが入出力線対Ｉ
Ｏ，／ＩＯに読出される。その後、時刻ｔ５に、活性化
信号φｓが“Ｌ”レベルになると、センスアンプ回路Ｓ
Ｅが非活性となる。時刻ｔ６に、活性化信号／φｓが
“Ｈ”レベルになると、リストア回路ＲＳが非活性にな
る。時刻ｔ７にイコライズ信号φ_EQが“Ｈ”レベルにな
ると、ビット線対ＢＬ０，／ＢＬ０は再びプリチャージ
電位Ｖ_BLにプリチャージされる。

【００１３】図４０の波形図を参照しながら図３８のＤ
ＲＡＭの書込動作を説明する。時刻ｔ０からｔ３までの
動作は読出動作と同様である。時刻ｔ４に、コラムデコ
ーダによりトランジスタＱ４１，Ｑ４２がオンされる。
書込動作時には、入出力線対ＩＯ，／ＩＯには、書込ド
ライバ１４０により書込データが与えられている。した
がって、ビット線対ＢＬ０，／ＢＬ０が入出力線対Ｉ
Ｏ，／ＩＯに接続されると、ビット線対ＢＬ０，／ＢＬ
０上のデータが、入出力線対ＩＯ，／ＩＯ上のデータに
より書換えられる。その書換えられたデータがメモリセ
ルに書込まれる。時刻ｔ５からｔ７までの動作も、読出
動作と同様である。

【００１４】近年、半導体記憶装置の大容量化に伴い、
テスト時間の増大が顕著となっている。そこで、飛躍的
にテスト時間を短縮することができる技術として、ライ
ンモードテストが１９８９ＩＥＥＥＩｎｔｅｒｎａ
ｔｉｏｎａｌＳｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉ
ｔｓＣｏｎｆｅｒｅｎｃｅＤｉｇｅｓｔｏｆＴｅ
ｃｈｎｉｃａｌＰａｐｅｒｓ，ｐｐ．２４４−２４５
に提案されている。このラインモードテストによると、
１つのワード線に接続されるすべてのメモリセルが同時
にテストされるので、多数のビットを一度にテストする
ことが可能となる。したがって、テスト時間の大幅な短
縮が期待される。

【００１５】図４１は、ラインモードテストの機能を有
する従来のダイナミック型半導体記憶装置の主要部の構
成を示す図である。

【００１６】図４１において、複数のビット線対ＢＬ，
／ＢＬおよび複数のワード線ＷＬが互いに交差するよう
に配置され、それらの交点にメモリセルＭＣが設けられ
ている。複数のワード線ＷＬは、デコーダ３１およびワ
ードドライバ３２を含むロウデコーダ３に接続されてい
る。各ビット線対ＢＬ，／ＢＬにはセンスアンプ５０が
接続されている。また、各ビット線対ＢＬ，／ＢＬは、
ＮチャネルＭＯＳトランジスタ１２１，１２２およびＮ
チャネルＭＯＳトランジスタ１２５，１２６を介して入
出力線対ＩＯ，／ＩＯに接続されている。トランジスタ
１２１，１２２，１２５，１２６はトランスファーゲー
トを構成する。トランジスタ１２５，１２６のゲートに
はコラムデコーダ４からコラム選択信号Ｙｉ（ｉ＝１，
２，…）が与えられる。各ビット線対ＢＬ，／ＢＬに対
応して比較回路１００およびラッチ回路１１０が設けら
れている。

【００１７】ロウデコーダ３は、外部から与えられる行
アドレス信号ＲＡに応答して複数のワード線ＷＬのうち
１つを選択し、その電位を“Ｈ”レベルに立上げる。コ
ラムデコーダ４は、外部から与えられる列アドレス信号
ＣＡに応答して複数のビット線対ＢＬ，／ＢＬのうち１
つを選択し、対応するトランジスタ１２５，１２６のゲ
ートに“Ｈ”レベルのコラム選択信号Ｙｉを与える。こ
のようにして１つのメモリセルＭＣが選択され、その選
択されたメモリセルＭＣに入出力線対ＩＯ，／ＩＯを介
してデータが書込まれるか、あるいは、その選択された
メモリセルＭＣに記憶されたデータが入出力線対ＩＯ，
／ＩＯを介して外部に読出される。

【００１８】次に、ラインモードテストを説明する。ラ
インモードテストでは、基本的には外部から入力された
期待値データがラッチ回路１１０に一旦蓄積される。選
択されたワード線ＷＬに接続されるメモリセルＭＣから
読出されたデータと、ラッチ回路１１０に蓄積された期
待値データとが比較回路１００によりそれぞれ比較され
る。それにより、１つのワード線ＷＬに接続された複数
のメモリセルＭＣに関するテストが一括して行なわれ
る。

【００１９】まず、テストデータのメモリセルＭＣへの
書込を説明する。まず、コラムデコーダ４により選択さ
れたトランジスタ１２５，１２６がオン状態になる。そ
れにより、入出力線対ＩＯ，／ＩＯを通して外部から与
えられたテストデータがノードＮＡ，ＮＢに伝達され
る。このテストデータが、ラッチ回路１１０に蓄積され
る。ラッチ回路１１０に蓄積されたテストデータがテス
ト時の期待値データとなる。このとき、信号ＴＲは
“Ｌ”レベルとなっている。そのため、トランジスタ１
２１，１２２はオフ状態であり、ノードＮＡ，ＮＢのテ
ストデータはビット線対ＢＬ，／ＢＬには伝達されな
い。コラムデコーダ４により複数組のトランジスタ１２
５，１２６を順次選択することにより、複数のラッチ回
路１１０に順にテストデータが蓄積される。

【００２０】次に、信号ＴＲが“Ｈ”レベルに立上が
る。それにより、トランジスタ１２１，１２２がオン状
態になる。また、ロウデコーダ３により複数のワード線
ＷＬのうち１つが選択される。それにより、選択された
ワード線ＷＬに接続されるメモリセルＭＣの各々に、ラ
ッチ回路１１０に蓄積されたテストデータが書込まれ
る。ロウデコーダ３により複数のワード線ＷＬを順次選
択することにより、すべてのメモリセルＭＣにテストデ
ータが書込まれる。

【００２１】次に、メモリセルＭＣに記憶されたテスト
データの読出および読出されたテストデータと期待値デ
ータとの比較を説明する。

【００２２】まず、ロウデコーダ３により複数のワード
線ＷＬのうち１つが選択される。それにより、選択され
たワード線ＷＬに接続されるメモリセルＭＣから対応す
るビット線対ＢＬ，／ＢＬにテストデータがそれぞれ読
出される。読出されたテストデータは対応するセンスア
ンプ５０により増幅される。

【００２３】次に、信号ＴＲが“Ｌ”レベルのままで信
号ＬＴＥが“Ｈ”レベルに立上がる。これにより、Ｎチ
ャネルＭＯＳトランジスタ１２３，１２４がオン状態に
なる。その結果、メモリセルＭＣから読出された各テス
トデータが対応する比較回路１００に伝達される。各比
較回路１００には、ラッチ回路１１０に蓄積された期待
値データがノードＮＡ，ＮＢおよびノードＮＶ，ＮＷを
介して伝達されている。各比較回路１００は、メモリセ
ルＭＣから読出されたテストデータとラッチ回路１１０
に蓄積された期待値データとを比較し、その比較結果を
検出線ＬＴＳに出力する。

【００２４】すべての比較回路１００において、メモリ
セルＭＣから読出されたテストデータとラッチ回路１１
０に蓄積された期待値データとが一致した場合には、検
出線ＬＴＳの電位は“Ｈ”レベルに保持される。少なく
とも１つの比較回路１００において、メモリセルＭＣか
ら読出されたテストデータとラッチ回路１１０に蓄積さ
れた期待値データとが一致しなかった場合には、検出線
ＬＴＳの電位が“Ｌ”レベルに放電される。

【００２５】図４２は、図４１に示される比較回路１０
０およびラッチ回路１１０の構成を詳細に示す回路図で
ある。

【００２６】比較回路１００は、ＮチャネルＭＯＳトラ
ンジスタ１０１〜１０４を含む。ラッチ回路１１０は、
ＮチャネルＭＯＳトランジスタ１１１，１１２およびＰ
チャネルＭＯＳトランジスタ１１３，１１４を含む。

【００２７】コラムデコーダ４（図４１）によりコラム
選択信号Ｙｉが“Ｈ”レベルになると、トランジスタ１
２５，１２６がオン状態になる。それにより、外部から
与えられたテストデータが入出力線対ＩＯ，／ＩＯを通
じてノードＮＡ，ＮＢに伝達され、ラッチ回路１１０に
蓄積される。信号ＣＲＥが“Ｈ”レベルになり、かつ、
信号／ＣＲＥが“Ｌ”レベルになると、ＮチャネルＭＯ
Ｓトランジスタ１２７およびＰチャネルＭＯＳトランジ
スタ１２８がそれぞれオン状態になる。それにより、ノ
ードＮＡ，ＮＢの電位のうち“Ｈ”レベルの電位が電源
レベルに設定されかつ“Ｌ”レベルの電位が接地レベル
に設定される。

【００２８】テスト時には、信号ＬＴＲによりＮチャネ
ルＭＯＳトランジスタ１０３をオン状態にすることによ
り、ノードＮＣの電位は予め“Ｌ”レベルに設定され
る。また、検出線ＬＴＳの電位は予め“Ｈ”レベルに設
定される。

【００２９】信号ＴＲが“Ｌ”レベルのままで信号ＬＴ
Ｅが“Ｈ”レベルに立上がると、トランジスタ１２３，
１２４がオン状態になる。それにより、ビット線対Ｂ
Ｌ，／ＢＬのノードＮＥ，ＮＦが比較回路１００に接続
される。たとえば、ノードＮＡの電位が“Ｈ”レベルで
ありかつノードＮＢの電位が“Ｌ”レベルであれば、ト
ランジスタ１０２はオン状態であり、トランジスタ１０
１はオフ状態になっている。

【００３０】メモリセルＭＣから正しいテストデータが
読出されると、ノードＮＥの電位は“Ｈ”レベルであり
かつノードＮＦの電位は“Ｌ”レベルとなっている。そ
のため、ノードＮＣの電位は“Ｌ”レベルのまま変化し
ない。したがって、ＮチャネルＭＯＳトランジスタ１０
４はオフ状態であり、検出線ＬＴＳのノードＮＤの電位
は“Ｈ”レベルのまま変化しない。

【００３１】メモリセルＭＣから誤ったテストデータが
読出されると、ノードＮＥの電位は“Ｌ”レベルであり
かつノードＮＦの電位は“Ｈ”レベルとなっている。そ
のため、ノードＮＣの電位は“Ｈ”レベルとなり、トラ
ンジスタ１０４がオン状態になる。したがって、検出線
ＬＴＳのノードＮＤの電位が“Ｌ”レベルに降下する。
これにより、エラーを検出することができる。

【００３２】図４２においては、１組のビット線対Ｂ
Ｌ，／ＢＬに関するテスト動作を説明したが、上記の動
作はすべてのビット線対ＢＬ，／ＢＬに関して一括して
行なわれる。そのため、１つのメモリセルＭＣから誤っ
たテストデータが読出された場合でも、検出線ＬＴＳの
ノードＮＤの電位は“Ｌ”レベルに降下する。

【００３３】上記の従来のダイナミック型半導体記憶装
置におけるラインモードテストを要約すると次のように
なる。

【００３４】まず、外部から入力されたテストデータが
複数のラッチ回路１１０に蓄積される。続いて、選択さ
れたワード線ＷＬに接続された複数のメモリセルＭＣに
一括して複数のラッチ回路１１０からのテストデータが
書込まれる。この書込動作はワード線の数だけ繰り返さ
れる。

【００３５】その後、選択されたワード線ＷＬに接続さ
れた複数のメモリセルＭＣから一括してテストデータが
読出され、その読出されたテストデータがラッチ回路１
１０に蓄積されたデータと比較される。この読出および
比較動作もワード線の数だけ繰り返される。

【００３６】すべての比較動作でメモリセルＭＣから読
出されたテストデータとラッチ回路１１０に蓄積された
期待値データとが一致した場合にはラインモードテスト
が終了する。しかし、１回でもメモリセルＭＣから読出
されたテストデータとラッチ回路１１０に蓄積された期
待値データとが一致しなかった場合には、検出線ＬＴＳ
から“Ｌ”レベルのエラーフラグが出力される。

【００３７】

【発明が解決しようとする課題】上記の従来の半導体記
憶装置においては、ラインモードテストを行なうために
複数のビット線対に対応して複数のラッチ回路および複
数の比較回路を設ける必要がある。そのため、レイアウ
ト面積が増大するという問題がある。

【００３８】また、複数のラッチ回路またはビット線対
にテストデータの書込を行なう際には、ビット線対の数
と同じ回数だけ書込動作を行なう必要がある。そのた
め、テスト時間の短縮が図れない。

【００３９】さらに、ラインモードテストの書込動作に
おいては、多数のメモリセルのデータを同時に書換える
必要がある。たとえば、図３８に示されるＤＲＡＭにお
いては、１０２４ビットのメモリセルのデータを同時に
書換える必要がある。そのため、通常動作の書込時の約
１０２４倍の駆動能力を有する書込ドライバ１４０が必
要となる。

【００４０】このように、ラインモードテスト機能を有
する従来の半導体記憶装置では、ラインモードテストの
書込動作を行なうために大きな書込ドライバが必要とな
る。その結果、チップ面積が増大する。

【００４１】この発明の目的は、レイアウト面積を増大
させることなく、半導体記憶装置のテスト時間を短縮す
ることである。

【００４２】この発明の他の目的は、テスト回路のため
のレイアウト面積の増加が少なく、大幅にテスト時間を
短縮することができ、かつ高速動作が可能な半導体記憶
装置を提供することである。

【００４３】この発明のさらに他の目的は、大きな駆動
能力を有する書込ドライバを必要とすることなく、チッ
プ面積の小さい半導体記憶装置を得ることである。

【００４４】

【課題を解決するための手段】第１の発明に係る半導体
記憶装置は、複数行および複数列に配列された複数のメ
モリセルを含むメモリアレイを備える。メモリアレイの
複数列は、インタリーブされた態様で複数のグループに
区分されている。その半導体記憶装置は、選択手段、読
出手段、複数のグループにそれぞれ対応する複数のテス
ト手段、および出力手段をさらに備える。選択手段は、
テスト動作時に、選択された行において各グループ内の
すべての列を同時に選択する。読出手段は、選択された
行および列のメモリセルに記憶されたデータを読出す。
複数のテスト手段の各々は、対応するグループに属する
選択された列から読出されたデータを予め定められた期
待値データと同時に比較する。出力手段は、複数のテス
ト手段の結果を出力する。

【００４５】第２の発明に係る半導体記憶装置は、複数
のワード線、複数のワード線に交差するように設けられ
た複数のビット線対およびワード線とビット線対との交
点に設けられた複数のメモリセルを含むメモリアレイを
備える。複数のビット線対は、インタリーブされた態様
で複数のグループに区分されている。

【００４６】その半導体記憶装置は、複数のグループに
それぞれ対応する複数の書込用バスと、複数のグループ
にそれぞれ対応する複数の読出用バスと、複数のビット
線対の各々と対応する読出用バスとの間にそれぞれ設け
られた複数の第１の増幅手段と、複数のグループにそれ
ぞれ対応する複数の第２の増幅手段とをさらに備える。

【００４７】その半導体記憶装置は、複数の期待値デー
タ入力手段と、選択手段と、接続手段と、活性化手段と
をさらに備える。複数の期待値データ入力手段は、複数
のグループにそれぞれ対応して設けられ、期待値データ
を記憶する。選択手段は、通常動作時の読出および書込
のために各グループ内において複数のビット線対の１つ
を選択し、テスト動作時に各グループ内のすべてのビッ
ト線対を同時に選択する。接続手段は、通常動作の書込
時に、選択手段により選択されたビット線対を対応する
書込用バスに接続する。活性化手段は、選択されたビッ
ト線対に対応する第１の増幅手段を活性化する。

【００４８】通常動作の読出時に、活性化された第１の
増幅手段および対応する第２の増幅手段がカレントミラ
ー型増幅器を構成する。テスト動作時に、各活性化され
た第１の増幅手段が、対応するビット線対のデータを対
応する期待値データと比較し、その比較結果を対応する
読出用バスに与える。

【００４９】第３の発明に係る半導体記憶装置は、通常
動作および複数のメモリセルを同時にテストするテスト
動作が可能である。その半導体記憶装置は、複数のワー
ド線、複数のワード線に交差するように設けられた複数
のビット線、ワード線とビット線との交点に設けられた
複数のメモリセル、および複数のビット線に与えられる
データを増幅する増幅手段を含む。その半導体記憶装置
は、通常動作の読出時および書込時に増幅手段を活性化
し、テスト動作の書込時に増幅手段を一時的に非活性に
し、その後再び活性化する制御手段をさらに含む。

【００５０】

【作用】第１の発明に係る半導体記憶装置によれば、テ
スト動作時に、各グループにおいて、各テスト手段によ
り、複数列の各々から読出されたデータと期待値データ
とが比較され、その比較結果が出力される。

【００５１】各テスト手段が同時に複数列に関するテス
トを行なうのでテスト時間が短縮される。また、各テス
ト手段が複数列に共通に設けられているので、テスト回
路によるレイアウト面積の増加が少ない。さらに、各テ
スト手段ごとに異なる期待値データを設定することによ
り、種々のテストパターンによるメモリセルのテストを
行なうことができる。

【００５２】第２の発明に係る半導体記憶装置によれ
ば、テスト動作時に、複数のビット線対が同時に選択さ
れ、選択されたビット線対に対応する第１の増幅手段が
活性化される。活性化された第１の増幅手段により、対
応するビット線対のデータと、対応する期待値入力手段
により入力されたデータとが比較され、その比較結果が
対応する読出用バスに出力される。この場合、第１の増
幅手段は比較手段として働く。

【００５３】第１の増幅手段が同時に複数のビット線対
に関するテストを行なうので、テスト時間が短縮され
る。また、各期待値入力手段により異なる期待値データ
を与えることにより、種々のテストパターンによるメモ
リセルのテストを行なうことができる。

【００５４】通常動作の読出時には、複数のビット線対
の１つが選択され、その選択されたビット線対に対応す
る第１の増幅手段が活性化される。活性化された第１の
増幅手段は、第２の増幅手段とともにカレントミラー型
増幅器を構成する。

【００５５】それにより、選択されたビット線対のデー
タが増幅され、対応する読出用バスに高速に読出され
る。この場合、第１の増幅手段は増幅手段として働く。

【００５６】特に、通常動作の読出時には、書込用バス
がビット線対に接続されないので、データの高速読出が
可能となる。

【００５７】通常動作の書込時には、複数のビット線対
のいずれかが選択され、その選択されたビット線対が対
応する書込用バスに接続される。

【００５８】それにより、書込用バスを介して、選択さ
れたビット線対に接続されたメモリセルにデータを書込
むことができる。

【００５９】第２の発明に係る半導体記憶装置による
と、第１の増幅手段がテスト動作時には比較手段として
働き、通常動作の読出時には増幅手段として働き、か
つ、第２の増幅手段が複数のビット線対に共通に設けら
れている。したがって、テスト回路によるレイアウト面
積の増加が少ない。

【００６０】第３の発明に係る半導体記憶装置によれ
ば、テスト動作の書込時に、増幅手段が一時的に非活性
になり、その後再び増幅手段が活性化される。したがっ
て、テスト動作における書込が容易に行なわれ得る。

【００６１】それにより、書込ドライバの負荷が軽減さ
れる。その結果、大きな駆動能力を有する書込ドライバ
が不要となり、チップ面積の小さい半導体記憶装置を得
ることが可能となる。

【００６２】

【実施例】以下、この発明の実施例を図面を参照しなが
ら詳細に説明する。

【００６３】図１は、この発明の一実施例によるダイナ
ミック型半導体記憶装置のチップ全体の構成を示すブロ
ック図である。

【００６４】メモリアレイ１は、複数行および複数列に
マトリクス状に配列された複数のメモリセルを含む。ア
ドレスバッファ２は、外部から与えられるアドレス信号
Ａ０〜Ａｎを受け、所定のタイミングでロウデコーダ３
に行アドレス信号ＲＡを与え、所定のタイミングでコラ
ムデコーダ４に列アドレス信号ＣＡを与える。メモリア
レイ１にはセンスアンプ群５を介して読出／書込ゲート
６が接続されている。読出／書込ゲート６には２つの読
出／テスト回路７ａ，７ｂが接続されている。

【００６５】一方、高電圧検出器８は、アドレス信号Ａ
０のための入力端子ｈの電圧に応答してテストイネーブ
ル信号／φを発生し、それをコラムデコーダ４および読
出／テスト回路７ａ，７ｂに与える。読出／テスト回路
７ａ，７ｂの出力はプリアンプ９および出力バッファ１
１を介して出力データＤｏｕｔとして外部に出力され
る。外部から与えられる入力データＤｉｎは入力バッフ
ァ１０を介して読出／書込ゲート６に入力される。

【００６６】クロックジェネレータ１２は、外部から与
えられるロウアドレスストローブ信号／ＲＡＳ、コラム
アドレスストローブ信号／ＣＡＳおよびライトイネーブ
ル信号／ＷＥに応答して各部分のタイミング制御を行な
う。ＩＯコントローラ１３は、データの書込時に入力バ
ッファ１０を活性化させ、データの読出時に出力バッフ
ァ１１を活性化させる。ラインモードテスト時には、出
力バッファ１１は、エラーの検出に応答して読出／テス
ト回路７ａ，７ｂから与えられるエラーフラグＥＦを外
部に出力する。図１に示される各部分はチップＣＨ上に
形成されている。

【００６７】図２は、図１の半導体記憶装置の主要部の
構成を詳細に示す回路図である。メモリアレイ１は、従
来の半導体記憶装置と同様に、複数のビット線対ＢＬ，
／ＢＬ、そのビット線対ＢＬ，／ＢＬに交差するように
配置された複数のワード線ＷＬおよびそれらの交点に設
けられた複数のメモリセルＭＣを含む。複数のワード線
ＷＬはロウデコーダ３に接続されている。ロウデコーダ
３は、行アドレス信号ＲＡに応答して複数ワード線ＷＬ
のいずれか１つを選択するデコーダ３１および選択され
たワード線ＷＬの電位を“Ｈ”レベルに駆動するワード
ドライバ３２を含む。各ビット線対ＢＬ，／ＢＬ間には
センスアンプ５０が接続されている。

【００６８】複数のビット線対ＢＬ，／ＢＬは第１およ
び第２のグループに区分されている。奇数番目のビット
線対ＢＬ，／ＢＬは第１のグループに属し、偶数番目の
ビット線対ＢＬ，／ＢＬは第２のグループに属する。各
ビット線対ＢＬ，／ＢＬには第１の差動増幅器６０が接
続されている。第１のグループに対応して、書込用バス
Ｗ１，／Ｗ１、読出用バスＲ１，／Ｒ１および読出／テ
スト回路７ａが設けられている。第２のグループに対応
して、書込用バスＷ２，／Ｗ２、読出用バスＲ２，／Ｒ
２および読出／テスト回路７ｂが設けられている。

【００６９】図２に示されるようなビット線対のグルー
プ分けを、“インタリーブされた態様”と呼ぶ。図２に
示される例では、１つおきのビット線対により各グルー
プが構成されているが複数組おきのビット線対により各
グループが構成されてもよい。

【００７０】第１のグループに属する奇数番目のビット
線対ＢＬ，／ＢＬはＮチャネルＭＯＳトランジスタ６
５，６７および６６，６８を介して書込用バスＷ１，／
Ｗ１に接続されている。第２のグループに属する偶数番
目のビット線対ＢＬ，／ＢＬは、ＮチャネルＭＯＳトラ
ンジスタ６５，６７および６６，６８を介して書込用バ
スＷ２，／Ｗ２に接続されている。トランジスタ６５，
６７のゲートにはクロックジェネレータ１２（図１）か
ら書込制御信号ＷＣが与えられる。

【００７１】第１のグループに属する第１の差動増幅器
６０は読出用バスＲ１，／Ｒ１に接続され、第２のグル
ープに属する第１の差動増幅器６０は読出用バスＲ２，
／Ｒ２に接続されている。

【００７２】トランジスタ６６，６８のゲートおよびト
ランジスタＱ３，Ｑ４のゲートには、コラムデコーダ４
からコラム選択信号Ｙｉ（ｉ＝１，２，…）が与えられ
る。１つのコラム選択信号Ｙｉにより第１のグループに
属する１組のビット線対ＢＬ，／ＢＬおよび第２のグル
ープに属する１組のビット線対ＢＬ，／ＢＬが同時に選
択される。この実施例では、コラムデコーダ４が２ウェ
イのデコーダ構成となり、デコーダピッチを緩和するこ
とができる。

【００７３】第１のグループに属する第１の差動増幅器
６０において、トランジスタＱ１，Ｑ３が読出用バスＲ
１と接地ラインとの間に直列に接続され、トランジスタ
Ｑ２，Ｑ４が読出用バス／Ｒ１と接地ラインとの間に直
列に接続されている。トランジスタＱ１のゲートはビッ
ト線ＢＬに接続され、トランジスタＱ２のゲートはビッ
ト線／ＢＬに接続されている。第２のグループに属する
第１の差動増幅器６０においては、トランジスタＱ１，
Ｑ２がそれぞれ読出用バスＲ２，／Ｒ２に接続されてい
る。

【００７４】読出／テスト回路７ａにおいて、スイッチ
７１は読出用バスＲ１，／Ｒ１とデータバスＤＢ，／Ｄ
Ｂとの間に接続され、スイッチ７２は、読出用バスＲ
１，／Ｒ１とラインテスト用バスＬＢ，／ＬＢとの間に
接続されている。データバスＤＢ，／ＤＢには第２の差
動増幅器７３が接続されている。第２の差動増幅器７３
は、電源端子とデータバス／ＤＢとの間に接続されるＰ
チャネルＭＯＳトランジスタＱ５および電源端子とデー
タバスＤＢとの間に接続されるＰチャネルＭＯＳトラン
ジスタＱ６を含む。トランジスタＱ５，Ｑ６のゲートは
データバスＤＢに接続されている。

【００７５】ラインテスト用バスＬＢ，／ＬＢには期待
値書込回路７４が接続されている。期待値書込回路７４
は、ラインモードテスト時にラインテスト用バスＬＢ，
／ＬＢに期待値データを書込むために用いられる。ま
た、ラインテスト用バスＬＢ，／ＬＢにはエラー検出回
路７５が接続されている。エラー検出回路７５は、ライ
ンモードテスト時にエラーが検出されると、エラーフラ
グＥＦを出力する。

【００７６】データバスＤＢ，／ＤＢは、図１に示され
るプリアンプ９を介して出力バッファ１１に接続され
る。また、エラーフラグＥＦは出力バッファ１１に与え
られる。

【００７７】通常動作時にはテストイネーブル信号／φ
によりスイッチ７１が導通状態となり、ラインモードテ
スト時にはテストイネーブル信号／φによりスイッチ７
２が導通状態となる。

【００７８】読出／テスト回路７ｂの構成も、読出／テ
スト回路７ａの構成と同様である。この半導体記憶装置
においては、複数の書込用バスＷ１，／Ｗ１およびＷ
２，／Ｗ２と複数の読出用バスＲ１，／Ｒ１およびＲ
２，／Ｒ２とが分離されている。そのため、通常動作時
の高速アクセスが可能となる。このような構成は、たと
えば１９８７ＶＬＳＩ・サーキット・シンポジウム
ｐｐ．７９〜８０に発表されている構成をＭＯＳトラン
ジスタの回路に応用した構成と類似している。

【００７９】次に、図１および図２に示される半導体記
憶装置の動作を説明する。（通常動作）データの書込時には、まずロウデコーダ３
により複数のワード線ＷＬのうち１つが選択され、その
選択されたワード線ＷＬの電位が“Ｈ”レベルになる。
それにより、選択されたワード線ＷＬに接続されたメモ
リセルＭＣから対応するビット線対ＢＬ，／ＢＬにそれ
ぞれ“Ｈ”または“Ｌ”のデータが読出される。次に、
センスアンプ活性化信号ＳＡによりセンスアンプ５０が
活性化される。その結果、各ビット線対ＢＬ，／ＢＬの
データが増幅される。

【００８０】その後、書込制御信号ＷＣが“Ｈ”レベル
になり、トランジスタ６５，６７がオンする。また、コ
ラムデコーダ４により１つのコラム選択信号Ｙｉが選択
され、その選択されたコラム選択信号Ｙｉが“Ｈ”レベ
ルになる。それにより、選択されたコラム選択信号Ｙｉ
が与えられる２組のトランジスタ６６，６８がオンす
る。その結果、書込用バスＷ１，／Ｗ１およびＷ２，／
Ｗ２に与えられたデータが、選択された１つのコラム選
択信号Ｙｉに対応する２組のビット線対ＢＬ，／ＢＬに
伝達され、選択されたメモリセルＭＣにそのデータがそ
れぞれ書込まれる。

【００８１】その後、ワード線ＷＬの電位が“Ｌ”レベ
ルになる。選択されたワード線ＷＬに接続されたメモリ
セルＭＣのうちコラムデコーダ４により選択されないメ
モリセルにおいてはリフレッシュが行なわれる。

【００８２】データの読出時には、書込制御信号ＷＣが
“Ｌ”レベルとなっており、書込用バスＷ１，／Ｗ１お
よびＷ２，／Ｗ２がビット線対ＢＬ，／ＢＬから切離さ
れている。そのため、書込用バスＷ１，／Ｗ１およびＷ
２，／Ｗ２の信号および負荷がビット線対ＢＬ，／ＢＬ
に影響を与えない。

【００８３】図３を参照すると、時刻ｔ０でロウデコー
ダ３により選択されたワード線ＷＬの電位が“Ｈ”レベ
ルに立上がる。ワード線ＷＬの電位は電源電圧Ｖｃｃ
（５Ｖ）以上に昇圧される。これにより、この選択され
たワード線ＷＬに接続されたメモリセルＭＣから対応す
るビット線対ＢＬ，／ＢＬにそれぞれデータが読出され
る。その結果、ビット線対ＢＬ，／ＢＬ間に微小な電位
差が生じる。時刻ｔ１で、センスアンプ活性化信号ＳＡ
が“Ｈ”レベルとなり、ビット線対ＢＬ，／ＢＬ間の微
小な電位差が増幅される。そのため、各ビット線対Ｂ
Ｌ，／ＢＬの一方のビット線の電位が“Ｈ”レベルにな
り、他方のビット線の電位が“Ｌ”レベルになる。

【００８４】その後、時刻ｔ２において、コラムデコー
ダ４により選択されたコラム選択信号Ｙｉが“Ｈ”レベ
ルになる。それにより、選択されたコラム選択信号Ｙｉ
に対応する２つの第１の差動増幅器６０が動作する。こ
の場合、第１のグループに属する選択された第１の差動
増幅器６０と読出／テスト回路７ａ内の第２の差動増幅
器７３とがカレントミラー型差動増幅器を構成する。同
様に、第２のグループに属する選択された第１の差動増
幅器６０と読出／テスト回路７ｂ内の第２の差動増幅器
７３とがカレントミラー型差動増幅器を構成する。

【００８５】これらのカレントミラー型差動増幅器は、
それぞれ選択されたビット線対ＢＬ，／ＢＬの微小な電
位差を高速に増幅し、増幅されたデータを読出用バスＲ
１，／Ｒ１およびＲ２，／Ｒ２を介してそれぞれ対応す
るデータバスＤＢ，／ＤＢに出力する。したがって、高
速アクセスが可能となっている。

【００８６】（ラインモードテスト）テストデータの書
込時には、まずロウデコーダ３により複数のワード線Ｗ
Ｌのうち１つが選択され、その電位が“Ｈ”レベルにな
る。書込制御信号ＷＣは“Ｈ”レベルになる。ラインモ
ードテスト時には、コラムデコーダ４によりすべてのコ
ラム選択信号Ｙｉが同時に選択される。ここで、ｉは
１，２，３…を表わしている。

【００８７】その結果、書込用バスＷ１，／Ｗ１に与え
られたテストデータは第１のグループに属するビット線
対ＢＬ，／ＢＬに伝達され、書込用バスＷ２，／Ｗ２に
与えられたテストデータは第２のグループに属するビッ
ト線対ＢＬ，／ＢＬに伝達される。このようにして、選
択されたワード線ＷＬに接続されたメモリセルＭＣに同
時にテストデータが書込まれる。

【００８８】このとき、次の理由からセンスアンプ５０
は非活性状態になっている。たとえば、メモリアレイ１
が１０２４のワード線ＷＬおよび１０２４のビット線対
ＢＬ，／ＢＬを含む場合には、１組の書込用バスにより
５１２のビット線対ＢＬ，／ＢＬにテストデータが書込
まれる。そのため、書込に要する時間が長くなる。そこ
で、ラインモードテストにおけるテストデータの書込時
には、書込速度を速くするために、センスアンプ活性化
信号ＳＡによりセンスアンプ５０が非活性状態にされ
る。

【００８９】書込用バスＷ１，／Ｗ１およびＷ２，／Ｗ
２の両方に同一のテストデータが与えられると、選択さ
れた１つのワード線ＷＬに接続されたすべてのメモリセ
ルＭＣに同一のテストデータが書込まれる。

【００９０】また、書込用バスＷ１，／Ｗ１に“Ｈ”の
テストデータ（Ｗ１の電位は“Ｈ”レベル；／Ｗ１の電
位は“Ｌ”レベル）が与えられ、書込用バスＷ２，／Ｗ
２に“Ｌ”のテストデータ（Ｗ２の電位は“Ｌ”レベ
ル；／Ｗ２の電位は“Ｈ”レベル）が与えられると、１
ビットごとに異なるテストデータ（“Ｈ”，“Ｌ”，
“Ｈ”，“Ｌ”，…）が書込まれる。

【００９１】１つのワード線ＷＬに関するテストデータ
の書込が終了すると、そのワード線ＷＬの電位が“Ｌ”
レベルに立下がる。その後、すべてのコラム選択信号Ｙ
ｉの電位が“Ｌ”レベルになる。

【００９２】このようにして、選択された１つのワード
線ＷＬに接続されるメモリセルＭＣにテストデータが書
込まれる。その後、次のワード線ＷＬが選択され、上記
の動作が繰り返される。

【００９３】このように、１サイクルで１つのワード線
ＷＬに接続される１行のメモリセルＭＣへの書込が行な
われる。したがって、１Ｍビットのメモリアレイの場合
には、書込時間は従来の１０００分の１に短縮される。

【００９４】次に、図５に示されるようなチェッカーボ
ードのフィールドパターンをメモリアレイ１に書込む動
作を説明する。

【００９５】まず、図５において、ＸアドレスＷＬ１，
ＷＬ２，…はワード線ＷＬに対応し、ＹアドレスＢＬ
１，ＢＬ２，…はビット線対ＢＬ，／ＢＬに対応するも
のとする。

【００９６】まず、１番目のワード線ＷＬが選択された
後、書込用バスＷ１，／Ｗ１に“Ｈ”のテストデータが
与えられ、書込用バスＷ２，／Ｗ２に“Ｌ”のテストデ
ータが与えられる。すべてのコラム選択信号Ｙｉが
“Ｈ”レベルに立上がり、選択されたワード線ＷＬに接
続されたメモリセルＭＣにテストデータが書込まれる。
その後、１番目のワード線ＷＬの電位が“Ｌ”レベルに
立下がる。これにより、ＸアドレスＷＬ１に“Ｈ”，
“Ｌ”，“Ｈ”，“Ｌ”…のテストデータが書込まれ
る。

【００９７】次に、２番目のワード線ＷＬが選択され、
書込用バスＷ１，／Ｗ１に“Ｌ”のテストデータが与え
られ、書込用バスＷ２，／Ｗ２に“Ｈ”のテストデータ
が与えられる。すべてのコラム選択信号Ｙｉの電位が
“Ｈ”レベルになり、選択されたワード線ＷＬに接続さ
れたメモリセルＭＣにテストデータが書込まれる。その
後、選択されたワード線ＷＬの電位が“Ｌ”レベルに立
下がる。それにより、ＸアドレスＷＬ２に“Ｌ”，
“Ｈ”，“Ｌ”，“Ｈ”…のテストデータが書込まれ
る。上記の動作を繰返すことにより、図５に示されるチ
ェッカーボードのフィールドパターンが書込まれる。

【００９８】テストデータの読出時には、書込制御信号
ＷＣは“Ｌ”レベルとなっている。したがって、ビット
線対ＢＬ，／ＢＬは、書込用バスＷ１，／Ｗ１およびＷ
２，／Ｗ２の信号および負荷の影響を受けない。また、
読出用バスＲ１，／Ｒ１は読出／テスト回路７ａのスイ
ッチ７２を介してラインテスト用バスＬＢ，／ＬＢに接
続されている。読出用バスＲ２，／Ｒ２も同様に、読出
／テスト回路７ｂ内のラインテスト用バスＬＢ，／ＬＢ
に接続されている。

【００９９】ここでは、図５のフィールドパターンが書
込まれている場合の動作を説明する。図４を参照する
と、まず、時刻ｔ０で選択されたワード線ＷＬの電位が
“Ｈ”レベルに立上がる。それにより、そのワード線Ｗ
Ｌに接続されたメモリセルＭＣから対応するビット線対
ＢＬ，／ＢＬにそれぞれテストデータが読出される。次
に、時刻ｔ１でセンスアンプ活性化信号ＳＡが“Ｈ”レ
ベルに立上がり、センスアンプ５０が活性化される。そ
れにより、各ビット線対ＢＬ，／ＢＬの微小電位差が増
幅される。

【０１００】コラム選択信号Ｙｉが“Ｈ”レベルに立上
がる前に、読出／テスト回路７ａ内の期待値書込回路７
４により読出用バスＲ１，／Ｒ１に“Ｌ”の期待値デー
タが与えられ、読出／テスト回路７ｂ内の期待値書込回
路７４により読出用バスＲ２，／Ｒ２に“Ｈ”の期待値
データが与えられる。

【０１０１】第１のグループに属する奇数番目のビット
線対ＢＬ，／ＢＬには“Ｈ”のテストデータが読出され
ているので、ビット線ＢＬの電位は“Ｈ”レベルにな
り、ビット線／ＢＬの電位は“Ｌ”レベルになる。その
ため、読出用バスＲ１，／Ｒ１に接続される第１の差動
増幅器６０内のトランジスタＱ１はオン状態であり、ト
ランジスタＱ２はオフ状態である。第２のグループに属
する奇数番目のビット線対ＢＬ，／ＢＬには“Ｌ”のテ
ストデータが読出されているので、ビット線ＢＬの電位
は“Ｌ”レベルであり、ビット線／ＢＬの電位は“Ｈ”
レベルになっている。そのため、読出用バスＲ２，／Ｒ
２に接続される第１の差動増幅器６０内のトランジスタ
Ｑ１はオフ状態であり、トランジスタＱ２はオン状態で
ある。

【０１０２】この状態で、時刻ｔ２において、すべての
コラム選択信号Ｙｉが“Ｈ”レベルに立上がる。それに
より、読出用バスＲ１，／Ｒ１に接続される第１の差動
増幅器６０内のトランジスタＱ３，Ｑ４がオンし、トラ
ンジスタＱ１，Ｑ３を介して読出用バスＲ１が接地ライ
ンに接続される。読出用バスＲ１の電位は“Ｌ”レベル
にプリチャージされているので、特に変化を生じない。
また、トランジスタＱ２はオフ状態であるので、予め
“Ｈ”レベルにプリチャージされている読出用バス／Ｒ
１は放電されず、その電位が“Ｈ”レベルに保持される
（図４参照）。

【０１０３】同様に、読出用バスＲ２，／Ｒ２に接続さ
れる第１の差動増幅器６０内のトランジスタＱ３，Ｑ４
がオンする。そのため、読出用バス／Ｒ２はトランジス
タＱ２，Ｑ４を介して接地ラインに接続される。読出用
バス／Ｒ２は予め“Ｌ”レベルにプリチャージされてい
るので、特に変化を生じない。また、トランジスタＱ１
はオフ状態であるので、“Ｈ”レベルにプリチャージさ
れている読出用バスＲ２は放電されず、その電位が
“Ｈ”レベルに保持される。以上は、すべてのテストデ
ータが正常に読出された場合の説明である。

【０１０４】ここで、たとえば、第１のグループに属す
る奇数番目のビット線対ＢＬ，／ＢＬのうちの１つにエ
ラーが生じた場合を考える。この場合、本来“Ｌ”レベ
ルであるべきビット線／ＢＬの電位が“Ｈ”レベルまた
は中間レベルになる。そのため、本来オフ状態であるべ
きトランジスタＱ２がオンしてしまう。その結果、正常
動作時には“Ｈ”レベルに保持される読出用バス／Ｒ１
が、図４に破線で示されるように、トランジスタＱ２，
Ｑ４を通して“Ｌ”レベルに放電される。

【０１０５】奇数番目のビット線対ＢＬ，／ＢＬに読出
されたテストデータのうちに１つでも誤ったデータが存
在すると、読出用バスＲ１，／Ｒ１の電位がともに
“Ｌ”レベルとなり、ラインテスト用バスＬＢ，／ＬＢ
の電位もともに“Ｌ”レベルになる。それにより、エラ
ー検出回路７５はエラーフラグＥＦを出力し、テストが
終了する。

【０１０６】奇数番目のビット線対ＢＬ，／ＢＬに読出
されたテストデータがすべて正しかった場合には、読出
／テスト回路７ａ内のエラー検出回路７５からはエラー
フラグＥＦは出力されない。

【０１０７】第２のグループに属する偶数番目のビット
線対ＢＬ，／ＢＬに読出されたテストデータのうちの１
つにエラーが発生した場合には、同様にして、読出用バ
スＲ２，／Ｒ２の電位がともに“Ｌ”レベルになる。こ
れにより、読出／テスト回路７ｂ内のエラー検出回路７
５からエラーフラグＥＦが出力され、テストは終了す
る。

【０１０８】１番目のワード線ＷＬに接続されるメモリ
セルＭＣに記憶されたテストデータがすべて正しく読出
された場合には、読出／テスト回路７ａ，７ｂからはエ
ラーフラグＥＦは出力されない。その後、ワード線ＷＬ
の電位が“Ｌ”レベルに立下がる。

【０１０９】上記の１サイクルの読出動作により、１番
目のワード線ＷＬに関する１行分のメモリセルＭＣのテ
ストが行なわれる。その後、２番目のワード線，３番目
のワード線，……に関して、順次上記の動作が繰り返さ
れる。

【０１１０】すべてのワード線に関するラインモードテ
ストが終了した時点でエラーフラグＥＦが出力されてい
なければ、すべてのメモリセルＭＣのデータが正しく読
出されたことになり、そのチップは「パス」とみなされ
る。

【０１１１】図６は、この発明の他の実施例による半導
体記憶装置の構成を示す図である。図６の実施例におい
ては、複数のビット線対が４つのグループに区分されて
いる。４ｋ＋１番目のビット線対は第１のグループに属
し、４ｋ＋２番目のビット線対は第２のグループに属
し、４ｋ＋３番目のビット線対は第３のグループに属
し、４ｋ＋４番目のビット線対は第４のグループに属す
る。ここで、ｋ＝０，１，２，３…を示している。第１
ないし第４のグループに対応して、４組の書込用バスＷ
１，／Ｗ１〜Ｗ４，／Ｗ４、４組の読出用バスＲ１，／
Ｒ１〜Ｒ４，／Ｒ４および４組の読出／テスト回路７
ａ，７ｂ，７ｃ，７ｄが設けられている。

【０１１２】コラム選択信号Ｙ１はビット線対ＢＬ１，
／ＢＬ１〜ＢＬ４，／ＢＬ４に対応する第１の差動増幅
器６０に与えられる。コラム選択信号Ｙ２はビット線対
ＢＬ５，／ＢＬ５〜ＢＬ８，／ＢＬ８に対応する第１の
差動増幅器６０に与えられる。

【０１１３】書込用バスＷ１，／Ｗ１，Ｗ２，／Ｗ２に
“Ｈ”のテストデータが与えられ、かつ、書込用バスＷ
３，／Ｗ３およびＷ４，／Ｗ４に“Ｌ”のテストデータ
が与えられると、２ビットごとに異なるテストデータが
書込まれる。すなわち、選択された１つのワード線ＷＬ
に接続されたメモリセルＭＣにテストデータ“Ｈ”，
“Ｈ”，“Ｌ”，“Ｌ”，…が書込まれる。

【０１１４】図７は、図１に示される半導体記憶装置の
高電圧検出器８の構成を示す回路図である。

【０１１５】アドレス信号Ａ０のための入力端子ｈとノ
ードＮ８０との間にＮチャネルＭＯＳトランジスタ８１
〜８６が接続され、ノードＮ８０と接地ラインとの間に
抵抗８７が接続されている。ノードＮ８０はインバータ
８８を介してラッチ回路８９に接続されている。

【０１１６】たとえば、トランジスタ８１〜８６のしき
い値電圧を１Ｖに設定し、インバータ８８のしきい値電
圧を電源電圧Ｖｃｃの１／２に設定する。電源電圧Ｖｃ
ｃが５Ｖのときには、インバータ８８のしきい値電圧は
２．５Ｖとなる。

【０１１７】アドレス信号Ａ０のための入力端子ｈに１
０Ｖの電圧を与えると、ノードＮ８０には６Ｖ低下した
電圧、すなわち４Ｖの電圧が現われる。したがって、イ
ンバータ８８はノードＮ８０の信号を“Ｈ”レベルであ
るとみなして“Ｌ”レベルの電圧を出力する。

【０１１８】入力端子ｈはアドレス信号Ａ０を入力する
ために用いられるので、インバータ８８の出力はラッチ
回路８９にラッチされる。ラッチ回路８９の出力信号が
テストイネーブル信号／φとして用いられる。

【０１１９】通常動作時には、入力端子ｈには０Ｖ〜７
Ｖのアドレス信号Ａ０が入力される。入力端子ｈに７Ｖ
のアドレス信号Ａ０が与えられると、ノードＮ８０には
１Ｖの電圧が発生する。この電圧はインバータ８８によ
り“Ｌ”レベルと判定され、テストイネーブル信号／φ
は“Ｈ”レベルとなる。

【０１２０】このように、テストイネーブル信号／φは
通常動作時には“Ｈ”レベルとなり、ラインモードテス
ト時には“Ｌ”レベルになる。

【０１２１】図８は、図１の半導体記憶装置のアドレス
バッファ２に含まれるコラムアドレスバッファ２ａの構
成を示すブロック図である。コラムアドレスバッファ２
ａは、複数の相補信号発生回路２０を含む。各相補信号
発生回路２０は、アドレス信号Ａｊを受け、互いに相補
な列アドレス信号ＣＡｊ，／ＣＡｊを発生する。ここ
で、ｊは０〜ｎを表わしている。

【０１２２】図９および図１０は、図１の半導体記憶装
置のコラムデコーダ４の構成を示す回路図である。

【０１２３】コラムデコーダ４は、図９に示されるコラ
ムプリデコーダ４０および図１０に示されるコラムメイ
ンデコーダ４１を含む。

【０１２４】コラムプリデコーダ４０は、複数のＮＡＮ
Ｄゲート４２および複数のインバータ４３を含む。各Ｎ
ＡＮＤゲート４２には列アドレス信号ＣＡ０，／ＣＡ０
〜ＣＡｎ，／ＣＡｎのうち任意の２つが与えられる。イ
ンバータ４３からは信号Ｃ０，Ｃ１，Ｃ２…が出力され
る。コラムプリデコーダ４０は、入力される列アドレス
信号に応答して信号Ｃ０〜Ｃ３のうち１つおよび信号Ｃ
４〜Ｃ７のうち１つを“Ｈ”レベルにする。

【０１２５】コラムメインデコーダ４１は、複数のＮＡ
ＮＤゲート４４および複数のＮＡＮＤゲート４５を含
む。各ＮＡＮＤゲート４５の一方の入力端子にはテスト
イネーブル信号／φが与えられる。テストイネーブル信
号／φが“Ｈ”レベルのときには、コラムメインデコー
ダ４１は、信号Ｃ０，Ｃ１，Ｃ２…に応答して、コラム
選択信号Ｙ１，Ｙ２…のうち１つを“Ｈ”レベルに立上
げる。テストイネーブル信号／φが“Ｌ”レベルのとき
には、コラムメインデコーダ４１は、信号Ｃ０，Ｃ１，
Ｃ２…にかかわらず、すべてのコラム選択信号Ｙ１，Ｙ
２…を“Ｈ”レベルに立上げる。

【０１２６】なお、図９に示されるコラムプリデコーダ
４０にテストイネーブル信号／φを与えることによりラ
インモードテスト時にすべてのコラム選択信号Ｙ１，Ｙ
２…を“Ｈ”レベルに立上げる方法や、図８に示される
コラムアドレスバッファ２ａにテストイネーブル信号／
φを与えることにより、列アドレス信号ＣＡｊ，／ＣＡ
ｊをすべて“Ｈ”レベルに立上げる方法もある。

【０１２７】図１１は、図２に示されるエラー検出回路
７５の構成を示す図である。エラー検出回路７５は、３
入力ＮＯＲゲートからなる。ＮＯＲゲートの第１の入力
端子はラインテスト用バスＬＢに接続され、第２の入力
端子はラインテスト用バス／ＬＢに接続され、第３の入
力端子にはエラーフラグ制御信号ＥＦＣが与えられる。
エラーフラグ制御信号ＥＦＣは、ラインモードテストの
エラーチェックを行なうときのみ“Ｌ”レベルとなる。
エラーが検出されると、ＮＯＲゲート７５から“Ｈ”レ
ベルのエラーフラグＥＦが出力される。

【０１２８】図１２は、第１の差動増幅器６０の他の例
を示す回路図である。図２に示される第１の差動増幅器
６０と比較すると、ビット線対ＢＬ，／ＢＬに接続され
るトランジスタＱ１，Ｑ２とコラム選択信号Ｙｉを受け
るトランジスタＱ３，Ｑ４の位置が互いに入換えられて
いる。図１２の構成によると、通常動作時に、ビット線
対ＢＬ，／ＢＬ間の電圧振幅が十分開いた後、コラム選
択信号Ｙｉを“Ｈ”レベルにすることができる。そのた
め、浮遊容量の関係で、読出用バスＲ１，／Ｒ１のうち
一方の電位を高速に“Ｌ”レベルに低下させることがで
きる。

【０１２９】図１３は、第１の差動増幅器６０のさらに
他の例を示す回路図である。図２に示される第１の差動
増幅器６０と比較すると、コラム選択信号Ｙｉを受ける
２つのトランジスタＱ３，Ｑ４の代わりに１つのトラン
ジスタＱ２０が用いられている。したがって、素子数が
低減されている。しかしながら、ビット線対ＢＬ，／Ｂ
Ｌに不良が生じてビット線ＢＬとビット線／ＢＬとが短
絡すると、トランジスタＱ１，Ｑ２がともにオンし、読
出用バスＲ１と読出用バス／Ｒ１とがトランジスタＱ
１，Ｑ２を介して接続される。そのため、冗長回路によ
り不良のビット線対ＢＬ，／ＢＬを置換しても、ライン
モードテストが不可能となる。

【０１３０】図１４は、第２の差動増幅器７３の他の例
を示す回路図である。この第２の差動増幅器７３を対称
型差動増幅器と呼ぶ。

【０１３１】この第２の差動増幅器７３では、トランジ
スタＱ５に並列に接続されるＰチャネルＭＯＳトランジ
スタＱ７およびトランジスタＱ６に並列に接続されるＰ
チャネルＭＯＳトランジスタＱ８がさらに設けられてい
る。これにより、後述するように、通常動作時の動作特
性を向上することができる。

【０１３２】図１５は、第２の差動増幅器７３の他の例
を示す回路図である。この第２の差動増幅器７３を二重
差動増幅器と呼ぶ。

【０１３３】図１５の第２の差動増幅器７３は、Ｐチャ
ネルＭＯＳトランジスタＱ１１，Ｑ１２およびＮチャネ
ルＭＯＳトランジスタＱ１５，Ｑ１６を含む第１の差動
増幅器と、ＰチャネルＭＯＳトランジスタＱ１３，Ｑ１
４およびＮチャネルＭＯＳトランジスタＱ１７，Ｑ１８
を含む第２の差動増幅器とからなる。第１の差動増幅器
はデータバスＤＢに接続され、第２の差動増幅器はデー
タバス／ＤＢに接続される。

【０１３４】トランジスタＱ１５，Ｑ１７のゲートには
基準電圧ＶＲが与えられる。この基準電圧ＶＲは電源電
圧Ｖｃｃの１／２に設定される。トランジスタＱ１６，
Ｑ１８のゲートには活性化信号Ｙが与えられる。活性化
信号Ｙは、コラム選択信号Ｙｉのいずれか１つが“Ｈ”
レベルに立上がると、“Ｈ”レベルに立上がる。図１５
の構成によると、感度が向上し、通常動作時の動作特性
が向上する。

【０１３５】図１６は、第２の差動増幅器７３のさらに
他の例を示す回路図である。図１６の差動増幅器７３
は、図１４の対称型差動増幅器と図１５の二重差動増幅
器とを結合させることにより得られる。この第２の差動
増幅器７３を二重対称型差動増幅器と呼ぶ。

【０１３６】図１５の第２の差動増幅器７３と比較する
と、ＰチャネルＭＯＳトランジスタＱ２１〜Ｑ２４がさ
らに設けられている。

【０１３７】この構成によると、対称型差動増幅器の利
点および二重差動増幅器の利点の両方が得られる。

【０１３８】次に、非対称型差動増幅器および対称型差
動増幅器の特性上の差異を説明する。

【０１３９】図１７の（Ａ）は非対称型差動増幅器の構
成を示す図であり、図１７の（Ｂ）は非対称型差動増幅
器の特性を示す波形図である。図１８の（Ａ）は対称型
差動増幅器の構成を示す図であり、図１８の（Ｂ）は対
称型差動増幅器の特性を示す波形図である。

【０１４０】信号Ａと信号Ｂとの電位差がΔＶになった
時点で活性化信号Ｃが“Ｈ”になった場合の特性を比較
する。非対称型差動増幅器では、ノードＤの“Ｈ”レベ
ルの電位とノードＥの“Ｈ”レベルの電位との間に電位
差ΔＬ１が生じ、ノードＥの“Ｌ”レベルの電位とノー
ドＤの“Ｌ”レベルの電位との間に電位差ΔＬ２が生じ
る。これに対して、対称型差動増幅器では、ノードＤの
“Ｈ”レベルの電位とノードＥの“Ｈ”レベルの電位と
の間に差がなく、ノードＥの“Ｌ”レベルの電位とノー
ドＤの“Ｌ”レベルの電位との間に差がない。

【０１４１】次に、フィールドパターンによるテストお
よびマーチテストを説明する。図１９〜図２４にフィー
ルドパターンの種々の例を示す。図１９はロウストライ
プと呼ばれるフィールドパターンを示し、図２０はチェ
ッカーボードと呼ばれるフィールドパターンを示す。図
２１は２ロウストライプと呼ばれるフィールドパターン
を示し、図２２は２コラムチェッカーと呼ばれるフィー
ルドパターンを示す。図２３はダブルチェッカーと呼ば
れるフィールドパターンを示し、図２４はコラムストラ
イプと呼ばれるフィールドパターンを示す。

【０１４２】フィールドパターンによるテストでは、フ
ィールドパターンに応じたテストデータをメモリアレイ
に書込み、その後、そのテストデータを読出す。フィー
ルドパターンによるテストでは、メモリセル間の干渉、
ワード線間のノイズ、ビット線間のノイズ、センスアン
プ間のノイズ等に関する動作マージンを調べることがで
きる。

【０１４３】図６の実施例では、複数の書込用バスにフ
ィールドパターンに応じたテストデータを適当に与える
ことにより、図１９〜図２４に示される種々のフィール
ドパターンを用いたラインモードテストを行なうことが
できる。しかも、どのフィールドパターンによるテスト
においても、１回の読出サイクルで１行分のメモリセル
のテストを行なうことができる。

【０１４４】なお、図２の実施例では、図１９〜図２２
および図２４のフィールドパターンを用いたラインモー
ドテストが可能である。

【０１４５】ただし、フィールドパターンによるテスト
では、パターンが周期的であるので、たとえばアドレス
系統にエラーがある場合には、それが発見されない場合
がある。この場合には、次に示すマーチテストを行なう
必要がある。

【０１４６】図２５は、マーチテストを説明するための
図である。図２５では、４×４（＝１６）ビットのメモ
リアレイのマーチテストの例が示される。

【０１４７】まず、ａに示すように、バックグランドデ
ータとしてすべての番地に“Ｌ”のテストデータを書込
む。

【０１４８】次に、ｂに示すように、Ｘアドレスの１番
地およびＹアドレスの１番地から“Ｌ”のテストデータ
を読出し、同じ番地に“Ｈ”のテストデータを書込む。

【０１４９】さらに、ｃに示すように、Ｘアドレスの２
番地およびＹアドレスの１番地から“Ｌ”のテストデー
タを読出し、同じ番地に“Ｈ”のテストデータを書込
む。

【０１５０】Ｘアドレスを順に増加させて、上記の動作
を繰返す。Ｘアドレスの４番地について上記の動作が終
了すると、Ｙアドレスを１つ増加させてＸアドレスを順
に１つずつ増加させながら上記の動作を繰返す。

【０１５１】ｄに示すように、Ｘアドレスの４番地およ
びＹアドレスの４番地から“Ｌ”のテストデータを読出
し、同じ番地に“Ｈ”のテストデータを書込む。

【０１５２】その後、ＸアドレスおよびＹアドレスを上
記と同様に増加させながら、“Ｈ”のテストデータを読
出しかつ“Ｌ”のテストデータを書込む。これをすべて
の番地について繰り返す。

【０１５３】このようにして、すべての番地に、ｅに示
すように、“Ｌ”のテストデータが書込まれる。その
後、すべての番地の“Ｌ”のテストデータを読出す。

【０１５４】上記と同様の動作を、ＸアドレスおよびＹ
アドレスを逆に減少させながら行なう。

【０１５５】このマーチテストは、アドレスが正確に選
択されているかどうかを検査するために必要である。

【０１５６】上記実施例の半導体記憶装置においては、
マーチテストに近い擬似マーチテストを行なうことがで
きる。図６の実施例により行なうことができる擬似マー
チテストを図２６を用いて説明する。

【０１５７】図２６に示されるように、Ｙアドレスの４
ビットごとに、同じテストデータの読出および書込が行
なわれる。擬似マーチテストを行なう場合には、同時に
選択される４つのＹアドレス内でテストデータを異なら
せる必要がある。

【０１５８】まず、すべての番地に“Ｌ”のテストデー
タを書込んだ後、ＸアドレスＷＬ１を選択する。Ｙアド
レスＢＬ１〜ＢＬ１０に“Ｌ”の期待値データを与え、
それらのアドレスから“Ｌ”のテストデータを読出す。
次に、ＹアドレスＢＬ１，ＢＬ５，ＢＬ９のみに“Ｈ”
のテストデータを書込み、ＹアドレスＢＬ２〜ＢＬ４，
ＢＬ６〜ＢＬ８，ＢＬ１０に“Ｌ”のテストデータを書
込む。

【０１５９】Ｘアドレスを増加させた後、上記の読出お
よび書込動作を行なう。最後のＸアドレスについて上記
の動作が終了すると、ＸアドレスをＷＬ１に戻す。Ｙア
ドレスＢＬ１，ＢＬ５，ＢＬ９に“Ｈ”の期待値データ
を与え、かつ、ＹアドレスＢＬ２〜ＢＬ４，ＢＬ６〜Ｂ
Ｌ８，ＢＬ１０に“Ｌ”の期待値データを与え、それら
のアドレスからテストデータを読出す。ＹアドレスＢＬ
１，ＢＬ２，ＢＬ５，ＢＬ６，ＢＬ９，ＢＬ１０に
“Ｈ”のテストデータを書込み、ＹアドレスＢＬ３，Ｂ
Ｌ４，ＢＬ７，ＢＬ８に“Ｌ”のテストデータを書込
む。

【０１６０】Ｘアドレスを増加して上記の読出および書
込動作を繰り返す。同様に、ＹアドレスＢＬ１，ＢＬ
２，ＢＬ５，ＢＬ６，ＢＬ９，ＢＬ１０に“Ｈ”の期待
値データを与え、かつ、ＹアドレスＢＬ３，ＢＬ４，Ｂ
Ｌ７，ＢＬ８に“Ｌ”の期待値データを与え、それらの
アドレスからテストデータを読出す。上記のようにし
て、局部的にマーチテストと等しいテストを行なうこと
ができる。

【０１６１】このように、複数のラッチ回路を用いた従
来のラインモードテストでは不得意であった擬似マーチ
テストにおいてもテスト時間の大幅な短縮ができる。

【０１６２】図２７および図２８は、メモリアレイが１
６個のブロックアレイＢＫに分割された例を示す。

【０１６３】メモリアレイは、１０２４のビット線対お
よび１０２４のワード線を含み、１Ｍビットの容量を有
している。各ブロックアレイＢＫは６４のビット線対を
含む。各ブロックアレイＢＫ内で１つのコラム選択信号
Ｙｉが活性化される。したがって、１６個のメモリセル
を同時にテストすることができる。各ブロックアレイＢ
Ｋ内でマーチテストをすることにより、すべてのメモリ
アレイのテストが行なわれたことになる。その結果、マ
ーチテストの時間を１／１６に短縮することができる。

【０１６４】次に、図２９を参照しながら図１および図
２に示される半導体記憶装置の他の動作を説明する。

【０１６５】最初に、読出用バスＲ１，／Ｒ１およびＲ
２，／Ｒ２が“Ｈ”レベルにプリチャージされる。たと
えば、第１のグループに属するすべての奇数番目のビッ
ト線対ＢＬ，／ＢＬに“Ｈ”のテストデータが正常に読
出されているならば、読出用バスＲ１，／Ｒ１に接続さ
れる各第１の差動増幅器６０内におけるトランジスタＱ
１はオン状態でありかつトランジスタＱ２はオフ状態で
ある。そのため、すべてのコラム選択信号Ｙｉが“Ｈ”
レベルに立上がると、読出用バスＲ１が“Ｌ”レベルに
放電されかつ読出用バス／Ｒ１は放電されず、その電位
が“Ｈ”レベルに保持される。

【０１６６】ここで、たとえば、第１のグループに属す
る奇数番目のビット線対ＢＬ，／ＢＬのうち１つにエラ
ーが生じると、本来“Ｌ”レベルであるべきビット線／
ＢＬの電位が“Ｈ”レベルまたは中間レベルになる。そ
のため、本来オフ状態であるべきトランジスタＱ２がオ
ンしてしまう。その結果、読出用バスＲ１，／Ｒ１の両
方が“Ｌ”レベルに放電される。

【０１６７】上記のように、同時に読出された複数のデ
ータのすべてが互いに一致するときには、すべてのデー
タが正常に読出されたことが検出され、同時に読出され
た複数のデータのうちいずれかが他のデータと一致しな
いときには、エラーが発生したことが検出される。

【０１６８】図４に示される動作では、読出用バスＲ
１，／Ｒ１およびＲ２，／Ｒ２には、読出されるべきデ
ータに対応するデータが期待値データとして与えられ
る。したがって、期待値データを決定するためには、各
アドレスに記憶されるデータが“Ｈ”であるか“Ｌ”で
あるかを予め知っておく必要がある。また、各アドレス
に対応する期待値データを読出用バスに書込む必要があ
る。その結果、テスト動作が複雑となる。

【０１６９】上記の方法では、１つおきのメモリセルに
同じデータが記憶されている等の情報のみを予め知るだ
けで十分であり、期待値データを予め期待値書込回路７
４により読出用バスに与える必要がない。そのため、非
常に簡単にテストを行なうことが可能になる。

【０１７０】図３０は、この発明のさらに他の実施例に
よる半導体記憶装置の主要部の構成を示す回路図であ
る。

【０１７１】この半導体記憶装置は、２つのメモリアレ
イブロック１ａ，１ｂを含むシェアードセンスアンプ構
成を有する。メモリアレイブロック１ａ，１ｂはセンス
アンプ群５および読出／書込ゲート６を共有する。メモ
リアレイブロック１ａ内の各ビット線対ＢＬ，／ＢＬは
スイッチＳａを介して対応するセンスアンプ５０および
対応する第１の差動増幅器６０に接続される。メモリア
レイブロック１ｂ内の各ビット線対ＢＬ，／ＢＬはスイ
ッチＳｂを介して対応するセンスアンプ５０および対応
する第１の差動増幅器６０に接続される。スイッチ信号
ＳＬ，ＳＲによりスイッチＳａおよびＳｂのいずれか一
方が選択的にオンされる。

【０１７２】この実施例によると、２つのメモリアレイ
ブロック１ａ，１ｂに対して１組のセンスアンプ群５お
よび１組の読出／書込ゲート６のみが必要である。した
がって、レイアウト面積が小さくなる。特に、センスア
ンプ群５および読出／書込ゲート６の面積は大きいの
で、上記実施例はレイアウト面積の低減に大変有利であ
る。

【０１７３】図３１は、この発明のさらに他の実施例に
よる半導体記憶装置の主要部の構成を示す図である。

【０１７４】この半導体記憶装置は、交互配置型アレイ
（交互配置型センスアンプ）構成を有する。この半導体
記憶装置が図１の半導体記憶装置と異なるのは次の点で
ある。第１のグループに対応するセンスアンプ群５ａお
よび読出／書込ゲート６ａがメモリアレイ１の一方の側
に設けられ、第２のグループに対応するセンスアンプ群
５ｂおよび読出／書込ゲート６ｂがメモリアレイ１の他
方の側に設けられる。それにより、各ビット線対ＢＬ，
／ＢＬ間の距離に比較して、各センスアンプ５０の幅お
よび各第１の差動増幅器６０の幅を２倍にすることがで
き、レイアウトがより容易になる。

【０１７５】図３０の実施例と図３１の実施例とを組合
わせることも可能である。図３１の実施例によると、次
に説明するコラムディスターブテストを容易に行なうこ
とができる。

【０１７６】図３２は、コラムディスターブテストの通
常のフローを説明するための図である。

【０１７７】まず、コラム選択線ｙ２に接続される注目
メモリセルＭＣ２にデータ“０”を書込む（図３２の
（ａ））。隣接するコラム選択線ｙ１に接続されるメモ
リセルＭＣ１にデータ“０”を書込む（図３２の
（ｂ））。隣接するコラム選択線ｙ３に接続されるメモ
リセルＭＣ３にデータ“０”を書込む（図３２の
（ｃ））。隣接するコラム選択線ｙ１に接続されるメモ
リセルＭＣ２にデータ“１”を書込む（図３２の
（ｄ））。隣接するコラム選択線ｙ３に接続されるメモ
リセルＭＣ３にデータ“１”を書込む（図３２の
（ｅ））。注目メモリセルＭＣ２に記憶されるデータ
“０”を読出す（図３２の（ｆ））。

【０１７８】上記のように、コラムディスターブテスト
では、注目メモリセルの両側のメモリセルに注目メモリ
セルとは逆のデータを書込むことにより、注目メモリセ
ルにディスターブをかけ、注目メモリセルに記憶される
データが変化しないか否かを調べる。コラムディスター
ブテストの通常のフローでは、１つの注目メモリセルに
ディスターブをかけるために、６回のサイクルが必要で
ある。

【０１７９】次に、図３１の実施例を用いたコラムディ
スターブテストを図３３を参照しながら説明する。

【０１８０】回路１００Ａは、第１のグループに対応す
るセンスアンプ群５ａおよび読出／書込ゲート６ａを含
み、回路１００Ｂは、第２のグループに対応するセンス
アンプ群５ｂおよび読出／書込ゲート６ｂを含む。

【０１８１】まず、回路１００Ｂにより、偶数番目のコ
ラム選択線に接続される注目メモリセルＭＣ２，ＭＣ４
にデータ“０”を書込む（図３３の（ａ）））。回路１
００Ａにより、奇数番目のコラム選択線に接続されるメ
モリセルＭＣ１，ＭＣ３に同時にデータ“０”を書込む
（図３３の（ｂ））。

【０１８２】回路１００Ａにより、奇数番目のコラム選
択線に接続されるメモリセルＭＣ１，ＭＣ３に同時にデ
ータ“１”を書込む（図３３の（ｃ））。回路１００Ｂ
により注目メモリセルＭＣ２，ＭＣ４に記憶されるデー
タ“０”を読出す（図３３の（ｄ））。

【０１８３】交互配置型アレイ構成を用いると、奇数番
目のコラム選択線と偶数番目のコラム選択線とをそれぞ
れ異なるセンスアンプ群によって駆動することができ
る。そのため、注目メモリセルの両隣のメモリセルに同
時にディスターブパターンを書込むことができる。それ
により、テストのシーケンスが減少しかつより厳しいテ
ストを行なうことが可能になる。

【０１８４】上記の例では、偶数番目のコラム選択線の
すべてに接続されるメモリセルについて同時にディスタ
ーブをかけることが可能となり、従来多くのテスト時間
を必要としたディスターブテストを非常に短時間で行な
うことが可能になる。

【０１８５】通常、多くのメモリセルに同時にデータを
書込むときには、一度センスアンプを活性化する必要が
ある。そのため、奇数番目のコラム選択線に対応するセ
ンスアンプ活性回路と偶数番目のコラム選択線に対応す
るセンスアンプ活性回路とは、別々の経路に分ける必要
がある。

【０１８６】上記の交互配置型アレイ構成によれば、自
動的に左右のセンスアンプ群を独立に制御することが可
能になる。したがって、ディスターブテストに非常に有
利である。

【０１８７】図３４は、この発明のさらに他の実施例に
よるＤＲＡＭの主要部の構成を示す回路図である。

【０１８８】図３４のＤＲＡＭにおいては、制御回路１
３０が設けられている。制御回路１３０は、テストイネ
ーブル信号ＴＥ、ライト信号／Ｗ、活性化信号φｓ／φ
ｓ′およびイコライズ信号φ_EQを受け、センスアンプ回
路活性化信号φｓ′、リストア回路活性化信号／φｓ′
およびイコライズ信号φ_EQ′を発生する。活性化信号φ
ｓ′，およびイコライズφ_EQ′により、センスアンプ回
路ＳＥおよびリストア回路ＲＳの活性化および非活性化
ならびにビット線電位のイコライズが制御される。

【０１８９】テストイネーブル信号ＴＥは、通常動作ま
たはラインモードテスト動作を指定するための信号であ
り、図１の実施例におけるテストイネーブル信号／φに
相当する。ライト信号／Ｗは書込動作または読出動作を
指定するための信号である。その他の構成は、図３８に
示される構成と同様である。

【０１９０】図３５の波形図を参照しながら図３４のＤ
ＲＡＭのラインモードテストの書込動作を説明する。

【０１９１】ラインモードテストは、テストイネーブル
信号ＴＥが“Ｈ”レベルであるという条件の下で行なわ
れる。時刻ｔ０より前には、イコライズ信号φ_EQ′が
“Ｈ”レベルになっている。それにより、ビット線ＢＬ
０，／ＢＬ０はプリチャージ電位Ｖ_BLにプリチャージさ
れている。時刻ｔ０にイコライズ信号φ_EQ′が“Ｌ”レ
ベルになる。それにより、ビット線のプリチャージが終
了する。

【０１９２】時刻ｔ１に、ワード線ＷＬ０の電位が立上
がる。その結果、メモリセルＭＣ０にストアされたデー
タが、ビット線ＢＬ０に読出される。メモリセルＭＣ０
に“Ｌ”のデータが書込まれていると仮定すると、ビッ
ト線ＢＬ０の電位はビット線／ＢＬ０の電位よりも低く
なる。時刻ｔ２に、活性化信号φｓ′が“Ｈ”レベルに
なると、センスアンプ回路ＳＥが活性化される。その結
果、ビット線ＢＬ０の電位が接地電位に引下げられる。
時刻ｔ３に、活性化信号／φｓ′が“Ｌ”レベルになる
と、リストア回路ＲＳが活性化される。その結果、ビッ
ト線／ＢＬ０の電位が電源電位Ｖｃｃに引上げられる。
ここまでの動作は、図３８のＤＲＡＭの動作と同様であ
る。

【０１９３】時刻ｔ４に書込タイミングを示すライト信
号／Ｗが立下がると、この立下がりをトリガとして活性
化信号φｓ′が“Ｌ”レベルになりかつ活性化信号／φ
ｓ′が“Ｈ”レベルとなる。したがって、センスアンプ
回路ＳＥおよびリストア回路ＲＳが非活性になる。その
後イコライズ信号φ_EQ′が“Ｈ”レベルとなり、再び
“Ｌ”レベルになる。それにより、ビット線対ＢＬ０，
／ＢＬ０が一旦（１／２）・Ｖｃｃにイコライズされ
る。

【０１９４】その後、時刻ｔ５に、活性化信号ＷＤによ
り、書込ドライバ１４０が活性化される。それにより、
入出力線ＩＯ，／ＩＯにそれぞれ“Ｈ”および“Ｌ”の
書込データが与えられる。その結果、ビット線ＢＬ０，
／ＢＬ０の電位がそれぞれ“Ｈ”レベルおよび“Ｌ”レ
ベルになる。

【０１９５】時刻ｔ６に、活性化信号φｓ′が再び
“Ｈ”レベルになり、かつ活性化信号／φｓ′が“Ｌ”
レベルになる。それにより、センスアンプ回路ＳＥおよ
びリストア回路ＲＳが活性化され、メモリセルＭＣ０の
データが“Ｈ”に書換えられる。

【０１９６】時刻ｔ７に、活性化信号φｓ′が“Ｌ”レ
ベルになり、活性化信号／φｓ′が“Ｈ”レベルとな
る。それにより、センスアンプ回路ＳＥおよびリストア
回路ＲＳが非活性になる。その後、イコライズ信号
φ_EQ′が“Ｈ”レベルになると、ビット線ＢＬ０，／Ｂ
Ｌ０の電位がイコライズされる。

【０１９７】以上の動作が１０２４組のビット線対ＢＬ
０，／ＢＬ０〜ＢＬ１０２３，／ＢＬ１０２３について
行なわれ、ワード線ＷＬに接続される１０２４個のメモ
リセルＭＣ０，ＭＣ２，…，ＭＣ２０４６のデータが同
時に書換えられる。

【０１９８】この実施例では、ラインモードテストの書
込動作時に１０２４組のビット線対に関するデータが同
時に書換えられるが、データの書込前にセンスアンプ回
路ＳＥおよびリストア回路ＲＳが非活性になるので、書
込ドライバ１４０の負荷が軽減され得る。

【０１９９】また、センスアンプ回路ＳＥおよびリスト
ア回路ＲＳが非活性になった後ビット線対が一旦（１／
２）・Ｖｃｃにイコライズされ、データの書込後、セン
スアンプ回路ＳＥおよびリストア回路ＲＳが活性化され
てビット線の電位差が増幅される。そのため、ビット線
対に微小な電位差を与えるだけで書込が可能となる。し
たがって、ラインモードテスト機能を有していても、大
きな駆動能力を有する書込ドライバが必要とならない。

【０２００】通常動作の読出および書込時には、テスト
イネーブル信号ＴＥが“Ｌ”レベルに設定される。この
場合の動作は、図３９および図４０に示される動作と同
様である。

【０２０１】図３６に図３４の制御回路１３０の構成の
一例を示す。通常動作の読出時および書込時には（テス
トイネーブル信号ＴＥが“Ｌ”レベル）、ノードＮ３の
電位は“Ｈ”レベルとなる。したがって、センスアンプ
回路活性化信号φｓ′の論理レベルは、活性化信号φｓ
と同じになり、リストア回路活性化信号／φｓ′の論理
レベルは活性化信号φｓ′とは逆になる。また、ノード
Ｎ４の電位は“Ｌ”レベルとなり、イコライズ信号
φ_EQ′の論理レベルは、イコライズ信号φ_EQと同じにな
る。

【０２０２】一方、ラインモードテスト時にはテストイ
ネーブル信号ＴＥが“Ｈ”レベルになる。ノードＮ３に
は、ライト信号／Ｗの立下がりをトリガとして“Ｌ”ア
クティブのワンショットパルスが発生される。それによ
り、活性化信号φｓ′はライト信号／Ｗの立下がりをト
リガとして一旦非活性となり再び活性化される。活性化
信号／φｓ′は活性化信号φｓ′の反転信号である。し
たがって、活性化信号／φｓ′はライト信号／Ｗの立下
がりをトリガとして一旦非活性となり再び活性化され
る。

【０２０３】また、ノードＮ４には、ライト信号／Ｗの
立下がりをトリガとして“Ｈ”アクティブのワンショッ
トパルスが発生される。それにより、イコライズ信号φ
_EQ′は、ライト信号／Ｗの立下がりをトリガとして一旦
“Ｈ”レベルになり再び“Ｌ”レベルになる。図３６の
構成により、図３５に示される波形が得られる。

【０２０４】図３７は、この発明のさらに他の実施例に
よるＤＲＡＭの主要部の構成を示す回路図である。

【０２０５】この実施例では、リード線対ＲＤＬ，／Ｒ
ＤＬとライト線対ＷＤＬ，／ＷＤＬとが互いに分離され
ている。メモリセルから読出されるデータはリード線対
ＲＤＬ，／ＲＤＬを通して出力され、メモリセルに書込
まれるべきデータはライト線対ＷＤＬ，／ＷＤＬを通し
て入力される。その他の構成は、図３４に示される構成
と同様である。

【０２０６】図３４および図３７に示される制御回路１
３０を図１、図２および図６に示される半導体記憶装置
に適用してもよい。

【０２０７】上記の実施例では、ビット線ＢＬ０，／Ｂ
Ｌ０が（１／２）・Ｖｃｃにプリチャージされている
が、プリチャージ電位Ｖ_BLは電源電位Ｖｃｃでもよい。

【０２０８】また、上記実施例では、１つのワード線に
接続されるすべてのメモリセルに同時にデータの書込が
行なわれるラインモードテストが示されるが、この発明
は、すべてのメモリセルに限らずいずれか複数のメモリ
セルに同時にデータの書込が行なわれる場合にも適用す
ることができる。

【０２０９】

【発明の効果】第１の発明によれば、レイアウト面積の
増加が少なく、大幅にテスト時間を短縮することができ
る半導体記憶装置が得られる。

【０２１０】第２の発明によれば、レイアウト面積の増
加が少なく、大幅にテスト時間を短縮することができ、
しかも高速動作が可能な半導体記憶装置が得られる。

【０２１１】第３の発明によれば、大きな駆動能力を有
する書込ドライバを必要とせず、チップ面積の小さい半
導体記憶装置が得られる。

【図面の簡単な説明】

【図１】この発明の一実施例による半導体記憶装置のチ
ップ全体の構成を示すブロック図である。

【図２】図１の半導体記憶装置の主要部の構成を示す回
路図である。

【図３】図１の半導体記憶装置の通常動作を説明するた
めの波形図である。

【図４】図１の半導体記憶装置のラインモードテストを
説明するための波形図である。

【図５】図１の半導体記憶装置によるラインモードテス
トの一例を説明するための図である。

【図６】この発明の他の実施例による半導体記憶装置の
主要部の構成を示す図である。

【図７】高電圧検出器の構成を示す回路図である。

【図８】コラムアドレスバッファの構成を示す図であ
る。

【図９】コラムプリデコーダの構成を示す回路図であ
る。

【図１０】コラムメインデコーダの構成を示す回路図で
ある。

【図１１】エラー検出回路の構成を示す回路図である。

【図１２】第１の差動増幅器の他の例を示す回路図であ
る。

【図１３】第１の差動増幅器のさらに他の例を示す回路
図である。

【図１４】第２の差動増幅器の他の例を示す回路図であ
る。

【図１５】第２の差動増幅器のさらに他の例を示す回路
図である。

【図１６】第２の差動増幅器のさらに他の例を示す回路
図である。

【図１７】非対称型差動増幅器の構成および特性を示す
図である。

【図１８】対称型差動増幅器の構成および特性を示す図
である。

【図１９】フィールドパターンの例を示す図である。

【図２０】フィールドパターンの例を示す図である。

【図２１】フィールドパターンの例を示す図である。

【図２２】フィールドパターンの例を示す図である。

【図２３】フィールドパターンの例を示す図である。

【図２４】フィールドパターンの例を示す図である。

【図２５】マーチテストを説明するための模式図であ
る。

【図２６】擬似マーチテストを説明するための模式図で
ある。

【図２７】メモリアレイが複数のブロックアレイに分割
されている場合の例を示す模式図である。

【図２８】メモリアレイが複数のブロックアレイに分割
されている場合の例を示す模式図である。

【図２９】図１および図２の半導体記憶装置の他の動作
を説明するための波形図である。

【図３０】この発明のさらに他の実施例による半導体記
憶装置の主要部の構成を示す回路図である。

【図３１】この発明のさらに他の実施例による半導体記
憶装置の主要部の構成を示す回路図である。

【図３２】コラムディスターブテストの通常のフローを
説明するための図である。

【図３３】図３１の実施例を用いたコラムディスターブ
テストを説明するための図である。

【図３４】この発明のさらに他の実施例によるＤＲＡＭ
の主要部の構成を示す回路図である。

【図３５】図３４のＤＲＡＭのラインモードテスト時の
書込動作を示す波形図である。

【図３６】図３４の制御回路の構成の一例を示す回路図
である。

【図３７】この発明のさらに他の実施例によるＤＲＡＭ
の主要部の構成を示す回路図である。

【図３８】従来のＤＲＡＭの主要部の構成を示す回路図
である。

【図３９】図３８のＤＲＡＭの読出動作を示す波形図で
ある。

【図４０】図３８のＤＲＡＭの書込動作を示す波形図で
ある。

【図４１】ラインモードテストの機能を有する従来の半
導体記憶装置の主要部の構成を示す図である。

【図４２】図４１の半導体記憶装置のラッチ回路および
比較回路の構成を示す回路図である。

【符号の説明】

１メモリアレイ３ロウデコーダ４コラムデコーダ６読出／書込ゲート７ａ，７ｂ読出／テスト回路８高電圧検出器６０第１の差動増幅器７１，７２スイッチ７３第２の差動増幅器７４期待値書込回路７５エラー検出回路ＢＬ，／ＢＬビット線対ＷＬワード線ＭＣメモリセルＷ１，／Ｗ１，Ｗ２，／Ｗ２書込用バスＲ１，／Ｒ１，Ｒ２，／Ｒ２読出用バスＬＢ，／ＬＢラインテスト用バスＤＢ，／ＤＢデータバスＥＦエラーフラグなお、各図中同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者諸岡毅一兵庫県伊丹市瑞原４丁目１番地三菱電機株式会社エル・エス・アイ研究所内 (72)発明者菊田繁兵庫県伊丹市瑞原４丁目１番地三菱電機株式会社エル・エス・アイ研究所内 (72)発明者木下充矢兵庫県伊丹市瑞原４丁目１番地三菱電機株式会社エル・エス・アイ研究所内

Claims

【特許請求の範囲】

【請求項１】複数行および複数列に配列された複数の
メモリセルを含むメモリアレイを備え、前記メモリアレ
イの前記複数列は、インタリーブされた態様で複数のグ
ループに区分されており、テスト動作時に、選択された
行において各グループ内のすべての列を同時に選択する
選択手段、選択された行および列のメモリセルに記憶さ
れたデータを読出す読出手段、および前記複数のグルー
プにそれぞれ対応する複数のテスト手段をさらに備え、
前記複数のテスト手段の各々は、対応するグループに属
する前記選択された列から読出されたデータを予め定め
られた期待値データと同時に比較し、前記複数のテスト
手段の結果を出力する出力手段をさらに備える、半導体
記憶装置。
【請求項２】複数のワード線、前記複数のワード線に
交差するように設けられた複数のビット線対および前記
ワード線と前記ビット線対との交点に設けられた複数の
メモリセルを含むメモリアレイを備え、前記複数のビッ
ト線対は、インタリーブされた態様で複数のグループに
区分されており、前記複数のグループにそれぞれ対応す
る複数の書込用バスと、前記複数のグループにそれぞれ
対応する複数の読出用バスと、前記複数のビット線対の
各々と、対応する読出用バスとの間にそれぞれ設けられ
た複数の第１の増幅手段と、前記複数のグループにそれ
ぞれ対応する複数の第２の増幅手段と、前記複数のグル
ープにそれぞれ対応し、期待値データを記憶するための
複数の期待値データ入力手段と、通常動作時の読出およ
び書込のために各グループ内において前記複数のビット
線対の１つを選択し、テスト動作時に各グループ内のす
べてのビット線対を同時に選択する選択手段と、通常動
作の書込時に、前記選択手段により選択されたビット線
対を対応する書込用バスに接続する接続手段と、選択さ
れたビット線対に対応する第１の増幅手段を活性化する
活性化手段とをさらに備え、通常動作の読出時に、前記
活性化された第１の増幅手段および対応する第２の増幅
手段がカレントミラー型増幅器を構成し、テスト動作時
に、前記活性化された第１の増幅手段の各々が、対応す
るビット線対のデータを対応する期待値データと比較
し、その比較結果を対応する読出用バスに与える、半導
体記憶装置。
【請求項３】通常動作および複数のメモリセルを同時
にテストするテスト動作が可能な半導体記憶装置であっ
て、複数のワード線、前記複数のワード線に交差するよ
うに設けられた複数のビット線、前記ワード線と前記ビ
ット線との交点に設けられた複数のメモリセル、前記複
数のビット線に与えられたデータを増幅する増幅手段、
および通常動作の読出時および書込時に前記増幅手段を
活性化し、テスト動作の書込時に前記増幅手段を一時的
に非活性にし、その後再び前記増幅手段を活性化する制
御手段を備えた、半導体記憶装置。