DE4127698A1 - Halbleiterspeichereinrichtung mit einem testschaltkreis und betriebsverfahren hierfuer - Google Patents

Description

Die Erfindung betrifft Halbleiterspeichereinrichtungen und insbeson­ dere eine Halbleiterspeichereinrichtung mit einem Testschaltkreis sowie ein Betriebsverfahren hierfür.

Fig. 38 zeigt ein Schaltbild der Struktur der Hauptkomponenten eines herkömmlichen dynamischen Direktzugriffsspeichers (im weiteren als DRAM bezeichnet).

Wie in Fig. 38 dargestellt ist, sind eine Mehrzahl von Bitleitungs­ paaren BL0, -BL1023, und eine Mehrzahl von Wortleitungen WL0, WL1 einander kreuzend gebildet, wobei sich Speicherzellen MC0, MC1 an deren Kreuzungspunkte befinden. Die Speicherzelle MC0 weist einen Kondensator C0 mit einer Kapazität CS und einen N-Kanal MOS- Transistor Q30 auf.

Die Speicherzelle MC1 weist einen Kondensator C1 und einen N-Kanal MOS-Transistor Q31 auf. Der Kondensator Q30 ist über den Transistor Q30 mit der Bitleitung BL0 und der Kondensator C1 über den Transi­ stor Q31 mit der Bitleitung BL0 verbunden. Die Gates der Transisto­ ren Q30 und Q31 sind mit den Wortleitungen WL0 bzw. WL1 verbunden.

Mit dem Bitleitungspaar BL0, sind ein Leseverstärkerschaltkreis SE mit N-Kanal MOS-Transistoren Q32 und Q33 und ein Wiederherstell­ schaltkreis RS mit P-Kanal MOS-Transistoren Q35 und Q36 verbunden. Der Leseverstärkerschaltkreis SE und der Wiederherstellschaltkreis RS bilden einen Leseverstärker 50. Die Knotenleitung CN1 des Lese­ verstärkers SE ist mit einer Masseleitung verbunden, die über den N-Kanal MOS-Transistor Q34 das Massepotential Vss empfängt. Die Kno­ tenleitung CN2 des Wiederherstellschaltkreises RS ist mit einer Spannungsleitung verbunden, die über den P-Kanal MOS-Transistor Q37 die Versorgungsspannung Vcc empfängt. Den Gates der Transistoren Q34 und Q37 wird das Leseverstärkerschaltkreis-Aktivierungssignal Φs bzw. das Wiederherstellschaltkreis-Aktivierungssignal zugeführt.

Die Bitleitungen BL0 und sind über N-Kanal MOS-Transistoren Q41 und Q42 mit dem Ein-/Ausgabeleitungspaar I/O und I/O verbunden. Zwi­ schen die Bitleitungen BL0 und ist ein N-Kanal MOS-Transistor Q38 geschaltet. Die Bitleitungen BL0 und sind über die N-Kanal MOS-Transistoren Q39 bzw. Q40 mit einem Vorladepotential V_BL gekop­ pelt. Das Vorladepotential beträgt etwa die Hälfte der Versorgungs­ spannung Vcc. Den Gates der Transistoren Q38-Q40 wird das Bitlei­ tungs-Ausgleichsschaltkreis Φ_EQ zugeführt.

Die Wortleitungen WL0 und WL1 sind mit einem (nicht dargestellten) Zeilendekoder verbunden. Der Zeilendekoder reagiert auf ein externes Zeilenadreßsignal, um eine Wortleitung auszuwählen. Die ausgewählte Wortleitung wird von einem (nicht dargestellten) Wortleitungs-Trei­ berschaltkreis getrieben. Den Gates der Transistoren Q41 und Q42 wird über einen (nicht dargestellten) Spaltendekoder ein Spaltenaus­ wahlsignal Y0 zugeführt. Der Spaltendekoder reagiert auf ein extern angelegtes Spaltenadreßsignal, um eines der Mehrzahl von Bitlei­ tungspaaren auszuwählen, wodurch das entsprechende Spaltenauswahlsi­ gnal aktiviert wird. Als Ergebnis wird das Bitleitungspaar mit dem Ein-/Ausgabeleitungspaar I/O und verbunden. Mit dem Ein- /Ausgabeleitungspaar I/O und ist ein Schreibtreiber 140 verbun­ den.

Im folgenden wird unter Bezugnahme auf das Signaldiagramm der Fig. 39 die Ausleseoperation des DRAM der Fig. 38 beschrieben.

Vor dem Auslesestartzeitpunkt t1 befindet sich das Ausgleichssignal Φ_EQ auf einem H-Pegel. Dies bewirkt daß die Bitleitungen BL0 und auf das Vorladepotential V_BL vorgeladen werden. Zum Zeitpunkt t0 fällt das Ausgleichssignal Φ_EQ auf einen L-Pegel ab. Hierdurch wer­ den die Bitleitungen BL0 und voneinander und vom Vorladepoten­ tial V_BL getrennt.

Zum Zeitpunkt t1 steigt beispielsweise das Potential der Wortleitung WL0 an. Hierdurch werden die im Kondensator C0 der Speicherzelle MC0 gespeicherten Ladungen auf die Bitleitung BL0 ausgelesen. Unter der Voraussetzung, daß L-Daten in den Kondensator C0 eingeschrieben wa­ ren, wird das Potential der Bitleitung BL0 geringer als das Poten­ tial (V_BL) der Bitleitung .

Dann steigt zum Zeitpunkt t2 das Aktivierungssignal Φ_S auf einen H-Pegel an, um den Leseverstärkerschaltkreis SE in einen aktivierten Zustand zu bringen. Damit wird die Potentialdifferenz zwischen den Bitleitungen BL0 und verstärkt, um das Potential der Bitleitung BL0 auf das Massepotential Vss abzusenken.

Zum Zeitpunkt t3, wenn das Aktivierungssignal auf einen L-Pegel fällt, wird der Wiederherstellungsschaltkreis RS aktiviert. Dies führt zu einem Anstieg des Potentials der Bitleitung auf die Versorgungsspannung Vcc.

Zum Zeitpunkt t4 werden die Transistoren Q41 und Q42 durch den Spal­ tendekoder durchgeschaltet. Hierdurch werden die Daten auf dem Bit­ leitungspaar BL0, auf das Ein-/Ausgabeleitungspaar I/O, aus­ gelesen. Zum Zeitpunkt t5, wenn das Aktivierungssignal Φ_S auf einen L-Pegel sinkt, wird der Leseverstärker SE deaktiviert. Zum Zeitpunkt t6, zu dem das Aktivierungssignal einen H-Pegel erreicht, wird der Wiederherstellschaltkreis RS deaktiviert. Zum Zeitpunkt t7, wenn das Ausgleichssignal Φ_EQ einen H-Pegel erreicht, wird das Bitlei­ tungspaar BL0, erneut auf das Vorladepotential V_BL vorgeladen.

Unter Bezugnahme auf das Signaldiagramm der Fig. 40 wird im folgen­ den die Schreiboperation des DRAM in Fig. 38 beschrieben.

Der Betrieb vom Zeitpunkt t0 bis zum Zeitpunkt t3 stimmt mit der Ausleseoperation zu denselben Zeitpunkten überein. Zum Zeitpunkt t4 werden die Transistoren Q41 und Q42 durch den Spaltendekoder durch­ geschaltet. Während des Schreibbetriebs werden vom Schreibtreiber­ schaltkreis 140 Schreibdaten an das Ein-/Ausgabeleitungspaar I/O, angelegt. Ist das Bitleitungspaar BL0, mit dem Ein­ /Ausgabeleitungspaar I/O, verbunden, so werden die Daten auf dem Bitleitungspaar BL0, durch die Daten auf dem Ein- /Ausgabeleitungspaar I/O, überschrieben. Die überschriebenen Da­ ten werden in die Speicherzelle eingeschrieben. Der Betrieb vom Zeitpunkt t5 bis zum Zeitpunkt t7 ist ähnlich zum Lesebetrieb zu denselben Zeitpunkten.

In den letzten Jahren ist der Anstieg der Testzeit signifikant ge­ worden, da die Größe der Halbleitereinrichtungen zugenommen hat. Als Verfahren zur drastischen Reduzierung der Testzeit ist in 1989 IEEE International Solid-State Circuits Conference Digest of Technical Papers, S. 244-245 ein Zeilenmodustest vorgeschlagen worden. In Übereinstimmung mit diesem Zeilenmodustest werden alle Speicherzel­ len, die mit einer Wortleitung verbunden sind, gleichzeitig gete­ stet, um die Prüfung mehrerer Bits auf einmal zu ermöglichen. Dies läßt eine signifikante Verminderung der Testzeit erwarten.

Fig. 41 zeigt die Struktur der hauptkomponenten einer herkömmlichen dynamischen Halbleiterspeichereinrichtung mit Zeilenmodustestfunk­ tion.

Bezüglich Fig. 41 sind eine Mehrzahl von Bitleitungspaaren BL, und eine Mehrzahl von Wortleitungen WL senkrecht zueinander angeord­ net, wobei sich eine Speicherzelle MC am jeweiligen Kreuzungspunkt befindet. Die Mehrzahl von Wortleitungen WL ist mit einem Zeilende­ koder 3 verbunden, der einen Dekoder 31 und einen Worttreiber 32 aufweist. Ein Leseverstärker 50 ist mit dem jeweiligen Bitleitungs­ paar BL, verbunden. Jedes Bitleitungspaar BL, ist über N-Kanal MOS-Transistoren 121, 122 und N-Kanal MOS-Transistoren 125, 126 mit dem Ein-/Ausgabeleitungspaar I/O, verbunden. Die Transistoren 121, 122, 125 und 126 implementieren ein Transfergatter. Den Gates der Transistoren 125 und 126 wird von einem Spaltendekoder 4 ein Spaltenauswahlsignal Yi (i=1, 2, . . .) zugeführt. Ein Vergleichs­ schaltkreis 100 und ein Latch-Schaltkreis 110 sind entsprechend je­ dem Bitleitungspaar BL, gebildet.

Der Zeilendekoder 3 ist von einem extern angelegten Zeilenadreßsi­ gnal RA abhängig, um eine der Mehrzahl von Wortleitungen WL auszu­ wählen und deren Potential auf einen H-Pegel anzuheben. Der Spalten­ dekoder 4 ist von einem extern angelegten Spaltenadreßsignal CA ab­ hängig, um eines der Mehrzahl von Bitleitungspaaren BL, auszuwäh­ len und den Gates der entsprechenden Transistoren 125 und 126 ein Spaltenauswahlsignal Yi mit H-Pegel zuzuführen. Damit wird eine Speicherzelle MC ausgewählt, wodurch Daten über das Ein- /Ausgabeleitungspaar I/O, in die ausgewählte Speicherzelle MC geschrieben oder in der ausgewählten Speicherzelle MC gespeicherte Daten über das Ein-/Ausgabeleitungspaar I/O, zu einer externen Quelle ausgelesen werden.

Im folgenden wird der Zeilenmodustest beschrieben. Beim Zeilenmodu­ stest werden extern angelegte Erwartungsdaten zuerst in einem Latch- Schaltkreis 110 gespeichert. Die aus der Speicherzelle MC, die mit der ausgewählten Wortleitung WL verbunden ist, ausgelesenen Daten und die im Latch-Schaltkreis 110 gespeicherten Erwartungsdaten wer­ den von einem Vergleichsschaltkreis 100 verglichen. Damit wird eine Mehrzahl von Speicherzellen MC, die mit einer Wortleitung WL verbun­ den sind, auf einmal geprüft.

Nun wird als erstes das Schreiben von Testdaten in die Speicherzelle MC erläutert.

Die vom Spaltendekoder 4 ausgewählten Transistoren 125 und 126 wer­ den durchgeschaltet. Hierdurch werden die über das Ein- /Ausgabeleitungspaar I/O, zugeführten externen Testdaten an die Knoten NA und NB übertragen. Diese Testdaten werden im Latch-Schalt­ kreis 110 gespeichert. Die im Latch-Schaltkreis 110 gespeicherten Testdaten stellen zum Testzeitpunkt die Erwartungsdaten dar. Zu die­ sem Zeitpunkt befindet sich das Signal TR auf einem L-Pegel. Die Transistoren 121 und 122 sind gesperrt und die Testdaten an den Kno­ ten NA und NB werden nicht zum Bitleitungspaar BL, übertragen. Durch aufeinanderfolgendes Auswählen einer Mehrzahl von Paaren von Transistoren 125 und 126 durch den Spaltendekoder 4 werden Testdaten nacheinander in einer Mehrzahl von Latch-Schaltkreisen 110 gespei­ chert.

Das Signal TR steigt auf einen H-Pegel an. Hierdurch schalten die Transistoren 121 und 122 durch. Eine der Mehrzahl von Wortleitungen WL wird durch den Zeilendekoder 3 ausgewählt. Hierdurch werden die im Latch-Schaltkreis 110 gespeicherten Testdaten in alle mit der Wortleitung WL verbundenen Speicherzellen MC eingeschrieben. Durch aufeinanderfolgendes Auswählen einer Mehrzahl von Wortleitungen WL durch den Zeilendekoder 3 werden Testdaten in alle Speicherzellen MC eingeschrieben.

Im folgenden wird das Auslesen der in den Speicherzellen MC gespei­ cherten Testdaten und der Vergleich der ausgelesenen Testdaten mit den Erwartungsdaten erläutert.

Eine der Mehrzahl von Wortleitungen WL wird vom Zeilendekoder 3 aus­ gewählt. Hierdurch werden Testdaten aus der Speicherzelle MC, die mit der ausgewählten Wortleitung WL verbunden ist, auf das entspre­ chende Bitleitungspaar BL, ausgelesen. Die ausgelesenen Testdaten werden vom entsprechenden Leseverstärker 50 verstärkt.

Das Signal LTE steigt auf einen H-Pegel an, während das Signal TR weiterhin auf dem L-Pegel bleibt. Dies schaltet die N-Kanal MOS-Transistoren 123 und 124 durch. Als Ergebnis werden die aus der je­ weiligen Speicherzelle MC ausgelesenen Testdaten zu den entsprechen­ den Vergleichsschaltkreisen 100 übertragen. Jedem Vergleichsschalt­ kreis 100 werden die im Latch-Schaltkreis 110 gespeicherten Erwar­ tungsdaten über Knoten NA, NB und NV, NW zugeführt. Jeder Ver­ gleichsschaltkreis 100 vergleicht die aus der Speicherzelle MC aus­ gelesenen Testdaten mit den im Latch-Schaltkreis 110 gespeicherten Erwartungsdaten, um das Vergleichsergebnis auf die Erfassungsleitung LTS auszugeben.

Stimmen die aus der Speicherzelle MC ausgelesenen Testdaten mit den im Latch-Schaltkreis 110 gespeicherten Erwartungsdaten für alle Ver­ gleichsschaltkreise 100 überein, so wird das Potential der Erfas­ sungsleitung LTS auf einem H-Pegel gehalten. Stimmen die aus der Speicherzelle MC ausgelesenen Testdaten in wenigstens einem Ver­ gleichsschaltkreis nicht mit den im Latch-Schaltkreis gespeicherten Erwartungsdaten überein, so wird das Potential der Erfassungsleitung LTS auf einen L-Pegel entladen.

Fig. 42 zeigt die Struktur des Vergleichsschaltkreises 100 und des Latch-Schaltkreises 110 der Fig. 41 im Detail.

Der Vergleichsschaltkreis 100 weist N-Kanal MOS-Transistoren 101-104 und der Latch-Schaltkreis 110 N-Kanal MOS-Transistoren 111, 112 so­ wie P-Kanal MOS-Transistoren 113, 114 auf.

Erreicht das Spaltenauswahlsignal Yi durch den Spaltendekoder 4 (Fig. 41) einen H-Pegel, so schalten die Transistoren 125 und 126 durch. Hierdurch werden extern zugeführte Testdaten über das Ein- /Ausgabeleitungspaar I/O, zu den Knoten NA und NB übertragen und im Latch-Schaltkreis 110 gespeichert. Erreicht das Signal CRE einen H-Pegel und das Signal einen L-Pegel, so werden sowohl der N-Ka­ nal MOS-Transistor 127 als auch der P-Kanal MOS-Transistor 128 durchgeschaltet. Hierdurch wird das Potential des H-Pegels des Kno­ tens NA oder NB auf den Pegel der Versorgungsspannung und das Poten­ tial des L-Pegels auf den Massepegel eingestellt.

Zum Testzeitpunkt wird das Potential des Knotens NC vorher durch Durchschalten des N-Kanal MOS-Transistors 103 mit dem Signal LTR auf einen L-Pegel eingestellt. Das Potential der Erfassungsleitung LTS wird vorher auf einen H-Pegel gesetzt.

Wenn das Signal LTE auf einen H-Pegel ansteigt, während das Signal TR auf einem L-Pegel bleibt, so schalten die Transistoren 123 und 124 durch. Hierdurch werden die Knoten NE und NF der Bitleitungs­ paare BL, mit dem Vergleichsschaltkreis 100 verbunden. Befindet sich das Potential des Knotens NA auf einem H-Pegel und das Poten­ tial des Knotens NB auf einem L-Pegel, so ist der Transistor 102 durchgeschaltet und der Transistor 101 gesperrt.

Werden aus der Speicherzelle MC korrekte Testdaten ausgelesen, so befindet sich das Potential des Knotens NE auf einem H-Pegel und das Potential des Knotens NF auf einem L-Pegel. Das Potential des Knoten NC bleibt auf einem L-Pegel. Daher sperrt der N-Kanal MOS-Transistor 104 und das Potential des Knotens ND der Erfassungsleitung LTS bleibt auf einem H-Pegel.

Werden aus der Speicherzelle MC fehlerhafte Daten ausgelesen, so be­ findet sich das Potential des Knotens NE auf einem L-Pegel und das Potential des Knotens NF auf einem H-Pegel. Das Potential des Kno­ tens NC erreicht daher einen H-Pegel, um den Transistor 104 durch­ zuschalten. Hierdurch fällt das Potential des Knotens ND der Erfas­ sungsleitung LTS auf L ab. Damit ist ein Fehler erfaßt worden.

Obwohl der Testbetrieb für ein Paar von Bitleitungen BL, in Fig. 42 beschrieben worden ist, wird der oben angeführte Betrieb für alle Bitleitungspaare BL, auf einmal ausgeführt. Selbst wenn nur ein fehlerhafter Testwert aus einer Speicherzelle MC ausgelesen wird, fällt der Pegel des Knotens ND der Erfassungsleitung LTS auf einen L-Pegel ab.

Der Zeilenmodustest einer herkömmlichen dynamischen Halbleiterspei­ chereinrichtung kann folgendermaßen zusammengefaßt werden.

Zuerst werden extern angelegte Testdaten in einer Mehrzahl von Latch-Schaltkreisen 110 gespeichert. Dann werden Testdaten von einer Mehrzahl von Latch-Schaltkreisen 110 auf einmal in eine Mehrzahl von Speicherzellen geschrieben, die mit einer ausgewählten Wortleitung WL verbunden sind. Diese Schreiboperation wird für jede Wortleitung wiederholt.

Dann werden Testdaten aus einer Mehrzahl von Speicherzellen MC, die mit der ausgewählten Wortleitung WL verbunden sind, gleichzeitig ausgelesen. Die ausgelesenen Testdaten werden mit den in den Verrie­ gelungsschaltkreisen 110 gespeicherten Testdaten verglichen. Diese Ausleseoperation und Vergleichsoperation wird ebenfalls für alle Wortleitungen ausgeführt.

Der Zeilenmodustest ist abgeschlossen, wenn die aus der Speicher­ zelle MC ausgelesenen Testdaten die im Latch-Schaltkreis 110 gespei­ cherten Testdaten bei jeder Vergleichsoperation übereinstimmen. Stimmen die aus der Speicherzelle MC ausgelesenen Testdaten mit den im Latch-Schaltkreis 110 gespeicherten Erwartungsdaten auch nur bei einem einzigen Vergleich nicht überein, so gibt die Erfassungslei­ tung LTS einen Fehlerindikator mit L-Pegel ab.

Es ist erforderlich, eine Mehrzahl von Latch-Schaltkreisen und eine Mehrzahl von Vergleichsschaltkreisen entsprechend der Mehrzahl von Bitleitungspaaren zu bilden, um den Zeilenmodustest in der oben be­ schriebenen herkömmlichen Halbleiterspeichereinrichtung auszuführen. Diese Anordnung benötigt in nachteiliger Weise Layout-Fläche.

Es war notwendig, für jedes Bitleitungspaar eine Schreiboperation auszuführen, um die Testdaten in die Mehrzahl der Latch-Schaltkreise und Bitleitungspaare zu schreiben. Daher kann keine Verminderung der Testzeit erwartet werden.

Ferner war es notwendig, bei der Schreiboperation des Zeilenmodu­ stests die Daten einer großen Zahl von Speicherzellen gleichzeitig zu überschreiben. Beispielsweise war es beim DRAM der Fig. 38 not­ wendig, die Speicherzellendaten von 1024 Bits gleichzeitig zu über­ schreiben. Hierdurch ist ein Schreibtreiber mit großer Stromfüh­ rungsfähigkeit notwendig, die ungefähr 1024mal größer als bei einer normalen Schreiboperation ist.

In einer herkömmlichen Halbleiterspeichereinrichtung mit der Mög­ lichkeit eines Zeilenmodustests war ein großer Schreibtreiber zum Ausführen der Schreiboperation des Zeilenmodustests erforderlich. Hierdurch wird die Chipfläche vergrößert.

Aufgabe der Erfindung ist es, die Testzeit einer Halbleiterspeicher­ einrichtung ohne Vergrößerung der Layout-Fläche zu reduzieren. Fer­ ner soll eine Halbleiterspeichereinrichtung geschaffen werden, die mit hoher Geschwindigkeit betreibbar ist, ohne daß die Layout-Fläche ansteigt, und bei der die Testzeit erheblich reduziert werden kann. Ferner sollen verschiedene Testmuster mit hoher Geschwindigkeit ge­ prüft werden, ohne daß die Layout-Fläche ansteigt. Außerdem ist es Aufgabe der Erfindung, ein Betriebsverfahren zu schaffen, das bei einer Halbleiterspeichereinrichtung mit einem Testschaltkreis eine Reduzierung der Testzeit erlaubt und das Auslesen von Daten mit ho­ her Geschwindigkeit ermöglicht, ohne daß die Layout-Fläche ansteigt.

Die erfindungsgemäße Halbleiterspeichereinrichtung weist ein Spei­ cherfeld mit einer Mehrzahl von Speicherzellen, die in einer Mehr­ zahl von Zeilen und Spalten angeordnet sind, auf. Die Mehrzahl von Spalten des Speicherfeldes ist in eine Mehrzahl von Gruppen in einer verzahnten Weise unterteilt. Die Halbleiterspeichereinrichtung weist ferner einen Auswahlschaltkreis, einen Leseschaltkreis, eine Mehr­ zahl von Testschaltkreisen entsprechend jeweils der Mehrzahl von Gruppen und einen Anzeigeschaltkreis auf. Der Auswahlschaltkreis wählt während des Testbetriebs gleichzeitig alle Spalten einer aus­ gewählten Zeile in jeder Gruppe aus. Der Leseschaltkreis liest Da­ ten, die in den Speicherzellen der ausgewählten Zeilen und Spalten gespeichert sind. Jeder der Mehrzahl von Testschaltkreisen ver­ gleicht gleichzeitig Daten, die aus den zur entsprechenden Gruppe gehörenden ausgewählten Spalten ausgelesen worden sind, mit vorbe­ stimmten Erwartungsdaten. Der Anzeigeschaltkreis gibt ein Ergebnis der Mehrzahl von Testschaltkreisen ab.

In Übereinstimmung mit der Halbleiterspeichereinrichtung werden in jeder Gruppe Daten, die aus der Mehrzahl von Spalten ausgelesen wor­ den sind, und Erwartungsdaten durch den jeweiligen Testschaltkreis verglichen, um ein Vergleichsergebnis während des Testbetriebs aus­ zugeben.

Die Testzeit wird vermindert, da jeder Testschaltkreis die Prüfung einer Mehrzahl von Spalten gleichzeitig ausführt. Da jeder Test­ schaltkreis für die Mehrzahl von Spalten gemeinsam gebildet ist, wird der Anstieg der Layout-Fläche durch den Testschaltkreis mini­ miert. Die Speicherzellenprüfung mit einer Mehrzahl von Testmustern kann durch Einstellen unterschiedlicher Erwartungsdaten für jeden Testschaltkreis ausgeführt werden.

Eine Halbleiterspeichereinrichtung in Übereinstimmung mit einem wei­ teren Aspekt der Erfindung weist ein Speicherfeld mit einer Mehrzahl von Wortleitungen, einer Mehrzahl von Bitleitungspaaren, die die Mehrzahl von Wortleitungen kreuzen, und einer Mehrzahl von Speicher­ zellen an den Kreuzungen der Wortleitungen mit den Bitleitungspaaren auf. Die Mehrzahl von Bitleitungspaaren ist in eine Mehrzahl von Gruppen in einer verzahnten Weise unterteilt.

Die Halbleiterspeichereinrichtung weist ferner eine Mehrzahl von Schreibbussen jeweils entsprechend der Mehrzahl von Gruppen, eine Mehrzahl von Lesebussen jeweils entsprechend der Mehrzahl von Grup­ pen, eine Mehrzahl von ersten Verstärkern, die jeweils zwischen der jeweiligen Mehrzahl von Bitleitungspaaren und einem entsprechenden Lesebus gebildet sind, und eine Mehrzahl von zweiten Verstärkern je­ weils entsprechend der Mehrzahl von Gruppen auf.

Die Halbleiterspeichereinrichtung weist ferner eine Mehrzahl von Er­ wartungsdaten-Eingabeschaltkreisen, einen Auswahlschaltkreis, einen Verbindungsschaltkreis und einen Aktivierungsschaltkreis auf. Die Mehrzahl von Erwartungsdaten-Eingabeschaltkreisen ist jeweils ent­ sprechend der Mehrzahl von Gruppen gebildet, um Erwartungsdaten zu speichern. Der Auswahlschaltkreis wählt ein einzelnes der Mehrzahl von Bitleitungspaaren zum Lesen und Schreiben während des Normalbe­ triebs und alle Bitleitungspaare einer Gruppe während des Testbe­ triebs aus. Der Verbindungsschaltkreis verbindet ein Bitleitungs­ paar, das vom Auswahlschaltkreis ausgewählt worden ist, mit einem entsprechenden Schreibbus während des Normalbetriebs. Der Aktivie­ rungsschaltkreis aktiviert einen ersten Verstärker entsprechend ei­ nem ausgewählten Bitleitungspaar.

Während des normalen Lesebetriebs bilden der aktivierte erste Ver­ stärker und der entsprechende zweite Verstärker einen Stomspiegel­ verstärker. Während des Testbetriebs vergleicht jeder aktivierte er­ ste Verstärker die Daten des entsprechenden Bitleitungspaars mit entsprechenden Erwartungsdaten, um das Vergleichsergebnis dem ent­ sprechenden Lesebus zuzuführen.

In Übereinstimmung mit der Halbleiterspeichereinrichtung wird eine Mehrzahl von Bitleitungspaaren gleichzeitig ausgewählt und die er­ sten Verstärker entsprechend den ausgewählten Bitleitungspaaren wer­ den während des Testbetriebs aktiviert. Durch jeden aktivierten er­ sten Verstärker werden die Daten des entsprechenden Bitleitungspaars mit den Daten, die vom entsprechenden Erwartungsdaten-Eingabeschalt­ kreis zugeführt werden, verglichen, um das Vergleichsergebnis dem entsprechenden Lesebus zuzuführen. Jeder erste Verstärker wirkt in diesem Fall als Vergleichseinrichtung.

Die Testzeit wird vermindert, da die ersten Verstärker die Prüfung für eine Mehrzahl von Bitleitungspaaren gleichzeitig ausführen. Durch Bereitstellen verschiedener Erwartungsdaten über jeden Erwar­ tungsdaten-Eingabeschaltkreis kann eine Prüfung der Speicherzellen mit verschiedenen Testmustern ausgeführt werden.

Während des normalen Lesebetriebs wird jedes der Mehrzahl von Bit­ leitungspaaren ausgewählt und der erste Verstärker entsprechend der ausgewählten Bitleitung aktiviert. Der aktivierte erste Verstärker bildet mit dem entsprechenden zweiten Verstärker einen Stromspiegel­ verstärker.

Hierdurch werden die zu verstärkenden Daten des ausgewählten Bitlei­ tungspaars mit hoher Geschwindigkeit auf den entsprechenden Lesebus ausgelesen. In diesem Fall wirkt der erste Verstärker als Verstär­ kungseinrichtung.

Genauer gesagt können die Daten mit hoher Geschwindigkeit ausgelesen werden, da die Schreibbusse während des normalen Lesebetriebs nicht mit den Bitleitungspaaren verbunden sind.

Während des normalen Schreibbetriebs wird eines der Mehrzahl von Bitleitungspaaren ausgewählt, wodurch das ausgewählte Bitleitungs­ paar mit dem entsprechenden Schreibbus verbunden wird.

Hierdurch können Daten über den Schreibbus in die Speicherzelle ein­ geschrieben werden, die mit dem ausgewählten Bitleitungspaar verbun­ den ist.

In Übereinstimmung mit der Halbleiterspeichereinrichtung wirkt jeder erste Verstärker während des Testbetriebs als Vergleichseinrichtung und während des normalen Lesebetriebs als Verstärkungseinrichtung. Jeder zweite Verstärker ist mit der Mehrzahl von Bitleitungspaaren in der jeweiligen Gruppe gemeinsam verbunden. Damit wird der Anstieg der Layout-Fläche durch den Schaltkreis minimiert.

In Übereinstimmung mit einem weiteren Aspekt der Erfindung ist die Halbleiterspeichereinrichtung zu einem Normalbetrieb und ferner zu einem Testbetrieb zum gleichzeitigen Prüfen einer Mehrzahl von Speicherzellen fähig. Die Halbleiterspeichereinrichtung weist eine Mehrzahl von Wortleitungen, eine Mehrzahl von Bitleitungen, die die Mehrzahl von Wortleitungen kreuzen, eine Mehrzahl von Speicherzellen an den Kreuzungen der Wortleitungen mit den Bitleitungen und einen Verstärker zum Verstärken von Daten, die an die Mehrzahl von Bitlei­ tungen angelegt werden, auf. Die Halbleiterspeichereinrichtung weist ferner einen Steuerschaltkreis auf, der den Verstärker bei normalem Lese-/Schreibbetrieb aktiviert, der den Verstärker zeitweise deakti­ viert und dann den Verstärker beim Schreiben im Testbetrieb erneut aktiviert. Die Halbleiterspeichereinrichtung kann ferner einen Aus­ gleichsschaltkreis aufweisen, der die Potentiale aller der Mehrzahl von Bitleitungen ausgleicht, wenn der Verstärker zum Zeitpunkt des Schreibens im Testbetrieb durch den Steuerschaltkreis deaktiviert ist.

In Übereinstimmung mit der Halbleiterspeichereinrichtung wird der Verstärker zum Zeitpunkt des Schreibens im Testbetrieb zeitweise deaktiviert und dann werden die Potentiale der Bitleitungen ausge­ glichen und der Verstärker erneut aktiviert. Damit kann das Schrei­ ben im Testmodus auf einfache Weise ausgeführt werden.

Dies reduziert die Last des Schreibtreibers, um die Forderung nach einem Schreibtreiber mit großer Stromführungsfähigkeit zu beheben. Damit kann man eine Halbleiterspeichereinrichtung mit kleiner Chip­ fläche erhalten.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Blockdiagramm der gesamten Chipstruktur einer Halbleiterspeichereinrichtung nach einer Ausführungsform der Erfindung;

Fig. 2 ein Schaltbild der Struktur der Hauptkomponenten der Halbleiterspeichereinrichtung von Fig. 1;

Fig. 3 ein Signaldiagramm zur Erläuterung des Normalbetriebs der Halbleiterspeichereinrichtung von Fig. 1;

Fig. 4 ein Signaldiagramm zur Erläuterung eines Zeilenmodustests der Halbleiterspeichereinrichtung von Fig. 1;

Fig. 5 ein Diagramm zur Erläuterung eines Beispiels für einen Zeilenmodustest nach der Halbleiterspeichereinrichtung von Fig. 1;

Fig. 6 die Struktur der Hauptkomponenten einer Halbleiter­ speichereinrichtung nach einer weiteren Ausführungsform der Erfindung;

Fig. 7 ein Schaltbild der Struktur eines Hochspannungsdetektors;

Fig. 8 die Struktur eines Spaltenadreßpuffers;

Fig. 9 ein Schaltbild der Struktur eines Spaltenvordekoders;

Fig. 10 ein Schaltbild der Struktur eines Spaltenhauptdekoders;

Fig. 11 ein Schaltbild der Struktur eines Fehlererfassungs­ schaltkreises;

Fig. 12 ein Schaltbild eines weiteren Beispiels für einen ersten Differenzverstärker;

Fig. 13 ein Schaltbild eines weiteren Beispiels für einen ersten Differenzverstärker;

Fig. 14 ein Schaltbild eines weiteren Beispiels für einen zweiten Differenzverstärker;

Fig. 15 ein Schaltbild eines weiteren Beispiels für einen zweiten Differenzverstärker;

Fig. 16 ein Schaltbild eines weiteren Beispiels für einen zweiten Differenzverstärker;

Fig. 17A die Struktur eines asymmetrischen Differenzverstärkers;

Fig. 17B ein Signaldiagramm zur Erläuterung der Eigenschaften des asymmetrischen Differenzverstärkers;

Fig. 18A die Struktur eines symmetrischen Differenzverstärkers;

Fig. 18B ein Signaldiagramm zur Erläuterung der Eigenschaften des symmetrischen Differenzverstärkers;

Fig. 19, 20, 21, 22, 23 und 24 Beispiele von Feldmustern;

Fig. 25 ein Modelldiagramm zur Erläuterung einer March-Prüfung;

Fig. 26 ein Modelldiagramm zur Erläuterung einer Pseudo-March- Prüfung;

Fig. 27 und 28 Modelldiagramme eines Speicherfeldes, das in eine Mehrzahl von Feldblöcke unterteilt ist;

Fig. 29 ein Signaldiagramm zur Erläuterung anderer Operationen der Halbleiterspeichereinrichtung der Fig. 1 und 2;

Fig. 30 ein Schaltbild der Struktur der Hauptkomponenten einer Halbleiterspeichereinrichtung nach einer weiteren Ausführungsform der Erfindung;

Fig. 31 ein Schaltbild der Struktur der Hauptkomponenten einer Halbleiterspeichereinrichtung nach einer weiteren Ausführungsform der Erfindung;

Fig. 32 ein Diagramm zur Erläuterung des normalen Ablaufs einer Spaltenstörprüfung;

Fig. 33 ein Diagramm zur Erläuterung einer Spaltenstörprüfung unter Verwendung der Ausführungsform der Fig. 31;

Fig. 34 ein Schaltbild der Struktur der Hauptkomponenten eines DRAM nach einer weiteren Ausführungsform der Erfindung;

Fig. 35 ein Signaldiagramm des Schreibbetriebs der Zeilenmodusprüfung des DRAM von Fig. 34;

Fig. 36 ein Schaltbild eines Beispiels für die Struktur des Steuerschaltkreises von Fig. 34;

Fig. 37 ein Schaltbild der Struktur der Hauptkomponenten eines DRAM nach einer weiteren Ausführungsform der Erfindung;

Fig. 38 ein Schaltbild der Struktur der Hauptkomponenten eines herkömmlichen DRAM;

Fig. 39 ein Signaldiagramm des Auslesebetriebs des DRAM von Fig. 38;

Fig. 40 ein Signaldiagramm des Schreibbetriebs des DRAM von Fig. 38;

Fig. 41 die Struktur der Hauptkomponenten einer herkömmlichen Halbleiterspeichereinrichtung mit einer Zeilenmodustestfunktion; und

Fig. 42 ein Schaltbild der Strukturen eines Latch-Schaltkreises und eines Vergleichsschaltkreises der Halbleiterspeichereinrichtung von Fig. 41.

Fig. 1 zeigt ein Blockdiagramm der Chipstruktur einer dynamischen Halbleiterspeichereinrichtung nach einer Ausführungsform der Erfin­ dung.

Ein Speicherfeld 1 weist eine Mehrzahl von Speicherzellen mit einer Mehrzahl von Zeilen und Spalten auf, die in Form einer Matrix ange­ ordnet sind. Ein Adreßpuffer 2 empfängt externe Adreßsignale A0-An, um ein Zeilenadreßsignal RA und ein Spaltenadreßsignal CA zu einem vorbestimmten Zeitpunkt einem Zeilendekoder 3 bzw. einem Spaltende­ koder 4 zuzuführen. Ein Schreib-/Lesegatter 6 ist über eine Lesever­ stärkergruppe 5 mit dem Speicherfeld 1 verbunden.

Ein Hochspannungsdetektor 8 ist vom Potential des Eingangsanschlus­ ses h abhängig, der ein Adreßsignal A0 empfängt, um ein Testaktivie­ rungssignal zu erzeugen. Dieses Testaktivierungssignal wird an den Spaltendekoder 4 und die Lese-/Testschaltkreise 7a und 7b ange­ legt. Die Ausgangssignale der Lese-/Testschaltkreise 7a und 7b wer­ den über einen Vorverstärker 9 und einen Ausgabepuffer 11 einer ex­ ternen Quelle als Ausgabedaten Dout zugeführt. Die externen Eingabe­ daten Din werden über einen Eingabepuffer 10 dem Schreib-/Lesegatter 6 zugeführt.

Ein Taktsignalgenerator 12 ist von einem extern angelegten Zei­ lenadreß-Abtastsignal , einem Spaltenadreßsignal und einem Schreibaktivierungssignal abhängig, um die Zeitabstimmung der je­ weiligen Komponenten zu steuern. Eine I/O-Steuerung 13 aktiviert den Eingabepuffer 10 zum Zeitpunkt des Datenschreibens und den Ausgabe­ puffer 11 zum Zeitpunkt des Datenlesens. Beim Zeilenmodustest gibt der Ausgabepuffer 11 in Abhängigkeit von der Erfassung eines Fehlers einen Fehlerindikator EF von den Lese-/Testschaltkreisen 7a und 7b an eine externe Quelle ab. Jede der in Fig. 1 gezeigten Komponenten ist auf einem Chip CH gebildet.

Fig. 2 zeigt ein detailliertes Schaltbild der Struktur der Hauptkom­ ponenten der Halbleiterspeichereinrichtung von Fig. 1.

Ähnlich wie bei einer herkömmlichen Halbleiterspeichereinrichtung weist das Speicherfeld 1 eine Mehrzahl von Bitleitungspaaren BL, , eine Mehrzahl von Wortleitungen WL, die die Bitleitungspaare BL, kreuzen, und eine Mehrzahl von Speicherzellen, die an deren Kreu­ zungspunkten gebildet sind, auf. Die Mehrzahl von Wortleitungen WL ist mit einem Zeilendekoder 3 verbunden. Der Zeilendekoder 3 weist einen Dekoder 31, der eine der Mehrzahl von Wortleitungen WL in Ab­ hängigkeit von einem Zeilenadreßsignal RA auswählt, und einen Wort­ treiber 32 zum Treiben des Potentials der ausgewählten Wortleitung WL auf einen H-Pegel auf. Zwischen jedes Bitleitungspaar BL, BL ist ein Leseverstärker 50 geschaltet.

Die Mehrzahl von Bitleitungspaaren BL, ist in eine erste und eine zweite Gruppe unterteilt. Das Bitleitungspaar BL, mit einer unge­ raden Nummer gehört zur ersten Gruppe, das Bitleitungspaar BL, mit gerader Nummer zur zweiten Gruppe. Mit jedem Bitleitungspaar BL, ist ein erster Differenzverstärker 60 verbunden. Schreibbusse W1, , Lesebusse R1, und ein Lese-/Testschaltkreis 7a sind entspre­ chend der ersten Gruppe gebildet. Schreibbusse W2, , Lesebusse R2, und ein Lese-/Testschaltkreis 7b sind entsprechend der zweiten Gruppe gebildet.

Das Bitleitungspaar BL, mit ungerader Nummer ist über N-Kanal MOS-Transistoren 65, 67 und 66, 68 mit Schreibbussen W1, verbun­ den und das Bitleitungspaar BL, mit gerader Nummer über N-Kanal MOS-Transistoren 65, 67 und 66, 68 mit Schreibbussen W2, verbun­ den. Den Gates der Transistoren 65, 67 wird ein Schreibsteuersignal WC vom Taktsignalgenerator 12 (Fig. 1) zugeführt.

Der zur ersten Gruppe gehörende erste Differenzverstärker 60 ist mit den Lesebussen R1, verbunden, während der zur zweiten Gruppe ge­ hörende erste Differenzverstärker 60 ist mit den Lesebussen R2, verbunden ist.

Den Gates der Transistoren 66, 68 und Q3, Q4 wird ein Spaltenaus­ wahlsignal Yi (i=1, 2, . . .) vom Spaltendekoder 4 zugeführt. Mit ei­ nem Spaltenauswahlsignal Yi wird gleichzeitig ein Bitleitungspaar BL, , das zur ersten Gruppe gehört, und ein Bitleitungspaar BL, , das zur zweiten Gruppe gehört, ausgewählt.

Bei der gegenwärtigen Ausführungsform ist der Spaltendekoder 4 als Zwei-Weg-Dekoder implementiert, um die Dekoderteilung zu verbessern.

Im ersten Differenzverstärker 60, der zur ersten Gruppe gehört, sind zwischen dem Lesebus R1 und der Masseleitung Transistoren Q1 und Q3 in Reihe geschaltet, während die Transistoren Q2 und Q4 zwischen dem Lesebus und der Masseleitung in Reihe geschaltet sind. Das Gate des Transistors Q1 ist mit der Bitleitung und das Gate des Tran­ sistors Q2 mit der Bitleitung BL verbunden. Im ersten Differenzver­ stärker, der zur zweiten Gruppe gehört, sind die Transistoren Q1 und Q2 mit den Lesebussen R2 bzw. verbunden.

Im Lese-/Testschaltkreis 7a ist zwischen den Lesebussen R1, und den Datenbussen DB, ein Schalter 71 und zwischen den Lesebussen R1, und den Zeilentestbussen LB, ein Schalter 72 gebildet. Mit den Datenbussen DB, ist ein zweiter Differenzverstärker 73 ver­ bunden. Der zweite Differenzverstärker 73 weist einen P-Kanal MOS-Transistor Q5, der zwischen den Versorgungsanschluß und den Datenbus DB geschaltet ist, und einen P-Kanal MOS-Transistor Q6, der zwischen den Versorgungsanschluß und den Datenbus geschaltet ist, auf. Die Gates der Transistoren Q5 und Q6 sind mit dem Datenbus DB verbunden.

Mit den Zeilentestbussen LB, ist ein Erwartungsdaten-Schreib­ schaltkreis 74 verbunden. Der Erwartungsdaten-Schreibschaltkreis 74 wird dazu benutzt, um beim Zeilenmodustest Erwartungsdaten in die Zeilentestbusse LB und zu schreiben. Mit den Zeilentestbussen LB und ist ein Fehlererfassungsschaltkreis 75 verbunden. Der Feh­ lererfassungsschaltkreis 75 gibt einen Fehlerindikator EF aus, wenn beim Zeilenmodustest ein Fehler erfaßt wird.

Die Datenbusse DB, sind über den in Fig. 1 dargestellten Vorver­ stärker 9 mit dem Ausgabepuffer 11 verbunden. Der Fehlerindikator EF wird dem Ausgabepuffer 11 zugeführt.

Der Schalter 71 wird durch das Testaktivierungssignal zum Zeit­ punkt des Normalbetriebs leitend und der Schalter 72 durch das Te­ staktivierungssignal zum Zeitpunkt des Zeilenmodustests leitend.

Der Aufbau des Lese-/Testschaltkreises 7b ist dem des Lese­ /Testschaltkreises 7a ähnlich.

Bei der gegenwärtigen Halbleiterspeichereinrichtung sind die Mehr­ zahl von Schreibbussen W1, und W2, und die Mehrzahl von Lese­ bussen R1, und R2, getrennt. Dies gestattet im Normalbetrieb einen Zugriff mit hoher Geschwindigkeit. Eine solche Struktur ist ähnlich dem Aufbau, wenn beispielsweise die in 1987 VLSI Circuit Symposium S. 79-80 beschriebene Struktur auf den Schaltkreis eines MOS-Transistors angewandt wird.

Im folgenden wird der Betrieb der in den Fig. 1 und 2 dargestellten Halbleiterspeichereinrichtung beschrieben.

Normalbetrieb

Beim Datenschreiben wird eine der Mehrzahl von Wortleitungen WL durch den Zeilendekoder 3 ausgewählt. Das Potential der ausgewählten Wortleitung WL erreicht einen H-Pegel. Dies bewirkt, daß Daten H oder L aus der Speicherzelle MC, die mit der ausgewählten Wortlei­ tung WL verbunden ist, auf das entsprechende Bitleitungspaar BL, ausgelesen werden. Dann wird der Leseverstärker 50 durch das Lese­ verstärker-Aktivierungssignal SA aktiviert. Hierdurch werden die Da­ ten auf dem entsprechenden Bitleitungspaar BL, verstärkt.

Dann erreicht das Schreibsteuersignal WC einen H-Pegel, um die Tran­ sistoren 65 und 67 durchzuschalten. Durch den Spaltendekoder 4 wird ein Spaltenauswahlsignal Yi ausgewählt, das einen H-Pegel annimmt. Hierdurch werden zwei Paare von Transistoren 66 und 68 durchgeschal­ tet, denen das ausgewählte Spaltenauswahlsignal Yi zugeführt wird. Hierdurch werden die an die Schreibbusse W1, und W2, angeleg­ ten Daten an zwei Bitleitungspaare BL, entsprechend dem ausge­ wählten Spaltenauswahlsignal zugeführt, wodurch die Daten in die ausgewählte Speicherzelle MC eingeschrieben werden.

Das Potential der Wortleitung WL erreicht dann einen L-Pegel. In den vom Spaltendekoder 4 nicht ausgewählten Speicherzellen aller mit der ausgewählten Wortleitung WL verbundenen Speicherzellen wird eine Auffrischung ausgeführt.

Beim Auslesen der Daten befindet sich das Schreibsteuersignal WC auf einem L-Pegel, wodurch die Schreibbusse W1, und W2, vom Bit­ leitungspaar BL, getrennt sind. Daher beeinflussen die Signale und Lasten der Schreibbusse W1, und W2, das Bitleitungspaar BL, nicht.

Wie in Fig. 3 gezeigt ist, steigt das Potential der Wortleitung WL, die vom Zeilendekoder 3 ausgewählt worden ist, zum Zeitpunkt t0 auf einen H-Pegel an. Das Potential der Wortleitung WL steigt auf einen Pegel über der Versorgungsspannung Vcc (5 V). Hierdurch werden Daten aus den Speicherzellen MC, die mit der ausgewählten Wortleitung WL verbunden sind, auf das entsprechende Bitleitungspaar BL, ausge­ lesen. Dies führt zu einer kleinen Potentialdifferenz zwischen dem Bitleitungspaar BL und . Das Leseverstärker-Aktivierungssignal SA erreicht zum Zeitpunkt t1 einen H-Pegel, um die kleine Potentialdif­ ferenz zwischen dem Bitleitungspaar BL und zu verstärken. Hier­ durch nimmt das Potential von einer der Bitleitungen BL und einen H-Pegel und das Potential der anderen Bitleitung einen L-Pegel an.

Zum Zeitpunkt t2 wird erreicht das vom Spaltendekoder 4 ausgewählte Spaltenauswahlsignal Yi einen H-Pegel. Hierdurch werden die zwei er­ sten Differenzverstärker 60 entsprechend dem ausgewählten Spalten­ auswahlsignal Yi betrieben. Der ausgewählte erste Differenzverstär­ ker 60, der zur ersten Gruppe gehört, und der zweite Differenzver­ stärker 73 innerhalb des Lese-/Testschaltkreises 7a bilden einen Stromspiegel-Differenzverstärker. In ähnlicher Weise bilden der aus­ gewählte erste Differenzverstärker 60, der zur zweiten Gruppe ge­ hört, und der zweite Differenzverstärker 73 innerhalb des Lese- /Testschaltkreises 7b bilden einen Stromspiegel-Differenzverstärker.

Jeder dieser Stromspiegel-Differenzverstärker verstärkt schnell die kleine Potentialdifferenz zwischen dem ausgewählten Bitleitungspaar, um die verstärkten Daten über die Lesebusse R1, und R2, an die entsprechenden Datenbusse DB, abzugeben. Dies gestattet einen Zu­ griff mit hoher Geschwindigkeit.

Zeilenmodustest

Beim Schreiben von Testdaten wird eine der Wortleitungen WL vom Zei­ lendekoder 3 ausgewählt, wodurch deren Potential einen H-Pegel an­ nimmt. Das Schreibsteuersignal WC erreicht einen H-Pegel. Beim Zei­ lenmodustest werden alle Spaltenauswahlsignale Yi vom Spaltendekoder 4 gleichzeitig ausgewählt. Hierbei bedeutet i eine Zahl 1, 2, . . .

Damit werden Testdaten, die den Schreibbussen W1, zugeführt wur­ den, zum Bitleitungspaar BL, , das zur ersten Gruppe gehört, über­ tragen und es werden Testdaten, die den Schreibbussen W2, zuge­ führt wurden, zum Bitleitungspaar BL, , das zur zweiten Gruppe ge­ hört, übertragen. Somit werden Testdaten in alle Speicherzellen MC auf einmal eingeschrieben, die mit der ausgewählten Wortleitung WL verbunden sind.

Aufgrund folgender Gründe befindet sich der Leseverstärker 50 in ei­ nem inaktiven Zustand. Weist das Speicherfeld 1 beispielsweise 1024 Wortleitungen WL und 1024 Bitleitungspaare BL, auf, so werden durch ein Paar von Schreibbussen Testdaten in 512 Bitleitungspaare BL, eingeschrieben. Hierdurch wird die für das Schreiben erfor­ derliche Zeit vergrößert. Beim Schreiben von Testdaten im Zeilenmo­ dustest wird der Leseverstärker durch das Leseverstärker-Aktivie­ rungssignal SA deaktiviert, um die Schreibgeschwindigkeit zu erhö­ hen.

Werden den beiden Schreibbussen W1, und W2, dieselben Testda­ ten zugeführt, so werden in alle Speicherzellen MC, die mit der einen ausgewählten Wortleitung WL verbunden sind, dieselben Testda­ ten eingeschrieben.

Werden den Schreibbussen W1, Testdaten H (das Potential von W1 ist der H-Pegel, das Potential von der L-Pegel) und den Schreib­ bussen W2, Testdaten H (das Potential von W2 ist der L-Pegel, das Potential von der H-Pegel) zugeführt, so werden für jedes zweite Bit verschiedene Testdaten (H, L, H, L, . . .) geschrieben.

Ist das Schreiben von Testdaten einer Wortleitung WL abgeschlossen, so fällt das Potential dieser Wortleitung WL auf einen L-Pegel. Dann nehmen die Potentiale aller Spaltenauswahlsignale Yi den L-Pegel an.

Damit sind Testdaten in die Speicherzellen MC eingeschrieben worden, die mit der ausgewählten Wortleitung WL verbunden sind. Nun wird die nächste Wortleitung WL ausgewählt, um die oben beschriebene Opera­ tion zu wiederholen.

Das Schreiben in eine Zeile von Speicherzellen MC, die mit einer Wortleitung verbunden sind, wird in einem Zyklus ausgeführt. Dies bedeutet, daß die Schreibzeit im Falle eines 1MBit-Speicherfeldes auf etwa 1/1000 im Vergleich zu einer herkömmlichen Halbleiterspei­ chereinrichtung reduziert wird.

Im folgenden wird der Betrieb zum Schreiben eines Feldmusters einer Prüftafel der Fig. 5 in das Speicherfeld 1 erläutert.

In Fig. 5 wird angenommen, daß die X-Adressen WL1, WL2, . . . einer Wortleitung WL und die Y-Adressen BL1, BL2, . . . einem Bitleitungs­ paar BL, entsprechen.

Nach der Auswahl der ersten Wortleitung WL werden den Schreibbussen W1, Testdaten H und den Schreibbussen W2, Testdaten L zuge­ führt. Alle Spaltenauswahlsignale Yi steigen auf einen H-Pegel an, wodurch Testdaten in die Speicherzellen MC geschrieben werden, die mit der ausgewählten Wortleitung WL verbunden sind. Dann fällt das Potential der ersten Wortleitung WL auf einen L-Pegel. Hierdurch werden Testdaten H, L, H, L, . . . in die X-Adresse WL1 geschrieben.

Als nächstes wird die zweite Wortleitung WL ausgewählt. Testdaten mit Pegel L werden den Schreibbussen W1, und Testdaten mit Pegel H den Schreibbussen W2, zugeführt. Die Potentiale aller Spalten­ auswahlsignale Yi erreichen einen H-Pegel, wodurch die Testdaten in die Speicherzellen MC geschrieben werden, die mit der ausgewählten Wortleitung WL verbunden sind. Dann fällt das Potential der ausge­ wählten Wortleitung WL auf einen L-Pegel, wodurch Testdaten L, H, L, H, . . . in die X-Adresse WL2 geschrieben werden. Durch Wiederholen der oben angeführten Operation wird ein Feldmuster der Prüftafel von Fig. 5 geschrieben.

Beim Auslesen der Testdaten befindet sich das Schreibsteuersignal WC auf einem L-Pegel. Daher wird das Bitleitungspaar BL, durch die Signale und Last der Schreibbusse W1, und W2, nicht beein­ flußt. Die Lesebusse R1, werden über den Schalter 72 des Lese- /Testschaltkreises 7a mit den Zeilentestbussen LB, verbunden. In ähnlicher Weise werden die Lesebusse R2, mit den Zeilentestbussen LB, im Lese-/Testschaltkreises 7b verbunden.

Im folgenden wird der Auslesebetrieb beschrieben, bei dem das Feld­ muster der Fig. 5 geschrieben ist. Wie in Fig. 4 dargestellt ist, steigt das Potential der ausgewählten Wortleitung WL zum Zeitpunkt t0 auf einen H-Pegel an. Damit werden Testdaten aus den Speicherzel­ len MC, die mit dieser Wortleitung WL verbunden sind, auf das ent­ sprechende Bitleitungspaar BL, ausgelesen. Zum Zeitpunkt t1 steigt dann das Leseverstärker-Aktivierungssignal SA auf einen H-Pe­ gel an, um den Leseverstärker 50 zu aktivieren. Hierdurch wird die kleine Potentialdifferenz zwischen jedem Bitleitungspaar BL und verstärkt.

Bevor das Spaltenauswahlsignal Yi auf einen H-Pegel ansteigt, werden den Lesebussen R1, durch den Erwartungsdaten-Schreibschaltkreis 74 im Lese-/Testschaltkreis 7a Erwartungsdaten L und den Lesebussen R2, durch den Erwartungsdaten-Schreibschaltkreis 74 im Lese- /Testschaltkreis 7b Erwartungsdaten H zugeführt.

Da auf das Bitleitungspaar BL, mit ungerader Nummer, das zur er­ sten Gruppe gehört, Testdaten H ausgelesen werden, erreicht das Po­ tential der Bitleitung BL einen H- Pegel und das Potential der Bit­ leitung einen L-Pegel. Daher sind im ersten Differenzverstärker 60, der mit den Lesebussen R1, verbunden ist, der Transistor Q1 durchgeschaltet und der Transistor Q2 gesperrt. Da auf das Bitlei­ tungspaar BL, mit gerader Nummer, das zur zweiten Gruppe gehört, Testdaten L ausgelesen werden, erreicht das Potential der Bitleitung BL einen L- Pegel und das Potential der Bitleitung einen H-Pegel. Daher sind im ersten Differenzverstärker 60, der mit den Lesebussen R2, verbunden ist, der Transistor Q1 gesperrt und der Transistor Q2 durchgeschaltet.

In diesem Zustand steigen alle Spaltenauswahlsignale Yi zum Zeit­ punkt t2 auf einen H-Pegel an. Hierdurch werden die Transistoren Q3 und Q4 im ersten Differenzverstärker 60, der mit den Lesebussen R1, verbunden ist, durchgeschaltet, wodurch der Lesebus R1 über die Transistoren Q1 und Q3 mit der Masseleitung verbunden wird. Da das Potential des Lesebusses R1 auf einen L-Pegel vorgeladen ist, ändert sich das Potential nicht. Da der Transistor Q2 gesperrt ist, wird ferner der vorher auf einen H-Pegel vorgeladene Lesebus nicht entladen und dessen Potential wird auf einem H-Pegel gehalten (siehe Fig. 4).

In ähnlicher Weise werden die Transistoren Q3 und Q4 im ersten Dif­ ferenzverstärker 60, der mit den Lesebussen R2, R2 verbunden ist, durchgeschaltet. Daher wird der Lesebus über die Transistoren Q2 und Q4 mit der Masseleitung verbunden. Da der Lesebus vorher auf einen L-Pegel vorgeladen worden ist, gibt es keine Änderung des Po­ tentials. Da ferner der Transistor Q1 gesperrt ist, wird der auf einen H-Pegel vorgeladene Lesebus R2 nicht entladen und dessen Po­ tential auf einem H-Pegel gehalten. Die obigen Ausführungen be­ schreiben einen Fall, in dem alle Testdaten korrekt ausgelesen wer­ den.

Nun sei ein Fall angenommen, bei dem beispielsweise im Bitleitungs­ paar mit ungerader Nummer, das zur ersten Gruppe gehört, ein Feh­ ler existiert. Das Potential der Bitleitung , das auf einem L-Pe­ gel sein sollte, befindet sich auf einem H- oder einem dazwischen liegenden Pegel. Dies bedeutet, daß der eigentlich gesperrte Transi­ stor Q2 durchgeschaltet ist. Damit wird der Lesebus R1, der bei Nor­ malbetrieb auf einem H-Pegel gehalten wird, über die Transistoren Q2 und Q4 auf einen L-Pegel entladen wird, wie in Fig. 4 durch die ge­ strichelten Linien dargestellt ist.

Gibt es wenigstens einen falschen Wert in den auf das Bitleitungs­ paar BL, mit ungerader Nummer ausgelesenen Testdaten, so errei­ chen die Potentiale der Lesebusse R1 und beide einen L-Pegel und die Potentiale der Zeilentestbusse LB und ebenfalls beide einen L-Pegel. Hierdurch gibt der Fehlererfassungsschaltkreis 75 einen Fehlerindikator EF aus, um die Prüfung zu beenden.

Sind alle auf das Bitleitungspaar BL, mit ungerader Nummer ausge­ lesenen Testdaten korrekt, so gibt der Fehlererfassungsschaltkreis 75 des Lese-/Testschaltkreises 7a keinen Fehlerindikator EF ab.

Existiert wenigstens ein Fehler in den auf das Bitleitungspaar BL, mit gerader Nummer der zweiten Gruppe ausgelesenen Testdaten, so erreichen die Potentiale der Lesebusse R2 und in ähnlicher Weise einen L-Pegel. Hierdurch gibt der Fehlererfassungsschaltkreis 75 des Lese-/Testschaltkreises 7b einen Fehlerindikator EF aus, um den Test zu beenden.

Sind die in den Speicherzellen MC, die mit der ersten Wortleitung WL verbunden sind, gespeicherten Testdaten alle korrekt ausgelesen wor­ den, so geben die Lese-/Testschaltkreise 7a und 7b keinen Fehlerin­ dikator EF aus. Das Potential der Wortleitung WL fällt dann auf einen L-Pegel.

Durch den oben beschriebenen Auslesebetrieb wird die Prüfung einer Zeile von Speicherzellen, die zur ersten Wortleitung WL gehören, in einem Zyklus ausgeführt. Die oben beschriebene Operation wird nach­ einander für die zweite Wortleitung, die dritte Wortleitung, . . . wiederholt.

Ist die Zeilenmodusprüfung aller Wortleitungen abgeschlossen und ist kein Fehlerindikator EF abgegeben worden, so wird ermittelt, daß die Daten aller Speicherzellen korrekt ausgelesen worden sind. Der Chip hat dann den Test bestanden.

Fig. 6 zeigt die Struktur einer Halbleiterspeichereinrichtung nach einer weiteren Ausführungsform der vorliegenden Erfindung.

Bei der in Fig. 6 dargestellten Ausführungsform ist eine Mehrzahl von Bitleitungspaaren in vier Gruppen unterteilt. Das (4k+1)te Bit­ leitungspaar gehört zur ersten, das (4k+2)te Bitleitungspaar zur zweiten, das (4k+3)te Bitleitungspaar zur dritten und das (4k+4)te Bitleitungspaar zur vierten Gruppe, wobei k=0, 1, 2, . . . ist. Ent­ sprechend der ersten bis vierten Gruppe sind vier Paare von Schreib­ bussen W1, -W4, , vier Paare von Lesebussen R1, -R4, und vier Paare von Lese-/Testschaltkreisen 7a, 7b, 7c und 7d gebil­ det.

Das Spaltenauswahlsignal Y1 wird dem ersten Differenzverstärker 60 zugeführt, der den Bitleitungspaaren BL1, -BL4, entspricht. Das Spaltenauswahlsignal Y1 wird an den ersten Differenzverstärker 60 angelegt, der den Bitleitungspaaren BL5, -BL8, ent­ spricht.

Wenn Testdaten H den Schreibbussen W1, , W2, und Testdaten L den Schreibbussen W3, und W4, zugeführt werden, so werden Testdaten geschrieben, die sich alle zwei Bit unterscheiden. Das be­ deutet, daß Testdaten H, H, L, L, . . . in die Speicherzellen MC ge­ schrieben werden, die mit der einen ausgewählten Wortleitung WL ver­ bunden sind.

Fig. 7 zeigt ein Schaltbild der Struktur eines Hochspannungsdetek­ tors 8 der Halbleiterspeichereinrichtung von Fig. 1.

Zwischen einem Eingangsanschluß h für das Adreßsignal A0 und dem Knoten N80 sind N-Kanal MOS-Transistoren 81-86 geschaltet. Zwischen den Knoten N80 und der Masseleitung ist ein Widerstand 87 geschal­ tet. Der Knoten N80 ist über einen Inverter 88 mit einem Latch- Schaltkreis 89 verbunden.

Die Schwellenspannungen der Transistoren 81-86 sind auf 1 V und die Schwellenspannung des Inverters 88 auf die Hälfte der Versorgungs­ spannung Vcc eingestellt. Ist die Versorgungsspannung Vcc gleich 5 V so beträgt die Schwellenspannung des Inverters 88 2,5 V.

Wird an den Eingangsanschluß h für das Adreßsignal A0 eine Spannung von 10 V angelegt, so tritt am Knoten N80 eine um 6 V reduzierte Span­ nung, d. h. eine Spannung von 4 V auf. Daher betrachtet der Inverter 88 das Signal des Knotens N80 als H-Pegel und gibt eine Spannung mit L-Pegel ab.

Das Ausgangssignal des Inverters 88 wird vom Latch-Schaltkreis 89 verriegelt, da der Eingangsanschluß h zum Anlegen des Adreßsignal A0 verwendet wird. Das Ausgangssignal des Latch-Schaltkreises 89 wird als Testaktivierungssignal verwendet.

Beim Normalbetrieb wird dem Eingangsanschluß h ein Adreßsignal A0 mit 0 V-7 V zugeführt. Die Zuführung eines Adreßsignals A0 mit 7 V an den Eingangsanschluß h erzeugt am Knoten N80 eine Spannung von 1 V. Diese Spannung wird vom Inverter 88 als L-Pegel bestimmt, wodurch das Testaktivierungssignal einen H-Pegel annimmt.

Damit erreicht das Testaktivierungssignal beim Normalbetrieb einen H-Pegel und beim Zeilenmodustest einen L-Pegel.

Fig. 8 zeigt ein Blockdiagramm der Struktur eines Spaltenadreßpuf­ fers 2a, der im Adreßpuffer 2 der Halbleiterspeichereinrichtung von Fig. 1 enthalten ist.

Der Spaltenadreßpuffer 2a weist eine Mehrzahl von Schaltkreisen 20 zur Erzeugung komplementärer Signale auf. Jeder der Erzeugungs­ schaltkreise 20 empfängt ein Adreßsignal Aj, um zueinander komple­ mentäre Spaltenadreßsignale CAj, zu erzeugen. j bezeichnet eine Zahl 0-n.

Die Fig. 9 und 10 zeigen Schaltbilder der Struktur des Spaltendeko­ ders 4 der Halbleiterspeichereinrichtung von Fig. 1. Der Spaltende­ koder 4 weist einen in Fig. 9 dargestellten Spaltenvordekoder 40 und einen in Fig. 10 gezeigten Spaltenhauptdekoder 41 auf.

Der Spaltenvordekoder 40 weist eine Mehrzahl von NAND-Gattern 42 und eine Mehrzahl von Invertern 43 auf. Jedem NAND-Gatter 42 werden zwei der Spaltenadreßsignale CA0, -CAn, zugeführt. Die Signale C0, C1, C2, . . . werden vom Inverter 43 abgegeben. Der Spaltenvorde­ koder 40 ist vom eingegebenen Spaltenadreßsignal abhängig, um eines der Signale C0-C3 und eines der Signale C4-C7 auf einen H-Pegel zu bringen.

Der Spaltenhauptdekoder 41 weist eine Mehrzahl von NAND-Gattern 44 und eine Mehrzahl von NAND-Gattern 45 auf. Einem Eingangsanschluß eines jeden NAND-Gatters 45 wird das Testaktivierungssignal zuge­ führt. Befindet sich das Testaktivierungssignal auf einem H-Pegel, so ist der Spaltenhauptdekoder 41 von den Signalen C0, C1, C2, . . . abhängig, um eines der Spaltenauswahlsignale Y1, Y2, . . . auf einen H-Pegel zu bringen. Befindet sich das Testaktivierungssignal auf einem L-Pegel, so bringt der Spaltenhauptdekoder 41 unabhängig von den Signalen C0, C1, C2, . . . alle Spaltenauswahlsignale Y1, Y2, ... auf einen H-Pegel.

Ferner gibt es die Möglichkeit, durch Anlegen des Testaktivierungs­ signals Φ an den Spaltenvordekoder 40 der Fig. 9 alle Spaltenaus­ wahlsignale Y1, Y2, . . . beim Zeilenmodustest auf einen H-Pegel und durch Anlegen des Testaktivierungssignals an den Spaltenadreßpuf­ fer 2a der Fig. 8 alle Spaltenadreßsignale CAj, auf einen H-Pe­ gel zu bringen.

Fig. 11 zeigt die Struktur des Fehlererfassungsschaltkreises 75 der Fig. 2.

Der Fehlererfassungsschaltkreis 75 ist durch ein 3-Eingangs-NOR-Gat­ ter implementiert. Der erste Eingangsanschluß des NOR-Gatters ist mit dem Zeilentestbus LB und der zweite Eingangsanschluß mit dem Zeilentestbus verbunden. Dem dritten Eingangsanschluß wird ein Fehlerindikator-Steuersignal EFC zugeführt. Das Fehlerindikator- Steuersignal EFC erreicht nur dann einen L-Pegel, wenn die Fehler­ prüfung im Zeilenmodustest ausgeführt wird. Das NOR-Gatter 75 gibt einen Fehlerindikator EF mit H-Pegel ab, wenn ein Fehler erfaßt wird.

Fig. 12 zeigt ein Schaltbild eines weiteren Beispiels für den ersten Differenzverstärker 60. Im Vergleich mit dem ersten Differenzver­ stärker 60 der Fig. 2 sind die Positionen der Transistoren Q1 und Q2, die mit dem Bitleitungspaar BL, verbunden sind, und der Tran­ sistoren Q3 und Q4, die das Spaltenauswahlsignal Yi empfangen, mit­ einander vertauscht. Entsprechend der in Fig. 12 gezeigten Struktur kann das Spaltenauswahlsignal Yi auf einem H-Pegel gehalten werden, nachdem beim Normalbetrieb die Spannungsamplitude zwischen dem Bit­ leitungspaar BL, groß genug ist. Es ist daher möglich, ein Poten­ tial der Lesebusse R1 und entsprechend den zugehörigen Streukapa­ zitäten schnell auf einen L-Pegel abzusenken.

Fig. 13 zeigt ein Schaltbild eines weiteren Beispiels für den ersten Differenzverstärker 60. Im Vergleich mit dem ersten Differenzver­ stärker 60 der Fig. 2 wird ein Transistor Q20 anstelle der beiden Transistoren Q3, Q4 verwendet, der das Spaltenauswahlsignal Yi emp­ fängt. Dies bedeutet, daß die Zahl der Einrichtungen reduziert ist. Existiert jedoch ein Fehler im Bitleitungspaar BL, in der Weise, daß die Bitleitung BL und die Bitleitung kurzgeschlossen sind, so werden die beiden Transistoren Q1 und Q2 durchgeschaltet, wodurch die Lesebusse R1 und über die Transistoren Q1 und Q2 miteinander verbunden werden. Es wird unmöglich, den Zeilenmodustest auszufüh­ ren, selbst wenn das fehlerhafte Bitleitungspaar BL, durch einen redundanten Schaltkreis ersetzt wird.

Fig. 14 zeigt ein Schaltbild eines weiteren Beispiels für den zwei­ ten Differenzverstärker 73. Dieser zweite Differenzverstärker 73 wird als symmetrischer Differenzverstärker bezeichnet.

Der zweite Differenzverstärker 73 ist zusätzlich mit einem P-Kanal MOS-Transistor Q7, der parallel zum Transistor Q5 geschaltet ist, und einem P-Kanal MOS-Transistor Q8, der parallel zum Transistor Q6 geschaltet ist, versehen. Wie weiter unten beschrieben ist, kann dies die Betriebseigenschaften im Normalbetrieb verbessern.

Fig. 15 zeigt ein Schaltbild eines weiteren Beispiels für den zwei­ ten Differenzverstärker 73. Dieser zweite Differenzverstärker 73 wird als zweifacher Differenzverstärker bezeichnet.

Der in Fig. 15 dargestellte zweite Differenzverstärker 73 wird von einem ersten Differenzverstärker mit P-Kanal MOS-Transistoren 29917 00070 552 001000280000000200012000285912980600040 0002004127698 00004 29798Q11, Q12 und N-Kanal MOS-Transistoren Q15, Q16 und einem zweiten Diffe­ renzverstärker mit P-Kanal MOS-Transistoren Q13, Q14 und N-Kanal MOS-Transistoren Q17, Q18 gebildet. Der erste Differenzverstärker ist mit dem Datenbus DB und der zweite Differenzverstärker mit dem Datenbus verbunden.

Den Gates der Transistoren Q15 und Q17 wird eine Referenzspannung VR zugeführt. Die Referenzspannung VR wird auf die Hälfte der Versor­ gungsspannung Vcc eingestellt. Den Gates der Transistoren Q16 und Q18 wird das Aktivierungssignal Y zugeführt. Das Aktivierungssignal Y wird auf einen H-Pegel gebracht, wenn eines der Spaltenauswahlsi­ gnale Yi einen H-Pegel erreicht. Entsprechend der in Fig. 15 darge­ stellten Struktur steigt die Empfindlichkeit an, um die Betriebsei­ genschaften im Normalbetrieb zu verbessern.

Fig. 16 zeigt ein Schaltbild eines weiteren Beispiels für den zwei­ ten Differenzverstärker 73. Der in Fig. 16 dargestellte Differenz­ verstärker 73 ist eine Kombination des symmetrischen Differenzver­ stärkers der Fig. 14 und des zweifachen Differenzverstärkers der Fig. 15. Dieser zweite Differenzverstärker 73 wird als zweifacher symmetrischer Differenzverstärker bezeichnet.

Im Vergleich mit dem zweiten Differenzverstärker 73 aus Fig. 15 sind zusätzlich die P-Kanal MOS-Transistoren Q21-Q24 gebildet.

Entsprechend dieser Struktur werden die Vorteile von sowohl dem sym­ metrischen Differenzverstärker als auch dem zweifachen Differenzver­ stärker erzielt.

Im folgenden wird der Unterschied in den Eigenschaften zwischen ei­ nem asymmetrischen und einem symmetrischen Differenzverstärker er­ läutert.

Fig. 17A zeigt die Struktur und Fig. 17B das Signaldiagramm eines asymmetrischen Differenzverstärkers. Fig. 18A zeigt die Struktur und Fig. 18B das Signaldiagramm eines symmetrischen Differenzverstär­ kers.

Die Eigenschaften werden verglichen, wenn das Aktivierungssignal C bei einer Potentialdifferenz von ΔV zwischen den Signalen A und B gleich H wird. Im asymmetrischen Differenzverstärker besteht eine Potentialdifferenz ΔL1 zwischen einem H-Pegel-Potential am Knoten D und einem H-Pegel-Potential am Knoten E sowie eine Potentialdiffe­ renz ΔL2 zwischen einem L-Potential-Pegel am Knoten E und einem L-Pegel-Potential am Knoten D.

Im symmetrischen Differenzverstärker besteht keine Potentialdiffe­ renz zwischen dem H-Pegel-Potential am Knoten D und dem H-Pegel-Po­ tential am Knoten E sowie keine Potentialdifferenz zwischen dem L- Potential-Pegel am Knoten E und dem L-Pegel-Potential am Knoten D.

Im folgenden wird die Prüfung durch Feldmuster und die March-Prüfung erläutert.

In den Fig. 19-24 sind verschiedene Beispiele für Feldmuster ge­ zeigt. Fig. 19 zeigt ein Zeilenstreifenmuster, Fig. 20 ein Prüfmu­ stertafel-Feldmuster, Fig. 21 ein 2-Streifen-Feldmuster, Fig. 22 ein 2-Spaltenprüfmuster, Fig. 23 ein Doppel-Checker-Feldmuster und Fig. 24 ein Spaltenstreifen-Prüfmuster.

Die Feldmusterprüfung wird ausgeführt, indem Testdaten entsprechend dem Feldmuster in ein Speicherfeld geschrieben werden, worauf das Auslesen der Testdaten folgt.

Betriebsgrenzen, die durch Interferenzen zwischen Speicherzellen, Störungen zwischen Bitleitungen, Störungen zwischen Leseverstärkern verursacht werden, können durch eine Feldmusterprüfung geprüft wer­ den.

Die in Fig. 6 gezeigte Ausführungsform erlaubt eine Zeilenmodusprü­ fung unter Verwendung der verschiedenen Feldmuster der Fig. 19-24, indem geeignete Testdaten entsprechend dem Feldmuster einer Mehrzahl von Schreibbussen zugeführt werden. Es ist möglich, eine Zeile von Speicherzellen unter Verwendung eines der Feldmuster in einem Ausle­ sezyklus zu prüfen.

Die Ausführungsform der Fig. 2 gestattet die Zeilenmodusprüfung un­ ter Verwendung der Feldmuster der Fig. 19 bis 23 und 24.

Bei der Prüfung durch Feldmuster besteht die Möglichkeit, daß bei­ spielsweise Fehler in einem Adreßsystem nicht erfaßt werden, da die Muster in einer periodischen Weise auftreten. In einem solchen Fall ist es notwendig, den als nächstes beschriebenen March-Test auszu­ führen.

Fig. 25 zeigt ein Diagramm zur Erläuterung des March-Testes.

Ein Beispiel für den March-Test eines 4 × 4 (=16) Bit Speicherfeldes ist in Fig. 25 gezeigt.

Bei a werden Testdaten L in alle Adressen als Hintergrunddaten ein­ geschrieben.

In b werden Testdaten L aus der X-Adresse 1 und der Y-Adresse 1 aus­ gelesen und Testdaten H in dieselben Adressen eingeschrieben.

In c werden Testdaten L aus der X-Adresse 2 und der Y-Adresse 1 aus­ gelesen und Testdaten H in dieselben Adressen eingeschrieben.

Die X-Adresse wird sequentiell erhöht und die oben angeführte Opera­ tion wiederholt. Ist die oben beschriebene Operation für die 4 X-Adressen abgeschlossen worden, so wird die Y-Adresse um 1 erhöht und die oben angeführte Operation wiederholt, während die X-Adresse se­ quentiell um 1 erhöht wird.

In d werden Testdaten L aus der X-Adresse 4 und der Y-Adresse 4 aus­ gelesen und Testdaten H in dieselben Adressen eingeschrieben.

Durch Erhöhen der X-Adresse und Y-Adresse in der oben beschriebenen Weise werden Testdaten H ausgelesen und Testdaten L eingeschrieben. Dieser Vorgang wird für alle Adressen wiederholt.

Testdaten L werden in alle Adressen eingeschrieben, wie in e gezeigt ist. Dann werden die Testdaten L aller Adressen ausgelesen.

Es wird eine Operation ähnlich zur oben beschriebenen Operation aus­ geführt, indem die X-Adresse und die Y-Adresse vermindert werden.

Dieser March-Test ist notwendig, um zu prüfen, ob die Adressen kor­ rekt ausgewählt werden.

Bei der Halbleiterspeichereinrichtung der oben beschriebenen Ausfüh­ rungsform kann ein Test ähnlich dem March-Test ausgeführt werden. Dieser Pseudo-March-Test, der entsprechend der Ausführungsform von Fig. 6 ausgeführt werden kann, wird unter Bezugnahme auf die Fig. 26 beschrieben.

Wie in Fig. 26 dargestellt ist, wird für jeweils 4 Bit der Y-Adresse ein Lesen und Schreiben derselben Testdaten ausgeführt. Es ist not­ wendig, die Testdaten innerhalb der vier gleichzeitig ausgewählten Adressen der Y-Adresse zu unterscheiden.

Nachdem Testdaten L in alle Adressen geschrieben worden sind, wird die X-Adresse WL1 ausgewählt. Erwartungsdaten L werden den Y-Adres­ sen BL1-BL10 zugeführt, gefolgt von einem Auslesen der Testdaten L aus diesen Adressen. Als nächstes werden Testdaten H nur in die Y-Adressen BL1, BL5 und BL9 und Testdaten L nur in die Y-Adressen BL2-BL4, BL6-BL8 und BL10 geschrieben.

Nachdem die X-Adresse vergrößert worden ist, wird die oben beschrie­ bene Lese- und Schreiboperation ausgeführt. Ist diese Operation mit der letzten X-Adresse abgeschlossen worden, so kehrt die X-Adresse zu WL1 zurück. Erwartungsdaten H werden den Y-Adressen BL1, BL5 und BL9 und Erwartungsdaten L den Y-Adressen BL2-BL4, BL6-BL8 und BL10 zugeführt. Aus diesen Adressen werden Testdaten ausgelesen. Dann werden Testdaten H in die Y-Adressen BL1, BL2, BL5, BL6, BL9 und BL10 und Testdaten L in die Y-Adressen BL3, BL4, BL7 und BL8 ge­ schrieben.

Die X-Adresse wird vergrößert und die oben beschriebenen Lese- und Schreiboperationen werden wiederholt.

In ähnlicher Weise werden den Y-Adressen BL1, BL2, BL5, BL6, BL9, BL10 Erwartungsdaten H und den Y-Adressen BL3, BL4, BL7, BL8 Erwar­ tungsdaten L zugeführt. In der oben beschriebenen Weise kann ein Test, der lokal einem March-Test äquivalent ist, ausgeführt werden.

Damit kann die Testzeit selbst in einem Pseudo-March-Test signifi­ kant reduziert werden, der bei einem herkömmlichen Zeilenmodustest mit einer Mehrzahl von Latch-Schaltkreisen nicht effektiv war.

Die Fig. 27 und 28 zeigen ein Beispiel, bei dem ein Speicherfeld in 16 Feldblöcke BK unterteilt ist.

Das Speicherzellenfeld weist 1024 Bitleitungspaare und 1024 Wortlei­ tungen und eine Kapazität von 1 MBit auf. Jeder Feldblock BK weist 64 Bitleitungspaare auf. Innerhalb eines Feldblocks BK wird ein Spal­ tenauswahlsignal Yi aktiviert. Daher können 16 Speicherzellen gleichzeitig geprüft werden. Die Prüfung des gesamten Speicherfeldes wird durch einen March-Test in jedem Feldblock BK ausgeführt. Damit kann die March-Prüfzeit auf 1/16 reduziert werden.

Unter Bezugnahme auf die Fig. 29 werden andere Operationen der Halb­ leiterspeichereinrichtung der Fig. 1 und 2 beschrieben.

Die Lesebusse R1, und R2, werden auf den H-Pegel vorgeladen. Werden beispielsweise H-Prüfdaten korrekt auf alle Bitleitungspaare BL, mit ungerader Nummer, die zur ersten Gruppe gehören, ausgele­ sen, sind im jeweiligen ersten Differenzverstärker 60, der mit den Lesebussen R1, verbunden ist, der Transistor Q1 durchgeschaltet und der Transistor Q2 gesperrt. Wenn alle Spaltenauswahlsignale Yi auf den H-Pegel ansteigen, so wird der Lesebus auf den L-Pegel entladen. Der Lesebus R1 wird nicht entladen, sondern sein Potential auf dem H-Pegel gehalten.

Existiert in einem der Bitleitungspaare BL, mit ungerader Nummer, die zur ersten Gruppe gehören, ein Fehler, so erreicht beispiels­ weise das Potential der Bitleitung , die auf dem L-Pegel liegen sollte, den H- oder einen dazwischen liegenden Pegel. Daher ist der Transistor Q2, der gesperrt sein sollte, durchgeschaltet. Hierdurch werden die Lesebusse R1, beide auf den L-Pegel entladen.

Daß alle Daten korrekt ausgelesen worden sind, wird ermittelt, wenn eine alle Mehrzahl von gleichzeitig ausgelesenen Daten übereinstim­ men. Ein Fehler wird erfaßt, wenn ein Wert der Mehrzahl gleichzeitig ausgelesener Daten nicht mit den anderen Daten übereinstimmt.

Den Lesebussen R1, und R2, werden Daten entsprechend den aus­ zulesenden Daten als Erwartungsdaten zugeführt. Es ist notwendig, vorher zu wissen, ob die unter der jeweiligen Adresse gespeicherten Daten gleich H oder L sind, um die Erwartungsdaten zu bestimmen. Ferner ist es erforderlich, die Erwartungsdaten entsprechend der je­ weiligen Adresse auf den Lesebus zu schreiben. Damit wird der Test­ betrieb kompliziert.

Beim oben angeführten Verfahren ist vorher nur die Information er­ forderlich, daß in jeder zweiten Speicherzelle dieselben Daten ge­ speichert sind. Es ist nicht notwendig, durch den Erwartungsdaten- Schreibschaltkreis 74 die Erwartungsdaten dem Lesebus zuzuführen. Damit kann die Prüfung auf einfache Weise ausgeführt werden.

Fig. 30 zeigt ein Schaltbild der Struktur der Hauptkomponenten einer Halbleiterspeichereinrichtung nach einer weiteren Ausführungsform der Erfindung. Die Halbleiterspeichereinrichtung weist eine Struktur mit geteilten Leseverstärkern mit zwei Speicherfeldblöcken 1a und 1b auf. Die Speicherfeldblöcke 1a und 1b teilen sich die Leseverstär­ kergruppe 5 und die Schreib-/Lesegatter 6. Jedes Bitleitungspaar BL, im Speicherfeldblock 1a ist über den Schalter Sa mit dem entspre­ chenden Leseverstärker 50 und dem entsprechenden ersten Differenz­ verstärker verbunden. Jedes Bitleitungspaar BL, im Speicherfeld­ block 1b ist über den Schalter Sb mit dem entsprechenden Lesever­ stärker 50 und dem entsprechenden ersten Differenzverstärker verbun­ den. Durch die Schaltsignale SL und SR wird einer der Schalter Sa und Sb selektiv durchgeschaltet.

Entsprechend der gegenwärtigen Ausführungsform ist nur ein Satz Le­ severstärkergruppe 5 und ein Satz Schreib-/Lesegatter 6 für die zwei Speicherfeldblöcke 1a und 1b erforderlich. Dies reduziert die Layout-Fläche. Die gegenwärtige Ausführungsform ist besonders vor­ teilhaft, um die Layout-Fläche zu verringern, da die Leseverstärker­ gruppe 5 und die Schreib-/Lesegatter 6 eine große Fläche belegen.

Fig. 31 zeigt ein Schaltbild der Struktur der Hauptkomponenten einer Halbleiterspeichereinrichtung nach einer weiteren Ausführungsform der vorliegenden Erfindung.

Die Halbleiterspeichereinrichtung weist eine Feldstruktur mit alter­ nierender Anordnung (alternierender Anordnung der Leseverstärker) auf. Diese Halbleiterspeichereinrichtung unterscheidet sich von der Halbleiterspeichereinrichtung der Fig. 1 in den folgenden Punkten. Die Leseverstärkergruppe 5a und die Schreib-/Lesegatter 6a entspre­ chend der ersten Gruppe sind auf einer Seite des Speicherfeldes 1 und die Leseverstärkergruppe 5b und die Schreib-/Lesegatter 6b ent­ sprechend der zweiten Gruppe sind auf der anderen Seite des Spei­ cherfeldes 1 angeordnet. Die Breite eines jeden Leseverstärkers und die Breite eines jeden ersten Differenzverstärkers 60 kann im Ver­ gleich zum Abstand zwischen dem jeweiligen Bitleitungspaar BL, verdoppelt werden, um ein einfacheres Layout zu erzielen.

Die in Fig. 30 dargestellte Ausführungsform kann mit der in Fig. 31 gezeigten kombiniert werden.

Nach der in Fig. 31 dargestellten Ausführungsform kann der im fol­ genden beschriebene Spaltenstörtest auf einfache Weise ausgeführt werden.

Fig. 32 zeigt ein Diagramm zur Erläuterung des normalen Ablaufs des Spaltenstörtests.

Zuerst werden Daten 0 in die untersuchte Speicherzelle MC2 geschrie­ ben, die mit der Spaltenauswahlleitung y2 verbunden ist (Fig. 32(a)). Daten 0 werden in die Speicherzelle MC1 geschrieben, die mit einer benachbarten Spaltenauswahlleitung y1 verbunden ist (Fig. 32(b)), und Daten 0 werden in die Speicherzelle MC3 geschrieben, die mit der anderen benachbarten Spaltenauswahlleitung y3 verbunden ist (Fig. 32(c)). Dann werden Daten 1 in die Speicherzelle MC1, die mit der benachbarten Spaltenauswahlleitung y1 verbunden ist (Fig. 32(d)), und Daten 1 in die Speicherzelle MC3, die mit der anderen benachbarten Spaltenauswahlleitung y3 verbunden ist (Fig. 32(e)), geschrieben. Die in der Speicherzelle MC2 gespeicherten Daten 0 wer­ den ausgelesen (Fig. 32(f)).

Im Spaltenstörtest werden Daten, die den Daten in der untersuchten Speicherzelle entgegengesetzt sind, in die Speicherzellen auf beiden Seiten der untersuchten Speicherzelle eingeschrieben. Durch Induzie­ rung einer Störung in der untersuchten Speicherzelle erfolgt eine Prüfung, ob die in der untersuchten Speicherzelle gespeicherten Da­ ten geändert werden. Beim normalen Ablauf des Spaltenstörtestes sind sechs Zyklen notwendig, um die untersuchte Speicherzelle einer Störung auszusetzen.

Unter Bezugnahme auf die Fig. 33 wird im folgenden der Spaltenstör­ test beschrieben, der die in Fig. 31 dargestellte Ausführungsform benutzt.

Der Schaltkreis A weist die Leseverstärkergruppe 5a und die Schreib- /Lesegatter 6a entsprechend der ersten Gruppe auf. Der Schaltkreis B weist die Leseverstärkergruppe 5b und die Schreib-/Lesegatter 6b entsprechend der zweiten Gruppe auf.

Vom Schaltkreis A werden Daten 0 in die untersuchten Speicherzellen MC2 und MC4 eingeschrieben, die mit den entsprechenden Spaltenaus­ wahlleitungen gerader Nummer verbunden sind (Fig. 33(a)). Gleichzei­ tig werden vom Schaltkreis A Daten 0 in die Speicherzellen MC1 und MC3 eingeschrieben, die mit den entsprechenden Spaltenauswahlleitun­ gen ungerader Nummer verbunden sind (Fig. 33(b)). Vom Schaltkreis A werden Daten 1 gleichzeitig in die Speicherzellen MC1 und MC3 einge­ schrieben, die mit den entsprechenden Spaltenauswahlleitungen un­ gerader Nummer verbunden sind (Fig. 33(c)). Durch den Schaltkreis B werden die in den untersuchten Speicherzellen MC2 und MC4 gespei­ cherten Daten 0 ausgelesen (Fig. 33(d)).

Durch die Verwendung der Feldstruktur mit alternierender Anordnung können die Spaltenauswahlleitungen ungerader Nummer und gerader Num­ mer durch verschiedene Leseverstärkergruppen getrieben werden. Es ist daher möglich, ein Störmuster gleichzeitig in die Speicherzellen auf beiden Seiten der untersuchten Speicherzelle zu schreiben. Dies vermindert die Testsequenz, um eine schwerwiegendere Prüfung auszu­ führen.

Beim oben angeführten Beispiel ist es möglich, alle Speicherzellen, die mit allen Spaltenauswahlleitungen gerader Nummer verbunden sind, gleichzeitig einer Störung zu unterwerfen. Hierdurch kann die Stör­ prüfung in sehr kurzer Zeit ausgeführt werden, die vorher eine lange Testzeitspanne benötigte.

Es ist allgemein notwendig, den Leseverstärker einmal zu deaktivie­ ren, wenn Daten gleichzeitig in eine Mehrzahl von Speicherzellen ge­ schrieben werden. Daher ist es erforderlich, die Leseverstärker-Ak­ tivierungsschaltkreise entsprechend den Spaltenauswahlleitungen un­ gerader Nummer und diejenigen entsprechend den Spaltenauswahlleitun­ gen gerader Nummer in verschiedene Pfade zu unterteilen.

Entsprechend der oben beschriebenen Feldstruktur mit alternierender Anordnung können die Leseverstärkergruppen auf der linken und rech­ ten Seite automatisch unabhängig voneinander gesteuert werden. Dies ist für den Störtest vorteilhaft.

Fig. 34 zeigt ein Schaltbild der Struktur der Hauptkomponenten eines DRAM nach einer weiteren Ausführungsform der vorliegenden Erfindung.

Wie in Fig. 34 gezeigt ist, weist der DRAM einen Steuerschaltkreis 130 auf. Der Steuerschaltkreis 130 empfängt ein Testaktivierungssi­ gnal TE, ein Schreibsignal , ein Aktivierungssignal Φ_S und ein Aus­ gleichssignal Φ_EQ, um ein Leseverstärker-Aktivierungssignal Φ_S′, ein Wiederherstellschaltkreis-Aktivierungssignal und ein Ausgleichs­ signal Φ_EQ′ zu erzeugen. Mit den Aktivierungssignalen Φ_S′, und dem Ausgleichssignal Φ_EQ′ werden die Aktivierung/Deaktivierung des Leseverstärkerschaltkreises SE und des Wiederherstellschaltkreises RS sowie der Ausgleich der Bitleitungspotentiale gesteuert.

Das Testaktivierungssignal TE dient zur Bestimmung des Normalbe­ triebs oder des Zeilenmodus-Testbetriebs und ist dem Testaktivie­ rungssignal der in Fig. 1 dargestellten Ausführungsform äquiva­ lent. Das Schreibsignal dient zur Bestimmung einer Schreib- oder Leseoperation. Die anderen Strukturen sind denen der Fig. 38 ähn­ lich.

Unter Bezugnahme auf das Signaldiagramm der Fig. 35 wird nun der Schreibbetrieb des in Fig. 34 dargestellten DRAM beim Zeilenmodu­ stest beschrieben.

Die Zeilenmodusprüfung wird ausgeführt, wenn sich das Testaktivie­ rungssignal TE auf einem H-Pegel befindet. Vor dem Zeitpunkt t0 liegt das Ausgleichssignal Φ_EQ′ auf einem H-Pegel. Daher werden die Bitleitungen BL0, auf das Vorladepotential V_BL vorgeladen. Zum Zeitpunkt t0 erreicht das Ausgleichssignal Φ_EQ′ einen L-Pegel. Damit endet die Vorladung der Bitleitung.

Zum Zeitpunkt t1 steigt das Potential der Wortleitung WL0 an. Damit werden die in der Speicherzelle MC0 gespeicherten Daten auf die Bit­ leitung BL0 ausgelesen. Unter der Voraussetzung, daß Daten L in die Speicherzelle geschrieben worden sind, wird das Potential der Bit­ leitung BL0 kleiner als das Potential der Bitleitung . Wenn das Aktivierungssignal Φ_S′ zum Zeitpunkt t2 einen H-Pegel erreicht, so wird der Leseverstärkerschaltkreis SE aktiviert. Hierdurch wird das Potential der Bitleitung BL0 auf das Massepotential gebracht. Er­ reicht das Aktivierungssignal zum Zeitpunkt t3 einen L-Pegel, so wird der Wiederherstellschaltkreis RS aktiviert. Hierdurch wird das Potential der Bitleitung auf den Pegel der Versorgungsspannung Vcc gebracht. Bis zu diesem Punkt ist der Betrieb ähnlich dem Be­ trieb des in Fig. 38 dargestellten DRAMs.

Zum Zeitpunkt t4 fällt das Schreibsignal , das den Schreibzeitpunkt angibt, ab. Dieser Abfall triggert das Aktivierungssignal Φ_S′ auf einen L-Pegel und das Aktivierungssignal auf einen H-Pegel. Ent­ sprechend werden der Leseverstärkerschaltkreis SE und der Wiederher­ stellschaltkreis RS inaktiv. Als nächstes erreicht das Ausgleichssi­ gnal Φ_EQ′ einen H-Pegel und fällt dann erneut auf L ab. Hierdurch wird das Bitleitungspaar BL0, auf 1/2 Vcc ausgeglichen.

Zum Zeitpunkt t5 wird der Schreibtreiber 140 durch das Aktivierungs­ signal WD aktiviert. Hierdurch werden die Schreibdaten H und L an die Ein-/Ausgabeleitungen I/O bzw. übertragen. Damit werden die Potentiale auf den Bitleitungen BL0 und auf einen H- bzw. einen L-Pegel gebracht.

Zum Zeitpunkt t6 erreicht das Aktivierungssignal Φ_S′ erneut einen H-Pegel und das Aktivierungssignal einen L-Pegel. Hierdurch werden der Leseverstärkerschaltkreis SE und der Wiederherstellschaltkreis RS aktiviert, wodurch Daten H in die Speicherzelle MC0 geschrieben werden.

Zum Zeitpunkt t7 erreicht das Aktivierungssignal Φ_S′ einen L-Pegel und das Aktivierungssignal einen H-Pegel. Hierdurch werden der Leseverstärkerschaltkreis SE und der Wiederherstellschaltkreis RS deaktiviert. Dann erreicht das Ausgleichssignal Φ_EQ′ einen H-Pegel, um die Potentiale der Bitleitungen BL0 und auszugleichen.

Die oben beschriebene Operation wird für 1024 Bitleitungspaare BL0, -BL1023, ausgeführt, wodurch die Daten in den 1024 Speicherzellen MC0, MC2, . . ., MC2046, die mit der Wortleitung WL0 verbunden sind, gleichzeitig überschrieben werden.

Obwohl Daten von 1024 Bitleitungspaaren beim Schreibbetrieb der Zei­ lenmodusprüfung in der gegenwärtigen Ausführungsform gleichzeitig überschrieben werden, kann die Last des Schreibtreibers 140 vermin­ dert werden, da der Leseverstärkerschaltkreis SE und der Wiederher­ stellschaltkreis RS vor dem Datenschreibbetrieb deaktiviert werden.

Nachdem der Leseverstärkerschaltkreis SE und der Wiederherstell­ schaltkreis RS deaktiviert worden sind, wird das Bitleitungspaar auf 1/2 Vcc ausgeglichen. Nach dem Datenschreibbetrieb werden der Lese­ verstärkerschaltkreis SE und der Wiederherstellschaltkreis RS akti­ viert, um die Potentialdifferenz der Bitleitungen zu verstärken. Es ist daher möglich, ein Schreiben auszuführen, indem dem Bitleitungs­ paar nur eine kleine Potentialdifferenz zugeführt wird. Ein Wort­ treiber mit großer Stromführungsfähigkeit ist selbst dann nicht er­ forderlich, wenn eine Zeilenmodustestfunktion eingeschlossen ist.

Das Testaktivierungssignal TE wird beim normalen Schreib- /Lesebetrieb auf den L-Pegel gesetzt. Der Betrieb in diesem Fall ist ähnlich dem in den Fig. 39 und 40 dargestellten.

Fig. 36 zeigt ein Beispiel für die Struktur des in Fig. 34 darge­ stellten Steuerschaltkreises 130. Beim normalen Schreib-/Lesebetrieb (das Testaktivierungssignal TE ist auf einem L-Pegel) befindet sich das Potential am Knoten N3 auf einem H-Pegel. Daher ist der Logikpe­ gel des Leseverstärkerschaltkreis-Aktivierungssignals Φ_S′ identisch mit dem Pegel des Aktivierungssignals Φ_S und der Logikpegel des Wie­ derherstellschaltkreis-Aktivierungssignals ist dem Pegel des Ak­ tivierungssignals Φ_S′entgegengesetzt. Das Potential des Knotens N4 liegt auf einem L-Pegel und der Logikpegel des Ausgleichsignals Φ_EQ′ stimmt mit dem des Ausgleichsignals Φ_EQ überein.

Beim Zeilenmodustest befindet sich das Testaktivierungssignal TE auf einem H-Pegel. Der Abfall des Schreibsignals triggert den Knoten N3, um einen Einzelimpuls mit aktivem L-Pegel zu erzeugen. Der Ab­ fall des Schreibsignals veranlaßt das Aktivierungssignal Φ_S′, in­ aktiv und dann erneut aktiv zu werden. Das Aktivierungssignal ist zum Aktivierungssignal Φ_S′ umgekehrt. Daher veranlaßt der Abfall des Schreibsignals das Aktivierungssignal , inaktiv und dann er­ neut aktiv zu werden.

Der Abfall des Schreibsignals triggert den Knoten N4, um einen Einzelimpuls mit aktivem H-Pegel zu erzeugen. Das bedeutet, daß der Abfall des Schreibsignals das Ausgleichssignal Φ_EQ′ veranlaßt, auf H anzusteigen und dann erneut auf L abzufallen. In Übereinstimmung mit der in Fig. 36 dargestellten Struktur erhält man die Signalfor­ men der Fig. 35.

Fig. 37 zeigt ein Diagramm der Struktur der Hauptkomponenten eines DRAM nach einer weiteren Ausführungsform der vorliegenden Erfindung.

Das Leseleitungspaar RDL, und das Schreibleitungspaar WDL, sind bei der gegenwärtigen Ausführungsform voneinander getrennt. Die aus der Speicherzelle ausgelesenen Daten werden über das Leselei­ tungspaar RDL, ausgegeben. Die in die Speicherzelle einzuschrei­ benden Daten werden über das Schreibleitungspaar WDL, zugeführt. Die anderen Strukturen sind den in Fig. 34 dargestellten Strukturen ähnlich.

Der Steuerschaltkreis 130 der Fig. 34 und 37 kann auf die Halblei­ terspeichereinrichtung der Fig. 2 und 6 angewandt werden.

Obwohl die Bitleitungen BL0 und in den oben beschriebenen Aus­ führungsformen auf 1/2 Vcc vorgeladen werden, kann das Vorladepoten­ tial V_BL auch gleich der Versorgungsspannung Vcc sein.

Obwohl bei den oben angeführten Ausführungsformen ein Zeilenmodu­ stest beschrieben worden ist, bei dem das Datenschreiben für alle Speicherzellen ausgeführt wird, die mit einer Wortleitung verbunden sind, ist die vorliegende Erfindung nicht auf die Prüfung aller Speicherzellen beschränkt, sondern kann angewandt werden, wenn ein Datenschreiben gleichzeitig für eine Mehrzahl von Speicherzellen ausgeführt wird.

Entsprechend der vorliegenden Erfindung erhält man eine mit hoher Geschwindigkeit betreibbare Halbleiterspeichereinrichtung, die die Testzeit mit einem minimalen Anstieg der Layout-Fläche signifikant vermindern kann.

Claims (32)

1. Halbleiterspeichereinrichtung, aufweisend
ein Speicherfeld (1) mit einer Mehrzahl von Speicherzellen (MC), die in einer Mehrzahl von Zeilen und Spalten angeordnet sind, wobei die Mehrzahl von Spalten des Speicherfeldes (1) in eine Mehrzahl von Gruppen in einer verzahnten Weise unterteilt ist,
eine Auswahleinrichtung (4) zum gleichzeitigen Auswählen aller Spal­ ten einer ausgewählten Zeile in jeder Gruppe während des Testbe­ triebs,
eine Leseeinrichtung (3) zum Lesen von Daten, die in den Speicher­ zellen der ausgewählten Zeile und Spalten gespeichert sind,
eine Mehrzahl von Testeinrichtungen (7a, 7b) entsprechend der Mehr­ zahl von Gruppen, wobei
jede der Mehrzahl von Testeinrichtungen (7a, 7b) gleichzeitig die aus den ausgewählten Spalten der entsprechenden Gruppe ausgelesenen Daten mit einem vorbestimmten Erwartungsdatenwert vergleicht, und
eine Anzeigeeinrichtung (11) zum Ausgeben des Ergebnisses der Mehr­ zahl von Testeinrichtungen.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß
die Auswahleinrichtung (4)
eine Einrichtung zum Auswählen einer einzelnen der Mehrzahl von Spalten in der jeweiligen Gruppe während dem normalen Nicht-Testbe­ trieb aufweist, und
jede der Mehrzahl von Testeinrichtungen (7a, 7b)
eine Mehrzahl von ersten Verstärkungseinrichtungen (60) entsprechend jeweils der Mehrzahl von Spalten,
eine zweite Verstärkungseinrichtung (73) und
eine Erwartungsdaten-Eingabeeinrichtung (74) zum Speichern eines Er­ wartungsdatenwertes aufweist, wobei
die erste Verstärkungseinrichtung (60) entsprechend der Spalte, die von der Auswahleinrichtung (4) ausgewählt worden ist, und die zweite Verstärkungseinrichtung (73) während des normalen Lesebetriebs einen Stromspiegelverstärker bilden,
und jede der ersten Verstärkungseinrichtungen (60) entsprechend den Spalten, die von der Auswahleinrichtung (4) ausgewählt worden sind, während eines Testbetriebs die von der entsprechenden Spalte ausge­ lesenen Daten mit den Erwartungsdaten vergleicht.

3. Halbleiterspeichereinrichtung nach Anspruch 2, gekennzeichnet durch
eine Mehrzahl von Schreibbussen (W1, , W2, ) entsprechend je­ weils der Mehrzahl von Gruppen,
eine Mehrzahl von Lesebussen (R1, , R2, ) entsprechend jeweils der Mehrzahl von Gruppen,
eine Verbindungseinrichtung (65-68) zum Verbinden einer einzelnen Spalte, die von der Auswahleinrichtung (4) ausgewählt worden ist, im jeweiligen Block mit dem entsprechenden Schreibbus (W1, , W2, ) während des normalen Schreibbetriebs, und
eine Aktivierungseinrichtung (Q3, Q4) zum Aktivieren der ersten Verstärkungseinrichtung (60) entsprechend einer Spalte, die von der Auswahleinrichtung (4) ausgewählt worden ist.

4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß jede der Mehrzahl von Testeinrichtungen (7a, 7b) eine Zeilenmodus­ prüfung ausführt.

5. Halbleiterspeichereinrichtung, aufweisend
ein Speicherfeld (1) mit einer Mehrzahl von Wortleitungen (WL), ei­ ner Mehrzahl von Bitleitungspaaren (BL, ), die die Mehrzahl von Wortleitungen (WL) kreuzen, und einer Mehrzahl von Speicherzellen an den Kreuzungen der Wortleitungen (WL) und der Bitleitungspaare (BL, ), wobei die Mehrzahl der Bitleitungspaare (BL, ) in eine Mehr­ zahl von Gruppen in einer verzahnten Weise unterteilt ist,
eine Mehrzahl von Schreibbussen (W1, , W2, ) entsprechend je­ weils der Mehrzahl von Gruppen,
eine Mehrzahl von Lesebussen (R1, , R2, ) entsprechend jeweils der Mehrzahl von Gruppen,
eine Mehrzahl von ersten Verstärkungseinrichtungen (60), die jeweils zwischen einem der Mehrzahl von Bitleitungspaaren (BL, ) und einem entsprechenden Lesebus (R1, , R2, ) gebildet sind,
eine Mehrzahl von zweiten Verstärkungseinrichtungen (73) entspre­ chend jeweils der Mehrzahl von Gruppen,
eine Mehrzahl von Erwartungsdaten-Eingabeeinrichtungen (74) entspre­ chend jeweils der Mehrzahl von Gruppen zum Speichern eines Erwar­ tungsdatenwertes,
eine Auswahleinrichtung (4) zum Auswählen einer einzelnen der Mehr­ zahl von Bitleitungspaaren in der jeweiligen Gruppe zum Lesen und Schreiben während des Normalbetriebs und zum gleichzeitigen Auswäh­ len aller Bitleitungspaare in der jeweiligen Gruppe während des Testbetriebs,
eine Verbindungseinrichtung (65-68) zum Verbinden eines Bitleitungs­ paars, das von der Auswahleinrichtung (4) ausgewählt worden ist, mit einem entsprechenden Schreibbus (W1, , W2, ) während des Normal­ betriebs, und
eine Aktivierungseinrichtung (Q3, Q4) zum Aktivieren einer ersten Verstärkungseinrichtung (60) entsprechend einem ausgewählten Bitlei­ tungspaar, wobei
die aktivierte erste Verstärkungseinrichtung (60) und die zweite Verstärkungseinrichtung (73) während des normalen Lesebetriebs einen Stromspiegelverstärker bilden, und
jede der aktivierten ersten Verstärkungseinrichtungen (60) während des Testbetriebs die Daten auf dem entsprechenden Bitleitungspaar mit einem entsprechenden Erwartungsdatenwert vergleicht, um das Ver­ gleichsergebnis an den entsprechenden Lesebus (R1, , R2, ) zu übertragen.

6. Halbleiterspeichereinrichtung nach Anspruch 5, gekennzeichnet durcheine Mehrzahl von Datenbussen (DB, ) entsprechend jeweils der Mehrzahl von Gruppen,eine Mehrzahl von Zeilentestbussen (LB, ) entsprechend jeweils der Mehrzahl von Gruppen,
eine Mehrzahl von Schalteinrichtungen (71, 72) entsprechend jeweils der Mehrzahl von Gruppen, wobei jede der Mehrzahl von Schalteinrich­ tungen während des normalen Lesebetriebs einen entsprechenden Lese­ bus (R1, , R2, ) mit einem entsprechenden Datenbus (DB, ) und während des Testbetriebs einen entsprechenden Lesebus (R1, , R2, ) mit einem entsprechenden Zeilentestbus (LB, ) verbindet.

7. Halbleiterspeichereinrichtung nach Anspruch 5 oder 6, gekenn­ zeichnet durch eine Einstelleinrichtung (8) zum Versetzen der Halbleiterspeicher­ einrichtung in einen Normalbetriebsmodus oder einen Testbetriebsmo­ dus.

8. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch gekenn­ zeichnet, daß die Einstelleinrichtung einen externen Anschluß (h) zum Empfangen eines externen Signals und eine Erfassungseinrichtung (8) zum Erzeugen eines Signals (Φ) zum Versetzen der Halbleiterspeichereinrichtung in einen Testmodus, wenn eine Spannung mit einem Pegel, der höher als ein normaler Logikpegel ist, dem externen Anschluß (h) zugeführt wird, aufweist.

9. Halbleiterspeichereinrichtung nach einem der Ansprüche 5 bis 8, gekennzeichnet durch eine Mehrzahl von Fehlererfassungseinrichtungen (75) entsprechend jeweils der Mehrzahl von Gruppen zum Ausgeben eines Fehlerindikators in Abhängigkeit von einem Vergleichsindikator, der von der entspre­ chenden ersten Verstärkungseinrichtung (60) empfangen wird.

10. Halbleiterspeichereinrichtung nach einem der Ansprüche 5 bis 9, dadurch gekennzeichnet, daß jede der Mehrzahl erster Verstärkungseinrichtungen einen Differenz­ verstärker (60) bildet.

11. Halbleiterspeichereinrichtung nach einem der Ansprüche 5 bis 10, dadurch gekennzeichnet, daß jede der Mehrzahl zweiter Verstärkungseinrichtungen einen Differenz­ verstärker (73) bildet.

12. Halbleiterspeichereinrichtung nach Anspruch 11, dadurch gekenn­ zeichnet, daß der Differenzverstärker (73) einen symmetrischen Differenzverstärker aufweist.

13. Halbleiterspeichereinrichtung nach Anspruch 11, dadurch gekenn­ zeichnet, daß der Differenzverstärker (73) einen zweifachen Differenzverstärker aufweist.

14. Halbleiterspeichereinrichtung nach Anspruch 11, dadurch gekenn­ zeichnet, daß der Differenzverstärker (73) einen zweifachen symmetrischen Diffe­ renzverstärker aufweist.

15. Halbleiterspeichereinrichtung nach einem der Ansprüche 5 bis 14, dadurch gekennzeichnet, daß die Auswahleinrichtung eine Spaltendekodereinrichtung (4) aufweist, die von einem extern angelegten Adreßsignal abhängig ist, zum Erzeu­ gen einer Mehrzahl von Auswahlsignalen zum gleichzeitigen Auswählen aller Bitleitungspaare in der jeweiligen Gruppe während des Testbe­ triebs und zum Erzeugen eines einzelnen Auswahlsignals zum Auswählen eines Bitleitungspaares in der jeweiligen Gruppe während des normalen Lese- und Schreibbetriebs.

16. Halbleiterspeichereinrichtung nach einem der Ansprüche 5 bis 14, gekennzeichnet durch
eine Mehrzahl von dritten Verstärkungseinrichtungen (50; SE, RS) entsprechend jeweils der Mehrzahl von Bitleitungspaaren zum Verstär­ ken der Potentialdifferenz auf dem entsprechenden Bitleitungspaar und
eine Steuereinrichtung (130) zum Aktivieren der dritten Verstär­ kungseinrichtung beim Lesen und Schreiben im Normalbetrieb und zum zeitweisen Deaktivieren der dritten Verstärkungseinrichtung und er­ neuten Aktivieren der dritten Verstärkungseinrichtung beim Schreiben im Testbetrieb.

17. Halbleiterspeichereinrichtung nach Anspruch 16, gekennzeichnet durch eine Ausgleichseinrichtung (Q38) zum Ausgleichen der Potentiale der Mehrzahl von Bitleitungspaaren während der Zeitspanne, wenn die Mehrzahl von Verstärkungseinrichtungen durch die Steuereinrichtung (130) beim Schreiben im Testbetrieb deaktiviert ist.

18. Halbleiterspeichereinrichtung nach einem der Ansprüche 5 bis 17, dadurch gekennzeichnet, daß der Testbetrieb einen Zeilenmodus-Test­ betrieb aufweist.

19. Halbleiterspeichereinrichtung, die einen Normalbetrieb und einen Testbetrieb, der eine Mehrzahl von Speicherzellen (MC) gleichzeitig prüft, ausführen kann, aufweisend
eine Mehrzahl von Wortleitungen (WL0, WL1),
eine Mehrzahl von Bitleitungspaaren (BL0, -BL1023, ), die die Mehrzahl von Wortleitungen kreuzen
eine Mehrzahl von Speicherzellen (MC0, MC1), die an den Kreuzungen der Wortleitungen und Bitleitungspaare gebildet sind,
eine Verstärkungseinrichtung (RS, SE) zum Verstärken von Daten, die der Mehrzahl von Bitleitungspaaren zugeführt werden, und
eine Steuereinrichtung (130) zum Aktivieren der Verstärkungseinrich­ tung beim Lesen und Schreiben im Normalbetrieb und zum zeitweisen Deaktivieren der Verstärkungseinrichtung und erneuten Aktivieren der Verstärkungseinrichtung beim Schreiben im Testbetrieb.

20. Halbleiterspeichereinrichtung nach Anspruch 19, dadurch gekenn­ zeichnet, daß die Steuereinrichtung (130) von einem ersten Signal (TE), das den Testbetrieb angibt, und einem Schreibbetriebsignal (), das einen Schreibbetrieb angibt, abhängig ist, um ein Signal zum zeitweisen Deaktivieren der Verstärkungseinrichtung zu erzeugen.

21. Halbleiterspeichereinrichtung nach Anspruch 19 oder 20, gekenn­ zeichnet durch eine Ausgleichseinrichtung (Q38) zum Ausgleichen der jeweiligen Po­ tentiale der Mehrzahl von Bitleitungspaaren während der Zeitspanne, in der die Verstärkungseinrichtung durch die Steuereinrichtung (130) beim Schreiben im Testbetrieb deaktiviert worden ist.

22. Halbleiterspeichereinrichtung nach Anspruch 21, dadurch gekenn­ zeichnet, daß die Steuereinrichtung (130) vom ersten Signal (TE), das den Testbe­ trieb angibt, und dem Schreibsignal (), das einen Schreibbetrieb angibt, abhängig ist, um ein Signal zum zeitweisen Deaktivieren der Verstärkungseinrichtung für eine vorbestimmte Zeitspanne und ein Si­ gnal zum Aktivieren der Ausgleichseinrichtung (Q38) innerhalb der vorbestimmten Zeitspanne zu erzeugen.

23. Betriebsverfahren für eine Halbleiterspeichereinrichtung mit ei­ nem Speicherfeld (1), das eine Mehrzahl von Speicherzellen (MC) auf­ weist, die in einer Mehrzahl von Zeilen und Spalten angeordnet sind, gekennzeichnet durch die Schritte:
Unterteilen der Mehrzahl von Spalten des Speicherfeldes (1) in eine Mehrzahl von Gruppen in verzahnter Weise,
Erzeugen eines Erwartungsdatenwertes in jeder Gruppe, gleichzeitiges Auswählen aller Spalten in der jeweiligen Gruppe, gleichzeitiges Auslesen der Daten aus jeder der gleichzeitig ausge­ wählten Spalten, und
Vergleichen der aus allen Spalten in der jeweiligen Gruppe ausgele­ senen Daten mit einem entsprechenden Erwartungsdatenwert.

24. Betriebsverfahren für eine Halbleiterspeichereinrichtung mit ei­ nem Speicherfeld (1), das eine Mehrzahl von Wortleitungen (WL), eine Mehrzahl von Bitleitungspaaren (BL, ), die die Mehrzahl von Wort­ leitungen kreuzen, und eine Mehrzahl von Speicherzellen (MC), die an den Kreuzungen der Wortleitungen und der Bitleitungspaare gebildet sind, aufweist, wobei die Mehrzahl von Bitleitungspaaren (BL, ) in eine Mehrzahl von Gruppen in verzahnter Weise unterteilt ist, einer Mehrzahl von Schreibbussen (W1, , W2, ) entsprechend jeweils der Mehrzahl von Gruppen, einer Mehrzahl von Lesebussen (R1, , R2, ) entsprechend jeweils der Mehrzahl von Gruppen, einer Mehrzahl von ersten Verstärkungseinrichtungen (60), die jeweils zwischen dem je­ weiligen der Mehrzahl von Bitleitungspaaren (BL, ) und einem ent­ sprechenden Lesebus (R1, , R2, ) gebildet sind, und einer Mehr­ zahl von zweiten Verstärkungseinrichtungen (73) entsprechend der Mehrzahl von Gruppen,
gekennzeichnet durch die Schritte:
Bestimmen eines Betriebsmodus,
in Abhängigkeit von der Bestimmung eines Testmodus die Schritte:
Erzeugen eines Erwartungsdatenwertes für jede Gruppe,gleichzeitiges Auswählen aller Bitleitungspaare (BL, ) in der je­ weiligen Gruppe,Verstärken gespeicherter Daten von allen Bitleitungspaaren (BL, ),
gleichzeitiges Vergleichen aller verstärkter Daten aller Bitlei­ tungspaare (BL, ) in der jeweiligen Gruppe mit entsprechenden Er­ wartungsdatenwerten,
Anlegen eines Signals an den Lesebus in Abhängigkeit vom Vergleichs­ schritt,
in Abhängigkeit von der Bestimmung eines Normalbetriebsmodus die Schritte:Auswählen eines der Mehrzahl von Bitleitungspaaren (BL, ) in der jeweiligen Gruppe,
Verbinden des ausgewählten Bitleitungspaars (BL, ) mit dem Schreibbus (W1, , W2, ) in der jeweiligen Gruppe für einen Schreibbetrieb,Verstärken gespeicherter Daten vom ausgewählten Bitleitungspaar (BL, ) für einen Lesebetrieb,
wobei der Schritt der Verstärkung für einen Lesebetrieb den Schritt der Implementierung eines Stromspiegelverstärkers durch Aktivieren der ersten Verstärkungseinrichtung (60) und der zweiten Verstär­ kungseinrichtung (73) aufweist.

25. Verfahren für einen Normalmodus- und einen Testmodusbetrieb ei­ ner Halbleiterspeichereinrichtung mit einer Mehrzahl von Wortleitun­ gen (WL0, WL1), einer Mehrzahl von Bitleitungen (BL0, -BL1023, ), einer Mehrzahl von Speicherzellen (MC0, MC1), die an den Kreuzungen der Wortleitungen und der Bitleitungen gebildet sind, und Verstärkungseinrichtungen (SE, RS) zum Verstärken von Daten, die der Mehrzahl von Bitleitungen zugeführt werden, gekennzeichnet durch die Schritte:
kontinuierliches Aktivieren der Verstärkungseinrichtung während ei­ nes Lese- und eines Schreibzyklus im Normalmodusbetrieb, und
aufeinanderfolgendes Aktivieren, Deaktivieren und Aktivieren der Verstärkungseinrichtung während eines einzelnen Schreibzyklus im Testmodusbetrieb.

26. Betriebsverfahren nach Anspruch 25, gekennzeichnet durch den Schritt des Ausgleichens der Potentiale der Mehrzahl von Bitleitun­ gen während der Zeitspanne, wenn die Verstärkungseinrichtung beim Schreiben im Testbetrieb deaktiviert ist.

27. Halbleiterspeichereinrichtung, aufweisend
ein Speicherfeld (1) mit einer Mehrzahl von Speicherzellen (MC), die in einer Mehrzahl von Zeilen und Spalten angeordnet sind,
einer Mehrzahl von Bitleitungspaargruppen, wobei jede Bitleitungs­ paargruppe eine Mehrzahl von Bitleitungspaaren (BL, ) besitzt und jedes Bitleitungspaar mit einer Mehrzahl von Speicherzellen (MC) in einer entsprechenden Spalte verbunden ist,
eine Mehrzahl von Verstärkungseinrichtungen (60) entsprechend den jeweiligen Bitleitungspaaren (BL, ), wobei jede Verstärkungsein­ richtung (60) vier MOS-Transistoren (Q1-Q4) aufweist, die Gate-Elek­ trode des ersten Transistors (Q1) der vier Transistoren mit einer ersten Bitleitung (BL) des entsprechenden Bitleitungspaars verbunden ist, der zweite Transistor (Q3) der vier Transistoren in einen Lei­ tungspfad zwischen dem ersten Transistor (Q1) und einem vorbestimm­ ten Potentialknoten geschaltet ist, die Gate-Elektrode des dritten Transistors (Q2) der vier Transistoren mit einer zweiten Bitleitung () des entsprechenden Bitleitungspaars verbunden ist,
der vierte Transistor (Q4) der vier Transistoren in einen Leitungs­ pfad zwischen dem dritten Transistor (Q2) und dem vorbestimmten Po­ tentialknoten geschaltet ist, und die Gate-Elektrode des vierten Transistors (Q4) mit der Gate-Elektrode des zweiten Transistors (Q3) verbunden ist,
eine Mehrzahl von Ausgabeleitungspaaren (R1, , R2, ) entspre­ chend den jeweiligen Gruppen von Bitleitungspaaren, wobei jedes Aus­ gabeleitungspaar eine erste Ausgabeleitung (R1, R2), die mit einer Leitungselektrode des ersten Transistors (Q1) der jeweiligen Ver­ stärkungseinrichtung (60) verbunden ist, die mit den Bitleitungspaa­ ren (BL, ) der entsprechenden Bitleitungsgruppe verbunden ist, und
eine zweite Ausgabeleitung (R1, ), die mit einer Leitungselektrode des dritten Transistors (Q2) der jeweiligen Verstärkungseinrichtung (60) verbunden ist, die mit den Bitleitungspaaren (BL, ) der ent­ sprechenden Bitleitungsgruppe verbunden ist, aufweist, und
eine Mehrzahl von Erwartungsdaten-Speichereinrichtungen (74), die über eine Schalteinrichtung (74) mit entsprechenden Ausgabeleitungs­ paaren verbunden sind, zum Anlegen einer Spannung an diese, die Er­ wartungsdaten darstellt.

28. Halbleiterspeichereinrichtung, die einen Normalmodus- und einen Testmodusbetrieb ausführen kann, aufweisend
ein Speicherfeld (1) mit einer Mehrzahl von Speicherzellen (MC), die in einer Mehrzahl von Zeilen und Spalten angeordnet sind,eine Mehrzahl von Bitleitungspaargruppen, wobei jede Bitleitungs­ paargruppe eine Mehrzahl von Bitleitungspaaren (BL, ) aufweist und jedes Bitleitungspaar mit einer Mehrzahl von Speicherzellen (MC) in einer entsprechenden Spalte verbunden ist,
eine Mehrzahl von Ausgabeleitungspaaren (R1, , R2, ) entspre­ chend jeweils der Mehrzahl von Bitleitungsgruppen,
eine Mehrzahl von Erwartungsdaten-Speichereinrichtungen (74), die entsprechend den Bitleitungsgruppen gebildet sind, wobei jede Erwar­ tungsdaten-Speichereinrichtung (74) über eine Schalteinrichtung (72) mit der entsprechenden Ausgabeleitung (R1, , R2, ) verbun­ den ist, um dieser über die Schalteinrichtung (72) eine Spannung zu­ zuführen, die die Erwartungsdaten darstellt, und
eine Mehrzahl von Verstärkungs- und Vergleichseinrichtungen (60), wobei jede Verstärkungs- und Vergleichseinrichtung (60) einen Ein­ gangsknoten, der mit einem entsprechenden der Bitleitungspaare (BL, ) verbunden ist, und einen Ausgangsknoten, der mit einem entspre­ chenden Paar von Ausgabeleitungen (R1, , R2, ) verbunden ist, aufweist, wobei
jede Verstärkungs- und Vergleichseinrichtung (60) während des Nor­ malmodusbetriebs das Potential auf dem entsprechenden Bitleitungs­ paar (BL, ) verstärkt, das gespeicherte Daten darstellt, und wäh­ rend des Testmodusbetriebs das Potential auf dem entsprechenden Bit­ leitungspaar (BL, ), das gespeicherte Daten darstellt, mit einer Spannung vergleicht, die von der Erwartungsdaten-Speichereinrichtung (74) zugeführt wird.

29. Halbleiterspeichereinrichtung, aufweisend
ein Speicherfeld (1) mit einer Mehrzahl von Speicherzellen (MC), die in einer Mehrzahl von Zeilen und Spalten angeordnet sind, wobei die Mehrzahl von Spalten des Speicherzellenfeldes (1) in verzahnter Weise in eine Mehrzahl von Gruppen unterteilt ist,
eine Auswahleinrichtung (4) zum gleichzeitigen Auswählen aller Spal­ ten in der jeweiligen Gruppe einer ausgewählten Zeile während des Testbetriebs,
eine Leseeinrichtung (3) zum Lesen von Daten, die in den Speicher­ zellen der ausgewählten Zeile und Spalten gespeichert sind,
eine Mehrzahl von Testeinrichtungen (7a, 7b) entsprechend jeweils der Mehrzahl von Gruppen, wobei
jede der Mehrzahl von Testeinrichtungen (7a, 7b) aus den ausgewähl­ ten Spalten, die zur ausgewählten Gruppe gehören, ausgelesene Daten auf einmal miteinander vergleicht, und
eine Anzeigeeinrichtung (11) zum Ausgeben eines Ergebnisses der Mehrzahl von Testeinrichtungen.

30. Halbleiterspeichereinrichtung nach Anspruch 29, dadurch gekenn­ zeichnet, daß
die Auswahleinrichtung (4) eine Einrichtung zum Auswählen einer ein­ zelnen der Mehrzahl von Spalten in der jeweiligen Gruppe während ei­ nes normalen Nicht-Testbetriebs aufweist,
und jede der Mehrzahl von Testeinrichtungen (7a, 7b)
eine Mehrzahl von ersten Verstärkungseinrichtungen (60) entsprechend jeweils der Mehrzahl von Spalten und
eine zweite Verstärkungseinrichtung aufweist, wobei die erste Verstärkungseinrichtung (60) entsprechend der Spalte, die von der Auswahleinrichtung (4) ausgewählt worden ist, und die zweite Verstärkungseinrichtung (73) während des normalen Lesebetriebs einen Stromspiegelverstärker bilden, und
die erste Verstärkungseinrichtung (60) während eines Testbetriebs alle aus den entsprechenden Spalten ausgelesenen Daten miteinander vergleicht.

31. Halbleiterspeichereinrichtung, aufweisend
ein erstes und zweites Speicherfeld (1a, 1b) mit einer Mehrzahl von Speicherzellen (MC), die in einer Mehrzahl von Zeilen und Spalten angeordnet sind, wobei die Mehrzahl von Spalten des Speicherzellen­ feldes (1) in verzahnter Weise in eine Mehrzahl von Gruppen unter­ teilt ist,
eine Schalteinrichtung (Sa, Sb) zum Auswählen des ersten oder zwei­ ten Speicherfeldes (1a, 1b),
eine Auswahleinrichtung zum gleichzeitigen Auswählen aller Spalten in der jeweiligen Gruppe einer ausgewählten Zeile im ausgewählten Speicherfeld während des Testbetriebs,
eine Leseeinrichtung (3) zum Lesen von Daten, die in den Speicher­ zellen der ausgewählten Zeile und Spalten gespeichert sind, eine Mehrzahl von Testeinrichtungen (7a, 7b) entsprechend jeweils der Mehrzahl von Gruppen, wobei
jede der Mehrzahl von Testeinrichtungen (7a, 7b) aus den ausgewähl­ ten Spalten der entsprechenden Gruppe ausgelesene Daten gleichzeitig mit einem vorbestimmten Erwartungsdatenwert vergleicht, und
eine Anzeigeeinrichtung (11) zum Ausgeben eines Ergebnisses der Mehrzahl von Testeinrichtungen.

32. Halbleiterspeichereinrichtung nach Anspruch 31, dadurch gekenn­ zeichnet, daß
die Auswahleinrichtung (4) eine Einrichtung zum Auswählen einer ein­ zelnen der Mehrzahl von Spalten in der jeweiligen Gruppe während ei­ nes normalen Nicht-Testbetriebs aufweist,
und jede der Mehrzahl von Testeinrichtungen (7a, 7b)
eine Mehrzahl von ersten Verstärkungseinrichtungen (60) entsprechend jeweils der Mehrzahl von Spalten,
eine zweite Verstärkungseinrichtung und
eine Erwartungsdaten-Eingabeeinrichtung (74) zum Speichern eines Er­ wartungsdatenwertes aufweist, wobei
die erste Verstärkungseinrichtung (60) entsprechend der Spalte, die von der Auswahleinrichtung (4) ausgewählt worden ist, und die zweite Verstärkungseinrichtung (73) während des normalen Lesebetriebs einen Stromspiegelverstärker bilden, und
die jeweiligen ersten Verstärkungseinrichtungen (60) entsprechend den Spalten, die von der Auswahleinrichtung (4) ausgewählt worden sind, während eines Testbetriebs die aus der entsprechenden Spalte ausgelesenen Daten mit dem Erwartungsdatenwert vergleicht.