DE19737837A1

DE19737837A1 - Dynamische Halbleiterspeichereinrichtung und Verfahren des Testens derselben

Info

Publication number: DE19737837A1
Application number: DE19737837A
Authority: DE
Inventors: Yukinobu Adachi; Hiromi Okimoto; Masanori Hayashikoshi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-01-09
Filing date: 1997-08-29
Publication date: 1998-07-23
Also published as: US6088819A; KR19980069841A; TW381336B; JPH10199296A; KR100272943B1

Description

Die vorliegende Erfindung betrifft eine dynamische Halbleiter speichereinrichtung und ein Verfahren des Testens derselben. Speziell betrifft sie eine dynamische Halbleiterspeicherein richtung, die ein effizientes Erfassen eines Fehlers, daß ein in eine Speicherzelle geschriebener hoher Datenwert sich feh lerhaft in einen niedrigen Datenwert ändert, erlaubt und ein Testverfahren für dieselbe.

Fig. 22 ist ein Schaltbild, das speziell eine Speicherzelle ei ner dynamischen Halbleiterspeichereinrichtung des Standes der Technik zeigt. Speziell zeigt es eine Speicherzelle eines dyna mischen Direktzugriffsspeichers, der in folgenden nur als "DRAM" bezeichnet wird. Wie in Fig. 22 gezeigt ist, ist eine Speicherzelle 25 aus einem Speicherzellentransistor 27 und ei nem Speicherzellenkondensator 29 gebildet.

Ein Betrieb des Schreibens eines hohen Datenwertes (Datenwert "1") in die Speicherzelle 25 wird in folgenden beschrieben. In der folgenden Beschreibung wird angenommen, daß eine Stromver sorgungsspannung Vcc beträgt und eine Massespannung GND ist. Bitleitungen BL und /BL wurden auf einen Pegel (1/2) Vcc durch eine Ausgleichs-/Vorladeschaltung (nicht gezeigt) vorgeladen. Eine Spannung, die höher ist als ein (Vcc+Vth)-Pegel, wird an die Wortleitung WL angelegt, so daß der Speicherzellentransi stor 27 eingeschaltet wird. Vth ist eine Einsatz- bzw. Schwel lenspannung des Speicherzellentransistors 27. Nach dem Deakti vieren der Ausgleichs-/Vorladeschaltung wird eine Spannung auf dem Vcc-Pegel von einer I/O-Leitung IO an die Bitleitung BL an gelegt. Währenddessen wird eine Spannung auf dem GND-Pegel an die Bitleitung /BL von einer I/O-Leitung /IO angelegt. Dadurch wird ein Speicherknoten SN auf ein Potential des Vcc-Pegels ge setzt. Somit wird ein hoher Datenwert in die Speicherzelle 25 eingeschrieben.

Ein Fehler, der in einem DRAM auftreten kann, wird im folgenden beschrieben. Ein Herstellungsverfahren und ein Aufbau der Spei cherzellen wurden entsprechend der Verbesserung der Herstel lungsprozeßtechnologie von DRAMs zu einem höheren Ausmaß ver kompliziert. Entsprechend diesem gab es ein Anwachsen der Feh ler aufgrund von Defekten in Prozessen und Schritten. Die Feh ler sind zum Beispiel ein Pausenauffrischfehler und ein Stör auffrischfehler. Der Pausenauffrischfehler wird im folgenden beschrieben. Aufgrund eines P-N-Übergangslecks zwischen einem Speicherknoten SN und einem Substrat in einer Speicherzelle än dert sich ein hoher Datenwert, der schon in die Speicherzelle eingeschrieben ist, in einigen Fällen in einen niedrigen Daten wert. Dieser Fehler ist der Pausenauffrischfehler. Der Störauf frischfehler ist wie folgt. Aufgrund eines Unterschwellenleck stromes bzw. ein Leckstrom unterhalb der Einsatzspannung des Speicherzellentransistors 27 fließen in dem Speicherknoten SN angesammelte Ladungen zu der Bitleitung BL hinaus, so daß ein in die Speicherzelle 25 eingeschriebener hoher Datenwert sich fehlerhaft in einigen Fällen in einen niedrigen Datenwert än dert. Dieser Fehler wird Störauffrischfehler genannt. Der Feh ler, daß der in die Speicherzelle eingeschriebene hohe Daten wert sich in den niedrigen Datenwert ändert, wird im folgenden als ein "H→L-Fehler" bezeichnet.

Da ein N-P-Übergangsleckstrom zwischen dem Speicherknoten SN und dem Substrat in der Speicherzelle 25 sowie ein Unterschwel lenleckstrom in dem Speicherzellentransistor 27 sehr klein sind, dauert es eine beträchtlich lange Zeit bevor der H→L- Fehler nach dem Fluß der Ladungen von dem Speicherknoten SN, der auf das Potential des Vcc-Pegels gesetzt ist, auftritt. Da her benötigt in dem der Anmelderin bekannt DRAM die Erfassung des H→L-Fehlers eine beträchtlich lange Zeit, was nachteilig die Produktionskosten erhöht.

Es ist Aufgabe der vorliegenden Erfindung, eine dynamische Halbleiterspeichereinrichtung vorzusehen, die eine Zeit, die zum Erfassen eines H→L-Fehlers notwendig ist, reduzieren kann, sowie ein Testverfahren für dieselbe vorzusehen.

Weiterhin soll eine dynamische Halbleiterspeichereinrichtung vorgesehen werden, die ein effizientes Erfassen eines H→L- Fehlers ermöglicht, und es soll ein Testverfahren für dieselbe vorgesehen werden.

Die Aufgabe wird durch die dynamische Halbleiterspeicherein richtung des Anspruches l oder durch das Verfahren des Testens der dynamischen Halbleiterspeichereinrichtung des Anspruches 8 gelöst.

Weiterbildungen der Erfindungen sind in den Unteransprüchen an gegeben.

Eine dynamische Halbleiterspeichereinrichtung enthält eine Mehrzahl von Speicherzellen und eine Schreibsteuerschaltung. Die Mehrzahl von Speicherzellen sind in einer Matrixform von Zeilen und Spalten angeordnet. Jede der Speicherzellen hält ei nen Datenwert auf einem hohen oder niedrigen Pegel. Im Betrieb des Schreibens eines Datenwertes auf dem hohen Pegel in die Speicherzelle schreibt die Schreibspannungssteuerschaltung eine Spannung auf einem ersten Pegel in einem normalen Modus und schreibt eine Spannung auf einem zweiten niedrigeren Pegel als der erste Pegel in einem Testmodus.

In einem Verfahren des Testens einer dynamischen Halbleiter speichereinrichtung wird der Test an der dynamischen Halblei terspeichereinrichtung mit einer Mehrzahl von Speicherzellen, die einen Datenwert auf einem hohen oder niedrigen Pegel hal ten, durchgeführt. Das Verfahren des Testens der dynamischen Halbleiterspeichereinrichtung enthält die Schritte des Schrei bens eines Datenwerts auf dem hohen Pegel in jede Speicherzel le, des Lesens des in jeder Speicherzelle gehaltenen Datenwer tes nach dem Schreiben des Datenwertes auf den hohen Pegel in die Speicherzelle und des Bestimmens basierend auf dem gelese nen Datenwert, ob oder ob nicht der geschriebene Datenwert auf dem hohen Pegel sich in den Datenwert auf den niedrigen Pegel geändert hat. In dem Schritt des Schreibens des Datenwertes auf dem hohen Pegel wird eine Spannung auf einem niedrigeren Pegel als der zum Schreiben des Datenwertes auf dem hohen Pegel in dem normalen Modus eingeschrieben.

Entsprechend wird das Schreiben des Datenwertes auf dem hohen Pegel in die Speicherzelle derart durchgeführt, daß ein Poten tial eines ersten Pegels in dem normalen Modus geschrieben wird und ein Potential auf einem zweiten Pegel, der niedriger ist als der erste Pegel, in dem Testmodus geschrieben wird. Dadurch kann eine Zeit, bevor ein H→L-Fehler auftritt, reduziert wer den und somit kann eine Testzeit reduziert werden.

Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein schematische Blockschaubild einer ge samten Struktur eines DRAMs entsprechend einer ersten Ausführungsform,

Fig. 2 ein schematische Blockschaubild, daß Zei lendekoder, BLI-Treiber und ein Speicher zellenfeld in Fig. 1 zeigt,

Fig. 3 ein Schaltungsdiagramm, das speziell ein Teilfeld in Fig. 2 zeigt,

Fig. 4 ein Schaltungsdiagramm, das eine Lesever stärkergruppe, Teilfelder und ihre periphe ren Schaltungen in Fig. 2 zeigt,

Fig. 5 ein Zeitablaufdiagramm, das einen Betrieb des DRAM entsprechend der ersten Ausfüh rungsform zeigt und das speziell das Schreiben eines hohen Datenwertes in einem Testmodus zeigt,

Fig. 6 ein schematisches Blockdiagramm, das einen Zeilendekoder und ein Teilfeld in Fig. 2 zeigt,

Fig. 7 ein schematisches Blockdiagramm, das eine Steuerschaltung 15 in Fig. 1 und einen Zei lendekoder in Fig. 6 zeigt,

Fig. 8 ein Schaltungsdiagramm, das speziell einen Worttreiber in Fig. 7 zeigt,

Fig. 9 eine Struktur eines PMOS-Transistors 93 in Fig. 8 zeigt,

Fig. 10 ein Zeitablaufdiagramm, das einen Betrieb eines Worttreibers in Fig. 8 zeigt,

Fig. 11 ein Schaltungsdiagramm, das speziell eine TEST-Signalerzeugungsschaltung 83 in Fig. 7 zeigt,

Fig. 12 ein Schaltungsdiagramm, das speziell eine IN-Signalerzeugungsschaltung 79 in Fig. 7 zeigt,

Fig. 13 ein Zeitablaufdiagramm, das einen Betrieb der IN-Signalerzeugungsschaltung in Fig. 12 zeigt,

Fig. 14 ein Zeitablaufdiagramm, das einen Betrieb eines DRAM entsprechend einer zweiten Aus führungsform zeigt und speziell ein Schrei ben eines hohen Datenwertes in einem Test modus zeigt,

Fig. 15 ein schematische Blockdiagramm, das ein un terscheidendes Merkmal des DRAM der zweiten Ausführungsform zeigt,

Fig. 16 ein Schaltungsdiagramm, das speziell einen BLI-Treiber 19 in Fig. 10 zeigt,

Fig. 17 ein Zeitablaufdiagramm, das einen Betrieb in einem Testmodus des BLI-Treibers, der in Fig. 16 gezeigt ist, zeigt,

Fig. 18 ein Zeitablaufdiagramm, das einen Betrieb in einem normalen Modus des BLI-Treibers, der in Fig. 16 gezeigt ist, zeigt,

Fig. 19 ein Schaltungsdiagramm, das speziell einen unterscheidenden Abschnitt eines DRAM ent sprechend einer dritten Ausführungsform zeigt,

Fig. 20 ein Zeitablaufdiagramm, das einen Auf frischbetrieb des DRAM entsprechend der dritten Ausführungsform zeigt,

Fig. 21 ein Schaltungsdiagramm, das speziell eine VΦ-Erzeugungsschaltung in Fig. 19 zeigt, und

Fig. 22 eine Schwierigkeit in einem der Anmelderin bekannten DRAM.

Erste Ausführungsform

Mit Bezug zu Fig. 1 wird eine gesamte Struktur einer dynami schen Halbleiterspeichereinrichtung (DRAM) einer ersten Ausfüh rungsform im folgenden beschrieben. In Fig. 1 weist ein DRAM 1 zwei Stromversorgungsspannungsversorgungsschaltungen 3 und vier Speicherzellenfelder 5 auf. Für jedes der Speicherzellenfelder 5 weist der DRAM 1 ein Verbindungsband bzw. eine Verbindung 7, einen Zeilendekoder-und-BLI-Treiber 9, einen Spaltendekoder 11, einen Vorverstärker 13 und eine Steuerschaltung 15 auf. Das Verbindungsband 7 ist mit Verbindungen vorgesehen, die den Zei lendekoder-und-BLI-Treiber 9 steuern. Jedes Speicherzellenfeld 5, das eine Kapazität von 4 Mbits aufweist, wird im folgenden beschrieben.

Fig. 2 zeigt ein Speicherzellenfeld 5 sowie einen Zeilendeko der-und-BLI-Treiber 9, die in Fig. 1 gezeigt sind. Dieselben Abschnitte wie die in Fig. 1 tragen dieselben Bezugszeichen und werden im folgenden nicht beschrieben. In Fig. 2 weist ein Zei lendekoder-und-BLI-Treiber 9 eine Mehrzahl von BLI-Treibern 19 und eine Mehrzahl von Zeilendekodern 21 auf. Das Speicherzel lenfeld 5 enthält eine Mehrzahl von Leseverstärkergruppen 17 und eine Mehrzahl von Teilfeldern 23. Die Mehrzahl von BLI- Treibern 19 sind entsprechend der Mehrzahl von Leseverstärker gruppen 17 entsprechend angeordnet. Die Mehrzahl von Zeilende koder 21 sind entsprechend zu der Mehrzahl von Teilfeldern 23 entsprechend angeordnet. Sechzehn Teilfelder 23 sind in einem Speicherzellenfeld 5 angeordnet.

Mit Bezug zu Fig. 3 wird im folgenden ein Teilfeld 23 in Fig. 2 im Detail beschrieben. Dieselben Abschnitte wie die in Fig. 2 tragen dieselben Bezugszeichen und werden im folgenden nicht beschrieben. In Fig. 3 weist ein Teilfeld 23 eine Mehrzahl von Speicherzellen 25 auf, die in einer Matrixform von Zeilen und Spalten angeordnet sind. Das Teilfeld 23 weist auch eine Mehr zahl von Wortleitungen WL1-WL6, . . ., die entsprechend zu der Mehrzahl von Zeilen entsprechend angeordnet sind, und eine Mehrzahl von Bitleitungspaaren BL und /BL, die entsprechend zu der Mehrzahl von Spalten entsprechend angeordnet sind, auf. Je der der Wortleitungen WL1-WL6, . . . ist mit den Speicherzellen 25 in der entsprechenden Zeile verbunden. Jedes Bitleitungspaar BL und /BL ist mit den Speicherzellen 25 in der entsprechenden Spalte verbunden. Jede Speicherzelle 25 ist aus einem Speicher zellentransistor 27 und einem Speicherzellenkondensator 29 ge bildet.

Es wird nun eine Beschreibung speziell der Speicherzellen 25, die mit der Wortleitung WL1 verbunden sind, angegeben. Der Speicherzellentransistor 27 ist zwischen einer entsprechenden Bitleitung BL und einem Speicherknoten SN angeordnet und sein Gate ist mit der Wortleitung WL1 verbunden. Der Speicherzellen kondensator 29 ist zwischen dem Speicherknoten SN und einem Knoten N, der mit einer Zellplattenspannung Vcp versorgt wird, angeordnet. Wenn das Potential am Speicherknoten SN auf den H- Pegel gesetzt wird, bedeutet dies, daß ein hoher Datenwert (d. h. ein Datenwert von "1") zu schreiben ist. Wenn das Poten tial an dem Speicherknoten SN auf dem L-Pegel gesetzt wird, be deutet dies, daß ein niedriger Datenwert (d. h. ein Datenwert von "0") zu schreiben ist. Hier ist der Speicherzellentransi stor 27 ein NMOS-Transistor und kann auch als ein Übertragungs gatter bezeichnet werden.

In einem Testmodus zum Erfassen eines H→L-Fehlers, wie zum Beispiel ein Pausenauffrischfehler oder ein Störauffrischfehler entsprechend dieser Ausführungsform, und speziell zum Schreiben eines hohen Datenwertes in die Speicherzelle wird das Potential an dem Speicherknoten der Speicherzelle auf einen niedrigeren Pegel als der in dem Fall des Schreibens eines hohen Datenwer tes in die Speicherzelle in dem normalen Modus gesetzt.

Somit wird beim Betrieb des Schreibens eines hohen Datenwertes in die Speicherzelle in dem Testmodus zum Erfassen des H→L- Fehlers entsprechend dieser Ausführungsform die Wortleitung mit der Spannung auf einem niedrigeren Pegel als die in dem Fall des Schreibens eines hohen Datenwertes in die Speicherzelle in dem normalen Modus versorgt. Ein Beispiel wird nun im folgenden beschrieben. Spezieller wird eine Beschreibung eines Testmodus zum Erfassen eines Pausenauffrischfehlers und eines Störauf frischfehlers angegeben.

Ein Verfahren des Erfassens eines Pausenauffrischfehlers wird nun im folgenden mit Bezug zu dem in Fig. 3 gezeigten Teilfeld 23 angegeben. Zuerst wird ein hoher Datenwert in alle Speicher zellen 25 eingeschrieben. Bei diesem Betrieb wird jede der Wortleitungen WL1-WL6, . . . mit einer Spannung auf einem niedri geren Pegel als der in dem Fall des Schreibens in dem Normalmo dus versorgt. In der ersten Ausführungsform werden die Wortlei tungen WL1-WL6, . . . mit einer Stromversorgungsspannung Vcc in dem Testmodus versorgt und werden mit einer verstärkten Span nung Vpp in dem normalen Modus versorgt. Der Pegel der ver stärkten Spannung Vpp ist nicht niedriger als der (Vcc + Vthm)- Pegel und der (Vcc + Vthn)-Pegel unter der Annahme, daß der Speicherzellentransistor 27 eine Einsatz- bzw. Schwellenspan nung von Vthm und die NMOS-Transistoren, die eine Verbindungs schaltung zum Verbinden von I/O-Leitung IO und /IO mit Daten leitungen D bzw. /D bilden und die später beschrieben werden, eine Schwellenspannung von Vthn aufweisen. Für den Betrieb des Schreibens eines hohen Datenwertes wird daher das Potential am Speicherknoten SN der Speicherzelle 25 auf den Pegel von (Vcc - Vthm) in dem Testmodus gesetzt und wird auf den Pegel von Vcc in dem Normalmodus gesetzt, wenn die Bitleitungen BL und /BL mit der Stromversorgungsspannung Vcc versorgt werden.

Als zweites wird der DRAM für eine vorbestimmte Zeit in Ruhe gelassen. Während diesem fließen die elektrischen Ladungen von dem Speicherknoten SN aufgrund eines N-P-Übergangsleckstromes zwischen dem Speicherknoten SN in der Speicherzelle 25 und dem Substrat heraus und dadurch tritt der Pausenauffrischfehler auf. Als drittes wird ein Datenwert von allen Speicherzellen 25 ausgelesen. Es wird bestimmt, ob der so ausgelesene Datenwert sich fehlerhaft in einen niedrigen Datenwert geändert hat.

Ein Verfahren des Erfassens eines Störauffrischfehlers wird nun im folgenden mit Bezug zu dem in Fig. 3 gezeigten Teilfeld 23 beschrieben. Zuerst wird ein hoher Datenwert in alle Speicher zellen 25 eingeschrieben. Dieses Einschreiben eines hohen Da tenwertes ist dasselbe wie das zum Erfassen des Pausenauf frischfehlers. Als zweites wird ein Datenwert von allen Spei cherzellen, die mit einer Wortleitung WL verbunden sind, ausge lesen. Da die Speicherzellen 25 den hohen Datenwert gehalten haben, werden die Potentiale auf den Bitleitungen BL durch die Leseverstärkergruppe 17 auf den Stromversorgungsspannungspegel Vcc gesetzt und die Potentiale auf den Bitleitungen /BL werden durch die Leseverstärkergruppe 17 auf den Massespannungspegel GND gesetzt. Daher erreichen die Speicherzellen 25, die mit den Wortleitungen WL2-WL6, . . . (GND-Pegel) verbunden sind, die an dere sind als die Wortleitungen WL1 (Vcc-Pegel), und die auch mit den Bitleitungen /BL verbunden sind, einen solchen Zustand, daß der Störauffrischfehler wahrscheinlich auftritt. Als drit tes werden alle Speicherzellen 25 aufgefrischt. Dabei wird ein niedriger Datenwert in die Speicherzellen 25, in denen der Störauffrischfehler vorhanden ist, eingeschrieben.

Der zweite und dritte Prozeß, die oben beschrieben wurden, wer den wiederholt an allen anderen Wortleitungen WL2-WL6, . . . durchgeführt. Schließlich werden die Datenwerte von allen Spei cherzellen 25 ausgelesen. Es wird bestimmt, ob die so ausgele sene Datenwerte sich fehlerhaft in niedrige Datenwerte geändert haben. Der Modus zum Erfassen eine H→L-Fehlers, wie zum Bei spiel ein Pausenauffrischfehler oder ein Störauffrischfehler, wird ein Testmodus genannt.

Entsprechend dem DRAM der ersten Ausführungsform, wie oben be schrieben wurde, wird die Spannung auf einem niedrigeren Pegel als der in dem normalen Modus an die Wortleitungen WL1-WL6, . . . in dem Testmodus zum Schreiben eines hohen Datenwertes in die Speicherzelle 25 angelegt. Daher ist das Potential am Speicher knoten SN der Speicherzelle 25 in dem Testmodus niedriger als das in dem normalen Modus. Daher ist es möglich, eine Zeit be vor der H→L-Fehler auftritt zu reduzieren und die Testzeit kann reduziert werden, so daß die Fehlererfassung effizient durchgeführt werden kann.

Der oben beschriebene erste Prozeß in dem Testmodus, d. h. Schreiben eines hohen Datenwertes in die Speicherzellen 25, wird nun im folgenden im Detail beschrieben. Zuerst wird Schreiben eines hohen Datenwertes mit Bezug zu Fig. 4 im fol genden beschrieben. Dieselben Abschnitte wie die in Fig. 1 bis 3 tragen dieselben Bezugszeichen und werden im folgenden nicht beschrieben. Wie in Fig. 4 gezeigt ist, ist eine Verbindungs schaltung 31a zwischen einer Leseverstärkergruppe 17 und einem der Teilfelder 23 angeordnet. Eine Verbindungsschaltung 31b ist zwischen der Leseverstärkergruppe 17 und dem anderen Teilfeld 23 angeordnet. Die Verbindungsschaltung 31a ist aus NMOS- Transistoren 43a und 45a gebildet. Die Verbindungsschaltung 31b ist aus NMOS-Transistoren 43b und 45h gebildet. Die Lesever stärkergruppe 17 weist Ausgleichs-/Vorladeschaltungen 35, N- Kanal-Leseverstärker 37, Verbindungsschaltungen 39 und P-Kanal- Leseverstärker 41 auf.

Die Ausgleichs-/Vorladeschaltung 35, die N-Kanal-Leseverstärker 37, die Verbindungsschaltungen 39 und die P-Kanal-Lesever stärker 41 sind entsprechend der Mehrzahl von Bitleitungspaaren BL und /BL der Teilfelder 23 angeordnet. Die Leseverstärker gruppe 17 wird durch das eine und das andere Teilfeld 23 ge meinsam benutzt. Die Ausgleichs-/Vorladeschaltung 35 ist aus NMOS-Transistoren 47, 49 und 51 gebildet. Der N-Kanal-Lese verstärker 37 ist aus NMOS-Transistoren 53, 55, 57 und 59 ge bildet. Die Verbindungsschaltung 39 ist aus NMOS-Transistoren 61 und 63 gebildet. Der P-Kanal-Leseverstärker 41 ist aus PMOS- Transistoren 65, 67 und 69 gebildet.

Der NMOS-Transistor 43a der Verbindungsschaltung 31a ist zwi schen der Bitleitung BL von einem der Teilfelder 23 und einer Datenleitung D angeordnet. Der NMOS-Transistor 45a ist zwischen der Bitleitung /BL und der Datenleitung /D angeordnet. Die Ga tes der NMOS-Transistoren 43a und 45a sind mit einer Bitlei tungstrennungssignalleitung BLIa verbunden. Der NMOS-Transistor 43b der Verbindungsschaltung 31b ist zwischen der Bitleitung BL des anderen Teilfeldes 23 und einer Datenleitung D angeordnet. Der NMOS-Transistor 45b ist zwischen der Bitleitung /BL und ei ner Datenleitung /D angeordnet. Die Gates der NMOS-Transistoren 43b und 45b sind mit einer Bitleitungstrennsignalleitung BLIb verbunden.

Die NMOS-Transistoren 47 und 49 der Ausgleichs-/Vorlade schaltung 35 sind in Reihe zwischen den Datenleitungen D und /D geschaltet. Eine Verbindung zwischen den NMOS-Transistoren 47 und 49 ist mit einer Vorladespannungsversorgungsleitung PL ver bunden. Der NMOS-Transistor 51 ist zwischen den Datenleitungen D und /D angeordnet. Die Gates der NMOS-Transistoren 47, 49 und 51 sind mit einer Ausgleichs-/Vorladeschaltung BLEQ verbunden.

Die NMOS-Transistoren 55 und 53 des N-Kanal-Leseverstärkers 37 sind parallel zwischen einem Knoten, der mit einer Massespan nung GND von einer Masse 71 versorgt wird, und einem Knoten N1 geschaltet. Ein Gate des NMOS-Transistors 53 ist mit einer Le severstärkersteuersignalleitung S0F verbunden. Ein Gate des NMOS-Transistors 55 ist mit einer Leseverstärkersteuersignal leitung S0N verbunden. Der NMOS-Transistor 57 ist zwischen dem Knoten N1 und der Datenleitung D angeordnet und sein Gate ist mit der Datenleitung /D verbunden. Der NMOS-Transistor 59 ist zwischen dem Knoten N1 und der Datenleitung /D angeordnet und sein Gate ist mit der Datenleitung D verbunden.

Der NMOS-Transistor 61 der Verbindungsschaltung 39 ist zwischen der Datenleitung D und der I/O-Leitung IO angeordnet und sein Gate ist mit einer Spaltenauswahlleitung CSL verbunden. Der NMOS-Transistor ist zwischen der Datenleitung /D und der I/O- Leitung /IO verbunden und sein Gate ist mit der Spaltenauswahl leitung CSL verbunden. Die I/O-Leitungen IO und /IO sind mit dem Vorverstärker 13 und einem Schreibpuffer 33 verbunden. Der PMOS-Transistor 69 des P-Kanal-Leseverstärkers 41 ist zwischen einem Knoten, der mit einer Stromversorgungsspannung Vcc von einer Vcc-Stromversorgung 73 versorgt ist, und einem Knoten N2 angeordnet und sein Gate ist mit einer Leseverstärkersteuersi gnalleitung /S0P verbunden. Der PMOS-Transistor 65 ist zwischen der Datenleitung D und dem Knoten N2 angeordnet und sein Gate ist mit der Datenleitung /D verbunden. Der PMOS-Tranistor 67 ist zwischen dem Knoten N2 und der Datenleitung /D angeordnet und sein Gate ist mit der Datenleitung D verbunden.

Die Vorladespannungsversorgungsleitung PL wird mit einer Vorla despannung zum Vorladen der Bitleitungen BL und /BL versorgt. Die Ausgleichs-/Vorladesignalleitung BLEQ wird mit einem Aus gleichs-/Vorladesignal BLEQ versorgt. Die Leseverstärkersteuer signalleitung S0F empfängt ein Leseverstärkersteuersignal S0F. Die Leseverstärkersteuersignalleitung S0N empfängt ein Lesever stärkersteuersignal S0N. Die Spaltenauswahlleitung CSL empfängt ein Spaltenauswahlsignal von einem entsprechenden Spaltendeko der 11 (siehe Fig. 1). Die Leseverstärkersteuersignalleitung /S0P empfängt eine Leserverstärkersteuersignal /S0P. Die Bit leitungstrennungssignalleitung BLIa empfängt ein Bitlei tungstrennungssignal BLIa. Die Bitleitungstrennungssignallei tung BLIb empfängt ein Bitleitungstrennungssignal BLIb.

Mit Bezug zu Fig. 4 und 5 wird im folgenden ein Schreiben eines hohen Datenwertes in dem Testmodus beschrieben. Genauer wird eine Beschreibung des Falles angegeben, bei dem niedrige Daten werte in den Speicherzellen 25 in dem Teilfeld 23, das mit der Verbindungsschaltung 31a verbunden ist, gehalten werden und ho he Datenwerte eingeschrieben werden sollen. Weiterhin wird ein Betrieb in Verbindung mit den Speicherzellen 25, die mit der Bitleitung BL verbunden sind, beschrieben. Vor der Zeit t1, d. h. vor dem Übergang eines Zeilenadreßauslösesignals /RAS zu dem L-Pegel sind das Ausgleichs-/Vorladesignal BLEQ, das Lese verstärkersteuersignal /S0P und die Bitleitungstrennungssignale BLIa und BLIb auf dem H-Pegel und sind die Leseverstärkersteu ersignale S0N und S0F auf dem L-Pegel. Somit sind vor der Zeit t1 die Verbindungsschaltungen 31a und 31b und die Ausgleichs- /Vorladeschaltung 35 aktiv und der N-Kanal-Leseverstärker 37 und der P-Kanal-Leseverstärker 41 sind inaktiv. Das Spaltenaus wahlsignal CSL ist auf dem L-Pegel und die Verbindungsschaltung 39 ist inaktiv.

Zur Zeit t1 ändert sich das Zeilenadreßauslösesignal /RAS zu dem L-Pegel. Danach ändern sich das Bitleitungstrennungssignal BLIb, das Ausgleichs-/Vorladesignal BLEQ und das Leseverstär kersteuersignal /S0P zu dem L-Pegel und das Potential auf der Wortleitung WL sowie die Leseverstärkersteuersignale S0N und S0F ändern sich zu dem H-Pegel. Somit werden die Ausgleichs-/Vorladeschaltung 35 und die Verbindungsschaltung 31b deakti viert und der N-Kanal-Leseverstärker 37 und der P-Kanal- Leseverstärker 41 werden aktiviert. Dadurch wird das Teilfeld 23, das mit der Verbindungsschaltung 31b verbunden ist, von der Leseverstärkergruppe 17 getrennt. Weiterhin werden niedrige Da ten, die in den Speicherzellen 25 in dem Teilfeld, das mit der Verbindungsschaltung 31a verbunden ist, gehalten werden, ausge lesen, so daß das Potential auf der Bitleitung BL den GND-Pegel erreicht und das Potential auf der Bitleitung /BL den Vcc-Pegel erreicht.

Zur Zeit t2 setzt der Spaltendekoder 11 in Fig. 1 die Spalten auswahlleitung CSL auf den H-Pegel, so daß die NMOS-Transisto ren 61 und 63 eingeschaltet werden. Der Schreibpuffer 33 legt die verstärkter Spannung Vpp an die I/O-Leitung IO entsprechend einem Eingabedatenwert Di an und legt eine Massespannung GND an die I/O-Leitung /IO an. Dadurch wird das Potential auf der Bit leitung BL, die mit der Verbindungsschaltung 31a verbunden ist, auf den Vcc-Pegel gesetzt und das Potential auf der Bitleitung /BL wird auf den GND-Pegel gesetzt. Da die Wortleitung WL auf dem H-Pegel ist, wird ein hoher Datenwert in die Speicherzellen 25 in dem Teilfeld 23, das mit der Verbindungsschaltung 31a verbunden ist, eingeschrieben. Da die Wortleitung WL mit einer Stromversorgungsspannung Vcc versorgt wird, wird das Potential an dem Speicherknoten SN der Speicherzellen 25 auf den (Vcc- Vthm)-Pegel gesetzt.

Das Schreiben eines hohen Datenwertes in dem normalen Modus wird im folgenden beschrieben. Der Schreibbetrieb in dem Norma len Modus unterscheidet sich von dem in dem Testmodus in dem Pegel der Spannung, die an die Wortleitung WL angelegt wird. Genauer wird eine verstärkte Spannung an die ausgewählte Wort leitung WL in dem normalen Modus angelegt. Daher wird das Po tential an dem Speicherknoten SN der Speicherzelle 25 auf den Vcc-Pegel gesetzt. Der Vorverstärker 13 wird in dem Lesebetrieb verwendet und arbeitet derart, daß die Potentialdifferenz auf dem I/O-Leitungspaar IO und /IO differenziell verstärkt wird zum externen Ausgeben von diesem als Ausgabedatenwert Do.

Mit Bezug zu Fig. 6 werden nun der BLI-Treiber 19, der Zeilen dekoder 21, die Leseverstärkergruppe 17 und das Teilfeld 23, die in Fig. 2 gezeigt sind, im folgenden beschrieben. Dieselben Abschnitte wie die in Fig. 2 tragen dieselben Bezugszeichen und werden im folgenden nicht beschrieben. In Fig. 6 enthält ein Zeilendekoder 16 Dekoder 75. Ein Teilfeld 23 ist in 16 Blöcke 77 aufgeteilt. Daher weist jeder Block 77 16 Wortleitungen auf.

Mit Bezug zu Fig. 7 wird im folgenden die Steuerschaltung 15 in Fig. 1 und der Zeilendekoder 75 in Fig. 6 beschrieben. Diesel ben Abschnitte wie die in Fig. 1 und 6 tragen dieselben Bezugs zeichen und werden im folgenden nicht beschrieben. In Fig. 7 weist die Steuerschaltung 15 eine IN-Signalerzeugungsschaltung 79, eine Worttreibersteuerschaltung 81, eine TEST-Signalerzeu gungsschaltung 83 und eine Wortleitungsauswahlblocksteuerschal tung 85 auf. Der Dekoder 75 weist Worttreiber WD1, WD2, WD3 und WD4 sowie Wortleitungsauswahlblöcke B1, B2, B3 und B4 auf. Je der der Wortleitungsauswahlblöcke B1-B4 weist Auswahlschaltun gen WS1, WS2, WS3 und WS4 auf.

Jeder der Worttreiber WD1-WD4 empfängt ein Vorladesignal IN für den Zeilendekoder und ein erstes Testmodusanfangssignal TEST1. Die Worttreiber WD1-WD4 empfangen entsprechend Worttreiberaus wahlsignale WC1-WC4. Ausgabeknoten NN1-NN4 der Worttreiber WD1-WD4 sind entsprechend mit den Auswahlschaltungen WS1-WS4 in entsprechenden Wortleitungsauswahlblöcken B1-B4 verbunden. Die Auswahlschaltungen WS1-WS4 sind entsprechend in dem Wortlei tungsauswahlblock B1 mit den Wortleitungen WL1-WL4 verbunden. Die Auswahlschaltungen WS1-WS4 in dem Wortleitungsauswahlblock 32 sind entsprechend mit den Wortleitungen WL5-WL8 verbunden. Die Auswahlschaltungen WS1-WS4 in dem Wortleitungsauswahlblock B3 sind entsprechend mit den Wortleitungen WL9-WL12 verbunden. Die Auswahlschaltungen WS1-WS4 in dem Wortleitungsauswahlblock B4 sind entsprechend mit den Wortleitungen WL13-WL16 verbunden. Ein von der Wortleitungsauswahlblocksteuerschaltung 85 ausgege benes Auswahlschaltungsauswahlsignal RX1 wird an die Auswahl schaltung WS1 in jedem der Blöcke B1-B4 angelegt und ein Aus wahlschaltungsauswahlsignal RX2 wird an die Auswahlschaltung WS2 in jedem der Blöcke B1-B4 angelegt. Ein Auswahlschaltungs auswahlsignal RX3 wird an die Auswahlschaltung WS3 in jedem der Blöcke B1-B4 angelegt und ein Auswahlschaltungsauswahlsignal RX4 wird an die Auswahlschaltung WS4 in jedem der Blöcke B1-B4 angelegt.

Der Aufbau in Fig. 7 wurde speziell in Verbindung mit einem De koder 75 beschrieben. Dann wird die Beschreibung in Verbindung mit allen Dekodern 75, die in einem Speicherzellenfeld 5 (siehe Fig. 1) enthalten sind, angegeben. Das Vorladesignal IN für den Zeilendekoder und ein erstes Testmodusanfangssignal TEST1 wer den an alle Wortleitungstreiber WD1-WD1024 in einem Speicher zellenfeld 5 angelegt. Die Wortleitungstreiber WD1-WD1024 wer den entsprechend mit Worttreiberauswahlsignalen WC1-WC1024 ver sorgt. Die Ausgabeknoten NN1-NN1024 der Worttreiber WD1-WD1024 werden entsprechend mit Auswahlschaltungen WS1-WS4 in entspre chenden Wortleitungsauswahlblöcken B1-B1024 verbunden.

Das Auswahlschaltungsauswahlsignal RX1 wird mit den Auswahl schaltungen WS1 in den Wortleitungsauswahlblöcken B1-B1024 ver bunden und das Auswahlschaltungsauswahlsignal RX2 wird mit den Auswahlschaltungen WS2 in den Wortleitungsauswahlblöcken B1- B1024 verbunden. Das Auswahlschaltungsauswahlsignal RX3 wird mit den Auswahlschaltungen WS3 in den Wortleitungsauswahlblöc ken B1-B1024 verbunden und das Auswahlschaltungsauswahlsignal RX4 wird mit den Auswahlschaltung WS4 in den Wortleitungsaus wahlblöcken B1-B1024 verbunden. Die Auswahlschaltungen WS1-WS4 in den Wortleitungsauswahlblöcken B1-B1024 werden entsprechend mit entsprechenden Wortleitungen WL1-WL4096 verbunden.

Der Dekoder 75 in Fig. 7 wird nun wieder diskutiert. Die IN- Signalerzeugungsschaltung 79 setzt (d. h. aktiviert) das Vorla designal IN für den Zeilendekoder auf den H-Pegel, wenn das Zeilenadreßauslösesignal /RAS den L-Pegel erreicht, und das Speicherzellenfeld 5 (siehe Fig. 1) wird ausgewählt. Die Wort treibersteuerschaltung 81 setzt (d. h. aktiviert) Worttrei berauswahlsignale WC1-WC4 entsprechend zu Worttreibern WD1-WD4, die ausgewählt werden sollen, auf den H-Pegel entsprechend dem Zeilenadreßauslösesignal und dem Zeilenadreßsignal. Die Testsi gnalerzeugungsschaltung 83 setzt (d. h. aktiviert) das erste Testmodusanfangssignal TEST1 auf den H-Pegel, wenn der Testmo dus gestartet werden soll. Die Wortleitungsauswahlblocksteuer schaltung 85 aktiviert die Auswahlschaltungsauswahlsignale RX1- RX4 entsprechend den Auswahlschaltungen WS1-WS4, die auszuwäh len sind, entsprechend dem Zeilenadreßauslösesignal /RAS und der Zeilenadresse.

Die Worttreiber WD1-WD4 geben die Stromversorgungsspannung Vcc zu entsprechenden Knoten NN1-NN4, wenn das Vorladesignal IN für den Zeilendekoder, das erste Testmodusanfangssignal TEST1 und die entsprechenden Worttreiberauswahlsignale WC1-WC4 den H-Pegel erreichen. Wenn das Vorladesignal IN für den Zeilendekoder und entsprechende Worttreiberauswahlsignale WC1-WC4 auf dem H-Pegel sind und das erste Testmodusanfangssignal TEST1 auf dem L-Pegel ist, geben die Worttreiber WD1-WD4 die verstärkte Spannung Vpp an die entsprechenden Knoten NN1-NN4. Wenn das Vorladesignal IN für den Zeilendekoder auf dem L-Pegel ist, geben die Worttrei ber WD1-WD4 die Massespannung GND entsprechend an die entspre chenden Knoten NN1-NN4.

Die Worttreiber WD1-WD4 geben die Massespannung GND entspre chend an die entsprechenden Knoten NN1-NN4 aus, wenn das Vorla designal IN für den Zeilendekoder auf dem H-Pegel ist und die entsprechenden Worttreiberauswahlsignale WC1-WC4 auf den L- Pegel sind. Die Auswahlschaltungen WS1-WS4 werden aktiviert, wenn entsprechende Auswahlschaltungsauswahlsignale RX1-RX4 ak tiviert werden. Die aktivierten Auswahlschaltungen WS1-WS4 in den Wortleitungsauswahlblöcken B1-B4 übertragen entsprechend die Potentiale an entsprechenden Knoten NN1-NN4 zu entsprechen den Wortleitungen WL1-WL16. Deaktivierte Auswahlschaltungen WS1-WS4 in den Wortleitungsauswahlblöcken B1-B4 übertragen ent sprechend die Massespannung GND zu entsprechenden Wortleitungen WL1-WL1 6.

Mit Bezug zu Fig. 8 wird im folgenden jeder der Worttreiber WD1-WD4 in Fig. 7 im Detail beschrieben. Wie in Fig. 8 gezeigt ist, enthält der Worttreiber NMOS-Transistoren 87, 89 und 91, PMOS-Transistoren 93, 95, 97, 99 und 101 und eine NAND- Schaltung 103 und einen Inverter 105. Der PMOS-Transistor 93 und die NMOS-Transistoren 87 und 89 sind zwischen einem Knoten, der mit einer verstärkten Spannung Vpp von einer Vpp-Stromver sorgung 107 versorgt wird, und einem Knoten, der mit einer Massespannung GND von einer Masse 71 versorgt wird, in Reihe geschaltet. Der PMOS-Transistor 93 und der NMOS-Transistor 87 werden an ihren Gates mit dem Vorladesignal IN für den Zeilen dekoder versorgt. Der NMOS-Transistor 89 wird an seinem Gate mit dem Worttreiberauswahlsignal WCn (n ist eine natürliche Zahl) versorgt. Der PMOS-Transistor 95 ist zwischen einem Kno ten, der mit der verstärkten Spannung Vpp von der Vpp- Stromversorgung 107 versorgt wird, und einem Knoten NA1 ange ordnet und sein Gate ist mit einem Knoten NNk (k ist eine na türliche Zahl) verbunden. Die PMOS-Transistoren 97 und 99 und der NMOS-Transistor 91 sind zwischen einem Knoten, der mit der verstärkten Spannung Vpp von der Vpp-Stromversorgung 107 ver sorgt wird, und einem Knoten, der mit der Massespannung GND von der Masse 71 versorgt wird, in Reihe geschaltet.

Der PMOS-Transistor 97 wird an seinem Gate mit dem ersten Testanfangssignal TEST1 versorgt. Die Gates des PMOS-Transistor 99 und des NMOS-Transistors 91 sind mit dem Knoten NA1 verbun den. Der PMOS-Transistor 101 ist zwischen dem Knoten NNk und einem Knoten, der mit einer Stromversorgungsspannung Vcc von einer Vcc-Stromversorgung 73 versorgt wird, angeordnet und sein Gate ist mit einem Ausgabeknoten der NAND-Schaltung 103 verbun den. Das erste Testmodusanfangssignal TEST1 wird zu einem der Eingabeknoten der NAND-Schaltung 103 geliefert und der andere Eingabeknoten davon ist mit einem Knoten NA2 verbunden. Der In verter 105 ist zwischen den Knoten NA1 und NA2 angeordnet. Wenn n = 1 ist und k = 1 ist, stellt der Worttreiber in Fig. 8 den Worttreiber WD1 in Fig. 7 dar.

Mit Bezug zu Fig. 9 wird ein Aufbau des PMOS-Transistors 93 in Fig. 8 im folgenden beschrieben. Dieselben Abschnitte wie die in Fig. 8 tragen dieselben Bezugszeichen und werden im folgen den nicht beschrieben. Wie in Fig. 9 gezeigt wird, weist dieser PMOS-Transistor ein Gate 109, das das Vorladesignal IN für den Zeilendekoder empfängt, eine p⁺-Schicht 111, die als Source/Drain dient und die verstärkte Spannung Vpp von der Vpp- Stromversorgung 107 empfängt, und eine p⁺-Schicht 113, die als Drain/Source dient und mit dem Knoten NA1 verbunden ist, auf. Die p⁺-Schichten 111 und 113 sind in einer N-Wanne 115 gebil det. Die N-Wanne 115 ist einem p-Halbleitersubstrat 117 gebil det. Die Strukturen der PMOS-Transistoren 95 bis 101 sind ähn lich zu der des PMOS-Transistors in Fig. 9.

Mit Bezug zu Fig. 8 und 10 wird im folgenden ein Betrieb des Worttreibers in dem Testmodus beschrieben. Da der Testmodus schon gestartet wurde, ist das Testmodusstartsignal TEST1 auch auf dem H-Pegel. Vor der Zeit t1, d. h. wenn das Zeilenadreßaus lösesignal /RAS auf dem H-Pegel ist, sind das Vorladesignal IN und das Worttreiberauswahlsignal WCn auf dem L-Pegel. Daher ist das Potential an dem Knoten NA1 auf dem H-Pegel. Folglich ist der NMOS-Transistor 91 ein und das Potential an dem Knoten NNk ist auf dem GND-Pegel. Da das Potential an dem Knoten NA2 auf dem L-Pegel ist, ist der PMOS-Transistor 101 aus.

Nachdem sich das Zeilenadreßausläsesignal /RAS zur Zeit t1 zu dem L-Pegel geändert hat, ändern sich das Vorladesignal IN für den Zeilendekoder und das Worttreiberauswahlsignal WCn zu dem H-Pegel. Daher erreicht das Potential an dem Knoten NA1 den L- Pegel. Folglich erreicht das Potential an dem Knoten NA2 den H- Pegel, so daß der PMOS-Transistor 101 eingeschaltet wird, da das erste Testmodusanfangssignal TEST1 ebenfalls auf dem H- Pegel ist. Dadurch erreicht das Potential an dem Knoten NNk den Vcc-Pegel. Da das erste Testmodusanfangssignal TEST1 auf dem H- Pegel ist, ist der PMOS-Transistor 97 aus. In dem normalen Mo dus ist das erste Testmodusanfangssignal TEST1 auf dem L-Pegel, so daß die PMOS-Transistoren 97 und 99 eingeschaltet sind und das Potential an dem Knoten NNk den Vpp-Pegel erreicht, wenn das Vorladesignal IN für den Zeilendekoder und das Worttrei berauswahlsignal WCn den H-Pegel erreichen.

Mit Bezug zu Fig. 11 wird nun die TEST-Signalerzeugungs schaltung 83 in Fig. 7 im folgenden im Detail beschrieben. In Fig. 11 ist die TEST-Signalerzeugungsschaltung 83 aus NMOS- Transistoren 121, 123, 125, 127 und 129 gebildet. Die NMOS- Transistoren 121-127 sind zwischen einem Anschluß 119 und einem Knoten NT in Reihe geschaltet. Jeder der NMOS-Transistoren 121-127 ist diodengeschaltet. Der NMOS-Transistor 129 ist zwischen dem Knoten NT und einem Knoten, der mit einer Massespannung GND von der Masse 71 versorgt wird, angeordnet und sein Gate ist mit einem Knoten, der mit der Stromversorgungsspannung Vcc von der Vcc-Stromversorgung 73 versorgt wird, verbunden. Der An schluß bzw. Anschlußstift 119 kann ein zweckbestimmter Stift oder ein nicht besetzter Stift in einem der Anmelderin bekann ten Gehäuse sein. Der NMOS-Transistor 129 weist eine längere Gatelänge als ein gebräuchlicher NMOS-Transistor, wie zum Bei spiel der NMOS-Transistor 121, auf.

Wenn der Testmodus gestartet werden soll, wird eine Spannung auf dem Stromversorgungsspannungspegel Vcc oder höher an den Anschlußstift 119 angelegt. Dadurch erreicht das Potential an dem Knoten NT den H-Pegel. Somit erreicht das erste Testmodus anfangssignal TEST1, das von dem Knoten NT ausgegeben wird, den H-Pegel. In dem normalen Modus ist das Potential an dem Knoten NT in dem GND-Pegel fixiert und das erste Testmodusanfangs signal TEST1 ist auf den L-Pegel gesetzt.

Mit Bezug zu Fig. 12 wird die IN-Signalerzeugungsschaltung 79 in Fig. 7 im folgenden im Detail beschrieben. In Fig. 12 weist die IN-Signalerzeugungsschaltung NMOS-Transistoren 131, 133, 135, 137, 139, 141 und 143, PMOS-Transistoren 145, 147, 149, 151 und 153, eine NOR-Schaltung 155 und Inverter 157 und 159 auf.

Der PMOS-Transistor 145 und die NMOS-Transistoren 131 und 133 sind zwischen einem Knoten, der mit der verstärkten Spannung Vpp von der Vpp-Stromversorgung 107 versorgt wird, und einem Knoten, der mit einer Massespannung GND von der Masse 71 ver sorgt wird, in Reihe geschaltet. Ein Gate des PMOS-Transistors 145 ist mit einem Knoten NB1 verbunden. Der NMOS-Transistor 131 wird an seinem Gate mit dem Zeilenadreßauslösesignal /RAS ver sorgt. Ein Gate des NMOS-Transistors 133 ist mit einem Ausgabe knoten der NOR-Schaltung 155 verbunden. Die NOR-Schaltung 155 wird an einem ihrer Eingabeknoten mit einen Signal X1i (i = 1, 2, 3, 4) versorgt und wird ebenfalls an dem anderen Eingabekno ten mit einem Signal X2i (i = 1, 2, 3, 4) versorgt.

Der PMOS-Transistor 147 und der NMOS-Transistor 135 sind zwi schen einem Knoten, der mit der verstärkten Spannung Vpp von der Vpp-Stromversorgung 107 versorgt wird, und einem Knoten, der mit einer Massespannung GND von der Masse 71 versorgt wird, in Reihe geschaltet. Ein Gate des PMOS-Transistors 147 ist mit einem Drain des NMOS-Transistor 131 verbunden. Ein Gate des NMOS-Transistors 135 ist mit einem Ausgabeknoten des Inverters 157 verbunden. Der Inverter 157 wird an seinem Eingabeknoten mit dem Zeilenadreßauslösesignal /RAS versorgt. Der Inverter 159 ist zwischen einem Ausgabeknoten der NOR-Schaltung 155 und einem Gate des NMOS-Transistors 137 angeordnet. Der NMOS- Transistor 137 ist zwischen dem Knoten NB1 und einem Knoten, der mit der Massespannung GND von der Masse 71 versorgt wird, angeordnet.

Der PMOS-Transistor 149 und der NMOS-Transistor 139 sind zwi schen einem Knoten, der mit der verstärkten Spannung Vpp von der Vpp-Stromversorgung 107 versorgt wird, und einem Knoten, der mit der Massespannung GND von der Masse 71 versorgt wird, in Reihe geschaltet. Das Gate des NMOS-Transistors 139 und des PMOS-Transistors 149 sind mit dem Knoten NB1 verbunden. Der PMOS-Transistor 151 und der NMOS-Transistor 141 sind zwischen einem Knoten, der mit der verstärkten Spannung Vpp von der Vpp- Stromversorgung 107 versorgt wird und einem Knoten, der mit der Massespannung GND von der Masse 71 versorgt wird, in Reihe ge schaltet. Das Gate des PMOS-Transistors 151 und des NMOS- Transistors 141 sind mit dem Knoten NB2 verbunden. Der PMOS- Transistor 153 und der NMOS-Transistor 143 sind zwischen einem Knoten, der mit der verstärkten Spannung Vpp von der Vpp- Stromversorgung 107 versorgt wird und einem Knoten, der mit der Massespannung GND von der Masse 71 versorgt wird, in Reihe ge schaltet. Das Gate des PMOS-Transistors 153 und des NMOS- Transistors 143 sind mit einem Knoten NB3 verbunden. Ein Drain des NMOS-Transistors 143 ist mit einem Knoten verbunden, der das Vorladesignal IN für den Zeilendekoder ausgibt.

Strukturen der PMOS-Transistoren 145 bis 153 sind ähnlich zu der des in Fig. 9 gezeigten PMOS-Transistors. Es werden Signale X1i und X2i zum Auswählen einer der vier Speicherzellfelder 5 (siehe Fig. 7) verwendet. Wenn die Signale X1i und X2i auf dem L-Pegel sind, ist das entsprechende Speicherzellenfeld 5 nicht ausgewählt. Wenn das Signal X1i auf dem H-Pegel ist und das Si gnal X2i auf dem L-Pgel ist, ist das entsprechende Speicherzel lenfeld 5 ausgewählt. Die zu dem ersten Speicherzellenfeld 5 entsprechende IN-Signalerzeugungsschaltung 79 (siehe Fig. 7) wird mit Signalen X11 und X21 versorgt und die zu dem zweiten Speicherzellenfeld 5 entsprechende IN-Signalerzeugungsschaltung 79 wird mit den Signalen X12 und X22 versorgt. Die zu dem drit ten Speicherzellenfeld 5 entsprechende IN-Signalerzeugungs schaltung 79 wird mit Signalen X13 und X23 versorgt und die zu dem vierten Speicherzellenfeld 5 entsprechende IN-Signalerzeu gungsschaltung 79 wird mit den Signalen X14 und X24 versorgt.

Mit Bezug zu Fig. 12 und 13 ist vor der Zeit t1 das Zeilen adreßauslösesignal /RAS auf dem H-Pegel und sind die Signale X1i und X2i auf dem L-Pegel. Daher sind die NMOS-Transistoren 131 und 133 so wie der PMOS-Transistor 147 ein. Dadurch er reicht das Potential an dem Knoten NB1 den H-Pegel, erreicht das Potential an dem Knoten NB2 den L-Pegel und erreicht das Potential an dem Knoten NB3 den H-Pegel. Daher ist der NMOS- Transistor 143 eingeschaltet und das Vorladesignal IN für den Zeilendekoder erreicht den L-Pegel.

Wenn das Zeilenadreßauslösesignal /RAS den L-Pegel zur Zeit t1 erreicht, wird der NMOS-Transistor 135 eingeschaltet und das Potential an dem Knoten NB1 erreicht den L-Pegel. Daher er reicht das Potential an dem Knoten NB2 den H-Pegel und das Po tential an dem Knoten NB3 erreicht den L-Pegel, so daß das Vor ladesignal IN für den Zeilendekoder den H-Pegel erreicht. Zur Zeit t2 erreicht das Signal X1i den H-Pegel. Nachdem das Zei lenadreßauslösesignal /RAS zur Zeit t3 den H-Pegel erreicht, erreicht das Signal X1i den L-Pegel. Dadurch werden die NMOS- Transistoren 131 und 133 sowie der PMOS-Transistor eingeschal tet, so daß das Potential an dem Knoten NB1 den H-Pegel er reicht, das Potential an dem Knoten NB2 den L-Pegel erreicht und das Potential an dem Knoten NB3 den H-Pegel erreicht. Da durch wird der NMOS-Transistor 143 eingeschaltet und das Vorla designal IN für den Zeilendekoder erreicht den L-Pegel.

Entsprechend dem DRAM der ersten Ausführungsform, wie oben be schrieben wurde, wird eine Spannung auf einem niedrigeren Pegel als die im normalen Modus an die Wortleitung WL zum Schreiben eines hohen Datenwertes in die Speicherzelle angelegt. Daher ist das Potential an dem Speicherknoten SN der Speicherzelle in dem Testmodus niedriger als das in dem normalen Modus. Daher ist eine Zeit bevor ein H→L-Fehler auftritt kurz und die Test zeit kann reduziert werden. Somit kann das Erfassen eines Feh lers effizient durchgeführt werden.

Zweite Ausführungsform

Eine gesamte Struktur eines DRAM einer zweiten Ausführungsform ist ähnlich zu der des DRAM in Fig. 1. Mit Bezug zu Fig. 1 sind der Zeilendekoder-und-BLI-Treiber 9 und das Speicherzellenfeld 5 in dem DRAM der zweiten Ausführungsform ähnlich zu dem Zei lendekoder-und-BLI-Treiber 9 bzw. dem Speicherzellenfeld 5 in Fig. 2. Mit Bezug zu Fig. 2 ist das Teilfeld 23 in dem DRAM der zweiten Ausführungsform ähnlich zu dem Teilfeld 23 in Fig. 3. Mit Bezug zu Fig. 2 sind die Leseverstärkergruppe 17 und ihre periphere Schaltung in dem DRAM der zweiten Ausführungsform ähnlich zu der Leseverstärkergruppe 17 bzw. ihrer peripheren Schaltung in Fig. 4. Mit Bezug zu Fig. 2 sind der Zeilendekoder 21 und das Teilfeld 23 in dem DRAM der zweiten Ausführungsform ähnlich zu dem Zeilendekoder 21 bzw. dem Teilfeld 23 in Fig. 6.

Mit Bezug zu Fig. 1 und 6 sind die Steuerschaltung 15 und der Dekoder 75 in dem DRAM der zweiten Ausführungsform ähnlich zu der Steuerschaltung 15 bzw. dem Dekoder 75 in Fig. 7. Die Wort treiber WD1-WD4 in Fig. 7 sind jedoch in einer unterschiedli chen Art angeordnet. Genauer legen die Worttreiber WD1-WD4 in dem DRAM der ersten Ausführungsform die Stromversorgungsspan nung Vcc an die ausgewählte Wortleitung an und legen daran die verstärkte Spannung Vpp in dem normalen Modus an. Im Gegensatz zu diesem legen die Worttreiber WD1-WD4 in dem DRAM der zweiten Ausführungsform die verstärkte Spannung Vpp an die ausgewählte Wortleitung in dem Testmodus und in dem normalen Modus an. Mit Bezug zu Fig. 7 ist IN-Signalerzeugungsschaltung 79 ähnlich zu der IN-Signalerzeugungsschaltung in Fig. 12. Mit Bezug zu Fig. 7 ist die TEST-Signalerzeugungsschaltung 83 ähnlich zu der TEST-Signalerzeugungsschaltung 83 in Fig. 11.

In dem Testmodus entsprechend der Ausführungsform zum Erfassen eines H→L-Fehlers, wie zum Beispiel ein Pausenauffrischfehler oder ein Störauffrischfehler, wird ein Schreiben eines hohen Datenwertes in die Speicherzelle in einer solchen Art durchge führt, daß das Potential an dem Speicherknoten der Speicherzel le auf einen niedrigeren Pegel als der in dem Fall des Schrei bens eines hohen Datenwertes in die Speicherzelle in dem norma len Modus gesetzt wird.

Genauer wird in dem Testmodus zum Erfassen eines H→L-Fehlers in dem DRAM der zweiten Ausführungsform eine Spannung auf einem niedrigerem Pegel als der in dem normalen Modus an die Bitlei tungstrennsignalleitungen BLia und BLib angelegt (siehe Fig. 4). Weiterhin werden die Bitleitungstrennsignalleitungen BLia und BLib (siehe Fig. 4) mit der Stromversorgungsspannung Vcc in dem Testmodus versorgt und werden in dem normalen Modus mit der verstärkten Spannung Vpp versorgt. Der Modus zum Erfassen des H→L-Fehlers ist speziell der Modus zum Erfassen des Pausenauf frischfehlers, der schon in Verbindung mit der ersten Ausfüh rungsform beschrieben wurde, oder der Störauffrischfehler. Er wird im folgenden im Detail diskutiert.

Mit Bezug zu Fig. 4 und 14 wird nun die Beschreibung des Falles angegeben, bei dem ein hoher Datenwert in die Speicherzelle 25 des Teilfeldes 23, das mit der Verbindungsschaltung 31a in dem Testmodus verbunden ist, einzuschreiben ist. Die Beschreibung wird auch speziell in Verbindung mit der Speicherzelle, die mit der Bitleitung BL verbunden ist, angegeben. Es wird angenommen, daß ein niedriger Datenwert schon in die Speicherzelle 25 ein geschrieben ist. In dem Fall des Schreibens eines hohen Daten wertes in dem Testmodus unterscheidet sich das DRAM der zweiten Ausführungsform von dem DRAM der ersten Ausführungsform in den Pegeln der an die Bitleitungstrennsignalleitungen BLia und BLib und an die Wortleitung BL angelegten Spannungen sowie in der Potentialdifferenz, die auf dem Bitleitungspaar BL und /BL er scheint. Die anderen als die oben beschriebenen Umstände sind dieselben. Der Unterschied wird im folgenden beschrieben.

Vor der Zeit t1 wird die Stromversorgungsspannung Vcc an die Bitleitungstrennsignalleitungen BLia und BLib angelegt. Daher sind die Bitleitungen BL und /BL auf dem (1/2 Vcc-Vthb)-Pegel, wobei Vthb die Schwellenspannung der NMOS-Transistoren 43a und 45a darstellt. Zur t1 erreicht das Zeilenadreßauslösesignal /RAS den L-Pegel und danach wird das Potential auf der Bitlei tungstrennsignalleitung BLib auf den L-Pegel gesetzt. Das Teil feld 23, das mit der Verbindungsschaltung 31b verbunden ist, wird von der Leseverstärkergruppe 17 getrennt. Zur Zeit t2 legt der Schreibpuffer 33 eine Spannung auf dem Vcc-Pegel an die Da tenleitung D an und legt ebenfalls eine Spannung auf dem GND- Pegel an die Datenleitung /D an. Dadurch erreicht das Potential auf der Bitleitung den (Vcc-Vthb)-Pegel und das Potential der Bitleitung /BL erreicht GND-Pegel. Da die Wortleitung WL mit der verstärkten Spannung Vpp versorgt wird, wird eine Spannung auf dem (Vcc-Vthb)-Pegel an den Speicherknoten SN der Speicher zelle 25 angelegt. In der obigen Art wird ein hoher Datenwert auf dem (Vcc-Vthb)-Pegel in die Speicherzelle 25 in dem Testmo dus eingeschrieben.

Wenn ein hoher Datenwert in dem normalen Modus einzuschreiben ist, wird das verstärkte Potential Vpp an die Bitleitungstrenn signalleitungen BLia und BLib angelegt. Wenn der Schreibpuffer 33 eine Spannung auf dem Vcc-Pegel an die Datenleitung D an legt, erreicht das Potential der Bitleitung BL daher den Vcc- Pegel und der Speicherknoten SN der Speicherzelle 25 wird mit einer Spannung auf dem Vcc-Pegel versorgt. Die ausgewählte Wortleitung WL wird mit der verstärkten Spannung Vpp versorgt. In dieser Art wird ein hoher Datenwert auf dem Vcc-Pegel in dem normalen Modus eingeschrieben. Somit wird das Schreiben des ho hen Datenwertes in dem normalen Modus in derselben Art wie das Schreiben in dem normalen Modus in dem DRAM der ersten Ausfüh rungsform durchgeführt.

Entsprechend dem DRAM der zweiten Ausführungsform, wie oben be schrieben wurde, wird eine Spannung auf einem niedrigeren Pegel als der in dem normalen Modus an die Bitleitungstrennsignallei tungen BLia und BLib zum Schreiben eines hohen Datenwertes in die Speicherzelle in dem Testmodus angelegt. Daher ist das Po tential an dem Speicherknoten der Speicherzelle in dem Testmo dus niedriger als das in dem normalen Modus. Daher kann eine Zeit bevor ein H→L-Fehler auftritt reduziert werden und die Testzeit kann reduziert werden. Somit kann das Erfassen eines Fehlers effizient durchgeführt werden.

Mit Bezug zu Fig. 15 wird ein unterscheidendes Merkmal des DRAM der zweiten Ausführungsform im folgenden beschrieben. Dieselben Abschnitte wie die in Fig. 2 und 4 tragen dieselben Bezugszei chen und werden im folgenden nicht beschrieben. Mit Bezug zu Fig. 15 wird ein Teilfeld 23, das mit der Verbindungsschaltung 45a verbunden ist, ausgewählt, wenn ein Teilfeldauswahlsignal SSa, das von einer Teilfeldauswahlschaltung 161 ausgegeben wird, auf einem H-Pegel ist und ein Teilfeldauswahlsignal SSb auf dem L-Pegel ist. Somit empfängt ein in dem BLI-Treiber 19 enthaltener Treiber 163a das Teilfeldauswahlsignal SSb auf dem L-Pegel und gibt ein Signal auf dem H-Pegel an die Bitlei tungstrennsignalleitung BLia aus. In diesem Fall gibt der Trei ber 163a ein Signal auf dem Vcc-Pegel an die Bitleitungstrenn signalleitung BLia in dem Testmodus aus und gibt ein Signal auf dem Vpp-Pegel in dem normalen Modus aus. Ein in dem BLI-Treiber 19 enthaltener Treiber 163b empfängt das Teilfeldauswahlsignal SSa auf dem H-Pegel und gibt ein Signal auf dem L-Pegel (GND- Pegel) an die Bitleitungstrennsignalleitung BLib aus. Daher werden die NMOS-Transistoren 43b und 45b in der Verbindungs schaltung 31b ausgeschaltet und das Teilfeld 23, das mit der Verbindungsschaltung 31b verbunden ist, wird von der Lesever stärkergruppe 17 getrennt.

Wenn das Teilfeld 23, das mit der Verbindungsschaltung 31b ver bunden ist, auszuwählen ist, legt die Teilfeldauswahlschaltung 161 das Teilfeldauswahlsignal SSa auf dem L-Pegel und das Teil feldauswahlsignal SSb auf dem H-Pegel an den BLI-Treiber 19 an. Der Treiber 163a empfängt das Teilfeldauswahlsignal SSa auf dem H-Pegel und gibt ein Signal auf dem L-Pegel (GND-Pegel) an die Bitleitungstrennsignalleitung BLia aus. Dadurch wird das mit der Verbindungsschaltung 31a verbundene Teilfeld 23 von der Le severstärkergruppe 17 getrennt. Der Treiber 163b empfängt das Teilfeldauswahlsignal SSa auf dem L-Pegel und gibt ein Signal auf dem H-Pegel an die Bitleitungstrennsignalleitung BLib aus. Der Treiber 163b gibt ein Signal auf dem Vcc-Pegel in dem Test modus aus und gibt ein Signal auf dem Vpp-Pegel in dem normalen Modus aus.

Die Treiber 163a und 163b empfangen das Vorladesignal IN für den Zeilendekoder, das von der IN-Signalerzeugungsschaltung in Fig. 12 ausgegeben wird. Daher erreicht das Vorladesignal IN für den Zeilendekoder den H-Pegel, wenn das Speicherzellenfeld 5 (siehe Fig. 1) ausgewählt wird und das Zeilenadreßauslösesi gnal /RAS den L-Pegel erreicht. Somit ist das Vorladesignal IN für den Zeilendekoder auf dem H-Pegel, wenn ein Schreiben in das Teilfeld 23 durchzuführen ist.

Mit Bezug zu Fig. 16 wird der BLI-Treiber 19 in Fig. 15 nun im Detail beschrieben. Dieselben Abschnitte wie die in Fig. 15 tragen dieselben Bezugszeichen und werden im folgenden nicht beschrieben. Mit Bezug zu Fig. 16 weist der Treiber 163a NMOS- Transistoren 165, 167, 169, 171, 173 und 175 sowie PMOS- Transistoren 177, 179, 181, 183, 185, 187 und 189 auf. Der PMOS-Transistor 177 und die NMOS-Transistoren 165 und 167 sind zwischen einem Knoten, der mit der verstärkten Spannung Vpp von der Vpp-Stromversorgung 107 versorgt wird, und einem Knoten, der mit der Massespannung GND von der Masse 71 versorgt wird, in Reihe geschaltet. Der PMOS-Transistor 177 und der NMOS- Transistor 165 werden an ihren Gates mit dem Vorladesignal IN für den Zeilendekoder versorgt. Der NMOS-Transistor 167 wird an seinem Gate mit dem Teilfeldauswahlsignal SSb versorgt.

Der PMOS-Transistor 179 ist zwischen einem Knoten, der mit der verstärkten Spannung Vpp von der Vpp-Stromversorgung 107 ver sorgt wird, und einem Knoten NC1 angeordnet und sein Gate ist mit einem Knoten NC2 verbunden. Der PMOS-Transistor 181 und der NMOS-Transistor 169 sind zwischen einem Knoten, der mit der verstärkten Spannung Vpp von der Vpp-Stromversorgung 107 ver sorgt wird, und einem Knoten, der mit der Massespannung GND von der Masse 71 versorgt wird, in Reihe geschaltet. Das Gate des PMOS-Transistors 181 und des NMOS-Transistors 169 sind mit dem Knoten NC1 verbunden. Die PMOS-Transistoren 183 und 185 und der NMOS-Transistor 171 sind zwischen einem Knoten, der mit der verstärkten Spannung Vpp von der Vpp-Stromversorgung 107 ver sorgt wird, und einem Knoten, der mit der Massespannung GND von der Masse 71 versorgt wird, in Reihe geschaltet. Der PMOS- Transistor 183 wird an seinem Gate mit dem ersten Testmodusan fangssignal TEST1 versorgt. Das Gate des PMOS-Transistors 185 und des NMOS-Transistors 171 sind mit einem Knoten NC2 verbun den.

Der PMOS-Transistor 187 ist zwischen einem Knoten, der mit der Stromversorgungsspannung Vcc von der Vcc-Stromversorgung 73 versorgt wird, und der Bitleitungstrennsignalleitung BLia ange ordnet und sein Gate ist mit einem Drain-Anschluß des NMOS- Transistors 173 verbunden. Der PMOS-Transistor 189 und die NMOS-Transistoren 173 und 175 sind zwischen einem Knoten, der mit der verstärkten Spannung Vpp von der Vpp-Stromversorgung 107 versorgt wird, und einem Knoten, der mit der Massespannung GND von der Masse 71 versorgt wird, in Reihe geschaltet. Das Gate des PMOS-Transistors 189 und des NMOS-Transistors 173 sind mit dem Knoten NC1 verbunden. Der NMOS-Transistor 175 wird an seinem Gate mit dem ersten Testmodusanfangssignal TEST1 ver sorgt, das von der TEST-Erzeugungsschaltung in Fig. 11 heraus gegeben wird. Daher ist das erste Testmodusanfangssignal TEST1 auf dem H-Pegel, wenn der Betrieb in dem Testmodus ist. Die Strukturen der PMOS-Transistoren 177-189 sind ähnlich zu der des PMOS-Transistors in Fig. 9.

Der Treiber 163b weist eine Schaltungsstruktur ähnlich zu der des Treibers 163a auf.

Das Teilfeldauswahlsignal SSa wird jedoch zu dem Gate des NMOS- Transistors 167 des Treibers 163b im Gegensatz zu dem Treiber 163a geliefert, dessen NMOS-Transistor 167 das Teilfeldauswahl signal SSb empfängt. Der Treiber 163b unterscheidet sich von dem Treiber 163a ebenfalls darin, daß das Gate der PMOS- Transistoren 181 und 189, das Gate der NMOS-Transistoren 169 und 173, das Drain der PMOS-Transistoren 179 und 177 und ein Drain des NMOS-Transistors 165 mit einem Knoten ND1 verbunden sind. In dem Treiber 163b sind das Gate der PMOS-Transistoren 179 und 185, das Gate des NMOS-Transistors 171, das Drain des PMOS-Transistors 181 und das Drain des NMOS-Transistors 169 mit dem Knoten ND2 verbunden. Das Drain der PMOS-Transistoren 185 und 187 sowie das Drain des NMOS-Transistors 171 sind mit der Bitleitungstrennsignalleitung BLib verbunden.

Mit Bezug zu Fig. 16 und 17 wird ein Betrieb des BLI-Treibers im folgenden beschrieben. Es wird angenommen, daß das Teilfeld 23, das mit der Verbindungsschaltung 31a in Fig. 15 verbunden ist, ausgewählt werden soll, und daß der Betrieb in dem Testmo dus ist. In diesem Fall ist das erste Testmodusanfangssignal TEST1 auf dem H-Pegel. Vor der Zeit t1 ist das Vorladesignal IN für den Zeilendekoder auf dem L-Pegel, so daß die Potentiale an dem Knoten NC1 und ND1 auf dem H-Pegel sind. Daher sind der NMOS-Transistor 173 und der PMOS-Transistor 187 ein und die Bitleitungstrennsignalleitungen BLia und BLib werden mit der Stromversorgungsspannung Vcc von der Vcc-Stromversorgung 73 versorgt.

Nachdem das Zeilenadreßauslösesignal /RAS den L-Pegel zur Zeit t1 erreicht, erreichen das Vorladesignal IN für den Zeilendeko der und das Teilfeldauswahlsignal SSa den H-Pegel, wodurch die Potentiale an den Knoten ND1 und ND2 den L-Pegel bzw. H-Pegel erreichen. Daher wird der PMOS-Transistor 187 des Treibers 163b ausgeschaltet. Währenddessen ist das Potential an dem Knoten ND2 auf dem H-Pegel, so daß die Bitleitungstrennsignalleitung BLib mit der Massespannung GND von der Masse 71 versorgt wird. Nachdem das Zeilenadreßauslösesignal /RAS den L-Pegel zur Zeit t1 erreicht, ist das Teilfeldauswahlsignal SSb noch auf dem L- Pegel, sogar wenn das Vorladesignal IN für den Zeilendekoder den H-Pegel erreicht. Daher wird das Potential auf dem H-Pegel an dem Knoten NC1 gehalten. Folglich bleibt das Potential auf der Bitleitungstrennsignalleitung BLia auf dem Vcc-Pegel.

Wenn das Vorladesignal IN für den Zeilendekoder den L-Pegel er reicht, nachdem das Zeilenadreßauslösesignal /RAS den H-Pegel zur Zeit t2 erreicht, erreicht das Potential an dem Knoten ND1 den H-Pegel. Daher werden der NMOS-Transistor 173 und der PMOS- Transistor 187 des Treibers 163b eingeschaltet und die Bitlei tungstrennsignalleitung BLib wird mit der Stromversorgungsspan nung Vcc von der Vcc-Stromversorgung 73 versorgt.

Mit Bezug zu Fig. 18 wird im folgenden ein Betrieb in dem nor malen Modus des in Fig. 16 gezeigten BLI-Treibers beschrieben. Speziell in dem Fall, bei dem das mit der Verbindungsschaltung 31a in Fig. 15 verbundene Teilfeld 23 auszuwählen ist.

Da der Betrieb in dem normalen Modus ist, ist das erste Testmo dusanfangssignal TEST1 auf dem L-Pegel. Vor der Zeit t1 ist das Vorladesignal IN für den Zeilendekoder auf dem L-Pegel, sind die Potentiale an den Knoten NC1 und ND1 auf dem H-Pegel und sind die Potentiale an den Knoten NC2 und ND2 auf dem L-Pegel. Daher sind die PMOS-Transistoren 183 und 185 eingeschaltet und die verstärkte Spannung Vpp wird zu den Bitleitungstrennsignal leitungen BLia und BLib von der Vpp-Stromversorgung 107 gelie fert. Wenn das Vorladesignal IN für den Zeilendekoder und das Teilfeldauswahlsignal SSa den H-Pegel erreichen, nachdem das Zeilenadreßauslösesignal /RAS den L-Pegel zur Zeit t1 erreicht, erreicht das Potential an dem Knoten ND1 den L-Pegel und er reicht das Potential an dem Knoten ND2 den H-Pegel. Daher wird der PMOS-Transistor 187 des Treibers 163b ausgeschaltet.

Da das Potential an dem Knoten ND2 an dem H-Pegel ist, wird die Bitleitungstrennsignalleitung BLib mit der Massespannung GND von der Masse 71 versorgt. Nachdem das Zeilenadreßauslösesignal /RAS den L-Pegel zur Zeit t1 erreicht, ist das Teilfeldauswahl signal SSb noch in dem L-Pegel, sogar wenn das Vorladesignal IN für den Zeilendekoder den H-Pegel erreicht. Daher wird das Po tential auf dem H-Pegel an dem Knoten NC1 gehalten. Daher bleibt das Potential der Bitleitungstrennsignalleitung BLia auf dem Vpp-Pegel. Wenn das Vorladesignal IN für den Zeilendekoder den H-Pegel erreicht, nachdem das Zeilenadreßauslösesignal /RAS den H-Pegel zur Zeit t2 erreicht, erreicht das Potential an dem Knoten ND1 den H-Pegel. Daher werden die PMOS-Transistoren 183 und 185 des Treibers 163b eingeschaltet und die verstärkte Spannung Vpp wird der Bitleitungstrennsignalleitung BLib von der Vpp-Stromversorgung 197 geliefert.

Entsprechend dem DRAM der zweiten Ausführungsform, wie oben be schrieben wurde, wird eine Spannung auf einem niedrigeren Pegel als der in dem normalen Modus an die Bitleitungstrennsignallei tungen BLia und BLib zum Schreiben eines hohen Datenwertes in die Speicherzelle in dem Testmodus angelegt. Daher ist das Po tential an dem Speicherknoten SN der Speicherzelle in dem Test modus niedriger als das in dem Normalmodus. Daher kann die Zeit bevor ein H→L-Fehler auftritt, reduziert werden und die Test zeit kann reduziert werden. Somit kann das Erfassen eines Feh lers effizient durchgeführt werden.

Dritte Ausführungsform

Ein gesamter Aufbau des DRAM entsprechend einer dritten Ausfüh rungsform ist ähnlich zu dem des DRAM in Fig. 1. Mit Bezug zu Fig. 1 sind der Zeilendekoder-und-BLI-Treiber 9 und das Spei cherzellenfeld 5 in dem DRAM der dritten Ausführungsform ähn lich zu dem Zeilendekoder-und-BLI-Treiber 9 und dem Speicher zellenfeld 5 in Fig. 2. Mit Bezug zu Fig. 2 ist das Teilfeld 23 in dem DRAM entsprechend der dritten Ausführungsform ähnlich zu dem Teilfeld 23 in Fig. 3. Mit Bezug zu Fig. 2 sind der Zeilen dekoder 21 und das Teilfeld 23 in dem DRAM der dritten Ausfüh rungsform ähnlich zu dem Zeilendekoder 21 und dem Teilfeld 23 in Fig. 6. Mit Bezug zu Fig. 1 und 6 sind die Steuerschaltung 15 und der Dekoder 75 in dem DRAM der dritten Ausführungsform 3 ähnlich zu der Steuerschaltung 15 und dem Dekoder 75 in Fig. 7. Es gibt jedoch einen Unterschied in den Worttreibern WD1-WD4. Genauer geben in der ersten Ausführungsform die Worttreiber WD1-WD4 die Spannung auf dem Vcc-Pegel in dem Testmodus aus und geben die Spannung auf dem Vpp-Pegel in dem normalen Modus aus. In der dritten Ausführungsform geben jedoch die Worttreiber WD1-WD4 die verstärkte Spannung Vpp in dem Testmodus und in dem Normalmodus aus. Weiterhin wird die TEST-Signalerzeugungs schaltung 83 in der dritten Ausführungsform nicht verwendet.

Mit Bezug zu Fig. 7 ist die IN-Signalerzeugungsschaltung 79 in den DRAM der dritten Ausführungsform ähnlich zu der IN- Signalerzeugungsschaltung in Fig. 12. Mit Bezug zu Fig. 2 sind die Leseverstärkergruppe 17 und das Teilfeld 23 sowie ihre pe riphere Schaltung ähnlich zu der Leseverstärkergruppe 17, dem Teilfeld 23 und ihrer peripheren Schaltung in Fig. 15. Es gibt jedoch einen Unterschied in dem BLI-Treiber 19. In der zweiten Ausführungsform legt der BLI-Treiber 19 eine Spannung auf dem Vcc-Pegel an die Bitleitungstrennsignalleitungen BLia und BLib in dem Testmodus an und legt eine Spannung auf dem Vpp-Pegel an dieselben in dem Normalmodus an. In der dritten Ausführungsform legt jedoch der BLI-Treiber 19 eine Spannung auf dem Vpp-Pegel an die Bitleitungstrennsignalleitungen BLia und BLib in dem Testmodus und in dem normalen Modus an.

Mit Bezug zu Fig. 19 wird ein unterscheidendes Merkmal des DRAM der dritten Ausführungsform im folgenden speziell beschrieben. Dieselben Abschnitt wie die in Fig. 4 tragen dieselben Bezugs zeichen und werden im folgenden nicht beschrieben. In Fig. 19 weist der DRAM eine VΦ-Erzeugungsschaltung 191, eine Lesever stärkerschaltung 193, ein Teilfeld 23, Verbindungsschaltung 31a und 31b, eine Leseverstärkergruppe 17, einen Vorverstärker 13 und einen Schreibpuffer 33 auf. Die Leseverstärkerschaltung 193 weist PMOS-Transistoren 195 und 197 auf. Die PMOS-Transistoren 195 und 197 sind zwischen einem Knoten, der mit der Stromver sorgungsspannung Vcc von der Vcc-Stromversorgung 73 versorgt wird, und einem Knoten N3 in Reihe geschaltet. Ein Gate des PMOS-Transistors 195 ist mit einem Knoten N3 verbunden. Ein Si gnal VΦ wird an ein Gate des PMOS-Transistors 197 angelegt.

In dem Testmodus zum Erfassen eines H→L-Fehlers, wie zum Bei spiel ein Pausenauffrischfehler oder ein Störauffrischfehler, entsprechend dieser Ausführungsform und speziell zum Schreiben eines hohen Datenwertes in die Speicherzelle wird das Potential an dem Speicherknoten in der Speicherzelle auf einen niedrige ren Pegel als der zum Schreiben eines hohen Datenwertes in die Speicherzelle in dem normalen Modus gesetzt.

In dem Testmodus zum Erfassen eines H→L-Fehlers dieser Ausfüh rungsform wird eine Spannung auf einem niedrigeren Pegel als der zum Schreiben eines hohen Datenwertes in die Speicherzelle in den normalen Modus an den P-Kanal-Leseverstärker 41 ange legt. Der Testmodus zum Erfassen eines H→L-Fehlers kann ein Modus zum Erfassen eines Pausenauffrischfehlers, der schon in der ersten Ausführungsform beschrieben wurde, eines Störauf frischfehlers oder ähnlichem sein.

Es wird eine Beschreibung des Schreibbetriebs in dem normalen Modus angegeben. In den normalen Modus ist das Signal VΦ auf dem L-Pegel. Die Vcc-Stromversorgung 73 liefert die Stromver sorgungsspannung Vcc an den Knoten N3. In dem normalen Modus ist daher der Schreibbetrieb des DRAM der dritten Ausführungs form derselbe wie der in dem normalen Modus des DRAM (erste Ausführungsform) in Fig. 4. Wenn ein hoher Datenwert in die Speicherzelle 25 eingeschrieben werden soll, wird eine Spannung auf dem Vcc-Pegel an den Speicherknoten SN der Speicherzelle 25 angelegt. In dem normalen Modus ist ein hoher Datenwert, der in der Speicherzelle 25 gespeichert ist, auf dem Vcc-Pegel.

In dem Testmodus legt die VΦ-Erzeugungsschaltung 191 ein Signal VΦ auf dem H-Pegel an den PMOS-Transistor 197 an. Daher ist der PMOS-Transistor 197 ausgeschaltet und das Potential an dem Kno ten N3 ist auf dem (Vcc-Vthp)-Pegel, wobei Vthp eine Schwellen spannung des PMOS-Transistor 195 darstellt.

Im folgenden wird das Schreiben eines hohen Datenwertes in dem Testmodus beschrieben. In dem Testmodus wird ein hoher Daten wert auf einem niedrigeren Pegel als der in dem normalen Modus entsprechend den folgenden Schritten eingeschrieben. In Fig. 19 wird angenommen, daß das Teilfeld 23, das mit der Verbindungs schaltung 31a verbunden ist, ausgewählt werden soll und die Be schreibung wird speziell für die Speicherzelle 25, die mit der Bitleitung BL verbunden ist, angegeben. Zuerst wird eine Span nung auf dem Vpp-Pegel von dem Schreibpuffer 33 zu der I/O- Leitung IO geliefert und eine Spannung auf dem GND-Pegel wird an die I/O-Leitung /IO angelegt. Das Potential auf der Daten leitung D und der Bitleitung BL werden auf den Vcc-Pegel ge setzt und eine Spannung auf dem Vcc-Pegel wird an den Speicher knoten SN der Speicherzelle 25 von der Bitleitung BL angelegt. Die Spaltenauswahlleitung CSL wird mit einem Signal auf dem Vcc-Pegel versorgt und die Bitleitungstrennsignalleitung BLia und die Wortleitung WL werden mit einem Signal auf dem Vpp- Pegel versorgt. Wie oben beschrieben wurde, ist der erste Pro zeß derselbe wie der in dem Schreibbetrieb in dem normalen Mo dus. Da die Treiberfähigkeit des Schreibpuffers 33 höher ist als die des N-Kanal-Leseverstärkers 41, erreicht das Potential der Datenleitung D nicht den (Vcc-Vthp)-Pegel, sondern erreicht den Vcc-Pegel, wenn der Schreibpuffer 33 eine Spannung auf dem Vpp-Pegel an die I/O-Leitung IO anlegt.

Als zweites wird ein Auffrischen durchgeführt. In Fig. 20 ist ein Zeitablaufdiagramm (Timing-Diagramm) dargestellt, das einen Auffrischbetrieb des DRAM der dritten Ausführungsform zeigt. Wenn das Potential auf der Wortleitung WL zur Zeit t1 den H- Pegel erreicht, erscheint auf dem Bitleitungspaar BL und /BL eine Potentialdifferenz. Wenn die Leseverstärkersteuersignale S0F und S0N den H-Pegel erreichen und das Leseverstärkersteuer signal /S0P den L-Pegel erreicht, werden die P- und N-Kanal- Leseverstärker 37 und 41 aktiviert und die Potentialdifferenz auf dem Bitleitungspaar BL und /BL wird verstärkt. Da ein Po tential auf dem (Vcc-Vthp)-Pegel schon an dem Knoten N3 ange legt ist, erreicht das Potential der Bitleitung BL den (Vcc- Vthp)-Pegel. Daher wird ein hoher Datenwert auf dem (Vcc-Vthp)- Pegel (d. h. ein Pegel niedriger als der in dem normalen Modus) in die Speicherzelle 25 eingeschrieben. Die Spaltenauswahllei tung CSL wird mit einem Signal auf dem Vcc-Pegel versorgt und die Wortleitung WL und die Bitleitungstrennsignalleitung BLia werden mit einem Signal auf dem Vpp-Pegel versorgt.

Mit Bezug zu Fig. 21 wird nun im folgenden die VΦ-Erzeugungs schaltung 191 in Fig. 19 im Detail beschrieben. Mit Bezug zu Fig. 21 weist die VΦ-Erzeugungsschaltung 191 NMOS-Transistoren 201, 203, 205, 207 und 209 und eine NOR-Schaltung 211 und einen Inverter 213 auf. Die NMOS-Transistoren 201-209 sind zwischen einem Anschluß bzw. Stiftanschluß 199 und einem Knoten, von dem ein zweites Testmodusanfangssignal TEST2 ausgegeben wird, in Reihe geschaltet. Jeder der NMOS-Transistoren 201-209 ist diodengeschaltet. Die NOR-Schaltung 211 wird an einem ihrer Eingabeknoten mit dem zweiten Testmodusanfangssignal TEST2 ver sorgt und wird an dem anderen Eingabeknoten mit dem Zeilena dreßauslösesignal /RAS versorgt. Ein Ausgabeknoten der NOR- Schaltung 21 ist mit einem Eingabeknoten des Inverters 213 ver bunden. Der Inverter 213 gibt das Signal VΦ aus. Der Anschluß stift 199 kann ein bestimmter Stift oder ein nicht belegter Stift in einem herkömmlichen Gehäuse sein.

Wenn der Testmodus gestartet werden soll, wird eine Spannung auf einem höheren Pegel als der Vcc-Pegel an den Stiftanschluß 199 angelegt. Dadurch erreicht das Signal Vcc den H-Pegel. Wäh renddessen ist das Potential an dem Stiftanschluß 199 in dem normalen Modus auf dem GND-Pegel fixiert. Dadurch erreicht das zweite Testmodusanfangssignal TEST2 den L-Pegel. Wenn das Zei lenadreßauslösesignal /RAS auf dem L-Pegel ist, erreicht das Signal VΦ den L-Pegel.

Entsprechend dem DRAM der dritten Ausführungsform wird die Spannung, die an den P-Kanal-Leseverstärker 41 in dem Testmodus angelegt wird, auf den (Vcc-Vthp)-Pegel gesetzt, wodurch ein hoher Datenwert auf dem (Vcc-Vthp)-Pegel (hoher Datenwert auf einem niedrigeren Pegel als der in dem normalen Modus) in die Speicherzelle eingeschrieben. Daher kann die Zeit, bevor ein H→L-Fehler auftritt, reduziert werden und eine Testzeit kann reduziert werden. Daher kann ein Erfassen eines Fehlers effizi ent durchgeführt werden.

Claims

1. Dynamische Halbleiterspeichereinrichtung mit
einer Mehrzahl von Speicherzellen (25), die in einer Matrixform aus Zeilen und Spalten angeordnet sind, wobei jede Speicherzel le (25) einen Datenwert auf einem hohen oder einem niedrigen Pegel hält, und
einer Schreibspannungssteuereinrichtung (19, 75, 193) zum Schreiben einer Spannung auf einem ersten Pegel in einem norma len Modus und Schreiben einer Spannung auf einem zweiten nied rigeren Pegel als der erste Pegel in einem Testmodus in dem Be trieb des Schreibens eines Datenwertes auf dem hohen Pegel in die Speicherzelle (25).

2. Dynamische Halbleiterspeichereinrichtung nach Anspruch 1, weiter mit
einer Mehrzahl von Wortleitungen (WL1-WL6), die entsprechend der Mehrzahl von Zeilen entsprechend angeordnet sind und wobei jede mit den Speicherzellen (25) in der entsprechenden Zeile verbunden ist, und
einer Mehrzahl von Bitleitungen (BL, /BL), die entsprechend der Mehrzahl von Spalten entsprechend angeordnet sind und wobei je de mit den Speicherzellen (25) in der entsprechenden Spalte verbunden ist, bei der
jede der Speicherzellen (25) ein Übertragungsgatter (27), das durch Ändern eines Pegels eines Potentials auf der entsprechen den Wortleitung (WL1-WL6) gesteuert wird, aufweist,
die Schreibspannungssteuereinrichtung (19, 75, 193) eine Wort leitungsauswahleinrichtung (75) ist,
wobei die Wortleitungsauswahleinrichtung (75) eine Wortleitung (WL1-WL6) entsprechend einem Zeilenadreßsignal auswählt und ei nen Pegel einer an die ausgewählte Wortleitung (WL1-WL6) ange legten Spannung derart steuert, daß in dem Testmodus und spezi ell zum Schreiben der Spannung auf dem zweiten Pegel in die Speicherzelle (25), die mit der ausgewählten Wortleitung (WL1- WL6) verbunden ist, die Spannung auf einem niedrigeren Pegel als der in dem Fall des Schreibens der Spannung auf dem ersten Pegel von der Bitleitung (BL, /BL) über das Übertragungsgatter (27) an die Speicherzelle (25) angelegt ist und
ein Datenwert entsprechend der von der entsprechenden Bitlei tung (BL, /BL) angelegten Spannung in die Speicherzelle (25), die mit der ausgewählten Wortleitung (WL1-WL6) verbunden ist, eingeschrieben wird.

3. Dynamische Halbleiterspeichereinrichtung nach Anspruch 2, bei der
das Übertragungsgatter (27) ein Transistor ist und der Transi stor
eine mit der entsprechenden Wortleitung (WL) verbundene Steue relektrode,
eine mit der entsprechenden Bitleitung (BL, /BL) verbundene er ste Elektrode und eine mit der Speicherzelle (25) intern ver bundene zweite Elektrode aufweist,
wobei in dem Testmodus und speziell zum Schreiben der Spannung auf dem zweiten Pegel in die Speicherzelle (25), die mit der ausgewählten Wortleitung (WL1-WL6) verbunden ist, die Wortlei tungsauswahleinrichtung (75) an die Wortleitung (WL1-WL6) eine Spannung anlegt, die einen kleineren absoluten Wert als die in dem Fall des Schreibens der Spannung auf dem ersten Pegel auf weist.

4. Dynamische Halbleiterspeichereinrichtung nach Anspruch 1 weiter mit
einer Mehrzahl von Bitleitungen (BL, /BL), die entsprechend der Mehrzahl von Spalten entsprechend angeordnet sind und wobei je de mit den Speicherzellen (25) in der entsprechenden Spalte verbunden ist,
einer Mehrzahl von Datenleitungen (D, /D), die entsprechend der Mehrzahl von Bitleitungen (BL, /BL) angeordnet sind und die je weils auf einem Potential entsprechend einem extern angelegten Datenwert gesetzt sind, und
einer Mehrzahl von Verbindungseinrichtungen (31a, 31b), die entsprechend der Mehrzahl von Bitleitungen (BL, /BL) zum Ver binden der entsprechenden Bitleitung (BL, /BL) mit der entspre chenden Datenleitung (D, /D) angeordnet sind,
bei der die Schreibspannungssteuereinrichtung (19, 75, 193) ei ne Bitleitungstrenneinrichtung (19) ist,
wobei in dem Testmodus und speziell zum Schreiben der Spannung auf dem zweiten Pegel in die Speicherzelle (25) die Bitlei tungstrenneinrichtung (19) die Verbindungseinrichtungen (31a, 31b) derart steuert, daß eine Spannung auf einem niedrigeren Pegel als der in dem Fall des Schreibens der Spannung auf dem ersten Pegel zu der Bitleitung (BL, /BL) von der Datenleitung (D, /D) übertragen wird, und
ein Datenwert entsprechend einer Spannung, die von der entspre chenden Bitleitung (BL, /BL) angelegt wird, in die Speicherzel le (25) eingeschrieben wird.

5. Dynamische Halbleiterspeichereinrichtung nach Anspruch 4, bei der
die Verbindungseinrichtung (31a, 31a) ein Transistor ist und wobei
in dem Testmodus und speziell zum Schreiben der Spannung auf dem zweiten Spannungspegel in die Speicherzelle (25) die Bit leitungstrenneinrichtung (19) eine Spannung an eine Steuerelek trode des Transistors anlegt, die kleiner im absoluten Wert ist als die in dem Fall des Schreibens der Spannung auf dem ersten Pegel.

6. Dynamische Halbleiterspeichereinrichtung nach Anspruch 1 weiter mit
einer Mehrzahl von Bitleitungspaaren (BL, /BL), die entspre chend der Mehrzahl von Spalten entsprechend angeordnet sind und wobei jede mit den Speicherzellen (25) in der entsprechenden Spalte verbunden ist, und
einer Mehrzahl von Leseverstärkern (17), die entsprechend der Mehrzahl von Bitleitungspaaren (BL, /BL) zum Messen und Ver stärken von Potentialdifferenzen auf entsprechenden Bitlei tungspaaren (BL, /BL) angeordnet sind,
bei der die Schreibspannungssteuereinrichtung (19, 75, 193) ei ne Leseverstärkersteuereinrichtung (193) ist,
wobei in dem Testmodus und speziell zum Schreiben der Spannung auf dem zweiten Pegel in die Speicherzelle (25) die Lesever stärkersteuereinrichtung (193) einen Verstärkungsfaktor des Le severstärkers (17) derart einstellt, daß er kleiner ist als der in dem Fall des Schreibens der Spannung auf dem ersten Pegel, und
ein Datenwert entsprechend einer von der entsprechenden Bitlei tung (BL, /BL) des entsprechenden Bitleitungspaares (BL, /BL) angelegten Spannung in die Speicherzelle (25) eingeschrieben wird.

7. Dynamische Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 6, bei der der Testmodus zum Erfassen eines Fehlers, bei dem der Datenwert auf dem hohen Pegel, der in die Speicherzelle (25) eingeschrie ben ist, sich in den Datenwert des niedrigen Pegels ändert, durchgeführt wird.

8. Verfahren des Testens einer dynamischen Halbleiterspei chereinrichtung mit einer Mehrzahl von Speicherzellen (25), die einen Datenwert auf einem hohen oder niedrigen Pegel halten, mit den Schritten
Schreiben eines Datenwertes auf dem hohen Pegel in jede Spei cherzelle (25),
Lesen des in jeder Speicherzelle (25) gehaltenen Datenwertes nach dem Schreiben des Datenwertes auf dem hohen Pegel in jede der Speicherzellen (25) und
Bestimmen basierend auf dem ausgelesenen Datenwert, ob sich der eingeschriebene Datenwert auf dem hohen Pegel in den Datenwert des niedrigen Pegels geändert hat oder nicht,
bei dem eine Spannung eines niedrigeren Pegels als der zum Schreiben des Datenwertes auf dem hohen Pegel in dem normalen Modus in dem Schritt des Schreibens des Datenwertes des hohen Pegels eingeschrieben wird.