KR100919819B1 - 반도체 메모리 장치 및 그것의 테스트 방법 - Google Patents

반도체 메모리 장치 및 그것의 테스트 방법

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KR100919819B1 KR1020070083963A KR20070083963A KR100919819B1 KR 100919819 B1 KR100919819 B1 KR 100919819B1 KR 1020070083963 A KR1020070083963 A KR 1020070083963A KR 20070083963 A KR20070083963 A KR 20070083963A KR 100919819 B1 KR100919819 B1 KR 100919819B1
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Abstract

본 발명에 따른 반도체 메모리 장치의 테스트 방법은: 제 1 메모리 셀 및 제 2 메모리 셀에 동일한 데이터를 기입하는 단계; 상기 제 2 메모리 셀에 기입된 상기 데이터가 변경되도록 상기 제 2 메모리 셀에 테스트 전압을 인가하는 단계; 및 상기 제 1 메모리 셀의 데이터 변경 여부를 검출하는 단계를 포함한다.

Description

반도체 메모리 장치 및 그것의 테스트 방법{SEMICONDUCTOR MEMORY DEVICE AND TESTING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로 메모리 셀들 사이에 존재하는 기생 커패시터를 진단하는 반도체 메모리 장치 및 그것의 테스트 방법에 관한 것이다.
휴대폰을 비롯한 PDA, 디지털TV, 스마트폰 등 각종 디지털 정보기기들이 인터넷 접속이나 컴퓨팅 기능을 원활하게 구현하기 위해 마이크로프로세서, 네트워킹 칩, 메모리 등의 많은 반도체 칩을 필요로 하고 있다. 또한 정보기기의 양상이 점차 복합 다양화되는 추세를 보이고 있는 가운데, 제품간의 융합은 더욱 진전될 것으로 전망됨에 따라 하나의 정보기기 안에는 보다 많은 반도체 칩이 필요하게 될 것이다.
이처럼 각종 부품을 하나의 반도체 칩에 집적시킴으로써 향후 반도체뿐만 아니라 개별 부품을 모두 원칩화하기 위한 기술로 등장한 것이 SoC(System on Chip)로서 주로 연산소자와 I/O, 로직, 메모리 등으로 구성된다. 컴팩트하고 통합도가 높은 SoC 는 고성능, 저소비전력 등을 특징으로 하기 때문에 핸드헬드 정보단말이나 민생기기용에 적합한 솔루션으로 주목받고 있다. 현재는 LSI 기반으로 마이크로프로세서와 메모리 등을 통합하는 데 초점이 맞춰지고 있으나 궁극적으로 초정밀가공기계기술(MEMS)과 합쳐질 전망이다.
SoC 는 마이크로프로세서와 DSP(Digital Signal Processor), 메모리, 베이스밴드 칩, 소프트웨어 등을 하나의 칩 안에 집적시켜 칩 자체가 하나의 시스템으로 기능할 수 있도록 한 것으로 디지털기기의 확산에 따라 높은 성장이 예상된다. 최근 인텔이 발표한 GSM/GPRS 통합칩 솔루션은 베이스밴드 칩과 DSP, 애플리케이션 구동용 마이크로프로세서, 플래시메모리를 하나로 통합한 것으로서 개별 칩에 의한 구성에 비해 저렴한 가격과 휴대폰 크기의 축소, 연장된 배터리 수명 등을 특징으로 하고 있다. 이 같은 장점 때문에 휴대폰 뿐 아니라 PDA, 휴대용 미디어 단말기, 홈 네트워크 서버 등 앞으로 수요가 크게 늘어날 각종 디지털 기기에서 SoC 의 채택은 더욱 확대될 것으로 예상되고 있다.
반도체 산업은 물론 IT 산업 전반에 걸쳐 상당한 파급효과를 가져올 것으로 기대되고 있는 SoC 는 시스템 구성에 필요한 메모리와 비메모리를 하나로 집적시킴에 따라 칩 제조업체들간의 기존 영역 구분을 허물고 있으며 기술 및 시장확보에 더욱 치열한 경쟁 양상을 나타낼 것으로 보인다. 특히 SoC 개발을 위해서는 나노미터(nm)급 초미세(deep-submicron:이하 DSM이라고 함) 회로공정 기술 확보가 필수적이므로 대규모 투자와 기술개발 능력이 필요하며, 종래 반도체 제조공정 위주의 생산 방식에서 벗어나 앞으로는 IP(Intellectual Property) 확보와 소프트웨어 개발이 중심이 되는 SoC 설계분야에 대한 투자가 쟁점이 되고 있다.
DSM(Deep-Submicron) 공정의 발달로 메모리의 집적도와 동작속도가 증가하면서 DC적인 문제점보다 AC적인 문제점이 더욱 증가되고 있다. 특히 제한된 실리콘의 영역에 큰 용량의 기입 공간을 확보해야 하는 메모리에서는 셀 사이의 간격이 좁아짐에 따라 기생 커패시턴스가 증가되어 고주파 노이즈(Noise)에 대해서 낮은 임피던스 값을 갖게 되고 AC적인 고장의 원인이 된다.
정상적인 디자인과 생산과정에서 메모리 셀 사이의 기생 커패시터는 염려할 만한 수준이 아니지만, 공정상의 변화 또는 결함으로 인해서 기생 커패시턴스 성분이 증가될 수 있다. 이때, 이것을 셀 커플링 커패시터(Cell Coupling Capacitor, 이하에서 CCCP로 함)라고 정의한다. 메모리 셀에 기입된 값이 변하지 않는 경우에는 고장으로 인식되지 않아 테스트과정에서 검출되지 않고 잠재적인 고장의 원인으로 남게 된다. 또한 테스트과정에서 검출되지 않은 기생 커패시터는 추가적인 전력소모와 노이즈의 경로가 된다. 이는 신뢰성을 떨어뜨리는 원인이 되고, 때때로 메모리 장치의 고장이 될 수 있다.
일반적으로 반도체 메모리 장치에서 기생 커패시터로 인한 크로스토크(Crosstalk) 고장을 검출하는 방법으로 March 방식의 테스트 알고리즘이 있다. 여기서 March 방식의 테스트 알고리즘은 "A Special March Test to Detect Delay Coupling Fault for RAMs"(IEEE International Conference on, Volume 2, 2-5 Sept. 2001)제목으로 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.
하지만 이 방법은 일반적인 메모리의 동작인 읽기와 쓰기를 반복하여 기입된 값을 확인하는 것에 의존하는 것으로, 생산과정의 테스트 환경에서 메모리에 기입된 값이 바뀔 정도로 충분히 큰 크로스토크에서만 효과적이다. 또한 어떠한 범위의 CCCP의 경우는 노이즈 마진(Noise-Margin)의 범위 안에 들기 때문에 일반적인 스트레스 방법으로는 검출되지 않는다. 즉, 일반적인 테스트 환경에서의 스트레스가 기입된 값을 변화시킬 정도로 충분치 못하기 때문에 크로스토크에 대한 고장 검출이 불가능하다.
본 발명은 크로스토크 고장의 유무 및 고장의 부분이 어디에 위치하는지 테스트하는 반도체 메모리 장치 및 그것의 테스트 방법을 제공하는 데 있다.
메모리 셀 사이에 존재하는 셀 커플링 커패시터는 크로스토크의 원인이 된다. 여기서 크로스토크 상호작용은 셀 커플링 커패시터의 크기와 동작속도에 의존한다. 제조과정의 테스트를 하는 동안에 읽기와 쓰기동작에 의해 메모리 셀이 논리적으로 드러나지 않을 경우에 커플링 커패시터가 고장임을 결정하는 것은 쉬운 일이 아니다. 그러나 정상 동작시 셀 커플링 커패시터가 특정 스트레스 레벨에 도달하게 되면, 고장이 발생하게 된다.
제조과정에서 셀 커플링 커패시터에 의한 크로스토크 문제점을 목표로 테스트를 실시한다면, 테스트 속도, 공급전압과 전류, 온도와 같은 조절해야만 할 환경적인 요인들이 많아지게 된다. 이에 따라 테스트 비용도 증가하게 될 것이다.
본 발명에 따른 반도체 메모리 장치는 테스트 동작시 메모리의 셀들 사이에 존재하는 셀 커플링 커패시터에 의해 야기되는 크로스토크 고장을 검출하기 위하여 비트라인으로 테스트 전압을 인가한다.
본 발명에 따른 반도체 메모리 장치는 테스트 동작시 비트라인으로 테스트 전압을 인가하여 메모리 셀의 데이터 변경 여부를 판별한다. 판별 결과에 따라 크로스토크 고장 유무가 결정된다.
한편, 본 발명의 반도체 메모리 장치는 적은 비용으로 크로스토크 고장을 검출하게 된다.
도 1은 일반적인 SRAM 메모리의 셀들에 대한 실시예를 보여주고 있다.
도 2는 도 1에 도시된 메모리 셀들의 레이아웃을 보여주는 도면이다.
도 3은 도 1 및 도 2에서 N-웰을 공유하는 부분을 절단한 단면도이다.
도 4는 두 개의 SRAM 사이에 존재하는 셀 커플링 커패시터를 보여주는 도면이다.
도 5은 두 개의 메모리 셀들(CELL0,CELL1) 중에서 하나의 셀의 값이 데이터 '0'에서 데이터 '1'로 바뀔 때 셀 커플링 커패시터의 영향을 보여주는 도면이다.
도 6a는 셀 커플링 커패시터로 인해서 발생하는 전류의 피크값을 보여주는 도면이다.
도 6b는 도 6a와 같은 조건에서 전력소모를 보여주는 도면이다.
도 7은 본 발명에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 8은 본 발명에 따른 반도체 메모리 장치의 테스트 방법에 대한 흐름도이다.
도 9는 진단 가능한 셀 커플링 커패시터 및 테스트 전압과의 관계를 보여주는 도면이다.
도 10은 본 발명에 따른 반도체 메모리 장치의 다른 테스트 방법에 대한 흐름도이다.
도 11은 본 발명에 따른 반도체 메모리 장치의 또 다른 테스트 방법에 대한 흐름도이다.
도 12a는 비트라인에 0V를 인가하였을 때의 메모리 셀에서 소모되는 전류 I2와 I3를 보여주는 도면이다.
도 12b는 비트라인에 -0.9V를 인가하였을 때의 메모리 셀에서 소모되는 전류 I2와 I3를 보여주는 도면이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체 메모리 장치 113: 공유부분
111,112: 래치셀 110: 메모리 셀 어레이
120: 충전/방전 전압 발생기 Cccp: 셀 커플링 커패시터
130: 테스트 전압 발생기 140: 선택신호 발생기
150: 선택회로 151,152: 멀티 플렉서
160: 감지증폭기
본 발명에 따른 반도체 메모리 장치의 테스트 방법은: 제 1 메모리 셀 및 제 2 메모리 셀에 동일한 데이터를 기입하는 단계; 상기 제 2 메모리 셀에 기입된 상기 데이터가 변경되도록 상기 제 2 메모리 셀에 테스트 전압을 인가하는 단계; 및 상기 제 1 메모리 셀의 데이터 변경 여부를 검출하는 단계를 포함한다.
실시 예에 있어서, 상기 테스트 전압은 네거티브 전압이다.
실시 예에 있어서, 상기 제 1 메모리 셀과 상기 제 2 메모리 셀은 동일한 열에 속하며, 서로 인접한 제 1 및 제 2 워드라인들에 각각 연결된다.
본 발명에 따른 반도체 메모리 장치의 다른 테스트 방법은: 제 1 워드라인에 연결된 제 1 메모리 셀과 제 2 워드라인에 연결된 제 2 메모리 셀을 동일한 데이터 값으로 기입시키는 단계; 상기 제 2 메모리 셀의 데이터 값이 변경되도록 상기 제 2 메모리 셀이 연결된 비트라인으로 테스트 전압을 인가하는 단계; 및 상기 제 1 메모리 셀의 데이터 변경 여부를 판별하는 단계를 포함한다.
실시 예에 있어서, 상기 테스트 전압은 네거티브 전압이다.
실시 예에 있어서, 상기 동일한 데이터 값은 데이터 '0'이다.
실시 예에 있어서, 상기 제 1 메모리 셀의 데이터 변경 여부는 상기 제 1 메모리 셀에 대한 읽기 동작을 수행하고, 상기 제 1 메모리 셀의 데이터가 변경되는 지의 여부를 검출함으로써 판별된다.
본 발명에 따른 반도체 메모리 장치의 또 다른 테스트 방법은: 제 1 워드라인에 연결된 제 1 메모리 셀과 제 2 워드라인에 연결된 제 2 메모리 셀을 동일한 데이터 값으로 기입시키는 단계; 상기 제 2 메모리 셀의 데이터 값이 변경되도록 상기 제 2 메모리 셀이 연결된 비트라인으로 테스트 전압을 인가하는 단계; 상기 제 1 메모리 셀의 데이터 변경 여부를 판별하는 단계; 및 상기 제 1 메모리 셀의 데이터가 변경되지 않은 것으로 판별될 때, 상기 테스트 전압을 소정 레벨만큼 단계적으로 감소시키면서 상기 1 메모리 셀의 데이터 변경 유무를 판별하는 단계를 포함한다.
실시 예에 있어서, 판별결과로서 상기 제 1 메모리 셀의 데이터가 변경되었을 때, 상기 테스트 전압의 크기로부터 기생 커패시터 값을 진단하는 단계를 더 포함한다.
실시 예에 있어서, 상기 테스트 전압은 네거티브 전압이다.
본 발명에 따른 반도체 메모리 장치는: 제 1 및 제 2 메모리 셀들; 상기 제 1 메모리 셀과 상기 제 2 메모리 셀에 동일한 데이터를 기입하도록 구성된 기입회로; 상기 제 2 메모리 셀의 데이터가 변경되도록 상기 제 2 메모리 셀에 테스트 전압을 인가하는 테스트 전압 인가회로; 및 상기 제 1 메모리 셀의 데이터가 변경되었는 지의 여부를 검출하는 검출 회로를 포함한다.
본 발명에 따른 다른 반도체 메모리 장치는: 복수의 워드라인들 및 복수의 비트라인들이 교차되는 곳에 배열된 메모리 셀들; 및 테스트 동작시 상기 복수의 비트라인들로 인가될 테스트 전압을 발생하는 테스트 전압 발생기를 포함한다.
실시 예에 있어서, 상기 테스트 전압은 네거티브 전압이다.
실시 예에 있어서, 정상 동작시 상기 복수의 비트라인들로 인가될 충전전압 및 방전전압을 발생하는 충전/방전 전압 발생기를 더 포함한다.
실시 예에 있어서, 상기 테스트 전압 발생기의 상기 테스트 전압 및 상기 충전/방전 전압 발생기의 상기 충전전압 및 방전전압 중 어느 하나를 상기 복수의 비트라인들로 인가되도록 선택하는 선택회로를 더 포함한다.
실시 예에 있어서, 상기 테스트 동작시 상기 선택회로가 상기 테스트 전압을 상기 비트라인들로 인가하도록 선택하는 선택신호를 생성하는 선택신호 발생기를 더 포함한다.
실시 예에 있어서, 상기 선택회로는 상기 선택신호에 응답하여 상기 테스트 전압을 상기 복수의 비트라인들에 인가되도록 선택하는 복수의 멀티 플렉서들을 포함하며, 상기 복수의 멀티 플렉서들은 각각 상기 복수의 비트라인들에 연결된다.
본 발명에 따른 반도체 집적회로는, 복수의 워드라인들 및 복수의 비트라인들이 교차되는 곳에 배열된 메모리 셀들; 및 테스트 동작시 상기 복수의 비트라인들로 인가될 테스트 전압을 발생하는 테스트 전압 발생기를 포함하는 반도체 메모리 장치를 구비한다.
실시 예에 있어서, 반도체 집적회로는 SoC이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
본 발명의 반도체 메모리 장치는 테스트 동작시 제 2 메모리 셀에 테스트 전압을 인가하여 제 1 메모리 셀의 데이터 변경 유무를 판별한다. 이에 따라 제 1 및 제 2 메모리 셀들 사이에 존재하는 셀 커플링 커패시터로 인하여 야기되는 크로스토크 고장을 검출하게 된다. 이로써 본 발명의 반도체 메모리 장치는 적은 비용으로 크로스토크 문제를 검출할 수 있게 된다.
도 1은 제 1 및 제 2 메모리의 셀들(CELL0,CELL1)에 대한 실시 예를 보여주고 있다. 도 1에 도시된 메모리 셀들(CELL0,CELL1)은 6T-SRAM 셀로 0.18um 공정의 설계규칙(Design Rule)을 적용하여 설계된 것이다. 여기서 메모리 셀의 레이아웃은 모든 위치에서 빈틈없이 설계된다. 프로토 타입(Proto-type)의 메모리는 35Kb의 기입 공간을 가지며, 정상동작을 한다. 도 1을 참조하면, 두 개의 메모리 셀들(CELL0,CELL1)은 집적도를 높이기 위해서 N-웰과 전원전압(VDD)을 공유하도록 설계된다. 도 1에 도시된 바와 같이 점선으로 된 부분(113)이 공유부분이다.
도 2는 도 1에 도시된 공유된 부분(113)의 레이아웃(Layout)을 보여주는 도면이다. 도 2를 참조하면, 레이아웃에서 점선으로 표시된 A1, A2 및 A3의 세 부분은 두 개의 셀들(CELL0,CELL1)에서 크로스토크가 발생할 수 있는 가장 민감한 부분이다. 세 곳의 위치에 따라서 셀 커플링 커패시터 CCCP는 C(1), C(2) 및 C(3)로 각각 생성될 수 있다. 여기서 각각의 커패시터 C(1),C(2),C(3)는 각각 다른 레이어(Layer)로 구성된다. 커패시터 C(2)는 메탈(Metal)과 메탈 사이에 형성되고, 커패시터 C(1) 및 커패시터 C(3)는 메탈과 폴리-실리콘(Poly-Si) 그리고 피모스 트랜지스터의 게이트 및 소스 혹은 드레인 사이에 존재하는 기생 커패시터로 구성될 것이다.
도 3은 도 2에 도시된 절단면(A-A')을 보여주는 단면도이다. 도 3을 참조하면, 커패시터 C(1)은 노드(Qb0) 및 노드(Qb1) 사이의 기생 커패시터들의 조합으로 구성되고, 커패시터 C(2)는 노드(Q1) 및 노드(Qb0) 사이의 기생 커패시터들의 조합으로 구성되며 그리고 커패시터 C(3)은 노드 (Q0) 및 노드(Q1) 사이의 기생 커패시터들의 조합으로 구성된다. 이는 아래와 같은 수식으로 정량화될 것이다.
앞서 살펴본 것처럼 레이아웃에 따른 커패시터의 변화와 더불어 메모리 장치에 의한 커패시터는 역시 크로스토크의 원인이 된다. 도 3을 참조하면, 폴리-실리콘으로 구현된 게이트와 P+영역으로 소스 사이의 기생 커패시터가 가장 큰 영향을 미친다. 왜냐하면, 이 부분은 다른 레이어에 비해서 절연체의 두께가 얇아서 결함이 발생할 때 비교적 큰 기생 커패시턴스를 야기하기 때문이다.
한편, 셀 커플링 커패시터 CCCP가 충분히 크지 않을 때, 메모리 셀에 기입된 값은 변하지 않더라도, 메모리 셀은 주변에서 유입된 노이즈의 영향을 받게 된다. 여기서 외부 혹은 내부로부터 인가되는 스트레스에 의해서 메모리 셀에 기입된 값이 바뀌기 시작하는 시점의 커패시턴스를 TCP(Threshold of Capacitance)라고 정의한다. 일반적으로 셀 커플링 커패시터 CCCP의 값이 TCP보다 클 경우에 커플링 폴트(Coupling Fault)를 테스트하는 패턴을 이용하여 크로스토크 고장 검출이 가능하다. 반면에 셀 커플링 커패시터 CCCP의 값이 TCP보다 작을 때에는 이러한 테스트를 이용하여 크로스토크 고장 검출이 불가능하다.
이러한 문제점을 극복하기 위하여 전류응답을 감지하여 크로스토크 고장을 검출하는 방법이 제안되었다. 크로스토크 고장을 검출하는 전류응답 감지 방법은 "Analysis and Detection Capacitive Crosstalk Defects between Memory Cells."(the 7th Korea Test Conference, pp.157-162, June 2006)라는 제목으로 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다. 하지만, 이러한 전류 감지 방법에서는 전류의 변화가 그것을 감지할 수 있을 정도로 크지 않다는데 문제점이 있다. 아래에서는 셀 커플링 커패시터 CCCP의 값의 범위를 도 5를 이용하여 자세하게 설명하도록 하겠다.
도 4는 두 개의 SRAM 사이에 존재하는 셀 커플링 커패시터를 보여주는 도면이다. 도 4를 참조하면, 각각의 워드라인들(WLO,WL1)에 의해서 제어되는 두 개의 메모리 셀들(CELL0,CELL1) 사이에 셀 커플링 커패시터가 존재한다. 여기서 두 개의 메모리 셀들(CELL0,CELL1)은 상보적인 비트라인들(BL,BLb)에 의해서 매우 큰 크기의 피모스 트랜지스터 및 엔모스 트랜지스터에 연결된다. 여기서 피모스 트랜지스터 및 엔모스 트랜지스터는 기입회로이다.
비트라인들(BL,BLb)은 읽기 및 쓰기 동작마다 충전(프리챠지)된다. 메모리 셀들(CELL0,CELL1)에 기입된 값에 의해서 한 쌍의 비트라인들(BL,BLb) 중에서 어느 하나의 비트라인의 전압 변화를 감지 증폭기(SA)가 감지한다. 이때 감지 증폭기(SA)는 감지한 신호를 증폭하여 데이터 '0 '혹은 데이터 '1' 을 출력한다. 각각의 메모리 셀들(CELL0,CELL1)은 서로 다른 전위상태를 갖는 노드(Q) 및 노드(Qb)를 가지고 있으며, 데이터 '0' 혹은 데이터 '1'을 기입한다. 셀 커플링 커패시터 CCCP는 두 개의 셀들(CELL0,CELL1) 사이에 커패시티브 결함(Capacitive Defect)으로 포함된다.
도 6은 두 개의 메모리 셀들(CELL0,CELL1) 중에서 제 2 메모리 셀(CELL1)의 노드(Qb1)의 값이 '0'에서 '1'로 바뀔 때 셀 커플링 커패시터 CCCP의 영향을 보여주는 도면이다. 여기서, 두 개의 메모리 셀들(CELL0,CELL1)은 데이터 '0'으로 초기화되어 있다고 가정한다. 이때 노드(Qb1)의 상태가 데이터 '1'에서 데이터 '0'으로 바뀌면, 제 1 메모리 셀(CELL0)은 제 2 메모리 셀(CELL1)의 크로스토크 에너지(Crosstalk Energy) 때문에 영향을 받게 된다. 이때, 영향을 주는 메모리 셀을 어그레서 셀(Aggressor Cell)이라고 하고, 영향을 받는 메모리 셀을 빅팀 셀(Victim Cell)이라고 한다. 즉, 제 2 메모리 셀(CELL1)은 어그레서 셀이 되고, 제 1 메모리 셀(CELL0)은 빅팀 셀이 된다.
도 6을 다시 참조하면, 셀 커플링 커패시터 CCCP의 크기에 따라서 두 가지로 구분된다. 먼저 셀 커플링 커패시터 CCCP의 값이 TCP보다 작은 경우, 어그레서 셀인 제 2 메모리 셀(CELL1)이 쓰기 동작을 수행하더라도, 빅팀 셀인 제 1 메모리셀(CELL0)의 노드(Qb0)의 값은 바뀌지 않는다. 이 경우에, 셀 커플링 커패시터 CCCP를 통해서 노드(Qb0)에서 노드(Qb1)로 흘러나가는 전류보다 제 1 메모리 셀(CELL0)을 구성하는 인버터 래치의 PFB(Positive Feedback)에 의해 공급되는 전류가 더 많기 때문이다. 따라서, 노드(Qb0)의 값은 데이터 '1'을 유지된다.
반면에 셀 커플링 커패시터 CCCP의 값이 TCP보다 클 경우에, 인버터 래치의 PFB에 의해 공급되는 전류보다 셀 커플링 커패시터 CCCP를 통하여 소모되는 전류가 많다. 따라서 노드(Qb)의 값은 데이터 '0'로 바뀌게 된다. 즉, 제 1 메모리 셀(CELL0)의 데이터 값은 제 2 메모리 셀(CELL1)의 동작으로 인해서 바뀌게 된다. 후자의 경우는 특별히 커플링 폴트를 대상으로 하는 마치(March) 테스트의 방법으로 검출이 가능하다.
도 6a는 셀 커플링 커패시터 CCCP로 인해서 발생하는 전류의 피크 값을 보여주는 도면이다. 도 6a를 참조하면, 각각의 점은 셀 커플링 커패시터 CCCP의 크기가 0fF에서 40fF까지 변화할 때의 피크 전류이다. 도 6b는 도 6a와 같은 조건에서 전력소모를 보여주는 도면이다. 도 6b을 참조하면, 셀 커플링 커패시터 CCCP를 통해서 흐르는 전류는 빅팀 셀의 값을 바꿀 만큼 충분히 크지는 않다. 그러나 이러한 전류는 추가적인 전력소모의 원인이 된다. 공급전압과 온도를 변화시키면서 스트레스를 인가하더라도 TCP는 단지 약간의 변화(약 1-2fF)만을 보일 뿐이다.
따라서, 정상적인 동작 범위에 존재하는 커패시티브 결함은 잠재적인 고장으로 특정한 스트레스를 결합시키지 않는 한 검출되지 않을 것이다. 따라서, 이러한 잠재적인 커패시티브 결함을 검출하기 위해서는, 테스트 동작시 고장 난 장치임을 판별할만한 적당한 스트레스를 인가할 필요성이 있다. 이를 위하여 본 발명에서는 테스트 동작시 비트라인에 테스트 전압을 인가한다. 특히, 테스트 전압은 네거티브 전압이다.
도 7은 본 발명에 따른 반도체 메모리 장치(10)를 보여주는 블록도이다. 도 8을 참조하면, 반도체 메모리 장치(10)는 메모리 셀 어레이(110), 충전/방전 전압발생기(120), 테스트 전압 발생기(130), 선택신호 발생 회로(140), 선택회로(150) 및 감지증폭기(160)를 포함하고 있다. 본 발명의 반도체 메모리 장치(10)는 테스트 동작시 비트라인으로 테스트 전압을 인가하는 테스트 전압 인가회로를 구비하고 있다. 여기서 테스트 전압 인가회로는 테스트 전압 발생기(130), 선택신호 발생 회로(140) 및 선택회로(150)로 구성될 것이다.
메모리 셀 어레이(110)는 설명의 편의를 위하여 두 개의 메모리 셀들(CELL0,CELL1)만 도시하고 있다. 메모리 셀들(CELL0,CELL1)은 워드라인들(WL0~WL1)과 비트라인들(BL,BLb)이 각각 교차되는 곳에 배열된다. 선택회로(150)는 선택신호(NTS)에 응답하여 충전/방전 전압 발생기(120)의 충전전압 및 방전전압 그리고 테스트 전압 발생 회로(130)의 테스트 전압 중에 어느 하나를 선택하여 비트라인들(BL,BLb)로 제공한다. 여기서 선택신호(NTS)는 선택신호 발생기(140)로부터 발생된 것이다.
한편, 선택회로(150)는 복수의 멀티 플렉서들(151,152)로 구현될 것이다. 한편, 본 발명의 테스트 전압 발생 회로(130)에서 발생되는 테스트 전압은 네거티브 전압이다. 본 발명의 선택신호 발생기(140)는 테스트 동작시 비트라인들(BL,BLb)로 네거티브 전압이 인가하도록 선택 신호(NTS)를 발생한다. 본 발명의 테스트 동작은 각각의 비트라인별로 진행이 된다. 따라서, 선택회로(150)는 하나의 비트라인(BLb)에 네거티브 전압을 인가되도록 하면서 동시에 상보적인 비트라인(BL)으로는 특정 전압이 인가되지 않도록(플로팅 상태) 구성될 것이다.
도 8에 도시된 비트라인들(BL,BLb)은 읽기 및 쓰기 동작(Read/Write Operation)마다 충전(Precharge)과 방전(Discharge)을 반복한다. 여기서 충전은 비트라인들(BL,BLb)로 전원전압(VDD)을 제공하는 것이고, 방전은 비트라인들(BL, BLb)로 접지전압(VSS)을 제공하는 것이다. 테스트 동작에서, 선택회로(150)는 충전/방전 전압 발생기(120)로부터 출력된 충전전압 및 방전전압을 비트라인들(BL,BLb)로부터 차단하고, 테스트 전압 발생기(130)로부터 발생된 테스트 전압을 비트라인들(BL,BLb)로 연결한다. 여기서 테스트 전압 발생기(130)는 테스트 동작시 모든 비트라인들(BL,BLb)에 의하여 공유될 수 있다. 그러나 테스트 전압 발생기(130)는 반드시 모든 비트라인들(BL,BLb)에 의해 공유될 필요는 없다. 복수의 비트라인들은 각각의 테스트 전압 발생기를 구비할 수도 있다.
도 8을 다시 참조하면, I0는 기입된 값을 유지하기 위해 래치(111)의 정궤환(Positive Feedback)으로부터 공급되는 전류이고, I1는 기입된 값을 유지하기 위해 래치(111)의 부궤환(Negative Feedback)으로 출력되는 전류이고, I2는 메모리 셀(CELL0) 및 비트라인들(BL,BLb)을 연결하는 연결 트랜지스터(ST0,STb0)를 통해서 흐르는 전류이며, I3는 셀 커플링 커패시터 CCCP를 통해서 흐르는 전류이다. 이때, 노드(Qb0)에 흐르는 전류는 다음 수식을 만족한다.
여기서 공급되는 전류 I0보다 소모되는 전류 I2 및 I3의 합이 클 경우, 래치(111)에 기입된 값이 바뀔 것이다. 정상적인 경우에 셀 커플링 커패시터 CCCP가 매우 작기 때문에, 그것을 통해서 흐르는 누설전류는 빅팀 셀(CELL0)의 기입된 값을 바꿀 수 없다.
본 발명에서는 빅팀 셀(CELL0)에 기입된 값이 바뀔 정도로 셀 커플링 커패시터 CCCP에 흐르는 전류를 증가시키도록 테스트 동작시 비트라인들(BL,BLb)로 네거티브 전압을 인가한다. 비트라인(BLb)로 네거티브 전압을 인가하게 되면, 정상동작시보다 I2가 상당히 증가되기 때문이다. 따라서 빅팀 셀(CELL0)에 기입된 데이터가 바뀌게 된다.
한편, 비트라인들(BL,BLb)에 인가되는 테스트 전압이 낮아짐에 따라, TCP의 값도 선형적으로 감소한다. 곧, 셀 커플링 커패시터 CCCP의 크기는 비트라인들(BL,BLb)을 통해서 제공되는 테스트 전압의 크기를 조정함으로 알 수 있게 된다. 이는 크로스토크 문제를 진단 가능하게 한다.
한편, 본 발명의 반도체 메모리 장치는 기입회로, 테스트 전압 인가회로 및 검출회로를 포함할 수도 있다. 기입회로는 제 1 및 제 2 메모리 셀들에 동일한 데이터를 기입하도록 구성된다. 이러한 기입회로에는 도 7에 도시된 충전/방전전압 발생기(120)가 포함될 것이다. 테스트 전압 인가회로는 제 2 메모리 셀의 데이터가 변경되도록 제 2 메모리 셀에 테스트 전압을 인가한다. 테스트 전압 인가회로에는 도 7에 도시된 테스트 전압 발생기(130), 선택 신호 발생기(140) 및 선택회로(150)를 포함될 것이다. 한편, 검출회로는 제 1 메모리 셀의 데이터가 변경되었는지 여부를 검출한다. 검출회로에는 도 7에 도시된 감지 증폭기(160)가 포함될 것이다.
도 8은 본 발명에 따른 반도체 메모리 장치의 테스트 방법에 대한 실시 예를 보여주는 흐름도이다. 도 7 및 도 8을 참조하면, 반도체 메모리 장치의 테스트 방법은 다음과 같다. 우선, 반도체 메모리 장치(10)의 제 1 및 제 2 메모리 셀들(CELL0,CELL1)은 동일한 데이터가 기입된다(S110). 여기서 데이터 기입은 제 1 및 제 2 메모리 셀들(CELL0,CELL1)에 대한 일반적인 쓰기 동작이다. 여기서 설명의 편의를 위하여, 제 1 및 제 2 메모리 셀들(CELL0,CELL1)에 모두 데이터 '0'을 기입했다고 가정하자. 즉, 노드(Q0) 및 노드(Q1)에는 0V가 인가되고, 노드(Qb0) 및 노드(Qb1)에는 전원전압(VDD)이 인가될 것이다.
그 뒤, 제 2 메모리 셀(CELL1)의 기입된 데이터가 변경되도록 제 2 메모리 셀(CELL1)에 테스트 전압을 인가한다(S120). 제 2 메모리 셀(CELL1)의 기입된 데이터를 변경하기 위하여, 비트라인(BL) 및 상보적 비트라인(BL0) 중 어느 하나에 테스트 전압을 인가한다. 설명의 편의를 위하여 상보적 비트라인(BL0)에 테스트 전압을 인가하였다고 가정하겠다. 이때, 제 2 메모리 셀(CELL1)이 연결된 워드라인(WL1)을 활성화시키면, 노드(Qb1)에는 테스트 전압이 인가될 것이다. 여기서 테스트 전압은 네거티브 전압이다. 따라서, 노드(Qb1)의 전압은 네거티브 전압으로 변경되고, 래치(112)의 동작 특성에 따라 노드(Q1)의 전압은 전원전압(VDD)으로 변경될 것이다.
그 뒤, 반도체 메모리 장치(10)에서는 제 1 메모리 셀(CELL0)의 데이터 변경 여부가 판별된다(S130). 여기서 데이터 변경 여부는 제 1 메모리 셀(CELL0)에 대한 정상적인 읽기 동작을 수행함으로 판별된다. 즉, 읽기 동작을 수행한 결과, 제 1 메모리 셀(CELL0)에 데이터 '1'이 기입되었다고 읽는다면, 제 2 메모리 셀(CELL1)의 데이터 변경에 따라 제 1 메모리 셀(CELL0)의 데이터가 변경되었다고 판별한다. 한편, 테스트 전압 인가시 제 2 메모리 셀(CELL1)의 데이터 변경에 따라 제 1 메모리 셀(CELL0)의 데이터가 변경되었다면, 제 1 및 제 2 메모리 셀들(CELL0,CELL1) 사이의 크로스토크 문제가 검출되었다고 판별한다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치의 테스트 방법은 테스트 전압을 인가하여 잠재적인 크로스토크 문제를 검출할 수 있게 된다.
한편, 본 발명에 따른 반도체 메모리 장치는 테스트 전압의 크기를 변경시키면서 셀 커플링 커패시터 CCCP의 값을 진단할 수 있다. 도 9는 진단 가능한 셀 커플링 커패시터 CCCP 및 테스트 전압과의 관계를 보여주는 도면이다. 도 9를 참조하면, 테스트 전압이 낮아짐에 따라서 TCP의 값도 선형적으로 감소한다. 달리 말하면, 이는 셀 커플링 커패시터 CCCP의 크기는 비트라인을 통해서 공급되는 테스트 전압의 크기를 조정하여 알 수 있다는 의미이다. 따라서, 크로스토크 문제가 진단될 수 있다.
도 10은 본 발명에 따른 반도체 메모리 장치의 다른 테스트 방법을 보여주는 흐름도이다. 도 7 및 도 10을 참조하면, 반도체 메모리 장치의 셀 커플링 커패시터 CCCP의 값을 진단하는 테스트 방법은 다음과 같다.
우선 제 1 및 제 2 메모리 셀들(CELL0,CELL1)에 동일한 데이터를 기입한다(S210). 제 2 메모리 셀(CELL1)에 기입된 데이터가 변경되도록 제 2 메모리 셀(CELL1)에 연결된 비트라인(BLb)으로 테스트 전압을 인가한다(S220). 그 뒤, 반도체 메모리 장치(10)는 제 1 메모리 셀의 데이터가 변경되었는 지를 판별한다(S230), 판별결과로서, 제 1 메모리 셀의 데이터가 변경되지 않았다면, 반도체 메모리 장치(10)는 테스트 전압 발생기(130)를 제어하여 테스트 전압을 소정의 레벨만큼 감소시킨다(S240). 감소된 테스트 전압은 다시 비트라인(BLb)에 인가된다(S220). 제 1 메모리 셀(CELL0)의 데이터가 변경될 때까지 상술 된 과정은 반복된다. 만약, 제 1 메모리 셀(CELL0)의 데이터가 변경되었다면, 테스트 전압의 전압 레벨로부터 셀 커플링 커패시터 CCCP의 값을 진단한다(S250).
상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치의 테스트 방법은 셀 커플링 커패시터 CCCP의 값을 진단할 수 있다.
도 11은 본 발명의 반도체 메모리 장치의 또 다른 테스트 방법에 대한 흐름도이다. 도 7 및 도 11을 참조하면, 본 발명에 따른 반도체 메모리 장치의 테스트 방법은 다음과 같다. 모든 메모리 셀들에 백 그라운드 패턴을 기입한다(S301). 여기서 백 그라운드 패턴은 모든 메모리 셀들에 데이터 '0'을 기입하는 것을 말한다. 테스트 동작시, 반도체 메모리 장치(10)의 선택신호 발생기(140)는 테스트 전압 발생기(130)의 출력을 선택하도록 하는 선택신호(NTS)를 발생한다. 테스트될 메모리 셀을 선택하기 위하여, 비트라인이 선택된다(S303). 여기서는 설명의 편의를 위하여 테스트될 메모리 셀을 제 1 메모리 셀(CELL0)라 가정하겠다. 한편, 선택된 비트라인은 상보적 비트라인(BLb)이라 가정하겠다.
한편, 테스트될 제 1 메모리 셀(CELL0)에 인접한 제 2 메모리 셀(CELL1)의 데이터를 변경하기 위하여, 제 2 메모리 셀(CELL1)이 연결된 워드라인(WL1)이 선택된다(S305). 그 후, 멀티 플렉서(152)는 선택신호(NTS)에 응답하여 테스트 전압 발생기(130)에서 발생된 테스트 전압을 선택된 비트라인(BLb)으로 인가한다(S305). 그 후, 테스트 셀 즉 제 1 메모리 셀(CELL0)에 대한 정상 읽기 동작이 수행되고, 정상 읽기 동작 수행 결과로서 제 1 메모리 셀(CELL0)의 데이터 변경 유무가 판별된다(S306).
판별결과로서 테스트 셀에 대한 데이터 변경이 발생할 경우, 셀 커플링 커패시터가 검출되었다고 판별된다. 상술 된 테스트 과정이 모든 워드라인들에 대하여 수행되었는지를 판별한다(S307). 만약, 모든 워드라인들에 대하여 수행되지 않았다면, S304 단계부터 다시 테스트 동작이 수행된다. 만약, 모든 워드라인들에 대하여 수행되었다면, 상술된 테스트 과정이 모든 비트라인들에 대하여 수행되었는지를 판별한다(S308). 만약, 모든 비트라인들에 대하여 수행되지 않았다면, S303 단계부터 다시 테스트 동작이 수행된다. 만약, 상술된 테스트 동작이 모든 비트라인들에 대하여 수행되었다면, 테스트 동작이 모든 패턴에 대하여 수행되었는지를 판별한다(S309).
판별결과로서, 모든 패턴에 대하여 테스트 동작이 수행되지 않았다면, 모든 메모리 셀들에 대하여 역 백그라운드 패턴을 기입한다(S310). 여기서 역 백그라운드 패턴은 모든 메모리 셀들에 데이터 '1'을 기입하는 것을 말한다. 판별결과로서, 모든 패턴에 대하여 테스트 동작이 수행되었다면, 반도체 메모리 장치(10)의 테스트 동작이 완료된다.
도 12a 및 도 12b는 비트라인(BLb)에 각각 0V와 -0.9V를 인가하였을 때의 메모리 셀에서 소모되는 전류 I2와 I3를 보여주는 도면이다. 여기서 I0는 기입된 값을 유지하기 위해 PFB으로부터 공급되는 전류이고, I2는 메모리 셀과 비트라인(BLb)을 연결하는 연결 트랜지스터(STb0)를 통해서 흐르는 전류이며, I3는 셀 커플링 커패시터 CCCP를 통해서 흐르는 전류이다. 공급되는 전류 I0보다 소모되는 전류 I2와 I3의 합이 많을 경우 메모리 셀에 기입된 값이 바뀔 수 있다. 도 11a 및 도 11b에서, 두 개의 서로 다른 전류 크기는 셀 커플링 커패시터 CCCP의 값이 4fF와 36fF일 때이다.
도 12a을 참조하면, 셀 커플링 커패시터 CCCP의 값이 4fF일 때 누설전류는 기입된 값이 바뀌기엔 매우 작다. 한편, 셀 커플링 커패시터 CCCP의 값이 36fF일 때는 누설 전류가 비교적 많이 증가된다. 하지만 누설되는 전류가 공급되는 것보다 조금 적은 상태이다. 즉 메모리 셀의 상태가 변하기 직전이다. 이는 셀 커플링 커패시터CCCP의 값이 36fF이하에서 비트라인(BLb)으로 0V 스트레스를 인가하더라도 크로스토크를 검출할 수 없다는 의미이다. 따라서, 이 경우 크로스토크 고장이 검출되지 않더라도 읽기 및 쓰기 동작시 셀 커플링 커패시터 CCCP에 흐르는 전류로 인해서 각 동작마다 추가적인 전력소모가 일어날 것이다.
도 12b을 참조하면, 비트라인(BLb)에 -0.9V 스트레스를 인가할 때 누설 전류가 상당히 증가한다. 네거티브 전압으로 인해서 메모리 셀에 공급되는 전류보다 소모되는 것이 더 많다. 따라서 메모리 셀의 값이 바뀌게 된다. 도 12b을 참조하면, 네거티브 전압 스트레스가 -0.9V일 때에 셀 커플링 커패시터 CCCP의 값이 9fF까지 크로스토크 고장을 검출할 수 있다. I2의 경우는 연결 트랜지스터(STb0)가 비트라인(BLb)에 인가되는 네거티브 스트레스 전압에 의해서 차단(cut-off) 동작영역에서 다른 동작영역으로 바뀌게 된다.
셀 커플링 커패시터 CCCP에 의한 크로스토크는 전력소모를 증가시키는 원인이 될 수 있다. 이것이 검출되지 않았을 때, 셀 커플링 커패시터 CCCP에 의해 연결된 셀 사이에서 노이즈가 유입될 수 있으며, 특정한 조건에서 메모리 셀에 기입된 값이 바뀔 수도 있다.
본 발명에 따른 테스트 방법은 비트라인으로 네거티브 전압 스트레스를 인가함으로 일반적인 SRAM의 읽기 및 쓰기 동작시 허용범위 내에 있는 셀 커플링 커패시터 CCCP를 검출하게 된다. 따라서 본 발명은 설계와 테스트를 하는데 비용을 줄일 수 있다.
한편, 테스트 발생기를 추가함에 있어서 공간적인 문제나 효율은 SRAM동작의 중요 경로 상에 있지 않으므로 일반적인 동작에는 영향을 주지 않는다. 또한, 네거티브 전압의 크기와 셀 커플링 커패시터 CCCP의 크기가 선형관계이므로 커플링 커패시터에 의한 크로스토크 진단하는데 활용할 수 있다.
상술된 본 발명의 반도체 메모리 장치는 SRAM에 대하여 한정하여 설명하였으나, 반드시 여기에 국한되지는 않을 것이다. 본 발명의 반도체 메모리 장치는 DRAM, 플래시 메모리 등이 될 수도 있다.
본 발명은 비트라인들로 테스트 전압을 인가하도록 구성된 반도체 메모리 장치를 구비한 반도체 집적회로에 적용가능하다. 이러한 반도체 집적회로는 SoC이 될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (12)

  1. 반도체 메모리 장치의 테스트 방법에 있어서:
    제 1 메모리 셀 및 제 2 메모리 셀에 동일한 데이터를 기입하는 단계;
    상기 제 2 메모리 셀에 기입된 상기 데이터가 변경되도록 상기 제 2 메모리 셀에 테스트 전압을 인가하는 단계; 및
    상기 제 1 메모리 셀의 데이터 변경 여부를 검출하는 단계를 포함하되,
    상기 테스트 전압은 네거티브 전압인 테스트 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 메모리 셀과 상기 제 2 메모리 셀은 동일한 열에 속하며, 서로 인접한 제 1 및 제 2 워드라인들에 각각 연결되는 테스트 방법.
  4. 제 1 항에 있어서,
    상기 제 1 메모리 셀의 데이터 변경여부를 검출하는 단계에서는 상기 제 1 메모리 셀에 대한 읽기 동작을 수행하고, 상기 제 1 메모리 셀의 데이터가 변경되는 지의 여부를 검출하는 테스트 방법.
  5. 반도체 메모리 장치의 테스트 방법에 있어서:
    제 1 워드라인에 연결된 제 1 메모리 셀과 제 2 워드라인에 연결된 제 2 메모리 셀을 동일한 데이터로 기입하는 단계;
    상기 제 2 메모리 셀에 기입된 상기 데이터가 변경되도록 상기 제 2 메모리 셀이 연결된 비트라인으로 테스트 전압을 인가하는 단계;
    상기 제 1 메모리 셀에 기입된 상기 데이터의 변경여부를 판별하는 단계; 및
    상기 제 1 메모리 셀에 기입된 상기 데이터가 변경되지 않은 것으로 판별될 때, 상기 테스트 전압을 소정 레벨만큼 단계적으로 감소시키면서 상기 1 메모리 셀의 데이터 변경 유무를 판별하는 단계를 포함하되,
    상기 테스트 전압은 네거티브 전압인 테스트 방법.
  6. 제 5 항에 있어서,
    상기 판별결과로서 상기 제 1 메모리 셀의 데이터가 변경되었을 때, 상기 테스트 전압의 크기로부터 기생 커패시터 값을 진단하는 단계를 더 포함하는 테스트 방법.
  7. 삭제
  8. 제 1 및 제 2 메모리 셀들;
    상기 제 1 메모리 셀과 상기 제 2 메모리 셀에 동일한 데이터를 기입하도록 구성된 기입회로;
    상기 제 2 메모리 셀의 데이터가 변경되도록 상기 제 2 메모리 셀에 테스트 전압을 인가하는 테스트 전압 인가회로; 및
    상기 제 1 메모리 셀의 데이터가 변경되었는 지의 여부를 검출하는 검출 회로를 포함하되,
    상기 테스트 전압은 네거티브 전압인 반도체 메모리 장치.
  9. 삭제
  10. 제 8 항에 있어서,
    상기 기입회로는,
    정상 동작시 복수의 비트라인들로 인가될 충전전압 및 방전전압을 발생하는 충전/방전 전압 발생기를 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 테스트 전압 인가회로는,
    상기 테스트 전압을 발생하는 테스트 전압 발생기;
    선택신호에 응답하여 상기 테스트 전압 및 상기 충전/방전 전압 발생기의 출력 전압 중 어느 하나를 비트라인으로 인가되도록 선택하는 선택회로; 및
    상기 선택신호 발생기를 포함하되,
    상기 비트라인은 제 1 및 제 2 메모리 셀들이 연결되어 있는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 선택회로는 상기 선택신호에 응답하여 상기 테스트 전압을 상기 복수의 비트라인들에 인가되도록 선택하는 복수의 멀티 플렉서들을 포함하며,
    상기 복수의 멀티 플렉서들은 각각 상기 복수의 비트라인들에 연결되어 있는 반도체 메모리 장치.
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JP2003173700A (ja) * 2001-12-03 2003-06-20 Mitsubishi Electric Corp 半導体記憶装置

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