DE19749360A1 - Speicherzellen mit mehreren Ein-Ausgabeports und Speicher mit paralleler Dateninitialisierung - Google Patents

Speicherzellen mit mehreren Ein-Ausgabeports und Speicher mit paralleler Dateninitialisierung

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DE19749360A1
DE19749360A1 DE19749360A DE19749360A DE19749360A1 DE 19749360 A1 DE19749360 A1 DE 19749360A1 DE 19749360 A DE19749360 A DE 19749360A DE 19749360 A DE19749360 A DE 19749360A DE 19749360 A1 DE19749360 A1 DE 19749360A1
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Description

Die vorliegende Erfindung betrifft eine Halbleiter-Spei­ cherzelle mit mehreren Ein-Ausgabeports, einen Halblei­ ter-Speicherbaustein, in dem solche Halbleiter-Speicher­ zellen verwendet werden, und insbesondere einen statischen RAM-Speicher (Direktzugriffsspeicher) mit drei Ports, durch den mehrere Speicherzellen gleichzeitig initialisiert werden können.
Fig. 1 zeigt eine typische statische RAM-Zelle mit zwei Ports, die eine Signalspeicherschaltung 10 und eine erste und eine zweite Leseschaltung 15 bzw. 20 aufweist. Die Si­ gnalspeicherschaltung 10 ist zwischen einem ersten und einem zweiten Knoten N1 und N2 geschaltet und setzt den zweiten Knoten N2 auf einen Spannungspegel, der zu einem Spannungs­ pegel am ersten Knoten N1 komplementär ist. D.h., der Span­ nungspegel am Knoten N2 ist hoch (in der Nähe eines Versor­ gungsspannungspegels VDD), wenn der Spannungspegel am Knoten N1 niedrig ist (in der Nähe eines Erdpotentials VSS), und der Spannungspegel am Knoten N2 ist niedrig, wenn der Span­ nungspegel am Knoten N1 hoch ist. Um die komplementären Spannungen an den Knoten N1 und N2 aufrechtzuerhalten, weist der Signalspeicher 10 Transistoren P4 und N4 auf, die einen ersten CMOS-Invertierer bilden, dessen Eingangsknoten der Knoten N2 und dessen Ausgangsknoten der Knoten N1 ist. Ähn­ licherweise bilden Transistoren P3 und N3 einen zweiten In­ vertierer mit dem Knoten N1 als Eingangsknoten und mit dem Knoten N2 als Ausgangsknoten.
Die erste Leseschaltung 15 ist einem ersten Paar Bit­ leitungen BB1 und B1 zugeordnet und verbindet die Knoten N1 und N2 in Antwort auf ein erstes Lesesteuerungssignal WL1 mit den Bitleitungen BB1 bzw. B1. Durch einen Auswahltransi­ stor N5 in der Leseschaltung 15 wird in Antwort auf das er­ ste Lesesteuerungssignal WL1 ein Stromweg zwischen dem Kno­ ten N1 und der Bitleitung BB1 gebildet. Durch einen anderen Auswahltransistor N6 in der Leseschaltung 15 wird in Antwort auf das erste Lesesteuerungssignal WL1 ein Stromweg zwischen dem Knoten N2 und der Bitleitung B1 gebildet. Wenn das erste Lesesteuerungssignal WL1 einen hohen Pegel aufweist, wird der Spannungspegel des Knotens N1 zur Bitleitung BB1 ausge­ lesen, und der Spannungspegel des Knotens N2 wird zur Bit­ leitung B1 ausgelesen.
Die zweite Leseschaltung 20 ist einem zweiten Paar von Bitleitungen BB2 und B2 zugeordnet und verbindet die Knoten N1 und N2 in Antwort auf ein zweites Lesesteuerungssignal WL2 mit den Bitleitungen BB2 bzw. B2. Durch einen Auswahl­ transistor N7 in der Leseschaltung 20 wird in Antwort auf das zweite Lesesteuerungssignal WL2 ein Stromweg zwischen dem Knoten N1 und der Bitleitung BB2 gebildet. Durch einen anderen Auswahltransistor N8 in der Leseschaltung 20 wird in Antwort auf das zweite Lesesteuerungssignal WL2 ein Stromweg zwischen dem Knoten N2 und der Bitleitung B2 gebildet. Wenn das zweite Lesesteuerungssignal WL2 einen hohen Pegel auf­ weist, wird der Spannungspegel des Knotens N1 zur Bitleitung BB2 ausgelesen, und der Spannungspegel des Knotens N2 wird zur Bitleitung B2 ausgelesen.
Ein beispielsweise in Fig. 1 dargestellter statischer RAM-Speicher mit zwei Ports und mit Speicherzellen weist ei­ nen ersten und einen zweiten Bitleitungsport auf, die gemäß Steuersignalen von Peripherieschaltungen unabhängig arbeiten können. Der erste Bitleitungsport ist mit den Bitleitungen BB1 und B1 und der zweite Bitleitungsport mit den Bitleitun­ gen BB2 und B2 verbunden. Durch herkömmliche Zeilendecodie­ rer (nicht dargestellt) können Adressensignale decodiert und Steuersignale WL1 und WL2 für einen Zugriff auf ausgewählte Speicherzellen erzeugt werden. Jeder der Bitleitungsports kann als Lese- oder Schreibport verwendet werden. Wenn im statischen RAM-Speicher Daten initialisiert werden, wird ei­ ne Adresse sequentiell geändert und werden unter Verwendung einer herkömmlichen Schreiboperation Anfangsdaten in jede Adresse geschrieben. Wenn ein Speicher beispielsweise zehn Adressen aufweist, sind zehn sequentielle Schreiboperationen erforderlich, um den Speicher zu initialisieren. Daher ist im herkömmlichen statischen RAM-Speicher mit zwei Ports auf­ grund der großen Anzahl von Schreiboperationen, die erfor­ derlich sind, um Anfangsdaten in die Speicherzellen zu schreiben, eine lange Zeitdauer zum Initialisieren aller Speicherzellen erforderlich.
Durch die vorliegende Erfindung werden eine Halbleiter-Spei­ cherzelle mit mehreren Ein-Ausgabeports und ein Halblei­ ter-Speicherbaustein bereitgestellt, durch den mehrere Spei­ cherzellen während einer Taktperiode gleichzeitig initiali­ siert werden können.
Gemäß einem Aspekt der Erfindung weist eine Halbleiter-Spei­ cherzelle mit drei Ports auf: eine mit einem ersten und einem zweiten Knoten verbundene Signalspeicherschaltung, wo­ bei die Signalspeicherschaltung den zweiten Knoten auf einen dem Spannungspegel am ersten Knoten komplementären Span­ nungspegel setzt, eine erste und eine zweite Ausgabeschal­ tung, die die Spannungspegel am ersten und am zweiten Knoten anzeigende Ausgangssignale erzeugen, eine erste Übertra­ gungsschaltung zum Übertragen der Ausgangssignale der ersten und der zweiten Ausgabeschaltung in Antwort auf ein erstes Lesesteuerungssignal an einen ersten Leseverstärker, eine zweite Übertragungsschaltung zum Übertragen der Ausgangs­ signale der ersten und der zweiten Ausgabeschaltung in Ant­ wort auf ein zweites Lesesteuerungssignal an einen zweiten Leseverstärker, eine dritte Übertragungsschaltung zum Über­ tragen einer externen Spannung in Antwort auf ein Schreibsteuerungssignal an den ersten Knoten und eine Rück­ setzschaltung zum Zurücksetzen der Signalspeicherschaltung in Antwort auf ein Rücksetzsignal.
Gemäß einem anderen Aspekt der Erfindung weist ein Halbleiter-Speicherbaustein mehrere Speicherzellen auf, die jeweils aufweisen: eine mit einem ersten und einem zweiten Knoten verbundene Signalspeicherschaltung, wobei die Signal­ speicherschaltung den zweiten Knoten auf einen dem Span­ nungspegel am ersten Knoten komplementären Spannungspegel setzt, eine erste und eine zweite Ausgabeschaltung, die die Spannungspegel am ersten und am zweiten Knoten anzeigende Ausgangssignale erzeugen, eine erste Übertragungsschaltung zum Übertragen der Ausgangssignale der ersten und der zwei­ ten Ausgabeschaltung in Antwort auf ein erstes Lesesteue­ rungssignal an einen ersten Leseverstärker, eine zweite Übertragungsschaltung zum Übertragen der Ausgangssignale der ersten und der zweiten Ausgabeschaltung in Antwort auf ein zweites Lesesteuerungssignal an einen zweiten Leseverstär­ ker, eine dritte Übertragungsschaltung zum Übertragen einer externen Spannung in Antwort auf ein Schreibsteuerungssignal an den ersten Knoten und eine Rücksetzschaltung zum Zurück­ setzen der Signalspeicherschaltung in Antwort auf ein Rück­ setzsignal. Die Rücksetzschaltungen im Speicherbaustein sind miteinander verbunden, um die mehreren Speicherzellen inner­ halb eines Zyklus zurückzusetzen.
Die Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden nachstehend in Verbindung mit den Zeichnun­ gen ausführlich beschrieben; es zeigen
Fig. 1 ein Schaltungsdiagramm zum Darstellen einer her­ kömmlichen statischen RAM-Zelle mit zwei Ports;
Fig. 2 ein Schaltungsdiagramm zum Darstellen einer Aus­ führungsform einer erfindungsgemäßen Speicherzelle mit drei Ports; und
Fig. 3 ein Blockdiagramm zum Darstellen einer Ausfüh­ rungsform eines erfindungsgemäßen Speichers.
Fig. 2 zeigt eine statische RAM-Zelle mit drei Ports, mit: einer Signalspeicherschaltung 100, Ausgabeschaltungen 110 und 120, Übertragungsschaltungen 130, 140 und 150 und einer Rücksetz-/Initialisierungsschaltung 160. Die Signal­ speicherschaltung 100 ist mit einem ersten und einem zweiten Knoten Nd1 und Nd2 verbunden und setzt eine Spannung am Kno­ ten Nd2 auf einen einem Spannungspegel am Knoten Nd1 komple­ mentären Pegel. Die erste und die zweite Ausgangsschaltung 110 und 120 sind mit dem Knoten Nd1 bzw. Nd2 verbunden. Die erste Übertragungsschaltung 130 überträgt in Antwort auf ein erstes Lesesteuerungssignal WL1 Ausgangssignale von der er­ sten und der zweiten Ausgabeschaltung 110, 120 zu einem er­ sten Paar Bitleitungen BB1 bzw. B1. Die zweite Übertragungs­ schaltung 140 überträgt Ausgangssignale von den Ausgabe­ schaltungen 110, 120 in Antwort auf das zweite Lesesteue­ rungssignal WL2 zu einem zweiten Paar Bitleitungen BB2 bzw. B2. Die dritte Übertragungsschaltung 150 verbindet eine Bit­ leitung BL3 in Antwort auf ein Schreibsteuerungssignal WL mit dem Knoten Nd1. Die Rücksetzschaltung 160 setzt die Si­ gnalspeicherschaltung 100 in Antwort auf ein Rücksetzsignal CTL auf einen durch ein Signal Vs angezeigten Zustand.
Die Signalspeicherschaltung 100 weist einen ersten CMOS-Invertierer auf, der aus zwischen einer Versorgungs­ spannung VDD und einer Referenzspannung (oder Erdpotential) VSS in Serie geschalteten Transistoren PM1 und NM1 besteht, und einen zweiten CMOS-Invertierer, der aus zwischen der Versorgungsspannung VDD und der Referenzspannung VSS in Se­ rie geschalteten Transistoren PM3 und NM3 besteht. Der Kno­ ten Nd1 ist der Eingangsknoten des zweiten Invertierers und der Ausgangsknoten des ersten Invertierers. Der Knoten Nd2 ist der Eingangsknoten des ersten Invertierers und der Aus­ gangsknoten des zweiten Invertierers. Wenn der hohe Pegel der Versorgungsspannung VDD dem Knoten Nd1 zugeführt wird, steuert der zweite Invertierer den zweiten Knoten Nd2 zum niedrigen Pegel der Spannung VSS, und durch die niedrige Spannung am Knoten Nd2 wird veranlaßt, daß der erste Inver­ tierer den ersten Knoten Nd1 zur hohen Spannung steuert. Ähnlicherweise steuert der zweite Invertierer, wenn dem Kno­ ten Nd1 die Spannung VSS zugeführt wird, den Knoten Nd2 zum hohen Pegel der Versorgungsspannung VDD, und der erste In­ vertierer steuert den Knoten Nd1 zum niedrigen Pegel der Spannung VSS. Dadurch werden die Knoten Nd1 und Nd2 auf kom­ plementären Spannungspegeln gehalten.
Die erste Ausgabeschaltung 110 weist einen NMOS-Tran­ sistor M1 auf, der zwischen einem dritten Knoten Nd3 und Erdpotential VSS geschaltet ist und eine mit dem ersten Kno­ ten Nd1 verbundene Gate-Elektrode aufweist. Wenn am Knoten Nd1 ein hoher Spannungspegel anliegt, wird der Transistor M1 eingeschaltet, um den Knoten Nd3 auf das Erdpotential VSS herabzuziehen. Wenn am Knoten Nd1 ein niedriger Spannungspe­ gel anliegt, wird der NMOS-Transistor M1 ausgeschaltet, und der Knoten Nd3 bleibt auf einem Vorspannungspegel.
Die zweite Ausgabeschaltung 120 weist einen NMOS-Tran­ sistor M2 auf, der zwischen einem vierten Knoten Nd4 und dem Erdpotential VSS geschaltet ist und eine mit dem zweiten Knoten Nd2 verbundene Gate-Elektrode aufweist. Wenn am zwei­ te Knoten Nd2 ein niedriger Spannungspegel anliegt, wird der Transistor M2 ausgeschaltet, um den Zustand des Knotens Nd4 beizubehalten. Wenn am Knoten Nd4 ein hoher Spannungspegel anliegt, wird der NMOS-Transistor M2 eingeschaltet, und der Zustand des Knotens Nd3 wird auf den Spannungspegel VSS her­ abgezogen.
Die erste Übertragungsschaltung 130 weist NMOS-Tran­ sistoren M3 und M4 auf. Der NMOS-Transistor M3 ist zwi­ schen dem Knoten Nd3 und der ersten invertierenden Bitlei­ tung BB1 geschaltet und spricht auf das erste Lesesteue­ rungssignal WL1 an. Der NMOS-Transistor M4 ist zwischen dem Knoten Nd4 und der ersten nicht-invertierenden Bitleitung B1 geschaltet und spricht auf das erste Lesesteuerungssignal WL1 an. Wenn das erste Lesesteuerungssignal WL1 einen hohen Pegel aufweist, verbindet der Transistor M3 den Knoten Nd3 mit der Bitleitung BB1, und der Transistor M4 verbindet den Knoten Nd4 mit der ersten nicht-invertierenden Bitleitung B1. Das aus der invertierenden und der nicht-invertierenden Bitleitung BB1 und B1 gebildete erste Bitleitungspaar ist mit einem ersten Bitleitungs-Leseverstärker (nicht darge­ stellt) verbunden, der den Zustand der mit den Bitleitungen BB1 und B1 verbundenen Speicherzelle erfaßt.
Die zweite Übertragungsschaltung 140 weist NMOS-Tran­ sistoren M5 und M6 auf. Der NMOS-Transistor M5 ist zwi­ schen dem Knoten Nd3 und der zweiten invertierenden Bitlei­ tung BB2 geschaltet und spricht auf das zweite Lesesteue­ rungssignal WL2 an. Der NMOS-Transistor M6 ist zwischen dem Knoten Nd4 und der zweiten nicht-invertierenden Bitleitung B2 geschaltet und spricht auf das zweite Lesesteuerungs­ signal WL2 an. Wenn das zweite Lesesteuerungssignal WL2 ei­ nen hohen Pegel aufweist, verbindet der Transistor M5 den Knoten Nd3 mit der zweiten invertierenden Bitleitung BB2, und der Transistor M6 verbindet den Knoten Nd4 mit der zwei­ ten nicht-invertierenden Bitleitung B2. Das aus der inver­ tierenden und der nicht-invertierenden Bitleitung BB2 und B2 gebildete zweite Bitleitungspaar ist mit einem zweiten Bit­ leitungs-Leseverstärker (nicht dargestellt) verbunden.
Die dritte Übertragungsschaltung 150 weist einen NMOS-Tran­ sistor M8 auf, der zwischen dem Knoten Nd1 und der Bit­ leitung BL3 geschaltet ist und die Bitleitung BL3 in Antwort auf das Schreibsteuerungssignal WL mit dem Knoten Nd1 ver­ bindet. Daher kann durch eine der Bitleitung BL3 zugeführte Spannung die Spannung am Knoten Nd1 geändert werden, um ei­ nen Datenwert in die Speicherzelle zu schreiben, wenn das Schreibsteuerungssignal WL einen hohen Pegel aufweist.
Die Rücksetzschaltung 160 weist einen NMOS-Transistor auf, der zwischen dem Knoten Nd1 und einer Initialisierungs­ spannung Vs geschaltet ist und die Initialisierungsspannung Vs in Antwort auf das Rücksetzsignal CTL an den ersten Kno­ ten Nd1 überträgt. Wenn die Initialisierungsspannung Vs den Pegel des Erdpotentials VSS aufweist, wird der Spannungspe­ gel am Knoten Nd2 der Signalspeicherschaltung 100 auf einen hohen Zustand gesetzt, wenn das Rücksetzsignal CTL aktiviert ist und am Knoten Nd1 die Spannung VSS anliegt. Die Spannung am Knoten Nd2 der Signalspeicherschaltung 100 wird auf einen niedrigen Zustand zurückgesetzt, wenn die Initialisierungs­ spannung Vs auf den Pegel der Versorgungsspannung VDD einge­ stellt ist und dem ersten Knoten Nd1 zugeführt wird. Alter­ nativ kann die Rücksetzschaltung 160 anstatt mit dem ersten Knoten Nd1 mit dem zweiten Knoten Nd2 verbunden sein.
In einer Anordnung oder einer Matrix von beispielsweise in Fig. 2 dargestellten Speicherzellen ist in jeder Spei­ cherzelle eine Rücksetzschaltung 160 angeordnet. Das Rück­ setzsignal CTL wird allen Rücksetzschaltungen gleichzeitig zugeführt, um alle Speicherzellen gleichzeitig zurückzuset­ zen und durch die Spannung Vs dargestellte Anfangsdaten zu speichern.
In der erfindungsgemäßen statischen RAM-Zelle mit drei Ports ist die Rücksetzschaltung außerdem mit einem Schreib­ port verbunden, so daß die Initialisierungsdaten unabhängig von einem Schreibweg innerhalb eines Taktzyklus in alle Speicherzellen geschrieben werden können. Daher kann die Initialisierungsoperation des Speichers innerhalb eines Zy­ klus mit hoher Geschwindigkeit ausgeführt werden.
Fig. 3 zeigt ein Blockdiagramm einer Anordnung 300 von Speicherzellen, die in Reihen oder Zeilen und Spalten ange­ ordnet sind, wobei in jeder Spalte eine Schreibschaltung 330 und zwei Leseschaltungen 310 und 320 angeordnet sind. Die Schreibschaltung 330 ist eine herkömmliche SRAM-Schaltung, die einer ausgewählten Speicherzelle in einer zugeordneten Spalte die erforderliche Bitleitungsspannung zum Schreiben eines Datenbits DATAIN zuführt. Die Leseschaltungen 310 und 320 sind ebenfalls herkömmliche Schaltungen und weisen typi­ scherweise-Vorspannungs- oder Vorladeschaltungen und Lese­ verstärker zum Erfassen der Spannung oder des Stroms auf da­ mit verbundenen Bitleitungen BB1 und B1 oder BB2 und B2 auf.
Die Anordnung 300 wird durch ein allen Speicherzellen zuge­ führtes einziges Signal CTL zurückgesetzt. Eine ausgewählte Speicherzelle kann durch Zuführen eines von Signalen WL1 bis WLN, das der Reihe oder Zeile zugeordnet ist, die die ausge­ wählte Speicherzelle enthält, und durch Zuführen eines Da­ tenbits DATAIN zur Schreibschaltung 330, die der die ausge­ wählte Speicherzelle enthaltenden Spalte zugeordnet ist, be­ schrieben werden. Speicherzellen werden durch Zuführen eines von Signale WL11 bis WL1N und/oder eines von Signalen WL21 bis WL2N, durch das veranlaßt wird, daß die Leseschaltung 310 und/oder 320 ein Ausgangsdatensignal DATAOUT1 und/oder DATAOUT2 erzeugt, ausgelesen.

Claims (15)

1. Speicherzelle mit:
einer mit einem ersten und einem zweiten Knoten verbundenen Signalspeicherschaltung, wobei die Signal­ speicherschaltung den ersten Knoten auf eine Spannung setzt, die einem Spannungspegel am zweiten Knoten kom­ plementär ist;
einer ersten Ausgabeeinrichtung zum Erzeugen eines die Spannung am ersten Knoten anzeigenden Ausgangs­ signals;
einer zweiten Ausgabeeinrichtung zum Erzeugen ei­ nes die Spannung am zweiten Knoten anzeigenden Aus­ gangssignals;
einer ersten Übertragungseinrichtung zum Übertra­ gen des ersten und des zweiten Ausgangssignals in Ant­ wort auf ein erstes Lesesteuerungssignal an einen er­ sten Leseverstärker;
einer zweiten Übertragungseinrichtung zum Übertra­ gen des ersten und des zweiten Ausgangssignals in Ant­ wort auf ein zweites Lesesteuerungssignal an einen zweiten Leseverstärker;
einer dritten Übertragungseinrichtung zum Zuführen einer externen Spannung in Antwort auf ein Schreib­ steuerungssignal zum ersten Knoten; und
einer Rücksetzeinrichtung zum Zurücksetzen der Si­ gnalspeicherschaltung in Antwort auf ein Rücksetzsi­ gnal, um Daten zu initialisieren.
2. Speicherzelle nach Anspruch 1, wobei:
die erste Ausgabeeinrichtung einen NMOS-Transistor mit einer geerdeten Source-Elektrode, einer mit dem er­ sten Knoten verbundenen Gate-Elektrode und einer mit der ersten und der zweiten Übertragungseinrichtung ver­ bundenen Drain-Elektrode aufweist; und
die zweite Ausgabeeinrichtung einen NMOS-Tran­ sistor mit einer geerdeten Source-Elektrode, einer mit dem zweiten Knoten verbundenen Gate-Elektrode und einer mit der ersten und der zweiten Übertragungsein­ richtung verbundenen Drain-Elektrode aufweist.
3. Speicherzelle nach Anspruch 1 oder 2, wobei die Rücksetzein­ richtung einen NMOS-Transistor aufweist, an dessen Ga­ te-Elektrode das Rücksetzsignal empfangen wird, an des­ sen Source-Elektrode eine die Initialisierungsdaten darstellende Spannung empfangen wird, und dessen Drain-Elek­ trode mit dem ersten Knoten verbunden ist.
4. Speicherzelle nach Anspruch 3, wobei die die Initiali­ sierungsdaten darstellende Spannung ein Erdpotential ist.
5. Halbleiter-Speicherbaustein mit:
mehreren Speicherzellen, wobei jede Speicherzelle aufweist:
eine mit einem ersten und einem zweiten Knoten verbundene Signalspeicherschaltung, wobei die Signal­ speicherschaltung den ersten Knoten auf eine Spannung setzt, die zu einem Spannungspegel am zweiten Knoten komplementär ist;
eine erste Ausgabeeinrichtung zum Erzeugen eines die Spannung am ersten Knoten anzeigenden Ausgangs­ signals;
eine zweite Ausgabeeinrichtung zum Erzeugen eines die Spannung am zweiten Knoten anzeigenden Ausgangs­ signals;
eine erste Übertragungseinrichtung zum Übertragen des ersten und des zweiten Ausgangssignals in Antwort auf ein erstes Lesesteuerungssignal an einen ersten Le­ severstärker;
eine zweite Übertragungseinrichtung zum Übertragen des ersten und des zweiten Ausgangssignals in Antwort auf ein zweites Lesesteuerungssignal an einen zweiten Leseverstärker;
eine dritte Übertragungseinrichtung zum Zuführen einer externen Spannung in Antwort auf ein Schreib­ steuerungssignal zum ersten Knoten; und
eine Rücksetzeinrichtung zum Zurücksetzen der Si­ gnalspeicherschaltung in Antwort auf ein Rücksetzsi­ gnal, um Daten zu initialisieren;
wobei die Rücksetzeinrichtungen der mehreren Spei­ cherzellen miteinander verbunden sind, um zu ermögli­ chen, daß die mehreren Speicherzellen gleichzeitig zu­ rückgesetzt werden können.
6. Speicherschaltung mit:
einem ersten Invertierer und einem zweiten Inver­ tierer, wobei ein Eingangsanschluß des ersten Invertie­ rers und ein Ausgangsanschluß des zweiten Invertierers mit einem ersten Knoten verbunden sind und ein Aus­ gangsanschluß des ersten Invertierers und ein Eingangs­ anschluß des zweiten Invertierers mit einem zweiten Knoten verbunden sind;
einem ersten Transistor mit einer mit dem ersten Knoten verbundenen Gate-Elektrode und einer mit einer Referenzspannung verbundenen Source-Elektrode;
einem zweiten Transistor mit einer mit dem zweiten Knoten verbundenen Gate-Elektrode und einer mit der Re­ ferenzspannung verbundenen Source-Elektrode;
einem zwischen einer Drain-Elektrode des ersten Transistors und einer ersten Bitleitung geschalteten dritten Transistor;
einem zwischen einer Drain-Elektrode des zweiten Transistors und einer zweiten Bitleitung geschalteten vierten Transistor; und
einem zwischen dem ersten Knoten und einer Quel­ lenspannung, die zu schreibende Daten darstellt, ge­ schalteten fünften Transistor.
7. Speicherschaltung nach Anspruch 6, ferner mit:
einem zwischen der Drain-Elektrode des ersten Transistors und einer dritten Bitleitung geschalteten sechsten Transistor; und
einem zwischen der Drain-Elektrode des zweiten Transistors und einer vierten Bitleitung geschalteten siebenten Transistor.
8. Speicherschaltung nach Anspruch 7, ferner mit einem zwischen dem ersten Knoten und einer Spannungsquelle, die zu schreibende Daten darstellt, geschalteten achten Transistor.
9. Speicherschaltung nach Anspruch 6, ferner mit einem zwischen dem ersten Knoten und einer Spannungsquelle, die zu schreibende Daten darstellt, geschalteten achten Transistor.
10. Speicherschaltung mit:
einem ersten Invertierer und einem zweiten Inver­ tierer, wobei ein Eingangsanschluß des ersten Invertie­ rers und ein Ausgangsanschluß des zweiten Invertierers mit einem ersten Knoten verbunden sind und ein Aus­ gangsanschluß des ersten Invertierers und ein Eingangs­ anschluß des zweiten Invertierers mit einem zweiten Knoten verbunden sind;
einem ersten Transistor mit einer mit dem ersten Knoten verbundenen Gate-Elektrode und einer mit einer Referenzspannung verbundenen Source-Elektrode;
einem zweiten Transistor mit einer mit dem zweiten Knoten verbundenen Gate-Elektrode und einer mit der Re­ ferenzspannung verbundenen Source-Elektrode;
einem zwischen einer Drain-Elektrode des ersten Transistors und einer ersten Bitleitung geschalteten dritten Transistor;
einem zwischen einer Drain-Elektrode des zweiten Transistors und einer zweiten Bitleitung geschalteten vierten Transistor; und
einem zwischen dem ersten Knoten und einer Span­ nungsquelle, die zu schreibenden Daten darstellt, ge­ schalteten fünften Transistor.
11. Speicherschaltung nach Anspruch 10, wobei jede der Speicherzellen ferner aufweist:
einen zwischen der Drain-Elektrode des ersten Transistors und einer dritten Bitleitung geschalteten sechsten Transistor; und
einen zwischen der Drain-Elektrode des zweiten Transistors und einer vierten Bitleitung geschalteten siebenten Transistor.
12. Speicherschaltung nach Anspruch 11, wobei jede der Speicherzellen ferner einen zwischen dem ersten Knoten und einer Spannungsquelle, die zu schreibende Daten darstellt, geschalteten achten Transistor aufweist.
13. Speicherschaltung nach Anspruch 10, wobei jede der Speicherzellen ferner einen zwischen dem ersten Knoten und einer Spannungsquelle, die zu schreibende Daten darstellt, geschalteten achten Transistor aufweist.
14. Speicherschaltung nach Anspruch 13, wobei die Gate-Elek­ troden der acht Transistoren in den Speicherzellen mit einer Rücksetzsteuerungssignalquelle für die Spei­ cherschaltung verbunden sind.
DE19749360A 1996-11-18 1997-11-07 Speicherzellen mit mehreren Ein-Ausgabeports und Speicher mit paralleler Dateninitialisierung Withdrawn DE19749360A1 (de)

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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5894432A (en) * 1997-07-08 1999-04-13 International Business Machines Corporation CMOS memory cell with improved read port
US5848019A (en) * 1997-08-29 1998-12-08 Integrated Device Technology, Inc. Pass gate decoder for a multiport memory dEvice that uses a single ported memory cell array structure
KR100289386B1 (ko) * 1997-12-27 2001-06-01 김영환 멀티 포트 에스램
US6510075B2 (en) * 1998-09-30 2003-01-21 Raj Kumar Jain Memory cell with increased capacitance
US6175533B1 (en) * 1999-04-12 2001-01-16 Lucent Technologies Inc. Multi-port memory cell with preset
JP2002197866A (ja) * 2000-09-05 2002-07-12 Seiko Epson Corp 表示用ドライバｉｃ
JP3687550B2 (ja) * 2001-02-19 2005-08-24 セイコーエプソン株式会社 表示ドライバ、それを用いた表示ユニット及び電子機器
JP2002314166A (ja) * 2001-04-16 2002-10-25 Nec Corp 磁気抵抗効果素子及びその製造方法
KR100421040B1 (ko) * 2001-05-07 2004-03-03 삼성전자주식회사 제어할 수 있는 가상 공급 전원을 이용하여 소비전력 및데이터출력시간이 감소된 반도체 메모리 셀
US6768668B2 (en) * 2001-06-12 2004-07-27 Infineon Technologies Aktiengesellschaft Converting volatile memory to non-volatile memory
US6980481B1 (en) * 2001-12-20 2005-12-27 Lsi Logic Corporatiion Address transition detect control circuit for self timed asynchronous memories
US6778466B2 (en) 2002-04-11 2004-08-17 Fujitsu Limited Multi-port memory cell
JP4019021B2 (ja) * 2003-07-14 2007-12-05 日本テキサス・インスツルメンツ株式会社 半導体メモリセル
JP5100976B2 (ja) * 2005-03-31 2012-12-19 富士通セミコンダクター株式会社 半導体集積回路
JP2007059044A (ja) * 2005-07-29 2007-03-08 Semiconductor Energy Lab Co Ltd 半導体装置
JP4848564B2 (ja) 2005-09-29 2011-12-28 株式会社ハイニックスセミコンダクター 半導体メモリ装置のリセット制御回路
KR100803005B1 (ko) * 2006-10-26 2008-02-14 삼성전자주식회사 메모리 인터페이싱 방법과 장치
KR100842759B1 (ko) 2007-01-03 2008-07-01 주식회사 하이닉스반도체 반도체메모리소자 및 그의 구동 방법
US8120989B2 (en) 2007-06-25 2012-02-21 Qualcomm Incorporated Concurrent multiple-dimension word-addressable memory architecture
KR100849794B1 (ko) * 2007-07-04 2008-07-31 주식회사 하이닉스반도체 강유전체 소자를 적용한 반도체 메모리 장치
KR100948080B1 (ko) 2008-06-30 2010-03-16 주식회사 하이닉스반도체 반도체 메모리 소자
US8339876B2 (en) * 2009-10-08 2012-12-25 Arm Limited Memory with improved read stability
CN101740117B (zh) * 2009-11-09 2012-05-09 浙江大学 用于sram的自校准时钟电路
US8588024B2 (en) 2011-03-09 2013-11-19 Lsi Corporation Static memory with segmented clear

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0757469A (ja) * 1993-08-11 1995-03-03 Nec Corp メモリ回路

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