CN101740117B - 用于sram的自校准时钟电路 - Google Patents

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Abstract

本发明公开了一种用于SRAM的自校准时钟电路，由第一反相器、第二反相器、PMOS管、第一NMOS管和第二NMOS管构成，其中：PMOS管栅极、第一NMOS管栅极及第一反相器输出端相连，第一反相器输入端接nReset信号输入；PMOS管源极接CLK信号、第一NMOS管源极接地；PMOS管漏极、第一NMOS管漏极及第二NMOS管漏极相连并输出GCK信号；第二NMOS管栅极接第二反相器输出端，第二反相器输入端以及第二NMOS管源极接CLK信号输入。本发明电路非常简练、延时短可以加快SRAM读取速度，同时也考虑了SRAM工艺变化带来的影响，实现对SRAM工艺变化的抑制功能。

Description

用于SRAM的自校准时钟电路
技术领域
本发明属于集成电路中存储器的设计领域，尤其涉及一种静态随机存储器(SRAM)的时钟电路。
背景技术
SRAM(Static Random Access Memory)，即静态随机存储器，是现代CPU中广泛使用的一种存储器。其主要功用在于搭建缓存(Cache)，而缓存大小正是CPU性能的重要指标之一。
SRAM的存取速度的瓶颈在于读操作，控制读操作的一个关键信号是GCK，如图1所示。时钟电路设计的关键是产生GCK信号，如图2所示。GCK的上升沿由CLK的上升沿决定，GCK信号变高后会开启SRAM的存储单元，开始读操作。因此GCK上升沿来临越早，读操作开始的越早，CLK到SRAM数据输出的延时(CLK-＞Q的时间)就越小。因此应该尽量减少GCK上升沿与CLK上升沿之间的延时。GCK的下降沿控制SRAM核心内灵敏放大器(Sense Amplifier，SA)的开启以及SRAM存储单元的关闭时间。如果GCK下降沿来临过早，则灵敏放大器会过早开启，产生数据读取错误；如果GCK下降沿来临过迟，则存储单元打开时间过长，会增加功耗，增加读取时间，降低读取速度。因此必须恰当控制GCK下降沿来临的时刻。SRAM核心内的nReset信号会指示GCK下降沿产生的时刻，当GCK由低变高后，nReset信号电平将会缓慢的下降。当nReset信号变为低电平后，GCK的下降沿应该迅速产生。因此应该尽量减少nReset与GCK下降沿之间的延时。
为了实现上述目标，美国发明专利US622791B1中公开了采用如图3的电路。这个电路存在如下缺点，首先其实现方式很复杂，这个设计中考虑了众多nReset与CLK信号的时序情况，而这些情况在实际的SRAM操作中很多不会出现或者可以通过简单的方法避免；其次是图中从nReset信号到Q，从CLK到Q看似只有两级门的延迟时间，但是实际上却大于两级门的延迟。图中的518与516组成了锁存器，这个锁存器的延迟要大于普通的单级门的延迟。图4中的实线表示如果没有图3中的518，即破坏了锁存器后的情况，虚线表示锁存器存在的情况。很明显，锁存器的存在增加了CLK上升沿到GCK上升沿的时间，从而也潜在的增加了CLK到SRAM数据输出的时间(CLK-＞Q的时间)。但是图3中的锁存器如果省略将会发生电路功能错误，因此这个锁存器是必须的。
发明内容
本发明提供一种快速简单、会跟随工艺变化自动调节SRAM存储单元放电时间的时钟电路，该时钟电路为SRAM提供读操作的参考时钟，并根据SRAM的反馈信号动态调节参考时钟的占空比，从而减小工艺变化带来的影响。
一种用于SRAM的自校准时钟电路，由第一反相器、第二反相器、PMOS管、第一NMOS管和第二NMOS管构成，其中：
PMOS管栅极、第一NMOS管栅极及第一反相器输出端相连，第一反相器输入端接nReset信号输入；
PMOS管源极接CLK信号、第一NMOS管源极接地；
PMOS管漏极、第一NMOS管漏极及第二NMOS管漏极相连并输出GCK信号；
第二NMOS管栅极接第二反相器输出端，第二反相器输入端以及第二NMOS管源极接CLK信号输入。
本发明的有益效果如下：
第一、电路非常简练。整个时钟电路只有2个反相器，3个MOS管组成，功能清楚，使用方便。
第二、延时短。从CLK信号到GCK只有一个MOS管的延时，从nReset信号到GCK只有两级延时，这大大缩减了从CLK上升沿到GCK下降沿的延时，由于这个延时在CLK到SRAM数据输出时间(CLK-＞Q的时间)中占据重要部分，所以减少这个延时可以加快SRAM读取速度。
第三、考虑了SRAM工艺变化带来的影响。SRAM工艺变化将体现在反馈信号nReset上，通过nReset信号来动态调节GCK信号的高电平时间，从而实现对SRAM工艺变化的抑制功能。
附图说明
图1为现有技术中SRAM读操作时钟波形示意图；
图2为现有技术中SRAM接收GCK的流程框图；
图3为现有技术中改进的时钟电路示意图；
图4为图3中时钟电路的波形示意图；
图5为本发明自校准时钟电路的示意图；
图6为本发明自校准时钟电路的波形示意图；
图7为本发明自校准时钟电路中由于反相器I1导致的CLK与nCLK电平相同的波形示意图；
图8为本发明自校准时钟电路中CLK与nCLK同为高电平时的等效电路示意图；
图9为本发明自校准时钟电路中CLK与nCLK同为低电平时的等效电路示意图；
图10为本发明自校准时钟电路中nReset信号提前变高的波形示意图；
图11为本发明自校准时钟电路中nReset信号变化过慢的波形示意图。
具体实施方式
本发明自校准时钟电路如图5所示，由第一反相器I0、第二反相器I1、PMOS管M0、第一NMOS管M1和第二NMOS管M2构成，其中：
PMOS管M0栅极、第一NMOS管M1栅极及第一反相器I0输出端相连，第一反相器I0输入端接nReset信号输入；
PMOS管M0源极接CLK信号、第一NMOS管M1源极接地；
PMOS管M0漏极、第一NMOS管M1漏极及第二NMOS管M2漏极相连并输出GCK信号；
第二NMOS管M2栅极接第二反相器I1输出端，第二反相器I1输入端以及第二NMOS管M2源极接CLK信号输入。
上述的漏极、栅极、源极也可分别称为漏端、栅端、源端。
本发明自校准时钟电路的波形如图6所示，具体工作工程说明如下：
当CLK为低电平时，nReset信号为高电平，Reset为低电平，M0管与M1管截止，M0与M1的漏端呈现高阻态，而nCLK为高电平，此时M2管导通，于是GCK电位被限制在低电平；当CLK信号由低变高时，nCLK信号由高变低，M2管截止，对于M0管来说，其栅极电压Reset此时为低电平，伴随着CLK信号逐渐变高，M0管逐渐导通，GCK信号变高。可以看到从CLK信号变高到GCK信号变高只经过了一个M0管的延时。SRAM核心检测到GCK信号变高后，nReset信号电压开始降低，当nReset电压低到反相器I0的翻转电压时，Reset信号由低变高，而此时M0的源端，即CLK信号，为高电平，于是M0于M1组成一个普通的反相器，Reset信号的变化经过此反相器反相后反应到GCK上，GCK信号变低。
另外，本发明中，有如下要点需要说明：
第一，由于反相器I1存在延时，因此CLK与nCLK信号存在同为高电平或者同为低电平的情况，如图7所示。
当CLK与nCLK同为高时，如果M2管源端接的不是CLK信号而是地电位，如图8中(a)部分所示，此时M0管与M2管同时导通，存在从电源到地的一条直流通路，这势必引起较大的直流功耗。但是本发明中把M2的源端接CLK信号，如图8中(b)部分所示，此时不但破坏了这条直流通路，而且CLK信号还可以通过M2管为GCK信号充电。于是CLK可以分别通过M0管与M2管为GCK充电，这加速了GCK信号的上升，减小了上升时间。
当CLK与nCLK信号都为低电平时，无论M2源端是接地(图9中(a)部分)还是接CLK信号(图9(b)部分)，都不存在直流通路，也不会发生误操作。
第二，如果nReset信号在CLK为高电平期间变高，如图10所示，则可能误产生一个GCK脉冲。因此必须保证nReset信号在CLK为低电平的时候变高。这个条件是很容易满足的。因为nReset信号变高是由SRAM核心的预充电控制的，而SRAM核心只要求在下一个CLK信号的上升沿来临之前完成预充电。因此要满足nReset信号在CLK为低电平的时候变高的条件是很容易的。
第三，如果nReset信号在CLK为低电平时才变低，则GCK信号的下降沿将不会由nReset信号产生，而是由CLK下降沿产生，如图11所示，这与我们的期望相去甚远，会发生SRAM读写的误操作。但是一般说来，nReset信号会在CLK为高电平时变为低电平。如果nReset信号在CLK为低电平的时候才变低，则可能是CLK的占空比太小，小于50％，这种情况下可以调节CLK的占空比；如果CLK占空比达到50％，则意味着GCK信号的宽度大于等于50％的时钟周期，也即意味着SRAM存储单元打开的时间达到了50％的时钟周期，这在正常的SRAM操作中是不会出现的，因此应该改进SRAM其它部分的设计。

Claims (1)

1.一种用于SRAM的自校准时钟电路，其特征在于，由第一反相器(I0)、第二反相器(I1)、PMOS管(M0)、第一NMOS管(M1)和第二NMOS管(M2)构成，其中：
PMOS管(M0)栅极、第一NMOS管(M1)栅极及第一反相器(I0)输出端相连，第一反相器(I0)输入端接SRAM核心内的nReset信号输入；
PMOS管(M0)源极接CLK信号、第一NMOS管(M1)源极接地；
PMOS管(M0)漏极、第一NMOS管(M1)漏极及第二NMOS管(M2)漏极相连并输出GCK信号；
第二NMOS管(M2)栅极接第二反相器(I1)输出端，第二反相器(I1)输入端以及第二NMOS管(M2)源极接CLK信号输入。
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* Cited by examiner, † Cited by third party
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CN101364432A (zh) * 2007-08-09 2009-02-11 阿尔特拉公司 用于双端口sram应用的可编程控制块

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