CN101263559B - 具有复位功能的半导体存储器 - Google Patents

具有复位功能的半导体存储器 Download PDF

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Abstract

一种同步动态随机存取存储器(SDRAM)集成电路(IC)，被配置成接收用于复位IC的外部Reset信号，包括输入缓冲器，该输入缓冲器被配置成从外部Reset信号生成经缓冲的复位信号RST。SDRAM IC进一步包括配置成生成内部复位信号Reset_En的复位电路，内部复位信号Reset_En在RST信号被激活时激活，以及响应于时钟使能信号CKE的激活被去激活，时钟使能信号CKE的激活表示SDRAM准备好接收外部命令的时间，其中在模式寄存器编程信号MRSp变成激活(其表示启动模式寄存器编程的时间)后，内部复位信号Reset_En在外部Reset信号处于非激活状态的时段对时钟使能信号CKE的转变不响应。

Description

具有复位功能的半导体存储器
相关申请的交叉应用 
本申请主张2005年9月13日提交的美国临时申请No.60/717,075的优先权，为各种目的通过引用将其全部内容包括在此。 
背景技术
本发明一般地涉及半导体集成电路(IC)，更具体地涉及同步动态随机存取存储器(SDRAM)中的复位功能。 
当使用个人计算机(PC)或膝上型计算机时，用户在遇到像程序间的冲突、病毒攻击或感染、或屏幕保持(screen hold)这样的意外事件时，一般会复位计算机。为了复位计算机，用户一般会对计算机关机，然后再重新开机。由于该过程通常包括计算机的重启，所以花费大量的时间。因此，期望一种使用户能快速复位计算机而不需要对计算机关机的技术。 
发明内容
根据本发明的实施例，提供一种同步动态随机存取存储器(SDRAM)集成电路(IC)，被配置成接收用于复位IC的外部Reset信号(外部复位信号)，所述同步动态随机存取存储器集成电路包括被配置成从外部Reset信号生成经缓冲的复位信号RST的输入缓冲器。SDRAM IC还包括被配置成生成内部复位信号Reset_En，所述内部复位信号Reset_En在RST信号被激活时激活，以及响应于时钟使能信号CKE的激活被去激活，所述时钟使能信号CKE的激活表示所述同步动态随机存取存储器准备好接收外部命令的时间，其中在模式寄存器编程信号MRSp变成激活后，所述内部复位信号Reset_En在所述外部Reset信号处于非激活状态的时段对所述时钟使能信号CKE的转变不响应，所述模式寄存器编程信号MRSp变成激活表示启动模式寄存器编程的时间。 
在一个实施例中，复位电路响应于外部Reset信号变成激活而激活Reset_En信号，从而启动内部复位间隔，在该内部复位间隔期间SDRAMIC中的一个或多个电路块被断电。 
在另一实施例中，内部复位间隔的持续时间基于CKE信号何时变成激活以指示SDRAM准备好接收外部命令。 
在另一实施例中，内部复位间隔的持续时间基于CKE信号何时变成激活以指示完成SDRAM内部初始化。 
在另一实施例中，复位电路包括延迟电路，该延迟电路被配置成延迟CKE信号以使得内部复位间隔的持续时间部分地基于通过延迟电路的传输延迟。 
在另一实施例中，延迟电路的输入耦合到CKE信号。 
在另一实施例中，复位电路进一步包括锁存电路，该锁存电路被配置成在模式寄存器编程信号MRSp信号变成激活后，在外部Reset信号处于非激活状态期间使Reset_En信号对CKE信号转变不响应。 
在另一实施例中，复位电路进一步包括上拉电路，该上拉电路被配置成响应于MRSP信号变成激活使锁存电路偏压于第一状态，锁存电路的第一状态使得在模式寄存器编程信号MRSp信号变成激活后，在外部Reset信号处于非激活状态期间，Reset_En信号对CKE信号转变不响应。 
在另一实施例中，输入缓冲器是包括二输入逻辑门的低电压CMOS缓冲器，该二输入逻辑门具有耦合到电源电压的一个输入和耦合到外部Reset信号的另一个输入。 
在另一实施例中，复位电路包括第一二输入NAND门，第一二输入NAND门在其输出处提供Reset_En信号并在第一输入处接收RST信号。第二二输入NAND门具有耦合到第一二输入NAND门的第二输入的输出，并具有通过反相延迟电路而耦合到时钟使能信号CKE的第一输入。二输入NOR门在第一输入处接收RST信号并在第二输入处接收CKE信号。上拉晶体管和下拉晶体管串联耦合在供应电压和地电势之间，且该下拉晶体管具有耦合到二输入NOR门的输出的栅极端子。反相器的输入耦合到MRSp信号，且其输出耦合到上拉晶体管的栅极端子。锁存电路耦合在第二二输入NAND门的第二输入和串联连接在上拉和下拉晶体管的中间的节点之间。 
根据本发明的另一实施例，半导体存储器包括被配置成从外部Reset信号生成经缓冲的复位信号RST的输入缓冲器。第一二输入NAND门被配置成在其输出处提供内部复位信号Reset_En并在第一输入处接收RST信号。第二二输入NAND门具有耦合到第一二输入NAND门的第二输 入的输出，和通过反相延迟电路耦合到CKE信号的第一输入。二输入NOR门在第一输入处接收RST信号并在第二输入处接收CKE信号，CKE信号指示存储器准备好接收外部命令的时间。上拉晶体管和下拉晶体管串联耦合在供应电压和地电势之间。下拉晶体管具有耦合到二输入NOR门的输出的栅极端子。反相器的输入耦合到模式寄存器编程信号MRSp且其输出耦合到上拉晶体管的栅极端子。MRSp信号变成激活指示存储器中的模式寄存器编程被启动的时间。锁存电路耦合在第二二输入NAND门的第二输入和串联连接在上拉和下拉晶体管的中间的节点之间。Reset_En信号响应于外部Reset信号变成激活而变成激活，从而启动内部复位间隔，在该间隔期间存储器中的一个或多个电路块被断电。 
在一个实施例中，内部复位间隔的持续时间基于CKE信号何时变成激活以指示存储器准备好接收外部命令。 
在另一实施例中，内部复位间隔的持续时间基于CKE信号何时变成激活以指示完成存储器的内部初始化。 
在另一实施例中，内部复位间隔的持续时间部分地基于通过延迟电路的传输延迟。 
在另一实施例中，在模式寄存器编程信号MRSp信号变成激活后，在外部Reset信号处于非激活状态的时间期间，锁存电路使得Reset_En信号对CKE信号转变不响应。 
在另一实施例中，存储器进一步包括上拉电路，该上拉电路包括所述上拉晶体管和所述反相器并被配置成响应于MRSp信号变成激活使锁存电路偏压于第一状态中，该锁存电路的第一状态使得在模式寄存器编程信号MRSp信号变成激活后，在外部Reset信号处于非激活状态的时间期间，Reset_En信号对CKE信号的转变不响应。 
在另一实施例中，输入缓冲器是包括二输入逻辑门的低电压CMOS缓冲器，该二输入逻辑门具有耦合到供应电压的一个输入和耦合到外部Reset信号的另一个输入。 
根据本发明的又一实施例，存储器包括被配置成接收外部Reset信号并生成内部Reset_En信号的第一逻辑门，第一逻辑门响应于外部Reset信号变成激活使Reset_En信号变成激活，从而启动内部复位间隔，在该内部复位间隔期间，存储器中的一个或多个电路块被断电。第二逻辑门被配置成接收外部时钟使能信号CKE，第二逻辑门的输出端子耦合到第一 逻辑门的输入端子，其中内部复位间隔的持续时间至少部分地基于CKE信号何时变成激活以指示存储器准备好接收外部命令。锁存电路耦合在偏压电路和第二逻辑门的输入端子，其中内部复位间隔的持续时间至少部分地基于CKE信号何时变成激活以指示存储器准备好接收外部命令。锁存电路耦合在偏压电路和第二逻辑门的输入端子之间，偏压电路被配置成当外部Reset信号和CKE信号都处在非激活状态时，使锁存电路偏压于第一状态，以将Reset_En信号保持在激活状态。其中偏压电路进一步被配置成在外部Reset信号处在非激活状态的时间期间，使锁存电路偏压于与第一状态相反的第二状态中，以使Reset_En信号对CKE信号的转变不响应。偏压电路包括上拉电路，该上拉电路被配置成响应于模式寄存器编程信号MRSP变成激活使得锁存电路偏压在第二状态，MRSP变成激活表示存储器中的模式寄存器编程被启动。 
在一个实施例中，偏压电路包括下拉电路，该下拉电路被配置成当外部Reset信号为激活且CKE信号为非激活时，使锁存电路偏压于第一状态。 
在另一实施例中，下拉电路包括二输入NOR门，该二输入NOR门被配置成在第一输入端子处接收外部Reset信号并在第二输入端子处接收CKE信号，且下拉晶体管耦合在锁存电路和地电势之间，下拉晶体管具有耦合到二输入NOR门的输出的栅极端子。 
在另一实施例中，上拉电路包括耦合在供应电压和锁存电路之间的上拉晶体管、具有被配置成接收MRSP信号的输入端子和耦合到上拉晶体管的栅极端子的输出端子的反相器。 
在另一实施例中，第二逻辑门通过延迟电路接收CKE信号，其中内部复位间隔的持续时间部分地基于通过延迟电路的传输延迟。 
根据本发明的另一实施例，复位存储器而不使存储器断电的方法如下：当外部Reset信号变成激活时，使内部复位信号Reset_En变成激活，从而启动内部复位间隔，在该内部复位间隔期间，存储器中的一个或多个电路块被断电。当外部时钟使能信号CKE变成激活以指示存储器准备好接收外部命令时，内部复位间隔终止。当外部Reset信号和CKE信号都处在非激活状态时，使锁存电路偏压于第一状态，以将Reset_En信号保持在激活状态。在外部Reset信号处于非激活状态的时间期间，使锁存电路偏压于与第一状态相反的第二状态，以使Reset_En信号对CKE信号转变不响应。其中响应于模式寄存器编程信号MRSp变成激活，使锁存电路偏压于第二状态，MRSp信号变成激活表示存储器中的模式寄存器编程被启动。 
在一个实施例中，当外部Reset信号为激活且CKE信号为非激活时，使锁存电路偏压于第一状态。 
通过参考说明书的其余部分和附图，可进一步理解在此所公开的本发明的特性和优势。 
附图说明
图1为示出在存储器的加电期间的复位时序序列的时序图； 
图2为示出在存储器的正常操作期间的复位时序序列的时序图； 
图3为根据本发明的实施例用于实现图1和2中的时序图的框图； 
图4示出图3中的LVCMOS缓冲器的内部电路； 
图5示出根据本发明的实施例的图3中的复位逻辑块的内部电路；以及 
图6为用于说明图5中的电路操作的时序图。 
具体实施方式
根据本发明的实施例，如同步动态随机存取存储器(DRAM)及其变形(例如，DDR2和DDR3)的半导体存储器IC包括耦合到外部复位引脚的逻辑块，该外部复位引脚使用户能够复位存储器IC而不需要对IC断电。 
图1和图2分别为示出在加电期间和正常操作期间的复位时序序列的时序图。在这些图中，示出外部Clock(外部时钟)、Reset、时钟使能CKE和命令CMD信号的多个周期。在图1和图2中，需要外部Reset信号保持激活最小的持续时间(时间段A)。此外，需要CKE信号在外部Reset信号升高之前处于非激活(即，保持在低状态)至少预定的时间段B，且在外部Reset信号升高之后处于非激活(即，保持在低状态)至少预定的时间段C。在外部Reset信号在时间段A的末尾变成非激活时， 内部复位时间段不结束，直到CKE信号变成激活(即，升高)以用信号通知存储器IC准备好接收命令的时间为止。从Reset信号被激活直到CKE信号变高的时间段在图1和2中被表示为“内部复位间隔(InternalReset Interval)”。在内部复位间隔期间，存储器件中的许多电路块(例如，输出驱动器DQ/DQS、自刷新、信号终端电阻(on-die termination)、DLL)被无效，从而存储器活动最小。 
图3示出根据本发明的实施例用于实现图1和图2中的时序图的框图。低电压互补金属氧化物半导体(LVCMOS)缓冲器302响应于外部提供的Reset信号输出RST信号。时钟使能缓冲器304响应于外部提供的时钟使能信号CKE输出内部时钟使能信号CKEint。MRS、EMRS逻辑块308响应于外部所提供的发出模式寄存器编程信号所需的信号(未示出)，输出模式寄存器编程信号MRSp(在一个实施例中，外部信号可包括 
Figure DEST_PATH_G39522653150138000D000011
和带地址(band address)BA的全部或其子集)。复位逻辑块306接收RST信号以及内部时钟使能信号CKEint和模式寄存器编程信号MRSp，并作为响应生成Reset_En信号。内部Reset_En信号用于使包括输出DQ/DQS驱动器、信号终端电阻(ODT)、自刷新、DLL和状态机的特定电路块无效，从而最小化在复位模式期间的功率消耗。 
图4示出图3的LVCMOS缓冲器的一个电路实现。该缓冲器包括2-输入NAND门的CMOS实现，该2-输入NAND门在其两个输入处接收外部Reset信号和电源供应VDD。NAND门的输出通过反相器410被反转。反相器的输出提供RST信号。使用具有耦合到VDD的输入的NAND门有助于减少待机漏电(standby leakage)。尽管图4中的缓冲器意欲检测CMOS输入水平，但是本领域技术人员可修改该缓冲器以检测其它输入水平。 
图5示出根据本发明实施例的图3中的复位逻辑块306的内部电路。二输入NAND门502接收RST信号和由另一二输入NAND门504生成的输出信号，并作为响应生成输出信号Reset_En。NAND门504通过延迟电路506接收CKE信号，并从锁存电路508接收锁存信号CKEN。延迟链506由奇数个(例如，如图5实施例中所示为5个)反相器组成，因此是反相延迟链。锁存电路508(例如，包括两个交叉耦合的反相器)耦合在NAND门504的输入和偏压电路之间。偏压电路用来使锁存电路508在内部复位间隔期间和在内部复位间隔之后偏压到适当的状态。 
偏压电路包括下拉电路，该下拉电路又包括二输入NOR门510和下拉晶体管512。二输入NOR门510在其相应的输入端接收RST和CKEint 信号，且NOR门510的输出端耦合到下拉晶体管512的栅极。下拉晶体管512耦合在锁存电路508和地电势之间。偏压电路还包括上拉电路，该上拉电路又包括反相器514和上拉晶体管516。反相器514在其输入接收MRSp信号，且反相器514的输出耦合到上拉晶体管516的栅极。上拉晶体管516和下拉晶体管512串联耦合在VDD和地之间。晶体管512和516的中间的节点连接到锁存508。如图所示，下拉晶体管512是NMOS晶体管且上拉晶体管516是PMOS晶体管，但是它们不限于此。 
图6是用来说明图5中的电路的操作的时序图。图6中的Reset和CKE信号的时序对应于图1和图2中的Reset和CKE信号的时序。由MRS、EMRS逻辑块(图3)生成的脉冲信号(MRSp)启动SDRAM器件中已知的模式寄存器编程操作。对于CKEN信号所示的波形反映了在NAND门504的输入处的时序。在加电或在正常操作期间激活Reset时，Reset、CKE和MRSp信号按图6所示的顺序出现。 
当例如用户使外部Reset信号在时间t1确定为低(即变成激活)时，内部Reset_En信号通过NAND门502被驱动为高(即变成激活)，从而启动内部复位间隔，在该内部复位间隔期间存储器中的预定数目的电路块被断电。当NAND门502的两个输入都处在高水平时内部复位间隔结束。因此，随着复位信号在时间t2升高(即复位信号变成非激活)，内部复位间隔保持激活，直到CKE在时间t3变高(即变成激活)之后预定的时间延迟。也就是说，在复位信号处于非激活状态的情况下，当CKE信号在时间t3变成激活时，延迟电路506的输出518在对应于通过反相器链506的传输延迟的时间段后变低。NAND门504的输出响应于节点518处的低转变(low transition)转变成高，从而使得Reset_En信号转变成低，以终止内部复位间隔。延迟链506实际上延长了内部复位间隔。 
在CKE信号为非激活且Reset信号为激活(即二者皆为低)的时间段B期间，NOR门510导通下拉晶体管512，从而使得锁存器508在标为CKEN的节点处保持高，或如果节点CKEN之前处于低状态则将节点CKEN拉高。这就保证了在CKE和Reset信号都处于非激活状态的时间段C期间，Reset_En信号保持在激活状态。在生成MRSp脉冲以启动模 式寄存器编程的时间t4，MRSp脉冲的高走向边缘(high going edge)使得上拉晶体管516导通，从而使得CKEN节点转变成低。锁存电路508保持CKEN节点为低，直到Reset和CKE信号两者都再次变成低为止。在CKEN节点为低的时间期间，NAND门504防止CKE信号转变影响Reset_En信号的状态。因此，在外部CKE信号变成激活之后的MRSp 脉冲确保在外部Reset信号为高的时间期间，外部CKE信号的转变不影响内部RESET_EN信号的状态。 
因此，根据本发明的实施例，在SDRAM中所实现的简单的复位电路使得8DRAM能够通过外部Reset引脚复位，而不需要对SDRAM断电。复位电路仅使用3个输入信号以实现复位功能。当某些误操作发生时，该特征有利地使得能够复位PC或膝上型计算机，而不需要对PC断电。 
虽然上面提供了本发明的各种实施例的详细说明，但是许多替换、修改以及等同物是可能的。因此，基于这个和其它原因，上面的说明不应该被认为是限制由权利要求所定义的本发明的范围。 

Claims (34)

1.一种同步动态随机存取存储器集成电路，被配置成接收用于复位所述集成电路的外部Reset信号，所述同步动态随机存取存储器集成电路包括：
输入缓冲器，被配置成从所述外部Reset信号生成经缓冲的复位信号RST；以及
复位电路，被配置成生成内部复位信号Reset_En，所述内部复位信号Reset_En在RST信号被激活时激活，以及响应于时钟使能信号CKE的激活被去激活，所述时钟使能信号CKE的激活表示所述同步动态随机存取存储器准备好接收外部命令的时间，
其中在模式寄存器编程信号MRSp变成激活后，所述内部复位信号Reset_En在所述外部Reset信号处于非激活状态的时段对所述时钟使能信号CKE的转变不响应，所述模式寄存器编程信号MRSp变成激活表示启动模式寄存器编程的时间。
2.权利要求1所述的同步动态随机存取存储器集成电路，其中所述复位电路响应于所述外部Reset信号变成激活而激活所述Reset_En信号，从而启动内部复位间隔，在所述内部复位间隔期间，所述同步动态随机存取存储器集成电路中的一个或多个电路块被断电。
3.权利要求2所述的同步动态随机存取存储器集成电路，其中所述内部复位间隔的持续时间基于所述CKE信号何时变成激活以指示所述同步动态随机存取存储器准备好接收外部命令。
4.权利要求2所述的同步动态随机存取存储器集成电路，其中所述内部复位间隔的持续时间基于所述CKE信号何时变成激活以指示完成同步动态随机存取存储器内部初始化。
5.权利要求2所述的同步动态随机存取存储器集成电路，其中所述复位电路包括延迟电路，所述延迟电路被配置成延迟CKE信号以使所述内部复位间隔的持续时间部分地基于通过所述延迟电路的传输延迟。
6.权利要求5所述的同步动态随机存取存储器集成电路，其中所述延迟电路的输入耦合到所述CKE信号。
7.权利要求2所述的同步动态随机存取存储器集成电路，其中所述复位电路进一步包括锁存电路，所述锁存电路被配置成使得在模式寄存器编程信号MRSp信号变成激活后，在所述外部Reset信号处于非激活状态时，所述Reset_En信号对CKE信号转变不响应。
8.权利要求2所述的同步动态随机存取存储器集成电路，其中所述复位电路进一步包括上拉电路，所述上拉电路被配置成响应于MRSp信号变成激活，使所述锁存电路偏压于第一状态，所述锁存电路的所述第一状态使得在模式寄存器编程信号MRSp信号变成激活后，在所述外部Reset信号处于非激活状态期间，所述Reset_En信号对CKE信号转变不响应。
9.权利要求1所述的同步动态随机存取存储器集成电路，其中所述输入缓冲器为包括二输入逻辑门的低电压CMOS缓冲器，所述二输入逻辑门具有耦合到供应电压的一个输入和耦合到所述外部Reset信号的另一个输入。
10.权利要求1所述的同步动态随机存取存储器集成电路，其中所述复位电路包括：
第一二输入NAND门，在其输出提供所述Reset_En信号并在第一输入接收所述RST信号；
第二二输入NAND门，具有耦合到所述第一二输入NAND门的第二输入的输出，所述第二二输入NAND门具有通过反相延迟电路耦合到时钟使能信号CKE的第一输入；
二输入NOR门，在第一输入接收所述RST信号并在第二输入接收所述CKE信号；
上拉晶体管和下拉晶体管，串联耦合在供应电压和地电势之间，所述下拉晶体管具有耦合到所述二输入NOR门的输出的栅极端子；
反相器，其输入耦合到所述MRSp信号，且其输出耦合到所述上拉晶体管的栅极端子；以及
锁存电路，耦合在所述第二二输入NAND门的第二输入和串联连接在上拉和下拉晶体管的中间的节点之间。
11.权利要求10所述的同步动态随机存取存储器集成电路，其中所述锁存电路包括两个交叉耦合的反相器。
12.一种存储器，包括：
输入缓冲器，被配置成从外部Reset信号生成经缓冲的复位信号RST；
第一二输入NAND门，在其输出提供内部复位信号Reset_En并在第一输入接收所述RST信号；
第二二输入NAND门，具有耦合到所述第一二输入NAND门的第二输入的输出，所述第二二输入NAND门具有通过反相延迟电路耦合到CKE信号的第一输入；
二输入NOR门，在第一输入接收所述RST信号并在第二输入接收所述CKE信号，所述CKE信号表示存储器准备好接收外部命令的时间；
上拉晶体管和下拉晶体管，串联耦合在供应电压和地电势之间，所述下拉晶体管具有耦合到所述二输入NOR门的输出的栅极端子；
反相器，其输入耦合到模式寄存器编程信号MRSp，且其输出耦合到所述上拉晶体管的栅极端子，所述MRSp信号变成激活表示启动模式寄存器编程的时间；以及
锁存电路，耦合在所述第二二输入NAND门的第二输入和串联连接在上拉晶体管和下拉晶体管的中间的节点之间，
其中，所述Reset_En信号响应于所述外部Reset信号变成激活而变成激活，从而启动内部复位间隔，在所述内部复位间隔期间，所述存储器中的一个或多个电路块被断电。
13.权利要求12所述的存储器，其中所述内部复位间隔的持续时间基于所述CKE信号何时变成激活以指示所述存储器准备好接收外部命令。
14.权利要求12所述的存储器，其中所述内部复位间隔的持续时间基于所述CKE信号何时变成激活以指示完成所述存储器的内部初始化。
15.权利要求12所述的存储器，其中所述内部复位间隔的持续时间部分地基于通过所述延迟电路的传输延迟。
16.权利要求12所述的存储器，其中所述锁存电路使得在模式寄存器编程信号MRSp信号变成激活后，在外部Reset信号处于非激活状态的时间期间，所述Reset_En信号对CKE信号转变不响应。
17.权利要求12所述的存储器，进一步包括上拉电路，所述上拉电路包括所述上拉晶体管和所述反相器并被配置成响应于所述MRSp信号变成激活使所述锁存电路偏压于第一状态，所述锁存电路的所述第一状态使得在模式寄存器编程信号MRSp信号变成激活后，在所述外部Reset信号处于非激活状态期间，所述Reset_En信号对CKE信号转变不响应。
18.权利要求12所述的存储器，其中所述输入缓冲器为包括二输入逻辑门的低电压CMOS缓冲器，所述二输入逻辑门具有耦合到供应电压的一个输入和耦合到所述外部Reset信号的另一个输入。
19.权利要求12所述的存储器，其中所述锁存电路包括两个交叉耦合的反相器。
20.权利要求12所述的存储器，其中所述存储器为同步动态随机存取存储器。
21.一种存储器，包括：
第一逻辑门，被配置成接收外部Reset信号并生成内部Reset_En信号，所述第一逻辑门使所述Reset_En信号响应于外部Reset信号变成激活而变成激活，从而启动内部复位间隔，在所述内部复位间隔期间，所述存储器中的一个或多个电路块被断电；
第二逻辑门，被配置成接收外部时钟使能信号CKE，所述第二逻辑门的输出端子耦合到所述第一逻辑门的输入端子，其中所述内部复位间隔的持续时间至少部分地基于所述CKE信号何时变成激活以指示所述存储器准备好接收外部命令；以及
锁存电路，所述锁存电路耦合在偏压电路和所述第二逻辑门的输入端子之间，所述偏压电路被配置成当所述外部Reset信号和所述CKE信号都处在非激活状态时，使所述锁存电路偏压于第一状态，以将所述Reset_En信号保持在激活状态，
其中所述偏压电路进一步被配置成在所述外部Reset信号处于非激活状态的时间期间，使所述锁存电路偏压于和所述第一状态相反的第二状态，以使得所述Reset_En信号对CKE信号的转变不响应，并且
所述偏压电路包括上拉电路，所述上拉电路被配置成响应于模式寄存器编程信号MRSp变成激活使所述锁存电路偏压于所述第二状态，所述MRSp变成激活指示所述存储器中的模式寄存器编程被启动。
22.权利要求21所述的存储器，其中所述偏压电路包括下拉电路，所述下拉电路被配置成当所述外部Reset信号为激活且所述CKE信号为非激活时使所述锁存电路偏压于所述第一状态。
23.权利要求22所述的存储器，其中所述下拉电路包括：
二输入NOR门，被配置成在第一输入端子接收所述外部Reset信号并在第二输入端子接收所述CKE信号；以及
下拉晶体管，耦合在所述锁存电路和地电势之间，所述下拉晶体管具有耦合到所述二输入NOR门的输出的栅极端子。
24.权利要求21所述的存储器，其中所述上拉电路包括：
上拉晶体管，耦合在供应电压和所述锁存电路之间；以及
反相器，具有被配置成接收MRSp信号的输入端子，以及耦合到所述上拉晶体管的栅极端子的输出端子。
25.权利要求21所述的存储器，其中所述第二逻辑门通过延迟电路接收所述CKE信号，其中所述内部复位间隔的持续时间部分地基于通过所述延迟电路的所述传输延迟。
26.权利要求25所述的存储器，其中所述延迟电路是反相延迟电路。
27.权利要求21所述的存储器，其中所述第一逻辑门通过低电压CMOS输入缓冲器接收所述外部Reset信号。
28.权利要求27所述的存储器，其中所述低电压CMOS输入缓冲器包括二输入逻辑门，所述二输入逻辑门具有耦合到供应电压的一个输入和耦合到所述外部Reset信号的另一个输入。
29.权利要求21所述的存储器，其中所述第一和第二逻辑门是二输入NAND门。
30.权利要求21所述的存储器，其中所述锁存电路包括两个交叉耦合的反相器。
31.权利要求21所述的存储器，其中所述存储器是同步动态随机存取存储器。
32.一种复位存储器而不对存储器断电的方法，所述方法包括：
当外部Reset信号变成激活时，使内部复位信号Reset_En变成激活，从而启动内部复位间隔，在所述内部复位间隔期间，所述存储器中的一个或多个电路块被断电；
当外部时钟使能信号CKE变成激活以指示所述存储器准备好接收外部命令时，终止所述内部复位间隔；
当所述外部Reset信号和所述CKE信号都处于非激活状态时，使锁存电路偏压于第一状态，以使所述Reset_En信号保持在激活状态，以及
在所述外部Reset信号处于非激活状态的时间期间，使所述锁存电路偏压于与所述第一状态相反的第二状态，以使所述Reset_En信号对CKE信号的转变不响应，
其中响应于模式寄存器编程信号MRSp变成激活，使所述锁存电路偏压于所述第二状态，所述MRSp变成激活指示所述存储器中的模式寄存器编程被启动。
33.权利要求32所述的方法，进一步包括当所述外部Reset信号为激活且所述CKE信号为非激活时，使所述锁存电路偏压于所述第一状态。
34.权利要求32所述的方法，其中所述存储器是同步动态随机存取存储器。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI326084B (en) * 2005-09-13 2010-06-11 Hynix Semiconductor Inc Synchronous dynamic random access memory integrated circuit semiconductor memory with reset function and method of resetting a memory without powering down the memory
CN101494083B (zh) * 2008-01-21 2011-08-31 南亚科技股份有限公司 随机存取存储器及其执行资料重置方法
KR100911201B1 (ko) * 2008-02-14 2009-08-06 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 스트로브 클럭 버퍼 및 그제어 방법
KR100921828B1 (ko) * 2008-04-30 2009-10-16 주식회사 하이닉스반도체 반도체 소자와 그의 구동 방법
KR100942973B1 (ko) * 2008-06-30 2010-02-17 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 리셋 제어 회로
KR20140100008A (ko) 2013-02-05 2014-08-14 삼성전자주식회사 휘발성 메모리 장치의 구동 방법 및 휘발성 메모리 장치의 테스트 방법
CN106156828B (zh) * 2015-03-31 2018-10-30 国家电网公司 一种支持同时处理数据的双界面卡
US10074413B2 (en) * 2016-03-17 2018-09-11 Toshiba Memory Corporation Semiconductor storage device
KR102312446B1 (ko) * 2017-09-19 2021-10-15 에스케이하이닉스 주식회사 반도체장치
US10103261B1 (en) * 2017-12-28 2018-10-16 Texas Instruments Incorporated Transient-insensitive level shifter
US10802535B1 (en) * 2019-04-02 2020-10-13 Micron Technology, Inc. Resetting clock divider circuitry prior to a clock restart
US11449250B2 (en) 2019-10-14 2022-09-20 Micron Technology, Inc. Managing a mode to access a memory component or a logic component for machine learning computation in a memory sub-system
US20240038310A1 (en) * 2022-07-26 2024-02-01 Apple Inc. Non-Volatile Memory Power Cycle Protection Mechanism

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1479209A (zh) * 2003-07-25 2004-03-03 北京港湾网络有限公司 保持同步动态随机存取存储器存储信息的方法
US6826114B2 (en) * 2002-09-11 2004-11-30 Samsung Electronics Co., Ltd. Data path reset circuit using clock enable signal, reset method, and semiconductor memory device including the data path reset circuit and adopting the reset method
US6829677B1 (en) * 2000-05-18 2004-12-07 International Business Machines Corporation Method and apparatus for preserving the contents of synchronous DRAM through system reset

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2508697B2 (ja) * 1987-03-27 1996-06-19 日本電気株式会社 半導体集積回路
JP3192751B2 (ja) * 1992-05-07 2001-07-30 株式会社東芝 半導体装置
JP3421760B2 (ja) * 1994-10-11 2003-06-30 三菱電機株式会社 Ｓｄｒａｍのパワーオンリセット信号発生回路
KR0177774B1 (ko) * 1995-08-23 1999-04-15 김광호 반도체 메모리 장치의 초기화 회로
JPH10241355A (ja) * 1997-02-21 1998-09-11 Mitsubishi Electric Corp 同期型半導体記憶装置
JP2000030442A (ja) * 1998-07-10 2000-01-28 Mitsubishi Electric Corp 同期型半導体記憶装置
JP2000036192A (ja) * 1998-07-17 2000-02-02 Fujitsu Ltd 半導体集積回路
JP3769940B2 (ja) * 1998-08-06 2006-04-26 株式会社日立製作所 半導体装置
JP2000311486A (ja) * 1999-02-24 2000-11-07 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP4557342B2 (ja) * 2000-01-13 2010-10-06 富士通セミコンダクター株式会社 半導体装置
DE10232859B4 (de) * 2001-07-18 2014-11-13 Samsung Electronics Co., Ltd. Verfahren zur Erzeugung eines Initialisierungssignals
US6762632B1 (en) * 2003-05-15 2004-07-13 Stmicroelectronics, Inc. Reset driver circuits and methods
JP4620504B2 (ja) * 2005-03-10 2011-01-26 富士通セミコンダクター株式会社 半導体メモリおよびシステム装置
TWI326084B (en) * 2005-09-13 2010-06-11 Hynix Semiconductor Inc Synchronous dynamic random access memory integrated circuit semiconductor memory with reset function and method of resetting a memory without powering down the memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6829677B1 (en) * 2000-05-18 2004-12-07 International Business Machines Corporation Method and apparatus for preserving the contents of synchronous DRAM through system reset
US6826114B2 (en) * 2002-09-11 2004-11-30 Samsung Electronics Co., Ltd. Data path reset circuit using clock enable signal, reset method, and semiconductor memory device including the data path reset circuit and adopting the reset method
CN1479209A (zh) * 2003-07-25 2004-03-03 北京港湾网络有限公司 保持同步动态随机存取存储器存储信息的方法

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Publication number Publication date
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