JPH01101725A - 入力遷移検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は入力遷移検出回路さらには入力遷移に従って発
生するパルス幅の制御技術に関し、例えば、ＳＲＡＭ（
スタティック・ランダム・アクセス・メモリ）などに含
まれるアドレス遷移検出回路に適用して有効な技術に関
するもので漬る。

〔従来技術〕

ＳＲＡＭなどの半導体記憶装置に含まれるアドレス遷移
検出回路は、アドレス変化を検出して内部クロック信号
を発生させ、内部動作手順に従って必要な回路だけを動
作させることによる低消費電力化や、内部同期動作によ
るアクセスの高速化のために、外部クロックを必要とせ
ずに内部回路をクロックドインタフェース同様に制御す
る方式などに適用される。

尚、アドレス遷移検出回路について記載された文献の例
としては昭和５９年１１月３０オ一ム社発行のｒＬＳＩ
ハンドブックＪ　Ｐ２Ｏ３がある。

本発明者らはアドレス遷移検出回路として例えば第１９
図に示される回路について検討した。第１９図において
１は所定の１ビツトに対応される。

アドレスバッファであり、外部アドレス信号Ａｉを相補
レベルの内部アドレス信号ａｉ、ａｉに変換する。２は
外部アドレス信号Ａｘの正転レベル信号を入力するアド
レス遷移検出回路である。

このアドレス遷移検出回路２は、入力信号とこの入力信
号を遅延回路を通して得られる遅延信号との論理演算に
より、当該遅延回路によって定まる所定幅のパルス信号
φａを、外部アドレス信号Ａｉのロウレベルへの変化と
ハイレベルへの変化との双方において夫々発生する。こ
のアドレス遷移検出回路２は、外部アドレス信号Ａｉの
ロウレベルへの変化とハイレベルへの変化との双方にお
いて所定幅のパルス信号φａを発生するとき、直列２段
のインバータＩＮＶＩ及びＩＮＶ２によって構成される
遅延回路３を共通に利用するが、このとき、パルス信号
φａを形成するための論理ゲート部４は、外部アドレス
信号Ａｌのロウレベルへの変化とハイレベルへの変化と
の夫々につき概ね排他的論理和を採る構成にされている
ため、遅延回路を構成するインバータＩＮＶＩ及びＩＮ
Ｖ２の前後にはパルス信号φａを形成するための論理の
整合及び波形整形のための素子としてインバータＩＮＶ
３〜ＩＮＶ５が直列接続され、これらの素子も実質的に
遅延回路を構成する素子とされる。

上記論理ゲート部４は、回路の１対の電源端子Ｖｄｄ、
Ｖｓｓの間に１対のＰチャンネル型ＭＯＳＦＥＴＱＩ、
Ｑ２と１対のＮチャンネル型ＭＯ８ＦＥＴＱ３．Ｑ４と
を直列接続した回路と、同様に回路の１対の電源端子Ｖ
ｄｄ、Ｖｓｓの間に１対のＰチャンネル型ＭＯ３ＦＥＴ
Ｑ５．Ｑ６と１対のＮチャンネル型ＭＯ３ＦＥＴＱ７．
Ｑ８とを直列接続した回路とを含み、ＭＯＳＦＥＴＱ２
とＱ３の結合ノードと、ＭＯＳＦＥＴＱ６とＱ７との結
合ノードとを共通接続し、この共通接続ノードの反転レ
ベルをパルス信号φａとするようにされる。そして、上
記ＭＯ５ＦＥＴＱ６．Ｑ７のゲート電極はノードＮ１に
、上記ＭＯ８ＦＥＴＱ２、Ｑ３のゲート電極はノードＮ
２に、上記Ｍ○５ＦＥＴＱＩ、Ｑ８のゲート電極はノー
ドＮ３に、更に上記ＭＯ８ＦＥＴＱ４．Ｑ５のゲート電
極はノードＮ４に結合される。

上記アドレス遷移検出回路２は、第２０図に示されるよ
うに、外部アドレス信号Ａｘの立ち上がり変化時には、
ノードＮ２のロウレベルへの変化からノードＮ３のハイ
レベルへの変化までの期間に呼応する幅Ｗ１のロウレベ
ルのパルス信号φａを出力する。外部アドレス信号Ａｉ
の立ち下がり変化時には、ノードＮ１のロウレベルへの
変化からノードＮ４のハイレベルへの変化までの期間に
呼応する幅Ｗ２のロウレベルのパルス信号φａを出力す
る。

アドレス遷移検出回路２から出力されるロウレベルのパ
ルス信号φａは、それが適用されるＳＲＡＭ内部の基本
クロック信号もしくは内部タイミング信号とされ、これ
によって直接或いはこれに基づいて形成された内部タイ
ミング信号が所定の手順に従って内部回路を動作制御す
る。例えば、データ線負荷ＭＯ５ＦＥＴのスイッチ制御
、データ線のプリチャージ、さらにはセンスアンプ活性
化制御などに利用され、各種内部回路はダイナミック的
に動作制御される。

〔発明が解決しようとする問題点〕

しかしながら、第１９図に示されるアドレス遷移検出回
路２ではインバータＩＮＶ３〜ＩＮＶ５も実質的な遅延
素子とされるため、第２０図のタイムチャートに示され
るように、外部アドレス信号Ａｉの立ち上がりと立ち下
がりの夫々において形成されるパルス信号φａの幅がＷ
ｌ、Ｗ２のように相違される。これにより、夫々のパル
ス幅Ｗ１、Ｗ２毎に内部同期動作を規定しようとすると
内部同期動作を採り難くなり、また、幅の短いパルスを
基本に内部動作を一律に規定すると、幅の長いパルス出
力期間中制御動作に無駄を生ずるという問題点があった
。

更に、外部アドレス信号Ａｉのレベルが確定されている
期間中に、ノイズによって当該アドレス信号Ａｉのレベ
ルが変化されると、それに応じて幅の狭いクロック信号
φａが出力されるという問題点があった。例えば、第２
１図に示されるうに、ノードＮ２からノードＮ３に至る
までの伝播遅延幅以下のノイズによってアドレス信号Ａ
ｉのレベルがハイレベルに変化されると、その変化に呼
応してノードＮ３がレベル変化される前にノードＮ２の
レベルが変化されることよって、規定幅Ｗ１よりも短い
クロック信号φａが発生される。また。

第２２図に示されるうに、ノードＮ１からノードＮ４に
至るまでの伝播遅延幅以下のノイズによってアドレス信
号Ａｉのレベルがロウレベルに変化される場合には、そ
の変化に呼応してノードＮ４がレベル変化される前にノ
ードＮ１のレベルが変化されることよって、規定幅Ｗ２
よりも短いクロック信号φａが発生される。

このように規定よりも幅の狭いクロ・ツク信号φａが出
力されると、センスアンプに対する活性化などの内部制
御動作が不充分になり、内部回路に誤動作を生じて不所
望なデータの読み出しや書き込みのおそれがあった。

本発明の目的は、信号の立ち上がり及び立ち下がりの夫
々に呼応して形成されるパルス信号相互間に幅のばらつ
きを生じないようにすることができる入力遷移検出回路
を提供することにある。さらに本発明のその他の目的は
、パルス状ノイズの影響によって規定幅よりも短いパル
ス信号が発生されることを防止することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、入力信号とこの入力信号を遅延回路を通して
得られる遅延信号との論理演算により、当該遅延回路に
よって定まる所定幅のパルスを発生可能な１対のパルス
発生回路を有し、上記１対のパルス発生回路には相互に
レベルの反転された入力信号が供給され、双方のパルス
発生回路は遅延回路によって決定される遅延幅以上のパ
ルス幅を有する入力信号の所定の極性へのレベル変化に
基づいて一定幅のパルス信号を夫々出力すると共に、遅
延回路によって決定される遅延幅以上のパルス状ノイズ
により入力が変化されるとき、その変化されるレベルに
応じて何れか一方は上記一定幅のパルス信号を出力し、
他方は上記一方のパルス発生回路における出力パルスに
部分的に重複するタイミングでパルス信号を出力するよ
うにされ、夫々のパルス発生回路の出力信号を２入力と
してその入力パルス幅に応じた幅のパルスを出力可能と
する出力論理ゲートを備えて成るものである。

〔作　用〕

上記した手段によれば、相互にレベルの反転された入力
信号が供給される１対のパルス発生回路は、遅延回路に
よって決定される遅延幅以上のパルス幅を有する外、部
入力の変化に対し、一方がその外部入力の立上り変化に
基づいて所定幅のパルスを発生し、他方がその外部入力
の立ち下がり変化に基づいて所定幅のパルスを発生し、
夫々のバルス発生回路に含まれる遅延回路の遅延時間は
個々に調整もしくは設定可能とされ、これにより、外部
入力の立ち上がり及び立ち下がりの夫々に呼応して形成
されるパルス信号相互間に幅のばらつきを生じないよう
にすることを達成するものである。

更に、遅延回路によって決定される遅延幅以下のパルス
状ノイズにより外部入力が変化されるとき、その変化さ
れるレベルに応じて何れか一方のパルス発生回路は上記
一定幅のパルス信号を出力し、他方のパルス発生回路は
上記一方のパルス発生回路における出力パルスに部分的
に重複するタイミングでパルス信号を出力することによ
り、出力論理ゲートから出力されるパルス信号の幅は、
遅延回路によって決定される遅延幅以下の許容幅におけ
るパルス状ノイズによっても、規定以上の幅に保たれる
。

〔実　施　例〕

第１図は本発明に係る入力遷移検出回路をＳＲＡＭのア
ドレス遷移検出回路に適用した一実施例を示す論理回路
図である。

第１図に示されるアドレス遷移検出回路１１は、特に制
限されないが、アドレス信号の変化に従ってセンスアン
プを活性化もしくはセンスアンプに結合されるコモンデ
ータ線をセンスアンプの動作上望ましいハイレベルのよ
うな所定レベルにプリチャージするためのパルス信号φ
ａを形成する。

第１図において１０は所定１ビツトの外部アドレス信号
Ａｉを相補レベルの内部アドレス信号ａｉ、ａｉに変換
するアドレスバッファである。

このアドレスバッファ１０は、特に制限されないが、１
対の電源端子Ｖｄｄ、Ｖｓｓの間に直列接続したＰチャ
ンネル型ＭＯ３ＦＥＴＱＩＯ，Ｑｌｌ及びＮチャンネル
型ＭＯ８ＦＥＴＱ１２．Ｑ１３を有する。上記ＭＯ８Ｆ
ＥＴＱ１３にはＮチャンネル型ＭＯ８ＦＥＴＱ１４が並
列接続され。

当該ＭＯ３ＦＥＴＱ１４及び上記ＭＯＳＦＥＴＱ１１の
ゲート電極にはチップセレクト信号Ｃ８が供給され、上
記ＭＯ８ＦＥＴＱ１２のゲート電極は電源端子Ｖｄｄに
結合され、上記ＭＯ３ＦＥＴＱ１０及びＱ１３のゲート
電極には外部アドレス信号Ａｉが供給される。チップセ
レクト信号Ｃ８はロウレベルによってチップ選択状態を
指示する外部制御信号とされ、このチップセレクト信号
Ｃ８がロウレベルにされると、上記ＭＯ５ＦＥＴＱ１１
、Ｑ１２の結合ノードに接続されたインバータＩＮＶＩ
Ｏから外部アドレス信号Ａｉの正転レベル信号が出力さ
れ、内部アドレス信号ａｉは上記インバータＩＮＶＩＯ
の出力端子に直列接続されたインバータＩＮＶＩＩ、Ｉ
ＮＶ１２を介して形成される。内部アドレス信号ａｉは
上記インバータＩＮＶＩＯの出力端子に結合されたイン
バータＩＮＶ１３を介して形成される。

アドレス遷移検出回路１１は、外部アドレス信号Ａｉ即
ち上記インバータＩＮＶＩＯの出力信号の変化に基づい
て所定幅のパルス信号φａを形成する。

このアドレス遷移検出回路１１は、入力信号とこの入力
信号を遅延回路を通して得られる遅延信号との論理演算
により、当該遅延回路によって定まる所定幅のパルスを
発生する１対のパルス発生回路２０．３０を有する。一
方のパルス発生回路２０は上記インバータＩＮＶＩＯの
出力信号を入力信号ＩＮとし、他方のパルス発生回路３
０は上記インバータＩＮＶＩＯの出力信号をインバータ
ＩＮＶ１４で反転させてこれを入力信号ＩＮとする。

基本的に、上記一方のパルス発生回路２０は外部アドレ
ス信号Ａｉの立ち下がりに基づいて所定幅パルスを発生
し、他方のパルス発生回路３０は外部アドレス信号Ａｉ
の立ち上がりに基づいて所定幅のパルスを発生する。夫
々から発生されるパルスはノアゲートＮ０ＲＩを介して
レベルの反転されたパルス信号φａとして出力される。

このノアゲートＮ０ＲＩは、夫々のパルス発生回路２０
゜３０の出力信号を２入力としてその入力パルス幅に応
じた幅のパルスを出力可能とする出力論理ゲートの一例
である。

上記１対のパルス発生回路２０．３０は、特に制限され
ないが、相互に同一構成とされる。

パルス発生回路２０は、特に制限されないが、入力信号
ＩＮとこの入力信号を遅延回路ＤＥＬ２０を通して遅延
させた信号との論理演算を、２入力型ノアゲートＮ０Ｒ
２０で行う。

上記遅延回路ＤＥＬ２０は、特に制限されないが、パル
ス発生回路２０の入力信号ＩＮのロウレベルからハイレ
ベルへの変化に従って出力を反転し、且つ、入力信号Ｉ
Ｎを正転して遅延させた信号のロウレベルへの変化に従
って更に出力を反転させる論理ゲートとしての２入力型
ノアゲートＮ０Ｒ２１，Ｎ０Ｒ２２を従続的に２段含む
。上記／７ゲートＮ０Ｒ２１，Ｎ０Ｒ２２１７１一方の
入力端子には夫々入力信号ＩＮが供給される。ノアゲー
トＮ０Ｒ２１の他方の入力端子には直列接続された２段
ノインバータｌＮＶ２Ｏ，ＩＮＶ２１を介して入力信号
ＩＮの正転遅延信号が供給され。

上記ノアゲートＮ０Ｒ２２の他方の入力端子にはノアゲ
ートＮ０Ｒ２１の出力信号をインバータＩＮＶ２２で反
転遅延させた信号が供給される。

この遅延回路ＤＥＬ２０は、３段のインバータｌＮＶ２
Ｏ，ＩＮＶ２１．ＩＮＶ２２による出力反転遅延時間と
、２段のノアゲートＮ０Ｒ２１゜Ｎ０Ｒ２２の動作遅延
時間の合計が、入力信号ＩＮに対する最大遅延時間もし
くは規定遅延幅とされる。

上記パルス発生回路３０は、特に制限されないが、入力
信号ＩＮとこの入力信号を遅延回路ＤＥＬ３０を通して
遅延させた信号との論理演算を、２入力型ノアゲートＮ
０Ｒ３０で行う。

上記遅延回路ＤＥＬ３０は、特に制限されないが、パル
ス発生回路３０の入力信号ＩＮのロウレベルからハイレ
ベルへの変化に従って出力を反転し、且つ、入力信号Ｉ
Ｎを正転して遅延させた信号のロウレベルへの変化に従
って更に出力を反転させる論理ゲートとしての２入力型
ノアゲートＮ０Ｒ３１，Ｎ０Ｒ３２を従続的に２段含む
。上記／７ゲートＮ０Ｒ３１，Ｎ０Ｒ３２（７）一方の
入力端子には夫々入力信号ＩＮが供給される。ノアゲー
トＮ０Ｒ３１の他方の入力端子には直列接続された２段
のインバータＩＮＶ３０．ＩＮＶ３１を介して入力信号
ＩＮの正転遅延信号が供給され、上記ノアゲートＮ０Ｒ
３２の他方の入力端子にはノアゲートＮ０Ｒ３１の出力
信号をインバータエＮＶ３２で反転遅延させた信号が供
給される。

この遅延回路ＤＥＬ３０は、３段のインバータＩＮＶ３
０．ＩＮＶ３１．ＩＮＶ３２による出力反転遅延時間と
、２段のノアゲートＮ０Ｒ３１゜Ｎ０Ｒ３２の動作遅延
時間の合計が、入力信号ＩＮに対する最大遅延時間もし
くは規定遅延幅とされる。

上記夫々のパルス発生回路２０．３０は、遅延回路ＤＥ
Ｌ２０．ＤＥＬ３０によって決定される遅延幅以上のパ
ルス幅を有する入力信号ＩＮ、ＩＮのハイレベルからロ
ウレベルへの変化に基づいて一定幅のパルス信号を夫々
出力する。更に、上記パルス発生回路２０．３０は、遅
延回路ＤＥＬ２０、ＤＥＬ３０によって決定される遅延
幅以下のパルス状ノイズにより入力が変化されるとき、
その変化されるレベルに応じて何れか一方は上記一定幅
のパルス信号を出力し、他方は上記一方のパルス発生回
路における出力パルスに部分的に重複するタイミングで
パルス信号を出力する。

ここで、パルス発生回路２０．３０における上記作用を
パルス発生回路２０を一例に詳述する。

説明を判り易くするために、上記インバータエＮＶ２Ｏ
，ＩＮＶ２１．ＩＮＶ２２、及びノアゲートＮ０Ｒ２１
，Ｎ０Ｒ２２の動作遅延時間を夫々等しいものと仮定し
、その単位遅延幅をＤＷとする。

先ず、入力信号ＩＮがパルス状にハイレベルに変化され
る場合を説明する。

第２図は入力信号ＩＮのパルス幅が単位遅延幅ＤＷの２
倍とされる場合である。時刻ｔ０において入力信号ＩＮ
がハイレベルに変化されると、ノアゲートＮ０Ｒ２１，
Ｎ０Ｒ２２の出力ノードＮ２ｂ、Ｎ２ｄが単位遅延幅Ｄ
Ｗに呼応する遅延時間を経過した時刻ｔ□にロウレベル
に変化される。

次いで時刻ｔ２に入力信号ＩＮがロウレベルに変化され
ると、ノアゲートＮ０Ｒ２０の出力ノードＮ２ａが単位
遅延幅ＤＷに呼応する動作遅延時間を経過した時刻ｔ３
にハイレベルに変化される。

時刻ｔ３以降においては遅延回路ＤＥＬ２０の遅延動作
に順次従い、インバータＩＮＶ２１の出力ノードＮ２ａ
が時刻ｔ、にロウレベルに反転されると、これに同期し
てノアゲートＮ０Ｒ２１の出力ノードＮ２ｂが時刻ｔ、
にハイレベルに反転され、次いでこれに同期してインバ
ータＩＮＶ２２の出力ノードＮ２ｃが時刻ｔ、にロウレ
ベルに反転され、そしてこれに同期してノアゲートＮ０
Ｒ２２の出力ノードＮ２ｄが時刻ｔ７にハイレベルに反
転され、更にこれに同期してノアゲートＮ。

Ｒ２０の出力ノードＮ２ａが時刻ｔ８に最終的にロウレ
ベルに反転される。これにより、ノアゲートＮ０Ｒ２０
の出力ノードＮ　２　ｅには時刻ｔ３からｔＩｌに至る
単位遅延幅ＤＷの５倍の規定幅を有するパルスが得られ
る。

入力信号ＩＮがパルス状にハイレベルに変化されるとき
、この入力信号ＩＮのパルス幅が単位遅延幅ＤＷの２倍
以上とされる場合には、第２図同様に、入力信号ＩＮの
立ち下がりに同期してノアゲートＮ０Ｒ２０の出力ノー
ドＮ　２　ｅには単位遅延幅ＤＷの５倍の規定幅を有す
るパルスが得られる。

尚、第３図に示されるように、入力信号ＩＮがパルス状
にハイレベルに変化される場合にこの入力信号ＩＮのパ
ルス幅が単位遅延幅ＤＷの２倍よりも小さいときは、時
刻ｔ□からｔ２に示されるように、入力信号ＩＮのハイ
レベルへの変化がインバータＩＮＶ２１を介してノアゲ
ートＮ０Ｒ２１に伝達される前に入力信号ＩＮがロウレ
ベルに変化されてしまうため、その変化が順次後段に伝
達される結果、ノアゲートＮ０Ｒ２０の出力ノードＮ　
２　ｅには正規のパルス幅５ＷＤに相当する規定幅のパ
ルスを得ることができないことに注意する必要がある。

但し、第３図に示される不所望な状態は、遅延回路ＤＥ
Ｌ２０の一部を構成する２段のインバータｌＮＶ２Ｏ，
ＩＮＶ２１による遅延時間（もしくは遅延幅）と入力信
号ＩＮのパルス幅との関係によって規定されることにな
るから、実際に問題とされるノイズ幅よりも小さい遅延
幅を当該２段のインバータｌＮＶ２Ｏ，ＩＮＶ２１に設
定しておけば、斯る不所望な状態は実質的に問題となる
ことはない。この場合に最終的に必要とされるパルス信
号の正規の遅延幅は遅延回路ＤＥＬ２０に含まれるその
他の素子の遅延幅の設定次第で確保することができる。

次に、入力信号ＩＮがパルス状にロウレベルに変化され
る場合を説明する。

第４図は入力信号ＩＮのパルス幅が上記単位遅延幅ＤＷ
とされる場合である。時刻ｔ０において入力信号ＩＮが
ロウレベルに変化されると、これに同期してノアゲート
Ｎ０Ｒ２０の出力ノードＮ２ｅが単位遅延幅ＤＷに呼応
する遅延時間を経過した時刻ｔ工にハイレベルに変化さ
れるが、このときの入力信号ＩＮのロウレベルへの変化
がインバータＩＮＶ２１を介しテノアゲートＮ０Ｒ２１
に伝達される前に入力信号ＩＮがハイレベルに変化され
てしまうため、後段の出力ノードＮ２ｂ。

Ｎ２ｃ、Ｎ２ｄにはレベル変化を生ぜず、これにより、
出力ノードＮ２ｅのレベルは、入力信号工Ｎのハイレベ
ルへの変化に同期して時刻ｔ２にロウレベルに反転され
る。この結果、ノアゲートＮ０Ｒ２０の出力ノードＮ２
ｅに得られる出力パルス幅は入力信号ＩＮに等しい単位
遅延幅ＤＷとされる。

第５図は入力信号ＩＮのパルス幅が単位遅延幅　、ＤＷ
の２倍とされる場合である。この場合にも第４図同様に
、入力信号ＩＮのロウレベルへの変化がインバータＩＮ
Ｖ２１を介してノアゲートＮ０Ｒ２１に伝達される前に
入力信号ＩＮがハイレベルに変化されてしまうため、ノ
アゲートＮ０Ｒ２０の出力ノードＮ２ｅに得られる出力
パルス幅は入力信号ＩＮに等しい単位遅延幅ＤＷの２倍
とされる。

第６図は入力信号ＩＮのパルス幅が単位遅延幅ＤＷの３
倍とされる場合である０時刻ｔ。において入力信号ＩＮ
がロウレベルに変化されると、これに同期してノアゲー
トＮ０Ｒ２０の出力ノードＮ２ｅが単位遅延幅ＤＷに呼
応する遅延時間を経過した時刻ｔ工にハイレベルに変化
される。入力信号ＩＮのロウレベルへの変化が時刻ｔ２
にインバータＩＮＶ２１を介してノアゲートＮ０Ｒ２１
に伝達されると、それに同期して時刻ｔ、にノアゲート
Ｎ０Ｒ２１の出力ノードＮ２ｂがハイレベルに変化され
るが、当該時刻ｔ、において入力信号ＩＮがハイレベル
に反転されるため、ノアゲートＮ０Ｒ２０の出力ノード
Ｎ２ｅは、それ以降における出力ノードＮ２ｂ、Ｎ２ｃ
、Ｎ２ｄのレベル変化とは無関係に、上記時刻ｔ３にお
ける入力信号ＩＮのレベル反転に同期して時刻ｔ４にロ
ウレベルに反転される。この結果、ノアゲートＮ。

Ｒ２０の出力ノードＮ　２　ｅに得られる出力パルス幅
は入力信号ＩＮに等しいパルス幅３ＤＷとされる。

第７図は入力信号ＩＮのパルス幅が単位遅延幅ＤＷの４
倍とされる場合である。この場合にも第６図同様に、入
力信号ＩＮのロウレベルへの変化がインバータＩＮＶ２
２を介してノアゲートＮ。

Ｒ２２に伝達される前に入力信号ＩＮがハイレベルに変
化されてしまうため、ノアゲートＮ０Ｒ２０の出力ノー
ドＮ２ｅに得られる出力パルス幅は入力信号ＩＮに等し
いパルス幅４ＤＷとされる。

第８図は入力信号ＩＮのパルス幅が単位遅延幅ＤＷの５
倍とされる場合である。時刻１．において入力信号ＩＮ
がロウレベルに変化されると、これに同期してノアゲー
トＮ０Ｒ２０の出力ノードＮ２ｅが単位遅延幅ＤＷに呼
応する遅延時間を経過した時刻ｔ工にハイレベルに変化
される。入力信号ＩＮのロウレベルへの変化が時刻ｔ２
にインバータＩＮＶ２１を介してノアゲートＮ０Ｒ２１
に伝達されると、それに同期して時刻ｔ、にノアゲート
Ｎ０Ｒ２１の出力ノードＮ２ｂがハイレベルに変化され
、次いでこれに同期して時刻ｔ４に出力ノードＮ２ｃが
ロウレベルに変化され、さらにこれに同期して時刻１．
にノアゲートＮ０Ｒ２２の出力ノードＮ２ｄがハイレベ
ルに変化される。

したがって、時刻ｔ、における出力ノードＮ２ｄのレベ
ル変化に同期してノアゲートＮ０Ｒ２０の出力ノードＮ
２ｅが時刻ｔ６にロウレベルに反転され、これにより、
ノアゲートＮ０Ｒ２０の出力ノードＮ２ｓには規定幅５
ＤＷを有するパルス信号が得られる。特に、この説明に
従えば、時刻ｔ、における出力ノードＮ２ｄの反転タイ
ミングは入力信号ＩＮのレベル反転タイミングと同一に
される。したがって、入力信号ＩＮのロウレベルパルス
幅が５ＤＷよりも小さい場合には既述したように、出力
ノードＮ２ｅに得られるハイレベルパルス幅は規定幅５
ＤＷよりも小さな入力パルス幅と等しい幅にされる。

第９図は入力信号ＩＮのロウレベルパルス幅が単位遅延
幅ＤＷの５倍以上とされる場合である。

この場合は第８図と同様であり、時刻ｔ０における入力
信号ＩＮのロウレベルへの変化から遅延幅４ＤＷに呼応
する時間を経過した時刻１ｓにおいて出力ノードＮ２ｄ
がハイレベルに変化され、当該時刻ｔ、以降に入力信号
ＩＮがハイレベルに変化されることになるから、ノアゲ
ートＮ０Ｒ２０の出力ノードＮ２ｅには、入力信号ＩＮ
のロウレベルパルス幅（≧５ＤＷ）とは無関係に規定幅
５ＤＷを有するハイレベルパルスが得られる。

このようにパルス発生回路２ｏは、その遅延回路ＤＥＬ
２０に２段のノアゲートＮ０Ｒ２１，Ｎ０Ｒ２２を含む
ことにより、入力信号ＩＮのハイレベルパルス幅がイン
バータｌＮＶ２Ｏ，ＩＮＶ２１の動作遅延時間もしくは
動作遅延時間上とされている限りにおいて遅延回路ＤＥ
Ｌ２０によって決定される規定遅延幅のハイレベルパル
スを発生する。また、入力信号ＩＮのロウレベルパルス
幅が遅延回路ＤＥＬ２０によって決定される規定遅延幅
以上のときは当該規定幅のハイレベルパルスを発生し、
入力信号ＩＮのロウレベルパルス幅が遅延回路ＤＥＬ２
０によって決定される規定遅延幅よりも小さいときは当
該入力信号のパルス幅に等しいハイレベルパルスを発生
する。

尚、第１０に示されるような直列５段のインバータによ
って構成した遅延回路ＤＥＬにより上記遅延回路ＤＥＬ
２０同様の規定幅５　Ｄ’Ｗを有するハイレベルパルス
を発生させる場合には、第１１図に示されるように入力
信号ＩＮのパルス幅が規定幅５ＤＷよりも小さいと、そ
れに従って出力パルスの幅も小さくされる。また、第１
２図に示されるように直列４段のインバータと１つのノ
アゲートによって構成した遅延−路ＤＥＬにより上記遅
延回路ＤＥＬ２０同様の規定幅５ＤＷを有するハイレベ
ルパルスを発生させる場合には、第１３図に示されるよ
うに入力信号ＩＮのパルス幅が遅延回路ＤＥＬを構成す
るインバータの遅延幅以上のときには規定幅５ＤＷのハ
イレベルパルスを発生することができるが、第１４図に
示されるように、それよりも小さなパルス幅の入力信号
ＩＮに対しては規定幅５ＤＷのハイレベルパルスを発生
させることができない。本実施例の遅延回路ＤＥＬは２
段ツノアゲートＮ０Ｒ２１，Ｎ０Ｒ２２を含んで構成さ
れるため、入力信号ＩＮのハイレベルパルス幅がインバ
ータｌＮＶ２Ｏ，ＩＮＶ２１の動作遅延幅以上とされて
いる限りにおいて遅延回路ＤＥＬ２０によって決定され
る規定遅延幅のハイレベルパルスを発生する。

第２図乃至第９図の作用は他方のパルス発生回路３０に
ついても全く同様であり、パルス発生回路３０は、その
遅延回路ＤＥＬ３０に２段のノアゲートＮ０Ｒ３１，Ｎ
０Ｒ３２を含むコトニより。

入力信号ＩＮのハイレベルパルス幅がインバータＩＮＶ
３０．ＩＮＶ３１の動作遅延時間もしくは動作遅延幅以
上とされている限りにおいて遅延回路ＤＥＬ３０によっ
て決定される規定遅延幅のハイレベルパルスを発生する
。また、入力信号ＩＮのロウレベルパルス幅が遅延回路
ＤＥＬ３０によって決定される規定遅延幅以上のときは
当該規定幅のハイレベルパルスを発生し、入力信号ＩＮ
のロウレベルパルス幅が遅延回路ＤＥＬ３０によって決
定される規定遅延幅よりも小さいときは当該入力信号の
パルス幅に等しいハイレベルパルスを発生する。

以上の説明から明らかなように、相互にレベルの反転さ
れた入力信号ＩＮ、ＩＮが供給される上記１対のパルス
発生回路２０．３０は、相互に遅延時間が等しく設定さ
れた遅延回路ＤＥＬ２０゜ＤＥＬ３０によって決定され
る遅延幅以上のパルス幅を有する入力信号ＩＮ、ＩＮの
ハイレベルからロウレベルへの変化に基づいて規定幅の
ハイレベルパルスを夫々出力する。このときパルス発生
回路２０が規定幅のハイレベルパルスを出力するタイミ
ングは外部アドレス信号Ａｉの立ち下がりに同期され、
また、パルス発生回路３０が規定幅のハイレベルパルス
を出力するタイミングは外部アドレス信号Ａｉの立ち上
がりに同期される。したがって、外部アドレス信号Ａｉ
が正常な幅をもってベル変化されると、ノアゲートＮ０
ＲＬからは、外部アドレス信号Ａｉの立ち上がり及び立
ち下がりの夫々の変化に同期して相互にばらつきのない
規定幅のロウレベルパルス信号φａが出力される。

例えば第１５図に示されるように外部アドレス信号Ａｉ
が時刻ｔ０にハイレベルに変化されると、これに同期し
て、順次パルス発生回路３ｏの入力信号ＩＮがロウレベ
ルに反転され、更にノアゲート回路Ｎ０Ｒ３０の出力ノ
ードＮ３ｅがハイレベルに反転されることにより、時刻
ｔ工にパルス信号φａがロウレベルに変化される。入力
信号ＩＮのロウレベルへの変化が遅延回路ＤＥＬ３０を
介して時刻ｔ２にノアゲートＮ０Ｒ３０に伝達されて、
当該ノアゲートＮ０Ｒ３０の出力ノードＮ３ｅがロウレ
ベルに反転されると、それに同期してパルス信号φａが
時刻ｔ１にハイレベルに反転される。このときのパルス
信号φａのロウレベルの幅は遅延回路ＤＥＬ３０によっ
て規定される正規の遅延幅５ＤＷに等しくされる。一方
、外部アドレス信号Ａｉが時刻ｔ４にロウレベルに変化
されると、これに同期して、順次パルス発生回路２゜の
入力信号ＩＮがロウレベルに反転され、更にノアゲート
回路Ｎ０Ｒ２０の出力ノードＮ２ｅがハイレベルに反転
されることにより、時刻ｔ、にパルス信号φａがロウレ
ベルに変化される。入力信号ＩＮのロウレベルへの変化
が遅延回路ＤＥＬ２０を介して時刻ｔ６にノアゲートＮ
０Ｒ２０に伝達されて、当該ノアゲートＮ０Ｒ２０の出
力ノードＮ２ｅがロウレベルに反転されると、それに同
期してパルス信号φａが時刻ｔ７にハイレベルに反転さ
れる。このときのパルス信号φａのロウレベル幅は遅延
回路ＤＥＬ２０によって規定される正規の遅延幅５ＤＷ
に等しくされる。

また、第２図乃至第９図に基づく説明から明らかなよう
に相互にレベルの反転された入力信号ＩＮ、ＩＮが供給
される上記１対のパルス発生回路２０．３０は、相互に
遅延時間が等しく設定された遅延回路ＤＥＬ２０．ＤＥ
Ｌ３０によって決定される遅延幅以下（但し本実施例に
従えば２段のインバータｌＮＶ２Ｏ，ＩＮＶ２１　［Ｉ
ＮＶ３０゜ＩＮＶ３１］によって決定される遅延幅以上
）のパルス状ノイズにより入力信号ＩＮ、ＩＮがレベル
変化されるとき、一方は上記規定幅のパルス信号を出力
し、他方は上記一方のパルス発生回路における出力パル
スに部分的に重複するタイミングでパルス信号を出力す
るようにされる。したがって、規定よりも幅の狭い不所
望な上記パルス状ノイズにより入力信号ＩＮ、ＩＮがレ
ベル変化されても、ノアゲートＮ０ＲＩから出力される
パルス信号φａの幅は規定幅５ＤＷ以上に保たれる。

例えば、第１６図には上記した第２図及び第５図に対応
されるような単位遅延幅ＤＷの２倍に相当する幅のパル
ス状ノイズによって外部アドレス信号Ａｉがハイレベル
に変化された場合を示す。

尚、特に制限されないが、第１６図ではインバータＩ　
ＮＶ　１４の動作遅延幅を単位遅延幅ＤＷに等しくしで
ある。したがって、パルス発生回路３０の入力信号ＩＮ
はパルス発生回路２０の入力信号ＩＮに対して単位遅延
幅ＤＷ分だけそのレベル変化が遅延されている。

第１６図において、時刻ｔ０に幅２ＤＷのパルス状ノイ
ズによって外部アドレス信号Ａｉがハイレベルに変化さ
れると（時刻ｔ０〜ｔ２）、これに対して、単位遅延幅
ＤＷだけ遅れてパルス発生回路２０の入力信号ＩＮは幅
２ＤＷをもってハイレベルのパルス状に変化され（時刻
ｔｉ〜ｔ１）、また、パルス発生回路３０の入力信号Ｉ
Ｎは、遅延幅２ＤＷだけ遅れて幅２ＤＷをもったロウレ
ベルのパルス状に変化される（時刻ｔ２〜ｔ４）。この
ようにしてロウレベルパルスが供給されるパルス発生回
路３０は、第５図で説明したと同様に１時刻ｔ２におけ
る入力信号ＩＮのロウレベルへの反転タイミングに同期
して時刻ｔ、〜ｔ、に至る幅２ＤＷのハイレベルパルス
をノアゲートＮ０Ｒ３０の出力ノードＮ３ａに得る。一
方、ハイレベルパルスが供給されるパルス発生回路２０
は、第２図で説明したと同様に、時刻ｔ、における入力
信号ＩＮのロウレベルへの反転タイミングに同期して時
刻ｔ４〜ｔ、に至る幅５ＤＷのハイレベルパルスをノア
ゲートＮ０Ｒ２０の出力ノードＮ２ｅに得る。ノアゲー
トＮ０Ｒ３０の出力ノードＮ３ａに得られるハイレベル
パルスとノアゲートＮ０Ｒ２０の出力ノードＮ２ｅに得
られるハイレベルパルスとは時刻ｔ４〜ｔｓにおいて重
複される。これにより、ノアゲートＮ０ＲＩから出力さ
れるパルス信号φａは、時刻ｔ、における出力ノードＮ
３ｅのハイレベルへの変化に同期して時刻ｔ４にロウレ
ベルに変化され、更に、時刻ｔ６における出力ノードＮ
２ｅのロウレベルへの変化に同期して時刻ｔ７にハイレ
ベルに反転される。したがって、規定パルス幅５ＤＷよ
りも幅の狭い（但し本実施例では２ＤＷ以上）パルス状
ノイズによって外部アドレス信号Ａｉがレベルに変化さ
れても、これに起因して発生されるパルス信号φａの幅
は規定パルス幅５ＤＷ以上を維持する。

上記実施例によれば以下の作用効果を得るものである。

（１）相互にレベルの反転された入力信号ＩＮ。

ＩＮが供給される上記１対のパルス発生回路２０゜３０
は、相互に遅延時間が等しく設定された遅延回路ＤＥＬ
２０．ＤＥＬ３０によって決定される遅延幅以上のパル
ス幅を有する入力信号ＩＮ、ＩＮのハイレベルからロウ
レベルへの変化に基づいて規定幅のハイレベルパルスを
夫々出力する。このときパルス発生回路２０が規定幅の
ハイレベルパルスを出力するタイミングは外部アドレス
信号Ａｉの立ち下がり・に同期され、また、パルス発生
回路３ｏが規定幅のハイレベルパルスを出力するタイミ
ングは外部アドレス信号Ａｉの立ち上がりに同期される
。したがって、外部アドレス信号Ａｉが正常な幅をもっ
てレベル変化されると、ノアゲートＮ０ＲＩからは、外
部アドレス信号Ａｉの立ち上がり及び立ち下がりの夫々
の変化に同期して相互にばらつきのない規定幅のロウレ
ベルパルス信号φａを発生することができる。

（２）上記作用効果より、外部アドレス信号Ａｉの立ち
上がり及び立ち下がりの夫々の変化によって発生される
パルス信号φａの幅はばらつきなく実質的に同一とされ
ることにより、外部アドレス信号ＡＩの立ち上がり及び
立ち下がりの夫々の変化に対して、等しく且つ容易に内
部同期動作を採ることができ、しかも、時間的にも電力
消費の点からも無駄のない内部動作を達成することがで
きる。

（３）パルス発生回路２０　（３０）は、その遅延回路
ＤＥＬ２０　（ＤＥＬ３０）に２段のノアゲートＮ０Ｒ
２１，Ｎ０Ｒ２２（ＮＯＲ３１，Ｎ０Ｒ３２）を含むこ
とにより、入力信号ＩＮ（ＩＮ）のハイレベルパルス幅
がインバータｌＮＶ２Ｏ。

ＩＮＶ２１　（ＩＮＶ３１．ＩＮＶ３２）の動作遅延時
間もしくは動作遅延時間上とされている限りにおいて遅
延回路ＤＥＬ２０　（ＤＥＬ３０）によって決定される
規定遅延幅のハイレベルパルスを発生することができる
。更に、入力信号ＩＮ　（ＩＮ）のロウレベルパルス幅
が遅延回路ＤＥＬ２０（ＤＥ　Ｌ　３０）によって決定
される規定遅延幅以上のときは当該規定幅のハイレベル
パルスを発生し、入力信号ＩＮ（ＩＮ）のロウレベルパ
ルス幅が遅延回路ＤＥＬ２０　（ＤＥＬ３０）によって
決定される規定遅延幅よりも小さいときは当該入力信号
のパルス幅に等しいハイレベルパルスを発生することが
できる。

（４）上記作用効果（３）より、相互にレベルの反転さ
れた入力信号ＩＮ、ＩＮが供給される上記１対のパルス
発生回路２０．３０は、相互に遅延時間が等しく設定さ
れた遅延回路ＤＥＬ２０．ＤＥＬ３０によって決定され
る遅延幅以下（但し本実施例に従えば２段のインバータ
ＩＮＶ２．Ｏ，ＩＮＶ２１　［ＩＮＶ３０．ＩＮＶ３１
］によって決定される遅延幅以上）のパルス状ノイズに
より入力信号ＩＮ、ＩＮがレベル変化されるとき、一方
は上記規定幅のパルス信号を出力し、他方は上記−方の
パルス発生回路における出力パルスに部分的に重複する
タイミングでパルス信号を出力するようにされる。した
がって、規定よりも幅の狭い不所望な上記パルス状ノイ
ズにより入力信号ＩＮ。

ＩＮがレベル変化されても、ノアゲートＮ０ＲＩから出
力されるパルス信号φａの幅を規定幅５ＤＷ以上に保つ
ことができる。

（５）上記作用効果（４）より、不所望なノイズに起因
して外部アドレス信号Ａｉがレベル変化されても、規定
幅以上のパルス信号φａが出力されることにより、当該
パルス信号φａに基づくセンスアンプに対する活性化な
どの内部制御動作が不充分になって内部回路に誤動作を
生じ不所望なデータの書き込みや読み出しが行われる虞
を低減することができ、これによりアドレス遷移検出回
路を適用したＳＲＡＭなどの半導体記憶装置におけるデ
ータ保持の信頼性を向上させることができる。

（６）遅延回路ＤＥＬ２０　（ＤＥＬ３０）に含まれる
インバータ２０　（ＩＮＶ３０）の論理しきい値電圧と
ノアゲートＮ０Ｒ２０（ＮＯＲ３０）の論理しきい値電
圧とを夫々独立に決定することができるから、例えばイ
ンバータ２０　（ＩＮＶ３０）の論理しきい値電圧をノ
アゲートＮ０Ｒ２０（ＮＯＲ３０）の論理しきい値電圧
に比べて高く設定することにより、外部アドレス信号Ａ
ｉが中間レベルにされているようなとき、ノアゲートＮ
０Ｒ２２（ＮＯＲ３２）の出力をハイレベルのような所
定レベルに固定することができ、これにより。

外部アドレス信号Ａｉが不所望に中間レベルにされるよ
うなときにもパルス信号φａの変化を阻止して内部の誤
動作を防止することができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定されず
その要旨を逸脱しない範囲において種々変更することが
できる。

例えば上記実施例ではアドレス遷移検出回路をインバー
タとノアゲートとの組答せによって構成したが、本発明
はそれに限定されるものではなく、第１７図に示される
ようなインバータＩＮＶとすンドゲートＮＡＮＤとの組
合せによって構成したり、更には、第１８図に示される
ようにインバータＩＮＶ、ノアゲートＮ０Ｒ１及びナン
トゲートＮＡＮＤの組合せによって構成したりすること
もできる。第１７図において４０はパルス発生回路であ
り、夫々には一対の遅延回路ＤＥＬ４０が含まれる。第
１８図において５０はパルス発生回路であり、夫々には
一対の遅延回路ＤＥＬ５０が含まれる。

パルス発生回路に含まれる遅延回路の遅延時間はその回
路構成によって適宜決淀される。また、第１図に示され
るノアゲートＮ０Ｒ２１，Ｎ０Ｒ２２のような遅延回路
に含まれる２入力形論理ゲートの段数は２段に限定され
ず、例えば第１８図のように３段のナントゲートＮＡＮ
Ｄによって構成することもできる。

以上の説明では主として本発明者によって成された発明
をその背景となった利用分野であるＳＲＡＭのアドレス
遷移検出回路に適用した場合について説明したが、本発
明はそれに限定されるものではなく、その他の半導体集
積回路におけるアドレス遷移検出回路、さらには種々の
入力遷移を検出する回路に適用することができる。本発
明は少なくとも入力の変化に基づいてパルス信号を出力
する条件のものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、相互にレベルの反転された入力信号が供給さ
れる１対のパルス発生回路は、遅延回路によって決定さ
れる遅延幅以上のパルス幅を有する外部入力の変化に対
し、一方がその外部入力の立上り変化に基づいて所定幅
のパルスを発生し、他方がその外部入力の立ち下がり変
化に基づいて所定幅のパルスを発生し、夫々のパルス発
生回路に含まれる遅延回路の遅延時間は個々に調整もし
くは設定可能とされ、これにより、外部入力の立ち上が
り及び立ち下がりの夫々に呼応して形成されるパルス信
号相互間に幅のばらつきを生じないようにすることがで
きるという効果がある。

更に、遅延回路によって決定される遅延幅以下のパルス
状ノイズにより外部入力が変化されるとき、その変化さ
れるレベルに応じて何れか一方のパルス発生回路は上記
一定幅のパルス信号を出力し、他方のパルス発生回路は
上記一方のパルス発生回路における出力パルスに部分的
に重複するタイミングでパルス信号を出力することによ
り、遅延回路によって決定される遅延幅以下の許容幅に
おけるパルス状ノイズによっても、出力論理ゲートから
出力されるパルス信号の幅を規定以上の幅に保つことが
でき、これにより、当該パルス信号によって動作もしく
は制御されるべき回路の誤動作を防止することができる
という効果がある。

【図面の簡単な説明】

第１図は本発明に係る入力遷移検出回路をＳＲＡＭのア
ドレス遷移検出回路に適用した一実施例を示す論理回路
図、 第２図はパルス発生回路の入力信号が単位遅延幅の２倍
の幅を持ってパルス状にハイレベルに変化される場合の
作用説明用タイムチャート、第３図はパルス発生回路の
入力信号が単位遅延幅の２倍よりも小さい幅を持ってパ
ルス状にハイレベルに変化される場合の作用説明用タイ
ムチャート、 第４図はパルス発生回路の入力信号が単位遅延幅に等し
い幅を持ってパルス状にロウレベルに変化される場合の
作用説明用タイムチャート、第５図はパルス発生回路の
入力信号が単位遅延幅の２倍の幅を持ってパルス状にロ
ウレベルに変化される場合の作用説明用タイムチャート
、第６図はパルス発生回路の入力信号が単位遅延幅の３
倍の幅を持ってパルス状にロウレベルに変化される場合
の作用説明用タイムチャート。 第７図はパルス発生回路の入力信号が単位遅延幅の４倍
の幅を持ってパルス状にロウレベルに変化される場合の
作用説明用タイムチャート。 第８図はパルス発生回路の入力信号が単位遅延幅の５倍
の幅を持ってパルス状にロウレベルに変化される場合の
作用説明用タイムチャート、第９図はパルス発生回路の
入力信号が単位遅延幅の５倍以上の幅を持ってパルス状
にロウレベルに変化される場合の作用説明用タイムチャ
ート、第１０図は直列５段のインバータによって構成さ
れた遅延回路の説明図。 第１１図は第１Ｏ図に示される回路の作用説明用タイム
チャート。 第１２図は直列４段のインバータと１つのノアゲートに
よって構成された遅延回路の説明図。 第１３図は第１２図において直列４段のインバータで規
定される遅延幅以上のハイレベルパルス変化による作用
説明用タイムチャート、第１４図は第１２図において直
列４段のインバータで規定される遅延幅よりも小さな幅
のハイレベルパルス変化による作用説明用タイムチャー
ト。 第１５図は第１図に示されるアドレス遷移検出回路ルこ
おいて正規の幅でアドレス信号がレベル変化される場合
の作用説明用タイムチャート、第１６図は第１図に示さ
れるアドレス遷移検出回路においてノイズの影響によっ
て入力信号レベルが変化される場合の作用説明用タイム
チャート、第１７図はその他のアドレス遷移検出回路を
示す論理回路図、 第１８図はさらに別のアドレス遷移検出回路を示す論理
回路図。 第１９図は従来のアドレス遷移検出回路を示す回路図、 第２０図は第１９図に示されるアドレス遷移検出回路に
おいて正規の幅でアドレス信号がレベル変化される場合
の作用説明用タイムチャート、第２１図は第１９図に示
されるアドレス遷移検出回路においてノイズの影響によ
って入力信号レベルがハイレベルに変化される場合の作
用説明用タイムチャート、 第２２図は第１９図に示され°るアドレス遷移検出回路
においてノイズの影響によって入力信号レベルがロウレ
ベルに変化される場合の作用説明用タイムチャートであ
る。 Ａｉ・・・外部アドレス信号、１ｏ・・・アドレスバッ
ファ、ＩＮ、ＩＮ・・・入力信号、２０，３０・・・パ
ルス発生回路、ＤＥＬ２０．ＤＥＬ３０・・・遅延回路
、ｌＮＶ２Ｏ，ＩＮＶ２１．ＩＮＶ２２・・・インバー
タ、Ｎ　ＯＲ２０−／　７ゲート、Ｎ０Ｒ２１，Ｎ。 Ｒ２２・・・ノアゲート（２入力形論理ゲート）、工Ｎ
Ｖ３０．ＩＮＶ３１．ＩＮＶ３２・インバータ、Ｎ０Ｒ
３０・・・ノアゲート、Ｎ０Ｒ３１，Ｎ０Ｒ３２・・・
ノアゲート（２入力形論理ゲート）、Ｎ０Ｒ１・・・ノ
アゲート（出力論理ゲート）、４０．５０・・・パルス
発生回路、ＤＥＬ４０．ＤＥＬ５０・・・遅延回路。 第　　２　　図 會Ｏ 第　　３　　　図 第　　４　　図 第　　ｂ　　図 第　　６　　図 ↑Ｏ 第　　７　　図 第　　８　　図 ■６ 第　　９　　図 第１０図 Ｎ０Ｒ２０（ＮＯＲ３０） ＥＬ 第１１図 第１２図 第１３図 ＤＷ　　５ＤＷ 第１５図 第１６図 第１７図 ＤＥＬ４０ 第１８図 Ｎ０ＲＤＥＬ５゜ 第１９図 第２０図 第２１文　　　第２２図

Claims (1)

1. 【特許請求の範囲】 １、入力信号とこの入力信号を遅延回路を通して得られ
   る遅延信号との論理演算により、当該遅延回路によって
   定まる所定幅のパルスを発生可能な１対のパルス発生回
   路を有し、上記１対のパルス発生回路には相互にレベル
   の、反転された入力信号が供給され、双方のパルス発生
   回路は遅延回路によって決定される遅延幅以上のパルス
   幅を有する入力信号の所定の極性へのレベル変化に基づ
   いて一定幅のパルス信号を夫々出力するようにされ、夫
   々のパルス発生回路の出力信号を２入力としてその入力
   パルス幅に応じた幅のパルスを出力可能とする出力論理
   ゲートを備えて成るものであることを特徴とする入力遷
   移検出回路。 ２、上記パルス発生回路は、遅延回路によって決定され
   る遅延幅以下のパルス状ノイズにより入力が変化される
   とき、その変化されるレベルに応じて何れか一方は上記
   一定幅のパルス信号を出力し、他方は上記一方のパルス
   発生回路における出力パルスに部分的に重複するタイミ
   ングでパルス信号を出力するようにされて成るものであ
   ることを特徴とする特許請求の範囲第１項記載の入力遷
   移検出回路。 ３、上記遅延回路は、入力信号の第１極性から第２極性
   へのレベル変化に呼応して出力を反転し且つ入力信号に
   対する遅延信号の第２極性から第１極性へのレベル変化
   に呼応して更に出力を反転させる２入力型論理ゲートを
   含んで成るものであることを特徴とする特許請求の範囲
   第１項又は第２項記載の入力遷移検出回路。 ４、上記遅延回路は、上記２入力型論理ゲートを複数段
   有し、夫々の一方の入力端子には同一入力信号が供給さ
   れ、他方の入力端子は遅延素子を介して前段の２入力型
   論理ゲートの出力端子に従続結合されて成るものである
   ことを特徴とする特許請求の範囲第３項記載の入力遷移
   検出回路。